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CN101055832A - 半导体装置的制造方法 - Google Patents

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CN101055832A
CN101055832A CNA2007100908789A CN200710090878A CN101055832A CN 101055832 A CN101055832 A CN 101055832A CN A2007100908789 A CNA2007100908789 A CN A2007100908789A CN 200710090878 A CN200710090878 A CN 200710090878A CN 101055832 A CN101055832 A CN 101055832A
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木本美津男
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Abstract

本发明通过减小硅化镍层的电气特性的不均，可以提高半导体元件的可靠性和制造良品率。将半导体晶圆SW放置在成膜装置的干洗处理用的腔室27所具备的晶圆载物台27a上后，供给还原气体，对半导体晶圆SW的主面进行干洗处理，接着，利用温度维持在180℃的喷头27c，在100至150℃的第1温度下，对半导体晶圆SW进行热处理。其次，将半导体晶圆SW从腔室27真空搬运到热处理用的腔室中后，在此热处理用的腔室中，以150至400℃的第2温度对半导体晶圆SW进行热处理，由此去除残留在半导体晶圆SW的主面上的生成物。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造技术，特别是涉及有效地适于制造具有硅化镍层的半导体元件的技术。
背景技术
随着半导体装置不断高集成化，场效应晶体管(Metal Insulator Semiconductor FieldEffect Transistor)应标度律而微细化，但存在如下问题，即，栅极或源极、漏极的电阻增大，即使使场效应晶体管微细化也无法获得高速动作。因此，针对例如具有0.2μm以下的栅极长度的场效应晶体管，熟悉本领域的技术人员正在研究自对准硅化物技术，此自对准硅化物技术是利用自行对准，在构成栅极的导电膜和构成源极、漏极的半导体区域的表面上形成低电阻的硅化物层，例如形成硅化镍层或硅化钴层等，由此减小栅极或源极、漏极的电阻。
然而，如果在形成硅化物层的底层(例如构成栅极的导电膜和构成源极、漏极的半导体区域)的表面上存在自然氧化膜，则硅化物层的电阻变得不均匀。因此，在形成硅化物层时，事先对底层的表面进行清洗，以去除自然氧化膜或杂质。
日本专利特开2002-93739号公报(参照专利文献1)揭示了包含如下步骤的技术，所述步骤是指例如在实施自对准硅化物工序之前，为了使所述基板上发生还原反应，在基板上实施的事先清洗工序中，实施使用了反应等离子的反应等离子处理工序。
[专利文献1]
日本专利特开2002-93739号公报(段落[0008]、段落[0009]、图1)
发明内容
硅化镍(NiSi)层具有14至20μΩ·cm的低电阻，可以利用自对准硅化物技术以例如400至600℃的较低温度来形成硅化镍层。因此，因为电阻低且可以形成较浅的接合，所以近年来，对要求微细化的场效应晶体管的源极、漏极采用硅化镍层。
然而，对于利用自对准硅化物技术所形成的硅化镍层而言，存在以下所说明的各种技术性问题。
在半导体基板的表面上堆积镍膜之前，例如使用HF气体与NH3气体或NF3气体与NH3气体等还原气体来进行干洗处理，或者使用Ar气体的反应等离子来进行干洗处理，由此去除半导体基板的表面的自然氧化膜或杂质，上述Ar气体包含NF3气体与NH3气体或NF3气体与H2气体等还原气体。因此，在经过了干洗处理的半导体基板的表面生成硅氟酸铵((NH4)2SiF6)。如果此生成物残留在半导体基板的表面上，则在利用自对准硅化物技术形成的硅化镍层中产生电阻的不均。
因此，熟悉本领域的技术人员研究了如下内容，即，利用相当于所述生成物的升华温度的100℃左右的温度，对经过了干洗处理的半导体基板的表面进行加热，由此去除生成物。然而，即使以100℃左右的温度来对半导体基板进行加热，也无法使生成物完全升华，因此明显无法避免硅化镍层的电阻的不均。本发明人认为上述问题的原因在于，在半导体基板的表面上生成的生成物的组成并非完全是(NH4)2SiF6，也包含稍不同于(NH4)2SiF6的组成(非化学计量的组成的化合物，对于这些非化学计量的组成的化合物而言，在不会引起混淆时，简便起见，由硅氟酸铵或((NH4)2SiF6)表示)，所述组成稍不相同的生成物在100℃左右的温度下不会升华，所以残留在半导体基板的表面上。
本申请案的一个发明目的在于提供如下技术，此技术可以通过减小硅化镍层的电气特性的不均来提高半导体元件的可靠性和制造良品率。
本申请案的所述一个发明的所述目的及其他目的、以及其他发明的目的及新颖特征，可以根据本说明书的记述和附图而变得明确。
如果对本申请案所揭示的发明中的代表性内容的概要加以简单说明，则如下所述。
对于本发明的半导体装置的制造方法而言，在硅上堆积镍膜之前，包含以下工序：将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；通过设置在晶圆载物台上方的喷头来供给还原气体，对半导体晶圆的主面上的硅的表面进行干洗处理的工序；以利用了喷头的加热温度的100至150℃的第1温度来对半导体晶圆进行热处理的工序；将半导体晶圆从第1腔室搬运到第2腔室的工序；以及在第2腔室中，以150至400℃的第2温度来对半导体晶圆进行热处理的工序。
对于本发明的半导体装置的制造方法而言，在硅上堆积镍膜之前，包含如下工序：将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；通过设置在晶圆载物台上方的喷头来供给还原气体，对半导体晶圆的主面上的硅的表面进行干洗处理的工序；以及以利用了喷头的加热温度的180至220℃的第1温度来对半导体晶圆进行热处理的工序。
对于本发明的半导体装置的制造方法而言，在硅上堆积镍膜之前，包含如下工序：将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；通过设置在晶圆载物台上方的喷头来供给还原气体，不对半导体晶圆的侧面和背面进行干洗处理，而对半导体晶圆的主面上的硅的表面进行干洗处理的工序；将半导体晶圆从第1腔室搬运到第2腔室的工序；以及在第2腔室中，以150至400℃的第2温度来对半导体晶圆进行热处理的工序。
将本申请案所包含的其他发明的概要分成以下的项而加以表示。
1.一种半导体装置的制造方法，其利用自行对准反应来形成硅化镍层，且在硅上堆积镍膜之前，包含以下工序：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的工序；(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的工序；(d)将所述半导体晶圆从所述第1腔室搬运到第2腔室的工序；以及(e)在所述第2腔室中，以高于所述第1温度的第2温度来对所述半导体晶圆进行热处理的工序。
再者，本申请案中，主要对硅化镍的工艺进行说明，当然，本项1、8或11的各分段的工艺可以用作其他晶圆处理的前处理(干洗)。
即，作为热处理、膜形成等晶圆处理前的清洗处理(例如将硅表面的自然氧化膜转换成在较低温度(例如摄氏400℃以下)下会升华、蒸发或汽化的物质的处理)，实施干洗处理，但此时，进行干洗后生成清洗残渣(包括清洗处理生成物)，所述清洗残渣堆积、凝聚或凝结在晶圆表面(包括上表面、侧面、背面)上。同样在干洗室中，利用清洗机构的一部分或全部，以第1温度(晶圆上表面温度)来对所述清洗残渣进行热处理，由此使所述清洗残渣的一部分汽化，并去除所述清洗残渣的一部分后，使晶圆移动到其他处理室，在此，以高于第1温度的第2温度(晶圆上表面温度)进行热处理，由此使残留的残渣汽化。
因为可以以较低温度进行第1温度的热处理，所以具有如下优点，即，可以使装置构造较为简单，或者可以确保产量。此外，上述处理具有如下优点，即，可以比较完全地(在避免使因处理引起的污染传播的范围内)去除必须被处理的背面、侧面的残渣。必须进行第2温度的热处理的原因在于，如果生成物包含非化学计量的组成，则汽化温度有时会上升，此外，在具有复杂构造的实际的晶圆上表面上，有效的汽化温度有时依赖于自然特征而上升。
2.在所述项1记载的半导体装置的制造方法中，所述第1温度是100至150℃。
3.在所述项1记载的半导体装置的制造方法中，所述第2温度是150至400℃。
4.在所述项1记载的半导体装置的制造方法中，所述第2温度是165至350℃。
5.在所述项1记载的半导体装置的制造方法中，所述第2温度是180至220℃。
6.在所述项1记载的半导体装置的制造方法中，所述第2温度是200℃。
7.在所述项1至6中任一项记载的半导体装置的制造方法中，利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
8.一种半导体装置的制造方法，其利用自行对准反应来形成硅化镍层，且在硅上堆积镍膜之前，包含以下工序：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的工序；以及(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的工序；此处，所述喷头维持在高于180℃的温度。
即，作为热处理、膜形成等晶圆处理前的清洗处理(例如将硅表面的自然氧化膜转换成在较低温度(例如摄氏400℃以下)下会升华、蒸发或汽化的物质的处理)，实施干洗处理时，同样在干洗室中，利用清洗机构的一部分或全部，以足够高的温度(晶圆上表面温度)对干洗后生成的堆积、凝聚或凝结在晶圆表面(包括上表面、侧面、背面)上的清洗残渣(包括清洗处理生成物)进行热处理，由此使所述清洗残渣大致全部汽化，以去除所述清洗残渣。
此时，因为通过1次热处理即可去除清洗残渣，且可以在同一处理室中去除清洗残渣，所以具有可以有效利用装置的处理室的优点。
9.在所述项8记载的半导体装置的制造方法中，所述第1温度是180至220℃。
10.在所述项8记载的半导体装置的制造方法中，所述第1温度是200℃。
11.一种半导体装置的制造方法，其利用自行对准反应来形成硅化镍层，且在硅上堆积镍膜之前，包含以下工序：(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的工序；(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的工序；以及(d)将所述半导体晶圆从所述第1腔室搬运到第2腔室的工序；此处，在所述工序(b)中，并未将所述还原气体供给到所述半导体晶圆的侧面和背面。
即，作为热处理、膜形成等晶圆处理前的清洗处理(例如将硅表面的自然氧化膜转换成在较低温度(例如摄氏400℃以下)下会升华、蒸发或汽化的物质的处理)，实施干洗处理时，在与干洗室不同的处理室中，以足够高的温度(晶圆上表面温度)对干洗后生成的堆积、凝聚、或凝结在晶圆表面(此时必须实施干洗，以不使堆积物附着在上表面的周边部、侧面、背面)上的清洗残渣(包括清洗处理生成物)进行热处理，由此使所述清洗残渣大致全部汽化，以去除所述清洗残渣。
此时，因为通过1次热处理即可去除清洗残渣，所以具有可以确保产量的优点。
12.在所述项11记载的半导体装置的制造方法中，所述第2温度是150至400℃。
13.在所述项11记载的半导体装置的制造方法中，所述第2温度是165至350℃。
14.在所述项11记载的半导体装置的制造方法中，所述第2温度是180至220℃。
15.在所述项11记载的半导体装置的制造方法中，所述第2温度是200℃。
16.在所述项11至15中任一项记载的半导体装置的制造方法中，所述工序(b)包含以下工序：(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的工序。
17.在所述项11至15中任一项记载的半导体装置的制造方法中，所述工序(b)包含以下工序：(b1)利用静电吸附盘来将所述半导体晶圆吸附到所述晶圆载物台上的工序；以及(b2)以不与所述半导体晶圆接触的方式，利用遮挡环来覆盖所述半导体晶圆的周边部，并使惰性气体从所述晶圆载物台的周边部流入的工序。
18.在所述项11至15中任一项记载的半导体装置的制造方法中，所述工序(b)包含以下工序：(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的工序；以及(b2)使惰性气体从所述晶圆载物台的背面侧流入的工序。
19.在所述项11至18中任一项记载的半导体装置的制造方法中，利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
20.在所述项1、8或11记载的半导体装置的制造方法中，所述硅是构成场效应晶体管的栅电极的多晶硅，或者是构成形成着源极、漏极扩散区域的所述半导体晶圆的单晶硅。
如果对由本申请案所揭示的发明中的代表性发明所获得的效果加以简单说明，则如下所述。
因为可以减小硅化镍层的电气特性的不均，所以可以提高半导体元件的可靠性和制造良品率。
附图说明
图1是表示作为本发明实施形态1的CMOS设备的制造工序的半导体基板的要部剖面图。
图2是接着图1的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图3是接着图2的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图4是接着图3的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图5是接着图4的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图6是接着图5的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图7是接着图6的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图8是接着图7的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图9是接着图8的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图10是接着图9的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图11(a)是接着图10的CMOS设备的制造工序中的与图1相同部位的要部剖面图，图11(b)是接着图11(a)的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图12是本发明实施形态1的硅化物材料的成膜装置的示意平面图。
图13是本发明实施形态1的硅化物材料的成膜工序图。
图14是本发明实施形态1的硅化物材料的成膜装置所具有的干洗处理用腔室的示意剖面图。
图15(a)、图15(b)以及图15(c)分别是用以说明本发明实施形态1的硅化物材料的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理工序的腔室示意剖面图。
图16是表示形成着本发明实施形态1的硅化镍层的栅电极的电阻不均的图表。
图17是接着图11的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图18是接着图17的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图19是接着图18的CMOS设备的制造工序中的与图1相同部位的要部剖面图。
图20是本发明实施形态2的硅化物材料的成膜工序图。
图21(a)、图21(b)以及图21(c)分别是用以说明本发明实施形态2的硅化物材料的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理工序的腔室示意剖面图。
图22(a)、图22(b)以及图22(c)分别是用以说明本发明实施形态3的硅化物材料的成膜装置所具有的干洗处理用腔室的示意剖面图。
[符号的说明]
1            半导体基板
2            氧化硅膜
3            氮化硅膜
4            元件分离区域
4a           槽
4b           绝缘膜
5            光阻图案
6            p型井
7                 光阻图案
8                 n型井
9                 栅极绝缘膜
10n               栅电极
10ns              n型多晶硅膜
10p               栅电极
10ps              p型多晶硅膜
11                源极、漏极扩张区域
12                源极、漏极扩张区域
13                氧化硅膜
14                氮化硅膜
15                侧壁
16                源极、漏极扩散区域
17                源极、漏极扩散区域
18                镍膜
19                氮化钛膜
20                成膜装置
21a               第1搬运室
21b               第2搬运室
22                栅极凸块
23                装载机
24                卸载机
25、26、27        腔室
27a               晶圆载物台
27b               晶圆顶杆
27c、27CH         喷头
27d               远程等离子发生装置
27e               密封件
27f               遮挡环
27g               排气室
28、29、30、31    腔室
32a、32b            搬运用机械臂
33                  硅化镍层
34a                 第1绝缘膜
34b                 第2绝缘膜
35                  连接孔
36                  势垒金属膜
37                  栓塞
38                  挡止绝缘膜
39                  绝缘膜
40                  配线槽
41                  势垒金属膜
42                  配线
43                  覆盖绝缘膜
44                  层间绝缘膜
45                  挡止绝缘膜
46                  绝缘膜
47                  连接孔
48                  配线槽
49                  势垒金属膜
50、51、52、53、54  配线
55                  氮化硅膜
56                  氧化硅膜
57                  凸块底层电极
58                  凸块电极
SW                  半导体晶圆
具体实施方式
在为了方便且有必要时，将本实施形态分割成多个部分或多个实施形态加以说明，但除了在特别指明的情形下，多个部分或多个实施形态并非互不相关，存在一个是另一个的一部分或全部的变形例、详细说明、补充说明等的关系。此外，本实施形态中，当涉及要素的数量等(包括个数、数值、量、范围等)时，除了特别指明时以及原理上明确限于特定的数量时等，所述要素的数量等不限于特定的数量，可以是特定的数量以上，也可以是特定数量以下。而且，当然，在本实施形态中，除了特别指明时以及从原理上考虑明确是必须的时，本实施形态的构成要素(也包括要素步骤等)不一定是必须的。同样，在本实施形态中，当涉及构成要素等的形状、位置关系等时，除了特别指明时以及从原理上考虑明确并非如此时，实质上包含与所述形状等近似或类似的形状等。在涉及所述数值和范围时，与所述内容相同。
此外，本实施形态中，将代表场效应晶体管的MIS·FET(Metal InsulatorSemiconductor Field Effect Transistor)缩写成MIS，将p通道型的MIS·FET缩写成pMIS，将n通道型的MIS·FET缩写成nMIS。此外，为了方便起见，即使记作MOS(Metal OxideSemiconductor，金属氧化物半导体)，也不排除非氧化膜。此外，本实施形态中，当涉及晶圆时，主要是指单晶Si(Silicon)晶圆，但并不仅指单晶Si(Silicon)晶圆，而是泛指SOI(Silicon On Insulator，绝缘体上外延硅)晶圆、用以在其上形成集成电路的绝缘膜基板等。晶圆的形状也并不仅为圆形或者大致圆形，也可以是正方形、长方形等。当然，当涉及硅膜、硅部、硅部件等时，除了明确并非如此时或明确指出并非如此时，不仅指纯粹的硅，也包括含有杂质的硅、SiGe或SiGeC等以硅为主要成分的合为一体的合金等(包括应变硅)、以及含有添加物的硅。
当然，当涉及多晶硅等时，除了明确并非如此时或明确指出并非如此时，并非仅指典型的多晶硅，也包括非晶硅等。
此外，在用以对本实施形态进行说明的所有图中，原则上对具有相同功能的部分附加相同的符号，并省了此部分的重复说明。以下，根据附图，对本发明的实施形态加以详细说明。
此外，因为干洗技术已揭示在一之濑等的日本专利申请案第2006-3704号(2006.1.11提出专利申请)、日本专利申请案第2006-12355号(2006.1.20提出专利申请)中，所以原则上，不对与所述专利申请案重复的部分进行复述。
(实施形态1)
使用图1至图19来说明本发明实施形态1的CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)设备的制造方法。图1至图11以及图17至图19是CMOS设备的要部剖面图，图12是硅化物材料的成膜装置的示意平面图，图13是硅化物材料的成膜工序图，图14是硅化物材料的成膜装置所具备的干洗处理用腔室的示意剖面图，图15是用以说明硅化物材料的成膜装置所具有的干洗处理用腔室中的半导体晶圆的处理工序的腔室示意剖面图，图16是表示栅电极的电阻的不均的图表。
首先，如图1所示，准备例如由p型的单晶硅所构成的半导体基板(称为半导体晶圆的平面大致为圆形的半导体薄板)1。其次，对此半导体基板1进行热氧化处理，在半导体基板1的表面上形成厚度为10nm左右的氧化硅膜2后，利用CVD(Chemical VaporDeposition，化学气相淀积)法，在氧化硅膜2的上层堆积例如厚度为100nm左右的氮化硅膜3。接着，以光刻胶图案为掩模，依次对氮化硅膜3、氧化硅膜2、以及半导体基板1进行干蚀刻，由此在元件分离区域的半导体基板1上形成深度为300nm左右的槽4a。
其次，如图2所示，在利用湿蚀刻去除氮化硅膜3后，利用CVD法，在包含槽4a的内部的半导体基板1的主面上堆积绝缘膜4b，在所述湿蚀刻中使用了热磷酸。接着，利用CMP(Chemical Mechanical Polishing，化学机械抛光)法来对绝缘膜4b进行研磨，使绝缘膜4b残留在槽4a的内部，由此形成元件分离区域4。接着，以1000℃左右的温度来对半导体基板1进行热处理，由此烧结埋入槽4a的绝缘膜4b。
其次，如图3所示，利用光刻胶图案5来覆盖pMIS形成区域，并将用以形成p型井6的p型杂质、例如硼(B)离子注入到半导体基板1的nMIS形成区域中。同样，如图4所示，利用光刻胶图案7来覆盖nMIS形成区域，并将用以形成n型井8的n型杂质、例如磷(P)或砷(As)离子注入到半导体基板1的pMIS形成区域中。
其次，如图5所示，利用湿蚀刻来对半导体基板1的表面进行清洗后，对半导体基板1进行热氧化处理，在半导体基板1的表面(p型井6以及n型井8各自的表面)上形成例如厚度为5nm左右的栅极绝缘膜9，所述湿蚀刻中使用例如氢氟酸(HF)水溶液。接着，利用CVD法，在栅极绝缘膜9上堆积例如厚度为200nm左右的非晶硅膜后，将n型杂质、例如磷离子注入到nMIS形成区域的非晶硅膜中，并将p型杂质、例如硼离子注入到pMIS形成区域的非晶硅膜中。
其次，对半导体基板1实施例如900℃、10秒左右的热处理，使已导入非晶硅膜的n型杂质以及p型杂质活化，然后使nMIS形成区域的非晶硅膜转变为n型多晶硅膜10ns，使pMIS形成区域的非晶硅膜转变为p型多晶硅膜10ps。
其次，如图6所示，以光刻胶图案为掩模，利用干蚀刻来对n型多晶硅膜10ns进行加工，在nMIS形成区域中形成由n型多晶硅膜10ns构成的栅极长度为50nm左右的栅电极10n。同时，以光刻胶图案为掩模，利用干蚀刻来对p型多晶硅膜10ps进行加工，在pMIS形成区域中形成由p型多晶硅膜10ps构成的栅极长度为50nm左右的栅电极10p。
其次，如图7所示，在利用光刻胶图案来覆盖pMIS形成区域后，以nMIS的栅电极10n为掩模，将n型杂质、例如磷或砷离子注入到半导体基板1的nMIS形成区域中，从而形成nMIS的浓度相对较低的源极、漏极扩张区域11。同样，在利用光刻胶图案来覆盖nMIS形成区域后，以pMIS的栅电极10p为掩模，将p型杂质、例如BF2(氟化硼)离子注入到半导体基板1的pMIS形成区域中，从而形成pMIS的浓度相对较低的源极、漏极扩张区域12。所述源极、漏极扩张区域11、12的深度例如为30nm左右。
其次，如图8所示，利用CVD法，在半导体基板1的主面上堆积例如厚度为10nm左右的氧化硅膜13后，利用CVD法，在氧化硅膜13上堆积氮化硅膜14。
其次，如图9所示，利用RIE(Reactive Ion Etching，反应离子蚀刻)法，对氮化硅膜14膜进行各向异性蚀刻，在nMIS的栅电极10n以及pMIS的栅电极10p各自的侧壁上形成侧壁15。
其次，如图10所示，利用光刻胶图案来覆盖pMIS形成区域后，以nMIS的栅电极10n以及侧壁15为掩模，将n型杂质、例如砷离子注入到p型井6中，从而形成nMIS的浓度相对较高的源极、漏极扩散区域16。同样，利用光刻胶图案来覆盖nMIS形成区域后，以pMIS的栅电极10p以及侧壁15为掩模，将p型杂质、例如氟化硼离子注入到n型井8中，从而形成pMIS的浓度相对较高的源极、漏极扩散区域17。
其次，利用自对准硅化物技术，在nMIS的栅电极10n及源极、漏极扩散区域16的表面，以及pMIS的栅电极10p及源极、漏极扩散区域17的表面上，形成低电阻的硅化镍层。所述源极、漏极扩散区域16、17的深度例如为50nm左右。
首先，如图11(a)所示，利用溅射法，在半导体基板1的主面上依次堆积镍膜18以及氮化钛膜19。镍膜18的厚度例如为10nm左右，氮化钛膜19的厚度例如为15nm左右。为了防止镍膜18氧化，将氮化钛膜19设置在镍膜18上，也可以使用钛膜来代替氮化钛膜19。在形成镍膜18以及氮化钛膜19时，使用图12所示的硅化物材料的成膜装置20。以下，详细说明镍膜18以及氮化钛膜19的形成方法。
成膜装置20是多腔式的，配置着第1搬运室21a与第2搬运室21b此2个搬运室，经由作为开闭机构的栅极凸块22，在第1搬运室21a的周围具备装载机23、卸载机24、以及3个腔室25、26、27，经由作为开闭机构的栅极凸块22，在第2搬运室21b的周围具备2个腔室28、29。而且，在第1搬运室21a与第2搬运室21b之间具备2个搬运用的腔室30、31。利用排气机构等来使第1搬运室21a保持为特定的真空度，在第1搬运室21a的中央部设置着用以搬运半导体晶圆SW的多关节臂构造的搬运用机械臂32a。同样，利用排气机构等来使第2搬运室21b保持为特定的真空度，在第2搬运室21b的中央部设置着用以搬运半导体晶圆SW的多关节臂构造的搬运用机械臂32b。
第1搬运室21a所具有的腔室25、26是进行相对高温加热处理的加热处理用腔室，腔室27是干洗处理用腔室。第2搬运室21b所具有的腔室28是利用溅射法来形成镍膜的用于形成镍膜的腔室，腔室29是利用溅射法来形成氮化钛膜的用于形成氮化钛膜的腔室。第1搬运室21a与第2搬运室21b之间所具有的腔室30、31是在第1搬运室21a与第1搬运室21b之间授受半导体晶圆SW的授受用腔室，且也是用以冷却半导体晶圆SW的冷却用腔室。再者，成膜装置20中，将仅第1搬运室21a所具有的腔室设为3个，并将仅第2搬运室21b所具有的腔室设为2个，但并不限于此，也可以添加相同用途的腔室或者其他用途的腔室。
首先，将搭载着多个半导体晶圆SW的前端开口片盒(Front Open Unified Pod)载置到装载机23上后(图13中的工序P1)，由搬运用机械臂32a从前端开口片盒取出1片半导体晶圆SW，将所述半导体晶圆SW真空搬入第1搬运室21a。前端开口片盒是用于批量搬运半导体晶圆SW的密闭收纳容器，通常以25片、12片、6片等批量单位来收纳半导体晶圆SW。除了细微的通风过滤器部，前端开口片盒的容器外壁为密闭结构，可以大致完全地排除灰尘。因此，即使在洁净度级别为1000的环境中搬运半导体晶圆SW，内部也可以保持1级的洁净度。将前端开口片盒的开口引入成膜装置20的内部，由此在保持洁净的状态下，与成膜装置20进行对接。
其次，利用搬运用机械臂32a，将半导体晶圆SW从第1搬运室21a真空搬入干洗处理用的腔室27(图13中的工序P2)。图14表示腔室27的示意剖面图。腔室27主要包括晶圆载物台27a、晶圆顶杆27b、喷头27c、以及远程等离子发生装置27d。晶圆载物台27a以及晶圆顶杆27b具有独立的升降机构，可以任意地控制喷头27c与半导体晶圆SW的距离、以及半导体晶圆SW与晶圆载物台27a的距离。此外，设置在晶圆载物台27a上方的喷头27c总维持在固定温度，此温度例如为180℃。
当将半导体晶圆SW搬入腔室27时，如图15(a)所示，使晶圆载物台27a下降，使晶圆顶杆27b上升，将半导体晶圆SW载置到晶圆顶杆27b上。将喷头27c与半导体晶圆SW的距离设定成例如16.5±12.7mm，将半导体晶圆SW与晶圆载物台27a的距离设定成例如25.4±17.8mm。
接着，当对半导体晶圆SW的主面进行干洗处理时，如图15(b)所示，使晶圆载物台27a上升，使晶圆顶杆27b下降，将半导体晶圆SW载置到晶圆载物台27a上。将喷头27c与半导体晶圆SW的距离设定成例如17.8±5.1mm。
进行干洗处理时，在远程等离子发生装置27d中激发还原气体，例如激发添加了NF3气体以及NH3气体的Ar气体，从而生成等离子，并将此等离子导入到腔室27内。经由喷头27c，将导入到腔室27内的等离子供给到半导体晶圆SW的主面上，由此利用例如式(1)所示的还原反应来去除自然氧化膜，所述还原反应产生在等离子与形成在硅(构成形成着构成nMIS的栅电极10n的n型多晶硅膜10ns与源极、漏极扩散区域16的半导体基板1的单晶硅；以及构成形成着构成pMIS的栅电极10p的p型多晶硅膜10ps与源极、漏极扩散区域17的半导体基板1的单晶硅)的表面上的自然氧化膜之间。干洗处理时的工艺条件是，例如喷头温度180℃，NF3气体流量14sccm，NH3气体流量70sccm，压力400Pa，等离子功率30W。
SiO2+NF3+NH3→(NH4)2SiF6+O2    式(1)
此时，由还原反应所生成的生成物((NH4)2SiF6)残留在半导体晶圆SW的主面上。而且，半导体晶圆SW仅载置在晶圆载物台27a上，所述生成物残留在半导体晶圆SW的侧面以及背面的一部分上。例如当向其他腔室搬运半导体晶圆SW时，残留在半导体晶圆SW的侧面以及背面的一部分上的生成物剥落，从而导致污染或产生灰尘。因此，在干洗处理之后，接着在腔室27内对半导体晶圆SW实施热处理，由此去除残留在半导体晶圆SW的主面上的生成物，同时去除残留在半导体晶圆SW的侧面以及背面的一部分上的生成物。
接着，在对半导体晶圆SW进行热处理时，如图15(c)所示，使晶圆载物台27a下降，使晶圆顶杆27b上升，使半导体晶圆SW向温度被设定成180℃的喷头27c靠近。将喷头27c与半导体晶圆SW的距离设定成例如3.8±2.6mm，将半导体晶圆SW与晶圆载物台27a的距离设定成例如5.9mm以上。
进行热处理时，利用喷头27c的加热温度(180℃)来加热半导体晶圆SW。半导体晶圆SW的温度是100至150℃，在进行所述干洗处理时，利用例如式(2)所示的反应，使形成在半导体晶圆SW的主面上的生成物((NH4)2SiF6)升华以去除此生成物。而且，也可以利用所述热处理来对半导体晶圆SW的侧面以及背面进行加热，从而去除残留在侧面以及背面的一部分上的生成物。
(NH4)2SiF6→SiF4+2NH3+2HF   式(2)
然而，在进行所述干洗处理时，如果形成在半导体晶圆SW上的生成物的组成与(NH4)2SiF6稍有不同，则在温度为100至150℃的热处理下，难以产生式(2)的反应，无法完全去除生成物，从而极少量的生成物会残留在半导体晶圆SW的主面上。如上所述，如果少量的生成物残留在半导体晶圆SW的主面上，则之后形成在半导体晶圆SW的主面上的硅化镍层的电阻产生不均。因此，在下一工序中，对半导体晶圆SW实施温度高于150℃的热处理，去除残留在半导体晶圆SW的主面上的少量的生成物。
其次，利用搬运用机械臂32a，将半导体晶圆SW从干洗处理用的腔室27，经由第1搬运室21a而真空搬运到加热处理用的腔室25(或腔室26)中，并将半导体晶圆SW载置到腔室25(或腔室26)所具有的载物台上(图13中的工序P3)。将半导体晶圆SW载置到腔室25(或腔室26)的载物台上，由此以特定的温度加热半导体晶圆SW，使在100至150℃的温度下不升华的残留在半导体晶圆SW的主面上的生成物升华，从而去除此生成物。发明人认为半导体晶圆SW的主面上的温度的适当范围是例如150至400℃(当然，因其他条件而不限于所述范围)。此外，发明人认为，适于量产的温度范围是165至350℃，而且180至220℃等以200℃为中心值的温度范围最佳。
其次，利用搬运用机械臂32a，将半导体晶圆SW从加热处理用的腔室25(或腔室26)，经由第1搬运室21a而真空搬运到冷却、授受用的腔室30(或腔室31)中，并将半导体晶圆SW载置到腔室30(或腔室31)所具有的载物台上(图13中的工序P4)。将半导体晶圆SW载置到腔室30(或腔室31)的载物台上，由此冷却半导体晶圆SW。
其次，利用搬运用机械臂32b，将半导体晶圆SW从冷却、授受用的腔室30(或腔室31)，经由第2搬运室21b而真空搬运到用于形成镍膜的腔室28中(图13中的工序P5)。利用排气机构使腔室28内达到特定的真空度、例如1.33×10-6Pa左右之后，将半导体晶圆SW加热到特定的温度，以特定的流量向腔室28内导入Ar气体，并利用溅射法将镍膜堆积到半导体晶圆SW的主面上。镍膜的厚度例如为10nm，成膜时的溅射条件是例如成膜温度为40℃，Ar气体流量为13sccm。
其次，利用搬运用机械臂32b，将半导体晶圆SW从用于形成镍膜的腔室28，经由第2搬运室21b而真空搬运到用于形成氮化钛膜的腔室29中(图13中的工序P6)。利用排气机构使腔室29内达到特定的真空度之后，将半导体晶圆SW加热到特定的温度，以特定的流量向腔室29内导入Ar气体以及N2气体，并利用溅射法将氮化钛膜堆积到半导体晶圆SW的主面上。氮化钛膜的厚度例如为15nm，成膜时的溅射条件是例如成膜温度为40℃，Ar气体流量为28sccm，氮气体流量为80sccm。
其次，利用搬运用机械臂32b，将半导体晶圆SW从用于形成氮化钛膜的腔室29，经由第2搬运室21b而真空搬运到冷却、授受用的腔室30(或腔室31)中(图13中的工序P7)。
其次，利用搬运用机械臂32a，将半导体晶圆SW从冷却、授受用的腔室30(或腔室31)真空搬运到卸载机24中(图13中的工序P8)，并将半导体晶圆SW载置到放置在卸载机24中的前端开口片盒内(图13中的工序P8)。
之后，对半导体基板1实施热处理，由此如图11(b)所示，在nMIS的栅电极10n与源极、漏极扩散区域16的表面、以及pMIS的栅电极10p与源极、漏极扩散区域17的表面上，形成厚度为20nm左右的硅化镍(NiSi)层33。以下，对形成硅化镍层的热处理方法加以说明。
首先，使用RTA(Rapid Thermal Anneal，快速热退火)法，对依次堆积了镍膜18以及氮化钛膜19的半导体基板1实施30秒左右的温度为320℃左右的热处理，由此使镍膜18与构成nMIS的栅电极10n的n型多晶硅膜10ns、以及镍膜18与构成形成着nMIS的源极、漏极扩散区域16的半导体基板1的单晶硅选择性地反应，从而形成硅化镍层33。同样，使镍膜18与构成pMIS的栅电极10p的p型多晶硅膜10ps、以及镍膜18与构成形成着pMIS的源极、漏极扩散区域17的半导体基板1的单晶硅选择性地反应，从而形成硅化镍层33。
其次，利用使用了硫酸的湿法清洗，或者使用了硫酸与过氧化氢水溶液的湿法清洗等，去除未反应的镍膜18以及氮化钛膜19之后，使用RTA法，对半导体基板1实施30秒左右的温度为550℃左右的热处理，由此使硅化镍层33的电阻变低。
如此，本发明实施形态1中，进行硅化镍层33的形成工序时，干洗处理的工序(图13中的工序P2)与在半导体基板1的主面上堆积镍膜18的工序(图13中的工序P4)之间，对半导体基板1实施150至400℃的热处理(图13中的工序P3)，以去除干洗处理时生成的生成物。由此，之后，在nMIS的栅电极10n及源极、漏极扩散区域16的表面，以及pMIS的栅电极10p及源极、漏极扩散区域17的表面上，均匀地产生堆积在半导体基板1的主面上的镍膜18的自行对准反应，而不会受到生成物的影响，从而可以获得电阻不均较小的硅化镍层33。
图16表示在表面上形成着厚度为20nm左右的硅化镍层的nMIS以及pMIS的栅电极的薄膜电阻的分布图。再者，图16表示具有在干洗处理后仅实施了130℃的热处理的硅化镍层的栅电极的薄膜电阻的分布，以及具有在干洗处理后实施了130℃与200℃的热处理的硅化镍层的栅电极的薄膜电阻的分布。图16表明，通过对130℃的热处理追加200℃的热处理，可以减小栅电极的薄膜电阻的不均，所述栅电极具有利用自行对准而形成的硅化镍层。
在nMIS的栅电极10n及源极、漏极扩散区域16的表面，以及pMIS的栅电极10p及源极、漏极扩散区域17的表面上，形成低电阻的硅化镍层33之后，形成电连接形成在CMOS设备以及半导体基板1上的各种半导体元件的配线。
其次，如图17所示，利用CVD法，在半导体基板1的主面上堆积氮化硅膜，形成第1绝缘膜34a。接着，利用等离子CVD法，在第1绝缘膜34a上堆积TEOS(Tetra Ethyl OrthoSilicate)膜，形成第2绝缘膜34b，形成由第1以及第2绝缘膜34a、34b所构成的层间绝缘膜。之后，利用CMP法来对第2绝缘膜34b的表面进行研磨。即使因底层高低差异而在第1绝缘膜34a的表面形成凹凸形状，利用CMP法来对第2绝缘膜34b的表面进行研磨，由此也可以获得表面平坦的层间绝缘膜。
其次，以光刻胶图案为掩模，对第1以及第2绝缘膜34a、34b进行蚀刻，在特定部位形成到达nMIS以及pMIS的硅化镍层33的连接孔35。接着，在半导体基板1的主面上形成势垒金属膜36。势垒金属膜36例如为钛膜、氮化钛膜等。然后在势垒金属膜36上堆积金属膜，例如堆积钨膜，利用例如CMP法来使所述金属膜的表面变得平坦，由此将金属膜埋入连接孔35的内部，从而形成栓塞37。
其次，在半导体基板1的主面上依次形成挡止绝缘膜38、以及用于形成配线的绝缘膜39。挡止绝缘膜38是在对绝缘膜39进行槽加工时作为蚀刻阻止层的膜，且使用对绝缘膜39具有蚀刻选择比的材料。可以使挡止绝缘膜38为由例如等离子CVD法而形成的氮化硅膜，且可以使绝缘膜39为由例如等离子CVD法而形成的氧化硅膜。再者，在挡止绝缘膜38与绝缘膜39上形成如下所说明的第1层配线。
其次，利用单层镶嵌法来形成第1层配线。首先，以光刻胶图案为掩模而进行干蚀刻，由此在挡止绝缘膜38以及绝缘膜39的特定区域中形成配线槽40之后，在半导体基板1的主面上形成势垒金属膜41。势垒金属膜41例如为氮化钛膜、钽膜或氮化钽膜等。接着，利用CVD法或溅射法在势垒金属膜41上形成铜的籽晶层，然后使用电解电镀法在籽晶层上形成镀铜膜。利用镀铜膜来将势垒金属膜41埋入配线槽40的内部。接着，利用CMP法来去除配线槽40以外区域的镀铜膜、籽晶层、以及势垒金属膜41，形成以铜为主导电材料的第1层配线42。
其次，利用双层镶嵌法来形成第2层的配线。首先，如图18所示，在半导体基板1的主面上依次形成覆盖绝缘膜43、层间绝缘膜44、以及用以形成配线的挡止绝缘膜45。如下所说明般，在覆盖绝缘膜43以及层间绝缘膜44上形成连接孔。覆盖绝缘膜43由对层间绝缘膜44具有蚀刻选择比的材料所构成，例如可以是由等离子CVD法形成的氮化硅膜。而且，而且，覆盖绝缘膜43具有作为保护膜的功能，此保护膜构成第1层配线42且防止铜扩散。层间绝缘膜44例如可以是由等离子CVD法形成的TEOS膜。挡止绝缘膜45由如下绝缘材料所构成，所述绝缘材料对层间绝缘膜44以及之后堆积在挡止绝缘膜45的上层的用于形成配线的绝缘膜具有蚀刻选择比，例如可以是由等离子CVD法形成的氮化硅膜。
其次，以用于形成孔的光刻胶图案为掩模而进行干蚀刻，由此对挡止绝缘膜45进行加工后，在挡止绝缘膜45上形成用于形成配线的绝缘膜46。绝缘膜46例如可以是TEOS膜。
其次，以用于形成配线槽的光刻胶图案为掩模而进行干蚀刻，由此对绝缘膜46进行加工。此时，挡止绝缘膜45作为蚀刻阻止层而发挥作用。接着，以挡止绝缘膜45以及用于形成配线槽的光刻胶图案为掩模而进行干蚀刻，由此对层间绝缘膜44进行加工。此时，覆盖绝缘膜43作为蚀刻阻止层而发挥作用。接着，通过干蚀刻来去除露出的覆盖绝缘膜43，由此在覆盖绝缘膜43以及层间绝缘膜44上形成连接孔47，在挡止绝缘膜45以及绝缘膜46上形成配线槽48。
其次，在连接孔47以及配线槽48的内部形成第2层配线。第2层配线由势垒金属层以及作为主导电层的铜膜所构成，连接所述配线与作为下层配线的第1层配线42的连接部件，与第2层配线形成为一体。首先，在包含连接孔47以及配线槽48的内部的半导体基板1的主面上形成势垒金属膜49。势垒金属膜49例如为氮化钛膜、钽膜或氮化钽膜等。接着，利用CVD法或溅射法，在势垒金属膜49上形成铜的籽晶层，然后使用电解电镀法来在籽晶层上形成镀铜膜。利用镀铜膜将势垒金属膜49埋入连接孔47以及配线槽48的内部。接着，利用CMP法去除连接孔47以及配线槽40以外的区域的镀铜膜、籽晶层、以及势垒金属膜49，形成第2层配线50。
之后，如图19所示，以与例如所述的第2层配线50相同的方法，形成更上层的配线。图19中例示着形成了第3层至第6层配线51、52、53、54的CMOS设备。接着，在第6层配线54上形成氮化硅膜55，在氮化硅膜55上形成氧化硅膜56。所述氮化硅膜55以及氧化硅膜56作为如下钝化膜而发挥作用，所述钝化膜防止外部的水分或杂质侵入，并抑制α射线透过。
其次，利用将光刻胶图案为掩模而进行的蚀刻，对氮化硅膜55以及氧化硅膜56进行加工，使第6层配线54的一部分(焊垫部)露出。接着，在露出的第6层配线54上形成由金膜以及镍膜等多层膜所构成的凸块底层电极57，在凸块底层电极57上形成由金或焊锡等所构成的凸块电极58，由此大致完成作为本实施形态1的CMOS设备。再者，所述凸块电极58成为外部连接用电极。之后，从半导体晶圆SW切出各半导体芯片，将半导体芯片安装到封装基板等上，从而完成半导体装置，但省略这些说明。
再者，本实施形态1的干洗处理中，在远程等离子发生装置27d中激发还原气体，例如激发添加了NF3气体以及NH3气体的Ar气体(多使用Ar气体来作为用于激发等离子的气体，但也可以是其他惰性气体或所述气体的混合气体)，生成等离子，将所述等离子导入到腔室27内后，利用还原反应来去除自然氧化膜，但也可以不使用等离子，将HF气体、NH3气体或NF3气体、NH3气体等还原气体导入到腔室27内，利用还原反应来去除自然氧化膜。
此外，并不限于远程等离子装置，如果其他特性不存在问题，则也可以使用通常的等离子装置。远程等离子具有不会损伤基板的优点。
此外，当使用等离子来进行处理时，并不限于所述气体的组合，如果可以生成氮、氢、氟(包括所述气体的复合自由基)各自的自由基或活性粒子，尤其如果不会对所述工艺产生不良影响，则也可以是其他气体的组合。即，可以适当使用生成氮、氢、及氟的自由基的气体(包括混合气体)、等离子激发气体、其他添加气体等的混合气体环境。
此外，还原气体等反应气体并不限于所述气体，只要是可以与硅表面的氧化膜在较低温度下反应而生成汽化的活性粒子即可。如此，根据本实施形态1，在nMIS的栅电极10n与源极、漏极扩散区域16的表面、以及pMIS的栅电极10p与源极、漏极扩散区域17的表面上，形成硅化镍层33，在此工序中，以温度高于150℃的热处理，去除因干洗处理而残留在半导体基板1的主面上的生成物，因此均匀地产生硅(构成形成着构成nMIS的栅电极10n的n型多晶硅膜10ns与源极、漏极扩散区域16的半导体基板1的单晶硅；以及构成形成着构成pMIS的栅电极10p的p型多晶硅膜10ps与源极、漏极扩散区域17的半导体基板1的单晶硅)与镍膜18的自行对准反应，而不会受到生成物的影响，从而可以获得电阻不均较小的硅化镍层33。
(实施形态2)
如在所述的实施形态1中作出的说明，在硅化镍层33的形成工序中进行的干洗处理中，生成物残留在半导体晶圆SW的主面上、侧面以及背面的一部分上。因此，利用干洗处理用的腔室27所具有的设定成180℃的喷头27c，以100至150℃的温度来加热半导体晶圆SW，去除(NH4)2SiF6的组成的生成物，然后，在加热处理用的腔室25、26中，以高于150℃的温度来加热半导体晶圆SW，去除组成与(NH4)2SiF6稍不相同的生成物。
在本发明的实施形态2中，将干洗处理用的腔室27所具有的喷头27CH的温度设定成高于180℃的温度，例如设定成250℃，在干洗处理之后，立即利用喷头27CH，以180至220℃的温度来加热半导体晶圆SW，去除(NH4)2SiF6的组成的生成物、以及组成与(NH4)2SiF6稍不相同的生成物。
使用图20以及图21来说明本发明实施形态2的硅化镍层的形成方法。图20是硅化物材料的成膜工序图，图21是硅化物材料的成膜装置所具有的干洗处理用腔室的示意剖面图。再者，硅化物材料的成膜装置是使用了所述实施形态1的成膜装置20。
首先，与所述的实施形态1同样，将半导体晶圆SW从装载机23真空搬运到干洗处理用的腔室27中(图20中的工序P1、P2)。腔室27所具有的喷头27CH总维持在固定温度，此温度例如为250℃。
将半导体晶圆SW搬入腔室27时，如图21(a)所示，使晶圆载物台27a下降，使晶圆顶杆27b上升，将半导体晶圆SW载置到晶圆顶杆27b上。将喷头27CH与半导体晶圆SW的距离例如设定成16.5±12.7mm，将半导体晶圆SW与晶圆载物台27a的距离设定成例如25.4±17.8mm。
接着，对半导体晶圆SW的主面进行干洗处理时，如图21(b)所示，使晶圆载物台27a上升，使晶圆顶杆27b下降，将半导体晶圆SW载置到晶圆载物台27a上。将喷头27CH与半导体晶圆SW的距离设定为例如17.8±5.1mm。由还原反应生成的生成物((NH4)2SiF6)残留在经干洗处理的半导体晶圆SW的主面上、侧面以及背面的一部分上。
接着，对半导体晶圆SW进行热处理时，如图21(c)所示，使晶圆载物台27a下降，使晶圆顶杆27b上升，使半导体晶圆SW向温度设定为250℃的喷头27CH靠近。将喷头27c与半导体晶圆SW的距离设定为例如3.8±2.6mm，将半导体晶圆SW与晶圆载物台27a的距离设定为例如5.9mm以上。
进行热处理时，利用喷头27CH的加热温度(250℃)来加热半导体晶圆SW，因此半导体晶圆SW的温度高于150℃，在进行所述干洗处理时，去除残留在半导体晶圆SW的主面上、侧面以及背面的一部分上的(NH4)2SiF6的组成的生成物，而且也去除组成与(NH4)2SiF6稍不相同的生成物。
其次，利用搬运用机械臂32a，将半导体晶圆SW从干洗处理用的腔室27，经由第1搬运室21a而真空搬运到冷却、授受用的腔室30(或腔室31)中，并将半导体晶圆SW载置到腔室30(或腔室31)所具有的载物台上(图20中的工序P3)。将半导体晶圆SW载置到腔室30(或腔室31)的载物台，由此冷却半导体晶圆SW。
之后，与所述实施形态1同样，利用搬运用机械臂32b，在用于形成镍膜的腔室28中堆积镍膜(图20中的工序P4)，在用于形成氮化钛膜的腔室29中，在镍膜上堆积氮化钛膜之后(图20中的工序P5)，将半导体晶圆SW真空搬运到冷却、授受用的腔室30(或腔室31)中(图20中的工序P6)。然后，利用搬运用机械臂32a将半导体晶圆SW真空搬出到卸载机24中，将半导体晶圆SW载置到放置在卸载机24中的前端开口片盒内(图20中的工序P7)。
如此，根据本实施形态2，利用干洗处理之后的热处理，去除在干洗处理中生成在半导体晶圆SW的侧面以及背面的一部分上的多余的生成物，其中所述热处理是指利用喷头27CH进行的180至220℃的热处理，因此无需所述实施形态1中的在热处理用的腔室25、26中进行的热处理工序，从而与所述实施形态1相比，可以减少制造工序数。
(实施形态3)
如在所述的实施形态1中作出的说明，在硅化镍层33的形成工序中进行的干洗处理中，一般仅将半导体晶圆SW放置在晶圆载物台27a上，因此，(NH4)2SiF6的组成的生成物不仅残留在半导体晶圆SW的主面上，也残留在半导体晶圆SW的侧面以及背面的一部分上。例如向其他腔室搬运半导体晶圆SW时，残留在半导体晶圆SW的侧面以及背面的一部分上的生成物剥落，从而导致污染或产生灰尘。因此，在所述的实施形态1以及实施形态2中，在干洗处理之后，接着在相同的腔室27内对半导体晶圆SW实施热处理，由此去除残留在半导体晶圆SW的主面上的生成物，同时也去除残留在半导体晶圆SW的侧面以及背面的一部分上的生成物。
本发明的实施形态3中，防止在进行干洗处理时干洗气体流入到半导体晶圆SW的背面，由此防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。因此，无需所述实施形态1中的干洗处理后接着由喷头27c对半导体晶圆SW进行的热处理，即无需如下热处理，此热处理是指使腔室27所具有的晶圆载物台27a下降，使晶圆顶杆27b上升，使半导体晶圆SW向温度设定成180℃的喷头27c靠近(图15(c))。再者，在热处理用的腔室25、26中进行温度高于150℃的热处理，由此可以去除因干洗处理而残留在半导体晶圆SW的主面上的生成物。
使用图22来说明本发明实施形态3的干洗处理的方法。图22(a)、图22(b)、以及图22(c)是各硅化物材料的成膜装置所具有的干洗处理用腔室的示意剖面图。
图22(a)是说明第1干洗处理方法的图，所述第1干洗处理用于防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。半导体晶圆SW放置在晶圆载物台27a上，使具有升降机构的密封件27e接触并按压在半导体晶圆SW的主面的周围，由此防止干洗气体流入到半导体晶圆SW的周围以及背面。
图22(b)是说明第2干洗处理方法的图，所述第2干洗处理方法用于防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。半导体晶圆SW放置在具有静电吸附盘功能的晶圆载物台27a上，因此可以进行干洗处理，而不会在半导体晶圆SW的背面与晶圆载物台27a之间形成间隙。静电吸附盘是如下的机构，即，在晶圆载物台27a上设置介电层，在晶圆载物台27a与半导体晶圆SW之间施加电压，利用在两者间产生的力来吸附半导体晶圆SW。根据吸附方式的不同，静电吸附盘可以分成将电介质用作绝缘材料的库仑力型、与约翰逊拉贝克力型，但氧化铝等的陶瓷制的静电吸附盘多为在低电压下具有强吸附力的约翰逊拉贝克力型，因为约翰逊拉贝克力型在耐热性与耐等离子性方面较为有利，所以正得到普及。因为静电吸附盘不使用机械性固定件，所以可以对半导体晶圆SW的整个面均匀地进行处理。
而且，在半导体晶圆SW的主面的周围具备遮挡环27f，此遮挡环27f具有升降机构，以不与半导体晶圆SW接触的方式，利用遮挡环27f来覆盖半导体晶圆SW的周围，使He气体等惰性气体从晶圆载物台27a的周围向上方流动。由此，防止干洗气体流入到半导体晶圆SW的周围以及背面。
图22(c)是说明第3干洗处理方法的图，所述第3干洗处理方法用于防止生成物生成在半导体晶圆SW的侧面以及背面的一部分上。半导体晶圆SW放置在晶圆载物台27a上，使具有升降机构的密封件27e接触并按压半导体晶圆SW的主面的周围，由此防止干洗气体流入到半导体晶圆SW的周围以及背面。
而且，在密封件27e的下部具有排气室27g，此排气室27g与密封件27e连接，晶圆载物台27a放置在排气室27g内。在排气室27g中设置着将He气体等惰性气体导入到排气室27g的配管、及从排气室27g排出气体的配管，从而可以使惰性气体流入到半导体晶圆SW的周围以及背面。
如此，根据本实施形态3，在干洗处理中，不会在半导体晶圆SW的侧面以及背面的一部分上生成多余的生成物，因此无须在干洗处理之后，接着利用喷头27c来对半导体晶圆SW进行热处理，从而与所述实施形态1相比，可以减少制造工序数。
以上，已根据实施形态，对本发明者的发明进行了具体说明，当然，本发明不限于所述实施形态，在不脱离本发明的宗旨的范围内，可以作各种变更。
本发明可以用在具有利用自对准硅化物技术形成的金属硅化物的半导体装置中，尤其可以用在具有硅化镍的半导体装置中。

Claims (20)

1.一种半导体装置的制造方法，其特征在于利用自行对准反应来形成硅化镍层，且在硅上堆积镍膜之前，包含以下工序：
(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；
(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的工序；
(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的工序；
(d)将所述半导体晶圆从所述第1腔室搬运到第2腔室的工序；以及
(e)在所述第2腔室中，以高于所述第1温度的第2温度来对所述半导体晶圆进行热处理的工序。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于
所述第1温度是100至150℃。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于
所述第2温度是150至400℃。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于
所述第2温度是165至350℃。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于
所述第2温度是180至220℃。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于
所述第2温度是200℃。
7.根据权利要求1所述的半导体装置的制造方法，其特征在于
利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
8.一种半导体装置的制造方法，其特征在于利用自行对准反应来形成硅化镍层，且在硅上堆积镍膜之前，包含以下工序：
(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的工序；以及(c)以利用了所述喷头的加热温度的第1温度来对所述半导体晶圆进行热处理的工序；
此处，所述喷头维持在高于180℃的温度。
9.根据权利要求8所述的半导体装置的制造方法，其特征在于
所述第1温度是180至220℃。
10.根据权利要求8所述的半导体装置的制造方法，其特征在于
所述第1温度是200℃。
11.一种半导体装置的制造方法，其特征在于利用自行对准反应来形成硅化镍层，且在硅上堆积镍膜之前，包含以下工序：
(a)将半导体晶圆放置到第1腔室所具有的晶圆载物台上的工序；(b)通过设置在所述晶圆载物台上方的喷头来供给还原气体，对所述半导体晶圆的主面上的所述硅的表面进行干洗处理的工序；
(c)将所述半导体晶圆从所述第1腔室搬运到第2腔室的工序；以及
(d)在所述第2腔室中，以第2温度来对所述半导体晶圆进行热处理的工序；
此处，在所述工序(b)中，并未将所述还原气体供给到所述半导体晶圆的侧面和背面。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于
所述第2温度是150至400℃。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于
所述第2温度是165至350℃。
14.根据权利要求11所述的半导体装置的制造方法，其特征在于
所述第2温度是180至220℃。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于
所述第2温度是200℃。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于
所述工序(b)包含以下工序：
(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的工序。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于所述工序(b)包含以下工序：
(b1)利用静电吸附盘将所述半导体晶圆吸附到所述晶圆载物台上的工序；以及
(b2)以不与所述半导体晶圆接触的方式，利用遮挡环来覆盖所述半导体晶圆的周边部，并使惰性气体从所述晶圆载物台的周边部流入的工序。
18.根据权利要求11所述的半导体装置的制造方法，其特征在于所述工序(b)包含以下工序：
(b1)利用密封件来按压放置在所述晶圆载物台上的所述半导体晶圆的周边部的工序；以及
(b2)使惰性气体从所述晶圆载物台的背面侧流入的工序。
19.根据权利要求11所述的半导体装置的制造方法，其特征在于
利用真空搬运，在所述第1腔室与所述第2腔室之间搬运所述半导体晶圆。
20.根据权利要求1、8或11所述的半导体装置的制造方法，其特征在于
所述硅是构成场效应晶体管的栅电极的多晶硅，或者是构成形成着源极、漏极扩散区域的所述半导体晶圆的单晶硅。
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