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CN101043053A - 具有改善性能的功率半导体器件和方法 - Google Patents

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CN101043053A CNA200710085596XA CN200710085596A CN101043053A CN 101043053 A CN101043053 A CN 101043053A CN A200710085596X A CNA200710085596X A CN A200710085596XA CN 200710085596 A CN200710085596 A CN 200710085596A CN 101043053 A CN101043053 A CN 101043053A
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Abstract

在一个实施方案中，半导体器件形成在半导体材料的主体内。半导体器件包括偏离主体区。

Description

具有改善性能的功率半导体器件和方法
技术领域
本发明一般涉及半导体器件，且更具体地说，涉及功率器件如功率管理和功率转换器件以及它们的制造方法。
背景技术
金属氧化物半导体场效应管(MOSFET)是一种通用型功率转换器件。MOSFET器件包括源区、漏区、在源区和漏区之间延伸的沟道区，邻近沟道区设置的栅极结构。该栅极结构包括邻近沟道区设置并靠薄的介电层与沟道区分隔开的导电栅极层。
当MOSFET器件处于导通状态时，向栅极结构施加电压以在源区和漏区之间形成导电沟道区，这允许电流流过器件。在截止状态，施加到栅极结构的任何电压都是足够低的，从而不会形成导电沟道，结果就不会产生电流。在截止状态期间，器件必须维持源区和漏区间的高电压。
在最优化MOSFET器件的性能方面，设计者常常面临着器件参数性能的权衡。具体地说，可利用的器件结构或制造工艺选择可以改善一个器件参数，但是，这样的选择同时又可能降低一个或更多其他的器件参数。例如，可利用的结构和工艺提高了输出能力或激励电流(IDS)能力，但对MOSFET器件的电阻还降低了它的击穿电压(BVDSS)能力并增大了栅极到漏极的电容。另外，器件单元尺寸的减小受到相邻的主体区或其他掺杂区侵蚀的限制，这产生了减少漏区电流的结型场效应晶体管(JFET)效应。为了避免完全截止现有器件中的电流路径，必须增大单元尺寸，这与期望生产较小的器件背道而驰。
因此，需要改进半导体器件的结构以及它们的制造方法以设法解决上述以及其他问题。
附图说明
图1阐述了根据本发明实施方案的半导体结构的高度放大的局部截面图；
图2是半对数图，显示了将图1的实施方案与具有标准主体区域的器件相比时，处于截止状态的漏电流(ID)随击穿电压(BVDSS)的变化；
图3是半对数图，显示了将图1的实施方案与具有标准主体区域的器件相比时，处于导通状态的漏电流(ID)随VDS的变化；
图4是半对数图，显示了将图1的实施方案与具有标准主体区域的器件相比时，导通电阻(RDSON)随VGS的变化；
图5阐述了处于制造初期阶段的本发明实施方案的高度放大的局部截面图；
图6阐述了处于制造稍后阶段的本发明实施方案的高度放大的局部截面图；
图7阐述了处于制造更后阶段的本发明实施方案的高度放大的局部截面图；
图8阐述了处于制造下一阶段的本发明实施方案的高度放大的局部截面图；以及
图9阐述了处于制造再下一阶段的本发明实施方案的高度放大的局部截面图。
为了说明的简便和清楚，图中的元件不必按比例尺的，以及在不同的图中相同的参考数字表示相同的元件。另外，为了描述的简便，将省去众所周知的步骤和元件的描述和细节。此处使用的载流电极意味着器件携带电流穿过器件的器件元件，如MOS晶体管的源极或漏极，或双极晶体管的发射极或集电极或二极管的阴极或阳极，并且，控制电极意味着控制电流流过器件的器件元件，如MOS晶体管的栅极或双极性晶体管的基极。虽然器件在这里被解释为某些N-型沟道或P-型沟道器件，但本领预普通技术人员将理解，根据本发明互补型的器件也是可能的。为了附图的清楚，器件结构的掺杂区被解释为通常具有直线的边缘和有精确角度的拐角。然而，本领域技术人员应理解，由于掺杂剂的扩散和活化，掺杂区的边缘通常并不是直线的，拐角并不是精确的角度。
具体实施方式
本发明的器件和方法可以要么包含单元化设计(其中主体区域是多个单元化区域)，要么是单主体设计(其中主体区包括单个区，单个区形成了细长图形，通常是蛇形图形)。然而，为了便于理解，在整个说明书中将以单元化的设计描述本发明的器件。应该理解，期望本发明既包括单元化设计，又包括单一基本设计。
图1阐述了根据本发明实施方案的绝缘栅极场效应管(IGFET)、MOSFET、功率晶体管、或转换器件或单元10的高度放大的局部截面图。例如，器件10存在于许多这样的器件或单元中，将它们与逻辑元件和/或其它元件集成进半导体芯片的单元中，作为功率集成电路的一部分。可替代地，器件10存在于许多这样的器件中或单元中以形成分立式晶体管器件。
器件10包括半导体材料区，它包括，如电阻率在约0.001到约0.005ohm-cm范围的n-型硅衬底12，且可以掺杂砷。在所示的实施方案中，衬底12提供了漏触点或第一载流触点。半导体层或延长的漏区14形成在衬底12中或覆盖其上。在一个实施方案中，使用传统的外延生长技术形成半导体层14。可替代地，使用传统的掺杂和扩散技术形成了半导体层14。在适合于50伏器件的实施方案中，半导体层14是掺杂剂浓度约1.0×1015atoms/cm3，且厚度约3微米到约5微米数量级的n-型。根据期望的器件10的BVDSS额定值，可以增大或减小半导体层14的厚度和掺杂剂浓度。应理解其它材料可以适用于半导体材料11的主体或其几个部分，其中包括硅-锗、硅-锗-碳、掺杂碳的硅、碳化硅等。另外，在可替代的实施方案中，衬底12的电导率类型被转换成与半导体层14的电导率类型相反的类型以形成绝缘栅极双级晶体管10。
器件10还可以包括形成在半导体材料11的上表面或主表面18中或其附近的n-型区或掩蔽层17。n-型区17提供了器件10的低电阻电流通路。在一个示例性实施方案中，n-型区17的最大浓度约6.0×1016atoms/cm3数量级，且深度约0.4微米。
根据本发明，器件10进一步包括形成在半导体层14上且从主表面18延伸或紧挨着主表面18延伸的阶梯式主体或偏移主体、基极或掺杂区31。本发明中，偏移主体区域31包括多个部件，它具有紧挨着或邻近主表面18的第一、较宽或浅的部件或部分310，以及与主表面18隔开并在第一部件310下面、下方或至少部分在其下面的第二、较窄或深的部件或部分311。进一步，第一部件310比第二部件311宽，或第二部件311向内阶梯式或从第一部件310向内偏移。优选地，第二部件从第一部件310的各面向内是阶梯式的。在已有的半导体器件中，并未形成偏移主体区域31。相反，在现有的器件中，具有单区的简单主体并没有任何较深部分的偏离。
举例来说，偏移主体区域31包括P-型电导率且具有适用于形成反向层的掺杂剂浓度，反向层用作形成于第一部件310的器件10的导电沟道。偏移主体区域31的第二部件311从主表面18延伸到如，约0.5微米到约3.0微米的深度。偏移主体区域31的第一部件310从主表面18延伸到约0.1微米到约1.5微米的深度且比第二部件311浅。
在一个实施方案中，深处部分311是凹陷的或在各个面都偏离浅处部分310约0.3微米的距离312。也就是说，在一个实施方案中，部分310比部分311宽约0.6微米，或者至少比部分311宽约0.6微米。主体区域31的偏移特征被认为能减少单元10的尺寸而不会造成JFET区域35的收缩变窄。进一步认为，此偏移特征提供了更加垂直或接近垂直的电流(IDS)离开沟道45。正如下面所显示的，与具有标准主体区域或非偏移主体区域的器件相比，本发明的偏移特征具有等价的击穿电压(图2)、增大的漏电流(图3)、和改善的漏电阻(图4)。结合图5-9的进一步解释，综合本发明的偏移特征将在三步工艺步骤中实现。
器件10进一步包括形成在偏移主体区域31内部且从主表面18延伸到如约0.1微米到约0.5微米深度的n-型源区、导流区或载流区33。P-型体触点或接触区36也形成于偏移主体区域31并提供了在主表面18处的对偏移主体区域31的低接触电阻。此外，接触区36降低了在源区33下的偏移主体区域31的薄片电阻，抑制了寄生的双极效应。
第一介电层41形成在主表面18部分的上面或邻近主表面18部分。如，介电层41包括厚度约0.05微米到约0.2微米的热氧化层。第二介电层42形成于介电层41上方。在一个实施方案中，第二介电层42包括氮化硅且厚度约0.05微米到约0.1微米。
栅极介电层43形成于靠近偏移主体区域31的主表面18的其它部分的上面或邻近主表面18的其它部分。栅极介电层43包含，如氧化硅且厚度约0.01微米到约0.1微米。在可选择的实施方案中，栅极介电层43包含氮化硅、五氧化钽、二氧化钛、钛酸锶钡或包括与氧化硅组合的它们的组合物等。
导电的垫块栅极区、垂直的垫块栅极区或界定垫块的栅极区或导电电极57形成于栅极介电层43的上方，且靠介电垫块59与导电层46绝缘。导电的垫块栅极区57与栅极介电层43一起形成了控制电极或栅极结构58。导电的垫块栅极区57包含如，n-型多晶硅或多晶硅且厚度约0.2微米到约0.8微米。在示例性的实施方案中，介电垫块59包含氮化硅且厚度约0.1微米。垫块栅极区57连接到导电层53以提供导电的栅极结构，控制沟道45的形成和器件10内的电流的导通。在所示的实施方案中，导电的连接部分77将垫块栅极区57连接到导电层53。导电的连接部分77包含，如n-型多晶硅。界定垫块的栅极区指的是利用淀积在一个表面上的栅极材料形成的控制电极以控制形成在另一个垂直表面上的沟道。在器件10的情况下，沟道45形成于被认为是水平面的主表面18。用于形成垫块栅极区57的控制电极膜沿着与表面18垂直的垂直面68淀积。
掺杂的多晶半导体层或导电层46形成于介电层41和42上，且连接到形成在半导体材料11的主体内的掺杂区或反掺杂的漏极区23。在示例性的实施方案中，导电层46包括多晶硅层，其厚度约0.1微米且具有用于n-型沟道器件的P-型电导率。当掺杂剂经过热处理后，来自导电层46的p-型掺杂剂扩散进入半导体材料11的主体内以形成掺杂区23。在可选择的实施方案中，使用离子植入技术形成掺杂区23。在可选择的实施方案中，导电层46包括非晶硅、金属、硅化物或其包括与多晶硅组合的它们的组合物。如果金属用于导电层46，P-型掺杂剂被首先植入或淀积到半导体材料11的主体内以形成掺杂区23。导电层46保持浮动或连接到固定电位如VS或地。
与传统的器件相比，导电垫块栅极区57提供了最小的栅极-漏极重叠，由此显著地减少了栅极电荷。另外，在器件10中，由导电层53提供了用于栅极的电路径，这个电路径升高到主表面18上，由此进一步降低栅极电荷。进一步，在其它部件中，导电层46起到插入到栅极区和漏极区之间的接地面或屏蔽层的作用以进一步降低栅极至漏极的电容。这些特征提供了增大的转换速度并降低了输入电荷需求。
掺杂区23被间隔开距离26，该距离具有与主体区域31的第二部分311到漏极结深度27相同的数量级。在一个实施方案中，掺杂区23从偏移主体区域31的第一部分310被间隔开的距离26约0.5微米到约3.0微米。在一个实施方案中，掺杂区23处于一部分半导体层14内，这里不暴露于高电流通量以避免冲击漏电流特性。在又一个实施方案中，掺杂区23从位于掺杂区23中心点的中心线123分隔开距离28。举例来说，距离28在约0.25微米到约0.8微米的范围。虽然在本发明的这个实施方案中描绘的是掺杂区23，但它们是任选的。在另一个实施方案中，不形成掺杂区23。在这个可选择的实施方案中，认为将产生对漏电阻最小的影响，和进一步实现单元尺寸的降低。
第五介电层61形成于部分器件10的上方，且包括，如厚度约0.05微米的氮化硅。层间绝缘材料(ILD)层62形成于部分器件10的上方，且包括，如厚度约0.8微米的淀积的二氧化硅。开口形成于介电层内以提供触点用于源接触层63的器件10。正如所显示的，一部分主表面18被蚀刻从而源接触层63既接触源区33，又接触主体区36。在一个实施方案中，源接触层63包括铝硅合金等。漏极接触层或导电电极66形成于半导体材料11的区域的相反的表面，且包括，如可焊的金属结构如钛-镍-银、铬-镍-金等。
器件10的工作如下进行。假定源极或输入端63在0伏电位下工作，垫块栅极区57接受控制电压VG＝2.5伏，这个电压大于器件10的导通阈值，并且漏极或输出端66在漏极电位VD＝5.0伏下工作。VG和VS的值引起主体区31在垫块栅极区57下反转以形成沟道45，电连接源区33到层17。器件电流IDS从源极端63流出，流经源区33、沟道45、层17和半导体层14到漏极端66。在一个实施方案中，IDS＝1.0安。为了将器件10转换到截止状态，小于器件的导通阈值的控制电压VG施加到垫块栅极57(如VG＜2.5伏)。这关闭了沟道45，IDS不再流过器件10。
图2是半对数图，显示了将图1的实施方案与具有标准主体区的器件相比时，处于截止状态的漏电流(ID)随击穿电压(BVDSS)的变化。线1A显示了具有根据本发明的偏移主体区31的器件10的VDS，以及线1B显示了具有标准非偏移主体区的器件的VDS。图2中明显看出，器件具有等效的或几乎等效的VDS特性。
图3是半对数图，显示了将本发明与具有标准主体区的器件相比时，处于导通状态的漏电流(ID)在不同的栅极到源极电压(VGS)下随漏极到源极电压(VGS)的变化。在此分析中，器件10的单元尺寸比等效额定的传统器件小8％。线3A(器件10)和3B(传统器件)相当于3伏VGS，线3C(器件10)和3D(传统器件)相当于4伏VGS，以及线3E(器件10)和3F(传统器件)相当于5伏VGS。图3中可以明显看出，与具有较小单元尺寸的传统器件相比，器件10具有更好的漏电流特性。
图4是显示了将本发明(线4A)与具有标准主体区的器件(线4B)相比时，导通电阻(RDSON)在0.75伏的VDSON下随栅极到源极电压(VGS)的变化。从图4可以明显看出，与具有标准主体区的器件相比，器件10具有更好的导通电阻性能。
现在转到图5-9，描述了形成根据本发明的具有偏离主体区31的器件10的过程。图5显示了在制造初期阶段的器件10的放大的局部截面图。第一介电层41形成在主表面18的上方，并包括，如厚度约0.05微米到约0.2微米的氧化硅。热氧化物在约900摄氏度下生长是合适的。接下来，第二介电层42形成在第一介电层41上方，且包括如，约0.05微米到约0.1微米的氮化硅。然后，在一部分介电层41和42上形成开口44以暴露部分主表面18。然后，在介电层41和42的一些部分上形成开口44以便露出部分主表面18。使用传统的平版印刷术和蚀刻技术形成开口44。
接着，导电层46形成在第二介电层42上和开口44内从而使部分导电层46邻近主表面18。当器件10包括n-沟道器件时，导电层46包括约0.1微米的p-型多晶硅，导电层46要么是掺杂淀积，要么是非掺杂淀积。如果导电层46开始是非掺杂淀积时，接着则使用如离子植入技术掺杂导电层46。在一个实施方案中，导电层46用硼离子注入。使用约30KeV的植入能量、约5.0×1015到约1.0×1016atoms/cm2的剂量是足够掺杂导电层46的。在一个实施方案中，导电层46内的硼掺杂剂从导电层46扩散进入半导体材料11的主体内以形成掺杂区23。在可替代的实施方案中，在淀积导电层46之前，将p-型掺杂剂离子植入在或淀积在开口44内。
接下来，第三介电层48形成在导电层46上面，以及第四介电层51形成在第三介电层48上面。第三介电层48包括，如氮化硅(如厚度约0.05微米)，以及介电层51包括淀积的氧化物(如厚度约0.7微米)。然后，导电层53形成在第四介电层51上面，且包括如，n-型多晶硅(如厚度约0.3微米)。保护层54形成在导电层53上面，且包括如约0.15微米的氮化硅。
进行平版印刷术和蚀刻步骤以蚀刻层54、53、51、48、46和42的一部分以提供开口70。这还形成了基架堆结构56，这个结构包括层42、46、48、51、53和54的其余部分。在一个实施方案中，开口70具有约5.0微米到约8.0微米数量级的宽度73。
图6显示了在形成介电垫块59和垫块571的附加工艺步骤后的器件10的放大的局部截面图。在一个实施方案中，氮化硅膜淀积在基架堆结构56和第一介电层41上。举例来说，使用化学气相淀积技术淀积约0.1微米厚的氮化硅膜。接下来，使用传统的各向异性的回蚀步骤以去除在基架堆结构56和第一介电层41上的部分氮化硅层，同时保留侧壁或垂直表面68上的部分氮化硅层以形成介电垫块59。
然后，保形层淀积在器件10上面，且以各向异性的方式进行蚀刻以提供开口70内邻近介电垫块59的垫块571。举例来说，保形层包括厚度约0.2微米到约0.4微米的多晶硅。根据本发明，保形层的厚度决定了垫块571的厚度，垫块571的厚度又决定了距离312(如图1所示)。例如，当垫块571的厚度约0.3微米时，距离312约0.3微米。接着，P-型掺杂剂通过开口70引入半导体层14以形成偏离主体区31的部分311，它自行对准到垫块571。举例来说，约1.0×1013atoms/cm2的离子植入剂量和约120KeV的植入能量适用于50伏的器件。然后，使部分311退火以扩散和活化掺杂剂。例如，器件10暴露于900摄氏度约30到90分钟。
图7显示了在附加步骤之后的器件10的放大的局部截面图。去掉垫块571，并且额外的p-型掺杂剂通过开口70引入半导体层14，以形成偏离主体区31的部分310，它自行对准到垫块59。为了清楚，部分311内的部分310的一部件显示为虚线，但本领预技术人员理解，若部分311邻近部分310，则掺杂通常是连续的。例如，使用适用于50伏器件的约1.0×1013atoms/cm2的离子植入剂量和约60KeV的植入能量，通过开口70将硼植入。然后，使部分310被退火以扩散和活化掺杂剂以形成偏离主体区31。在另一个实施方案中，部分310和311一起退火，由于使用更高的离子植入能量，在半导体层14内，部分311更深一些。在又一个实施方案中，在垫块571去除之后，氧化硅蚀刻用于去除暴露在开口71内的一部分介电层41。然后，例如，在部分311退火过程中，通过向气流中添加氧化剂如氧气或蒸汽，新的氧化物层就会重新生长。这种新的氧化物层作为掩蔽物以在部分310的形成过程中保护主表面18。
图8显示了在又一个过程后的器件10的放大的局部截面图。氧化硅湿法蚀刻用于去除开口70内的部分介电层41。例如，稀释的氢氟酸(如50∶1)用于蚀刻介电层41。在一个示例性的实施方案中，蚀刻时间延长了(如8到15分钟)，为了从介电垫块59下面，从介电层41切去底部或去除材料以形成凹陷的部分74。这种方式的凹陷的介电层41确保了形成在主体区31内的沟道45(如图1所示)延伸进入半导体层14以允许沟道电流更有效地流动。在一个示例性的实施方案中，部分74在介电垫块59下凹陷小于约0.1微米的距离。然后，热的氧化硅在开口70内的主表面18上生长到厚度约0.08微米以形成栅极介电层43。
接下来，半导体材料的保形层淀积在器件10上，以及保形层被各向异性地蚀刻以提供垫块栅极57。例如，半导体材料的保形层包括约0.8微米的n-型多晶硅，它在淀积过程中掺杂或使用离子注入或其它掺杂技术随后掺杂。在形成垫块栅极57后，将额外的0.015微米的栅极介电层(如氧化硅)加到垫块栅极57和暴露的部分栅极氧化物43的表面上。
在一个实施方案中，形成垫块栅极57的蚀刻步骤还暴露了保护层54和介电垫块59的上部。保护层54和介电垫块59的上部随后被蚀刻从而去除保护层54，介电垫块59的上部在垫块栅极57和导电层53之间被去除。这留下了导电层53和垫块栅极57之间的间隙。
在另一个步骤中，导电材料如多晶硅被淀积以提供可连接的导电部分77。可连接的导电部分77填充了在去除保护层54和部分介电垫块59的过程中形成的间隙，以及连接或电连接垫块栅极57到导电层53。随后进行n-型掺杂步骤以掺杂可连接的导电部分77，且提供用于源区33的掺杂剂。在示例性的实施方案中，此掺杂步骤中使用了具有80KeV植入能量的3.0×1015atoms/cm2的砷植入剂量。在一个实施方案中，在此阶段使用第一次退火步骤以活化和扩散各种掺杂剂以形成主体区31、掺杂区23和源区33。例如，将器件10暴露在约1030摄氏度下的温度约45秒。在可替代的实施方案中，在以下描述的稍后的步骤中，掺杂剂被活化和扩散。
图9显示了在制造的又一步骤后的器件10的放大的局部截面图。第五介电层61被淀积，且包括如，约0.05微米的氮化硅。随ILD层62淀积在第五介电层61上。在示例性的实施方案中，ILD层62包括厚度约0.8微米的淀积的氧化硅。任选的ILD渐薄蚀刻用于逐渐减薄ILD层62的部分62a，这有助于逐步覆盖随后形成的层。
接下来，传统的平板印刷术和蚀刻步骤用于形成触点开口81，它暴露了一部分主表面18。随后，使用p-型离子植入步骤穿过开口81形成了接触区36。例如，使用了3.0×1014atoms/cm2的硼离子植入剂量和80KeV的植入能量。接着保形垫块层被淀积和蚀刻以形成垫块82。在一个实施方案中，0.3微米的氮化硅层被淀积和蚀刻以形成垫块82。在一个实施方案中，在此阶段，使用快速退火步骤以活化和扩散各种离子植入。例如，将器件10暴露在约1030摄氏度下的温度约45秒。
蚀刻步骤随后用于去除部分主表面18以形成凹陷部分84。这允许源极接触层63接触源区33和接触区36，这将一起缩短这两个区。
然后去除垫块82。在随后的过程中，源极接触层63被淀积和形成图案。接着，任选地使衬底12变薄，以及漏接触层66被淀积以提供图1所示的结构。进一步可理解，其它导电层如硅化物层可以在淀积源极接触层60之前形成。
鉴于上述内容，很明显，公开了新颖的器件及其制造方法。在其它特征中，所包括的特征是带偏离主体区的半导体器件。在其它情况中，偏离主体区允许较小的单元间距并提高了漏电流和漏电阻特性而未影响击穿电压。
虽然参考具体的实施方案已经描述和说明了本发明，但并不期望本发明被限制到这些示例性的实施方案。本领域的技术人员将认识到所做的改变和变化并不背离本发明的主旨。因此，本发明旨在包括所有落入所附权利要求的本发明范围内的修改和变化。

Claims (10)

1.一种半导体器件，其特征在于：
衬底，具有主表面，其中所述衬底具有第一电导率类型；
基架结构，覆盖一部分所述主表面；
导电材料，沿着所述基架结构的侧表面设置以界定所述半导体器件的第一导电电极的边缘；
第二电导率类型的偏离掺杂区，形成在邻近所述第一导电电极的主表面上，其中所述偏离掺杂区包括邻近所述主表面的较宽部分，以及在所述较宽部分下面的较窄部分，以及其中当所述半导体器件处于工作状态时，所述偏离掺杂区的所述较宽部分形成了沟道区；以及
所述第一电导率类型的载流区，形成在所述偏离掺杂区上。
2.如权利要求1所述的半导体器件，其中所述衬底的第二表面形成第二导电电极。
3.如权利要求1所述的半导体器件，其特征进一步为：
所述第二电导率类型的第二掺杂区，形成在接近所述沟道区的漏极边缘的所述衬底上；以及
第一导电层，连接到所述第二掺杂区。
4.如权利要求3所述的半导体器件，其中所述第二掺杂区连接到所述载流区。
5.一种半导体器件，其特征在于：
半导体衬底；
第一电导率类型的半导体层，形成在所述半导体衬底上且具有主表面；
第二电导率类型的偏离主体区，设置在所述半导体层上，所述偏离主体区具有邻近所述主表面的第一部分，以及在所述第一部分下面的第二部分，所述第二部分从所述第一部分的各面阶梯递进，其中所述第一部分用于形成所述半导体器件的沟道；
第一电导率类型的导流区，形成在所述偏离主体区内；以及
栅极结构，形成在邻近所述沟道的所述主表面上。
6.如权利要求5所述的半导体器件，其特征进一步为所述第一电导率类型的第二掺杂区邻近所述偏离主体区形成，其中所述第二掺杂区的掺杂浓度高于所述半导体层。
7.如权利要求5所述的半导体器件，其特征进一步为：
所述第二电导率类型的第一掺杂区，形成在接近所述主表面的所述半导体层上并与所述偏离主体区隔开；以及
第一导电层，连接到所述第一掺杂区。
8.一种制造半导体器件的方法，其特征在于步骤：
提供具有主表面的衬底，其中所述衬底包括第一电导率类型；
在一部分所述主表面上形成基架结构；
形成设置在所述半导体层上的第二电导率类型的偏离主体区，所述偏离主体区具有邻近所述主表面的第一部分，和所述第一部分下面的第二部分，所述第二部分从所述第一部分的各面阶梯递进；
沿着所述基架结构的侧表面形成导电层以界定所述半导体器件的第一导电电极的边缘；以及
在所述第一掺杂区形成载流区。
9.如权利要求8所述的方法，其中形成所述偏离主体区的所述步骤的特征在于步骤：
形成邻近所述基架结构侧壁的垫块，其中所述垫块界定了所述第二部分从所述第一部分阶梯递进的距离；
在所述衬底上形成所述第二部分，它自行与所述垫块对准；
去除垫块；以及
在所述衬底上形成所述第一部分。
10.如权利要求8所述的方法，其进一步的特征在于步骤：
在接近所述沟道区的漏极边缘的所述衬底上形成所述第二电导率类型的第二掺杂区；以及
形成连接到所述第二掺杂区的第一导电层。
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