CN100565886C - 对衬底电压较不敏感的soi器件 - Google Patents

Abstract

一种绝缘体上半导体器件，具有绝缘体层、绝缘体层上的有源层(40)、有源层上的集电极(10)、发射极(30)和基极(20)的侧向布置、以及在发射极下面向绝缘体延伸的高基极剂量区(70)，以便抑制在发射极下面流过的垂直电流。该区(70)减小了电流增益和其它性能对于衬底(保持晶片)电压的相关性。该区域可以由与基极相同的掺杂类型形成，但是具有更强的掺杂。可以在与用作P型DMOS晶体管的本体的n型层相同的步骤中通过掩模对齐来形成所述区域。

Description

对衬底电压较不敏感的SOI器件

技术领域

本发明涉及绝缘体上半导体，尤其是绝缘体上硅(SOI)半导体器件，以及制造所述半导体器件的方法。

背景技术

在SOI中制造集成电路以开发诸如提高对辐射和极端温度之类的容限的优点是公知的。这可以通过保护电路本身免于干扰和寄生效应的绝缘材料层来实现。SOI具有其他的优点，例如对于给定的功率消耗有更多的输出功率。已经将基于SOI的部件用在诸如其中低功率耗散是至关重要的音频放大器和高性能服务器的应用中。将SOI的示例用在由申请人飞利浦开发的先进双级型-CMOS-DMOS(A-BCD)技术中。这是一种单一的多晶硅(poly)、二重或三重金属技术，设计用于从12V至120V的应用，并且能够将双极型、JFET、CMOS和DMOS组合在单个的芯片上。这意味着SOI A-BCD可以同时地处理模拟和数据功率，使得优化的系统解决方案成为可能，如DSP和D/A和A/D转换器的组合.

关键优点包括：

a)当晶体管导通时减小的电阻(RDS(on))；

b)没有闭锁(latch-up)(其中，晶体管有效地“陷入”(get‘stuck’)导通状态)；

c)更好的封装密度；

d)显著减小的寄生电容和电流。

这四个因素导致许多随之发生的优点。首先，通过减小导通电阻(RDS-on)最大20％，A-BCD1产生比等效体硅工艺更少的热，意味着可以将它们直接固定到电视或计算机中的PCB上，无需热沉。并且，利用该较低的RDS-on，SOI使DMOS晶体管能够具有优秀的功率操纵能力。

其次，由于n型器件和p型器件与衬底之间没有结，SOI本征地是无闭锁的(与体硅晶体管的过载相关联)，并且事实上消除起因于经由衬底的串扰、负载突降(load dump)和其它偶发的高外部电压的问题。这些特征使SOI固有地更加可靠，并且也允许相同硅片上的多个功率器件、桥式整流器、和回扫二极管的容易集成。通过组合CMOS、双极型、JFET和DMOS SOI器件，可以实现智能功率电路。

再次，由SOI实现的封装密度使得能够实现与体硅相比最高至30％的尺寸减小，这也贡献了更低的RDS-on。这也被下一代A-BCD高电压技术利用。

最后，在氧化物层中的部件隔离有助于确保极好的绝缘，结果导致寄生电容和电流方面的显著减小，导致更快和更容易的设计(design-in)。消除闭锁和寄生效应提供了免于电压尖脉冲的保护以及改进的音频性能。因为A-BCD不需要反偏结来隔离部件，避免了泄漏电流，导致更大的热容限(代替体硅的通常125℃，最高至160℃)。从美国专利5,627,401已知提供了一种具有基极、集电极和发射极的侧向布置的SOI双极型晶体管。集电极-基极耗尽区正常地维持器件两端的大部分电压。为了解决该区域宽度上随电压变化的较大变化的问题(引起基极电荷的变化)，将背栅极(衬底、保持晶片)接触用于向氧化物层以下的衬底提供偏置电压。这引起并且控制与绝缘体相邻的反型层或耗尽层，这改变集电极区并且可以减小基极电荷对于器件两端电压的敏感性。

从美国专利6,563,193已知为SOI层提供氧化物上方的n型有源高电阻层和有源高电阻层上方的n型扩散层，其中形成了基极、集电极和发射极区。如果在这种结构中，p型反型层形成于氧化物层和高电阻有源层之间的界面处，则引起增益随着衬底电压而变化。为了减轻这种现象，按照以下方式将n型扩散层选择性地形成于n型有源层的表面上：所述层只包围发射极和基极区，而不是还围绕集电极区。这意味着p型发射极层周围的n型有源层的表面部分上的总n型杂质浓度比包括集电极的全部n型有源层的杂质浓度低。因而，发射极电流(空穴电流)可以更易于在n型有源层的表面附近流动。因此，即使在将反型层形成于掩埋氧化物处一定深度的情况下，也相对地抑制了经由该反型层流过的发射极电流。因此，可以抑制电流增益hFE与半导体衬底电势相关的问题。

仍然需要对氧化层下方的衬底的电压或充电较少相关性的、具有良好电流增益的SOI器件。

发明内容

本发明的目的是提供一种特别用于绝缘体上半导体的改进设备或方法，尤其是绝缘体上硅(SOI)半导体器件及其制造方法。本发明的优点是提供具有对于氧化物层下面衬底电压或充电的较低相关性的、具有良好电流增益的SOI器件及其制造方法。

根据第一方面，本发明提出了一种绝缘体上半导体器件，具有绝缘体层、绝缘体层上第一导电类型的有源层、全部设置在有源层中的第二导电类型的集电极区、第二导电类型的发射极区和第一导电类型的基极区、以及在有源层中在发射极区下方从发射极区向绝缘体层延伸并且没有侧向地延伸超过发射极区的范围的第一导电类型的基极增强区(baseboost region)，所述基极增强区和发射极形成pn结，由此基极增强区的掺杂剂浓度大于基极区的掺杂剂浓度。

发射极区下面的基极增强区具有比基极区高的掺杂剂浓度。作为pn结的发射极-基极结的底部部分具有比沿侧向的内建电压高的内建电压。如果将发射极-基极结正向偏置，将电荷载流子从发射极注入到基极中。由于沿侧向较低的内建电压，在发射极-基极结的外围部分的下部阻挡层上方，几乎全部电荷载流子将从发射极注入到基极中。由于电流和内建电压之间的指数关系，几乎全部电流都沿侧向流动。因此，在发射极下面的基极增强区中的较高掺杂剂浓度非常有效地抑制了发射极下面的垂直电流。

基极增强区从发射极的底部部分向绝缘层延伸，以便抑制垂直电流和电流对于掩埋氧化物下方的衬底(通常称为保持晶片)电势的相关性。在高电压过程中，衬底电势易于改变。如果将反型层形成于有源层(绝缘层的表面上方)中，刚该反型层有效地作为集电极。基极增强区中相对较高的掺杂剂浓度增加了反转的阈值。基极增强区越深，发射极和反型层之间的基极宽度越大，使得进一步地抑制了垂直电流。这也减小了电流增益和其它性能对于衬底电压的相关性。

优选地，基极增强区没有侧向地延伸超过发射极区的范围。局部地在发射极下面的基极增强区中的较高掺杂剂浓度非常有效地抑制了发射极下面的垂直电流。作为优点，发射极电流几乎完全地沿侧面方向流动。所述侧向电流比在基极增强区侧向地延伸超过发射极区的情况大。因而，可以获得较高的电流增益。

在有利的实施例中，基极增强区具有比基极区高5至10倍的掺杂剂浓度。除了在发射极-基极结的底部部分处较高的内建电压效应之外，发射极-基极电流粗略地与基极区中的掺杂剂浓度成反比。因此，基极区中高5至10倍的掺杂剂浓度进一步地减小了垂直发射极电流5至10个因子。

沿侧面方向的电流不受影响，使得电流增益和其它性能脱离衬底电压的影响。例如，电流增益变得几乎与衬底(保持衬底)电压无关。

在有利的实施例中，根据本发明的器件是按照先进双极型CMOSDMOS工艺的双极型晶体管。这种电路除了双极型器件之外还包括CMOS和/或DMOS器件。双极型器件可以是作为提供CMOS、高电压N沟道和P沟道DMOS的SOI IC工艺一部分的PNP晶体管和NPN晶体管。

优选地，存在着在发射极区周围的有源层上的绝缘层上延伸的图案化导电(例如，掺杂的多晶硅)层。图案化的导电层可以当作用于发射极和基极增强区的离子注入的掩模。另一个优点是：因为对发射极的掩模对齐没有影响，可以易于制造该基极增强区，侧向电流增益没有改变很多，并且侧向电流具有更佳的再现性。

可以将图案化的导电层与基极区电连接。图案化导电层的电势保持与基极电势相同。

当已经按照A-BCD工艺制造了正确类型的DMOS器件时，可以无需任何附加成本而制造基极增强区。基极增强区与DMOS器件的本体区同时制造。从而，基极增强区的掺杂剂分布具有与DMOS器件的本体区相同的掺杂剂分布。针对p型DMOS，使用n型本体区。将n型本体区制造为与图案化导电层(通常是多晶硅场电极，作为用于DMOS器件的栅极)自对齐。还将发射极与多晶硅场电极自对齐。

可以按照与另一个DMOS器件的阱(漏极)同时制造(侧向)基极区。基极区具有与DMOS器件的阱(漏极)相同的掺杂剂分布。

可以按照与DMOS器件的源极同时来制造发射极。发射极区具有与DMOS器件的源极相同的掺杂剂分布。

本发明的另一个方面提出了一种用于制造绝缘体上半导体器件的方法，包括步骤：形成绝缘体层；在绝缘体层上形成有源层；在有源层中形成集电极区、发射极区和基极区；以及在有源层中形成在发射极区下方从发射极区向绝缘层延伸并且没有侧向地延伸超过发射极区的范围的基极增强区，所述基极增强区和发射极一起形成pn结，由此基极增强区的掺杂剂浓度比基极区的掺杂剂浓度高。

在本发明的有利实施例中，按照这样的方式制造基极增强区，使得基极增强区不会侧向地延伸超过发射极区的范围。可以通过在外延生长期间提供掺杂剂原子、或通过离子注入步骤来形成基极增强区。

另一个这种附加特征是形成基极增强区的步骤包括：执行比基极区的掺杂强典型地5倍至10倍的掺杂。可以通过离子注入来提供掺杂剂浓度(原子/cm³)。

优选地，使用自对齐步骤来形成基极增强区。

可以将图案化的多晶硅层设置在发射极周围，在基极增强区注入离子时用作掩模。

可以通过有源层中的离子注入来形成基极区，所述离子注入与同时制造的MOS或DMOS器件的阱注入相同。

可以与DMOS器件的本体区同时形成基极增强区。

可以将任何附加特征结合到一起，并且与任意方面相结合。其它优点对于本领域普通技术人员是显而易见的，尤其相对于其它现有技术。在不脱离本发明权利要求范围的情况下可以进行各种改变和修改。因此，应该清楚地理解，本发明的形式仅是说明性的，并非意欲限制本发明的范围。

附图说明

现在将参考附图作为示例描述如何实施本发明，其中：

图1示出了具有传统结构的器件的剖面图。

图2A示出了根据本发明第一实施例的、具有在发射极和绝缘层之间延伸的基极增强区的剖面图。

图2B示出了集成有据本发明的器件的P-LDMOST和PMOST的剖面图。

图2C示出了根据本发明第二实施例的器件的剖面图。

图2D示出了集成有据本发明器件的N-LDMOST和NMOST。

图2E示出了根据替代第二实施例的、适合于更高集电极-发射极电压(VCE)的器件的剖面图。

图3和图4示出了图1的现有技术器件性能的曲线。

图5和图6示出了本发明第一实施例的性能曲线；以及

图7和图8示出了本发明第二实施例的性能曲线。

具体实施方式

现在将参考具体实施例和一定的附图描述本发明，但是本发明不局限于此，而是由权利要求来限制。不应该将权利要求中的任意参考符号解释为限制本发明的范围。所述的附图仅是示意性的并且是非限制性的。在附图中，为了说明性的目的，可对一些元件的尺寸进行放大，并且没有按比例进行绘制。

将说明书和权利要求中的术语第一、第二、第三等用于在类似的元件之间进行区分，并且不需要描述连续的或时间的顺序。应该理解的是这样使用的术语在适当的环境下是可交换的，并且这里描述的本发明实施例能够按照除了这里所述的和所说明的之外的其它顺序操作。

另外，将描述和权利要求中的术语顶部、底部、上方、下方等用于描述性目的，并且不需要描述相对位置。应该理解的是这样使用的术语在适当环境下是可交换的，并且这里描述的本发明实施例能够按照除了这里所述的或所说明的之外的其它取向操作。

此外，应该注意的是不应该将在权利要求中使用的术语“包括”解释为限于其后所列举的装置，术语“包括”并不排除其它元件或步骤。因此，应该将术语“包括”解释为指定如所参考所声明的特征、整体(integers)、步骤或部件的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤或部件、或其组合。因此，不应该将表达式“设备包括装置A和B”的范围局限于仅由部件A和B组成的设备。这意味着相对于本发明，该设备唯一有关的部件是A和B。在提及单数名词时使用不定冠词或定冠词的情形下，这包括该名词的复数，除非特别声明。

作为参考，为了与本发明第一实施例进行比较，首先将参考图1描述传统结构的示例。

在图1中示意性地示出了在薄层SOI中的现有技术PNP晶体管(这里来自飞利浦的A-BCD族)的示例。图1示出了在掩埋氧化物层50顶部上的半导体区域中形成的集电极10(仅具有与表面接近的第一区域)、基极20、发射极30。这是在保持晶片HW形式的衬底60的顶部上顺序形成的。将与基极相连的多晶硅板(poly Si-plate)65示出在绝缘体上的顶部表面上作为隔板(spacer)和场电极(field plate)。该布置通常使用用于PMOS晶体管和用于HV n型DMOS晶体管(未示出)的漂移区的轻掺杂N阱作为有源基极以便得到良好的电流增益。这给出了性能表现好、具有良好的电流增益的晶体管。然而，问题是一些特性(电流增益、集电极电流、厄利电压(early voltage))与器件到保持晶片60(HW、掩埋氧化物下方的衬底)的电压相关。这是因为事实上两种晶体管作出贡献：电流流动由箭头(1)所示通过侧向基极到侧向集电极的侧向晶体管；电流流动由箭头(2)所示其中集电极位置依赖于HW电压的垂直晶体管。如果HW电势为低(与发射极/基极相比为负，就PNP来说一般是这种情况)，建立p型反型层，在足够的集电极电压下作为垂直晶体管的邻近集电极(参见如US-6563193中所述的“弯曲”，图4)，因此使得该晶体管更加有效。浅集电极(10)将Vce电压限制在约10V。对于更高的集电极-基极电压级别，应该将集电极更轻地掺杂，并且一般是更深地向下延伸至掩埋氧化物(11)。这使得垂直晶体管动作更强(没有“弯曲”(‘kink’)，而是附加电流从低Vce立即开始)。这还使得访问基极更加困难。在一些示例中，集电极现在只围绕基极75％以便具有对于基极的良好访问。

例如18V的类型包括具有更轻掺杂剂浓度的深p集电极，在多晶硅板65下面延伸(图1、图11、10的较深部分)，在工艺中人们可以使用可用n型DMOS晶体管的p型本体。针对进而更高的电压(例如，36V)，将硅的局部氧化(Locos)下的可用P阱用作集电极(图2E)。在两种情况下，向下至掩埋氧化物的深p集电极倾向于增强垂直晶体管的影响。当HW电压低于发射极或基极电压时，引入激活垂直晶体管的反型层。不幸地是，该操作模式是PNP晶体管的一般(高压侧)模式。

图2A示出了本发明第一实施例的剖面图。薄层SOI中的PNP晶体管与图1中的类似(并且如果合适且涉及具有类似功能的元件，已经使用相应的附图标记)，但是所述PNP晶体管配置有在具有与基极相同的n型、局部地位于发射极下面的掺杂基极增强区70。该区域具有高基极剂量(掺杂时间厚度(dope times thickness))，并且因此减小了从发射极30到绝缘层50上方的反型层的电流(2)，并且因此抑制了垂直晶体管。如果限制该区域以便不延伸至发射极区的侧面、并且为了高电流增益维持正常的侧向电流(1)是更好的。

存在许多方式将该新区域结合到制造工艺中。在几个A-BCD工艺中，合适的层是针对工艺中已经存在的p型DMOS晶体管的n型本体区，具有约5至10倍于N阱剂量。共同集成的P-LDMOST(具有n型本体区)和PMOST(在N阱中)的示例如图2B所示。在制造针对PNP晶体管的基极增强区70时，可以使用N型本体注入和扩散。因此，不需要附加处理步骤的费用。

在该示例中，基极的掺杂剂浓度是约10¹⁶原子/cm³。基极增强的掺杂剂浓度是约2×10¹³原子/cm³，导致局部地位于发射极30下方的约10¹⁷原子/cm³的n型掺杂剂浓度。发射极和绝缘体层50的底部之间的距离是约1微米。发射极和集电极之间的距离是约2微米。利用p+发射极下方的掩模对齐来应用该注入，这减小了垂直晶体管的增益，并且因此减小了如上所述的HW电压的影响。

图2C示出了在第二实施例中、具有发射极下方的自对齐n型区70的SOI中的侧向PNP晶体管以抑制垂直电流。在分别制造该PNP晶体管的基极20和发射极30时，使用注入和扩散的自对齐n型本体100和浅p+源极130的组合，如同在图2B的p型LDMOS 80中执行的那样。这带来了发射极下方更多的掺杂剂原子(用于减小的垂直电流)以及除了发射极之外仅有较低和良好确定的份数(产生近似正常的侧向电流)。沿侧面方向，基极增强顶部掺杂剂浓度在该示例中是约4×10¹⁶原子/cm³。沿垂直方向，发射极下方的掺杂剂浓度是约10¹⁷原子/cm³(发射极和绝缘体层之间的距离再次是约1微米)。

对于NPN晶体管公知的是：可以通过使用n型LDMOS 80的注入和扩散的p型本体100和浅n+源130的组合(参见图2D左侧)来制造这种自对齐发射极和基极；这里HW效应不是非常强。

实际上，发现在P型LDMOST中具有自对齐p+型发射极和N型本体等的PNP晶体管，如果放置在对于HV集电极可用的P阱中，在穿通(punch-through)方面具有这种良好的性能。但是在与局部P阱集电极结合时，可以减小穿通效应。因此，不存在许多垂直晶体管电流，大多数晶体管电流沿侧向流动。因此，无需对于类似于飞利浦A-BCD SOI工艺中那样的PNP晶体管设计的现有制造工艺进行主要调节，就可以实现新的基极结构。

这里，18V类型具有来自n-LDMOS本体的p型本体用于集电极(参见图2A、图2C)，而36V类型具有硅局部氧化(Locos)下方的局部P阱用于集电极(参见图2E)。可以将这些实施例用在如上所述的A-BCD类型器件中、或用在其它类型的器件中。

在图3至图10中，示出了上述器件的电学性能。

在曲线中示出了三种器件的电流增益对HW电压关系的效应、以及Gummel绘图(提供Ic的对数和Ib的对数对Vbe关系)的示例：

图3和图4：针对现有技术的位于具有n层(轻掺杂N阱)的SOI中的传统PNP晶体管，仅在n层基极中具有浅p+发射极(图1)，多晶硅层65(用作隔板)与基极接触区120以及浅p+集电极连接，Vce-max是约10V。

图5和图6：针对根据第一实施例的PNP，自对齐n型增强点放置在n型层基极中p+发射极下方(图2A)；多晶硅隔板与基极相连，深p型本体用作集电极(11)，具有特定距离处的p+接触，Vce-max是18V以上。

图7和图8：针对根据第二实施例的PNP，自对齐n型增强基极和p+发射极(与p型LDMOST中类似)放置在的Locos下面作为集电极的适合P阱中。多晶硅隔板(在LOCOS上的步骤)与基极相连，P阱集电极存在于具有远方p+接触的Locos下面，Vce-max约是36V。

首先将讨论图3和图4的现有技术。

图3示出了表示电流增益如何随集电极电流变化的线条，一条针对零HW电压，另一条针对-15V的HW电压。在后一种情况下增益在约20和105之间变化，而在前一种情况下增益在约20和30之间变化。这种差别对于小于10微安的集电极电流尤为显著。

图4示出了针对相同器件的Gummel绘图(提供Ic的对数和Ib的对数对Vbe关系)。这示出了集电极电流和基极电流如何随基极-发射极电压变化(电流增益是Ic/Ib)。这里有四条线，两条针对0HW电压，两条针对-15V的HW电压。可以看出：对于-15V的HW电压，在基极发射极电压的较低范围的大部分上，集电极电流增加约2个因子或更多，这是由于HW＝-15V处(对于发射极)的附加贡献(2)。

因此，主要在Ic特征(参见Gummel绘图)中看到HW效应，并且所述HW效应仅对于具有n层基极的晶体管非常强。这与对于掩埋氧化物(BOX)处的耗尽区的额外垂直集电极电流有关；基极电流仍然是未改变的。如果对于发射极的Vhw不是常数而是变化为等于Vce，则该效应也导致差的厄利电压，如同可以在PNP器件的一般(“高压侧”)使用中发生的那样。

在根据本发明的实施例中，通过使用如图5至图8所示的发射极下面的基极增强区70(图2A、图2C和图2E的结构)可以大大地减小这些效应。图5和图6示出了针对本发明第一实施例的相应曲线(图2A)。在这种情况下，在低电流下，HW＝0V的线条更加接近HW＝15V的线条，电流增益仅从32变化到37。

类似地，对于具有自对齐n型本体/基极和p+源极/发射极层、以及具有P阱集电极和更高电压级别的第二实施例(图2C)，由图7和图8的曲线示出HW的效应较小。

结论

如上所述，绝缘体上半导体器件具有绝缘体层、绝缘体层上的有源层、有源层上的集电极、发射极和基极的侧向布置、以及在发射极下向绝缘体延伸的高基极剂量区以便抑制发射极下方流动的垂直电流。这减小了对于电流增益和其它性能对于衬底(保持晶片)电压的相关性。该区域可以由与基极相同的掺杂类型形成，但是具有较强的掺杂。可以按照与用作P型DMOS晶体管的本体的n型层相同的步骤在发射极下面掩模对齐地形成所述区域。或者，在发射极下面或稍微在发射极之外，可以通过自对齐n型本体层和源极形成所述区域，如同在p型LDMOS晶体管中实现的那样。可以构想其它变体，并且所述变体在权利要求的范围之内。

Claims (16)

1.一种绝缘体上半导体器件，具有绝缘体层(50)，绝缘体层上第一导电类型的有源层(40)，全部设置在有源层中的第二导电类型的集电极区(10)、第二导电类型的发射极区(30)和第一导电类型的基极区(20)，以及在有源层中在发射极区下方从发射极区向绝缘体层延伸并且没有侧向地延伸超过发射极区(30)的范围的第一导电类型的基极增强区(70)，所述基极增强区(70)和发射极形成pn结，由此基极增强区(70)的掺杂剂浓度高于基极区(20)的掺杂剂浓度。

2.根据权利要求1所述的器件，其中，基极增强区(70)具有比基极区(20)高5至10倍的掺杂剂浓度。

3.根据权利要求1所述的器件，包括CMOS(90)和/或DMOS(80)器件。

4.根据权利要求1所述的器件，其中，图案化导电层(65)存在于有源层(40)上的绝缘层(50)上，所述图案化的导电层在发射极区(30)周围延伸。

5.根据权利要求1所述的器件，其中，图案化的导电层(65)与基极接触区(120)电连接。

6.根据权利要求1所述的器件，其中，基极增强区(70)具有与相等导电类型的DMOS器件(80)的本体区(100)相同的掺杂剂分布。

7.根据权利要求1所述的器件，其中，基极接触区(120)具有与互补导电类型的DMOS器件(80)的漏极(110)相同的掺杂分布。

8.根据权利要求1所述的器件，其中，发射极区(30)具有与相等导电类型的DMOS器件(80)的源极(130)相同的掺杂剂分布。

9.一种用于制造绝缘体上半导体器件的方法，包括步骤：

形成绝缘体层(50)；

在绝缘体层上形成有源层(40)；

在有源层中形成集电极区(10)、发射极区(30)和基极区(20)；以及

在有源层中形成在发射极区下方从发射极区向绝缘层延伸并且没有侧向地延伸超过发射极区(30)的范围的基极增强区(70)，所述基极增强区(70)和发射极一起形成pn结，由此基极增强区(70)的掺杂剂浓度比基极区(20)的掺杂剂浓度高。

10.根据权利要求9所述的方法，其中，形成基极增强区(70)的步骤包括：执行比基极区(20)的掺杂强5至10倍之间的掺杂。

11.根据权利要求9所述的方法，其中，使用自对齐步骤形成基极增强区。

12.根据权利要求11所述的方法，其中，将有源层(40)上图案化的多晶硅层(65)设置在发射极周围，在基极增强区注入离子时用作掩模。

13.根据权利要求9所述的方法，其中，通过有源层(40)中的离子注入来形成基极区(20)，所述离子注入与同时制造的CMOS器件(90)或DMOS器件(80)的阱注入相同。

14.根据权利要求13所述的方法，具有与DMOS器件(80)的本体区(100)同时形成基极增强区(70)的步骤。

15.根据权利要求13或14所述的方法，其中，在与DMOS器件的源极(130)相同的步骤中形成发射极区(30)。

16.根据权利要求9所述的方法，其中，将集电极(10)放置在与基极区(20)相反导电类型的阱(150)中。

Images