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CN100544027C - 具有增大的沟道面积及减小的漏电流的半导体元件 - Google Patents

具有增大的沟道面积及减小的漏电流的半导体元件 Download PDF

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CN100544027C
CN100544027C CNB2006101056334A CN200610105633A CN100544027C CN 100544027 C CN100544027 C CN 100544027C CN B2006101056334 A CNB2006101056334 A CN B2006101056334A CN 200610105633 A CN200610105633 A CN 200610105633A CN 100544027 C CN100544027 C CN 100544027C
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Abstract

本发明公开了一种半导体元件及其制造方法。该半导体元件包括一个有源区域、一个包括垂直的沟道结构的凹形沟道区域、栅极绝缘膜、以及栅极结构。该有源区域通过形成在半导体基板中的元件隔离结构而被界定。该凹形沟道区域形成在该有源区域中。垂直的绝缘层上覆硅(SOI)沟道结构设置在一个栅极区域的纵长方向上的两个元件隔离结构的侧壁处。该栅极绝缘膜被设置在该包括凹形沟道区域的有源区域之上。该栅极结构被设置在该栅极区域的凹形沟道区域之上。所述垂直的SOI沟道结构在栅极区域的纵向上被设置在栅极之下的两个元件隔离结构的侧壁处，由此增加该元件的沟道面积且减少其漏电流。

Description

具有增大的沟道面积及减小的漏电流的半导体元件
技术领域
本发明有关于一种存储器元件。本发明尤其是有关于一种半导体元件及一种用于制造该半导体元件的方法，该半导体元件具有一个包括垂直的绝缘层上覆硅(SOI沟道结构的凹形沟道区域。
背景技术
当一个单元晶体管的沟道长度缩短时，单元沟道区域的离子浓度一般会被增高，以便于维持该单元晶体管的阈值(threshold)电压。在该单元晶体管的源极/漏极区域中的电场被增强而增加了漏电流。此导致DRAM结构的更新特性劣化。因此，对于其中的更新特性被改善的半导体元件存在着需求。
图1是一个半导体元件的简化的布局，其中参考图号1及3分别代表通过元件隔离结构30界定的有源区域及栅极区域。
图2a至2c是描绘一种用于制作半导体元件的方法的简化横截面图，其中图2a至2c是沿着图1的线I-I′所取的横截面图。
请参照图2a，具有垫绝缘膜(未显示)的半导体基板10利用元件隔离掩模(未显示)而被蚀刻，以形成界定鳍状(fin)类型的有源区域20的沟槽(未显示)。用于元件隔离的绝缘膜(未显示)形成以填充该沟槽。用于元件隔离的绝缘膜被抛光直到该垫绝缘膜露出以形成元件隔离结构30。该垫绝缘膜被移除以露出该鳍状类型的有源区域20的上表面。
请参照图2b，元件隔离结构30的预设的厚度利用凹形栅极掩模(未显示)而被蚀刻，该凹形栅极掩模界定图1中所示的栅极区域3，以将该鳍状类型的有源区域20之上部突出在该元件隔离结构30之上。
请参照图2c，栅极绝缘膜60形成在该突出的鳍状类型的有源区域20之上。栅极结构90形成在图1中所示的栅极区域3的栅极绝缘膜60之上，以填充该突出的鳍状类型的有源区域20，其中栅极结构90包括栅极电极70及栅极硬式掩模层图案80的堆叠的结构。
图3是示出半导体元件的简化横截面图。
请参照图3，若超过阈值电压的电压被施加到栅极，则反转层IL及耗尽区域DR形成在半导体基板10中且在该栅极绝缘膜60之下。
根据以上已知的用于制作半导体元件的方法，栅极区域的元件隔离结构被蚀刻以突出该鳍状类型的有源区域，此必然造成该突出的鳍状类型的有源区域在后续的包括HF的清洗工艺期间的损失。因此，由于复杂度的增加，使得难于构图栅极结构。
发明内容
本发明涉及一种半导体元件以及一种用于制造该半导体元件的方法，其中包括垂直的SOI沟道结构的凹形沟道区域被形成，所述垂直的SOI沟道结构在栅极区域的纵向上被设置在栅极之下的两个元件隔离结构的侧壁处，由此增加该元件的沟道面积且减少其漏电流。因此，该元件的SCE及更新特性可被改善。
根据本发明的一个实施例，一种半导体元件包括：元件隔离结构，其形成在半导体基板中以界定有源区域；凹形沟道区域，其包括形成在该有源区域中的垂直的绝缘层上覆硅(SOI)沟道结构，其中该些垂直的SOI沟道结构在栅极区域的纵向上被设置在两个元件隔离结构的侧壁处；以及栅极结构，其被设置在该栅极区域的凹形沟道区域之上。
根据本发明的另一个实施例，一种用于制造半导体元件的方法包括：(a)在具有垫绝缘膜的半导体基板中形成元件隔离结构；(b)通过凹形栅极掩模来选择性地蚀刻该垫绝缘膜以露出凹槽区域的半导体基板；(c)在该凹槽区域的侧壁处形成第一间隙壁；(d)利用该第一间隙壁作为蚀刻掩模以蚀刻在该凹槽区域的下部露出的半导体基板的预设的厚度，以形成第一凹形；(e)在该第一间隙壁的侧壁以及该第一凹形处形成第二间隙壁；(f)通过该第二间隙壁作为蚀刻掩模以蚀刻在该第一凹形的下部露出的半导体基板，以形成第二凹形，其中包括垂直的SOI(绝缘层上覆硅)沟道结构的凹形沟道区域形成在该第二凹形中，其中所述垂直的SOI沟道结构在栅极区域的纵向上被形成在两个元件隔离结构的侧壁处；(g)移除该第一间隙壁、第二间隙壁以及垫绝缘膜，以露出该半导体基板；(h)在该露出的半导体基板之上形成栅极绝缘膜；以及(i)在该栅极区域的栅极绝缘膜之上形成栅极结构，其中该栅极结构包括填入该凹形沟道区域的栅极电极以及栅极硬式掩模层图案的堆叠的结构。
附图说明
图1是半导体元件的简化的布局。
图2a至2c是描绘一种用于制造半导体元件的方法的简化横截面图。
图3是示出半导体元件的简化横截面图。
图4是根据本发明的一个实施例的半导体元件的简化的布局。
图5(i)、5(ii)及7是示出根据本发明的一个实施例的半导体元件的简化横截面图。
图6a至6i是示出根据本发明的一个实施例的一种用于制造半导体元件的方法的简化横截面图。
附图标记说明
半导体基板 10、110                      鳍状类型的有源区域 20
元件隔离结构 30、130                    栅极区域 3、103
栅极绝缘膜 60、160                      栅极电极 70、170
栅极硬式掩模层图案 80、180              栅极结构 90、190
有源区域 101                            垫氧化膜 113
垫氮化膜 115                            凹形区域 135
第一绝缘膜 140                          第一间隙壁 145
第一凹形 150                            第二绝缘膜 153
第二间隙壁 155                          第二凹形 157
垂直的绝缘层上覆硅沟道结构 165           源极/漏极区域 195
反转层 IL                               耗尽区域 DR
垂直的沟道区域 L1、L3                   水平的沟道区域 L2
具体实施方式
本发明涉及一种半导体元件以及一种用于制造该半导体元件的方法，其中包括垂直的绝缘层上覆硅(SOI)沟道结构的凹形沟道区域形成，所述垂直的SOI沟道结构在栅极区域的纵向上被设置在两个元件隔离结构的侧壁处，由此增加该元件的沟道面积且减少其漏电流。因此，该元件的短沟道效应(SCE)及更新特性可被改善。
图4是根据本发明的一个实施例的半导体元件的简化的布局，其中参考图号101及103分别代表通过元件隔离结构130界定的有源区域及栅极区域。
图5(i)及5(ii)是根据本发明的一个实施例的半导体元件的简化横截面图，其中图5(i)是沿着根据图4的线I-I′的纵向所取的横截面图，并且图5(ii)是沿着根据图4的线II-II′的横向所取的横截面图。
请参照图5(i)及5(ii)，界定图4中所示的有源区域101的元件隔离结构130形成在半导体基板110中。凹形沟道区域(L1+L2+L3)被形成在图4中所示的有源区域101中。在本发明的一个实施例中，该凹形沟道区域(L1+L2+L3)包括垂直的绝缘层上覆硅(SOI)沟道结构165，该SOI沟道结构165在图4中所示的栅极区域103的纵向上被设置在两个元件隔离结构130的侧壁处。在图4的有源区域101的纵向上，该凹形沟道区域(L1+L2+L3)包括垂直的沟道区域L1与L3以及水平的沟道区域L2。在本发明的另一实施例中，该垂直的SOI沟道结构165在该凹形沟道区域的下部与半导体基板110在垂直的方向上分隔开范围从大约5nm至大约200nm的预设的距离。该垂直的SOI沟道结构165在图4中所示的栅极区域103的纵向上的厚度范围是从大约1nm至大约500nm。
此外，栅极绝缘膜160被设置在图4的包括该凹形沟道区域的有源区域101之上。对应于该栅极区域103(图4)的栅极结构190被设置在该栅极绝缘膜160之上。在本发明的一个实施例中，该栅极结构190包括填充该凹形沟道区域的栅极电极170以及栅极硬式掩模层图案180的堆叠的结构。该栅极电极170包括下栅极电极(未显示)以及上栅极电极(未显示)的堆叠的结构。在本发明的另一实施例中，该下栅极电极是掺杂例如是P或B的杂质离子的多晶硅层。该上栅极电极从由钛(Ti)层、氮化钛(TiN)膜、钨(W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层或是所述层的组合所构成的组中选出。
图7是描绘根据本发明的半导体元件的简化横截面图，其详细地展示在该栅极结构190之下的凹形沟道区域。
请参照图7，该凹形沟道区域包括垂直的SOI沟道结构，该SOI沟道结构在图4中所示的栅极区域103的纵向上被设置在两个元件隔离结构130的侧壁处。当超过该阈值电压的电压被施加到栅极时，反转层IL及耗尽区域DR被形成在该垂直的SOI沟道结构中。由于该垂直的SOI沟道结构是薄的，所以形成了完全的耗尽区域，此导致改善该元件的短沟道效应。此外，由于该垂直的SOI沟道结构，所以在栅极与源极/漏极区域之间的接触面积缩小，以最小化该元件的漏电流。因此，该元件的GIDL特性可被改善。因此，该元件的短沟道效应可被改善，并且其漏电流可被最小化。
图6a至6i是描绘根据本发明的一个实施例的一种用于制造半导体元件的方法的简化横截面图，其中图6a(i)至6i(i)是沿着根据图4的线I-I′的纵向所取的横截面图，并且图6a(ii)至6i(ii)是沿着根据图4的线II-II′的横向所取的横截面图。
请参照图6a，垫氧化膜113及垫氮化膜115形成在半导体基板110之上。垫氮化膜115、垫氧化膜113以及半导体基板110利用元件隔离掩模(未显示)作为蚀刻掩模而被蚀刻，以形成界定有源区域的沟槽(未显示)。用于元件隔离的绝缘膜(未显示)形成在所产生的结构的整个表面上，以填充该沟槽。用于元件隔离的绝缘膜被抛光直到该垫氮化膜115露出以形成元件隔离结构130。在本发明的一个实施例中，用于元件隔离的绝缘膜是氧化硅膜。此外，用于该元件隔离结构130的抛光工艺通过一种CMP方法而被执行。
请参照图6b至6d，垫氮化膜115及垫氧化膜113利用界定图4中所示的栅极区域103的凹形栅极掩模(未显示)作为蚀刻掩模而被蚀刻，以露出凹形区域135的半导体基板110。第一绝缘膜140形成在所产生的结构的整个表面上。第一绝缘膜140被蚀刻以在凹形区域135的侧壁之上形成第一间隙壁145。在本发明的一个实施例中，第一绝缘膜140从由氮化硅膜、氧化硅膜、多晶硅层或是其的组合所构成的组中选出，第一绝缘膜140的厚度范围是从大约1nm至大约50nm。此外，用于形成第一绝缘膜140的工艺通过一种利用包括SiH4、O2、N2O、Si(OC2H5)4、SiH2Cl2、NH3、N2、He或是其的组合的源气体的CVD方法而被执行。再者，用于第一间隙壁145的蚀刻工艺通过一种利用包括CxFyHz、O2、HCl、Ar、He或是其的组合的气体的等离子体方法而被执行。
请参照图6e至6g，在凹形区域135的下部处露出的半导体基板110利用第一间隙壁145作为蚀刻掩模而被蚀刻，以形成第一凹形150。第二绝缘膜153形成在所产生的结构的整个表面上。第二绝缘膜153被蚀刻以在第一凹形150的侧壁以及第一间隙壁145之上形成第二间隙壁155。在一个实施例中，用于第一凹形150的蚀刻工艺通过一种等离子体方法而被执行，并且第二绝缘膜153从由氮化硅膜、氧化硅膜、多晶硅层或是其的组合所构成的组中选出，第二绝缘膜153的厚度范围是从大约1nm至大约50nm。此外，一种用于形成第二绝缘膜153的工艺通过一种利用包括SiH4、O2、N2O、Si(OC2H5)4、SiH2Cl2、NH3、N2、He或是其的组合的源气体的CVD方法而被执行。再者，用于第二间隙壁155的蚀刻工艺通过一种利用包括CxFyHz、O2、HCl、Ar、He或是其的组合的气体的等离子体方法而被执行。
请参照图6h，在第一凹形150的下部处露出的半导体基板110利用第二间隙壁155作为蚀刻掩模而被蚀刻，以形成第二凹形157。在此时，包括垂直的SOI(绝缘层上覆硅)沟道结构165的凹形沟道区域形成在第二凹形157中，其中垂直的SOI沟道结构165在图4中所示的栅极区域103的纵向上形成在两个元件隔离结构130的侧壁处。在本发明的一个实施例中，用于第二凹形157的蚀刻工艺通过一种各向同性蚀刻方法而被执行。此外，垂直的SOI沟道结构165在栅极区域103的纵向上的厚度范围是从大约1nm至大约50nm。再者，垂直的SOI沟道结构165和在第二凹形157的下部处的半导体基板110在垂直方向上分隔开一范围是从大约5nm至大约200nm的预设的距离。
请参照图6i，第二间隙壁155、第一间隙壁145、垫氮化膜115以及垫氧化膜113被移除，以露出包括第二凹形157及第一凹形150的半导体基板110。栅极绝缘膜160形成在露出的半导体基板110之上。下栅极导电层(未显示)形成在所产生的结构的整个表面上，以填充第一凹形150及第二凹形157。上栅极导电层(未显示)以及栅极硬式掩模层(未显示)形成在下栅极导电层之上。栅极硬式掩模层、上栅极导电层以及下栅极导电层利用栅极掩模(未显示)作为蚀刻掩模而被构图，以形成包括栅极电极170以及栅极硬式掩模层图案180的堆叠的结构的栅极结构190。栅极间隙壁(未显示)被形成在该栅极结构190的侧壁之上。杂质离子被注入在包括该栅极间隙壁的栅极结构190的两个侧边的半导体基板110之中，以形成源极/漏极区域195。在一个实施例中，一个用于清洗露出的半导体基板110的工艺可以在形成该栅极绝缘膜160之前，通过一种包括HF的溶液而被执行。此外，栅极绝缘膜160利用包括O2、H2O、O3或是其的组合的气体而形成，栅极绝缘膜160的厚度范围是从大约1nm至大约10nm。在另一实施例中，该下栅极导电层由掺杂例如是P或B的杂质离子的多晶硅层所形成的。在此，该掺杂的多晶硅层通过植入杂质离子到未掺杂的多晶硅的中、或是通过利用一种硅来源气体以及一种包括P或B的杂质源气体而被形成。此外，该上栅极导电层从由钛(Ti)层、氮化钛(TiN)膜、钨(W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层或是所述层的组合所构成的组中选出。
此外，例如是用于形成焊盘(landing)插塞的工艺、用于形成位线接点及位线的工艺、用于形成电容器的工艺、以及用于形成内连线的工艺的后续的工艺都可被执行。
如上所述，根据本发明的一个实施例的半导体基板及用于制造该半导体基板的方法提供形成包括垂直的SOI沟道结构的凹形沟道区域，所述垂直的SOI沟道结构是在两个元件隔离结构的侧壁之上且在栅极结构的下，由此获得相当大的驱动电流。此外，由漏极电压所导致的阈值电压下降、基体效应以及栅极的通/断特性可由于该SOI结构而被改善。根据本发明，该半导体基板具有能够确保大的元件沟道面积的可延伸性，尽管该元件小于其设计规则所指定的尺寸也是如此。公知的栅极掩模可被利用于形成该凹槽区域。因此，工艺成本可被节省。该工艺被做成是简单的，此导致有缺陷的元件数目的减少。
本发明以上的实施例是举例而非限制性的。各种的替代例及等同例都是可行的。本发明并未受限于在此所述的沉积、蚀刻抛光以及构图的步骤类型。本发明也未受限于任何特定类型的半导体元件。例如，本发明可被实施在动态随机存取存储器(DRAM)元件或是非易失存储器元件中。其它鉴于本公开而言为显然的增加、减少或修改旨在落在权利要求的范畴之内。

Claims (36)

1.一种半导体元件，包括：
元件隔离结构，其形成在半导体基板中以界定有源区域；
凹形沟道区域，其包括垂直的绝缘层上覆硅沟道结构且形成在栅极区域中，其中所述垂直的绝缘层上覆硅沟道结构在所述栅极区域的纵向上被设置在两个元件隔离结构的侧壁处；以及
栅极结构，其被设置在所述栅极区域的凹形沟道区域之上。
2.根据权利要求1的半导体元件，其中所述垂直的绝缘层上覆硅沟道结构在所述栅极区域的纵向上的厚度范围是从1nm至50nm。
3.根据权利要求1的半导体元件，其中所述垂直的绝缘层上覆硅沟道结构在所述凹形沟道区域的下部处和所述半导体基板在垂直的方向上分隔开预设的距离。
4.根据权利要求3的半导体元件，其中所述预设的距离范围是从5nm至200nm。
5.根据权利要求1的半导体元件，其中栅极绝缘膜被设置在包括所述凹形沟道区域的有源区域之上。
6.根据权利要求5的半导体元件，其中对应于所述栅极区域的栅极结构被设置在所述栅极绝缘膜之上。
7.根据权利要求1的半导体元件，其中所述栅极结构包括填充所述凹形沟道区域的栅极电极以及栅极硬式掩模层图案的堆叠的结构。
8.根据权利要求7的半导体元件，其中所述栅极电极包括下栅极电极以及上栅极电极的堆叠的结构。
9.根据权利要求8的半导体元件，其中所述下栅极电极是掺杂有杂质离子的多晶硅层。
10.根据权利要求9的半导体元件，其中所述杂质离子包括P或是B。
11.根据权利要求8的半导体元件，其中所述上栅极电极从由钛层、氮化钛层、钨层、铝层、铜层、硅化钨层或是所述层的组合所构成的组中选出。
12.一种用于制造半导体元件的方法，包括：
(a)在具有垫绝缘膜的半导体基板中形成元件隔离结构；
(b)通过凹形栅极掩模来选择性地蚀刻所述垫绝缘膜，以露出凹槽区域的半导体基板；
(c)在所述凹槽区域的侧壁处形成第一间隙壁；
(d)利用所述第一间隙壁作为蚀刻掩模来蚀刻在所述凹槽区域的下部处露出的半导体基板的预设的厚度，以形成第一凹形；
(e)在所述第一凹形的侧壁处以及所述第一间隙壁之上形成第二间隙壁；
(f)通过所述第二间隙壁作为蚀刻掩模以蚀刻在所述第一凹形的下部处露出的半导体基板，以形成第二凹形，其中包括垂直的绝缘层上覆硅沟道结构的凹形沟道区域被形成在所述第二凹形中，其中所述垂直的绝缘层上覆硅沟道结构在栅极区域的纵向上形成在两个元件隔离结构的侧壁处；
(g)移除所述第一间隙壁、第二间隙壁以及垫绝缘膜，以露出所述半导体基板；
(h)在所述步骤(g)露出的半导体基板之上形成栅极绝缘膜；以及
(i)在所述栅极区域的栅极绝缘膜之上形成栅极结构，其中所述栅极结构包括填入所述凹形沟道区域的栅极电极以及栅极硬式掩模层图案的堆叠的结构。
13.根据权利要求12的方法，其中所述垫绝缘膜从由氮化硅膜、氧化硅膜或是其的组合所构成的组中选出。
14.根据权利要求12的方法，其中步骤(a)包括：
(a-1)利用元件隔离掩模作为蚀刻掩模来蚀刻所述垫绝缘膜以及半导体基板，以形成界定有源区域的沟槽；
(a-2)在所述有源区域的整个表面上形成用于元件隔离的绝缘膜以填充所述沟槽；
(a-3)抛光所述绝缘膜直到所述垫绝缘膜露出以形成所述元件隔离结构。
15.根据权利要求14的方法，其中所述垫绝缘膜从由氮化硅膜、氧化硅膜或是其的组合所构成的组中选出。
16.根据权利要求15的方法，其中所述垂直的绝缘层上覆硅沟道结构在所述栅极区域的纵向上具有范围从1nm至50nm的厚度。
17.根据权利要求15的方法，其中抛光所述绝缘膜以形成所述元件隔离结构通过一种化学机械抛光方法来加以执行。
18.根据权利要求12的方法，其中步骤(c)包括：
(c-1)在所产生的结构的整个表面上形成第一绝缘膜；以及
(c-2)蚀刻所述第一绝缘膜以在所述凹槽区域的侧壁处形成所述第一间隙壁。
19.根据权利要求18的方法，其中所述第一绝缘膜从由氮化硅膜、氧化硅膜或是其的组合所构成的组中选出。
20.根据权利要求19的方法，其中所述第一绝缘膜具有范围从1nm至50nm的厚度。
21.根据权利要求19的方法，其中所述第一绝缘膜通过一种利用包括SiH4、O2、N2O、Si(OC2H5)4、SiH2Cl2、NH3、N2、He或是其的组合的源气体的化学气相沉积方法而被执行。
22.根据权利要求18的方法，其中所述用于第一绝缘膜的蚀刻工艺通过一种利用包括CxFyHz、O2、HCl、Ar、He或是其的组合的气体的等离子体蚀刻方法而被执行。
23.根据权利要求12的方法，其中所述用于形成第一凹形的蚀刻工艺通过一种等离子体蚀刻方法而被执行。
24.根据权利要求12的方法，其中步骤(e)包括：
(e-1)在所产生的结构的整个表面上形成第二绝缘膜；以及
(e-2)蚀刻所述第二绝缘膜以在所述第一凹形的侧壁处以及所述第一间隙壁之上形成第二间隙壁。
25.根据权利要求24的方法，其中所述第二绝缘膜从由氮化硅膜、氧化硅膜或是其的组合所构成的组中选出，其中所述第二绝缘膜的厚度范围是从1nm至50nm。
26.根据权利要求25的方法，其中所述第二绝缘膜通过一种利用包括SiH4、O2、N2O、Si(OC2H5)4、SiH2Cl2、NH3、N2、He或是其的组合的源气体的化学气相沉积方法而被执行。
27.根据权利要求24的方法，其中所述用于第二绝缘膜的蚀刻工艺通过一种利用包括CxFyHz、O2、HCl、Ar、He或是其的组合的气体的等离子体蚀刻方法而被执行。
28.根据权利要求12的方法，其中所述用于形成第二凹形的蚀刻工艺通过一种各向同性蚀刻方法而被执行。
29.根据权利要求12的方法，其中所述垂直的绝缘层上覆硅沟道结构在所述凹形沟道区域的下部处和所述半导体基板在垂直的方向上分隔开预设的距离。
30.根据权利要求29的方法，其中所述预设的距离范围是从5nm至200nm。
31.根据权利要求12的方法，其还包括利用一种包括HF的溶液来清洗所述步骤(g)露出的半导体基板。
32.根据权利要求12的方法，其中所述栅极绝缘膜利用包括O2、H2O、O3或是其的组合的气体而被形成，其中所述栅极绝缘膜的厚度范围是从1nm至10nm。
33.根据权利要求12的方法，其中步骤(i)包括
(i-1)在所产生的结构的整个表面上形成下栅极导电层，以填充所述第一凹形及第二凹形；
(i-2)在所述下栅极导电层之上形成上栅极导电层以及栅极硬式掩模层；以及
(i-3)通过栅极掩模来构图所述栅极硬式掩模层、上栅极导电层以及下栅极导电层以形成栅极结构，其中所述栅极结构包括栅极电极以及栅极硬式掩模层图案的堆叠的结构。
34.根据权利要求33的方法，其中所述下栅极导电层由掺杂有杂质离子的多晶硅层形成。
35.根据权利要求34的方法，其中所述杂质离子包括P或是B。
36.根据权利要求33的方法，其中所述上栅极导电层从由钛层、氮化钛层、钨层、铝层、铜层、硅化钨层或是所述层的组合所构成的组中选出。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629263B1 (ko) * 2004-07-23 2006-09-29 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
TWI346364B (en) * 2007-08-14 2011-08-01 Nanya Technology Corp Method for fabricating line type recess channel mos transistor device
KR100905178B1 (ko) 2007-10-29 2009-06-29 주식회사 하이닉스반도체 반도체 소자의 형성 방법
JP2009212369A (ja) 2008-03-05 2009-09-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法並びにデータ処理システム
JP2009224520A (ja) * 2008-03-14 2009-10-01 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
KR101000472B1 (ko) * 2008-05-07 2010-12-14 주식회사 하이닉스반도체 Ｓｏｉ 소자 및 그의 제조방법
JP2010003916A (ja) * 2008-06-20 2010-01-07 Elpida Memory Inc 半導体装置及びその製造方法
JP2011082265A (ja) 2009-10-05 2011-04-21 Elpida Memory Inc 半導体装置の製造方法
EP2393118A1 (en) * 2010-06-02 2011-12-07 Nanya Technology Corporation Single-gate FinFET and fabrication method thereof
KR101061296B1 (ko) * 2010-07-01 2011-08-31 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법
US8395209B1 (en) * 2011-09-22 2013-03-12 Nanya Technology Corp. Single-sided access device and fabrication method thereof
JP2013183085A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
US9059254B2 (en) * 2012-09-06 2015-06-16 International Business Machines Corporation Overlay-tolerant via mask and reactive ion etch (RIE) technique
CN110581128B (zh) * 2018-06-07 2022-05-10 联华电子股份有限公司 半导体结构及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3311070B2 (ja) * 1993-03-15 2002-08-05 株式会社東芝 半導体装置
JP3743189B2 (ja) 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6285057B1 (en) * 1999-11-17 2001-09-04 National Semiconductor Corporation Semiconductor device combining a MOSFET structure and a vertical-channel trench-substrate field effect device
US6358800B1 (en) 2000-09-18 2002-03-19 Vanguard International Semiconductor Corporation Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit
DE10129958B4 (de) * 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren
KR100500443B1 (ko) 2002-12-13 2005-07-12 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US6818939B1 (en) 2003-07-18 2004-11-16 Semiconductor Components Industries, L.L.C. Vertical compound semiconductor field effect transistor structure
KR100568858B1 (ko) * 2003-07-24 2006-04-10 삼성전자주식회사 수직 이중 채널을 갖는 ｓｏｉ 트랜지스터의 제조 방법 및그에 따른 구조
JP3860582B2 (ja) * 2003-07-31 2006-12-20 株式会社東芝 半導体装置の製造方法
US7285466B2 (en) * 2003-08-05 2007-10-23 Samsung Electronics Co., Ltd. Methods of forming metal oxide semiconductor (MOS) transistors having three dimensional channels
KR100539244B1 (ko) 2003-10-10 2005-12-27 삼성전자주식회사 리세스 채널 트렌치 패턴의 형성 방법, 리세스 채널트랜지스터의 제조 방법 및 리세스 채널 트랜지스터
US7247905B2 (en) * 2004-03-30 2007-07-24 International Business Machines Corporation Offset vertical device
KR100539265B1 (ko) 2004-05-28 2005-12-27 삼성전자주식회사 리세스 채널 ｍｏｓｆｅｔ 제조방법
JP2007158269A (ja) * 2005-12-08 2007-06-21 Elpida Memory Inc 半導体装置及びその製造方法

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