CN100530892C

CN100530892C - 同步采样控制和数据传输方法

Info

Publication number: CN100530892C
Application number: CNB2007100224360A
Authority: CN
Inventors: 庞吉耀
Original assignee: NANJING PANENG ELECTRIC POWER TECHNOLOGY CO LTD
Current assignee: NANJING PANENG ELECTRIC POWER TECHNOLOGY CO LTD
Priority date: 2007-05-18
Filing date: 2007-05-18
Publication date: 2009-08-19
Anticipated expiration: 2027-05-18
Also published as: CN101075754A

Abstract

同步采样控制和数据传输方法，由FPGA或CPLD控制A/D采样，设有同步采样控制信号，同步采样控制信号由信道解码器输出，采样信号通过信道编码器附加同步控制信号后送至对侧解码器，实现同步信号恢复和数据解码。对于主从式结构的系统，主机侧定时采样，从机侧受控于主机侧并回传采样数据；数据采样和数据传输的信道编码方式采用同步和数据双向传输，信道编码器数据传输脉冲中设有输出同步信号；从机使用此信号启动数据采样和数据传输；即在时刻Ts启动从机采样，在其余时段传输数据的。

Description

同步采样控制和数据传输方法

一.技术领域

本发明涉及数据量的同步采样方法，尤其是对电力系统数据量解码的同步采样控制和数据传输方法和相关的继电保护方法和装置，更具体而言，本发明涉及基于FPGA(CPLD)的同步采样控制和数据传输方法。

二.背景技术

目前电力系统中各种测控与保护装置普遍要求交流数据量的同步采样，这对于电力系统继电保护、故障判断、系统稳定分析等都具有重要意义。而且随着电力系统的发展，对系统监控的要求越来越高，迫切要求能够实现交流数据量的异地同步采样。另外，输电线路电流纵差保护已从传统的导引线方式发展到目前利用微处理器和数字通信的全数字式保护。数字式电流差动保护是利用线路两端电流的瞬时采样值进行差动比较的。为使保护正确动作，线路两端必须进行同步采样或采样同步化处理，这是实现数字电流差动保护的技术关键。

目前现有的同步采样控制方法主要包括以下五种方法：

1.采样数据修正法。采用该方法时两侧保护不分主从，地位相同。每侧保护都在各自晶振控制下以相同的采样率独立采样。每一帧发送数据包含时间标签、电流采样数据及其他信息，电流采样数据是对应某一采样时刻经傅氏变换的电流相量。在假设两侧接收数据通道延时相等的前提下，采用“等腰梯形算法”计算出通道延时t_d，进而求出两侧采样偏差角θ。保护将接收到的对侧相量乘旋转因子e^jθ，得到修正后得同步采样数据。

2.采样时刻调整法。两侧保护一端规定为主端(参考端)，另一端规定为从端(同步端)，主端自由采样。主端发信息帧，从端收到后将命令和延时时间返回给主端，主端计算通道延时t_d，从端根据主端计算的通道延时td调整采样时刻。主端采样时刻相对独立，从端根据主端的采样时刻调整，能保持两侧较高精度的同步采样。

3.时钟校正法。两侧保护一端规定为主端(参考端)，另一端规定为从端(同步端)，主端自由采样。从端发信息帧，主端收到后将命令和延时时间返回给从端，从端计算两侧时钟的相对误差Δt，从端按照一定比率对时钟进行校正直到Δt为零，两侧时钟进入同步运行状态。

4.GPS同步法。GPS同步法通过GPS受时信息，两侧同步采样，可以达到相当高的精度(2μs)。但受到自然环境和社会环境等因素的制约，并且需要相应的硬件支持。参考相量同步法(盼有文件出处)。利用线路模型计算出代表同一量的两个相量，然后利用这两个相量的相位差实现同步采样。

目前现有的同步采样控制方法的不足之处：

1.采样数据修正法和采样时刻调整法基于通道双向路的一致，对于通道双向不一致的情况，计算出的通道延时会有误差，在使保护在区内故障时灵敏度降低，发生区外故障时可能会引起误动。

2.时钟校正法存在同步失败后，再次同步需要反复计算两侧时钟的相对误差Δt，同步延时较长，影响保护反应时间。

3.采样数据修正法、采样时刻调整法和时钟校正法都是基于软件的修正方法，即使采样精度高，同步精度依然较低，一般在ms级。

4.采样数据修正法、采样时刻调整法和时钟校正法在发送电流采样数据的同时需要附加时间信息来计算通道延时，同时也占用了大量的通道资源。

5.GPS同步法受到自然环境和社会环境等因素的制约，并且需要相应的硬件支持。成本较高。同步精度在μs级。

6.参考相量同步法受输电线路参数和电气量测量误差的影响，其精度不能得到保证。

三.发明内容

本发明的目的是：提出一种数据量的同步采样控制和数据传输方法，尤其是电力系统数据量的同步采样控制和数据传输方法和相关的继电保护方法和装置，并基于FPGA(CPLD)实现的同步采样控制和数据传输方法。尤其是提供一种纳秒级的同步采样控制方法及高速的数据传输通道。

本发明的目的是这样实现的：数据量的同步采样控制和数据传输方法，由FPGA或CPLD控制A/D采样，而同步采样控制信号由信道解码器输出，采样信号通过信道编码器附加同步控制信号后送至对侧解码器，实现同步信号恢复和数据解码；本发明可用于数字式电流差动保护是利用线路两端电流的瞬时采样值进行差动比较的。

本发明的同步采样控制和数据传输方法，尤其是对于主从式结构的系统，主机侧定时采样，从机侧受控于主机侧并回传采样数据；数据采样和数据传输的信道编码方式采用同步和数据双向传输，由主机的信道编码器启动数据传输脉冲，信道编码器数据传输脉冲中设有输出同步信号；从机使用此信号启动数据采样和数据传输；即在时刻Ts启动从机采样，在其余时段传输数据的。尤其是用于对电力系统数据量解码的方法。

输出同步信号是连续两个宽度t_h(如＝3/4T)表示帧同步开始的信号，并在随后的域中传送应用层数据。

其中连续两个宽度t_h(如＝3/4T)表示帧同步开始的信号，宽度为t₀(＝1/4T)脉冲表示逻辑0，其中宽度为t₁(＝1/4T)脉冲表示逻辑1；t_h--同步信号 t_f--同步帧宽度 t₀--逻辑0编码 t₁--逻辑1编码，T--码元宽度 T_s--同步时刻

从机在接到编码信号，从中恢复出同步信号DSYN和命令信息，并在DSYN的上升沿启动ADC采样，同时后启动编码器发送上一时刻采样数据。

由FPGA或CPLD构建出中断控制器，控制器的中断源包括解码器中断和ADC中断，可分别屏蔽；其中ADC中断发生在ADC转换结束且数据已被读入ADC控制器后；解码器中断发生在解码器将上一帧数据存入解码器的双口RAM中并且接收到新的同步信号之后。

本发明的特点：

1、利用一对光纤实现数据传输和同步采样，成本低，可靠性好。

2、数据传输速率高，一个采样周期内完成一次数据传输，时刻固定，无需插入时标，可以直接传输采样数据，便于高层软件进行深度分析。

3、自动计算信道传输延迟，同步精度不受信道物理长度影响，也不受外界条件影响。

4、采用基于FPGA的硬件实现，多部件并行运行实时性好。

5、基于VHDL硬件描述所构成的IP core容易移植到其他平台。

6、纳秒级的同步采样控制方法及高速的数据传输通道。

附图说明

图1是本发明同步采样控制的系统框图

图2是本发明进行采样信道编码方案

图3是本发明基于FPGA的本发明与MCU系统连接示意图

具体实施方式

1、系统为主从式结构，主机侧定时采样，从机侧受控于主机侧并回传采样数据。图中ADC_SYN为主侧ADC启动信号，ESYN为信道编码器启动数据传输脉冲。DSYN为信道解码器输出同步信号。从机使用使信号启动ADC主机利用ESYN和DSYN计算信号延迟。LOCK为解码器接收到有效编码数据并锁定。

2、信号编码和解码

发明采用如图2信道编码方案进行采样同步和数据传输：

图2信道编码图中

t_h--同步信号 t_f--同步帧宽度 t₀--逻辑0编码 t₁--逻辑1编码

T--码元宽度 T_s--同步时刻

编码的高电平包含信息，连续两个宽度t_h(＝3/4T)表示帧同步开始，并在随后的域中传送应用层数据，其中宽度为t₀(＝1/4T)脉冲表示逻辑0，其中宽度为t₁(＝1/4T)脉冲表示逻辑1。

3、同步采样实现方法

作为主机，在采样定时器的控制下，在Ts时刻启动编码器发送包含同步信息的命令和配置数据帧到信道，主机ADC控制器在Ts时刻后延迟Δt启动ADC采样以补偿信道延迟和软件延迟。

从机在接到图2所示的编码信号，从中恢复出同步信号DSYN和命令信息，并在DSYN的上升沿启动ADC采样，同时后启动编码器发送上一时刻采样数据。

4、中断控制实现

本发明由FPGA构建出中断控制器，控制器的中断源包括解码器中断和ADC中断，可分别屏蔽。其中ADC中断发生在ADC转换结束且数据已被读入ADC控制器后。解码器中断发生在解码器将上一帧数据存入解码器的双口RAM中并且接收到新的同步信号之后。

具体实施时，基于FPGA的本发明与MCU系统按图3连接：

作为主机时，MCU通过信道编码器下发控制命令和配置参数，在ADC中断时读取本地ADC数据，在解码器中断中读取对侧从机发过来采样数据并延迟两个采样间隔，送至高层软件处理。

5、信道延迟计算

本发明假设在传输过程中双向传输路径延迟一样，即

Δ2t＝t上行+t下行，取Δt＝(t上行+t下行)/2

在主机侧编码器启动时，利用ESYN启动计时器，利用解码器DSYN输出结束信道计时器，计时器的计数值即为信道延迟2Δt。

6、信道状况监视

本发明通过解码器部件监视接收信道上的数据码流来监视信道工作状况，信道良好时向主控制器发送Lock信号表示信道锁定，便于高层软件根据信道工作状况采取不同算法或控制策略。

7、FPGA或CPLD可以是各种可编程逻辑控制芯片，也包括可以实现此功能的AD芯片。

Claims

1、同步采样控制和数据传输方法，由FPGA或CPLD控制A/D采样，设有同步采样控制信号，同步采样控制信号由信道解码器输出，采样信号通过信道编码器附加同步信号后送至对侧的信道解码器，实现同步信号恢复和数据解码；其特征是采用主从式结构的系统，主机侧定时采样，从机侧受控于主机侧并回传采样数据；数据采样和数据传输的信道编码方式采用同步和数据双向传输，由主机的信道编码器启动数据传输脉冲，信道编码器数据传输脉冲中设有同步信号；从机使用同步信号启动数据采样和数据传输；即在同步时刻Ts启动从机采样，在其余时段传输数据。

2、根据权利要求1所述的同步采样控制和数据传输方法，其特征是同步信号是连续两个宽度t_h表示帧同步开始的信号，宽度为t₀脉冲表示逻辑0，其中宽度为t₁脉冲表示逻辑1；t_h--同步信号t_f--同步帧宽度t₀--逻辑0编码t₁--逻辑1编码，T--码元宽度T_s--同步时刻；并在随后的域中传送应用层数据。

3、根据权利要求1所述的同步采样控制和数据传输方法，其特征是从机在接到主机信道编码器发送的编码信号，从中恢复出同步信号和命令信息，并在同步信号的上升沿启动ADC采样，同时后启动信道编码器发送上一时刻采样数据。

4、根据权利要求1所述的同步采样控制和数据传输方法，其特征是由FPGA或CPLD构建出中断控制器，中断控制器的中断源包括解码器中断和ADC中断，可分别屏蔽；其中ADC中断发生在ADC转换结束且数据已被读入ADC控制器后；解码器中断发生在信道解码器将上一帧数据存入信道解码器的双口RAM中并且接收到新的同步信号之后；设有LOCK信号表示信道解码器接收到有效编码数据并锁定。

5、根据权利要求1所述的同步采样控制和数据传输方法，其特征是主机使用同步信号启动ADC并利用ESYN和同步信号计算信道延迟：其中ESYN为信道编码器启动数据传输脉冲；如在传输过程中双向传输路径延迟一样，取Δt＝(t上行+t下行)/2

在主机侧信道编码器启动时，利用ESYN启动计时器，利用信道解码器的同步信号输出结束信道计时器，计时器的计数值即为信道延迟2Δt。

6、根据权利要求1所述的同步采样控制和数据传输方法，其特征是利用可编程器件实现同步采样与传输方法：

1)主机侧由采样定时器启动ADC采样控制逻辑并综合信道延迟，

2)主机利用信道编码器的ESYN信号和信道解码器同步信号计算信道延迟，ESYN为信道编码器启动数据传输脉冲，

3)从机侧利用信道解码器同步信号启动ADC控制，

4)从机在信道解码器无输入后自动转为定时采样。