CN100518024C - 一种sdh支路交叉时分电路结构和交换方法 - Google Patents

Abstract

本发明公开了一种SDH支路交叉时分电路结构和方法，包括输入和输出端分别与数据总线相连的数据存储器，控制存储器、读地址生成单元和写地址生成单元，所述读地址生成单元根据时序信号和来自控制存储器的输入信号产生读地址信号，所述写地址生成单元根据时序信号产生写地址信号；所述数据存储器由两块均与输入和输出总线相连的2x84字节的双口RAM。在TU11和TU12混合数据进行时分交换时，还需进行地址变换。本发明利用SDH帧结构中各个支路时隙在同一行中的重复性，比一般的电路交换结构节省至少三分之二的RAM和每个AU4至少上千门的逻辑电路，支路类型可以是TU12或TU11或两者的混合。

Description

一种SDH支路交叉时分电路结构和交换方法

技术领域

本发明涉及时分复用通讯系统中时分时隙交换结构和SDH系统中TU11/TU12支路交换技术，特别是高速、大容量情况下的节省存储器容量和减小电路规模的时分时隙交换结构和交换方法。

背景技术

在端到端的电路交换系统中，其交换的核心单元包含一个基于存储器的时分时隙交换电路，如图1所示，其基本原理是各路数据经过帧对齐处理后，顺序写入数据存储器DM，数据从数据存储器DM读出时，不再是按照原来的顺序，而是根据交换需要，依照改变了的顺序从DM中读出。这种改变了的顺序存储在控制存储器CM中。这样就实现了时隙的时分交换。假设一帧有N个时隙，按顺序依次写入DM的0(对应第一个时隙)到(N-1)地址(对应第N个时隙)，在读出DM的序列中，若在第一时隙的时刻读DM的(N-1)地址中的内容，即实现了第一时隙和第N时隙的交换。每个时隙读DM的哪个地址由控制存储器CM决定，它把每个时隙要读DM的地址存入存储器CM，在每次读DM前，先从CM中读要读取的DM的地址，生成读地址，再根据这个地址读DM的内容，这样就实现了这个时隙的交换。这就是一般的时隙交换的原理。

SDH(Synchronous Digital Hierarchy，同步数据系列)/SONET因其低误码率、高可靠性已经变成现代通讯网中主要的传输形式。在SDH/SONET的许多设备中，都涉及一个核心的电路，即低阶TU11/TU12级的交换问题，其交换原理与上述的通用时隙交换原理有相似之处，同时又有很大的区别。相似之处为都遵循如图1所示的通用的基于存储器的时分交换的基本原理。区别是SDH系统数据流的复用结构不同，导致基于存储器的时分交换电路的结构也不同。

图2是SDH数据流的复用结构。这是ITU-T标准G.707的要求。在这个标准中所有的复用都是基于字节。各种业务如C11(1.5M)和C12(2M)经过异步映射过程和支路指针处理过程转变为TU11和TU12，这就是我们要交换的最小单元。

TU11和TU12以字节为基础间插成TUG2，TUG2再以字节为基础间插成TUG3或VC3，如图2所示。

三个TUG3再间插成VC4，如图4所示。

VC3直接映射成AU3，VC4映射成AU4，AU4直接复用成AUG1，三个AU3复用成AUG1。AUG1是基本的帧结构，其它高等级速率的帧结构都是在AUG1的基础上按字节进行间插复用而得。AUG1的结构按字节顺序是一个9行，每行270个字节的结构。以上内容可参考ITU-T标准G.707的2000年版本。

一般的传输设备，如ADM(ADD/DROP Multiplexer)、DCS(DigitalCross_Connect System)等，其核心都包含一个TU11/TU12级的交换单元。这个交换单元一般采用时分交换的办法，它先把SDH/SONET数据流经过支路单元TU11/12净荷处理电路(如，PMC公司的PM5362等)，通过低阶TU11/12的指针处理，把高阶AU4/3的指针放置在固定位置，指针值一般是522，这样支路各自TU11/12的字节数据按列对齐了，也就是说每个支路的时隙位置在每行中都是一样的。这个过程也就是通常所说的指针下泄。在实现TU11/12的交换时就没有必要把一帧的数据都存储起来，而只存储九分之一，即只存储一行数据。现在市场上大多数的SDH设备中的TU11/12级的交换IC都是采用这种原理。如，PMC公司的支路交换芯片PM5371等就是采用这种交换结构。

PM5371的交换结构如图5所示。它实现的是两路AUG1的TU11/12级的交换。主要包括字节数据流输入部分51，用于两路AUG1并行数据的接收；交换部分52，用于存储输入部分51送来的数据；时序控制部分54，用于控制交换部分52部分的读和写操作；输出部分55，它的功能是把从交换部分52读出来的数据进行对齐和格式转换；交换部分52中包含RAM存储单元53，它的容量与输入的端口数满足平方关系，即端口数增加一倍，RAM容量增加到四倍。

PM5371有级联功能，对于大容量的交换，现在一般都采用级联的办法。PM5371本身的交换容量为两路AGU1，若要实现四路AUG1的交换，即用四片PM5371级联，若要实现六路AUG1的交换，即用九片PM5371级联。如图6所示。

至此，随着交换容量的增大，问题就出现了。若要实现一个2.5G(STM-16)容量的TU11/12级的交换，采用上述级联的办法，则需要64片PM5371，若要实现5G容量的TU11/12级的交换，则需要256片PM5371。这在SDH系统中无论从成本和设计可行性都是很不可取的。需要设计新的芯片。

若要用FPGA或ASIC来实现上述交换，如何降低RAM的使用量和电路规模就显得非常重要。本发明就是针对这个问题的。

发明内容

本发明要解决的技术问题是提出一种SDH支路交叉时分电路结构，使得SDH中粒度为TU11/12的数据的交换电路中的RAM和电路规模很小。

为了解决上述技术问题，本发明提供了一种TU11数据的SDH支路交叉时分电路结构，包括数据存储器、控制存储器、读地址生成单元和写地址生成单元，所述写地址生成单元根据时序信号产生写地址、写使能信号，所述读地址生成单元根据时序信号和来自控制存储器的地址信号产生读地址、读使能信号，其特征在于：

所述数据存储器由两块两端与数据总线相连的2×84字节的1W/1R的双口RAM组成。

为了解决上述技术问题，本发明还提供了一种TU12数据的SDH支路交叉时分电路结构，包括数据存储器、控制存储器、读地址生成单元和写地址生成单元，所述写地址生成单元根据时序信号产生写地址、写使能信号，所述读地址生成单元根据时序信号和来自控制存储器的地址信号产生读地址、读使能信号，其特征在于：

所述数据存储器由两块两端与数据总线相连的2×63字节的1W/1R的双口RAM组成。

为了解决上述技术问题，本发明还提供了一种TU11、TU12混合数据的SDH支路交叉时分电路结构，包括数据存储器、控制存储器、读地址生成单元和写地址生成单元，所述写地址生成单元根据时序信号产生写地址、写使能信号，所述读地址生成单元根据时序信号和来自控制存储器的地址信号产生读地址、读使能信号，其特征在于：

所述数据存储器由两块两端与数据总线相连的2×84字节的1W/1R的双口RAM组成；

所述写地址生成单元接收时序信号输入，还产生独立的写交换信号向所述数据存储器DM输出；

所述读地址生成单元接收时序信号和控制存储器CM的输入，还产生独立的读交换信号向所述数据存储器DM输出；

在混合交叉时，还需要由所述读地址生成单元的地址变换器进行地址变换。

所述混合数据的时分电路结构中，所述写地址生成单元可包括一个七位二进制的地址计数器，低两位对应于TU11或TU12，从0到3变化，中间三位为对应于TUG2，从0到6变化，高两位对应于TUG3，从0到2变化。相应的，所述读地址生成单元中的一个地址变换器，在用于对TU12的地址进行变换时，在读第一个字节时采用所述控制存储器中的地址，对第二、三、四个字节，分别对在所述控制存储器中的地址加3、6、9去模4。

所述混合数据的时分电路结构中，所述写地址生成单元可包括一个七位二进制的地址计数器，低两位对应于TUG3，从0到2变化，中间三位为对应于TUG2，从0到6变化，高两位对应于TU11/TU12，从0到3变化。相应的，所述读地址生成单元中的一个地址变换器，在用于对TU12的地址进行变换时，在读第一个字节时采用所述控制存储器中的地址，对第二、三、四个字节，分别对在所述控制存储器中的地址加63、126、189去模84。

本发明要解决的另一技术问题是提出一种SDH支路交叉时分交换的方法，使得SDH中粒度为TU11/12的数据的交换电路中的RAM和电路规模很小。

为了解决上述技术问题，本发明提供了一种TU11数据流的SDH支路交叉时分交换的方法，包括以下步骤：

一行TU11数据流经帧对齐处理后，由控制存储器将第一段的84个字节数据顺序写入2×84字节的双口RAM；

写地址生成单元将时分交换后的地址序列存储在控制存储器中；

读地址生成单元依据所述控制存储器中的地址序列依次读出数据；

对第二段和第三段数据进行同样处理，完成时隙的时分交换。

为了解决上述技术问题，本发明还提供了一种TU12数据流的SDH支路交叉时分交换的方法，包括以下步骤：

一行TU12数据流经帧对齐处理后，由控制存储器将第一段的63个字节数据顺序写入2×63字节的双口RAM；

写地址生成单元将时分交换后的地址序列存储在控制存储器中；

读地址生成单元依据所述控制存储器中的地址序列依次读出数据；

对第二、三和四段数据进行同样处理，完成时隙的时分交换。

为了解决上述技术问题，本发明又提供了一种TU11和TU12混合数据流的SDH支路交叉时分交换的方法，包括以下步骤：

一行TU11、TU12混合数据流经帧对齐处理后，由控制存储器将前84个字节按依照编码规则生成的地址写入2×84字节的双口RAM；

写地址生成单元将时分交换后的地址序列存储在控制存储器中；

由读地址生成单元中的地址变换器对TU12的地址进行变换；

读地址生成单元依据变换后的地址序列读出数据；

对后二段84字节数据进行同样处理，完成时隙的时分交换。

上述混合数据流的时分交换方法中，所述地址编码的规则为：根据数据来的顺序，采用总宽度为7位的二进制计数器生成数据存储器的写地址，其中低两位计数器对应于TU11或TU12，从0到3变化；中间三位计数器对应于TUG2，从0到6变化；高两位对应于TUG3，从0到2变化。相应的，所述步骤(c)由所述读地址生成单元中的地址变换器对TU12的地址进行变换时，对第二、三、四个字节，对分别在所述控制存储器中的地址上加3、6、9去模4。

上述混合数据流的时分交换方法中，所述地址编码的规则为：根据数据来的顺序，采用总宽度为7位的二进制计数器生成数据存储器的写地址，其中低两位计数器对应于TUG3，从0到2变化；中间三位计数器对应于TUG2，从0到6变化；高两位对应于TU11或TU12，从0到3变化。相应的，所述步骤(c)由所述读地址生成单元中的地址变换器对TU12的地址进行变换时，对第二、三、四个字节，分别对在所述控制存储器中的地址加63、126、189去模84。

由上可知，本发明不仅仅考虑到了SDH帧结构中各个支路时隙在每行中的重复性，也考虑到了它们在同一行中的重复性，只需存储90个数据字节，即可完成整帧270×9个时隙的交换本发明提出的电路交换结构比一般的电路交换结构节省至少三分之二的RAM和每个AU4至少上千门的逻辑电路。，支路类型可以是TU12或TU11或两者的混合。

图说明

图1是基本的时分交换结构图。

图2是2000年版本ITU-T标准G..707中各种业务的复用结构图。

图3是TU11/12到TUG2到TUG3/VC3的复用过程图。

图4是三路TUG3到VC4的复用过程图。

图5是PM5371的时分交换原理图。

图6是多路情况下用PM5371级联实现的原理图。

图7是TU11在AU4帧结构一行中84个支路三个字节重复三次的示意图。

图8是TU12在AU4帧结构一行中63个支路四个字节重复四次的示意图。

图9是本发明实施例单纯TU11组成的AU4净荷结构图。

图10是本发明实施例单纯TU12组成的AU4净荷结构图。

图11是本发明实施例TU11/12混合情况下在AU4帧结构各个支路数据的分布图。

图12A、12B、12C是本发明实施例两种编码方式情况下一行数据在存储器中空间分布图，各图分别示出了一行中的部分数据。

图13是本发明实施例TU11/12混合交叉的结构图。

具体实施方式

要使得SDH中TU11/12级交换电路的结构简单、RAM和逻辑电路的使用量减小，可从以下两个方面来考虑，第一，时分交换的基本原理，第二，TU11/12复用结构的特殊性。下面分别阐述。

根据时分交换的原理，可得出这个结论：交换结构中RAM和逻辑电路的操作频率提高一倍，存储数据的RAM的使用量减少一半。以PM5371为例，若操作频率为19.44MHz，则交换电路的结构如图5所示，共有四块存储数据的RAM，类型为1W/1R，容量为4×2×270字节，若操作频率提高一倍变为38.88MHz，则把两路数据分时复用后存入一块RAM中，容量为2×540，即，(2×540)/(4×2×270)为二分之一。对于大容量的交换电路，频率提高要受到PCB板上连线、IC器件速度、ASIC的库单元速度的限制，在实际的设计中，根据FPGA器件速度、RAM器件速度和ASIC库单元速度，选择能够达到的最高速度进行设计，从而使得交换结构所用的RAM总容量和块数最少。

SDH系统中TU11/12的复用结构和一般的PCM通讯系统中业务的复用结构不同，针对这种差异设计交换电路架构，可以大大节省RAM和逻辑电路资源。

根据图3和图4，对于同一路TU11，在270列的SDH的AU4的帧结构中，每一行出现3个字节，而对于TU12则是有4个字节。根据时分复用原理，数据存储器只需存储每个时隙的一个字节即可，

即对于SDH的帧结构来说，存储整行270个是没有必要的，在要参加交换的252个支路时隙中实际只有63个TU12或84个TU11时隙，因而对于TU11/12级的交叉来说，只需存储84或63个字节即可(不包括开销和填充字节)，如图7和图8所示。另外，图9示出了单纯TU11在AU4帧结构一行中各个支路与数据总线上数据的对应关系，小方框中的数字表示数据总线上按先后顺序来的数据编号，从中可以看出数据间插的规则。同样，图10示出了单纯TU12在AU4帧结构一行中各个支路与数据总线上数据的对应关系。

本发明对于单纯的TU11或TU12，其交换结构与普通的时分交换结构相似，只是RAM的容量不同而已，即，普通交换结构中每块数据存储RAM的容量为2×270字节，对于单纯TU11交换，每块数据存储RAM只需要2×84字节(不包括开销和填充字节)，读写控制与一般时分交换电路一样，每行需按同样的方式工作三次。对于单纯TU12交换，每块数据存储RAM只需要2×63字节(不包括开销和填充字节)，读写控制与一般时分交换电路一样，每行按同样的方式工作四次。采用上述方法后，数据存储器和控制存储器RAM的使用量变为原来的近四分之一到三分之一，控制电路的结构与一般时分交换电路(如PM5371)的结构完全一样。

在实际的传输设备中，往往需要TU11和TU12的混合交换，即某些TUG2中装载的是TU11，某些TUG2中装载的是TU12。这样一个混合交换电路结构比较复杂。本发明实施例采用2×84字节的数据存储器结构和新型的控制电路结构，实现了TU11和TU12的混合交换，即，既可以交换单纯TU11，又可以交换单纯TU12，还可以TU11和TU12同时混合交换。

如前所述，对于纯TU11组成的AU4，交叉时只需存储84个字节即可，同样对纯TU12组成的AU4，交叉时只需存储63个字节即可。对于支持TU11、TU12混插的交换结构，需要同时满足两种支路类型混合交换的要求，本发明设置两块深度为84字节的1W/1R的双口RAM来实现TU11/12的混合交换。

本发明实施例TU11/12混合交叉的结构图如图13所示，包括2块输入和输出端分别与总线相连的2×84的1W/1R的字节双口RAM组成的数据存储器DM；接收时序信号组输入，向数据存储器DM输出写地址、写使能及写交换信号的写地址生成单元，接收时序信号组和控制存储器CM的输入，向数据存储器DM输出读地址、读使能、读交换信号的读地址生成单元。其中的读使能信号和写使能信号及读交换R-SWAP和写交换W-SWAP是都是独立的信号，允许对同一块RAM同时进行读写。

本实施例实现TU11/12的混合交换的方法如下：

TU11/12混合的数据按字节的顺序依次写入数据存储器，一页写满后，再写另一页，两页交替进行写操作；

写操作时，数据是连续依次写入数据存储器DM的，无论数据流中TUG2配置的是TU11还是TU12。写地址的变化在逻辑上是连续的。为了数据存储器读地址的转换方便，可以采用不同的存储器地址的编码方式。采用地址编码的方式不同，数据存储器读地址的转换方式也不同。

第一种编码方式为与数据的时间顺序一致的编码方式，即根据数据来的顺序，采用自然二进制计数器作为数据存储器的写地址。这种计数器的格式为{TU11/12，TUG2，TUG3}，总宽度为7位的计数器，其中TU11/12为0到3的高两位计数器，TUG2为0到6的中间三位计数器，TUG3为0到2的低两位计数器。以这种编码方式存放在数据存储器中的物理上的顺序与数据流中的顺序完全一致。

第一种编码方式数据在存储器中空间上的分布如图12A、12B、12C的B、C、D列所示，图中，BB1表示1#TU12的第二个字节，BBB7表示7#TU12的第三个字节，BBBB13表示13#TU12的第四个字节，依此类推。

图12中，B、C、D列分别表示每行净荷中第一段84字节数据、第二段84字节数据、第三段84字节数据，对于TU11，它本身是84个支路，与存储器容量一致，对于一个特定的TU11支路，如A1支路，在B、C、D列中的地址是一样的。对于TU12，每行中只有63个支路，与存储器容量不一致，所以对于特定的TU12支路，如B1，第一个字节的地址为4，第二个字节的地址为67，为了使CM以相同方式工作，就要进行地址变换，将TU12的地址变换为TU11的地址。

第二种编码方式地址计数器的格式为{TUG3，TUG2，TU11/12}，各段的定义与第一种方式一样，只是高两位对应于TUG3，从0到2变化，而低两位对应于TU11/12，从0到3变化。这种编码方式存放在数据存储器中的数据在空间上和数据流中的顺序不一致，但与时隙的编号一致。需要注意的是，在生成写地址时，所遵循的变化规则(对应于间插方式)是相同的，具体如图12所示。

第二种编码方式数据在存储器中空间上的分布如图12的H、I、J列所示，E、F、G列分别为第二种编码方式下的TUG3、TUG2、TU11/12的编号。由图中可看出，数据在存储器空间中是跳跃存放的，按照TUG3、TUG2、TU11/12把数据存储在一起。对于特定的TU11的支路，如A1支路，H、I、J列中的地址都是一致的。对于特定的TU12支路，如B1支路，TUG3和TUG2计数器的值都是一样的，但TU12计数器的值不同了，第一个字节B1为0，第二个字节BB1为3，因而同样要进行地址变换。

图11是TU11/12混合情况下在AU4帧结构各个支路数据的分布图。图11中左边的“1”、“2”、“3”表示SDH的AU4帧中一行的三段84字节数据。小方框中的数字表示数据总线上按先后顺序来的数据编号，从“1”编到“84”，带下划线表示TU12数据。

交叉过程即读过程中，CM中存放着时分交换后的地址序列，由读地址生成单元产生读交换、读地址和使能信号，在混合交叉时，还需要由读地址生成单元的地址变换器进行地址变换。

以读图12中按第二种编码方式存储的B1为例，读第一个字节时，CM中存储的地址是：0000100；

读读第二个字节时，CM中读出的内容还是0000100(TUG3、TUG2、TU11/12)，由读地址生成模块把它转换为0000111(TU12+3后去模4)；

读读第三个字节时，CM中读出的内容还是0000100(TUG3、TUG2、TU11/12)，由读地址生成模块把它转换为0000110(TU12+6后去模4)；

读读第四个字节时，CM中读出的内容还是0000100(TUG3、TUG2、TU11/12)，由读地址生成模块把它转换为0000101(TU12+9后去模4)；

而以第一种编码方式存储的B1，读第一个字节时，CM中存储的地址应该是：0000011，高两位、中三位、低两位分别指TU11/12、TUG2、TUG3，而在读第二个字节时，读地址生成单元判断其为TU12后，将地址0000100中TU11的两位加63后去模84，按写地址生成时的进位规则，变换为1001010，读第三个字节、第四个字节时分别加126去模84，和加189去模84，分别变换为0110101，0011100。

另外，TU11支路可以读取同一页RAM中存放的同为TU11支路的数据，如图11实线所围部分(四行)。TU12支路可以读取由长虚线所围的同为TU12支路的数据(三行)，可能是同一块RAM一部分，也可能是两块RAM的部分区域组成，也因为这个特点，要求可以对数据存储器不同地址的数据同时读写。

上述实施例是按照STM-1的速率等级来描述交换原理的，对于STM-4等更高速率等级的交换，由于数据总线上高等级速率是低等级速率按照字节进行间插的，所以只需按照上面的地址编码原则在地址计数器的低位/高位加上记录低速率等级路数的计数器段即可。

综上所述，采用本方法，可以用同一种电路结构实现由TU11、TU12任意组合方式组成的AU4的交叉(可以是纯TU11，或者纯TU12，或者是各种合理的混插形式)，因此具有很强的灵活性。

Claims (14)

1、一种TU11数据的SDH支路交叉时分电路结构，包括数据存储器、控制存储器、读地址生成单元和写地址生成单元，所述写地址生成单元根据时序信号产生写地址、写使能信号，所述读地址生成单元根据时序信号和来自控制存储器的地址信号产生读地址、读使能信号，其特征在于：

所述数据存储器由两块两端与数据总线相连的2×84字节的1W/1R的双口RAM组成。

2、一种TU12数据的SDH支路交叉时分电路结构，包括数据存储器、控制存储器、读地址生成单元和写地址生成单元，所述写地址生成单元根据时序信号产生写地址、写使能信号，所述读地址生成单元根据时序信号和来自控制存储器的地址信号产生读地址、读使能信号，其特征在于：

所述数据存储器由两块两端与数据总线相连的2×63字节的1W/1R的双口RAM组成。

3、一种TU11、TU12混合数据的SDH支路交叉时分电路结构，包括数据存储器、控制存储器、读地址生成单元和写地址生成单元，所述写地址生成单元接收时序信号产生写地址、写使能信号，所述读地址生成单元接收时序信号和来自控制存储器的地址信号产生读地址、读使能信号，其特征在于：

所述数据存储器由两块两端与数据总线相连的2×84字节的1W/1R的双口RAM组成；

所述写地址生成单元接收时序信号输入，还产生独立的写交换信号向所述数据存储器DM输出；

所述读地址生成单元接收时序信号和控制存储器CM的输入，还产生独立的读交换信号向所述数据存储器DM输出；

在混合交叉时，还需要由所述读地址生成单元的地址变换器进行地址变换。

4、如权利要求3所述的电路结构，其特征在于，所述写地址生成单元包括一个七位二进制的地址计数器，低两位对应于TU11或TU12，从0到3变化，中间三位为对应于TUG2，从0到6变化，高两位对应于TUG3，从0到2变化。

5、如权利要求3所述的电路结构，其特征在于，所述写地址生成单元包括一个七位二进制的地址计数器，低两位对应于TUG3，从0到2变化，中间三位为对应于TUG2，从0到6变化，高两位对应于TU11/TU12，从0到3变化。

6、如权利要求4所述的电路结构，其特征在于，所述读地址生成单元中的一个地址变换器，在用于对TU12的地址进行变换时，在读第一个字节时采用所述控制存储器中的地址，对第二、三、四个字节，分别对在所述控制存储器中的地址加3、6、9去模4。

7、如权利要求5所述的电路结构，其特征在于，所述读地址生成单元中的一个地址变换器，在用于对TU12的地址进行变换时，在读第一个字节时采用所述控制存储器中的地址，对第二、三、四个字节，分别对在所述控制存储器中的地址加63、126、189去模84。

8、一种TU11数据流的SDH支路交叉时分交换的方法，包括以下步骤：

(a)一行TU11数据流经帧对齐处理后，由控制存储器将第一段的84个字节数据顺序写入2×84字节的双口RAM；

(b)写地址生成单元将时分交换后的地址序列存储在控制存储器中；

(c)读地址生成单元依据所述控制存储器中的地址序列依次读出数据；

(d)对第二段和第三段数据进行同样处理，完成时隙的时分交换。

9、一种TU12数据流的SDH支路交叉时分交换的方法，包括以下步骤：

(a)一行TU12数据流经帧对齐处理后，由控制存储器将第一段的63个字节数据顺序写入2×63字节的双口RAM；

(b)写地址生成单元将时分交换后的地址序列存储在控制存储器中；

(c)读地址生成单元依据所述控制存储器中的地址序列依次读出数据；

(d)对第二、三和四段数据进行同样处理，完成时隙的时分交换。

10、一种TU11和TU12混合数据流的SDH支路交叉时分交换的方法，包括以下步骤：

(a)一行TU11、TU12混合数据流经帧对齐处理后，由控制存储器将前84个字节按依照编码规则生成的地址写入2×84字节的双口RAM；

(b)写地址生成单元将时分交换后的地址序列存储在控制存储器中；

(c)由读地址生成单元中的地址变换器对TU12的地址进行变换；

(d)读地址生成单元依据变换后的地址序列读出数据；

(e)对后二段84字节数据进行同样处理，完成时隙的时分交换。

11、如权利要求10所述的方法，其特征在于，所述地址编码的规则为：根据数据来的顺序，采用总宽度为7位的二进制计数器生成数据存储器的写地址，其中低两位计数器对应于TU11或TU12，从0到3变化；中间三位计数器对应于TUG2，从0到6变化；高两位对应于TUG3，从0到2变化。

12、如权利要求10所述的方法，其特征在于，所述地址编码的规则为：根据数据来的顺序，采用总宽度为7位的二进制计数器生成数据存储器的写地址，其中低两位计数器对应于TUG3，从0到2变化；中间三位计数器对应于TUG2，从0到6变化；高两位对应于TU11或TU12，从0到3变化。

13、如权利要求11所述的方法，其特征在于，所述步骤(c)由所述读地址生成单元中的地址变换器对TU12的地址进行变换时，对第二、三、四个字节，对分别在所述控制存储器中的地址上加3、6、9去模4。

14、如权利要求12所述的方法，其特征在于，所述步骤(c)由所述读地址生成单元中的地址变换器对TU12的地址进行变换时，对第二、三、四个字节，分别对在所述控制存储器中的地址加63、126、189去模84。

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