KR100228381B1 - 티유12 및 티유11 신호가 혼재된 종속신호를 스위칭하는 공간 스위칭 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

종속신호(TU)12 및 11 신호가 혼재된 신호를 스위칭할 수 있는 공간 스위칭장치.

2. 발명이 해결하려고 하는 기술적 과제

TU12 단위의 공간 스위치 기능에 TU11 단위의 공간 스위치 기능을 부가하고 칩 제작시에 배선과 배치를 용이하도록 함.

3. 발명의 해결방법의 요지

스위칭수단은, 입력되는 데이타의 전송 에러를 검증하는 입력단 스위칭 수단과 상기 입력단 스위칭 수단으로부터 출력된 다수의 데이타를 선택하는 다중화 수단 및 상기 다중화 수단에서 출력된 데이타에 대해 BIP를 삽입하여 출력하는 출력단 스위칭 수단을 구비하고, 시스템 클럭과 프레임 클럭을 받아 각종 제어를 위한 각종 타이밍 신호를 출력하는 타이밍 생성 수단 및 비동기의 연결행렬 저장수단과 다중화수단을 사용하여 특정 버스의 TU(Tributary Unit)12/11 데이타를 출력하도록 하는 중앙처리장치와 접속되는 수단을 구비함.

4. 발명의 중요한 용도

전송 장치의 스위칭장치에 이용됨.

Description

티유12 및 티유11 신호가 혼재된 종속신호를 스위칭하는 공간 스위칭 장치

본 발명은 데이터의 공간적인 위치 이동을 수행하는 공간 스위칭 장치에 관한 것으로, 특히 확장된 3포트 비동기 메모리(RAM)와 멀티플렉서를 이용하여 종속신호(TU: Tributary Unit)12 TU11 신호의 혼재시에도 공간적인 위치 이동이 수행될 수 있도록 하는 공간 스위칭 장치에 관한 것이다.

일반적으로, 통신망에서 스위칭 기능은 교환기 뿐만 아니라 전송 장치에 널리 사용되는 기능이다. 이러한 스위칭 기능을 하기 위하여 과거 아날로그 방식의 릴레이 등을 이용했던 것이 현재에는 디지탈 메모리를 이용하여 스위칭 기능을 수행한다.

최근에는 집적회로의 급속한 발전으로 인해 대용량의 스위치를 특정 용도 집적 회로(ASIC)화 하고 있으며, 일반적인 스위치는 데이터의 위치를 시간적으로 바꾸어주는 시간 스위치와 공간적인 위치 이동을 수행하는 공간 스위치로 구분되고, 일반적으로 스위치 망의 대부분은 이들을 함께 적용하는 시간/공간/시간의 다단 구조를 가진다.

본 발명이 적용되는 TU12 및 TU11 혼용단위의 스위치 망에서도 회선 폭주시 이미 서비스 중인 스위칭 경로의 재배열 없이 스위칭 가능한, 완전한 블럭킹이 없는 개념을 바탕으로 설계되었다.

이러한 특성을 가진 종래의 공간 스위치에서는 래치 또는 플립플롭 등을 이용하여 설계되어 대규모/집적화하는데 어려움이 많았고, 특히 본 발명이 적용되는 TU12 및 TU11 혼용 단위 공간 스위치처럼 해당 채널이 1500여개 이상씩 존재하는 것이라면 현재 ASIC 설계 및 제조 수준으로는 그 구현이 불가능할 뿐만 아니라 메모리를 이용했다 하더라도 1포트 메모리인 경우 외부 중앙처리장치(CPU)와의 접속과 다중화 장치로의 접속을 동시에 구현하기가 용이하지 않았다.

또한 일정 로직을 이용하여 설계할 경우 많은 양의 네트가 생성되어 배치와 레이아웃(Layout)에 많은 제약을 받게 되고, 연결 행렬 메모리 자체도 이중화하기 힘들기 때문에 이로 인해 스위칭시 많은 문제점이 있었다.

따라서, 이러한 문제점들을 극복하고 해결하기 위한 방안으로 본 출원인이 95년도에 특허출원한 [출원번호 : 제 53997 호] 3포트 비동기 램(RAM)과 먹스(MUX)를 이용한 TU12 단위의 공간 스위칭 장치를 제안한 바 있다.

그런데, 사용되는 동기 디지탈 계층(SDH: Synchronous Digital Hierachy) 계위를 살펴보면 TU12 단위 신호 뿐만 아니라 TU11 단위 신호도 기존 전송망에서 많이 사용되고 있다.

따라서 TU12 단위의 신호만이 사용되는 망에서는 이미 제안한 바 있는 TU12 단위의 공간 스위칭 장치를 사용하면 되지만 TU12 신호 뿐만 아니라 TU11 신호가 혼재 되어 있는 경우에는 상기 TU12 전용 스위칭 기술을 사용할 수 없다.

또한 메모리를 사용하여 배선을 용이하게 하였지만 현재 ASIC 제작기술로는 메모리 개수에 제한을 받고 있어 가능한 한 사용하는 메모리 갯수를 줄여야 하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 동기 디지탈 계층(SDH) 기반의 TU11 및 TU12 단위의 신호가 저속부 광대역 디지탈 교차 스위치에서의 접속기준인 저속(Low) 버스(LBUS) 내에서 TU 그룹 단위로 혼재해 있는 경우에도 3포트 비동기 메모리를 확장하고, 적당한 제어 알고리즘을 이용하여 이미 제안한 TU12 단위의 공간 스위치 기능에 TU11 단위의 공간 스위치 기능을 부가하고, 개별적으로 사용되는 2개의 메모리를 용량이 2배인 1개의 메모리로 사용하여 칩 제작시에 배선과 배치를 용이하게 할 수 있도록 하는 전/후단 겸용 공간 스위칭 장치를 제공하는데 그 목적이 있다.

제1도는 본 발명이 적용되는 스위칭 망의 전체 구성도.

제2도는 본 발명에 따른 입출력 신호 구성도.

제3도는 본 발명에 따른 입출력 신호내의 TU11 및 TU12 신호가 혼재된 신호의 구조도.

제4도는 본 발명에 따른 TU11 및 TU12 신호가 혼재된 종속신호를 스위칭하는 공간 스위칭 장치의 일실시예 구성도.

제5도는 본 발명에 따른 연결행렬 메모리의 연결 관계도.

제6도는 본 발명에 따른 연결행렬 메모리의 구조도.

* 도면의 주요부분에 대한 부호의 설명

410 : 저속버스(LBUS) 411 : 입력단 스위칭부

412,432 : 멀티플렉서 413 : 출력단 스위칭부

420 : 타이밍신호 발생부 430 : CPU 접속부

431 : 3포트 비동기 메모리 433 : CPU 읽기 포트

이와 같은 목적을 달성하기 위한 본 발명은, 티유(TU)12 및 티유(TU)11이 혼재된 종속신호를 스위칭하는 전/후단 겸용 공간 스위칭 장치에 있어서, 외부로부터 프레임 클럭과 시스템 클럭을 입력받아 상기 혼재된 종속신호를 원하는 경로로 스위칭시키시 위한 제어 신호와 고정 더미의 위치를 나타내는 신호와 전달할 신호의 선택을 제어하는데 이용될 어드레스를 읽기 위한 신호를 제공하는 타이밍신호 발생수단; 상기 타이밍신호 발생수단의 제어를 받아 상기 혼재된 종속신호의 에러여부를 확인하여 공간 스위칭을 수행하는 다수의 공간 스위칭 수단; 및 외부의 중앙처리장치(CPU)와 접속되며, 상기 중앙처리장치로부터 어드레스를 입력받아 상기 중앙처리장치로부터 입력된 데이터를 저장하거나 저장된 데이터를 출력하고, 상기 타이밍 신호 발생수단의 제어에 따라 상기 어드레스를 선택적으로 전달하여 상기 다수의 공간 스위칭수단에서 선택신호로 이용되도록 하는 CPU 접속수단을 구비하되, 상기 다수의 공간 스위칭수단은 각각, 상기 시스템 클럭에 따라, 입력되는 한 프레임의 데이터에 대해 전송 에러를 검증하여 스위칭하는 입력단 스위칭수단; 상기 CPU 접속수단으로부터 전달되는 어드레스(즉, 선택신호 임)에 따라 상기 입력단 스위칭수단을 통해 스위칭뒨 다수의 데이터중 고정더미를 제외한 데이터를 선택하여 전달하는 선택수단; 및 상기 선택수단에서 출력된 데이터를 리타이밍하고, 다음단에서 전송 에러를 검출할 수 있도록 한 프레임에 대한 BIP(Bit Interleaved Parity)를 계산하여 삽입한 후 원하는 경로로 스위칭하는 출력단 스위칭수단을 구비하여, 상기 CPU 접속수단은, 상기 CPU의 제어에 따라, 하나의 입력포트를 통해 상기 CPU로부터 전달된 어드레스를 일시 저장한 후 제1 및 제2 출력포트를 통해 출력하는 제1 및 제2 비동기 메모리; 및 상기 타이밍신호 발생수단의 제어에 따라, 상기 제1 및 제2 비동기 메모리의 제1 출력포트를 통해 각각 전달되는 어드레스를 선택적으로 전달하여 상기 선택수단의 선택신호로 이용되도록 하는 멀티플레서를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.

제1도는 본 발명이 적용되는 스위치 망의 전체 구성도로서, 시간 스위치(1,3)와 공간 스위치(2)를 이용하여 TU12 단위 5544 X 5544, TU11 단위 7392 X 7392의 블러킹 확률이 없는 스위치 망을 나타낸다.

도면에 도시된 바와 같이 전단 시간 스위치(1)에서는 TU12 단위 신호252개 채널, TU11 단위 신호 336개를 입력하여 블록킹 확률이 없도록 공간 확장하여 TU12 단위 신호 504개, TU11 단위신호 672개에 일대일로 사상되어 출력된다.

그러므로, 공간 스위치(2)에서는 상기 전단 시간 스위치(1)로부터 저속버스(BUS)를 출력선별로 모아 스위칭하되, 수행(Wort)과 보호(Protection)로 이중화되어 있으며, 후단 시간 스위치(3)에서는 전단 시간 스위치(1)의 역과정을 수행한다. 하나의 후단 시간 스위치(3)는 4개의 저속버스(LBUS)를 통해 데이터를 입력받아 TU12 단위 504 X 252, TU11 단위 672 X 336 스위칭을 수행한다.

제2도는 제1도의 스위치망에서 사용되는 접속 신호인 저속버스에 해당하는 입출력 신호 구성도를 나타낸다.

저속버스(LBUS)는 38M를 기준으로 하며, 단순 2분주한 19M도 저속버스(LBUS)로 사용된다. 38M를 기준으로 설명하면 STM-1(Synchronous Transfer Mode-1) 신호인 155.520M급 신호를 단순 분주하여 생성한 클럭과 동기되어 있으며, 이 저속버스(LBUS)(38M용) 안에는 12개의 고정 더미(Fixed Dummy)(21)와 6개의 의사 더미(22)가 존재한다. 따라서, 126개의 TU12 채널, 168개의 TU11 채널과 결합하여 종합적으로 살펴보면, 12개의 고정더미와 132개의 TU12 채널, 180개의 TU11 채널이 존재하는 것처럼 보인다.

그리고, 19M 저속버스는 상기 38M에서 단순 2분주되므로 6개의 고정더미(23)와 3개의 의사더미(24)를 갖게 된다.

제3도는 제2도의 입출력 신호내 TU11 및 12 신호의 구성도로서, AU(Administration Unit) 3 단위의 6.48M 프레임을 도시하였다. 19M, 즉 STM-1은 3번 다중화 시키면 되고, STM-1 2개의 용량은 6번 다중화 시키면 된다.

제4도는 본 발명에 따른 TU12 및 TU11 신호가 혼재된 종속신호를 스위칭하는 공간 스위칭 장치의 일실시예 구성도로서, 도면에서 410은 저속버스, 411은 입력단 스위칭부, 412, 432는 멀티플렉서, 413은 출력단 스위칭부, 420은 타이밍신호 발생부, 430은 중앙처리장치(CPU) 접속부, 431은 3포트 비동기 메모리, 433은 CPUU 읽기 포트를 각각 나타낸다.

여기서, 비동기 메모리는, 비동기 램(RAM : Random Access Memory)이다.

도면에 도시된 바와 같이, 서브 스위치 블록인 저속버스(410)는 12개가 존재하며, 이는 입력단 스위칭부(411), 멀티플렉서(412), 출력단 스위칭부(413)로 구성된다.

먼저, 입력단 스위칭부(411)는 앞단에서의 전송 에러를 검증하기 위하여 프레임 클럭 2K동안의 한 프레임에 대한 BIP(Bit Interleaved Parity)값을 계산하고, 전단으로부터 수신된 BIP값을 추출하여 계산된 BIP 값과 추출한 BIP 값을 비교검사한 후, 계산된 BIP값을 누적하는 기능을 수행한다. 이때 사용되는 바이트는 고정 더미의 한 바이트를 사용한다. 그리고 38M 시스템 클럭을 단일 클럭으로 사용한다.

멀티플레서(412)는 12개의 상기 입력단 스위칭부(411)로부터 데이터를 입력받아 72K 마다 12개의 고정더미를 제외하고, 공간 스위칭 기능을 수행하는데, 입력단 공간 스위치에서 이미 같은 12개의 입력 버스당 같은 타임 슬롯내에 같은 출력포트를 갖지 않도록 해당 슬롯을 할당해 놓았으므로 12:1 멀티플렉서가 12개 존재하면 된다.

출력단 스위칭부(413)는 멀티플랙서(412)에서 출력된 데이터를 38M급으로 리타이밍하여 안정한 데이터를 입력받아 다음단 ASIC에서 전송 에러를 검출할 수 있도록 프레임 클럭 2K 동안의 한 프레임에 대한 BIP를 계산하여 삽입하는 역할을 수행한다. 역시 삽입되는 바이트도 고정더미를 이용한다.

그리고, 타이밍신호 발생부(420)는 38M 클럭과 2K 프레임 플럭을 입력받아 19M, 72K 클럭, 고정더미 위치 및 다중화 제어 등의 타이밍 신호를 생성한다.

CPU 접속부(430)애서는 연결 행렬 메모리인 528X8의 3포트 비동기 메모리(431)와 2:1 멀티플렉서(432) 및 CPU 읽기 포트(433)를 구비하는데, 상기 3포트 비동기 메모리(431)의 3포트는 쓰기 포트 1포트, 읽기 포트 2포트를 의미하며 쓰기, 읽기 포트는 외부 CPU포트에 연결되어 사용되며, 나머지 읽기 포트는 타이밍 신호 발생부(420)에서 38M 단위로 읽기 어드레스 읽어내어 상기 멀티플렉서(412)의 선택 단자에 출력하여 특정 버스의 TU12 A 및 TU11 데이터를 출력시킬 때 사용된다.

그리고, 상기 CPU 접속부(430)는 두 개의 3포트 비동기 메모리(431)와 이를 다중화하는 2:1 멀티플렉서(432)가 6개 있어 연결 메모리(CM) 신호로 CM-1 내지 CM-6가 생성된다.

제5도는 제4도의 연결행렬 메모리인 3포트 비동기 메모리의 구성도로서, 528 X 4 워드의 메모리 A,B를 528 X 8 워드 메모리 1개로 구성하여 사용함을 나타내며, 메모리의 실제 어드레스가 출력 포트 어드레스를 나타내며, 메모리에 쓰여지는 내용이 출력될 입력 소스 채널을 나타낸다.

도면에 도시된 바와 같이, 3포트 비동기 메모리(51,52)는 3포트로 구성되어 있는데, 한 포트는 CPU 어드레스 버스로부터 읽기 사이클(read cycle)에 따라 읽기 어드레스(raddr3)를 입력받아 어드레스 출력단자 do3으로 어드레스를 출력하는 CPU 읽기 포트로 사용된다.

그리고, 한 포트는 CPU 읽기/ 쓰기 핀으로 부터의 쓰기 인에이블신호(WE)1,2가 선택되어 CPU 어드레스 버스로부터 쓰기 사이클(write cycle)의 어드레스(addr1)가 입력되면 지정된 어드레스에 CPU 데이터 버스로부터 입력되는 데이터(di)를 쓰기 위한 포트로 사용된다.

나머지 한 포트는 타이밍신호 발생부(420)로부터 38M 클럭에 맞춰 읽기 어드레스(raddr2)를 입력받아 데이터 출력단자 do2 통해 데이터를 출력하는데 사용된다.

그리고, 2:1 멀티플렉서(53)는 연결 메모리 선택신호(CM CHOICE)에 따라 상기 포트 비동기 메모리(52)의 do2 출력이나 3포트 비동기 메모리(52)의 do3출력을 선택하여 연결 메모리(CM) 신호를 주경로(MAIN PATH)를 통해 상기 멀티플렉서(412)로 출력한다.

또한, 2:1 멀티플렉서(54)는 읽기 쓰기 선택신호(R/W CHOICE)따라 상기 3포트 비동기 메모리(52)의 do2 출력이나 3포트 비동기 메모리(51)의 do3출력을 다중화하여 읽기/ 쓰기 신호를 CPU 읽기 포트(433)를 통해 CPU로 출력한다.

WP6도는 제5도의 연결행렬 메모리인 528 X 8 워드 메모리의 구성을 나타낸 도면으로서, 물리적 주소가 $0에서 $527까지인 4비트의 528 X 4 워드 메모리(A)와 $528에서 $1055까지인 4비트의 528 X 4 워드 메모리(B)를 대신하여 물리적 주소가 $0에서 $527까지 있는 8비트의 528 X 8 워드 메모리로 구성한다.

여기서, 물리적 주소 $0에서 $527까지의 앞의 4비트가 논리적 주소 $0에서 $527까지가 되고, 뒤의 4비트가 논리적 주소 $528에서 $1055까지가 된다.

본 발명의 특징을 살펴보면, 연결행렬 메모리를 3포트 메모리로 설게하고, 이를 이중구조화하여 연결행렬의 값을 변경하고 싶을 때는 다른 메모리를 선택하고, 그 값을 변경한 후, 실제 스위칭을 시키고자 할 때 변경된 연결행렬 값을 반영하라는 명령을 내리면 적당한 타이밍에 그 값을 변경할 수 있도록 하는 기능을 가진다.

따라서, 연결행렬 메모리를 제외하고는 입력신호 데이터의 공간 이동을 수행하기 위한 단순 멀티플렉서(412)만 입력 버스의 개수 만큼 존재하면 되는 것이다. 이중 구조화 되어 있는 연결행렬 메모리의 출력이 멀티플렉서(412)의 선택 단자로 연결되어 있고, TU12 및 TU11 데이터가 실려있는 저속버스(LBUS)(410)가 38M 단위로 동작함으로 연결행렬 메모리에서 38M마다 카운팅하여 해당 어드레스 값을 추출해 오면 그 공간 스위칭 기능을 수행할 수 있다.

입력신호 처리 과정을 살펴보면, 공간 스위치에는 38M용 저속버스(LBUS)(410)에 해당하는 입력 데이터가 접속되며, 그 접속 시호 저속버스(410)(38M용)내에는 132개(126개는 TU12, 6개는 의사더미)의 TU12 신호, 174개 (168개는 TU11, 6개는 의사더미)의 TU11 신호와 12개의 고정더미 신호가 있다.

스위치 ASIC의 입력단 스위칭부(411)에는 해당 버스의 무결성을 확보하기 위하여 BIP(Bit Interleaved Parity) 추출 및 검사기능을 수행하며, BIP 처리가 끝난 입력 데이터는 고정 더미를 포함하여 132개의 TU12 채널, 174개의 TU11 채널 단위로 멀티플렉서(412)에 전달된다.

상기 멀티플렉서(412)에서는 12개 입력 저속버스(410)의 TU12 및 TU11 채널을 공간 스위칭 하기 위하여 12:1 멀티플렉서가 12개 존재하고, 출력단 스위칭부(413)에서는 다음단의 ASIC 전단부에서 전송로상의 문제를 검사할 수 있도록 BIP 생성 및 삽입 과정을 거친다.

연결행렬 메모리에 관련된 사항은 저속버스(410)당 1개의 연결행렬 메모리가 필요하므로 전체 12개의 연결행렬 메모리가 필요하고, 메모리의 크기는 저속버스내에 TU11 및 TU12 신호가 혼재되어 있으므로 저속버스내에 고정더미를 제외하고, 혼재된 종속신호(TU1) 수와 의사더미를 합친 용량 512워드가 필요하다.

또한 12:1 멀티플렉서(412)의 입력에 전달되므로 워드의 크기는 4비트가 필요하다. 즉, 512X4 비트 메모리 12개가 필요하지만 메모리 개수가 배선시 제약을 받게 되므로 512X4 메모리 2개를 512X8메모리 1개로 그룹화하여 사용함으로써 메모리 개수를 반으로 줄일 수 있다. 메모리의 개수를 반으로 줄이면서 전체 기능상으로는 문제가 없으며 운용상으로는 더욱 간단해진다.

이 연결행렬 메모리는 이중 버퍼 구조를 가지고 있어 연결행렬 값의 변경시에도 안전하게 수행될 수 있도록 하였다. 특히 이 비동기 메모리는 3포트를 가지고 있어 외부 CPU의 읽기 과정에 연결된 포트, 쓰기 과정에 연결된 포트, 멀티플렉서

이상에서 설명한 바와 같이 본 발명은, 저속버스(LBUS)(38M)를 사용하는 TU12 및 TU11 신호단위의 공간 스위치에 있어서 저속버스(LBUS) 단위의 전송 에러 검출과 3포트 메모리의 확장과 단순 다중화장치만을 이용하여 TU11 및 TU12 신호의 혼재시에도 구성이 간단한 공간 스위치를 제공할 수 있다.

그리고, 연결행렬 메모리의 이중 구조를 준비하여 스위칭의 변경시에도 스위칭 데이터의 손실을 막을 수 있을 뿐만 아니라 스위치는 기본적으로 많은 네트를 포함하게 되어 배치와 레이아웃(Layout)시 어려운 점을 가지고 있으나, 메모리를 그룹화하여 가능한 네트를 줄여 레이아웃(Layout)시에 발생할 수 있는 문제를 방지할 수 있는 효과가 있다.

또한 CPU접속부에 사용되는 연결행렬 메모리의 그룹화 즉 다수개의 메모리 운용을 1개의 메모리 운용 방식으로 변환하여 전체 운용방식의 간단화를 기할 수 있는 효과가 있다.

Claims (3)

1. 티유(TU)12 및 티유(TU)11이 혼재된 종속신호를 스위칭하는 전/후단 겸용 공간 스위칭 장치에 있어서, 외부로부터 프레임 클럭과 시스템 클럭을 입력받아 상기 혼재된 종속신호를 원하는 경로로 스위칭시키기 위한 제어 신호와 고정 더미의 위치를 나타내는 신호와 전달할 신호의 선택을 제어하는데 이용될 어드레스를 읽기 위한 신호를 제공하는 타이밍신호 발생수단; 상기 타이밍신호 발생수단의 제어를 받아 상기 혼재된 종속신호의 에러여부를 확인하여 공간 스위칭을 수행하는 다수의 공간 스위칭수단; 및 외부의 중앙처리장치(CPU)와 접속되며, 상기 중앙처리장치로부터 어드레스를 입력받아 상기 중앙처리장치로부터 입력된 데이터를 저장하거나 저장된 데이터를 출력하고, 상기 타이밍신호 발생수단의 제어에 따라 상기 어드레스를 선택적으로 전달하여 상기 다수의 공간 스위칭수단에서 선택신호로 이용되도록 하는 CPU 접속 수단을 구비하되, 상기 다수의 공간 스위칭수단은 각각, 상기 시스템 클럭에 따라, 입력되는 한 프레임의 데이터에 대해 전송 에러를 검증하여 스위칭하는 입력단 스위칭수단; 상기 CPU 접속수단으로 전달되는 어드레스(즉, 선택신호 임)에 따라 상기 입력단 스위칭수단을 통해 스위칭된 다수의 데이터중 고정더미를 제외한 데이터를 선택하여 전달하는 선택수단; 및 상기 선택수단에서 출력된 데이터를 리타이밍하고, 다음단에서 전송 에러를 검출 할 수 있도록 한 프레임에 대한 BIP(Bit Interleaved Parity)를 계산하여 삽입한 후 원하는 경로로 스위칭하는 출력단 스위칭 수단을 구비하며, 상기 CPU 접속수단은, 상기 CPU의 제어에 따라, 하나의 입력포트를 통해 상기 CPU로부터 전달된 어드레스를 일시 저장한 후 제1 및 제2 출력포트를 통해 출력하는 제1 및 제2 비동기 메모리; 및 상기 타이밍신호 발생수단의 제어에 따라, 상기 제1 및 제2 비동기 메모리의 제1 출력포트를 통해 각각 전달되는 어드레스를 선택적으로 전달하여 상기 선택수단의 선택신호로 이용되도록 하는 멀티플렉서를 포함하는 전/후단 겸용 공간 스위칭 장치.
2. 제1 항에 있어서, 상기 제1 및 제2 비동기 메모리는 각각, 3포트 비동기 램(RAM : Random Access Memory)인 것을 특징으로 하는 전/후단 겸용 공간 스위칭 장치.
3. 제2항에 있어서, 상기 3포트 비동기 램은, 528x8의 크기로 구성하되, 이를 528x4 크기의 두 메모리 영역으로 구분하여 물리적 어드레스를 저장하도록 구성한 것을 특징으로 하는 전/후단 겸용 공간 스위칭 장치.