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CN100508210C - 具有注入漏极漂移区和厚底部氧化物的沟槽金属-绝缘体-半导体器件及其制造方法 - Google Patents

具有注入漏极漂移区和厚底部氧化物的沟槽金属-绝缘体-半导体器件及其制造方法 Download PDF

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CN100508210C
CN100508210C CNB2003801069396A CN200380106939A CN100508210C CN 100508210 C CN100508210 C CN 100508210C CN B2003801069396 A CNB2003801069396 A CN B2003801069396A CN 200380106939 A CN200380106939 A CN 200380106939A CN 100508210 C CN100508210 C CN 100508210C
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Abstract

沟槽MIS器件形成于P外延层中，该P外延层覆盖N外延层和N+衬底。在一实施例中，该器件包括在所述沟槽的底部处的厚氧化物层，并包括从所述沟槽的底部延伸至N外延层的N型漏极漂移区。该厚绝缘层减小了栅极和漏极之间的电容且因此改善了器件在高频运行的能力。优选地，该漏极漂移区通过在沟槽的侧壁制备隔离物和在侧壁隔离物之间通过沟槽的底部注入N型掺杂剂来形成。该厚底部氧化物层形成于沟槽的底部同时侧壁隔离物仍处于适当的位置。漏极漂移区可以比传统的形成于N外延层中的“漂移区”掺杂得更重。因此，该器件具有低的开态电阻。该N外延层增加MIS器件的击穿电压。

Description

具有注入漏极漂移区和厚底部氧化物的沟槽金属-绝缘体-半导体器件及其制造方法
本申请是第10/326,311号申请的部分继续，而第10/326,311号申请是以下申请的部分继续：于2002年12月12日提交的第10/317,568号申请，其是于2001年7月3日提交的第09/898,652号申请的部分继续；于2002年6月21日提交的第10/176,570号申请；和于2002年3月26日提交的第10/106,812号申请，该申请则是第09/927,143号申请的部分继续。上述每个申请都全文引入以作为参考。
技术领域
本发明涉及一种具有卓越的开态电阻和击穿特性的沟槽栅控功率MOSFET(trench-gated power MOSFET)，且本发明尤其涉及一种适合高频运行的沟槽MOSFET。本发明还涉及制造这样的MOSFET的方法。
背景技术
某些金属-绝缘体-半导体(MIS)器件包括位于沟槽的栅极，该沟槽从半导体衬底(例如，硅)的表面向下延伸。在这样的器件中的电流主要是垂直的，因此，单元可以被更紧密地布置。在其它一切相同的情况下，这增加了电流承载能力且减小了器件的开态电阻。包括在MIS器件这一类型中的器件包括金属-氧化物-半导体场效应晶体管(MOSFET)、绝缘栅极双极晶体管(IGBT)和MOS栅控闸流晶体管。
沟槽MOSFET，例如，可以用高跨导(gm，max)和低的特定开态电阻(Ron)制造，这对于最佳的线性信号放大和切换是重要的。但是对于高频运行而言最重要的问题之一是减小MOSFET的内部电容。内部电容包括栅极至漏极电容(Cgd)、输入电容(Ciss)和输出电容(Coss)，Cgd也被称为反馈电容(Crss)。
图1是传统的n型沟槽MOSFET 10的横截面图。MOSFET 10中，n型外延(“N-epi”)层14生长于N+衬底12上。N-epi层14可以为轻掺杂层，即，N-层。P型本体区16将N-epi层14和N+源极区18分开。电流沿沟槽20的侧壁垂直地流动通过沟道(由虚线指示)。沟槽20的底部和侧壁衬有薄栅极绝缘体22(例如，二氧化硅)。沟槽20用导电材料填充，诸如掺杂的多晶硅，其形成栅极24。其中包括栅极24的沟槽20用绝缘层26覆盖，绝缘层26可以是硼磷硅酸盐玻璃(BPSG)。用通常为金属或金属合金的导体28形成与源极区18和本体区16的电接触。本体接触区30促进金属28和P本体16之间的欧姆接触。栅极24在图1的平面外于第三维上接触。
MOSFET 10显著的缺点是在栅极24和N-epi层14之间形成了大的重叠区域，其使部分的薄栅极绝缘体22受到漏极操作电压的作用。大的重叠限制了MOSFET 10的漏极额定电压，导致薄栅极绝缘体22的长期可靠性问题，且极大地增加了MOSFET 10的栅极至漏极电容Cgd。在沟槽结构中，Cgd大于传统的横向器件，这限制MOSFET 10的开关速度且因此限制其在高频应用中的使用。
在第09/591,179号申请中描述了处理该缺点的一种可能的方法，该方法在图2中示出。图2是沟槽MOSFET 40的横截面图，其具有接近沟槽20底部的未掺杂的多晶硅栓塞42。除了多晶硅栓塞42以外，MOSFET 40相似于图1的MOSFET 10，多晶硅栓塞42由氧化物层22从沟槽20的底部隔开且由氧化物层44从栅极24隔开。氧化物层22、多晶硅栓塞42和氧化物层44的叠层用于增加栅极24和N-epi层14之间的距离，由此减小Cgd。
但是，在某些情况下，可以优选地在沟槽19的底部具有比未掺杂多晶硅更好的绝缘体材料来最小化用于高频应用的Cgd。
在第09/927,320号申请中描述了处理该缺点的一种可能的方法，该方法在图3中示出。图3是沟槽MOSFET 50的横截面图，其具有接近沟槽20底部的厚氧化物层52。厚氧化物层52从N-epi层14隔开栅极24。这避免了当如图1的只有薄栅极绝缘体22隔开栅极24和N-epi层14时所产生的问题。厚氧化物层52是比图2所示的多晶硅栓塞42更有效的绝缘体，且与图2的MOSFET 40相比，这减小了MOSFET 50的栅极至漏极电容Cgd。
但是，图3的方案仍在本体区16和厚氧化物层52之间具有薄栅极氧化物区54。这是因为本体区16的靠下的结和厚氧化物层52的顶边没有自对准。如果本体区16向下延伸超过厚氧化物层52的边缘，MOSFET 50可能具有高的开态电阻Ron和高阈值电压。因为该对准在制造中难于控制，所以必须允许充分的误差幅度来防止本体区16和厚氧化物层52之间的重叠，且这可以导致薄栅极氧化物区54中显著的栅极至漏极重叠。薄栅极区54还存在于图2的MOSFET 40中，于本体区16和多晶硅栓塞42之间。因此，Cgd可以对于高频应用仍可能是一个问题。因此，需要具有降低的栅极至漏极电容Cgd和更好的高频性能的沟槽MOSFET。
沟槽MIS器件的另一问题涉及沟槽的角部的电场强度，例如由图1所示的角部56所代表的。在沟槽的角部电场强度最大，且因此这通常是雪崩击穿发生的位置。雪崩击穿一般导致产生热载流子，且当接近栅极氧化物层发生击穿时，热载流子可以被注入栅极氧化物层。这可以损伤或断裂栅极氧化物层且导致器件的长期可靠性问题。击穿优选地发生于基体的硅中而远离栅极氧化物层。
在美国专利第5,072,266号中教导了一种用于减少沟槽角部的电场强度并促进基体硅中的击穿远离沟槽的技术。该技术在图4中示出，其显示了MOSFET 60。MOSFET 60相似于图1的MOSFET 10，除了深P+扩散62从P本体16向下延伸至在沟槽20的底部以下的平面。深P+扩散62具有以这样一种方式成形电场，使得沟槽的角部56处的强度减小。
虽然美国专利第5,072,266号中的技术改善了MOSFET的击穿性能，但是它对单元节距上设置了下限，如图4中“d”所示，因为如果单元节距被减小得过多，则从深P+扩散的掺杂剂将进入MOSFET的沟槽区且增加其阈值电压。减小单元节距会增加MOSFET的单元的总周长，对于电流提供更大的栅极宽度，且由此减小MOSFET的开态电阻。因此，利用Bulucea专利的技术来改善MOSFET的击穿特性的净效果则是变得难于减小MOSFET的开态电阻。
总之，对于能够提供低的开态电阻和阈值电压且仍能够高频操作的MIS结构有着明确需求。
发明内容
依据本发明的MIS器件，通过第二导电型的外延(“epi”)层覆盖第一导电型的衬底。在epi层中形成沟槽，且在沟槽中设置栅极，该栅极通过氧化物或其它绝缘层从epi层分开。
为了最小化栅极至漏极电容Cgd，厚绝缘层优选为氧化物，形成于沟槽的底部上。该沟槽衬有相对厚的例如氮化物的层，且对该氮化物层定向地蚀刻来从沟槽的底部去除该氮化物层。此刻，通过沟槽的底部注入第一导电型的掺杂剂来形成从沟槽底部至衬底延伸的漏极漂移区。
厚绝缘层可以以几种方式形成。可以通过例如化学气相沉积(CVD)沉积氧化物或其它绝缘层，且可以会蚀刻该厚绝缘层直至只有“栓塞”留在沟槽的底部上。氧化物层可以热生长于沟槽的底部上。沉积方法可以以这样一种方式进行使得沉积的材料(例如，氧化物)相对于镶衬在沟槽的侧壁的材料(例如，氮化物)而优先地沉积于沟槽的底部的硅上。
在沟槽的底部上已经形成厚绝缘层之后，去除镶衬在沟槽的侧壁的材料。在沟槽的侧壁上形成相对薄的栅极氧化物层，且沟槽用诸如掺杂的多晶硅的导电栅极材料填充。可以执行阈值调整或本体注入，且在epi层的表面处形成第一导电型的源极区。
漏极漂移区可以以几种方式形成。第二导电型的掺杂剂可以通过沟槽的底部以一剂量和能量注入，使得它从沟槽的底部延伸至衬底而没有扩散。或者，第二导电型的掺杂剂可以通过沟槽底部以较低的能量注入，使得它首先恰于沟槽底部下形成第二导电型的区域，且掺杂剂可以通过将该结构放置在高温下预定的时间而向下扩散至衬底。或者，可以将第二导电型的层注入在epi层和衬底之间的界面或靠近界面的位置，且掺杂剂可以向上扩散至沟槽的底部。可以合并以上的工艺：第二导电型的区域可以形成恰于沟槽底部下且可以将第二导电型的层注入在epi层和衬底之间的界面或靠近界面的位置，且可以加热该结构来导致该区域和该层合并。可以执行一系列的注入来产生包括在沟槽底部和衬底之间的第二导电型区的“叠层”的漏极漂移区。
由该方法产生的MIS器件具有在沟槽的底部的厚氧化物或其它绝缘层以及具有从沟槽的底部延伸至衬底的漏极漂移区。漏极漂移区的结优选与厚绝缘层的边缘自对准。这最小化栅极至漏极电容，而没有损害器件的阈值电压或开态电阻的危险。在MOSFET单元的中心，P-epi层延伸到沟槽底部的平面下，确保任何击穿将远离栅极氧化物层发生。但是在美国专利5,072,266号中没有教导任何种类的深掺杂，所以可以设置单元节距而不需关心第二导电型的掺杂剂将进入沟道区且不利地影响器件的阈值电压。
为了增加器件的击穿电压，在衬底的顶部上可以形成第一导电型的轻掺杂epi层。
附图说明
图1显示形成于覆盖N+衬底的N-epi层中的传统的沟槽MOSFET。
图2显示具有接近沟槽的底部的未掺杂多晶硅栓塞的沟槽MOSFET。
图3显示具有接近沟槽的底部的厚氧化物层的沟槽MOSFET。
图4显示具有接近单元的中心向下延伸至沟槽的底部平面下的深P+扩散的MOSFET。
图5A显示依据本发明的MIS器件。
图5B显示图5A的MIS器件当该器件被反向偏置时在其中所形成的耗尽区。
图6显示依据本发明的MIS器件，其中epi层被分为两个具有不同掺杂浓度的子层。
图7A和7B是利用计算机模拟程序SUPREME制备的曲线图，分别显示图5A的MOSFET中通过沟道区和沟槽的底部的垂直横截面处的掺杂剂浓度。
图8A和8B是利用计算机模拟程序MEDICI制备的曲线图，分别显示图5A的MOSFET中通过沟道区和沟槽的底部的垂直横截面处的掺杂剂浓度。
图9A是通过诸如图1所示的传统的MOSFET的沟道的垂直横截面所取的掺杂分布的曲线图，显示了沟道区中的掺杂浓度在朝向漏极的方向上迅速下降。
图9B通过MOSFET的沟道的垂直横截面所取的掺杂分布的曲线图，示出在沟道区中的掺杂浓度为相对固定。
图10A和10B是相似于图9B的曲线图的掺杂分布曲线图，分别示出加入阈值调整注入和本体注入。
图11显示当通过注入深层和向上扩散深层时在沟槽下的垂直横截面的掺杂分布的一般形状。
图12A-12G示出通过在沟槽侧壁隔离物之间且通过沟槽的底部注入掺杂剂而形成漏极漂移区的方法。
图12H和12I示出通过在沟槽侧壁隔离物之间将掺杂剂注入沟槽的紧接下方且向下扩散至衬底而形成漏极漂移区的方法。
图12J和12K示出通过在沟槽的下面注入掺杂剂的深层且向上扩散掺杂剂至沟槽而形成漏极漂移区的方法。
图12L和12M示出通过在沟槽侧壁隔离物之间注入掺杂剂来形成在沟槽的紧接下方的相对浅区域和沟槽下的深层，然后扩散掺杂剂直至浅区域和深层合并而形成漏极漂移区的方法。
图12N示出通过在沟槽侧壁隔离物之间且通过沟槽的底部进行不同能量的一系列注入来形成叠层区而形成漏极漂移区的方法。
图12O显示具有在漏极漂移区中注入的重掺杂区的实施例。
图13A-13C示出通过在沟槽侧壁隔离物之间沉积氧化物而形成厚底部氧化物的方法。
图14示出通过在沟槽侧壁隔离物之间热生长氧化物而形成厚底部氧化物的方法。
图15A-15C示出具有不同厚度的侧壁隔离物的图14的方法。
图16A和16B示出通过利用在各种材料上不同的沉积速度而形成厚底部氧化物的方法。
图17A-17I示出在已经形成厚底部氧化物层之后继续制造MIS器件的方法。
图18A和18B显示其中epi层最初用或N型或P型杂质轻掺杂且P型被注入作为本体掺杂剂的实施例。
图19A和19B示出本发明如何简化在MIS器件中的端区的产生。
图20显示了其中省略漏极漂移区且沟槽通过epi层延伸入衬底的实施例。
图21-25显示与衬底导电型相同的轻掺杂epi层形成于衬底上来增加器件的击穿电压的实施例。
图26显示相似于图21所示的MOSFET的MOSFET，除已经省略了厚底部氧化物之外。
具体实施方式
图5A显示依据本发明的典型的MIS器件70。MIS器件70是MOSFET，但是它可以是另外类型的MIS器件，诸如绝缘栅极双极晶体管(IGBT)或MOS栅控闸流晶体管。
MIS器件70形成于外延(“epi”)层102中，该外延层102一般用P型杂质掺杂且其位于N+衬底100的顶部。形成器件的漏极的N+衬底100可以具有例如从5×10-4Ω-cm至5×10-3Ω-cm的电阻率，且P-epi层102可以用硼掺杂至从1×1015cm-3至5×1017cm-3的浓度。N+衬底100典型地为约200微米厚，且epi层102可以为从2微米至5微米厚。
沟槽110形成于P-epi层102中，沟槽110衬有栅极氧化物层170且被用作栅极174的多晶硅填充。N+源极区178和P+接触区180形成于P-epi层102的表面处。P-epi层102的其余部分形成P型基极或本体103。本体103与N+衬底形成结，其基本与P-epi层102和N+衬底100的界面一致。
通过金属层184制作至N+源极区178和P+本体接触区180的电接触。硼磷硅酸盐玻璃(BPSG)层182将栅极174和金属层184绝缘。栅极174在附图所在平面之外的第三维上电接触。
依据本发明，器件70的漏极包括：(a)N型漏极漂移区116，其在沟槽110的底部和N+衬底100之间延伸；和(b)厚底部氧化物区150，其在相邻于漏极漂移区116的沟槽110中形成。N漏极漂移区116和P本体103之间的结105在N+衬底和沟槽110之间延伸。N漏极漂移区116可以例如用磷掺杂至从5×1015cm-3至5×1017cm-3的浓度。
图7A是MOSFET 70中掺杂浓度的曲线图。该曲线图由计算机模拟程序SUPREME制备，且通过沟道区在图5A中指示为I-I的垂直截面处取得。所示的曲线显示砷和硼的掺杂浓度，且第三曲线显示净掺杂浓度。图7B是相似的曲线图，横切沟槽的底部在图5A中指示为II-II的垂直截面处取得。图7A的横轴是沟槽的底部下的以微米计的距离；图7B的横轴是在沟槽的底部以下以微米计的距离。图7A和图7B的纵轴是以原子/cm3计的掺杂浓度的以10为底的对数。注意图7A中，作为P-epi层102中的背景掺杂剂的硼的浓度比较平坦，且在沟道区中占主导地位。当从沟道区移入源极或漏极时，砷的掺杂浓度增加。
图8A和图8B分别是相同的截面处的掺杂浓度的曲线图，如图7A和图7B。但是，图8A和图8B利用计算机模拟程序MEDICI制备且只显示或者N型或者P型的净掺杂浓度。
SUPREME和MEDICI模拟的不同在于SUPREME只考虑单一垂直横截面处的掺杂浓度，而不考虑在其它横向偏移位置处的掺杂剂的效应，而MEDICI考虑在附图的二维平面中所有的掺杂剂。
以下是MOSFET 70的优点中的一些：
1.雪崩击穿将一般发生于N+衬底100和P-epi层102之间的界面，远离沟槽(例如，在图5A中72所示的位置)。这避免了从在击穿的区域中所产生的热载流子对栅极氧化物层170的损伤、
2.使在电场达到最大的沟槽的角部的栅极氧化物170得到保护而不会断裂。
3.对于给定的阈值电压可以获得较高的穿通击穿。N漏极漂移区116和P本体103之间的结105向下延伸至N+衬底100。如图5B所示，当PN结105被反向偏置时，如它们当MOSFET 70处于关状态且阻挡电流时的那样，由虚线105A、105B所指示的耗尽区沿结105的整个长度延伸，且因此在沟道区域中的耗尽区不会向源极区快速扩展。耗尽区朝向源极区的扩展是导致穿通击穿的条件。
4.另外，对于给定的阈值电压可以获得较高的穿通击穿电压。如图9A所示，在具有扩散的本体的传统MOSFET中，当接近N-epi(漂移区)时，本体的掺杂浓度迅速下降。阈值电压由峰值掺杂浓度NA峰决定。穿通击穿电压由沟道区域中的总电荷量Q沟道决定(由图9A中P本体曲线下的区域代表)。在本发明的MOSFET中，P本体区的掺杂分布比较平坦，如图9B所示。因此，当沟道中的总电荷较大时，NA峰可以相同，提供较高的穿通击穿电压。
5.因为在每个单元中没有深的本体扩散(在美国专利第5,072,266号中所教导的类型)，所以可以减小单元节距而不关心附加的P型掺杂剂将进入沟道区，提高了MOSFET的阈值电压。因此可以增加单元布置密度。这减小了器件的开态电阻。
6.在传统的沟槽MOSFET中，轻掺杂“漂移区”经常形成于沟道和重掺杂衬底之间。漂移区中的掺杂浓度必须保持在一定水平下。否则不能获得有效的耗尽且在沟槽的角部处的电场强度过大。但是保持漂移区中低的掺杂浓度将增加器件的开态电阻。相反，本发明的N漏极漂移区116可以更重地掺杂，因为N漏极漂移区116的形状以及N漏极漂移区116和P本体区103之间的结105的长度提供更有效的耗尽。更重掺杂的N漏极漂移区116减小了器件的开态电阻。
7.如图19A所示，在MOSFET的端区中对独立的P型扩散没有需要，因为P-epi层102延伸至除了设置N漏极漂移区116处之外的N+衬底100。图19B显示包括P型扩散75的传统的MOSFET的端区。P型端区扩散或场环的消除减少了掩模步骤的数量。例如，在这里所述的方法中只需要五个掩模步骤。
漏极漂移区的形成
图12A-12N是显示依据本发明制造诸如图5A中的MOSFET 70的沟槽MOSFET的方法的一实施例的横截面图。如图12A所示，该方法首先在重掺杂的N+衬底100上生长轻掺杂的P-epi层102(通常约6至8μm厚)。通过在950℃持续10分钟的干氧化，在P-epi层102上热生长衬垫氧化物104(例如，100-200
Figure C200380106939D0017164248QIETU
厚)。如图12B所示，通过化学气相沉积(CVD)在衬垫氧化物104上沉积氮化物层106(例如，200-300
Figure C200380106939D0017164248QIETU
厚)。利用普通的光刻工艺和第一(沟槽)掩模，构图氮化物层106和衬垫氧化物104来形成开口108，在开口108中将会设置沟槽。如图12C所示，通过开口108蚀刻沟槽110，通常使用干等离子体蚀刻，例如反应离子蚀刻(RIE)。沟槽110可以为约0.5-1.2μm宽和约1-2μm深。
在沟槽110的侧壁和底部热生长第二衬垫氧化物112(例如，100-200
Figure C200380106939D0017164248QIETU
厚)，如图12D所示。在沟槽110的侧壁和底部上和氮化物106的顶部上通过CVD保形地沉积厚氮化物层114(例如，1000-2000
Figure C200380106939D0017164248QIETU
)，如图12E所示。利用定向干等离子体蚀刻，诸如RIE，使用对于氮化物层114相比氧化物具有高选择性的蚀刻剂，蚀刻氮化物层114。氮化物蚀刻沿沟槽110的侧壁保留氮化物层114的隔离物115，同时在沟槽110的中心底部暴露衬垫氧化物112，如图12F所示。可以过度蚀刻氮化物层114至这样一种程度使得从衬垫氧化物104的顶部去除氮化物层106。
保留侧壁隔离物115在适当的位置，通过在沟槽110的底部的衬垫氧化物112注入N型掺杂剂来产生N漏极漂移区116(图12G)。例如，可以以1×1013cm-2至1×1014cm-2的剂量和300KeV至3.0MeV的能量注入磷。为了避免磷的显著扩散和N漏极漂移区116的随后的扩展，该结构其后被暴露于限于与约950℃持续60分钟等价的热预算，或该结构可以经受在1050℃持续90秒的快速热退火(RTA)。在两种情况中，N漏极漂移区116基本上保持紧凑的形状，如图12C所示。有利的是，在图12G的横截面图中，N漏极漂移区116的至少75％和优选90％直接位于沟槽110之下。
或者，可以这样形成N漏极漂移区116，通过以30KeV至300KeV(通常150KeV)的低能量注入磷来在沟槽110的最接近的下方形成N型区118(图12H)，然后通过在1050至1150℃加热10分钟至120分钟(通常在1100℃持续90分钟)扩散磷，使得N型区118向下和横向扩展来形成具有如图12I所示的一类形状的漏极漂移区120。
在本方法的另一变体中，以相对高的能量对沟槽下的位置注入深层122(例如，磷)，如图12J所示，且使用热工艺向上扩散磷直至它到达沟槽的底部，产生漏极漂移区124，如图12K所示。这与上文结合图12G所述的方法不同，其中在注入之后N型掺杂剂从沟槽110的底部延伸至N+衬底和P-epi层之间的界面；或与结合图12H所述的方法不同，其中在注入之后，掺杂剂只位于沟槽的底部以下。当以相对高的能量注入N型掺杂剂来形成深层122时，沟槽深度、P-epi层102的厚度和注入能量的变化可以导致层122或者位于N+衬垫100和P-epi层102之间的界面的上面(例如，如果P-epi层102厚和/或沟槽深度小)，或者位于N+衬底100中(例如，如果P-epi层102薄和/或沟槽深度大)。
图11显示当通过向上扩散深注入层形成漏极漂移区时在始于沟槽底部的垂直横截面中的掺杂分布的一般形状。如图所示，在漏极漂移区中的N型掺杂剂的浓度随沟槽的底部下距离的增加而单调地增加。这不同于利用低能量的方法所形成的MOSFET中沟槽下的掺杂分布，如图8B所示，其中掺杂浓度最初降低且然后在N+衬底的附近增加。
利用图12J和12K中所示的方法，提供了一种N漏极漂移区，其主要被限制于恰在沟槽下面的区域且允许更小的单元节距。该方法还更容易扩展且提供了更大的输出。
或者，可以使用向上扩散、向下扩散的组合来形成漏极漂移区。如同12L所示，在N+衬底102和P-epi层100的界面处通过高能注入方法形成深N层122(例如，磷)。结合图12H如上述，通过沟槽的底部注入N型掺杂剂来在沟槽的下面形成N+区118。然后加热该结构，例如，至900至1100℃。深N层122向上扩散且N区118向下扩散直至它们合并，形成N型漏极漂移区126，如图12M所示。
另一可选方法为用一系列的三次或更多的N注入以连续增加的能量形成重叠注入区128的叠层来形成漏极漂移区，如图12N所示。叠层128包括四个注入区128A-128D，但是也可以使用少于或多于四次注入来形成叠层。叠层可以基本上在没有扩散的情况下形成(即，没有加热)，或它可以被加热来扩散掺杂剂和增加区128A-128D之间的重叠量。
可选地，为了增加在漏极漂移区中传播的电流且进一步减小器件的开态电阻，可以在漏极漂移区116中注入重掺杂N+区130，如图12O所示。
在该方法的最后，无论是高能量或低能量，N漏极漂移区从N+衬底延伸至沟槽的底部。在许多情况中，N漏极漂移区和P-epi层之间的结从衬底延伸至沟槽的侧壁。如果利用低能量注入方法且随后热扩散掺杂剂，漏极漂移区和P-epi层之间的结具有弧形的形状，其向漏极漂移区的内部凹入(图12I)。
可以使用上述的任何方法来形成漏极漂移区。在以下对如何形成厚底部绝缘层的说明中，将假设使用图12G所代表的注入方法。但是，应理解，这也可以使用任何可选的方法。
厚底部氧化物的形成
如图13A所示，该方法首先沉积厚绝缘层150，例如其可以为2-4μm厚。所选择的沉积方法是非保形的，填充沟槽110且溢出至P-epi层102的顶部表面上。厚绝缘层150可以例如为低温度氧化物(LTO)、化学气相沉积(CVD)氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或另外的绝缘材料。在以下的描述中，绝缘层150假设为CVD氧化物层。
氧化物层150被回蚀刻至沟槽110中，通常通过采用对于氧化物比氮化物具有高选择性的蚀刻剂执行湿蚀刻。蚀刻氧化物层150直至只有约0.1-0.2μm留在沟槽110中，如图13B所示，形成厚底部氧化物层151。
去除氮化物层106和隔离物115，通常通过采用对于氮化物比氧化物具有高选择性的蚀刻剂执行湿蚀刻。通常通过湿蚀刻去除衬垫氧化物104，以及衬垫氧化物112暴露的部分。该湿蚀刻去除少量但却无关紧要的部分厚氧化物层151。所得到的结构如图13C所示，厚氧化物层151保留于沟槽110的底部。
依据本发明的另一变体，在栅极氧化物层厚的和薄的部分之间形成渐变的过渡。
该方法可以与通过图12F所示的步骤所述的方法相同，其中氮化物蚀刻沿沟槽110的侧壁保留侧壁隔离物115，同时在沟槽110的中心底部暴露衬垫氧化物112。但是，在之后的步骤中，不是沉积厚绝缘层，而是通过热工艺生长厚氧化物层。当如此进行时，热氧化物消耗部分的硅且由此下切侧壁隔离物115的边缘，导致氮化物由沟槽的表面“剥离”。这形成一种相似于传统的LOCOS(局部硅氧化)方法中的“鸟喙”的结构，LOCOS方法经常被利用来在半导体器件的顶表面产生场氧化物区。
图14显示在沟槽110的底部已经生长热氧化物层158之后的结构。图15A中详细显示了该结构。热氧化物层158的边缘已经被推至侧壁隔离物115的下面，且因此变成倾斜的或渐细的。
改变侧壁隔离物的厚度允许将氧化物层的边缘设置于不同的位置。图15A显示相对厚的侧壁隔离物115，且因此氧化物层158的边缘位于沟槽110的底部上。图15B显示较薄的侧壁隔离物115A，而氧化物层158A的边缘基本位于沟槽110的角部。图15C显示更薄的侧壁隔离物115B，而氧化物层158B的边缘位于沟槽110的侧壁上。
以相似的方式，通过改变侧壁隔离物的厚度可以将氧化物层的边缘设置于不同的居中的点。侧壁隔离物的厚度独立于沟槽的宽度或深度。例如，如果侧壁隔离物在1,500至2,000
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厚的范围中，氧化物层的边缘将最可能位于沟槽的底部(图15A)。如果侧壁隔离物厚500
Figure C200380106939D0017164248QIETU
或更小，那么氧化物层的边缘将通常位于沟槽的侧壁上(图15C)。
例如，通过在从1,000℃至1,200℃的温度加热硅结构20分钟至1小时可以生长氧化物层。
图16A和图16B中又示出了形成厚氧化物层的另一方法。在已经形成漏极漂移区116和侧壁隔离物115之后，如上所述和图12A-12G所示，通过一种使氧化物层160选择性地沉积于在沟槽110的底部中所暴露的硅上而非在侧壁隔离物115上的方法来沉积氧化物层160。可以使用的一种方法是亚大气压化学气相沉积(SACVD)方法，利用臭氧来驱动化学反应。在反应期间，臭氧容易分解来释放原子氧，其与诸如TEOS的前驱体复合来形成二氧化硅。然后该结构可以被退火。
表1示出臭氧激活的TEOS SACVD形成厚绝缘层21的示范性工艺参数。
表1
 
温度 400℃
压力 600Torr
臭氧流速 5000sccm
氦流速 4000sccm
TEOS流速 325mgm
GDP至晶片间隔 250mm
隔离物115可以包括除氮化物之外的材料。选择隔离物所使用的材料使得二氧化硅比隔离物优先地沉积于硅上。隔离物材料的选择依据所使用的氧化物沉积方法。表2示出臭氧激活的TEOS SACVD期间几种材料的沉积选择性。
表2
 
材料 沉积选择性
Si:氮化物 5:1
Si:热氧化物 3:1
Si:TEOS PECVD氧化物 2:1
Si:SiH<sub>4</sub>PECVD氧化物 1:1
Si:PECVD BPSG 1:1
如表2所示，在臭氧激活的TEOS SACVD期间，二氧化硅沉积于硅上比它沉积于氮化物上快五倍。因此，在利用氮化物侧壁隔离物115制造器件期间，沉积于沟槽110的底部的二氧化硅将约五倍厚于任何沉积于氮化物侧壁隔离物115上的二氧化硅。实际上，对于在硅表面上3000
Figure C200380106939D0017164248QIETU
的氧化物膜生长，在氮化物表面上没有观察到氧化物生长。沉积选择性可能由于氮化硅与硅相比低的表面能。如表2所示，当层160的沉积是臭氧激活的TEOS SACVD时，热生长的二氧化硅或TEOS PECVD沉积的二氧化硅也可以作为隔离物的合适的材料，因为二氧化硅也将比这些材料优先地沉积于硅上。SiH4PECVD沉积的二氧化硅或PECVD沉积的BPSG将不适合用于臭氧激活的TEOS SACVD的隔离物材料，因为二氧化硅并不对这些材料更优选硅。如果使用除了臭氧激活的TEOS SACVD之外的沉积方法，那么可以使用除了表2所示的材料用于侧壁隔离物。
在已经沉积氧化物层160之后，使用缓冲氧化物蚀刻来去除任何沉积于氮化物侧壁隔离物115的表面上的氧化物，且使用湿氮化物蚀刻来去除氮化物侧壁隔离物115和氮化物层106。为了保证去除所有的氮化物，可以进行另一退火，例如，在1000℃持续5-10分钟来氧化任何剩余的氮化物，且在退火之后进行氧化物蚀刻。氧化物蚀刻去除任何被氧化的氮化物，但是却不会去除显著部分的氧化物层160。
衬垫氧化物104、112也通常通过湿蚀刻被去除。该湿蚀刻去除少量的但无关紧要的部分氧化物层160。图16B中显示了所得到的结构，部分氧化物层160留在沟槽110的底部。
器件的完成
在通过以上的一种方法已经形成厚底层氧化物之后，可以在沟槽的侧壁中生长并去除牺牲氧化物层(未示出)。这有助于去除在沟槽的蚀刻期间所导致的任何晶体损伤。牺牲氧化物层可以为大约500
Figure C200380106939D0017164248QIETU
厚，且可以例如通过在1050℃干氧化20分钟热生长，且通过湿蚀刻去除。保持短的牺牲栅极氧化物的湿蚀刻以最小化对在沟槽的底部氧化物层的蚀刻。
之后，如图17A所示，栅极氧化物层170或其它绝缘层(例如，约300-1000
Figure C200380106939D0017164248QIETU
厚)形成于沟槽110的侧壁和P-epi层102的顶表面上。例如，可以例如在1050℃干氧化20分钟来热生长栅极氧化物层170。
如图17B所示，沉积多晶硅的层172或另外的导电材料(例如，通过低压CVD(LPCVD)方法)来填充沟槽110且溢出氧化物层170的水平表面。多晶硅层172例如可以为原位掺杂的多晶硅，或随后被注入和退火的未掺杂的多晶硅层，或可替换的导电材料。通常利用反应离子蚀刻来蚀刻多晶硅层172直至多晶硅层172的顶表面大致与P-epi层102的顶部持平，因此形成栅极174，如图17C所示。在N型MOSFET中，栅极174例如可以为用磷掺杂至1×1019cm-3浓度的多晶硅层。在某些实施例中，多晶硅层172可以被蚀刻超过沟槽110的顶部，由此凹入栅极174来最小化栅极至源极重叠电容，且氧化物或其它绝缘层可以形成于栅极174上。在许多情况中，通过在第二(栅极多晶硅)掩模中的开口蚀刻多晶硅层172，使得允许部分多晶硅层172保留在适当的位置，其中通过金属层184的栅极金属部分接触栅极174(参见图17I)。
可选地，如果调整阈值电压，则可以执行阈值调整注入，例如通过将硼经P-epi层102的表面注入。可以以5×1012cm-2的剂量和150KeV的能量注入硼，在将形成MOSFET的沟道的P-epi层102的部分中产生1×1017cm-3的P型原子的浓度。如上述，图10A显示通过沟道的垂直横截面处的掺杂剂分布，显示了阈值调整注入。如图所示，阈值调整注入通常位于恰在源极区下面的沟道的区域。MOSFET的阈值电压由阈值调整注入的峰值掺杂浓度NA峰决定。如果器件的阈值电压不需要被调整，那么可以省略该步骤。
如果可以，那么可以注入诸如硼的P型掺杂剂来形成本体区176，如图17D所示。图10B的曲线图中示出典型的本体注入的掺杂分布。本体掺杂有些相似于阈值调整注入，但是所使用的能量更高且因此本体注入延伸至更接近P-epi层和N漏极漂移区之间的结的平面。MOSFET的阈值电压由本体注入的峰值掺杂浓度NA峰决定。或者，可以驱动P本体注入至沟槽110的底部以下但却在P-epi层102和N+衬底100之间的界面上的平面，如图17E中的本体区域186所示的那样。
之后，可以用第三(源极)掩模190遮掩P-epi层102的顶表面，且可以注入诸如磷的N型掺杂剂来形成N+源极区178，如图17F所示。去除源极掩模190。BPSG层182沉积于器件的顶部表面，且在BPSG层182的表面上沉积并蚀刻第四(接触)掩模183，如图17G所示。通过接触掩模183中的开口蚀刻BPSG层182，通过BPSG层182中的所得到的开口注入P型掺杂剂来形成P+本体接触区180，如图17H所示。例如可以以5×1015cm-2的剂量和80KeV的能量用砷注入N+源极区178，产生1×1020cm-3的浓度；可以以1×1015cm-2的剂量和60KeV的能量用硼注入P+源极区180，产生5×1019cm-3的掺杂剂浓度。
沉积金属层184，优选为铝，如图17I所示，在源极区178和本体接触区180之间建立短路。使用第五(金属)掩模(未显示)来将金属层184构图和蚀刻成为源极金属部分，如图17I所示，以及用来创建与栅极的电接触的栅极金属部分。这完成MOSFET 70的制造。
另一实施例中，epi层最初用或者N型或P型杂质轻掺杂的，且诸如硼的P型杂质注入作为本体掺杂剂，且被驱动直至掺杂剂到达epi层和衬底之间的界面。图18A和18B中示出这样的实施例。如图18B所示，当硼已经被注入和扩散时，P本体区形成于N+衬底102上。
可以结合这里所述的形成漏极漂移区的任何方法来使用如图17D所示的包含P本体176的结构、图17E所示的P本体186和如图18B所示的P本体104。这包括：图12J和12K所示的方法，包括深注入层的向上扩散；图12L和12M所示的方法，包括在沟槽的底部下的深注入层的向上扩散和注入区的向下扩散；和图12N所示的方法，包括以不同的能量注入多个N型区来形成重叠的区的叠层。
图6显示可替换的实施例。在MOSFET 95中P-epi层被分为子层P-epi1和P-epi2。利用众所周知的方法，通过改变掺杂剂气体的流速可以在生长epi层时形成具有子层的epi层。或者，可以通过将掺杂剂注入epi层的上部分来形成子层P-epi1。
子层P-epi1的掺杂剂浓度可以或者大于或者小于子层P-epi2的掺杂剂浓度。MOSFET的阈值电压和穿通击穿是子层P-epi1的掺杂浓度的函数，而MOSFET的击穿电压和开态电阻是子层P-epi2的掺杂浓度的函数。因此，本实施例的MOSFET中，可以独立于雪崩击穿电压和开态电阻设计阈值电压和穿通击穿电压。P-epi层可以包括多于两个的具有不同掺杂浓度的子层。
MOSFET95包括设置于沟槽204中的栅极电极202，其衬有氧化物层。栅极202的上表面凹入沟槽204。氧化物层包括：厚部分206，依据本发明形成，且一般位于沟槽204的底部；相对薄部分210，与沟槽204的侧壁相邻。厚部分206和薄部分210之间是过渡区208，其中氧化物层的厚度从厚部分206至薄部分210逐渐递减。MOSFET100还包括PN结，其在过渡区208中与沟槽204相交。如上所述，在制造MOSFET95期间通过改变氮化物层的厚度，可以变化过渡区208的位置。
MOSFET 95还包括N+源极区214、P+本体接触区216、重叠栅极电极202的厚氧化物层218，和与N+源极区214和P+本体接触区216电接触的金属层220。如虚线所示，MOSFET 95在沟槽204的底部包含高度掺杂区222。如图12O所示在已经形成氮化物层之后，通过注入N型掺杂剂诸如砷或磷，可以产生高度掺杂区222。
图20显示另一可替换的实施例。在MOSFET 98中省略了漏极漂移区，且沟槽230完全地通过P-epi层102延伸入N+衬底100中。本实施例特别适合于低压(例如，5V或更小)MOSFET。
为了增加该器件的击穿电压，可以在N+衬底100的顶部、P-epi层102的下面生长轻掺杂的N型epi层。图21-图25显示该结构的几个实施例。
图21显示相似于图5A所示的MOSFET 70的MOSFET 250，除在N+衬底100的顶部已经生长N-epi层252之外。N-epi层252可以为从1至50μm厚且可以用磷掺杂至从1×1015/cm-3至1×1017/cm-3的浓度。N-epi层252的掺杂浓度可以比P-epi层102的掺杂浓度或者高或者低。
除了生长N-epi层252之外，制造MOSFET 250的方法相似于上面结合图12A-12G所述的制造MOSFET 70的方法。具体而言，如图12G所示，通过沟槽的底部可以注入磷来形成漏极漂移区116。但是设置磷掺杂的能量和剂量来保证漏极漂移区116向下延伸至N-epi层252的上边界，而非至N+衬底100的上边界。
图22显示MOSFET 260，其具有相似于图12I所示的漏极漂移区120的漏极漂移区120。MOSFET 260这样形成，通过注入磷来在沟槽的紧接下方形成N型区(参见图12H)，然后通过加热来扩散磷使得N型区向下和横向扩展来形成漏极漂移区120，如图22所示。
图23显示MOSFET 270，其具有相似于图12K所示的漏极漂移区124的漏极漂移区124。MOSFET 270这样形成，通过注入磷来在接近N-epi层252和P-epi层102的界面处形成N型区(参见图12J)，然后通过加热来扩散磷使得N型区向下和横向扩展来形成漏极漂移区124，如图23所示。
图24显示MOSFET 280，其具有相似于图12M所示的漏极漂移区126的漏极漂移区126。为了制造MOSFET 280，通过高能注入方法，深N层(例如，磷)形成于N-epi层252和P-epi层100的界面。通过沟槽的底部注入N型掺杂剂来在沟槽的紧接下方形成第二N区。然后加热该结构，例如至900至1100℃。深N层向上扩散且第二N区向下扩散直至它们合并，形成N型漏极漂移区126，如图24所示。
图25显示包含由一系列N注入形成的MOSFET 290，该注入以连续增加的能量来产生重叠的注入区128的叠层，相似于图12N所示的结构。叠层128包括四个注入区，但是可以使用少于或多于四个注入来形成叠层。可以不进行显著的扩散(即，没有加热)来形成该叠层，或它可以被加热来扩散掺杂剂和增加注入区的重叠量。
另一组实施例相似于图21-25所示的那些，除了省略厚底部氧化物区150和沟槽的底部镶有氧化物层外，该氧化物层具有与沟槽110的壁镶有的氧化物层170基本相同的厚度。为了制造这种器件，经沟槽的底部110在图12C所示的工艺的阶段注入诸如磷的N型掺杂剂，且省略如图12E和12F所示的氮化物层114的沉积和侧壁隔离物115的形成。如果注入N型掺杂剂使得从沟槽的底部向下延伸，如图12G所示，那么形成MOSFET 300，如图26所示。或者，可以通过遵循结合图12H-12I、12J-12K、12L-12M和12N所示的方法，可以制造那些图所示种类的漏极漂移区。在所有的情况中，漏极漂移区从沟槽110的底部延伸至N-epi层252的结。
虽然已经描述了几个本发明的具体实施例，但是这些实施例仅是说明性的。本领域的技术人员将理解依据本发明的宽的原则可以制造很多附加的实施例。例如，虽然上述的实施例为N沟道MOSFET，但是可以通过反转MOSFET中各种区域的导电性来依据本发明制造P沟道MOSFET。

Claims (36)

1.一种制造沟槽金属-绝缘体-半导体器件的方法，包括：
提供第一导电型的衬底；
在所述衬底上形成第一外延层，所述第一外延层用第一导电型的掺杂剂掺杂至小于所述衬底的掺杂浓度的掺杂浓度；
在所述第一外延层上形成第二外延层，所述第二外延层为第二导电型；
在所述第二外延层中形成沟槽；
在所述沟槽中形成侧壁隔离物；
在所述侧壁隔离物之间且通过所述沟槽的底部注入所述第一导电型的掺杂剂；
于所述侧壁隔离物之间在所述沟槽的底部上形成底部绝缘层；
去除所述侧壁隔离物；
在所述沟槽的侧壁上形成栅极绝缘层，所述栅极绝缘层薄于所述底部绝缘层；和
将导电材料引入所述沟槽。
2.如权利要求1所述的方法，其中，所述侧壁隔离物的形成包括在沟槽中保形地沉积绝缘层和定向地蚀刻所述绝缘层从而在所述沟槽的底部去除部分所述绝缘层，由此接近所述沟槽的壁处留下侧壁隔离物。
3.如权利要求2所述的方法，其中，所述绝缘层包括氮化物。
4.如权利要求1所述的方法，其中，所述第一导电型的掺杂剂的注入包括以一剂量和能量注入掺杂剂，使得所述注入之后且基本没有热扩散的情况下，所述掺杂剂从所述沟槽的底部延伸至所述第一外延层。
5.如权利要求1所述的方法，其中，所述第一导电型的掺杂剂的注入包括以一剂量和能量注入掺杂剂，使得所述注入之后掺杂剂形成位于沟槽的底部下面且不延伸至所述第一外延层的第一导电型的区域，所述方法还包括加热所述第一外延层来向下扩散所述掺杂剂，由此形成在所述沟槽和所述第一外延层之间延伸的漏极漂移区。
6.如权利要求1所述的方法，其中，所述第一导电型的掺杂剂的注入包括以一剂量和能量注入掺杂剂，使得所述注入之后所述掺杂剂形成基本从所述沟槽分开的深层，所述方法还包括加热所述第一外延层以向上扩散所述掺杂剂，由此形成在所述沟槽的底部和所述第一外延层之间延伸的漏极漂移区。
7.如权利要求1所述的方法，其中，所述第一导电型的掺杂剂的注入包括：
以一剂量和能量注入掺杂剂的第一部分，使得所述注入之后所述掺杂剂的第一部分形成第一导电型的区域，所述第一导电型的区域位于所述沟槽的底部且不延伸至所述第一外延层；和
以一剂量和能量注入掺杂剂的第二部分，使得所述注入之后所述掺杂剂的第二部分形成基本上与所述沟槽分开的深层；
所述方法还包括：
加热所述第一外延层以向下扩散所述掺杂剂的第一部分和向上扩散所述掺杂剂的第二部分使得所述第一部分和所述第二部分合并，由此形成在所述沟槽的底部和所述第一外延层之间延伸的漏极漂移区。
8.如权利要求1所述的方法，其中，所述第一导电型的掺杂剂的注入分别包括至少三部分的不同能量的掺杂剂，以形成所述第一导电型的连续的区域的叠层，所述叠层形成在所述沟槽的底部和所述第一外延层之间延伸的漏极漂移区。
9.如权利要求1至8任一所述的方法，其中，所述底部绝缘层的形成包括沉积绝缘层和蚀刻所述绝缘层来形成所述底部绝缘层。
10.如权利要求9所述的方法，其中，所述绝缘层的沉积包括沉积氧化物层。
11.如权利要求10所述的方法，其中，所述绝缘层的沉积包括通过化学气相沉积来沉积绝缘层。
12.如权利要求9所述的方法，其中，所述底部绝缘层是低温氧化物层。
13.如权利要求9所述的方法，其中，所述绝缘层的沉积包括沉积玻璃层。
14.如权利要求1至8任一所述的方法，其中，所述底部绝缘层的形成包括在所述沟槽的底部上热生长氧化物层。
15.如权利要求1至8任一所述的方法，其中，所述底部绝缘层的形成包括沉积材料，所述材料与所述侧壁隔离物相比优先地沉积于所述沟槽的底部。
16.如权利要求1所述的方法，其中所述栅极绝缘层在所述底部绝缘层之后形成。
17.一种沟槽金属-绝缘体-半导体器件，包括：
第一导电型的衬底；
在所述衬底上的第一导电型的第一外延层，所述第一外延层比所述衬底掺杂得较轻；
在所述第一外延层上的第二导电型的第二外延层，沟槽形成于所述第二外延层中；
在所述沟槽中的栅极；
沿所述沟槽的侧壁的栅极绝缘层，所述栅极通过所述栅极绝缘层从所述第二外延层电绝缘；
在所述沟槽底部的底部绝缘层，所述底部绝缘层厚于所述栅极绝缘层；
第一导电型的漏极漂移区，所述漏极漂移区在所述沟槽的底部和所述第一外延层之间延伸，并与所述第二外延层形成PN结，所述PN结在所述沟槽和所述第一外延层之间延伸，
其中，所述PN结对准所述底部绝缘层的边缘。
18.一种制造沟槽金属-绝缘体-半导体器件的方法，包括：
提供第一导电型的衬底；
在所述衬底上形成第一外延层，所述第一外延层用第一导电型的掺杂剂掺杂至小于所述衬底的掺杂浓度的掺杂浓度；
在所述第一外延层上形成第二外延层，所述第二外延层为第二导电型；
在所述第二外延层中形成沟槽；
通过所述沟槽的底部注入所述第一导电型的掺杂剂；
在所述沟槽的底部和侧壁上形成栅极绝缘层；
将导电材料引入所述沟槽，
其中，所述第一导电型的掺杂剂的注入包括以一剂量和能量注入掺杂剂，使得所述注入之后所述掺杂剂形成基本从所述沟槽分开的深层，所述方法还包括加热所述第一外延层以向上扩散所述掺杂剂，由此形成在所述沟槽的底部和所述第一外延层之间延伸的漏极漂移区。
19.一种制造沟槽金属-绝缘体-半导体器件的方法，包括：
提供第一导电型的衬底；
在所述衬底上形成第一外延层，所述第一外延层用第一导电型的掺杂剂掺杂至小于所述衬底的掺杂浓度的掺杂浓度；
在所述第一外延层上形成第二外延层，所述第二外延层为第二导电型；
在所述第二外延层中形成沟槽；
通过所述沟槽的底部注入所述第一导电型的掺杂剂；
在所述沟槽的底部和侧壁上形成栅极绝缘层；
将导电材料引入所述沟槽，
其中，所述第一导电型的掺杂剂的注入包括：
以一剂量和能量注入掺杂剂的第一部分，使得所述注入之后所述掺杂剂的第一部分形成第一导电型的区域，所述第一导电型的区域位于所述沟槽的底部且不延伸至所述第一外延层；和
以一剂量和能量注入掺杂剂的第二部分，使得所述注入之后所述掺杂剂的第二部分形成基本从所述沟槽分开的深层；
所述方法还包括：
加热所述第一外延层以向下扩散所述掺杂剂的第一部分和向上扩散所述掺杂剂的第二部分使得所述第一部分和所述第二部分合并，由此形成在所述沟槽的底部和所述第一外延层之间延伸的漏极漂移区。
20.一种制造沟槽金属-绝缘体-半导体器件的方法，包括：
提供第一导电型的衬底；
在所述衬底上形成第一外延层，所述第一外延层用第一导电型的掺杂剂掺杂至小于所述衬底的掺杂浓度的掺杂浓度；
在所述第一外延层上形成第二外延层，所述第二外延层为第二导电型；
在所述第二外延层中形成沟槽；
通过所述沟槽的底部注入所述第一导电型的掺杂剂；
在所述沟槽的底部和侧壁上形成栅极绝缘层；
将导电材料引入所述沟槽，
其中，所述第一导电型的掺杂剂的注入分别包括至少三部分的不同能量的掺杂剂，以形成所述第一导电型的连续的区域的叠层，所述叠层形成在所述沟槽的底部和所述第一外延层之间延伸的漏极漂移区。
21.一种制造沟槽金属-绝缘体-半导体器件的方法，包括：
提供第一导电型的衬底；
在所述衬底上形成外延层，所述外延层为第二导电型；
在所述外延层中形成沟槽；
在所述沟槽中形成侧壁隔离物；
在所述侧壁隔离物之间且通过所述沟槽的底部注入所述第一导电型的掺杂剂；
在所述侧壁隔离物之间在所述沟槽的底部上形成底部绝缘层；
去除所述侧壁隔离物；
于所述沟槽的侧壁上形成栅极绝缘层，所述栅极绝缘层薄于所述底部绝缘层；和
将导电材料引入所述沟槽。
22.如权利要求21所述的方法，其中，所述侧壁隔离物的形成包括在所述沟槽中保形地沉积绝缘层和定向地蚀刻所述绝缘层来在所述沟槽的底部去除部分的所述绝缘层，由此接近所述沟槽的壁留下侧壁隔离物。
23.如权利要求22所述的方法，其中，所述绝缘层包括氮化物。
24.如权利要求21所述的方法，其中，所述第一导电型的掺杂剂的注入包括以一剂量和能量注入掺杂剂，使得所述注入之后且基本没有热扩散的情况下，所述掺杂剂从所述沟槽的底部延伸至所述衬底。
25.如权利要求21所述的方法，其中，所述第一导电型的掺杂剂的注入包括以一剂量和能量注入掺杂剂，使得所述注入之后所述掺杂剂形成位于沟槽的底部下面且不延伸至所述衬底的第一导电型的区域，所述方法还包括加热所述外延层来向下扩散所述掺杂剂，由此形成在所述沟槽和所述衬底之间延伸的漏极漂移区。
26.如权利要求21所述的方法，其中，所述第一导电型的掺杂剂的注入包括以剂量和能量注入掺杂剂，使得所述注入之后所述掺杂剂形成基本从所述沟槽分开的深层，所述方法还包括加热所述外延层以向上扩散所述掺杂剂，由此形成在所述沟槽的底部和所述衬底之间延伸的漏极漂移区。
27.如权利要求21所述的方法，其中，所述第一导电型的掺杂剂的注入包括：
以一剂量和能量注入掺杂剂的第一部分，使得所述注入之后所述掺杂剂的第一部分形成第一导电型的区域，所述第一导电型的区域位于所述沟槽的底部且不延伸至所述衬底；和
以剂量和能量注入掺杂剂的第二部分，使得所述注入之后所述掺杂剂的第二部分形成基本从所述沟槽分开的深层；
所述方法还包括：
加热所述外延层以向下扩散所述掺杂剂的第一部分和向上扩散所述掺杂剂的第二部分使得所述第一部分和所述第二部分合并，由此形成在所述沟槽的底部和所述衬底之间延伸的漏极漂移区。
28.如权利要求21所述的方法，其中，所述第一导电型的掺杂剂的注入分别包括至少三部分的不同能量的所述掺杂剂，以形成所述第一导电型的连续的区域的叠层，所述叠层形成在所述沟槽的底部和所述衬底层之间延伸的漏极漂移区。
29.如权利要求21至28中任一所述的方法，其中，所述底部绝缘层的形成包括沉积绝缘层和蚀刻所述绝缘层来形成所述底部绝缘层。
30.如权利要求29所述的方法，其中，所述绝缘层的沉积包括沉积氧化物层。
31.如权利要求30所述的方法，其中，所述绝缘层的沉积包括通过化学气相沉积来沉积绝缘层。
32.如权利要求29所述的方法，其中，所述底部绝缘层是低温氧化物层。
33.如权利要求29所述的方法，其中，所述绝缘层的沉积包括沉积玻璃层。
34.如权利要求21至28中任一所述的方法，其中，所述底部绝缘层的形成包括在所述沟槽的底部上热生长氧化物层。
35.如权利要求21至28中任一所述的方法，其中，所述底部绝缘层的形成包括沉积材料，所述材料与所述侧壁隔离物相比优先地沉积于所述沟槽的底部。
36.一种沟槽金属-绝缘体-半导体器件，包括：
第一导电型的衬底；
在所述衬底上的第二导电型的外延层，沟槽形成于所述外延层中；
在所述沟槽中的栅极；
沿所述沟槽的侧壁的栅极绝缘层，所述栅极通过所述栅极绝缘层从所述第二外延层电隔离；
在所述沟槽底部的底部绝缘层，所述底部绝缘层厚于所述栅极绝缘层；
第一导电型的漏极漂移区，所述漏极漂移区在所述沟槽的底部和所述衬底之间延伸，并与所述外延层形成PN结，所述PN结在所述沟槽和所述衬底之间延伸，
其中，所述PN结对准所述底部绝缘层的边缘。
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