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CN101154567B - 形成具有槽电荷补偿区的半导体器件的方法 - Google Patents

形成具有槽电荷补偿区的半导体器件的方法 Download PDF

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CN101154567B CN200710148934XA CN200710148934A CN101154567B CN 101154567 B CN101154567 B CN 101154567B CN 200710148934X A CN200710148934X A CN 200710148934XA CN 200710148934 A CN200710148934 A CN 200710148934A CN 101154567 B CN101154567 B CN 101154567B
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Abstract

在一个实施方案中，形成具有槽电荷补偿结构的半导体器件的方法包括将槽侧壁暴露于降低温度的氢解吸附法以改进单晶体半导体层的形成。

Description

形成具有槽电荷补偿区的半导体器件的方法
技术领域
本发明通常涉及半导体器件，且更具体地说，涉及功率开关器件及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)是一种通用型功率开关器件。MOSFET器件包括源极区、漏极区、在源极区和漏极区之间延伸的沟道区，以及邻近沟道区设置的栅极结构。栅极结构包括邻近沟道区设置并靠薄的电介质层与沟道区分隔开的传导栅电极层。
当MOSFET器件处于导通状态时，向栅极结构施加电压以在源极区和漏极区之间形成传导沟道区，这允许电流流经器件。在截止状态，向栅极结构施加的任何电压都是足够低的以使传导沟道不能形成，因此不会出现电流。在截止状态期间，器件必须支持源极区和漏级区之间的高电压。
当今的高压功率开关市场主要受两个因素驱动：击穿电压(BVdss)和导通电阻(Rdson)。对具体的应用场合来说，要求最低的击穿电压，并且在实际应用中，设计者通常能够满足BVdss的规格。然而，这经常是以Rdson为代价的。对高压功率开关器件的制造者和使用者来说，这种性能的取舍是设计上的主要挑战。
最近，超结(super junction)器件在改进BVdss和Rdson间的取舍问题方面受到了欢迎。在常规的n沟道超结器件中，多个重掺杂扩散的n型区和p型区取代了一个轻掺杂的n型外延区。在导通状态，电流流经重掺杂的n型区，这减小了Rdson。在截止或闭锁状态，重掺杂的n型区和p型区耗尽或彼此补偿以提供高的BVdss。虽然超结器件看上去是有希望的，但是在制造他们时仍存在许多挑战。
因此，需要一种提供低Rdson和高BVdss的高压功率开关器件结构及其制造方法。
发明内容
根据本发明的一个方面，提供了一种形成半导体器件的方法，包括步骤：提供具有第一主表面的半导体材料的区、覆在所述第一主表面上的电介质区以及在所述半导体材料的区内形成的槽；在从1000摄氏度到小于1100摄氏度的温度范围内，将所述槽的表面暴露于氢解吸附过程；以及在将所述槽的表面暴露于氢解吸附过程的步骤之后，形成覆在所述槽的所述表面上的多个单晶半导体层。
根据本发明的另一个方面，提供了一种形成半导体器件的方法，包括步骤：提供具有第一主表面的半导体材料的区、覆在所述第一主表面上的电介质区以及形成在所述半导体材料的区内的槽；在从1000摄氏度到小于1100摄氏度的温度范围、在小于540kgf/m2的减小的压力下将所述槽的表面暴露于氢解吸附过程；以及在将所述槽的表面暴露于氢解吸附过程的步骤之后，形成覆在所述槽的所述表面上的多个单晶半导体层，其中至少两个层包括相反的传导类型，且其中有本征层将所述至少两个层分隔开。
根据本发明的另一个方面，提供了一种形成具有槽电荷补偿结构的半导体器件的方法，包括步骤：提供具有第一主表面的半导体材料的主体；在所述半导体材料的主体内形成槽，所述槽从所述第一主表面延伸，其中所述槽的深宽比从10∶1到30∶1；在存在氢的情况下、在小于540kgf/m2的减小的压力下，将所述槽的表面暴露于从1000摄氏度到小于1100摄氏度的温度范围；在将所述槽的表面暴露于从1000摄氏度到小于1100摄氏度的温度范围的步骤之后，形成覆在所述槽的所述表面上的第一单晶半导体层，其中所述第一单晶半导体层具有第一传导类型；形成覆在所述第一单晶半导体层上的第一缓冲层，其中所述第一缓冲层的掺杂浓度比所述第一单晶半导体层的掺杂浓度小至少一个数量级；将所述半导体材料的主体暴露在升高的温度下以将来自所述第一半导体层的掺杂剂重新分配进所述半导体材料的主体内；形成覆在所述第一缓冲层上的第二缓冲层；以及形成覆在所述第二缓冲层上的第二单晶半导体层，其中所述第二单晶半导体层包括与所述第一传导类型相反的第二传导类型。
附图说明
图1根据本发明阐述了半导体器件的放大的局部剖视图；
图2-8阐述了在制造的各阶段，图1的半导体器件的放大的局部剖视图；以及
图9根据本发明另一个实施方案阐述了半导体器件的一部分的高倍放大的局部剖视图。
为了简明清楚的阐述，附图中的元件未必按比例绘制，且不同附图中的相同参考数字指代相同的元件。另外，为了描述的简化，省略了众所周知的步骤和元件的描述和细节。这里所采用的载流电极是指器件的承载流过该器件的电流的元件，如MOS晶体管的源级或漏级或双极晶体管的发射级或集电极或二极管的阴极或阳极，控制电极是指器件的控制电流通过该器件的元件，如MOS晶体管的栅级或双级晶体管的基极。
虽然在此处将器件解释为某些N沟道器件和P沟道器件，但本领预普通技术人员将理解根据本发明互补的器件也是可以的。为了附图的清楚，器件结构的掺杂区被阐释为通常具有直线的边缘和有精确角度的拐角。然而，本领域技术人员应理解，由于掺杂剂的扩散和活化，掺杂区的边缘通常并不是直线的并且拐角也并不是具有精确的角度的。
此外，本发明的器件可以要么包含单元式设计(cellular design)(其中主体区域是多个单元式区域)，要么是单体设计(其中主体区包括单个区域，其由细长的图案形成，典型地由蛇行的图案形成)。然而，为了便于理解，在整个说明书中将以单元式设计描述本发明的器件。应该理解，期望本发明既包括单元式设计，又包括单体设计或单一基设计。
具体实施方式
图1根据本发明的实施方案显示了绝缘栅极场效应晶体管(IGFET)、MOSFET、超结器件或开关器件或单元10的部分剖视图。作为举例，器件10是许多这种器件中的一种，这种器件与逻辑元件和/或其他元件集成进半导体芯片中，作为功率集成电路的一部分。可替代地，器件10是许多这种器件中的一种，这种器件集成在一起以形成分离晶体管器件。
器件10包括半导体材料区或主体11，这包括，如其电阻在约0.001到0.005欧姆-厘米(ohm-cm)范围内的n型硅衬底，并且可以掺杂砷或其他n型掺杂剂。在所示的实施方案中，衬底12提供了器件10的漏极区，其耦合到传导层13。半导体层14形成在衬底12内或衬底12上，且根据本发明半导体层14是n型或p型的并掺杂的足够轻以便不影响下述槽补偿区的电荷平衡。在一个实施方案中，采用常规的外延生长工艺形成层14。在适合于600伏特(volt)器件的实施方案中，层14是n型掺杂或p型掺杂，其中掺杂浓度在约1.0×1013原子/厘米3(atoms/cm3)到约1.0×1014原子/厘米3，且厚度在约40微米到约60微米数量级。根据器件10的期望的BVdss等级，增大或减小层14的厚度。在可替代的实施方案中，半导体层14包括分级的掺杂分布，其中半导体层14在接近于衬底12处具有较高的掺杂浓度，并逐渐或突然转变成较低的浓度，以平衡半导体层14的厚度。其他材料可以用于半导体材料11的主体或其部分，包括硅-锗、硅-锗-碳、掺碳硅、III-V材料或类似的材料。
器件10还包括间隔填充或部分填充的槽、包含半导体材料层的槽、外延填充区或槽、电荷补偿槽区、深槽电荷补偿区、电荷补偿槽结构或电荷补偿区22。电荷补偿槽22包括或含有多个半导体材料层或多层半导体材料，包括相反传导类型的层，其被一个或多余一个的本征半导体层或缓冲半导体层隔开。除了别的作用外，本征层起到阻止或减少相反传导类型的层(即，两个电荷层)互相混合的作用，这种相互混合被认为会对处于导通状态的器件10的传导效率造成不利影响。正如这里所使用的，电荷补偿通常是指相反传导类型的层的全部电荷基本上被平衡或相等。
在一个实施方案中，填充槽22包括利用单一晶体或单晶(即，并不是多晶)外延生长工艺形成的半导体材料的多层或半导体材料的堆叠层。例如，补偿槽结构22包括p型层23，p型层23形成在槽壁或半导体材料11主体的邻近表面上、或形成且覆在槽壁或半导体材料11主体的邻近表面上、或形成在邻近槽壁或半导体材料11主体的邻近表面处。本征半导体或缓冲层24形成在p型层23上、或形成且覆在p型层23上、或形成在邻近p型层23处。在一个实施方案中，本征层24包括在制造器件10的过程中的不同时刻形成的两个或更多个分隔的层，这将在下面进一步解释。N型层26形成在本征半导体层24上、或形成且覆在本征半导体层24上、或形成在邻近本征半导体层24处，且本征半导体层或缓冲层27形成在n型层26上、或形成且覆在n型层26上、或形成在邻近n型层26处。除了别的作用外，本征层24起到阻止或减少来自层23和26的掺杂剂的混合，这有助于控制电荷平衡和电荷分离。这反过来又提高了器件10的传导效率。除了别的作用外，本征层27起到填充、密封或部分填充槽的作用。
对n沟道器件以及根据本发明来说，当器件10处于导通状态时，n型层26提供了从沟道到漏级的主要的垂直的低电阻电流通道。当器件10处于截止状态时，根据本发明，p型层23和n型层26彼此补偿以提供增大的BVdss特性。应该理解可以采用额外的n型层和p型层，且优选由额外的本征层或缓冲层分隔开。在可替代的实施方案中，以及如图1所示，电介质层28形成且覆在最外面(如，层26和27)上。在一个实施方案中，电介质层28填充槽22内的任何剩余空间。在另一个实施方案中，电介质层28只部分填充槽22内的剩余空间，而留下，如空气间隙或空穴。作为举例，电介质层28包括氧化物或氮化物或其组合。在另一个实施方案中，电介质层28包括覆盖有薄的多晶硅层的薄的热氧化物，且随之有淀积TEOS层。在某些应用场合中，可以观察到覆盖有多晶硅封的薄的氧化物减少了来自淀积氧化物的剪切应力，由此改善了器件性能。还应该理解在热处理过程中，来自层26和23的n型和p型掺杂剂扩散进缓冲层中，且这些个别缓冲层可能会也可能不会出现在最终的器件中。然而，当淀积或形成时，缓冲层24和/或27的掺杂浓度比层23和26低。作为举例，缓冲层24和/或27的掺杂浓度是层23和26的约10到100倍或更少。
作为举例，p型层23和n型层26的每一个的掺杂浓度在约9.0×1016到约3.0×1015原子/厘米3数量级，且每一个的厚度在约0.1微米到约0.3微米。在一个实施方案中，本征半导体层或缓冲层24和27是未掺杂的或掺杂p型掺杂得非常轻，其中掺杂浓度小于约1.0×1014原子/厘米3，且每一个的厚度是约0.1微米到约1.0微米。
来自p型层23的掺杂剂扩散进半导体层14以形成p型区或横向掺杂区或横向扩散区231(以虚线表示)。从邻近槽22横向扩散的P型区231可以完全合并在一起，或者如图1所示可以并不完全合并在一起以使半导体14的一部分仍存在于成品器件中。也就是说，相邻的横向扩散区231之间的实际扩散距离是变化的。
在一个实施方案中，扩散区231包括与半导体层14的传导类型相反的传导类型。此实施方案提供了独特的结构，其中有源器件结构和边缘终端结构(edge terminate structure)(未示出)都形成在相同的层(即，层14)中，但由于横向扩散区231，有源器件(即，器件10)在p型层上，而边缘终端结构形成在与槽22横向分离的n型层14中。
虽然未被显示，应该理解在制造器件10的过程中，来自重掺杂衬底12的n型掺杂剂扩散进填充槽22的较低部分，使得位于衬底12内的填充槽22的这些部分变成更重掺杂的n型。
器件10还包括主体或掺杂区31，其形成在半导体层14内，在填充槽22之间且接近或邻近或毗邻填充槽22，并从半导体材料11主体的主表面18延伸。在一个实施方案中，主体区31横向终止在缓冲层24内且并不横向延伸进或反掺杂n型区27。在一个实施方案中，主体区31包括p型传导性，且掺杂浓度适合于形成作为器件10的传导沟道45工作的反型层。主体区31从主表面18延伸到约1.0到约5.0微米的深度。n型源极区33形成在主体区31内部或其内，且从主表面18延伸到约0.2微米到约0.5微米的深度。一个或更多个p型主体接触区36形成在主体区31内，部分地在源极区33内和/或在源极区33下。主体接触区36被设置成提供到主体区31的较低的接触电阻，并且降低源极区33下的主体区31的薄层电阻，这抑制了寄生双极效应。
在一个实施方案中，器件10还包括n型覆盖区、沟道连接或漏级延伸区32，这形成在填充槽22的上部部分。在一个实施方案中，沟道连接区32邻近主表面18形成，且具有和源极区33相同的掺杂浓度和结深度，且可方便地同时形成。沟道连接区32被设置成将沟道区45连接或电耦合到填充槽22。在一个实施方案中以及如图1所示，器件10还包括邻近、靠近或并置于源极区33的n型轻掺杂源极区37以及邻近、靠近或并置于沟道连接区32的轻掺杂漏级区39。作为举例，轻掺杂源极区37和轻掺杂漏级区39的掺杂浓度分别小于源极区33和沟道连接区32，这将结合图2-8进一步描述。
栅极电介质层43形成在邻近主体区31的主表面18上，或邻近主表面18形成。在一个实施方案中，栅极电介质层43包括氧化硅，且具有约0.05微米到约0.1微米的厚度。在可替代的实施方案中，栅极电介质层43包括氮化硅、五氧化二钽、二氧化钛、钛酸锶钡或其组合，包括与氧化硅的组合，等等。
传导栅极区57形成在栅极电介质层43上。在一个实施方案中，各传导栅极区57介于补偿槽结构22和源极区33之间。传导栅极区57包括，如n型多晶硅，且厚度约0.3微米到约0.5微米。传导栅极区57连同栅极电介质层43形成器件10的控制电极或栅极结构58。栅极结构58被设置成控制器件10中沟道45的形成和电流的传导。
中间层电介质区48形成且覆在主表面18上，并包括，如形成且覆在传导栅极区57上的第一电介质层51以及形成且覆在第一电介质层51和主表面18的其他部分上的第二电介质层61。作为举例，电介质层51包括氧化硅，且厚度从约0.02微米到约0.05微米。电介质层61包括，如淀积氧化物，且厚度为约0.4微米到约1.0微米。
开口形成在中间层电介质区48上以为源极接触层63提供对器件10的接触。如图所示，主表面18的一部分被蚀刻以使源极接触层63既接触源极区33，又接触主体区36。在一个实施方案中，源极接触层63包括钛/氮化钛阻挡层和形成且覆在阻挡层上的铝硅合金，等等。漏级接触层13形成在半导体材料11的区的相对表面上，并包括，如可焊接的金属结构，如钛-镍-银、铬-镍-金等等。
器件10的操作按照如下进行。假设源极端子63在0V电势Vs下工作，栅极区57接收控制电压VG＝5.0v，该电压大于器件10的传导阈值，且漏级端子13在漏级电势VD＝5.0v下工作。VG和VS的值引起主体区31在栅极区57下倒置(invert)以形成沟道45，沟道45将源极区33电连接到沟道连接区32。器件电流ID从漏级端子13流出，经过n型层26、沟道连接区32、沟道45、源极区33流到源极端子63。因此，电流ID垂直流过n型层26以产生低的导通电阻。在一个实施方案中，ID＝1.0安。为了将器件10转换成截止状态，将小于器件10的传导阀值(如，VG＜5.0v)加到栅极区57上。这就移除了沟道45，ID不再流经器件10。在截止状态，当来自主要阻挡结的耗尽区蔓延时，n型层26和p型层23彼此补偿，这提高了BVdss。
现在转向图2-9，根据本发明描述了一种形成槽补偿结构22的方法。图2显示了在制造的初期阶段，器件10的放大的部分剖视图。在上面，结合图1提供了半导体材料11主体的材料特性的示例。在初期阶段，第一电介质层40形成且覆在主表面18上，且包括，如约0.05微米到约0.1微米厚的氧化硅。然后利用标准光刻法步骤为p型主体区31和边缘终端结构(未示出)形成开口。P型主体区31通过电介质层选择性地形成在半导体层14中。在适合于600v器件的实施方案中，硼以约1.0×1013原子/厘米2的剂量以及约160KeV的注入能量注入以形成区31。接着，第二电介质层44形成且覆在第一电介质层40上，第二电介质层44包括，如与第一电介质层40不同的材料。作为举例，当第一电介质层包括氧化硅时，第二电介质层44包括氮化硅。在一个实施方案中，第二电介质层44包括约0.2微米的氮化硅，且采用常规的淀积工艺形成。接着，热处理注入的p型掺杂剂以将掺杂剂扩散到期望的深度来形成区31。作为举例，主体区31具有约3.0到约5.0微米的深度。
图3显示了器件10在制造后续阶段的放大的局部剖视图。硬掩模层71形成且覆在主表面18上并形成图案以通过硬掩模层71、第二电介质层44和第一电介质层40形成开口72以暴露主表面18的部分。作为举例，硬掩模层71包括约1.0微米的淀积氧化物。作为举例，开口72的宽度是约3.0微米到约5.0微米数量级。
接下来，通过半导体层14形成槽122。在一个实施方案中，槽122延伸进衬底12的至少一部分。槽122的深度由半导体层14的厚度确定，该厚度随BVdss变化。本发明的方法适合于从10∶1(深度对宽带)到约30∶1的高长宽比的槽。然而，此方法也适合于低的长宽比。在一个实施方案中，槽122的深度75深达约50到60微米。在一个实施方案中，用基于氟或氯化学试剂蚀刻的深反应离子蚀刻(DRIE)来形成槽122。好几种工艺都可用于DRIE蚀刻，包括低温、高密度等离子法或BoschDRIE法。在一个实施方案中，槽122具有大体垂直的侧壁。
在可替代的实施方案中，槽122具有锥形的轮廓，其中在槽的下表面，槽的深度小于宽度74。在一个实施方案中，槽122的壁斜度在约0.5度到约1.0度之间，且具有基本上扁平的底部或下表面123。已发现与具有圆形下表面的槽相比，在外延生长方法中轻微的锥度是有帮助的，就像基本上扁平的下表面123那样。特别地，具有圆形或曲线形下表面的槽能导致不均匀外延生长填充，这是硅在低索引平面(low index plane)上优选生长的结果，如{110}、{111}和{100}平面。
虽然槽122被描述成多个，但是应该理解槽122可以是单一连续的槽或相连的槽的阵列。可替代地，槽122可以是具有闭合端且被半导体材料11主体的部分分隔开的多个独立槽。
图4显示了器件10在又一制造阶段的放大的部分剖视图。在此点，作为形成填充槽22的第一阶段，在槽122中形成、生长或淀积半导体材料层。在一个实施方案中，利用单晶半导体外延生长技术填充或部分填充槽122。也就是说，单晶或单晶体半导体层在槽122内生长。单晶半导体层比多晶层优选，这是因为多晶层会导致更高的漏电流，这会对器件的性能产生不利的影响。
在第一阶段，半导体材料11主体受到常规的预扩散清洗，然后在槽122的侧壁和下表面上形成薄的热氧化物(未示出)以去除因DRIE阶段造成的任何表面损伤(如凹坑(scalloping))。然后，采用常规的同向性蚀刻工艺(如10∶1的湿氧化物去除)去除薄的热氧化物。接着，将半导体材料11主体放置到外延生长反应器上并进行作为外延生长工艺第一步的预清洗。作为举例，利用ASM E2000外延反应器。在常规的外延生长过程中，通常在从1150摄氏度到1200摄氏度的温度下，进行超过10分钟的预清洗步骤。然而，已经发现这种惯用的预清洗温度范围会在表面18和电介质层40的界面处引起底切现象(undercutting)，这对外延层的后续生长和所得到的结构造成不利影响。已经认为这种影响来自于界面应力引起的半导体原子(如，硅)迁移。底切和迁移效应造成这些区域的膨胀，且进一步导致在后续外延生长过程中，在结构的顶部部分处，多晶体的过量生长。这些问题反过来又制约了接下来的晶片制造，还影响了所得到的器件的质量和可靠性。
在一个实施方案中，半导体材料11的主体在氢气氛中，在小于1150摄氏度的温度下进行预清洗。在一个实施方案中，在氢气氛中，在从约1040摄氏度到约1060摄氏度的温度下，在小于约540kgf/m2(小于约40Torr)的减小的压力下预清洗60秒。在另一个实施方案中，采用约270kgf/m2到约540kgf/m2(在约20Torr到约40Torr之间)的减小的压力。发现这种原位解吸附(in-situ desorption)预清洗步骤使界面的底切现象最少且有助于确保沿着槽122的非常干净的表面(如没有氧化物和污染物的痕迹)，对于单晶外延生长来说，这是值得期望的。
下面的描述根据本发明阐述了用于形成层23和第一本征层233的可选择的外延生长法。接着上述的预清洗步骤，p型层23生长且覆在槽122的表面上。在一个实施方案中，利用二氯二氢硅(dichlorosilane)源气体在从约1050±50摄氏度范围的生长温度下，在小于约540kgf/m2(小于约40Torr)的减小的压力下形成p型层23。
在一个实施方案中，利用下面的条件在等温过程中选择性地形成p型层23：约40标准升(slm)的氢和约250到约500立方米(cc)的二氯二氢硅。在一个实施方案中，所用的HCl的流速是二氯二氢硅的流速的约1.5到约3倍。使用合适的硼掺杂剂源(如，乙硼烷)以使p型层23的掺杂浓度在约3.0×1016到约9.0×1016原子/厘米2数量级，且厚度约0.1微米到0.3微米。
接下来，关闭硼掺杂剂源，净化反应器室，第一本征层233形成且覆在p型层23上。在一个实施方案中，本征层233的厚度约0.1微米到约0.2微米。然后，覆盖层234形成且覆在层233上，且包括，如约0.05微米的热氧化物和约0.1微米的氮化物。接着，主要加热器件10以将p型掺杂剂从层23横向扩散进半导体层14以形成横向扩散的p型区231。在一个实施方案中，在约1100摄氏度下进行了约2小时的退火步骤，这个步骤和所做的调整用以实现掺杂剂期望地迁移进层14中。
在热处理阶段，层234被设置成覆盖p型层23和本征层233以防止掺杂剂从层23向外扩散。而且，在热处理阶段，来自衬底12的n型掺杂剂扩散进层23的部分1200，将部分1200转化成n型。此外，层23中的p型掺杂剂扩散进本征层233，将本征层233转化成p型层23，这在图5-9中显示为连续层。在热处理阶段后，采用常规的蚀刻技术去除覆盖层234。
现在转向图5，本征层或缓冲层24生长且覆在p型层23上，且或者未掺杂，或者非常轻地掺杂p型，其中掺杂浓度小于约2.0×1014原子/厘米3。层24的厚度约0.5微米到约1.5微米。在一个实施方案中，利用下述流动条件在等温过程中可选择地形成本征层24：约40升(slm)的氢和约250到约500立方米(cc)的二氯二氢硅。在一个实施方案中，所用的HCl的流速是二氯二氢硅的流速的约1.5到约3倍。
接着，N型层26选择性地生长且覆在层24上，其生长条件与设置用于层24的生长条件相同，除了添加诸如磷、砷或锑的n型掺杂剂外。在一个实施方案中，n型层26的掺杂浓度为约1.5×1016到约4.5×1016原子/厘米3，且厚度在约02微米到约04微米。在一个实施方案中，在生长n型层26之后，生长本征层27之前，采用净化循环。已发现在n型层26形成后净化掺杂气体或多于一种的掺杂气体能提供具有更陡的掺杂剂分布图的n型层26，这提高了器件10的电荷补偿效应。作为举例，在高流量氢气中，30到60秒的净化循环就足够了。然而，净化时间太长会导致掺杂剂从层26中向外扩散。
接着，本征层或缓冲层27在n型层26上生长。在一个实施方案中，利用类似于层23、24和26所用的生长条件来形成层27。接下来，薄的湿氧化物生长在层27上，接着形成电介质层28，其包括，如具有适合于填充槽122的厚度的淀积氧化物。在一个实施方案中，利用多个步骤来形成电介质层28，在淀积步骤之间进行回蚀(etch-back)或平坦化步骤以确保槽122被填充到期望的高度。应该理解，层23、24、26、27和28的厚度根据槽122的宽度进行调整。
图6显示了在层28向下平坦化、向后平坦化或接近主表面18以形成填充槽122之后，器件10在制造的又一步骤的放大的局部剖视图。作为举例，利用回蚀或化学机械平坦化技术来平坦化这些层。在一个实施方案中，多晶硅层和光阻层形成且覆在电介质层28上，然后利用第二电介质层44作为阻止层将这些层回蚀或平坦化。接着，采用常规工艺去除层44和40。
接下来，栅极电介质层43形成且覆在主表面18上。在一个实施方案中，栅极电介质层43包括氧化硅，且厚度约0.05微米到约0.1微米。传导层，如掺杂的或未掺杂的多晶硅层淀积且覆在栅极电介质层43上并形成图案以形成栅极传导区57。例如，栅极传导区57包括约0.2微米的掺杂的或未掺杂的多晶硅。如果栅极传导区开始未掺杂，那么在形成区32和33的过程中，这些区随后将被掺杂。注意到在一个实施方案中，栅极传导区57与填充槽22分隔(即，并不重叠)一段距离58以允许使用分隔技术(spacer technique)来形成根据本发明的区32、33、37和39。
接着，钝化层形成且覆在主表面18上并形成图案以形成第一电介质层51。作为举例，第一电介质层包括约0.02到约0.1微米的氧化物。然后，分隔层形成且覆在主表面18上并被蚀刻以形成分隔物116。作为举例，分隔物116包括约0.2微米厚的多晶硅。应理解分隔物116的厚度根据区37和39的期望的横向宽度来调整。沟道连接区32和源极区33随后形成，自对准到分隔物116。作为举例，3.0×1015原子/厘米2的磷植入剂量以及80KeV的植入能量用于此掺杂步骤。植入的掺杂剂或者在此步骤中退火和扩散，或者在形成下述的其他掺杂区后退火。
图7显示了器件10在制造的另一个步骤中的放大的局部剖视图。去除分隔物116，然后邻近源极区33和沟道连接区32分别形成轻掺杂的源极区37和轻掺杂的漏极区39。作为举例，约1.0×1014到约3.0×1014原子/厘米2的磷植入剂量以及60KeV的植入能量用于此掺杂步骤。
图8显示了器件10在额外的过程后的放大的局部剖视图。钝化层或电介质层61形成且覆在主表面18上。作为举例，层61包括淀积氧化物且厚度约0.5微米到1.0微米。利用接触光蚀刻步骤形成开口91以在源极区33之上暴露主表面18的部分。接下来，任选的共形的分隔物形成且覆在主表面18上并被蚀刻以在开口91内的层61的侧壁上形成分隔物(未示出)。利用任选的等温蚀刻扩宽如图9所示的靠近层61的外表面处的开口91。然后，主表面18被暴露于蚀刻剂，该蚀刻剂能从半导体层14去除材料以形成凹陷区99。接下来，通过开口91和凹陷区99形成主体接触区36。在一个实施方案中，采用一系列植入剂或一连串植入剂以使主体接触区36包括如图9所示的多个区。在一个实施方案中，利用增加的植入能量采用三次硼植入以提供如图9所示的锥体形状。也就是说，较高的离子植入能量提供更深和更宽的区，而较低的植入能量提供较浅和较窄的区。作为举例，采用从约1.0×1014原子/厘米2到约1.0×1015原子/厘米2的掺杂剂量以及约200KeV的植入能量第一次植入硼，采用从约1.0×1014原子/厘米2到约1.0×1015原子/厘米2的掺杂剂量以及约100KeV的植入能量第二次植入硼，然后采用从约1.0×1014原子/厘米2到约1.0×1015原子/厘米2的掺杂剂量以及25-30KeV的植入能量第三次植入硼以形成区36。在可替代的方法中，在形成电介质层61之前，采用常规的掩模技术形成主体接触区36。然后形成电介质层61和其后的图案。
在形成主体接触区36后，从开口91去除分隔物，源极接触层或传导层63形成且覆在主表面18上。作为举例，形成阻挡结构，如钛/氮化钛，接着形成包括铝或铝合金的层。然后，采用常规的光刻和蚀刻工艺在传导层形成图案以形成如图1所示的源极接触层63。在一个实施方案中，利用的是覆在源接触层63上的最终的钝化层，且该最终的钝化层包括淀积氧化物、淀积氮化物或其组合。接着将器件10变薄，形成接触衬底12的漏极接触层13，就像如图1所示以及结合图1进一步描述的。
图9根据本发明的可替代的实施方案显示了在制造的中间步骤，电荷补偿槽结构器件101的放大的部分剖视图。除了在器件101中，在生长层24、26和/或27时采用改进的外延生长法法，器件101类似于器件10。例如，在生长这些层中的一个或更多个的过程中，利用非选择性的外延生长来形成覆在电介质层71、44和40上的多晶半导体层或多于一个的多晶半导体层114。作为举例，多晶半导体层113包括多晶硅层，且用于为器件101的其他特征提供传导结构或电阻结构，如栅极馈电(gate feed)、电阻、电容板等等。根据期望的厚度，在合适的生长阶段(即，在层24、26和/或27的生长过程中)，形成层113。也就是说，如果期望较厚的多晶层，那么形成带层24的层113。如果期望较薄的多晶层，那么形成带层26或27的层113。
作为举例，在形成层24、26和/或27的过程中，采用下面的生长条件形成层113。首先，利用硅烷源气体生长非选择性的薄外延层，这形成了覆在电介质材料上的多晶体晶种层以及槽1200内的暴露的单晶半导体材料上的单晶层。在一个实施方案中，HCl不与硅烷源气体一起使用。接着，采用结合图4和5描述的工艺条件，利用二氯二氢烷源气体形成槽区内其余的单晶半导体层。在此步骤中，多晶层113的厚度也增大。
本发明的方法提供了可完全重复进行的单晶外延生长，具有整个晶片上不到+/-5％的低的厚度变化、约4-5％的电荷平衡控制以及约1-2％内的电荷靶准确性(charge targeting accuracy)。这些特征在制造有成本效益的电荷补偿器件中是关键的。
总之，已经描述了一种制造具有深槽电荷补偿结构的半导体器件的方法。此方法包括在半导体材料的主体内形成槽，然后在槽内生长或淀积多个单晶半导体层。在生长第一单晶半导体层之前，采用降低温度的氢清洗步骤以减少底切效应并改进结构的生长特性。在形成掺杂的单晶半导体层的其中一个之后，采用短暂的净化步骤以改进对层的掺杂分布的控制。在一个实施方案中，利用源气体的混合物来选择性地和非选择性地形成槽结构的部分。
虽然已经参考本发明的具体实施方案，描述和说明了本发明，但并不期望本发明被限制到这些示例性的实施方案中。例如，此方法可以用于形成包括硅/碳、硅/锗、硅/碳/锗、砷化镓、磷化铟以及其他材料的其他半导体。本领域的技术人员将认识到所做的改变和变化并不背离本发明的主旨。因此，本发明旨在包括所有落入所附权利要求的本发明范围内的修改和变化。

Claims (10)

1.一种形成半导体器件的方法，包括步骤：
提供具有第一主表面的半导体材料的区、覆在所述第一主表面上的电介质区以及在所述半导体材料的区内形成的槽；
在从1000摄氏度到小于1100摄氏度的温度范围内，将所述槽的表面暴露于氢解吸附过程；以及
在将所述槽的表面暴露于氢解吸附过程的步骤之后，形成覆在所述槽的所述表面上的多个单晶半导体层。
2.如权利要求1所述的方法，其中所述暴露的步骤包括在小于540kgf/m2的减小的压力下暴露所述表面，且其中所述暴露的步骤包括将所述表面暴露于所述氢解吸附过程小于60秒的时间。
3.如权利要求1所述的方法，其中所述形成多个单晶半导体层的步骤包括利用二氯二氢硅源气体选择性地形成至少一层单晶半导体层。
4.如权利要求1所述的方法，其中所述形成多个单晶半导体层的步骤包括形成槽电荷补偿结构。
5.如权利要求4所述的方法，还包括步骤：
在所述半导体材料的区内靠近所述第一主表面形成主体区；
在所述主体区形成源极区且与所述槽电荷补偿结构横向分隔开；
在所述源极区和所述槽电荷补偿结构之间形成栅极结构，其中所述栅极结构包括传导栅极区，所述传导栅极区被设置成当所述器件工作时，在所述主体区内形成沟道区；以及
形成在所述槽电荷补偿结构的上部部分形成的沟道连接区，其被设置成当所述器件工作时，将所述沟道区电连接到所述槽电荷补偿结构。
6.如权利要求1所述的方法，其中所述形成多个单晶半导体层的步骤包括步骤：
选择性地形成覆在所述槽的侧壁和下表面上的第二传导类型的第一单晶半导体层；
形成覆在所述第一单晶半导体层上的第一缓冲层，其中当淀积时，所述第一缓冲层的掺杂浓度比所述第一单晶半导体层的掺杂浓度低；以及
形成覆在所述第一缓冲层上的第一传导类型的第二单晶半导体层，所述第一传导类型与所述第二传导类型相反。
7.一种形成半导体器件的方法，包括步骤：
提供具有第一主表面的半导体材料的区、覆在所述第一主表面上的电介质区以及形成在所述半导体材料的区内的槽；
在从1000摄氏度到小于1100摄氏度的温度范围、在小于540kgf/m2的减小的压力下将所述槽的表面暴露于氢解吸附过程；以及
在将所述槽的表面暴露于氢解吸附过程的步骤之后，形成覆在所述槽的所述表面上的多个单晶半导体层，其中至少两个层包括相反的传导类型，且其中有本征层将所述至少两个层分隔开。
8.如权利要求7所述的方法，其中所述形成多个单晶半导体层的步骤包括选择性地形成所述至少两个层中的至少一个。
9.一种形成具有槽电荷补偿结构的半导体器件的方法，包括步骤：
提供具有第一主表面的半导体材料的主体；
在所述半导体材料的主体内形成槽，所述槽从所述第一主表面延伸，其中所述槽的深宽比从10∶1到30∶1；
在存在氢的情况下、在小于540kgf/m2的减小的压力下，将所述槽的表面暴露于从1000摄氏度到小于1100摄氏度的温度范围；
在将所述槽的表面暴露于从1000摄氏度到小于1100摄氏度的温度范围的步骤之后，形成覆在所述槽的所述表面上的第一单晶半导体层，其中所述第一单晶半导体层具有第一传导类型；
形成覆在所述第一单晶半导体层上的第一缓冲层，其中所述第一缓冲层的掺杂浓度比所述第一单晶半导体层的掺杂浓度小至少一个数量级；
将所述半导体材料的主体暴露在升高的温度下以将来自所述第一单晶半导体层的掺杂剂重新分配进所述半导体材料的主体内；
形成覆在所述第一缓冲层上的第二缓冲层；以及
形成覆在所述第二缓冲层上的第二单晶半导体层，其中所述第二单晶半导体层包括与所述第一传导类型相反的第二传导类型。
10.如权利要求9所述的方法，其中所述暴露表面的步骤包括将所述表面暴露小于60秒的时间。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679146B2 (en) * 2006-05-30 2010-03-16 Semiconductor Components Industries, Llc Semiconductor device having sub-surface trench charge compensation regions
DE102007004320A1 (de) * 2007-01-29 2008-07-31 Infineon Technologies Ag Halbleiterbauelement mit vertikalen Strukturen von hohem Aspektverhältnis und Verfahren zur Herstellung einer kapazitiven Struktur in einem Halbleiterkörper
US7745846B2 (en) * 2008-01-15 2010-06-29 Ciclon Semiconductor Device Corp. LDMOS integrated Schottky diode
US7902075B2 (en) * 2008-09-08 2011-03-08 Semiconductor Components Industries, L.L.C. Semiconductor trench structure having a sealing plug and method
US7943465B2 (en) * 2009-01-26 2011-05-17 Semiconductor Components Industries, Llc Method for manufacturing a semiconductor component
US7989293B2 (en) * 2009-02-24 2011-08-02 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US8114684B2 (en) * 2009-03-02 2012-02-14 Robert Bosch Gmbh Vertical hall effect sensor with current focus
CN102122668B (zh) * 2010-01-11 2012-11-28 世界先进积体电路股份有限公司 半导体结构及其制造方法
CN102254796B (zh) * 2010-05-20 2014-05-21 上海华虹宏力半导体制造有限公司 形成交替排列的p型和n型半导体薄层的方法
JP2012064706A (ja) * 2010-09-15 2012-03-29 Toshiba Corp 双方向定電圧ダイオード
JP2013062344A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
US9070765B2 (en) * 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage
US9466698B2 (en) * 2013-03-15 2016-10-11 Semiconductor Components Industries, Llc Electronic device including vertical conductive regions and a process of forming the same
JP6054272B2 (ja) * 2013-09-13 2016-12-27 株式会社東芝 半導体装置
US9525035B2 (en) 2014-12-08 2016-12-20 Texas Instruments Incorporated Vertical high-voltage MOS transistor and method of forming the same
WO2019068001A1 (en) * 2017-09-29 2019-04-04 The Texas A&M University System MANUFACTURE OF LATERAL SUPERJUNCTION DEVICES BY SELECTIVE EPITAXY

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703292B1 (en) * 1999-07-14 2004-03-09 Koninklijke Philips Electronics N.V. Method of making a semiconductor wafer having a depletable multiple-region semiconductor material
CN1538531A (zh) * 2003-04-16 2004-10-20 ��������ͨ���о�Ժ 肖特基势垒晶体管及其制造方法
CN1822389A (zh) * 2005-02-15 2006-08-23 半导体元件工业有限责任公司 具有深槽电荷补偿区的半导体器件及方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5571738A (en) 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
WO1997029518A1 (de) 1996-02-05 1997-08-14 Siemens Aktiengesellschaft Durch feldeffekt steuerbares halbleiterbauelement
US5872421A (en) 1996-12-30 1999-02-16 Advanced Vision Technologies, Inc. Surface electron display device with electron sink
US6191446B1 (en) 1998-03-04 2001-02-20 Advanced Micro Devices, Inc. Formation and control of a vertically oriented transistor channel length
US5998288A (en) 1998-04-17 1999-12-07 Advanced Micro Devices, Inc. Ultra thin spacers formed laterally adjacent a gate conductor recessed below the upper surface of a substrate
US6355955B1 (en) 1998-05-14 2002-03-12 Advanced Micro Devices, Inc. Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation
US6278165B1 (en) 1998-06-29 2001-08-21 Kabushiki Kaisha Toshiba MIS transistor having a large driving current and method for producing the same
DE19839970C2 (de) 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
US6210999B1 (en) 1998-12-04 2001-04-03 Advanced Micro Devices, Inc. Method and test structure for low-temperature integration of high dielectric constant gate dielectrics into self-aligned semiconductor devices
US6255152B1 (en) 1999-10-01 2001-07-03 United Microelectronics Corp. Method of fabricating CMOS using Si-B layer to form source/drain extension junction
US6509240B2 (en) 2000-05-15 2003-01-21 International Rectifier Corporation Angle implant process for cellular deep trench sidewall doping
US6479352B2 (en) 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6512267B2 (en) 2001-04-12 2003-01-28 International Rectifier Corporation Superjunction device with self compensated trench walls
US6410955B1 (en) 2001-04-19 2002-06-25 Micron Technology, Inc. Comb-shaped capacitor for use in integrated circuits
EP1267415A3 (en) * 2001-06-11 2009-04-15 Kabushiki Kaisha Toshiba Power semiconductor device having resurf layer
DE10131249A1 (de) * 2001-06-28 2002-05-23 Wacker Siltronic Halbleitermat Verfahren zur Herstellung eines Films oder einer Schicht aus halbleitendem Material
JP2003133444A (ja) * 2001-08-10 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
US6576516B1 (en) 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
US7285823B2 (en) * 2005-02-15 2007-10-23 Semiconductor Components Industries, L.L.C. Superjunction semiconductor device structure
KR100674982B1 (ko) * 2005-07-06 2007-01-29 삼성전자주식회사 반도체 소자의 제조방법
US7554137B2 (en) * 2005-10-25 2009-06-30 Infineon Technologies Austria Ag Power semiconductor component with charge compensation structure and method for the fabrication thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6703292B1 (en) * 1999-07-14 2004-03-09 Koninklijke Philips Electronics N.V. Method of making a semiconductor wafer having a depletable multiple-region semiconductor material
CN1538531A (zh) * 2003-04-16 2004-10-20 ��������ͨ���о�Ժ 肖特基势垒晶体管及其制造方法
CN1822389A (zh) * 2005-02-15 2006-08-23 半导体元件工业有限责任公司 具有深槽电荷补偿区的半导体器件及方法

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