CN100505319C - 栅控二极管及其形成方法 - Google Patents
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Abstract
一种面积高效的栅控二极管，包括第一种导电类型的半导体层、在邻近半导体层上表面的半导体层中形成的第二种导电类型的有源区、以及至少一个基本上垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极。栅控二极管的第一端与沟槽电极电连接，并且至少第二端与有源区电连接。作为在所述第一和第二端之间施加的电压电势的函数，栅控二极管在至少第一种模式和第二种模式之一下操作。第一种模式的特征在于在基本上围绕着沟槽电极的半导体层中产生反转层。栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容基本上大于第二电容。
Description
技术领域
本发明涉及半导体器件，并且更具体地说涉及栅控二极管及其形成技术。
背景技术
公知栅控二极管的电压放大特性在高性能且低电压存储电路的设计中是所希望的。但是主要因为为了实现足够的电容，通常需要平面栅控二极管结构非常大，所以栅控二极管结构面积高效的实现仍然是难以捉摸的。典型地，栅控二极管的“开”电容，可以定义为当正向偏置器件时与其相关的电容，必须是与栅控二极管连接的总负载电容的5-10倍。这就需要二极管的栅面积大约为连同栅控二极管使用的负载晶体管的几倍，尤其是在致密封装的电路中(例如存储单元)可能导致成本显著增加。
栅控二极管结构两个简单的实现如图1所示，其中栅控二极管的电容特性基于标准的具有两个源/漏区102的金属-氧化物-半导体场效应晶体管(MOSFET)结构100，或者基于具有一个源/漏区的MOS结构150。当MOS结构100、150的任一个的栅极104在反转以下偏置时，在该结构的第一和第二端(端1和端2)之间电容非常小。MOS器件中的反转典型地定义为通过向器件施加外电压所获得的载流子类型的变化。反转产生在MOS器件中引起漏电流的自由载流子。与反转以下偏置的器件相关的小的电容主要由寄生电容，举例来说如MOS器件的栅极104的边缘和给定源区/漏区102之间的叠加电容组成。当在反转之上偏置栅极104时，主要由于在MOS结构100、150中沿着沟道106形成反转层，在栅控二极管的两端之间发现大的电容(例如栅极氧化物反转电容)。
与MOS结构有关的总电容主要取决于平面布局的面积，对于大的栅控二极管其由有源区上的栅极支配。为了增加电容，必须增加栅控二极管栅极104的宽度(W)或长度(L)。因为在叠加电容基本上保持不变时反转电容增加，所以增加长度是优选的。但是，栅控二极管的长度受到载流子从源/漏区102向沟道106中间移动所需的飞越时间(transit time)限制(取决于设计，通常为几百纳米(nm))。
MOS结构或者可以包含联系在一起形成栅控二极管的第二端的源极和漏极接触，如同在MOSFET 100的情况中，或者只包含两个接触之一，如同在MOS结构150的情况中。使用源极和漏极接触两者使载流子飞越时间降低达2倍，这在某些高速应用中是重要的。因为源极和漏极间的布局是对称的，所以使用对称的接触也使MOSFET结构的电容对于叠加错误更不敏感。但是，这种设计不可取地需要较大的布局面积并且使叠加电容加倍。
因此，需要不会受常规栅控二极管结构所表现出的一个或多个问题影响的改进的栅控二极管结构，以及其形成技术。
发明内容
本发明通过以其示例性的实施方案在现有的平面栅控二极管设计上提供面积效率增加的沟槽型栅控二极管而满足了上述需求。通过在基本上垂直的维度上延伸栅控二极管的栅电极，可以有益地增加栅控二极管的电容而不会显著增加栅控二极管的平面布局面积。
根据本发明的一个方面，面积高效的栅控二极管包括第一种导电类型的半导体层、在邻近半导体层上表面的半导体层中形成的第二种导电类型的有源区，以及至少一个基本上垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极，所述有源区围绕着所述沟槽电极的整个顶部。栅控二极管的第一端与沟槽电极电连接，并且至少第二端与有源区电连接。作为在所述第一和第二端之间施加的电压电势的函数，栅控二极管在至少第一种模式和第二种模式之一下操作。第一种模式的特征在于在基本上围绕着沟槽电极的半导体层中产生反转层。栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容基本上大于第二电容。
在优选的实施方案中，沟槽电极包括采用导电材料填充的沟槽。沟槽的薄绝缘层衬里的侧壁和底部在导电材料和有源区与半导体层之间提供了电隔离。因为栅控二极管的操作主要依靠在沟槽电极周围形成反转层，所以不需要埋置的板接触。由这种结构提供的电容使平面布局面积与沟槽周边的侧壁结合。使用标准的互补金属-氧化物半导体层(CMOS)技术可以容易地将这种器件与MOSFET器件集成，通常用来开关栅控二极管。
根据本发明的另一个实施方案，集成电路包括至少一个栅控二极管。栅控二极管包括第一种导电类型的半导体层和在邻近半导体层上表面的半导体层中形成的第二种导电类型的有源区。栅控二极管还包括至少一个基本上垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极，所述有源区围绕着所述沟槽电极的整个顶部。第一端与沟槽电极电连接，并且至少第二端与有源区电连接。作为在所述第一和第二端之间施加的电压电势的函数，栅控二极管在至少第一种模式和第二种模式之一下操作。第一种模式的特征在于在基本上围绕着沟槽电极的半导体层中产生反转层。栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容基本上大于第二电容。
根据本发明的第三实施方案，形成栅控二极管的方法包括如下步骤：在第二种导电类型的半导体层中形成第一种导电类型的有源区，所述有源区在邻近半导体层的上表面处形成；形成至少一个基本上垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极，所述有源区围绕着所述沟槽电极的整个顶部；形成与沟槽电极电连接的第一端；以及形成与有源区电连接的至少第二端。作为在所述第一和第二端之间施加的电压电势的函数，栅控二极管在至少第一种模式和第二种模式之一下操作，所述第一种模式的特征在于在基本上围绕着沟槽电极的半导体层中产生反转层。栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容基本上大于第二电容。
本发明的这些和其它特征及优点将从结合附图阅读的下面示例性实施方案的详细说明中变得明显。
附图说明
图1是说明两个传统的栅控二极管装置的剖视图和相应的俯视平面图。
图2是描述了可以使用本发明技术的示例性栅控二极管电路应用的示意图。
图3是说明根据本发明一个实施方案形成的两个沟槽型栅控二极管结构的剖视图和相应的俯视平面图。
图4是说明根据本发明实施方案形成的包括多个沟槽的沟槽型栅控二极管的剖视图和相应的俯视平面图。
图5是说明根据本发明实施方案形成的、每个结构包括平面导体的两个沟槽型栅控二极管结构的剖视图和相应的俯视平面图。
图6是说明根据本发明实施方案形成的、每个结构包括在相同加工步骤中形成的沟槽电极和平面导体的两个沟槽型栅控二极管结构的剖视图和相应的俯视平面图。
图7是说明根据本发明另一个方面形成的包括埋置氧化物层的沟槽型栅控二极管结构的剖视图和相应的俯视平面图。
图8是说明根据本发明另一个方面与串联MOSFET器件集成的沟槽型栅控二极管的剖视图和相应的俯视平面图。
图9是说明根据本发明实施方案与串联MOSFET器件集成的沟槽型栅控二极管的剖视图和相应的俯视平面图。
图10是说明根据本发明实施方案使用混合取向技术与串联MOSFET器件集成的沟槽型栅控二极管的剖视图和相应的俯视平面图。
具体实施方式
将在示例性的沟槽型栅控二极管结构的上下文中说明本发明。但是应当理解本发明不局限于此或者任何其它的特定半导体结构。更确切地说，本发明更一般适用于有益地增加栅控二极管的电容而不显著增加栅控二极管布局面积的技术。尽管本文参考具体的CMOS制造方法说明了本发明的实现，但是应当理解本发明不局限于这种制备方法，并且可以相似地使用其它适当的制造方法(例如双极、BiCMOS等)，正如本领域技术人员明显可知的那样。
如前面所述，栅控二极管的优点是它特别适合用于高性能且低电压的电路应用，举例来说如读出放大器和存储单元体系结构，但是栅控二极管不局限于这些应用。图2显示了示例性的读出放大器电路200和三个晶体管一个二极管(3T-1D)动态随机存取存储(DRAM)单元202，每个都使用栅控二极管204。在这些示例性的栅控二极管应用中，栅控二极管典型地与串联MOSFET器件(series MOSFET device)206连接，如图所示。
在简单的栅控二极管结构中，栅控二极管的电容特性可以基于标准的MOSFET器件。当MOSFET器件的栅极在反转以上偏置时，主要由于在MOSFET器件中沿着沟道形成反转层，在两端(例如阳极和阴极)之间发现大的电容(例如栅极氧化物反转电容)。与MOSFET器件有关的总电容主要取决于平面布局的面积，对于大的栅控二极管其由有源区上的栅极支配。照惯例，为了增加栅控二极管的电容，必须增加栅控二极管栅极的宽度或者长度。
图3是根据本发明一个实施方案形成的、至少一部分示例性的面积高效的栅控二极管结构300和302的剖视图(剖面)和相应的俯视平面图(布局图)。应当理解附图中所示的各层和/或区域可以没有按照比例绘制。此外，为了容易解释，在给定的图中没有明确表示在这些集成电路结构中共同使用的那种类型的一层或多层半导体层。这并非暗示在实际的集成电路器件中省略了没有明确表示出的半导体层。
每个栅控二极管结构300、302包括半导体层衬底308。例如通过传统的注入和扩散方法在邻近衬底上表面313处的衬底308中形成至少一个有源区304。优选例如通过传统的注入步骤，采用已知浓度水平的杂质，以便按照需要选择性改变衬底导电性，掺杂有源区304，通常将其定义为可以形成有源部件的衬底区域。有源区304可以具有与其相关的导电类型(例如n-型)，其与衬底308的导电类型(例如p-型)相反。根据电路应用，可以使用p-和n-型二极管。衬底杂质浓度(或者类型)不是关键的，因为只要有源区不像传统的MOS器件源/漏区一样重掺杂，器件将主要充分地起作用。在本发明示例性的实施方案中，采用与源/漏区相反的杂质类型轻度至中度地掺杂有源区(例如轻p-型有源区对n+源/漏区)。
尽管也可以使用诸如但不局限于锗(Ge)、砷化镓(GaAs)等的替代材料，但是衬底308通常由(例如具有<100>或<111>晶体取向的)单晶硅形成。此外，优选通过添加杂质或者掺杂剂以改变材料的导电性(例如n-型或p-型)来改性衬底308。在本发明优选的实施方案中，衬底308是p-型导电性并因此可以称作p-衬底。可以通过例如由扩散或注入步骤向衬底材料中添加所需浓度(例如每立方厘米大约5×1018-大约5×1019个原子)的p-型杂质或者掺杂剂(例如硼)以按照需要改变材料的导电性来形成p-衬底。在至少一部分衬底308上形成外延层(未显示)。尽管本发明不局限于外延层和/或衬底的任意特定厚度，但是如果使用，外延层的厚度典型地远小于衬底308的厚度(例如在微米量级)。此处所述的所有概念都适用于n+和p+栅控二极管。
本文可以使用的术语“半导体层”指可以在上面和/或其中形成其它材料的任意半导体材料。半导体层可以包括单层，举例来说如衬底308、或者它可以包括多层，举例来说如衬底和外延层。半导体晶片包括具有或者不具有外延层的衬底，并且优选包括在衬底上形成的一层或多层其它半导体层。术语“晶片”通常可以与术语“硅本体”相互交换使用，因为典型地使用硅作为包含半导体材料的晶片。应当理解尽管此处使用一部分半导体晶片来说明本发明，但是术语“晶片”可以包括多管芯晶片、单管芯晶片、或者在上面可以形成半导体结构的半导体材料的任何其它布置。
根据本发明的重要方面，通过在第三个维度(例如垂直)上延伸栅控二极管的电容器，将栅控二极管300，302有利地制造成更加面积高效。举例来说，可以通过在衬底308中形成沟槽电极309来实现这一点。尽管沟槽电极不局限于任意特定的深度值，但是沟槽电极309在衬底308中的垂直深度优选为大约几千埃。沟槽电极309包括穿过有源区304并且至少部分进入衬底308中形成的沟槽310。然后，例如使用标准的沉积或者沟槽填充方法采用导电材料312，举例来说如多晶硅、金属(例如铝)等填充沟槽310。沟槽310中的导电材料312优选通过薄的绝缘层314与衬底308和有源区304电隔离，绝缘层可以包含在沟槽侧壁和底部上形成的介电材料(例如二氧化硅、氮化硅等)。绝缘层314可以称为衬里。侧壁和底部形成沟槽310的内部周边。举例来说，可以使用常规的氧化方法在沟槽310的侧壁和底部上形成绝缘层314。在形成栅控二极管结构的过程中，优选在沟槽电极沉积之前形成隔离的电介质。
优选在衬底308的上表面313上形成电介质隔离层316。电介质隔离层316可以包括二氧化硅、或者替代的绝缘材料(例如氮化硅等)。可以使用标准的氧化或沉积方法来形成电介质隔离层316。可以穿过电介质隔离层316形成接触通路318和320，分别给栅控二极管300，302的有源区304和沟槽电极309提供电连接。可以通过例如用反应性离子刻蚀(RIE)或者替代的刻蚀方法产生穿过电介质隔离层316的各个开口，并且用金属(例如铝、金等)或者替代的导电材料填充所述开口来形成接触通路318，320。接触通路318与有源区304电连接，而接触通路320与沟槽电极309电连接。可以使用接触322来连接接触通路与导电体(未显示)，用来电连接栅控二极管与可以在衬底或者其它半导体结构上形成的其它电路元件(例如键合焊盘)。
沟槽电极309在栅控二极管300，302中起着栅极的作用并且在栅控二极管的正常操作期间在沟槽侧壁和底部周围形成反转层。当施加到沟槽电极上的电压电势大于器件的阈值时形成这种反转层，这与沟槽电极309的功函和有源区304的功函之间的差值，以及沟槽绝缘层314的厚度和有源区的掺杂浓度有关。与此状态下的栅控二极管相关的电容将是沟槽310的侧壁和底部相关的各自电容之和的函数。当施加到沟槽电极上的电压电势小于器件的阈值时不形成这种反转层，并且与栅控二极管相关的电容简单地就是叠加电容，其明显小于反转电容。因此，栅控二极管结构在至少两种模式之一下操作。在第一种模式中，与高电容模式相应，施加到栅控二极管沟槽电极上的电压电势大于器件的阈值电压，而在第二种模式中，与低电容模式相应，施加到的电压电势小于器件的阈值电压。
与标准的平面设计相比，本发明的栅控二极管布置可以提供每单位面积明显更大的电容。此外，与平面结构不同，可以在沟槽型栅控二极管结构中平行布置多个有源区接触而不会增加栅控二极管的叠加电容。但是，从各自的布局中明显可见因为有源区304围绕着沟槽电极309的整个顶部，所以沟槽型栅控二极管的载流子飞越时间不受接触方式的影响。只要在有源区304内形成沟槽，沟槽310自身的对准不是关键的(例如沟槽对准不会显著影响电容值)。
优选在衬底308中围绕着栅控二极管结构300，302形成隔离区306，用来电隔离栅控二极管结构与可以在相同衬底308上形成的其它电路元件和/或结构。隔离区306优选包括绝缘材料，举例来说如二氧化硅、氮化硅等，并且例如可以使用标准的氧化和/或氧化物沉积方法来形成。替代地，例如通过使用浅沟槽隔离(STI)工艺，通过在衬底308中产生沟槽或者其它开口并且用绝缘材料(例如二氧化硅)填充该沟槽来形成隔离区306。
图4是描述了根据本发明另一个实施方案形成的示例性栅控二极管结构400的剖视图(剖面)和相应的俯视平面图(布局图)。与图3中所示并且在本文中所述的栅控二极管结构300，302相似，形成栅控二极管400作为沟槽型栅控器件。但是在本实施方案中，栅控二极管400包括多个穿过有源区304并且至少部分进入衬底308中以进一步增加栅控二极管电容的沟槽电极402、404、406和408。优选以与前面结合图3的栅控二极管300所说明的沟槽电极相似的方法形成沟槽电极402、404、406、408。具体地说，每个沟槽电极402、404、406、408优选包括在衬底308中形成的相应的沟槽410并且用导电材料412填充。导电材料412通过在沟槽410的侧壁和底部上形成的绝缘层414与有源区304和衬底308隔离。
尽管栅控二极管结构400中沟槽电极的布置不局限于所示布置，但是优选按阵列形成沟槽电极402、404、406、408。同在图3中所示的栅控二极管300，302一样，只要在有源区304内形成沟槽，沟槽410自身的对准不是关键的(例如沟槽对准不会显著影响电容值)。尽管显示了四个沟槽电极，但是本发明不局限于任何特定数量的沟槽电极。沟槽电极402、404、406、408在衬底308中的垂直深度不局限于任何特定的值。另外，不一定所有沟槽电极402、404、406、408都形成为具有相同的深度。
与例如在DRAM应用中所用的深沟槽(例如典型地在几微米的量级)不同，在用于电接触的沟槽(或多个沟槽)的底部和侧壁周围不需要注入或者掺杂步骤。代替地，如前面所解释，本发明的栅控二极管的操作主要依靠在沟槽电极的周围形成反转层。因为通过施加超过阈值水平的电压电势可以选择性地控制反转层，所以根据本发明形成的栅控二极管结构在至少两种电容模式之一下操作。尽管沟槽电极在衬底中的深度不限于任何特定的值，但是因为与DRAM应用所需的电容相比，栅控二极管应用中所需的电容典型地是更适中的，所以沟槽深度将显著小于DRAM中所用的深度。沟槽深度在至少一个方面中受到载流子从邻近衬底308上表面313处的沟槽上部周围的有源区到达沟槽底部所需的时间常数(即载流子飞越时间)的限制。
因为这种沟槽浅，可以使用STI限定工艺(常用的CMOS隔离技术)同时形成图案化。这将导致基本上与图3中所示的隔离区306相同深度的沟槽。尽管隔离的衬里可以允许独立优化沟槽和栅控二极管，但是可以使用STI衬里作为栅控二极管绝缘层314。但是，将需要单独的填充步骤用导电材料312填充栅控二极管沟槽并且用介电材料填充STI隔离区306。
图5是描述了根据本发明实施方案形成的两个示例栅控二极管结构500和502的剖视图(剖面)和相应的俯视平面图(布局图)。栅控二极管结构500和502与图3的栅控二极管300，302相似，一个例外是向栅控二极管结构500，502中添加了栅电极504，或者替代的导电平面结构。具体地说，栅控二极管结构500，502包括在第二种导电类型(例如p-型)的衬底中形成的第一种导电类型(例如n-型)的有源区506。优选邻近衬底508的上表面形成有源区506并且典型地与也在邻近衬底上表面的衬底中形成的电介质隔离区510接界。例如使用常规的注入和扩散工艺，在有源区506中形成一个或多个源/漏区512。栅控二极管500包括与源/漏区512的单个连接511，并且栅控二极管502包括与源/漏区的多个连接。
与图3中所示的栅控二极管300，302相似，栅控二极管500，502每个还包括在衬底508中形成的沟槽电极514。沟槽电极514包括穿过有源区506并且至少部分进入衬底508中的沟槽516。例如使用标准的沉积或沟槽填充工艺，采用导电材料518，举例来说如多晶硅、金属(例如铝)等填充沟槽516。沟槽516中的导电材料518优选通过薄的绝缘层520与衬底508和有源区506电隔离，绝缘层可以包含在沟槽侧壁和底部上形成的介电材料(例如二氧化硅、氮化硅等)。
通过在沟槽电极514上方覆盖栅电极504并且在栅电极和沟槽电极之间提供直接接触，可以将沟槽516周围的平面区更高效地用于附加电容。栅电极504优选包括导电材料，例如但不局限于多晶硅、金属(例如铝)等。栅控二极管502与标准的MOSFET器件相似，只是包括否则将是MOSFET沟道区的沟槽电极514。如同在结合图3和4所述的栅控二极管结构中一样，因为优选由栅电极504覆盖沟槽电极514周围的整个区域，所以沟槽516的对准不是关键的(基本上不会显著影响电容值)。
图6中显示了示例性沟槽型栅控二极管500，502的变体。参考图6，描述了沟槽型栅控二极管600和602，其中在相同的工艺步骤中形成栅电极和导电材料填充的沟槽516。例如，可以通过保形多晶硅沉积来实现这一点，其基本上填充沟槽516，然后在衬底508的上表面上方、越过沟槽开口的上周边侧向延伸(例如基本上与衬底的上表面平行)，从而形成集成的栅极和沟槽电极600。在标准的CMOS工艺中，这将在栅氧化之前简单地需要对栅控二极管的沟槽刻蚀。另外，只要在栅控二极管的有源区506中形成沟槽516，栅控二极管结构600，602中的沟槽对准不是关键的。
图7是根据本发明另一个实施方案，在绝缘体上硅(SOI)衬底上形成的沟槽型栅控二极管700的剖视图和相应的俯视平面图。SOI结构通常包括在衬底704的上表面上形成的埋置氧化物层702。埋置氧化物层可以由二氧化硅、氮化硅等，或者替代的绝缘材料形成。邻近衬底的上表面，在衬底704中形成一个或多个有源区706。例如通过使用注入和扩散工艺，可以采用公知浓度水平的杂质(例如硼、磷、砷等)掺杂有源区706。在本发明的示例性实施方案中，有源区706是n-型导电性并且衬底704是p-型导电性。栅控二极管700还包括在埋置氧化物层702的上表面上形成的SOI有源区716。SOI有源区716通过在埋置氧化物层702上形成的SOI隔离区718彼此隔离。优选在SOI有源区716和SOI隔离区718上表面的至少一部分上形成电介质隔离层720。SOI膜包括SOI有源区716和在埋置氧化物层702上形成的SOI隔离区718。
优选在栅控二极管700中形成沟槽电极708。可以按照与上面结合图3中所示的栅控二极管300，302描述的沟槽电极309一致的方式形成沟槽电极708。具体地说，沟槽电极优选包括至少部分穿过埋置氧化物层702形成的沟槽710。然后用导电材料712(例如多晶硅、金属等)填充沟槽710，其通过在沟槽侧壁和底部上形成的绝缘层714而与埋置氧化物层隔离。
当减薄SOI膜的厚度时，沟槽710的底部可以到达埋置的氧化物，这将消除沿着沟槽底部的电容。另外，在先进的CMOS技术中，重掺杂的源和漏区经常向SOI层的底部延伸，这就消除了为栅控二极管行为提供反转电容的侧壁区。结果，越过埋置氧化物层702并且向衬底704内刻蚀示例性栅控二极管700中的沟槽710，从而可以在埋置氧化物层的下方形成栅控二极管的反转电容。或者单独遮挡或者穿过用来形成各自衬底接触722的一个或多个开口，附加向有源区706中的深注入，提供了与栅控二极管700的有效源/漏电接触。
在块材(buIk)CMOS技术中，根据本发明的另一个方面，在图8中显示了MOSFET器件与沟槽型栅控二极管的串联组合。从图中明显可见在与相应的串联MOSFET器件802相同的衬底801上形成了示例的沟槽型栅控二极管800，使用在沟槽型栅控二极管和MOSFET之间形成独立隔离区804来实现并且具有独立的接触806和808。根据本文所述的本发明的技术形成沟槽型栅控二极管800，并且可以以本领域技术人员公知的常规的方法形成MOSFET器件802。
图9是描述了包含与串联MOSFET器件904集成的沟槽型栅控二极管902的示例性结构900的剖视图和相应的俯视平面图。从图中明显可见，通过使用埋置氧化物层702在垂直维度上提供隔离，使用SOI衬底实现了与图8的实施方案相比更致密的实施。通过刻蚀沟槽型栅控二极管902的沟槽电极906，穿过埋置氧化物层702直接与MOSFET器件904相邻，使用与图7中所述相似的结构在埋置氧化物层的下方形成栅控二极管器件。
优选跨过沟槽电极906的上部和MOSFET器件904的源/漏区914形成硅化物桥908，用于电连接沟槽型栅控二极管902与MOSFET器件。可以使用具有或者不具有硅化物桥908的普通接触通路910给沟槽型栅控二极管902和MOSFET904结提供电连接。在结构900中形成第二接触通路916给沟槽型栅控二极管902的有源区912提供电连接。第三接触通路918给MOSFET 904的第二源/漏区920提供电连接。
SOI埋置氧化物层702提供了与沟槽型栅控二极管902的另一端(例如接触通路916)的垂直隔离，从而在栅控二极管和MOSFET 904之间不需要独立的平面隔离区。因此与图8中所示的集成结构相比，在基本上更小的布局面积中形成了MOSFET和沟槽型栅控二极管之间的串联连接。MOSFET 904或者沟槽型栅控二极管902任一个的器件类型(例如N或P)(它们可以是相同或不同的类型)不会影响基本器件结构，并且将只确定阻断水平注入掩模(block-level implant mask)的极性。
图10是描述了根据本发明的另一个方面，使用标准的混合取向技术(HOT)，或者替代的将SOI和块材技术合并到部分SOI衬底中的工艺技术，与MOSFET 1002集成的示例性沟槽型栅控二极管1000的剖视图和相应的俯视平面图。参考图10，可以在不使用附加的注入或深衬底接触通路的情形下实现与图9中所示相似的结构。通过用导电材料1006填充块材STI沟槽1004，否则其将使块材部分1001与芯片的SOI部分1003隔离，可以形成沟槽电极1008。沿着沟槽1004的侧壁和底部边缘形成栅控二极管。
同图9中一样，可以使用硅化物桥1010和/或接触通路1012使沟槽电极1008与SOI中的有源区1014电接触。“假栅”电极1016优选偏向沟槽电极1008的一侧，从而阻止沟槽电极该侧上的硅化物桥接。例如使用扩展接触通路1012，或者替代的连接装置使这种假栅极1016与沟槽电极1008连接，并且在沟槽电极1008的顶角周围提供更大的栅控二极管电容。优选在与MOSFET 1002相对的栅电极1016的一侧上通过一边的有源区1020形成沟槽型栅控二极管1000的第二端1018。
可以在集成电路中实现至少一部分本发明的沟槽型栅控二极管结构。在形成集成电路中，典型地在半导体晶片的表面上以重复的图案制造多个相同的管芯。每个管芯包括本文所述的器件，并且可以包括其它结构和/或电路。从晶片中切割出或者划出单个管芯，然后封装成集成电路。本领域技术人员将知道怎样划切晶片并且封装管芯以产生集成电路。认为如此制造的集成电路是本发明的一部分。
尽管已经参考附图在本文中说明了本发明的示例性实施方案，但是应当理解本发明不局限于那些精确的实施方案，并且本领域技术人员在其中可以做出各种其它变化和修改而不会背离附加权利要求的范围。
Claims (24)
1.一种栅控二极管结构，其包括：
第一种导电类型的半导体层；
在邻近半导体层上表面的半导体层中形成的第二种导电类型的有源区；以及
至少一个垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极，所述有源区围绕着所述沟槽电极的整个顶部；
与沟槽电极电连接的第一端；并且
与有源区电连接的至少第二端；
其中作为在所述第一和第二端之间施加的电压电势的函数，栅控二极管在至少第一种模式和第二种模式之一下操作，所述第一种模式的特征在于在围绕着沟槽电极的半导体层中产生反转层，所述栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容大于第二电容。
2.权利要求1的栅控二极管结构，其中所述至少一个沟槽电极包括垂直穿过有源区延伸并且至少部分进入半导体层的沟槽，采用导电材料填充所述沟槽，所述导电材料通过在沟槽侧壁和底部上形成的绝缘层与有源区和半导体层隔离。
3.权利要求2的栅控二极管结构，其中由刻蚀工艺形成沟槽。
4.权利要求2的栅控二极管结构，其中由浅沟槽隔离STI工艺形成沟槽。
5.权利要求2的栅控二极管结构，其还包括邻近半导体层上表面形成的栅极，所述栅极在半导体层的上表面的上方并且与半导体层的上表面平行而延伸，所述栅极与沟槽电极电连接。
6.权利要求5的栅控二极管结构，其中在沟槽侧壁和底部上形成的所述绝缘层越过沟槽上周边的开口，在衬底上表面上方侧向延伸，从而使栅极与有源区电隔离。
7.权利要求5的栅控二极管结构，其中由保形多晶硅沉积来填充沟槽，并且在衬底上表面的上方，越过沟槽开口的上周边侧向延伸，从而形成集成的沟槽电极和栅极，所述栅极在越过沟槽上周边的开口延伸的至少一部分绝缘层上形成。
8.权利要求5的栅控二极管结构，其中沟槽中的所述导电材料与栅极同时形成，从而栅极与沟槽电极集成在一起。
9.权利要求1的栅控二极管结构，其还包括多个沟槽电极，所述多个沟槽电极中每个垂直穿过有源区延伸并且至少部分进入半导体层中。
10.权利要求1的栅控二极管结构，其还包括邻近半导体层上表面形成的栅极，所述栅极在半导体层的上表面的上方并且与半导体层的上表面平行而延伸，所述栅极与沟槽电极电连接。
11.权利要求1的栅控二极管结构，其还包括在整个有源区的不同点处连接有源区的多个端子，所述多个端子连接在一起并且形成第二端。
12.权利要求1的栅控二极管结构，其中所述栅控二极管在绝缘体上硅的衬底上形成。
13.权利要求1的栅控二极管结构，其中所述第一和第二端通过在所述第一和第二端之间形成的电介质层彼此电隔离。
14.权利要求1的栅控二极管结构，其还包括在半导体层的上表面上形成的并且至少在有源区上方延伸的埋置氧化物层，所述至少一个沟槽电极垂直地穿过埋置氧化物层和有源区延伸并且至少部分进入半导体层中，所述至少第二端垂直地穿过埋置氧化物层延伸，从而与有源区电接触。
15.权利要求1的栅控二极管结构，其还包括在半导体层中形成的MOSFET器件，所述MOSFET器件包含源区、漏区以及栅极。
16.一种包括至少一个栅控二极管的集成电路，所述至少一个栅控二极管包括：
第一种导电类型的半导体层；
在邻近半导体层上表面的半导体层中形成的第二种导电类型的有源区；
至少一个垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极，所述有源区围绕着所述沟槽电极的整个顶部；
与沟槽电极电连接的第一端；并且
与有源区电连接的至少第二端；
其中作为在所述第一和第二端之间施加的电压电势的函数，所述至少一个栅控二极管在至少第一种模式和第二种模式之一下操作，所述第一种模式的特征在于在围绕着沟槽电极的半导体层中产生反转层，所述栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容大于第二电容。
17.权利要求16的集成电路，其还包括在半导体层中形成的并且与所述栅控二极管集成的MOSFET器件，所述MOSFET器件包含源区、漏区以及栅极。
18.权利要求16的集成电路，其中所述至少一个沟槽电极包括垂直穿过有源区延伸并且至少部分进入半导体层的沟槽，采用导电材料填充所述沟槽，所述导电材料通过在沟槽侧壁和底部上形成的绝缘层与有源区和半导体层隔离。
19.权利要求16的集成电路，其中所述至少一个栅控二极管还包括邻近半导体层上表面形成的栅极，所述栅极在半导体层的上表面的上方并且与半导体层的上表面平行而延伸，所述栅极与沟槽电极电连接。
20.权利要求16的集成电路，其中所述至少一个栅控二极管的第一和第二端通过在所述第一和第二端之间形成的电介质层彼此电隔离。
21.权利要求16的集成电路，其中所述至少一个栅控二极管包括多个沟槽电极，多个沟槽电极中每个垂直穿过有源区延伸并且至少部分进入半导体层中。
22.权利要求16的集成电路，其中所述至少一个栅控二极管还包括在整个有源区的不同点处连接有源区的多个端子，所述多个端子连接在一起并且形成第二端。
23.一种形成栅控二极管的方法，所述方法包括步骤：
在第二种导电类型的半导体层中形成第一种导电类型的有源区，所述有源区在邻近半导体层的上表面处形成；
形成至少一个垂直穿过有源区延伸并且至少部分进入半导体层的沟槽电极，所述有源区围绕着所述沟槽电极的整个顶部；
形成与沟槽电极电连接的第一端；以及
形成与有源区电连接的至少第二端；
其中作为在所述第一和第二端之间施加的电压电势的函数，所述栅控二极管在至少第一种模式和第二种模式之一下操作，所述第一种模式的特征在于在围绕着沟槽电极的半导体层中产生反转层，所述栅控二极管在第一种模式中具有第一电容并且在第二种模式中具有第二电容，所述第一电容大于第二电容。
24.权利要求23的方法，其中所述形成至少一个沟槽电极的步骤还包括步骤：
形成垂直穿过有源区延伸并且至少部分进入半导体层中的沟槽；
在所述沟槽的侧壁和底部上形成绝缘层；以及
采用导电材料填充所述沟槽，所述导电材料通过所述绝缘层与有源区和半导体层隔离。
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| KR102316293B1 (ko) * | 2017-09-18 | 2021-10-22 | 삼성전자주식회사 | 반도체 장치 |
| CN108962880B (zh) * | 2018-07-17 | 2024-05-03 | 昆山思特威集成电路有限公司 | 一种高密度多层堆叠mim电容器及像素电路与成像装置 |
| US10680087B2 (en) | 2018-09-05 | 2020-06-09 | Nxp B.V. | Gated diode having fingers with elevated gates |
| WO2020062275A1 (zh) | 2018-09-30 | 2020-04-02 | 华为技术有限公司 | 栅控二极管及芯片 |
| CN111312802B (zh) * | 2020-02-27 | 2022-01-28 | 电子科技大学 | 低开启电压和低导通电阻的碳化硅二极管及制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978259A (en) * | 1997-07-22 | 1999-11-02 | Semicon Co., Ltd. | Semiconductor memory device |
| CN1627435A (zh) * | 2003-12-11 | 2005-06-15 | 国际商业机器公司 | 栅控二极管存储器单元及其写入方法 |
| CN1691204A (zh) * | 2004-01-05 | 2005-11-02 | 国际商业机器公司 | 使用栅控二极管的存储器单元及其使用方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225697A (en) * | 1984-09-27 | 1993-07-06 | Texas Instruments, Incorporated | dRAM cell and method |
| US4713678A (en) * | 1984-12-07 | 1987-12-15 | Texas Instruments Incorporated | dRAM cell and method |
| US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| US5793075A (en) * | 1996-07-30 | 1998-08-11 | International Business Machines Corporation | Deep trench cell capacitor with inverting counter electrode |
| US5981332A (en) * | 1997-09-30 | 1999-11-09 | Siemens Aktiengesellschaft | Reduced parasitic leakage in semiconductor devices |
| US8324667B2 (en) | 2004-01-05 | 2012-12-04 | International Business Machines Corporation | Amplifiers using gated diodes |
| US7385251B2 (en) * | 2006-01-18 | 2008-06-10 | International Business Machines Corporation | Area-efficient gated diode structure and method of forming same |
-
2006
- 2006-01-18 US US11/334,170 patent/US7385251B2/en not_active Expired - Fee Related
- 2006-12-26 JP JP2006348919A patent/JP5089163B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-05 CN CNB2007100018433A patent/CN100505319C/zh not_active Expired - Fee Related
- 2007-01-15 TW TW096101396A patent/TW200742095A/zh unknown
-
2008
- 2008-03-19 US US12/051,116 patent/US7884411B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978259A (en) * | 1997-07-22 | 1999-11-02 | Semicon Co., Ltd. | Semiconductor memory device |
| CN1627435A (zh) * | 2003-12-11 | 2005-06-15 | 国际商业机器公司 | 栅控二极管存储器单元及其写入方法 |
| CN1691204A (zh) * | 2004-01-05 | 2005-11-02 | 国际商业机器公司 | 使用栅控二极管的存储器单元及其使用方法 |
Also Published As
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