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KR102316293B1 - 반도체 장치 - Google Patents

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KR102316293B1
KR102316293B1 KR1020170119813A KR20170119813A KR102316293B1 KR 102316293 B1 KR102316293 B1 KR 102316293B1 KR 1020170119813 A KR1020170119813 A KR 1020170119813A KR 20170119813 A KR20170119813 A KR 20170119813A KR 102316293 B1 KR102316293 B1 KR 102316293B1
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South Korea
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threshold voltage
pattern
substrate
voltage control
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이동수
김상용
장진규
정원근
현상진
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삼성전자주식회사
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Abstract

반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터를 포함할 수 있다. 상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 수직적으로 적층된 복수의 채널들을 갖는 반도체 장치에 관한 것이다.
엠비씨펫(MBCFET)에서 채널 사이의 거리가 점차 작아짐에 따라서, 배리어막의 두께를 조절하여 상기 MBCFET의 타깃 문턱전압을 구현하는 것이 어려워지고 있다. 즉, 상대적으로 높은 문턱전압을 갖도록 형성되는 MBCFET에서 배리어막이 큰 두께를 갖도록 형성됨에 따라서, 채널 사이에 일함수 금속막이 형성될 공간을 확보하지 못할 수 있으며, 이에 따라 타깃 문턱전압을 구현할 수 없는 문제점이 발생한다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터를 포함할 수 있다. 상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다.
상기 본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터와, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들, 상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제3 소스/드레인 층들, 및 상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴, 제3 문턱전압 조절 패턴, 및 제3 일함수 금속 패턴을 포함하는 제3 게이트 구조물을 구비하고, 상기 제2 문턱전압보다 큰 제3 문턱전압을 갖는 제3 트랜지스터를 포함할 수 있다. 상기 각 제1 및 제3 문턱전압 조절 패턴들의 두께는 상기 제2 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다..
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 제1 및 제2 영역들을 포함하는 기판 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 양의 제1 문턱전압을 갖는 제1 트랜지스터와, 상기 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들, 상기 기판의 제1 영역 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 양의 제2 문턱전압을 갖는 제2 트랜지스터와, 상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들, 상기 기판의 제2 영역 상에 형성되어 상기 제3 채널들의 양측에 각각 연결된 제3 소스/드레인 층들, 및 상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴 및 제3 문턱전압 조절 패턴을 포함하는 제3 게이트 구조물을 구비하고, 음의 제3 문턱전압을 갖는 제3 트랜지스터를 포함할 수 있다. 상기 제1 문턱전압 조절 패턴은 제1 물질을 포함하는 제1 패턴을 포함하고, 상기 제2 문턱전압 조절 패턴은 제2 물질을 포함하는 제2 패턴을 포함하며, 상기 제3 문턱전압 조절 패턴은 상기 제1 및 제2 패턴들을 포함할 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들, 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비할 수 있다. 상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같을 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들, 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물, 상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들, 및 상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비할 수 있다. 상기 제1 채널들 사이에 형성된 상기 제1 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께는 상기 제2 채널들 사이에 형성된 상기 제2 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께보다 작거나 이와 같을 수 있다.
상기 본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 반도체 장치는, 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들, 상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들, 및 상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비할 수 있다. 상기 제1 채널들 사이에 형성된 상기 제1 일함수 패턴 부분의 상기 수직 방향으로의 두께는 상기 제1 문턱전압 조절 패턴의 측벽으로부터 상기 기판 상면에 평행한 수평 방향으로 적층된 상기 제1 일함수 금속 패턴 부분의 수평 방향으로의 두께보다 작을 수 있다.
예시적인 실시예들에 따른 MBCFET에 포함된 채널들 사이의 수직 거리가 작아지더라도, 상기 MBCFET은 원하는 문턱전압을 가질 수 있다.
도 1, 2a, 2b, 3a 및 3b는 예시적인 실시예들에 따른 제1 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 제1 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 18 내지 20은 예시적인 실시예들에 따른 제2 내지 제4 반도체 장치들을 각각 설명하기 위한 단면도들이다.
도 21, 22, 23a 및 23b는 예시적인 실시예들에 따른 제5 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 24는 예시적인 실시예들에 따른 제6 반도체 장치를 설명하기 위한 단면도이다.
도 25, 26, 27a 및 27b는 예시적인 실시예들에 따른 제8 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
도 1, 2a, 2b, 3a 및 3b는 예시적인 실시예들에 따른 제1 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 1은 평면도이고, 도 2a 및 2b는 도 1의 A-A'선을 따라 절단한 단면도들이며, 도 3a는 도 1의 B-B'선 및 C-C선을 따라 절단한 단면도이고, 도 3b는 도 3a의 X 및 Y 영역의 확대 단면도이다.
이하에서는 기판(100) 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1, 2a, 2b, 3a 및 3b를 참조하면, 상기 제1 반도체 장치는 기판(100) 상에 형성된 제1 및 제2 반도체 패턴들(126, 128), 제1 및 제2 에피택시얼 막들(212, 214), 및 제1 및 제2 게이트 구조물들(282, 284)을 포함할 수 있다. 또한, 상기 제1 반도체 장치는 제1 및 제2 액티브 핀들(102, 104), 소자 분리 패턴(130), 제1 및 제2 게이트 스페이서들(182, 184), 내부 스페이서(200), 및 절연막(220)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 제1 영역(I)은 상대적으로 낮은 전압이 인가되는 저전압 영역일 수 있으며, 제2 영역(II)은 상대적으로 높은 전압이 인가되는 고전압 영역일 수 있다.
제1 및 제2 액티브 핀들(102, 104)은 각각 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제3 방향으로 돌출될 수 있으며, 각각 상기 제1 방향으로 연장될 수 있다. 도면 상에서는 제1 및 제2 영역들(I, II) 상에 각각 하나의 제1 및 제2 액티브 핀들(102, 104)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 각각 복수의 제1 및 제2 액티브 핀들(102, 104)이 상기 제2 방향을 따라 서로 이격되도록 형성될 수 있다.
제1 및 제2 액티브 핀들(102, 104)의 측벽은 소자 분리 패턴(130)에 의해 감싸질 수 있다. 제1 및 제2 액티브 핀들(102, 104)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으며, 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 반도체 패턴(126)은 제1 액티브 핀(102)의 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있으며, 제2 반도체 패턴(128)은 제2 액티브 핀(104) 상면으로부터 상기 제3 방향을 따라 서로 이격되도록 복수의 층들에 각각 형성될 수 있다. 제1 및 제2 반도체 패턴들(126, 128)이 형성되는 층들은 서로 동일한 높이에 위치할 수 있다. 도면 상에서는 각 제1 및 제2 반도체 패턴들(126, 128)이 3개의 층들에 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도면 상에서는 제1 및 제2 액티브 핀들(102, 104) 상의 각 층들에 각각 하나의 제1 및 제2 반도체 패턴들(126, 128)이 형성된 것만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격되도록 복수의 제1 및 제2 반도체 패턴들(126, 128)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 패턴들(126, 128)은 실리콘, 게르마늄 등의 반도체 물질을 포함하는 나노시트일 수 있다. 혹은, 각 제1 및 제2 반도체 패턴들(126, 128)은 나노와이어일 수도 있다.
예시적인 실시예들에 있어서, 제1 및 제2 반도체 패턴들(126, 128)은 각각 이를 포함하는 제1 및 제2 트랜지스터들의 채널 역할을 수행할 수 있으며, 이에 따라 각각 제1 및 제2 채널들로 지칭될 수도 있다.
제1 에피택시얼 막(212)은 제1 액티브 핀(102) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제1 반도체 패턴들(126)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 제1 에피택시얼 막(212)의 상부는 제1 게이트 스페이서(182)의 하부 측벽에 접촉할 수 있다. 또한, 제2 에피택시얼 막(214)은 제2 액티브 핀(104) 상면으로부터 상기 제3 방향으로 연장되어, 복수의 층들에 형성된 제2 반도체 패턴들(128)의 상기 제1 방향으로의 양측에 공통적으로 접촉하여 이들에 연결될 수 있다. 제2 에피택시얼 막(214)의 상부는 제2 게이트 스페이서(184)의 하부 측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 에피택시얼 막들(212, 214)은 n형 불순물이 도핑된 단결정 실리콘 탄화물 혹은 단결정 실리콘을 포함할 수 있으며, 이에 따라 엔모스(NMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다. 이와는 달리, 각 제1 및 제2 에피택시얼 막들(212, 214)은 p형 불순물이 도핑된 실리콘-게르마늄을 포함할 수도 있으며, 이에 따라 피모스(PMOS) 트랜지스터의 소스/드레인 층 역할을 수행할 수도 있다. 제1 및 제2 에피택시얼 막들(212, 214)은 각각 제1 및 제2 소스/드레인 층들로 지칭될 수도 있다.
제1 및 제2 게이트 구조물들(282, 284)은 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성되어, 제1 및 제2 반도체 패턴들(126, 128)을 각각 둘러쌀 수 있다. 도면 상에서는 제1 및 제2 게이트 구조물들(282, 284)이 각각 하나의 제1 및 제2 액티브 핀들(102, 104) 상에 형성된 제1 및 제2 반도체 패턴들(126, 128)만을 커버하는 것으로 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제1 및 제2 게이트 구조물들(282, 284)은 각각 상기 제2 방향으로 연장되어, 상기 제2 방향을 따라 서로 이격되도록 형성된 복수의 제1 및 제2 액티브 핀들(102, 104) 상에 각각 형성된 제1 및 제2 반도체 패턴들(126, 128)을 커버할 수도 있다.
도면 상에서는 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 하나의 제1 및 제2 게이트 구조물들(282, 284)만이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 및 제2 게이트 스페이서들(182, 184)은 각각 제1 및 제2 게이트 구조물들(282, 284)의 상기 제1 방향으로의 양 측벽들 상부 및 상기 제2 방향으로의 양 측벽들을 커버할 수 있으며, 제1 및 제2 게이트 구조물들(282, 284)의 상기 제1 방향으로의 양 측벽들의 하부와 제1 및 제2 에피택시얼 막들(212, 214) 사이에는 내부 스페이서(200)가 형성될 수 있다.
제1 및 제2 게이트 스페이서들(182, 184)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 내부 스페이서(200)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일 실시예에 있어서, 내부 스페이서(200)의 상기 제1 방향으로의 두께는 각 제1 및 제2 게이트 스페이서들(182, 184)의 두께와 같을 수 있다.
제1 게이트 구조물(282)은 각 제1 반도체 패턴들(126)의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴(262), 및 제1 일함수 금속 패턴(272)을 포함할 수 있으며, 상기 제1 게이트 절연 패턴은 순차적으로 적층된 제1 인터페이스 패턴(242) 및 제1 고유전 패턴(252)을 포함할 수 있다.
제1 인터페이스 패턴(242)은 제1 액티브 핀(102) 상면 및 제1 반도체 패턴들(126)의 표면에 형성될 수 있고, 제1 고유전 패턴(252)은 제1 인터페이스 패턴(242)의 표면, 내부 스페이서(200)의 내측벽, 및 제1 게이트 스페이서(182)의 내측벽 상에 형성될 수 있으며, 제1 문턱전압 조절 패턴(262)은 제1 고유전 패턴(252) 상에 형성될 수 있고, 제1 일함수 금속 패턴(272)은 상기 제3 방향으로 서로 이격된 제1 반도체 패턴들(126) 사이의 공간 및 최상층 제1 반도체 패턴(126) 상부에서 제1 게이트 스페이서(182)의 내부로 정의되는 공간을 채울 수 있다.
제1 인터페이스 패턴(242)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 고유전 패턴(252)은 예를 들어, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다.
제1 문턱전압 조절 패턴(262)은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 티타늄 산탄질화물, 티타늄 실리콘 질화물, 티타늄 실리콘 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 알루미늄 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다. 제1 일함수 금속 패턴(272)은 예를 들어, 티타늄 알루미늄, 티타늄 알루미늄 산화물, 티타늄 알루미늄 탄화물, 티타늄 알루미늄 질화물, 티타늄 알루미늄 산질화물, 티타늄 알루미늄 탄질화물, 티타늄 알루미늄 탄산질화물 등을 포함할 수 있다.
제1 게이트 구조물(282)은 소스/드레인 층 역할을 수행하는 제1 에피택시얼 막(212), 및 채널 역할을 수행하는 제1 반도체 패턴(126)과 함께 제1 트랜지스터를 형성할 수 있다. 상기 제1 트랜지스터는 제1 에피택시얼 막(212)에 도핑된 불순물의 도전형에 따라 엔모스 트랜지스터 혹은 피모스 트랜지스터일 수 있다. 상기 제1 트랜지스터는 상기 제3 방향을 따라 적층된 복수의 제1 반도체 패턴들(126)을 포함할 수 있으며, 이에 따라 엠비씨펫(MBCFET)일 수 있다.
상기 제1 트랜지스터는 제1 문턱전압을 가질 수 있으며, 상기 제1 문턱전압은 제1 일함수 금속 패턴(272) 및 제1 문턱전압 조절 패턴(262)에 의해 구현될 수 있다. 예를 들어, 제1 일함수 금속 패턴(272)이 티타늄 알루미늄 탄화물을 포함하고 제1 문턱전압 조절 패턴(262)이 티타늄 질화물을 포함하는 경우, 제1 문턱전압 조절 패턴(262)은 제1 일함수 금속 패턴(272)에 포함된 알루미늄의 확산을 저지하는 역할을 수행할 수 있으며, 제1 문턱전압 조절 패턴(262)의 두께에 따라 알루미늄 확산 정도가 조절되어 상기 제1 문턱전압이 구현될 수 있다.
제2 게이트 구조물(284)은 각 제2 반도체 패턴들(128)의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴(264), 및 제2 일함수 금속 패턴(274)을 포함할 수 있으며, 상기 제2 게이트 절연 패턴은 순차적으로 적층된 제2 인터페이스 패턴(244) 및 제2 고유전 패턴(254)을 포함할 수 있다.
제2 인터페이스 패턴(244), 제2 고유전 패턴(254), 및 제2 일함수 금속 패턴(274)은 각각 제1 인터페이스 패턴(242), 제1 고유전 패턴(252), 및 제1 일함수 금속 패턴(272)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 문턱전압 조절 패턴(264)은 제1 문턱전압 조절 패턴(262)이 포함하는 전술한 물질들을 포함할 수 있다.
제2 게이트 구조물(284)은 소스/드레인 층 역할을 수행하는 제2 에피택시얼 막(214), 및 채널 역할을 수행하는 제2 반도체 패턴(128)과 함께 제2 트랜지스터를 형성할 수 있다. 이때, 상기 제2 트랜지스터는 제2 에피택시얼 막(214)에 도핑된 불순물의 도전형에 따라 엔모스 트랜지스터 혹은 피모스 트랜지스터일 수 있다. 또한, 상기 제2 트랜지스터는 복수의 제2 반도체 패턴들(128)을 포함하는 엠비씨펫일 수 있다.
상기 제2 트랜지스터는 제2 문턱전압을 가질 수 있으며, 상기 제2 문턱전압은 제2 일함수 금속 패턴(274) 및 제2 문턱전압 조절 패턴(264)에 의해 구현될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 트랜지스터들은 엔모스 트랜지스터들일 수 있다. 이때, 상기 제2 트랜지스터가 갖는 상기 제2 문턱전압은 상기 제1 트랜지스터가 갖는 상기 제1 문턱전압보다 클 수 있다. 이에 따라, 제1 및 제2 일함수 금속 패턴들(272, 274)이 서로 동일한 물질을 포함하고, 제1 및 제2 문턱전압 조절 패턴들(262, 264)이 서로 동일한 물질을 포함하는 경우, 제2 문턱전압 조절 패턴(264)의 두께가 제1 문턱전압 조절 패턴(262)의 두께보다 큰 것이 일반적이다.
하지만 예시적인 실시예들에 따르면, 제1 및 제2 문턱전압 조절 패턴들(262, 264)은 서로 다른 물질을 포함할 수 있으며, 제2 문턱전압 조절 패턴(264)의 제5 두께(T5)가 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)보다 작거나 혹은 이와 같을 수 있다. 일 실시예에 있어서, 제1 및 제2 문턱전압 조절 패턴들(262, 264)은 각각 티타늄 질화물 및 티타늄 실리콘 질화물을 포함할 수 있으며, 티타늄 실리콘 질화물을 포함하는 제2 문턱전압 조절 패턴(264)의 알루미늄의 확산 저지 특성이 티타늄 질화물을 포함하는 제1 문턱전압 조절 패턴(262)의 알루미늄 확산 저지 특성보다 우수하다. 이에 따라, 상기 제2 트랜지스터에서 제2 문턱전압 조절 패턴(264)이 상대적으로 작은 두께를 갖더라도 상대적으로 높은 문턱전압이 구현될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향으로 적층된 제1 반도체 패턴들(126) 사이의 거리 혹은 제2 반도체 패턴들(128) 사이의 거리는 대략 10나노미터 이하일 수 있다. 이와 같이 수직 방향으로 적층된 채널들 사이의 거리가 감소함에 따라서, 이들 사이에 문턱전압 조절 패턴 및 일함수 금속 패턴을 충분한 두께로 형성하지 못할 수 있다. 예를 들어, 상대적으로 높은 값을 갖는 상기 제2 문턱전압을 구현하기 위해서, 종래 방식으로는 제2 문턱전압 조절 패턴(264)을 큰 두께로 형성해야 하며, 이에 따라 제2 일함수 금속 패턴(274)이 형성될 공간이 부족할 수 있다.
하지만 예시적인 실시예들에 있어서, 제2 문턱전압 조절 패턴(264)이 제1 문턱전압 조절 패턴(262)에 비해 높은 확산 저지 특성을 갖는 물질을 포함함으로써, 작은 두께로도 큰 문턱전압을 구현할 수 있으며, 이에 따라 제2 일함수 금속 패턴(274)도 충분한 두께로 형성될 수 있다.
도 2a에는, 상기 제2 트랜지스터에 포함된 제2 일함수 금속 패턴(274)의 제2 반도체 패턴들(128) 사이에 형성된 부분의 수직 방향으로의 제3 두께(T3)가 상기 제1 트랜지스터에 포함된 제1 일함수 금속 패턴(272)의 제1 반도체 패턴들(126) 사이에 형성된 부분의 수직 방향으로의 제2 두께(T2)에 비해 오히려 더 큰 것이 도시되어 있다.
한편, 채널들 사이의 거리가 좁아짐에 따라서, 상기 제1 트랜지스터에 포함된 제1 일함수 금속 패턴(272)의 제1 반도체 패턴들(126) 사이에 형성된 부분의 수직 방향으로의 제2 두께(T2)가 제1 문턱전압 조절 패턴(262)의 측벽으로부터 상기 제2 방향으로 적층된 제1 일함수 금속 패턴(272) 부분의 수평 방향으로의 제1 두께(T1)의 2배보다 작은 것 및 1배보다 작은 것이 각각 도 2a 및 2b에 도시되어 있다.
이와는 달리, 상기 제2 트랜지스터에 포함된 제2 일함수 금속 패턴(274)의 제2 반도체 패턴들(128) 사이에 형성된 부분의 수직 방향으로의 제3 두께(T3)가 제2 문턱전압 조절 패턴(264)의 측벽으로부터 상기 제2 방향으로 적층된 제2 일함수 금속 패턴(274) 부분의 수평 방향으로의 제1 두께(T1)의 2배와 동일하거나 이보다 큰 것이 도 2a에 도시되어 있다.
한편, 절연막(220)은 제1 및 제2 게이트 스페이서들(182, 184)의 측벽을 둘러싸면서 제1 및 제2 에피택시얼 막들(212, 214)을 커버할 수 있다. 절연막(220)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제1 반도체 장치는 제1 및 제2 에피택시얼 막들(212, 214)에 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
도 4 내지 도 17은 예시적인 실시예들에 따른 제1 반도체 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 6, 8, 11, 14, 및 16은 평면도들이고, 도 5, 7, 9-10, 12-13, 15, 및 17은 단면도들이다. 이때, 도 5, 7, 및 9는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 10, 12, 13, 15, 및 17은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다.
도 4 및 5를 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100) 상에 희생막(110) 및 반도체 막(120)을 교대로 적층할 수 있다.
도면 상에서는 기판(100) 상에 각각 3개의 층들에 희생막들(110) 및 반도체 막들(120)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않는다.
희생막(110)은 기판(100) 및 반도체 막(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘-게르마늄을 포함할 수 있다.
도 6 및 7을 참조하면, 최상층에 형성된 반도체 막(120) 상에 상기 제1 방향으로 각각 연장되는 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 반도체 막(120), 희생막(110), 및 기판(100) 상부를 식각할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에는 각각 상기 제1 방향으로 연장되는 제1 액티브 핀(102), 제1 희생 라인(112), 및 제1 반도체 라인(122)이 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에는 각각 상기 제1 방향으로 연장되는 제2 액티브 핀(104), 제2 희생 라인(114), 및 제2 반도체 라인(124)이 형성될 수 있다.
상기 포토레지스트 패턴을 제거한 후, 기판(100)의 제1 및 제2 영역들(I, II) 상에 제1 및 제2 액티브 핀들(102, 104)의 측벽을 커버하는 소자 분리 패턴(130)을 형성할 수 있다.
이하에서는 설명의 편의 상, 제1 액티브 핀(102) 상면에 순차적으로 적층되어 상기 제1 방향으로 연장되는 제1 희생 라인들(112) 및 제1 반도체 라인들(122)을 제1 구조물로 지칭하고, 제2 액티브 핀(104) 상면에 순차적으로 적층되어 상기 제1 방향으로 연장되는 제2 희생 라인들(114) 및 제2 반도체 라인들(124)을 제2 구조물로 지칭하기로 한다.
예시적인 실시예들에 있어서, 상기 제1 구조물은 기판(100)의 제1 영역(I) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 또한 상기 제2 구조물은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 8 내지 10을 참조하면, 기판(100)의 제1 영역(I) 상에 상기 제1 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 제1 더미 게이트 구조물(172)을 형성하고, 기판(100)의 제2 영역(II) 상에 상기 제2 구조물 및 소자 분리 패턴(130)을 부분적으로 커버하는 제2 더미 게이트 구조물(174)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 구조물들 및 소자 분리 패턴(130)이 형성된 기판(100) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막 상에 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 마스크 막을 식각함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 더미 게이트 마스크들(162, 164)를 형성할 수 있다. 상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함할 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제1 및 제2 더미 게이트 마스크들(162, 164)를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 식각함으로써, 기판(100)의 제1 영역(I) 상에 각각 제1 더미 게이트 전극(152) 및 제1 더미 게이트 절연 패턴(142)을 형성할 수 있으며, 기판(100)의 제2 영역(II) 상에 각각 제2 더미 게이트 전극(154) 및 제2 더미 게이트 절연 패턴(144)을 형성할 수 있다.
이때, 제1 액티브 핀(102) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 제1 더미 게이트 절연 패턴(142), 제1 더미 게이트 전극(152), 및 제1 더미 게이트 마스크(162)는 제1 더미 게이트 구조물(172)을 형성할 수 있으며, 제2 액티브 핀(104) 및 이에 인접하는 소자 분리 패턴(130)의 일부 상에 순차적으로 적층된 제2 더미 게이트 절연 패턴(144), 제2 더미 게이트 전극(154), 및 제2 더미 게이트 마스크(164)는 제2 더미 게이트 구조물(174)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 더미 게이트 구조물들(172, 174)은 상기 제2 방향으로 연장되어, 각각 상기 제1 및 제2 구조물들의 상기 제2 방향으로의 측벽을 커버할 수 있다.
이후, 제1 및 제2 더미 게이트 구조물들(172, 174)의 측벽 상에 각각 제1 및 제2 게이트 스페이서들(182, 184)을 형성할 수 있다.
구체적으로, 상기 제1 및 제2 구조물들, 소자 분리 패턴(130), 및 제1 및 제2 더미 게이트 구조물들(172, 174)이 형성된 기판(100) 상에 게이트 스페이서 막을 형성한 후 이를 이방성 식각함으로써, 제1 및 제2 게이트 스페이서들(182, 184)을 각각 형성할 수 있다.
도 11 및 12를 참조하면, 제1 및 제2 더미 게이트 구조물들(172, 174), 및 제1 및 제2 게이트 스페이서들(182, 184)을 식각 마스크로 사용하여 하부의 상기 제1 및 제2 구조물들을 식각함으로써, 각각 제3 및 제4 구조물들을 형성할 수 있다.
상기 제3 구조물은 기판(100)의 제1 영역(I) 상에 형성된 제1 액티브 핀(102) 상면에 교대로 적층된 제1 희생 패턴들(116) 및 제1 반도체 패턴들(126)을 포함할 수 있으며, 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 마찬가지로, 상기 제4 구조물은 기판(100)의 제2 영역(II) 상에 형성된 제2 액티브 핀(104) 상면에 교대로 적층된 제2 희생 패턴들(도시되지 않음) 및 제2 반도체 패턴들(128, 도 2a 및 3a 참조)을 포함할 수 있으며, 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이하에서는 설명의 편의 상, 제1 더미 게이트 구조물(172), 그 측벽에 형성된 제1 게이트 스페이서(182), 및 하부의 상기 제3 구조물을 제5 구조물로 지칭하고, 제2 더미 게이트 구조물(174), 그 측벽에 형성된 제2 게이트 스페이서(184), 및 하부의 상기 제4 구조물을 제6 구조물로 지칭한다. 예시적인 실시예들에 있어서, 상기 각 제5 및 제6 구조물들은 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들 사이에는 제1 개구(190)가 형성될 수 있다.
도 13을 참조하면, 제1 개구(190)에 의해 노출된 제1 희생 패턴들(116) 및 상기 제2 희생 패턴들의 상기 제1 방향으로의 양 측벽들을 식각하여 리세스들을 형성할 수 있으며, 상기 각 리세스들을 채우는 내부 스페이서(200)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 리세스들은 제1 희생 패턴들(116) 및 상기 제2 희생 패턴들에 대한 습식 식각 공정을 수행함으로써 형성될 수 있다. 또한, 내부 스페이서(200)는 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 내부 스페이서(200)는 상기 제1 방향으로의 두께가 각 제1 및 제2 게이트 스페이서들(182, 184)의 상기 제1 방향으로의 두께와 실질적으로 동일하도록 형성될 수 있다.
도 14 및 15를 참조하면, 제1 개구(190)에 의해 노출된 기판(100)의 제1 및 제2 액티브 핀들(102, 104) 상면에 각각 제1 및 제2 에피택시얼 막들(212, 214)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 막들(212, 214)은 제1 개구(190)에 의해 노출된 제1 및 제2 액티브 핀들(102, 104)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수도 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 막들(212, 214)은 상기 제5 및 제6 구조물들의 상기 제1 방향으로의 양 측에 각각 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 에피택시얼 막들(212, 214)은 상기 제3 및 제4 구조물들의 측벽들과 각각 접촉할 수 있으며, 나아가 상기 제3 방향으로 더 성장하여 상기 제3 및 제4 구조물들 상부에 각각 형성된 제1 및 제2 게이트 스페이서들(182, 184)의 측벽에 각각 접촉하도록 형성될 수도 있다.
제1 및 제2 에피택시얼 막들(212, 214)은 SEG 공정 이외에, 예를 들어 레이저 유도 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 통해 형성될 수도 있다.
제1 및 제2 에피택시얼 막들(212, 214)은 각각 상기 제1 및 제2 트랜지스터들의 소스/드레인 층 역할을 수행할 수 있다. 이를 위해서, 제1 및 제2 에피택시얼 막들(212, 214)에 불순물 도핑 및 열처리를 추가적으로 수행할 수도 있다. 예를 들어, 제1 및 제2 에피택시얼 막들(212, 214)이 실리콘 탄화물 혹은 실리콘을 포함하도록 형성된 경우, 이에 n형 불순물을 도핑하고 열처리함으로써 엔모스(NMOS) 트랜지스터의 소스/드레인 층을 형성할 수 있다. 제1 및 제2 에피택시얼 막들(212, 214)이 실리콘-게르마늄을 포함하도록 형성된 경우, 이에 p형 불순물을 도핑하고 열처리함으로써 피모스(PMOS) 트랜지스터의 소스/드레인 층을 형성할 수도 있다.
도 16 및 17을 참조하면, 상기 제5 및 제6 구조물들, 및 제1 및 제2 에피택시얼 막들(212, 214)을 덮는 절연막(220)을 기판(100) 상에 형성한 후, 상기 제5 및 제6 구조물들에 각각 포함된 제1 및 제2 더미 게이트 전극들(152, 154)의 상면이 노출될 때까지 절연막(220)을 평탄화한다. 이때, 제1 및 제2 더미 게이트 마스크들(162, 164)도 함께 제거될 수 있으며, 제1 및 제2 게이트 스페이서들(182, 184)의 상부도 부분적으로 제거될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(152, 154) 및 그 하부의 제1 및 제2 더미 게이트 절연 패턴들(142, 144)을 제거하여, 제1 게이트 스페이서(182)의 내측벽, 내부 스페이서(200)의 내측벽, 제1 반도체 패턴들(126)의 표면, 및 제1 액티브 핀(102)의 상면을 노출시키는 제2 개구(232)를 형성할 수 있으며, 또한 제2 게이트 스페이서(184)의 내측벽, 내부 스페이서(200)의 내측벽, 제2 반도체 패턴들(128)의 표면, 및 제2 액티브 핀(104)의 상면을 노출시키는 제3 개구(234)를 형성할 수 있다.
다시 도 1 내지 3을 참조하면, 제2 및 제3 개구들(232, 234)을 각각 채우는 제1 및 제2 게이트 구조물들(282, 284)을 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성할 수 있다.
구체적으로, 제2 및 제3 개구들(232, 234)에 의해 노출된 제1 및 제2 액티브 핀들(102, 104) 상면, 및 제1 및 제2 반도체 패턴들(126, 128)의 표면에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 패턴들(242, 244)을 형성한 후, 제1 및 제2 인터페이스 패턴들(242, 244)의 표면, 내부 스페이서(200)의 내측벽, 제1 및 제2 게이트 스페이서들(182, 184)의 내측벽, 및 절연막(220) 상면에 고유전막 및 제1 문턱전압 조절막을 순차적으로 형성할 수 있다.
기판(100)의 제1 영역(I)을 커버하는 제1 마스크를 형성하고, 이를 식각 마스크로 사용하여 기판(100)의 제2 영역(II) 상에 형성된 상기 제1 문턱전압 조절막 부분을 제거함으로써, 기판(100)의 제2 영역(II) 상에 형성된 상기 고유전막 부분을 노출시킬 수 있다. 이에 따라, 상기 제1 문턱전압 조절막은 기판(100)의 제1 영역(I) 상에 잔류할 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 잔류하는 상기 제1 문턱전압 조절막 및 기판(100)의 제2 영역(II) 상에 노출된 상기 고유전막 부분 상에 제2 문턱전압 조절막을 형성할 수 있다. 기판(100)의 제2 영역(II)을 커버하는 제2 마스크를 형성하고, 이를 식각 마스크로 사용하여 기판(100)의 제1 영역(I) 상에 형성된 상기 제2 문턱전압 조절막 부분을 제거함으로써, 기판(100)의 제1 영역(I) 상에 형성된 상기 제1 문턱전압 조절막을 노출시킬 수 있다. 이에 따라, 상기 제2 문턱전압 조절막은 기판(100)의 제2 영역(II) 상에 잔류할 수 있다.
이후, 제2 및 제3 개구들(232, 234)의 나머지 부분을 충분히 채우는 일함수 금속막을 상기 제1 및 제2 문턱전압 조절막들 상에 각각 형성한다.
상기 고유전막, 상기 제1 및 제2 문턱전압 조절막들, 및 상기 일함수 금속막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다. 한편, 제1 및 제2 인터페이스 패턴들(242, 244) 역시 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우 제1 및 제2 인터페이스 패턴들(242, 244)은 내부 스페이서(200)의 내측벽 및 제1 및 제2 게이트 스페이서들(182, 184)의 내측벽 상에도 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 문턱전압 조절막들은 서로 다른 물질을 포함할 수 있다. 이때, 상기 제2 문턱전압 조절막의 두께는 상기 제1 문턱전압 조절막의 두께보다 작거나 이와 같을 수 있다.
이후, 절연막(220)의 상면이 노출될 때까지, 상기 일함수 금속막, 상기 제1 및 제2 문턱전압 조절막들, 및 상기 고유전막을 평탄화하여, 각각 제1 및 제2 일함수 금속 패턴들(272, 274), 제1 및 제2 문턱전압 조절 패턴들(262, 264), 및 제1 및 제2 고유전 패턴들(252, 254)을 형성할 수 있다.
제1 인터페이스 패턴(242), 제1 고유전 패턴(252), 제1 문턱전압 조절 패턴(262), 및 제1 일함수 금속 패턴(272)은 제1 게이트 구조물(282)을 형성할 수 있으며, 제2 인터페이스 패턴(244), 제2 고유전 패턴(254), 제2 문턱전압 조절 패턴(264), 및 제2 일함수 금속 패턴(274)은 제2 게이트 구조물(284)을 형성할 수 있다.
도 18 내지 20은 예시적인 실시예들에 따른 제2 내지 제4 반도체 장치들을 각각 설명하기 위한 단면도들이다. 이때, 각 도 18 내지 20은 도 3a의 X 및 Y 영역들에 대한 확대 단면도이다. 상기 제2 내지 제4 반도체 장치들은 게이트 구조물의 구조를 제외하고는 상기 제1 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 18을 참조하면, 제2 게이트 구조물(284)은 순차적으로 적층된 제3 및 제2 문턱전압 조절 패턴들(294, 264)을 갖는 문턱전압 조절 패턴 구조물(304)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 문턱전압 조절 패턴(294)은 제1 문턱전압 조절 패턴(262)과 실질적으로 동일한 물질, 예를 들어 티타늄 질화물을 포함할 수 있으며, 이에 따라 순차적으로 적층된 티타늄 질화막 및 티타늄 실리콘 질화막의 이중막 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 문턱전압 조절 패턴 구조물(304)의 제6 두께(T6)는 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)보다 작거나 혹은 이와 같을 수 있다. 하지만, 문턱전압 조절 패턴 구조물(304)이 포함하는 제2 문턱전압 조절 패턴(264)의 일함수 금속의 확산 저지 특성이 우수하므로, 상기 제1 문턱전압보다 높은 상기 제2 문턱전압을 구현할 수 있다.
한편, 문턱전압 조절 패턴 구조물(304)은 순차적으로 적층된 제2 및 제3 문턱전압 조절 패턴들(264, 294)을 포함할 수도 있다.
도 19를 참조하면, 제2 게이트 구조물(284)은 제2 인터페이스 패턴(244) 및 제2 고유전 패턴(254) 사이의 계면에 형성되어 다이폴들(dipoles)을 갖는 제2 다이폴 막(314)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 다이폴 막(314)은 알루미늄 산화물 다이폴들을 포함할 수 있으며, 상기 제2 트랜지스터의 상기 제2 문턱전압이 양의 방향으로 이동할 수 있다. 이에 따라, 엔모스 트랜지스터의 경우, 제2 문턱전압 조절 패턴(264)이 제1 문턱전압 조절 패턴(262)과 실질적으로 동일한 물질, 예를 들어 티타늄 질화물을 포함하면서도, 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있으며, 상대적으로 높은 상기 제2 문턱전압을 구현할 수 있다.
제2 다이폴 막(314)은 예를 들어, 제2 고유전 패턴(254) 상에 알루미늄 산화물을 포함하는 막을 형성하고 열처리함으로써, 상기 막에 포함된 알루미늄 산화물의 다이폴들이 제2 인터페이스 패턴(244) 및 제2 고유전 패턴(254) 사이의 계면으로 이동하여 형성될 수 있다.
도 20을 참조하면, 제1 게이트 구조물(282)은 제1 인터페이스 패턴(242) 및 제1 고유전 패턴(252) 사이의 계면에 형성되어 다이폴들(dipoles)을 갖는 제1 다이폴 막(312)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 다이폴 막(312)은 란탄 산화물 다이폴들을 포함할 수 있으며, 상기 제1 트랜지스터의 상기 제1 문턱전압이 음의 방향으로 이동할 수 있다. 이에 따라, 엔모스 트랜지스터의 경우, 도 3b에 도시된 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)에 비해서, 도 20에 도시된 제1 문턱전압 조절 패턴(262)의 제4 두께(T4)가 더 클 수 있다.
도 21, 22, 23a 및 23b는 예시적인 실시예들에 따른 제5 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 도 21은 평면도이고, 도 22는 도 21의 D-D선을 따라 절단한 단면도이며, 도 23a는 도 21의 E-E선, F-F선, 및 G-G선을 따라 절단한 단면도이고, 도 23b는 도 23a의 U, V 및 W 영역의 확대 단면도이다.
도 21, 22, 23a 및 23b를 참조하면, 상기 제5 반도체 장치는 기판(400) 상에 형성된 제3 내지 제5 반도체 패턴들(422, 424, 426), 제3 내지 제5 에피택시얼 막들(512, 514, 516), 및 제3 내지 제5 게이트 구조물들(582, 584, 586)을 포함할 수 있다. 또한, 상기 제5 반도체 장치는 제3 내지 제5 액티브 핀들(402, 404, 406), 소자 분리 패턴(430), 제3 내지 제5 게이트 스페이서들(482, 484, 486), 내부 스페이서(500), 및 절연막(520)을 더 포함할 수 있다.
기판(400)은 제3 내지 제5 영역들(III, IV, V)을 포함할 수 있다. 이때, 제3 내지 제5 영역들(III, IV, V)에는 각각 상대적으로 낮은 전압, 가운데 전압, 및 상대적으로 높은 전압이 인가될 수 있다.
예시적인 실시예들에 있어서, 제3 내지 제5 반도체 패턴들(422, 424, 426)은 각각 이를 포함하는 제3 내지 제5 트랜지스터들의 채널 역할을 수행할 수 있다. 또한, 각 제3 내지 제5 에피택시얼 막들(512, 514, 516)은 엔모스 트랜지스터의 소스/드레인 층 혹은 피모스 트랜지스터의 소스/드레인 층 역할을 수행할 수 있다.
제3 내지 제5 게이트 구조물들(582, 584, 586)은 기판(400)의 제3 내지 제5 영역들(III, IV, V) 상에 각각 형성되어, 제3 내지 제5 반도체 패턴들(422, 424, 426)을 각각 둘러쌀 수 있다.
제3 게이트 구조물(582)은 각 제3 반도체 패턴들(422)의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴, 제4 문턱전압 조절 패턴(562), 및 제3 일함수 금속 패턴(572)을 포함할 수 있으며, 상기 제3 게이트 절연 패턴은 순차적으로 적층된 제3 인터페이스 패턴(542) 및 제3 고유전 패턴(552)을 포함할 수 있다. 제3 게이트 구조물(582)은 제3 에피택시얼 막(512), 및 제3 반도체 패턴(422)과 함께 제3 트랜지스터를 형성할 수 있다.
제4 게이트 구조물(584)은 각 제4 반도체 패턴들(424)의 표면으로부터 순차적으로 적층된 제4 게이트 절연 패턴, 제5 문턱전압 조절 패턴(564), 및 제4 일함수 금속 패턴(574)을 포함할 수 있으며, 상기 제4 게이트 절연 패턴은 순차적으로 적층된 제4 인터페이스 패턴(544) 및 제4 고유전 패턴(554)을 포함할 수 있다. 제4 게이트 구조물(584)은 제4 에피택시얼 막(514), 및 제4 반도체 패턴(424)과 함께 제4 트랜지스터를 형성할 수 있다.
제5 게이트 구조물(586)은 각 제5 반도체 패턴들(426)의 표면으로부터 순차적으로 적층된 제5 게이트 절연 패턴, 제6 문턱전압 조절 패턴(566), 및 제5 일함수 금속 패턴(576)을 포함할 수 있으며, 상기 제5 게이트 절연 패턴은 순차적으로 적층된 제5 인터페이스 패턴(546) 및 제5 고유전 패턴(556)을 포함할 수 있다. 제5 게이트 구조물(586)은 제5 에피택시얼 막(516), 및 제5 반도체 패턴(426)과 함께 제5 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 내지 제5 트랜지스터들은 엔모스 트랜지스터들일 수 있으며, 제3 내지 제5 영역들(III, IV, V)에 각각 형성되는 상기 제3 내지 제5 트랜지스터들이 갖는 제3 내지 제5 문턱전압들은 상기 순서대로 커질 수 있다.
예시적인 실시예들에 있어서, 제4 및 제5 문턱전압 조절 패턴들(562, 564)은 서로 동일한 물질, 예를 들어 티타늄 질화물을 포함할 수 있으며, 상기 제4 문턱전압이 상기 제3 문턱전압보다 큼에 따라, 제5 문턱전압 조절 패턴(564)의 제12 두께(T12)가 제4 문턱전압 조절 패턴(562)의 제11 두께(T11)보다 클 수 있다. 한편, 제6 문턱전압 조절 패턴(566)은 제4 및 제5 문턱전압 조절 패턴들(562, 564)과 다른 물질, 예를 들어 티타늄 실리콘 질화물을 포함할 수 있으며, 이에 따라 상기 제5 문턱전압이 상기 제4 문턱전압보다 크지만, 제6 문턱전압 조절 패턴(566)의 제13 두께(T13)는 제5 문턱전압 조절 패턴(564)의 제12 두께(T12)보다 작거나 이와 동일할 수 있다.
한편, 상기 제4 트랜지스터에 포함된 제4 일함수 금속 패턴(574)의 제4 반도체 패턴들(424) 사이에 형성된 부분의 수직 방향으로의 제9 두께(T9)는 상기 제3 트랜지스터에 포함된 제3 일함수 금속 패턴(572)의 제3 반도체 패턴들(422) 사이에 형성된 부분의 수직 방향으로의 제8 두께(T8) 혹은 상기 제5 트랜지스터에 포함된 제5 일함수 금속 패턴(576)의 제5 반도체 패턴들(426) 사이에 형성된 부분의 수직 방향으로의 제10 두께(T10)보다 더 크거나 같을 수 있다.
또한, 상기 제4 트랜지스터에 포함된 제4 일함수 금속 패턴(574)의 제4 반도체 패턴들(424) 사이에 형성된 부분의 수직 방향으로의 제9 두께(T9)는 제5 문턱전압 조절 패턴(564)의 측벽으로부터 상기 제2 방향으로 적층된 제4 일함수 금속 패턴(574) 부분의 수평 방향으로의 제7 두께(T7)의 2배 혹은 상기 수평 두께보다 작을 수 있다.
도 24는 예시적인 실시예들에 따른 제6 반도체 장치를 설명하기 위한 단면도이다. 이때, 도 24는 도 23a의 U, V 및 W 영역들에 대한 확대 단면도이다. 상기 제6 반도체 장치는 상기 제5 반도체 장치와 게이트 구조물의 구조를 제외하고는 실질적으로 동일하거나 유사하다.
도 24를 참조하면, 상기 제5 트랜지스터에 포함된 제5 게이트 구조물(586)은 제5 인터페이스 패턴(546)과 제5 고유전 패턴(556) 사이의 계면에 형성되어 다이폴들을 갖는 제3 다이폴 막(616)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 제3 다이폴 막(616)은 알루미늄 산화물 다이폴들을 포함할 수 있으며, 상기 제5 트랜지스터의 상기 제5 문턱전압이 양의 방향으로 이동할 수 있다. 이에 따라, 엔모스 트랜지스터의 경우, 제6 문턱전압 조절 패턴(566)이 제5 문턱전압 조절 패턴(564)과 실질적으로 동일한 물질, 예를 들어 티타늄 질화물을 포함하면서도, 제5 문턱전압 조절 패턴(564)의 제12 두께(T12)보다 작은 제13 두께(T13)를 가질 수 있으며, 상대적으로 높은 상기 제5 문턱전압을 구현할 수 있다.
도 25, 26, 27a 및 27b는 예시적인 실시예들에 따른 제8 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 25는 평면도이고, 도 26은 도 25의 D-D선 및 H-H선을 따라 절단한 단면도이며, 도 27a는 도 25의 I-I선, J-J선, 및 K-K선을 따라 절단한 단면도이고, 도 27b는 도 27a의 U, V, W, R, S 및 T 영역의 확대 단면도이다.
상기 제8 반도체 장치는 기판(400)의 제3 내지 제5 영역들(III, IV, V) 상에 형성되는 상기 제6 반도체 장치와 함께, 이와 유사하며 기판(400)의 제6 내지 제8 영역들(VI, VII, VIII) 상에 형성되는 제7 반도체 장치를 더 포함하는 것이다. 이에 따라, 상기 추가되는 제7 반도체 장치에 대해서만 설명하기로 한다.
예시적인 실시예들에 있어서, 기판(400)의 제3 내지 제5 영역들(III, IV, V)은 엔모스 영역일 수 있고, 기판(400)의 제6 내지 제8 영역들(VI, VII, VIII)은 피모스 영역일 수 있다. 즉, 상기 제6 및 제7 반도체 장치들은 각각 엔모스 트랜지스터들 및 피모스 트랜지스터들을 포함할 수 있다.
도 25, 26, 27a 및 27b를 참조하면, 상기 제7 반도체 장치는 기판(400) 상에 형성된 제6 내지 제8 반도체 패턴들(722, 724, 726), 제6 내지 제8 에피택시얼 막들(812, 814, 816), 및 제6 내지 제8 게이트 구조물들(882, 884, 886)을 포함할 수 있다. 또한, 상기 제7 반도체 장치는 제6 내지 제8 액티브 핀들(403, 405, 407), 소자 분리 패턴(430), 제6 내지 제8 게이트 스페이서들(782, 784, 786), 내부 스페이서(800), 및 절연막(520)을 더 포함할 수 있다.
제6 내지 제8 게이트 구조물들(882, 884, 886)은 기판(400)의 제6 내지 제8 영역들(VI, VII, VIII) 상에 각각 형성되어, 제6 내지 제8 반도체 패턴들(722, 724, 726)을 각각 둘러쌀 수 있다.
제6 게이트 구조물(882)은 각 제6 반도체 패턴들(722)의 표면으로부터 순차적으로 적층된 제6 게이트 절연 패턴, 제7 문턱전압 조절 패턴(862), 및 제8 문턱전압 조절 패턴(872)을 포함할 수 있으며, 상기 제6 게이트 절연 패턴은 순차적으로 적층된 제6 인터페이스 패턴(842) 및 제6 고유전 패턴(852)을 포함할 수 있다. 제6 게이트 구조물(882)은 제6 에피택시얼 막(812), 및 제6 반도체 패턴(722)과 함께 제6 트랜지스터를 형성할 수 있다.
제7 게이트 구조물(884)은 각 제7 반도체 패턴들(724)의 표면으로부터 순차적으로 적층된 제7 게이트 절연 패턴 및 제9 문턱전압 조절 패턴(864)을 포함할 수 있으며, 상기 제7 게이트 절연 패턴은 순차적으로 적층된 제7 인터페이스 패턴(844) 및 제7 고유전 패턴(854)과, 이들 사이의 계면에 형성된 제4 다이폴 막(914)을 포함할 수 있다. 제7 게이트 구조물(884)은 제7 에피택시얼 막(814), 및 제7 반도체 패턴(724)과 함께 제7 트랜지스터를 형성할 수 있다.
제8 게이트 구조물(886)은 각 제8 반도체 패턴들(726)의 표면으로부터 순차적으로 적층된 제8 게이트 절연 패턴 및 제10 문턱전압 조절 패턴(866)을 포함할 수 있으며, 상기 제8 게이트 절연 패턴은 순차적으로 적층된 제8 인터페이스 패턴(846) 및 제8 고유전 패턴(856)을 포함할 수 있다. 제8 게이트 구조물(886)은 제8 에피택시얼 막(816), 및 제8 반도체 패턴(726)과 함께 제8 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 제6 내지 제8 영역들(VI, VII, VIII)에 각각 형성되는 상기 제6 내지 제8 트랜지스터들이 갖는 제6 내지 제8 문턱전압들은 모두 음의 값을 가질 수 있으며, 상기 제6 내지 제8 문턱전압들의 절대값들은 상기 순서대로 작아질 수 있다.
예시적인 실시예들에 있어서, 제9 및 제10 문턱전압 조절 패턴들(864, 866)은 서로 동일한 물질, 예를 들어 티타늄 질화물을 포함할 수 있으며, 서로 실질적으로 동일한 두께를 가질 수 있다. 하지만, 제4 다이폴 막(914)이 예를 들어, 란탄 산화물 다이폴들을 포함함에 따라서, 상기 제7 트랜지스터의 문턱전압이 음의 방향으로 이동할 수 있으며, 이에 따라 상기 제7 트랜지스터의 상기 제7 문턱전압의 절대값이 상기 제8 트랜지스터의 상기 제8 문턱전압의 절대값보다 클 수 있다.
한편, 상기 제6 트랜지스터는 순차적으로 적층된 제7 및 제8 문턱전압 조절 패턴들(862, 872)을 포함할 수 있으며, 제7 및 제8 문턱전압 조절 패턴들(862, 872)은 각각 예를 들어, 티타늄 실리콘 질화물 및 티타늄 질화물을 포함할 수 있다. 상기 제6 트랜지스터가 일함수 금속의 확산 저지 특성이 우수한 티타늄 실리콘 질화물을 함유하는 제7 문턱전압 조절 패턴(862)을 포함함에 따라서, 절대값이 큰 상기 제6 문턱전압을 가질 수 있다.
도면 상에서는 제6 내지 제8 트랜지스터들이 일함수 금속 패턴을 포함하지 않는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 채널들 사이의 거리에 따라 이들을 포함할 수도 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 400: 기판 110: 희생막
112, 114: 제1, 제2 희생 라인 116: 제1 희생 패턴
120: 반도체 막 122, 124: 제1, 제2 반도체 라인
126, 128, 422, 424, 426, 722, 724, 726: 제1 내지 제8 반도체 패턴
130, 430: 소자 분리 패턴
142, 144: 제1, 제2 더미 게이트 절연 패턴
152, 154: 제1, 제2 더미 게이트 전극
162, 164: 제1, 제2 더미 게이트 마스크
172, 174: 제1, 제2 더미 게이트 구조물
182, 184, 482, 484, 486, 782, 784, 786: 제1 내지 제8 게이트 스페이서
190, 232, 234: 제1 내지 제3 개구 200, 500, 800: 내부 스페이서
212, 214, 512, 514, 516, 812, 814, 816: 제1 내지 제8 에피택시얼 막
220, 520: 절연막
242, 244, 542, 544, 546, 842, 844, 846: 제1 내지 제8 인터페이스 패턴
252, 254, 552, 554, 556, 852, 854, 856: 제1 내지 제8 고유전 패턴
262, 264, 294, 562, 564, 566, 862, 872, 864, 866: 제1 내지 제10 문턱전압 조절 패턴
272, 274, 572, 574, 576: 제1 내지 제5 일함수 금속 패턴
282, 284, 582, 584, 586, 882, 884, 886: 제1 내지 제8 게이트 구조물
304: 문턱전압 조절 패턴 구조물

Claims (20)

  1. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들;
    상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터; 및
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들;
    상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터를 포함하며,
    상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같은 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 다른 물질들을 포함하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제1 문턱전압 조절 패턴은 티타늄 질화물을 포함하고, 상기 제2 문턱전압 조절 패턴은 티타늄 실리콘 질화물을 포함하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 문턱전압 조절 패턴은 단일막으로 구성되고, 상기 제2 문턱전압 조절패턴은 이중막으로 구성되는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 문턱전압 조절 패턴은 티타늄 질화막을 포함하고, 상기 제2 문턱전압 조절 패턴은 순차적으로 적층된 티타늄 질화막 및 티타늄 실리콘 질화막을 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제1 게이트 절연 패턴은 순차적으로 적층된 제1 인터페이스 패턴 및 제1 고유전 패턴을 포함하고, 상기 제2 게이트 절연 패턴은 순차적으로 적층된 제2 인터페이스 패턴 및 제2 고유전 패턴을 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제2 게이트 절연 패턴은 상기 제2 인터페이스 패턴과 상기 제2 고유전 패턴 사이의 계면에 형성되어, 알루미늄 산화물 다이폴들(dipoles)을 포함하는 제2 다이폴 막을 더 포함하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 동일한 물질을 포함하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 제1 채널들 사이에 형성된 상기 제1 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께는 상기 제2 채널들 사이에 형성된 상기 제2 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께보다 작거나 이와 같은 반도체 장치.
  10. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들;
    상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 제1 문턱전압을 갖는 제1 트랜지스터;
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들;
    상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 제2 문턱전압을 갖는 제2 트랜지스터; 및
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들;
    상기 기판 상에 형성되어 상기 제3 채널들의 양측에 각각 연결된 제3 소스/드레인 층들; 및
    상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴, 제3 문턱전압 조절 패턴, 및 제3 일함수 금속 패턴을 포함하는 제3 게이트 구조물을 구비하고, 상기 제2 문턱전압보다 큰 제3 문턱전압을 갖는 제3 트랜지스터를 포함하며,
    상기 각 제1 및 제3 문턱전압 조절 패턴들의 두께는 상기 제2 문턱전압 조절 패턴의 두께보다 작거나 이와 같은 반도체 장치.
  11. 제 10 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 동일한 제1 물질을 포함하고, 상기 제3 문턱전압 조절 패턴은 상기 제1 물질과 다른 제2 물질을 포함하는 반도체 장치.
  12. 제1 및 제2 영역들을 포함하는 기판 상면에 수직한 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제1 채널들;
    상기 기판의 제1 영역 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하고, 양의(positive) 제1 문턱전압을 갖는 제1 트랜지스터;
    상기 수직 방향을 따라 상기 기판의 제1 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제2 채널들;
    상기 기판의 제1 영역 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하고, 상기 제1 문턱전압보다 큰 양의 제2 문턱전압을 갖는 제2 트랜지스터; 및
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제3 채널들;
    상기 기판의 제2 영역 상에 형성되어 상기 제3 채널들의 양측에 각각 연결된 제3 소스/드레인 층들; 및
    상기 제3 채널들을 둘러싸며, 상기 제3 채널들의 표면으로부터 순차적으로 적층된 제3 게이트 절연 패턴 및 제3 문턱전압 조절 패턴을 포함하는 제3 게이트 구조물을 구비하고, 음의(negative) 제3 문턱전압을 갖는 제3 트랜지스터를 포함하며,
    상기 제1 문턱전압 조절 패턴은 제1 물질을 포함하는 제1 패턴을 포함하고, 상기 제2 문턱전압 조절 패턴은 제2 물질을 포함하는 제2 패턴을 포함하며, 상기 제3 문턱전압 조절 패턴은 상기 제1 및 제2 패턴들을 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 제1 물질은 티타늄 질화물을 포함하고, 상기 제2 물질은 티타늄 실리콘 질화물을 포함하는 반도체 장치.
  14. 제 12 항에 있어서, 상기 제2 문턱전압 조절 패턴은 상기 제1 패턴을 더 포함하는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 수직 방향을 따라 상기 기판의 제2 영역 상에 서로 이격되도록 순차적으로 적층된 복수의 제4 채널들;
    상기 기판의 제2 영역 상에 형성되어 상기 제4 채널들의 양측에 각각 연결된 제4 소스/드레인 층들; 및
    상기 제4 채널들을 둘러싸며, 상기 제4 채널들의 표면으로부터 순차적으로 적층된 제4 게이트 절연 패턴 및 제4 문턱전압 조절 패턴을 포함하는 제4 게이트 구조물을 구비하고, 상기 제3 문턱전압의 절대값보다 작은 절대값을 갖는 음의 제4 문턱전압을 갖는 제4 트랜지스터를 더 포함하며,
    상기 제4 문턱전압 조절 패턴은 상기 제1 패턴을 포함하는 반도체 장치.
  16. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들;
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물;
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하며,
    상기 제2 문턱전압 조절 패턴의 두께는 상기 제1 문턱전압 조절 패턴의 두께보다 작거나 이와 같은 반도체 장치.
  17. 제 16 항에 있어서, 상기 제1 및 제2 문턱전압 조절 패턴들은 서로 다른 물질들을 포함하는 반도체 장치.
  18. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들;
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물;
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하며,
    상기 제1 채널들 사이에 형성된 상기 제1 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께는 상기 제2 채널들 사이에 형성된 상기 제2 일함수 금속 패턴 부분의 상기 수직 방향으로의 두께보다 작거나 이와 같은 반도체 장치.
  19. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층된 제1 채널들;
    상기 기판 상에 형성되어 상기 제1 채널들의 양측에 각각 연결된 제1 소스/드레인 층들; 및
    상기 제1 채널들을 둘러싸며, 상기 제1 채널들의 표면으로부터 순차적으로 적층된 제1 게이트 절연 패턴, 제1 문턱전압 조절 패턴, 및 제1 일함수를 갖는 제1 일함수 금속 패턴을 포함하는 제1 게이트 구조물을 구비하며,
    상기 제1 채널들 사이에 형성된 상기 제1 일함수 패턴 부분의 상기 수직 방향으로의 두께는 상기 제1 문턱전압 조절 패턴의 측벽으로부터 상기 기판 상면에 평행한 수평 방향으로 적층된 상기 제1 일함수 금속 패턴 부분의 수평 방향으로의 두께보다 작은 반도체 장치.
  20. 제 19 항에 있어서, 상기 제1 채널들, 상기 제1 소스/드레인 층들, 및 상기 제1 게이트 구조물은 제1 트랜지스터를 정의하며,
    상기 수직 방향을 따라 상기 기판 상에 서로 이격되도록 순차적으로 적층되며, 상기 기판 상면에 평행한 수평 방향을 따라 상기 제1 채널들로부터 이격된 제2 채널들;
    상기 기판 상에 형성되어 상기 제2 채널들의 양측에 각각 연결된 제2 소스/드레인 층들; 및
    상기 제2 채널들을 둘러싸며, 상기 제2 채널들의 표면으로부터 순차적으로 적층된 제2 게이트 절연 패턴, 제2 문턱전압 조절 패턴, 및 상기 제1 일함수보다 큰 제2 일함수를 갖는 제2 일함수 금속 패턴을 포함하는 제2 게이트 구조물을 구비하는 제2 트랜지스터를 더 포함하는 반도체 장치.
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