CN100481269C - 可编程非易失性半导体存储器件 - Google Patents

Abstract

本发明涉及一种可编程非易失性半导体存储器件，该器件包括由多行和多列存储单元(1)构成的矩阵。为了减小所需存储面积，提出了一种3T存储单元，该存储单元包括由两个优选为NMOS晶体管的桥晶体管(MN0、MN1)构成的电桥、优选为PMOS晶体管的读出晶体管、和硅化多晶硅熔丝电阻器(R)。该读出晶体管使得矩阵中同一行或列中的所有存储单元(1)可以使用一个读出线(SL)，因此使得可以使用共用的读出放大器来读出存储单元(1)。

Description

可编程非易失性半导体存储器件

技术领域

本发明涉及一种可编程的非易失性半导体存储器件，该器件包括由多行和多列存储单元构成的矩阵。

背景技术

由WO 02/43152获知这样一种半导体存储器件，其具有采用自对准硅化(silicided)(SALICIDE)多晶硅熔丝的一次性可编程(OTP)结构。在一个实施例中，该OTP结构布置为被开关晶体管包围的熔丝元件。为了构建具有足够驱动能力编程熔丝元件的晶体管，该晶体管的栅极的几何结构布置为螺旋形(serpentine)或等效的图案。所公开的配置使得读和写电路位于阵列的相对侧。在每次提供写电流编程一个熔丝时，可同时读取一列内的所有栅极。

OTP ROM是具有熔丝链(fuse link)的存储单元阵列。通过施加编程电流(即，通过断开熔丝的“熔断”)使熔丝链断开。断开的熔丝链具有比没有被编程的熔丝链高得多的阻抗。因此，无论那种类型的熔丝链，被编程单元都与未被编程单元的逻辑状态相反。

由WO 02/052647获知另一种半导体器件，其包括电可编程非易失性存储元件的排列。其中提出的非易失性存储元件包括熔断丝(fuse wire)和设有熔丝通孔的加热丝，该加热丝用于在通过焦耳热熔断熔断丝而对其编程的过程中，通过电流产生的焦耳热而产生额外的热量。加热丝设置成在空间上环绕该熔断丝的加热器。

由WO 02/43152获知一种可编程非易失性存储器件，其中每个存储单元包括开关晶体管和硅化多晶硅电阻器。然而，为了读出存储单元，即检测该存储单元是否被编程，每个存储单元都需要一个单独的读出元件，从而致使整个半导体存储器件的存储面积大。

发明内容

因此，本发明的目的是提供一个可编程的非易失性半导体存储器件，该器件包括由多行和多列存储单元构成的矩阵，其需要的存储面积减小。

根据本发明，上述目的可通过根据本发明的可编程的非易失性半导体存储器件来实现，其中每个存储单元包括：

由并联连接的两个桥晶体管构成的电桥，所述桥晶体管可通过第一和第二选择线由第一和第二选择信号控制；

硅化多晶硅熔丝电阻器，其一端连接于所述电桥，且另一端连接到用于对该存储单元进行编程的程序线(program line)，和

读晶体管，可通过第三选择线由第三选择信号控制，其一端连接到所述的电桥及所述熔丝电阻器的所述一端，且其另一端连接到用于读出该存储单元的读出线。

本发明基于以下思想：在已知的2T存储单元中插入第三读取晶体管，使该晶体管与用于读该存储单元的读出线(sense line)连接。由于该读晶体管将所有未选择的单元与共用的读出线断开，所以，这使得对于存储单元矩阵中同一行或列的所有存储单元，可以使用共用的读出元件，例如共用的读出放大器。因此可以减小可编程存储器件所需的面积。

存储单元的晶体管可选择为NMOS、PMOS或CMOS晶体管。优选的是如下实施方案，其中两个桥晶体管为NMOS晶体管，且读取晶体管为PMOS晶体管。

根据另一个优选实施例，桥晶体管的源极连接地电压，且桥晶体管的漏极一起连接至熔丝电阻器的一端和读取晶体管的源极。当两个桥晶体管为NMOS晶体管而读取晶体管为PMOS晶体管时，优选使用这个实施方案。

根据本发明的实施例，同一行或同一列的所有存储单元可连接到同一读出线，只有一个共用的读出放大器与该读出线连接，用于分别读出同一行或同一列的所有存储单元。根据熔丝电阻器的值，通过读出放大器可以读出该存储单元是否被编程。可通过控制该特定存储单元的读取晶体管的第三选择信号来选择待读出的存储单元。

在另一个实施例中，提供用于产生选择信号的装置，用于控制存储单元的晶体管。为了读取存储单元，第一选择信号被设定为高态有效(active high)，而为了写入存储单元，第二选择信号被设定为高态有效。在该矩阵结构中，第一选择信号可被认为是读取字线信号，且第二选择信号可被认为是写入字线信号。在此实施例中，在选择线上读出的读出信号可被认为是位线信号。

附图说明

现在将参照附图解释本发明，其中：

图1示出了根据本发明的存储单元的实施例；

图2示出了根据本发明的存储器件的基本布局；

图3示出了图2中矩阵布局的一部分；

图4示出了根据本发明的读出放大器的布局；

图5示出了根据本发明的存储器件中信号的信号图；

图6示出了产生参考电压的单元的电路；

图7示出了产生偏置电压的单元的电路；

图8示出了根据本发明的存储器件中所使用的地址解码器的电路，以及

图9示出了用于读和写根据本发明的存储单元的信号图。

具体实施方式

图1示出了根据本发明的存储单元1的电路图的优选实施例。它包括两个桥晶体管MN0、MN1，这两个桥晶体管的漏极连接在一起且源极都连接至接地电压电平。第一桥晶体管MN0可由第一选择信号控制，特别是可由读取字线RWL上提供的读选择信号rsel控制。第二桥晶体管MN1可由第二选择信号控制，特别是可由写入字线WWL上提供的写选择信号wsel控制。所述晶体管MN0、MN1的共同的漏极连接在下文中被称为读出节点(sense node)SN，该读出节点SN连接到硅化多晶硅熔丝电阻器R的第一端，熔丝电阻器R的另一端连接到程序线PL上，程序线PL用于提供对存储单元1进行编程的编程信号progv。

存储单元1还包括读晶体管MP0，其源极与读出节点SN连接且其漏极与读出线SL连接；可以在读出线SL上通过读出信号sen读出存储单元1的当前状态。读晶体管MP0可由第三选择信号控制，特别是可由读字线条(bar)RWLB上提供的读选择信号条(bar)rselb控制。在数据线DL上提供数据信号dinb。数据信号dinb输入给NOR门NG，写入字线条(bar)上的写选择信号条(bar)wselb也输入给NG。NOR门NG的输出与写入字线WWL连接。

存储单元1的功能如下所述。熔丝电阻器R是硅化多晶硅电阻器。例如，有源多晶硅电阻的范围为30到71欧姆。通过将写选择信号wsel设定为高态有效来完成向存储单元1的写入。例如，需要持续100ms的10mA的电流。阻值较高的多晶硅电阻器R将导致高损耗，从而引起电阻器R的熔化。因此对于编程需要一个强(strong)NMOS晶体管MN1。

在读模式中，读选择信号rsel被设定为高态有效。然后，第一桥晶体管MN0(也实现为NMOS晶体管)用作例如400μA的电流源。当读选择信号条rselb被设置为低态有效，以切换处于导通状态的实现为PMOS晶体管的读晶体管MP0时，根据熔丝电阻器R的值，读出节点SN上的电压摆动(voltage swing)将还用于通过外部的读出元件来读出。

在通常条件下，对于电阻为80欧姆的未被编程单元，读出节点SN上的电压大约是1.16V，对于电阻为1000欧姆的被编程单元，读出节点SN上的电压为0.80V。而且，只有当写选择信号条wselb和数据信号dinb都是低态有效时，写选择信号wsel才是有效的。

对于低压CMOS，例如采用1.2伏特作为电源电压的CMOS 12而言，图1中所描述的采用了两个NMOS晶体管MN0、MN1和一个PMOS晶体管MP0的实施例是优化的解决方案。然而，一些晶体管或所有晶体管也可变为NMOS或PMOS技术。如果读晶体管MP0被NMOS晶体管所替代，那么在读出节点SN上的用于读出的电压摆动会由于阈值电压而降低。当桥晶体管MN0和MN1被变为PMOS技术时，将有同样的影响。而且，对于同样的晶体管，PMOS技术将比NMOS需要更多的存储面积。

图2示出了根据本发明的半导体存储器件的矩阵结构。多个存储单元1沿着阵列的行和列排列。在本例中示出了8行，它们可通过地址解码器3的不同的字线WL0-WL7被寻址。该矩阵还包括6列，可通过对应于图1所示的读出线SL的位线BL0-BL5对这6列寻址。共用的读出放大器2与这些位线BL0-BL5中的每一个连接。

图2中所示矩阵的一部分还在图3中放大示出。除了存储单元1和读出放大器2外，此图还示出了地址解码器3的电路、vref发生器4和vbias发生器5。而且，图中标明了输入到不同元件的信号。矩阵中的每一个位线代表在垂直方向上一位输出。对于字线选择，使用了8选1(1 out8)解码器的概念。在水平方向上，每个存储单元1有三个字线，具体是：写入字线，其提供写选择信号条wselb；读取字线，其提供读选择信号rsel；以及读字线条，其提供读选择信号条rselb。读选择信号rsel的反相集中在地址解码器3的字线驱动器30而不是局部反相，以节省存储面积。在垂直方向上使用共用的位线BL(＝读出线SL)和用于数据输入的共用数据线DL。

在图4中更详细地示出了读出放大器2的电路。其包括如下输入：读出信号sen，从存储单元1输入而通过读出线SL读出；由参考电压发生器4提供的参考电压vref；由偏压发生器5提供的偏置电压vbias；和由编址解码器3提供的equ-信号，用于在读出前缩短处于同一电平(level)的读出放大器的两个读出节点。读出放大器2输出数据输出信号dout。

通过在编程的存储单元和初始的(virgin)存储单元之间的电压差，例如差不多300mV，采用简单的电压读出放大器来读出所选存储单元的数据内容。基于一位一个存储单元的概念，如图4中所示的单端读出放大器按如下方式使用：在备用模式下，读出信号sen和参考电压vref在电源电压电平vdd处被均衡并被预充电。在读取模式下，均衡晶体管MP0、MP20被关断。如果所选的存储单元的读取字线变成有效，则所选存储单元的读出节点上的电压传到共用的位线。参考电压vref被设定为参考电平，例如约0.99V。依赖于所选存储单元的数据内容，读出节点上的电压将在1.12V或0.80V(作为举例)之间摆动，这将迫使读出放大器2达到某一状态。使用半smit-触发器将输出A转变为CMOS电平。通过大小为偏置电压vbias的电压电平来调整放大器的断点(break point)。在备用模式中，偏置电压vbias被设定为接地电压以阻止放大器两端上的直流电流。

图5a示出了当读“1”时，即被编程存储单元中的信号的信号图。图5b示出了当读“0”时，即未被编程存储单元中信号的信号图。由于在读出放大器2的读出输入均衡在vdd电平，所以在读“1”的过程中，数据输出dout保持在vdd电平。因此，被编程存储单元的熔丝电阻器的最小值必须大于参考存储单元的熔丝电阻器的值，例如，其为400欧姆。在正常的条件下，即在1.2 Voltage类型的过程中，对于读“0”，期望1.3ns的存取时间。

图6示出了参考电压发生器4的布局。作为初始存储单元，参考电压发生器4由一个存储单元连同串联的5个多晶硅电阻器构建而成。使用同一电流源作为有效存储器(active memory)，期望得到vdd-(5xR)xI_read的输出。在通常条件下，即对于1.2电压型过程在25℃下，输出约为0.99V的参考电压vref。通过芯片选择信号cs控制，读选择信号resl将被切断，因此在备用模式下在参考电压发生器中将没有功耗。根据被编程的熔丝电阻器的电阻值，熔丝电阻器上的短接电路(shorted circuit)，可以调整用于读出的光学余量(optical margin)。

图7示出了偏置电压发生器5布局的一个实施例。其中采用Miller转换为所有读出放大器产生偏压电平。使能信号en在读模式中被设定为高态有效。在节点vbias上的电压被晶体管MN15充电到晶体管MN14的阈值电平。晶体管MN14开始在亚阈值区域导通以放电晶体管MN15的栅极上的电压。结果，在vbias节点上反馈电压电平被限制在Vtn-level，即NMOS的阈值电压。在备用模式下，偏置电压vbias通过晶体管MN16被放电至接地电平gnd；当晶体管MP13和MN14被关断时，在两个支路中都没有直流电流流过。

图8示出了地址解码器3的基本布局的实施例，根据Veliqua12的要求，1-out-8的解码应用于总共8个字线的解码，如图8所示。即在8个字线中只有一个是有效的，通过地址A0、A1和A2编码。根据需要的存储容量，可以使用预解码器(pre-decoder)和后解码器(post-decoder)。正如在该配置中所指定的，使用3-输入OR代替3-输入NAND，以减少需要的芯片面积。使用bfx4和ivx4字线驱动器作为字线驱动器30，其允许存储延伸至64位宽。

图9a和图9b示出了根据本发明的半导体存储器件的操作模式，其中图9a所示为读周期，图9b所示为写周期。通过将芯片选择信号cs设定为有效状态，激励该存储器件。如图9a所示，通过将程序信号PROG和写使能信号WE设定为低态，选择读取模式。如图9b所示，在写入模式下，程序信号PROG和写使能信号WE都为高态。

Claims (6)

1、一种可编程非易失性半导体存储器件，包括由多行和多列存储单元构成的矩阵，每个存储单元包括：

由并联连接的两个桥晶体管构成的电桥，所述桥晶体管可通过第一和第二选择线由第一和第二选择信号控制；

硅化多晶硅熔丝电阻器，其一端连接于该电桥，且其另一端连接到用于对该存储单元进行编程的程序线，和

读取晶体管，可通过第三选择线由第三选择信号控制，并且一端连接到所述电桥及所述熔丝电阻器的所述一端，且其另一端连接到用于读出该存储单元的读出线。

2、如权利要求1所述的半导体存储器件，其中所述桥晶体管和所述读取晶体管为NMOS、PMOS或CMOS晶体管。

3、如权利要求1所述的半导体存储器件，所述电桥包括两个NMOS晶体管，且其中所述读取晶体管为PMOS晶体管。

4、如权利要求1所述的半导体存储器件，其中所述桥晶体管的源极连接到接地电压，且其中所述桥晶体管的漏极一起连接到所述熔丝电阻器的一端和所述读取晶体管的源极。

5、如权利要求1所述的半导体存储器件，其中还包括多个连接到不同读出线的读出放大器，其中同一行或列的所有存储单元的所有读取晶体管连接到同一读出线，该读出线连接到共用的读出放大器。

6、如权利要求1所述的半导体存储器件，其中还包括用于产生用于控制所述晶体管的所述选择信号的装置，适于：在读取存储单元时，将所述第一选择信号设置为高态有效；在写入存储单元时，将所述第二选择信号设置为高态有效。

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