CN100433298C - 用于制造非易失性存储器单元阵列的方法 - Google Patents

Abstract

本发明提供一种制造堆叠的非易失性存储器单元的方法。提供一个具有多个形成掩埋位线的扩散区的半导体晶片。在半导体晶片的表面上沉积一个电荷捕获层和一个导电层。利用在导电层之上的一个掩膜层，形成接触孔，其中形成绝缘层。在半导体晶片的表面上沉积一个蚀刻停止层。在蚀刻停止层之上，沉积一个介质层，并对介质层构图以便形成接触孔。接着，扩大这些接触孔使其经过蚀刻停止层和绝缘层到达掩埋位线。

Description

用于制造非易失性存储器单元阵列的方法

技术领域

本发明涉及用于制造存储器单元阵列的方法。特别地，本发明涉及适合用于称作“与操作系统无关”的应用和“嵌入”式应用中的平面型EPROMS的方法。

背景技术

存储器单元领域最重要的开发目标之一是实现越来越小的存储器单元，即，存储每个位所使用的芯片面积越来越小。到目前为止，利用掩埋的方式(即扩散位线)实现排列紧密的单元被认为是较为有优势的。然而，以扩散区域方式实现的位线的电阻随着结构尺寸缩小而变得越来越高，因为扩散深度必须同样按比例变化，所以减少了邻近位线之间的击穿危险。在这方面出现的难题是高电阻性的位线仅容许相对小的单元模块，导致使用率下降以及减少小型存储器单元的优点，为此必须容忍更高的处理消耗。

“NROM A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”(Boaz Eitan等人，IEEE Electron Device Letters，Vol.21，No 11，November 2000，pp.543-545)这篇论文描述了带有掩埋位线和一个虚地或非体系结构的公知存储器单元的一个实例，其合并于此作为参考。这些方法增加了半导体制造的分辨率的能力。然而，制造出可达到的最优分辨率能力的存储器需要巨大的努力和投资。

美国专利号6,686,242描述了另一个公知存储器单元的例子，其合并于此作为参考。用于制造一个存储器单元阵列的位线的方法包括，提供一个层结构的第一步骤，层结构包括一个衬底，衬底表面注入晶体管阱；在衬底表面上提供的连续多个存储介质层；以及在连续多个存储介质层之上提供的一个栅区层。位线槽向下延伸到连续的多个存储介质层中，在栅区层中形成该位线槽。接着，在完全或部分除去连续多个存储介质层之后，在位线槽的侧面产生多个绝缘衬垫层，其中在位线槽区域中注入一个源极/漏极。

接下来，如果在注入之前没有进行上述步骤，那么将在位线槽区域内完全暴露衬底。接着，在暴露的衬底上产生用于制造金属位线的金属喷镀，通过绝缘衬垫层，金属喷镀与栅区层绝缘。

发明内容

在各个具体实施例中，本发明提供可能实现极紧凑的存储器单元的方法和装置。

根据本发明的第一方面，提供一种制造非易性失存储器单元的方法。在一个半导体晶片表面上沉积一个结构化的电荷捕获层。在结构化的电荷捕获层之上沉积多条栅极线。在多条栅极线的侧壁上沉积一个绝缘衬垫。形成多条掩埋位线。每条嵌入到衬底中的掩埋位线形成一个扩散区。一个绝缘层沉积在多条栅极线和结构化的电荷捕获层之间的范围内。一个蚀刻停止层沉积在绝缘层之上。一个介质层沉积在蚀刻停止层之上。蚀刻该介质层以形成从介质层的表面延伸到蚀刻停止层表面的接触孔。蚀刻该蚀刻停止层以更进一步的扩大从介质层的表面延伸到蚀刻停止层表面的接触孔。蚀刻该绝缘层以更进一步的扩大从介质层的表面延伸到掩埋位线表面的接触孔。用一种导电塞材料填充接触孔，从而形成一个接触塞。

通过一种用于制造非易失性存储器单元的方法，提供了另一个解决方案来实现该目的。一个电荷捕获层沉积在半导体晶片的表面上。一个导电层沉积在结构化的电荷捕获层之上。一个绝缘衬垫沉积在多条栅极线的侧壁上。一个掩膜层沉积在导电层之上。掩膜层被构图，以便形成多个基本上相互平行排列的结构单元。导电层和电荷捕获层利用多个结构单元作为一个硬掩膜被构图，以便形成排列在相邻扩散区之间的栅极线。在多条栅极线的侧壁、结构化的电荷捕获层和掩膜层的结构单元之上沉积一个衬垫氧化层。利用衬垫氧化层作为一个掩膜来注入离子，从而形成衬底之内的多条掩埋位线作为扩散区。一个绝缘层沉积在多条栅极线和结构化的电荷捕获层之间的范围内。移除掩膜层的结构单元。一个蚀刻停止层沉积在绝缘层之上。一个介质层沉积在蚀刻停止层之上。蚀刻该介质层以形成从介质层表面延伸到蚀刻停止层表面的接触孔。蚀刻该蚀刻停止层以更进一步扩大从介质层表面延伸到绝缘层表面的接触孔。蚀刻该绝缘层以更进一步的扩大从介质层表面延伸到掩埋位线表面的接触孔。用一种导电塞材料填充接触孔，从而形成一个接触塞。

通过一种用于制造非易失存储器单元的方法，提供了另一个解决方案来实现该目的。一个结构化的电荷捕获层沉积在半导体晶片表面上。多条栅极线沉积在结构化的电荷捕获层之上。一个绝缘衬垫沉积在多条栅极线的侧壁上。形成多条掩埋位线。每条掩埋位线嵌入到衬底中作为一个扩散区。一个位线绝缘层沉积在位线之上。一个蚀刻停止层沉积在绝缘层之上。一个介质层沉积在蚀刻停止层之上。蚀刻该介质层以形成从介质层的表面延伸到蚀刻停止层表面的接触孔。蚀刻该蚀刻停止层和绝缘层以更进一步的扩大从介质层表面延伸到掩埋位线表面的接触孔。用一种导电塞材料填充接触孔，从而形成一个接触塞。

通过一种用于制造非易失存储器单元的方法，提供了另一个解决方案来实现该目的。一个结构化的电荷捕获层沉积在半导体晶片的表面上，多条栅极线沉积在结构化的电荷捕获层之上。一个绝缘衬垫沉积在多条栅极线的侧壁上。形成多条掩埋位线。每条掩埋位线嵌入到衬底中作为一个扩散区。在一个位线之上沉积位线绝缘层，该位线绝缘层覆盖在栅极线之间的区域内的位线。一个蚀刻停止层沉积在绝缘层之上。蚀刻该蚀刻停止层以形成一个部分去除的蚀刻停止层，以便暴露位线绝缘层的顶面。一个介质层沉积在蚀刻停止层之上。蚀刻该介质层以形成从介质层表面延伸到绝缘层表面的接触孔。蚀刻该绝缘层以更进一步的扩大从介质层表面延伸到掩埋位线表面的接触孔。用一种导电塞材料填充接触孔，从而形成一个接触塞。

通过一种用于制造非易失存储器单元的方法，提供了另一个解决方案来实现该目的。一个结构化的电荷捕获层设置在半导体晶片表面上。多条栅极线沉积在结构化的电荷捕获层之上。一个绝缘衬垫沉积在多条栅极线的侧壁上。形成多条掩埋位线。每条掩埋位线嵌入到衬底中作为一个扩散区。在一个位线之上沉积位线绝缘层，该位线绝缘层覆盖在栅极线之间区域内的位线。一个蚀刻停止层沉积在绝缘层之上。蚀刻该蚀刻停止层以形成一个在位线绝缘层上表面上具有较小厚度的部分去除的蚀刻停止层。一个介质层沉积在蚀刻停止层之上。蚀刻该介质层以形成从介质层的表面到蚀刻停止层表面的接触孔。蚀刻该部分去除的蚀刻停止层和绝缘层以更进一步的扩大从介质层表面延伸到掩埋位线表面的接触孔。用一种导电塞材料填充接触孔，从而形成一个接触塞。

附图说明

综合考虑下列描述和对应的附图，将更加清楚地理解本发明的上述特征：

图1示意地描绘了根据本发明一个具体实施例的一个存储器单元阵列细节的顶视图；

图2A到2E示意地描绘当根据本发明的一个具体实施例应用该方法的步骤时，一个存储器单元阵列的一个侧视图；

图3A到3C示意地描绘当根据本发明的另一个具体实施例应用该方法的步骤时，一个存储器单元阵列的侧视图；

图4A到4B示意地描绘当根据本发明的另一个具体实施例应用该方法的步骤时，一个存储器单元阵列的侧视图；以及

图5A到5B示意地描绘当根据本发明的另一个具体实施例应用该方法的步骤时，一个存储器单元阵列的侧视图。

具体实施方式

根据本发明的实施例，以下详细论述用于制造多个具有自对准的位线触点的非易失性存储器单元的方法的优选实施例，和具有自对准的位线触点的非易失性存储器单元的优选实施例。然而，可以理解，本发明提供实用的多种创造性的构思，这些构思可以在多种特定环境中体现。所论述的特定实施例仅仅说明应用该方法和应用该存储器单元的特定办法，并不限制发明的范围。

在下文中，关于具有多个非易失性存储器单元的虚地体系结构的NROM存储器，描述了用于制造具有自对准的位线触点的多个非易失性存储器单元的方法的实施例和具有自对准的位线触点的非易失性存储器单元的实施例。

参考图1，以顶视图显示虚地体系结构的一个NROM存储器的总体平面布置图。应该理解图1仅仅作为制造非易失性存储器单元的一种示例，即，图1所示的各个独立部件并非真实比例。

在详细说明产生存储器单元阵列的方法的优选实施例之前，参考图1描述虚地或非结构的最终位线和字线的总体布置情况。

图1示意地显示一些字线2的片段，字线2与位线8垂直，从而字线2与位线8一起确定一个格子结构。在字线2之间的交叉区域和位线8之间的间隔中，确定存储器单元的栅极区。图1中，虚线表示在掩埋位线8上的一个几何缩小区域4，而实线表示形成掩埋位线8的源极/漏极扩散区域。

在这种虚地体系结构中，各个存储器单元6布置在位线8之间的字线2之下，如图1的第二字线2所示。在这个区域提供在字线之下的一些具有电荷捕获层的栅极区，而扩散区，即，布置在位线之下的源极/漏极注入定义一个各个单元的源漏区。

如图1所示，利用位线触点10连接掩埋位线8。位线触点10用来提供从沉积在介质层上的互连层到掩埋位线8的一个触点。根据本发明的实施例，利用一个采用导电塞的位线触点方案来连接掩埋位线8。自对准于位线8形成导电塞，因此与现有技术的非自对准的触点相比，大大降低了相邻位线8之间短路的风险。

现在参考图2A，说明了一种用于形成非易失性存储器单元的方法。在图2A，以透视的侧视图表示一个半导体晶片12。图2A的侧视图(以及后面的图)是截面的侧视图，该截面经过位线触点10，垂直于半导体晶片12表面并且平行于字线2，如图1的A-A′线所示。

半导体晶片12具有半导体衬底14。处理过程更进一步的包括在半导体衬底14上一致地沉积一个电荷捕获层16。一致地沉积电荷捕获层16的步骤包括沉积一个氧化/氮化/氧化层堆叠。举例来说，氧化/氮化/氧化层堆叠具有小于约50纳米的厚度18，优选地，厚度在于约5纳米到约30纳米之间。

接着，一个导电层20沉积在电荷捕获层16之上。举例来说，提供导电层20以作为一个多晶硅层。接着，一个掩膜层22沉积在该导电层20之上。举例来说，可以通过沉积一个氮化物层实现在导电层20表面上沉积一个掩膜层22的步骤。通常，掩膜层22对半导体衬底14、电荷捕获层16和导电层18的材料具有高耐蚀刻。

在下一步中，掩膜层22被光刻构图，以便在导电层20表面上形成掩膜层22的结构单元24。掩膜层22的构图包括在掩膜层22的表面上沉积一个抗蚀剂层和对该抗蚀剂层进行光刻构图以便形成被构图的抗蚀剂层。通过蚀刻去除在被构图的抗蚀剂层之外的掩膜层22之后，可以去除被构图的抗蚀剂层。

现在，为了蚀刻导电层20和电荷捕获层16，掩膜层22的结构单元24用作蚀刻掩膜。通过采用各向异性蚀刻步骤，例如通过反应离子蚀刻，选择性地对被构图的掩膜层22执行蚀刻步骤。同样也可以使用其它合适的蚀刻处理。

结果，从覆盖被构图的电荷捕获层16的导电层20形成栅极线，因此在栅极线之间产生一个区域，但是半导体衬底14的表面26基本暴露出来。然而，可以想到，残余材料例如一个薄的底部氧化层仍然保留在半导体衬底14的表面26上。在这些区域内，如图2A所示，从半导体衬底14的表面26到某一深度形成扩散区。根据图1，已经显示了该扩散区作为位线8。

在栅极线28的侧壁上沉积一个衬垫36，优选的是一个氧化硅层。

下一步，氧化物衬垫层36用作一个注入掩膜。利用所选的带有适合能量的离子，掩埋位线8形成为一个位于氧化物衬垫层36的侧壁之间的衬底14中的注入区域。执行这些步骤以实现用于源极/漏极区域和位线8的最优结合注入。通常，在注入之后有一个热退火处理过程。

下一步，绝缘层38沉积在栅极线28之间，如图2A所示。可以用下列方式沉积绝缘层38。

首先，绝缘层38被一致地沉积，以作为一个二氧化硅层。绝缘层38覆盖栅极线28和掩膜层22的结构单元24之间的凹槽。下一步，采用化学机械抛光步骤从硬掩膜22的顶侧去除绝缘层38。

总之，半导体晶片12的蚀刻和注入产生了一个分布在位线8之上的绝缘层38，如图2A所示。

通过去除掩膜层22的结构单元24继续进行处理，例如，通过采用一个湿法蚀刻步骤。在这个处理阶段，可以设想用一些其它的处理工序，包括沉积一个字线层或字线层堆叠，以及对字线2构图。对字线2构图对所属技术领域的人员而已是已知的，因此并未作出更进一步的详细描述。

下一步，在半导体晶片12的表面上一致地沉积一个蚀刻停止层50，如图2B所示。蚀刻停止层50以比如氮化硅层的形式沉积。蚀刻停止层50的厚度18小于约100纳米，优选的是约50纳米。

下一步，在蚀刻停止层50上一致地沉积一个介质层60。介质层60以BPSG层的形式沉积，BPSG层即硼磷硅玻璃层。介质层60作为一个互连金属层的介质，该互连金属层稍后沉积在介质层60的表面上(未在图2B中示出)。

下一步，对介质层60构图，以便在通过位线触点10进行连接的那些位置形成接触孔40。介质层60的构图包括在介质层60的表面上沉积一个抗蚀剂层，对抗蚀剂层光刻构图以形成一个被构图的抗蚀剂层，以及蚀刻介质层60形成接触孔40。替代使用光刻构图的抗蚀剂层，也可以使用一个硬掩膜层。

产生的结构如图2C所示。通过反应离子蚀刻或任何其它可能的处理工序来蚀刻介质层60。

在图2C，用差值M表示在介质层60的构图期间对于在位线4的中心线上的标称位置的可能未匹配。根据本发明的实施例，该未对准不影响在蚀刻停止层50下面的下面结构。

接着，接触孔40更进一步朝着垂直半导体晶片12表面的方向扩大，如图2D所示。因此，蚀刻该蚀刻停止层50和现在接触孔40从介质层60表面延伸到绝缘层38表面。可以通过反应离子蚀刻对蚀刻停止层50进行蚀刻。

在第一个可能的处理过程中，蚀刻停止层50被蚀刻一段给定的时间，以便完全地蚀刻掉在接触孔40的区域内的蚀刻停止层50。在第二个可能的处理过程中，蚀刻该蚀刻停止层50，并且监控最后被蚀刻的材料，从而当到达绝缘层38时确定一个结束点。

下一步，接触孔40更进一步朝着垂直半导体晶片12表面的方向扩大，如图2E所示。通过蚀刻绝缘层38执行上述操作。接触孔40现在从介质层60表面延伸到位线8的表面。同样通过反应离子蚀刻对绝缘层38进行蚀刻。

通过在位线8上面的接触孔40中沉积接触塞材料，从而更进一步的继续进行处理。用导电材料填充接触孔40，以便在存储器单元阵列中的某些位置形成一个接触塞10，如图1所示。根据现有技术，这可以包括形成钛、氮化钛或钛-氮化钛的叠层。

根据如上所述的处理过程，利用一个自对准的方案连接掩埋位线8。通过利用绝缘层38的自对准，以及绝缘层38、蚀刻停止层50和介质层60不同的蚀刻选择性，自对准处理大大降低了意外接触位线8的周围元件的风险。

关于图3A-3C，显示了本发明另外一个具体实施例。根据如下实施例所述的处理方法，用到了类似于根据图1和图2所述的实施例的一些处理过程。很明显，该实施例与先前描述的实施例的主要区别在于对绝缘层38和蚀刻停止层50同时进行蚀刻。

现在参考图3A，已经在半导体晶片12上执行了根据图2A的处理。在下面的可选实施例中执行在栅极线之间沉积一个绝缘层38的步骤。首先，绝缘层38以一个氮氧化硅层的形式一致地沉积。接着进行一个化学机械抛光步骤。可选地，利用无孔填充栅极线之间的间隙的基于氧化物的处理来形成绝缘层38。

通常，绝缘层38对于后面涂敷的介质层具有较高的蚀刻选择性，并且相应地选择绝缘层38的材料。

通过去除掩膜层22的结构单元24继续进行处理，例如，通过采用一个湿法蚀刻步骤。在这个阶段，执行形成字线2的步骤。

下一步，蚀刻停止层50一致地沉积在半导体晶片12的表面上，如图3A所示。蚀刻停止层50也以一个氮化硅层的形式沉积。蚀刻停止层50的厚度18小于约100纳米，优选的是大约30到50纳米。

下一步，在蚀刻停止层50上一致地沉积一个介质层60。此外，介质层60以BPSG层的形式沉积。下一步，对介质层60构图，以便在通过位线触点10进行连接的那些位置处形成接触孔40。对介质层60进行光刻构图，或者使用利用了不同层的材料之间不同的蚀刻选择性的硬掩膜层对介质层60进行构图。

得到的结构如图3B所示。通过反应离子蚀刻或任何其它可能的处理过程来蚀刻介质层60。

接着，接触孔40更进一步朝着垂直半导体晶片12表面的方向扩大，如图3C所示。因此，对蚀刻停止层50和绝缘层38进行蚀刻。接触孔40现在从介质层60表面延伸到位线8的表面。同样通过反应离子蚀刻对绝缘层38进行蚀刻。

通过在位线8上面的接触孔40中沉积接触塞材料，从而更进一步的继续进行处理。然后用导电材料填充接触孔40，以便在存储器单元阵列的某些位置处形成一个接触塞10，如图1所示。根据现有技术，这可以包括形成钛、氮化钛或一个钛-氮化钛叠层。

根据图4A、4B和图5A、5B，表示本发明另外的实施例。该实施例与上述实施例的主要区别在于在涂敷介质层60之前，蚀刻该蚀刻停止层50。在下面的另外的实施例的描述中，仅仅概述了不同的处理步骤。因此，以下的描述在适当的地方引用图1、2A-2E和3A-3C中的实施例。

在去除掩膜层22的结构单元24以及形成字线2之后，蚀刻停止层50一致地沉积在半导体晶片12的表面上，如图4A所示。蚀刻停止层50以一个氮化硅层的形式沉积。蚀刻停止层50的厚度小于约100纳米，优选的是大约30到50纳米。

下一步，蚀刻该蚀刻停止层50，以便释放绝缘层38的表面。在该点形成一个部分去除的蚀刻停止层55，如图4A所示。在图4A中以箭头指示厚度的不同，并且释放绝缘层38的表面。

下一步，在部分去除的蚀刻停止层55上和在绝缘层38的释放表面上一致地沉积一个介质层60。此外，介质层60以一个BPSG层形式沉积。

下一步，对介质层60构图，以便在通过位线触点10进行连接的那些位置处形成接触孔40。对介质层60进行光刻构图或者使用硬掩膜层对介质层60进行构图。得到的结构如图4B所示。

接着，接触孔40朝着垂直半导体晶片12表面的方向进一步扩大，如图4B所示。因此，在接触孔40中去除了蚀刻停止层50和绝缘层38。接触孔40现在从介质层60表面延伸到位线8的表面。

接着，按照前述步骤来提供另外的金属互连层。

现在参考图5A，蚀刻停止层50一致地沉积在半导体晶片12的表面上。蚀刻停止层50以一个氮化硅层的形式沉积。蚀刻停止层50的厚度小于约100纳米，优选的是大约30到50纳米。

下一步，通过蚀刻使蚀刻停止层50变薄。与图4A的实施例相反，绝缘层38的表面没有完全暴露。在该点，形成一个部分去除的蚀刻停止层55，如图5A所示。在图5A中以箭头表示厚度的不同，并且绝缘层38的表面仍然被一个薄的蚀刻停止层55覆盖。

下一步，一个介质层60一致地沉积在部分去除的蚀刻停止层55上。此外，介质层60以一个BPSG层的形式沉积。

下一步，对介质层60构图，以便在通过位线触点10进行连接的那些位置处形成接触孔40。对介质层60进行光刻构图或者使用硬掩膜层对介质层60进行构图。得到的结构如图5B所示。

接着，接触孔40朝着垂直半导体晶片12表面的方向进一步扩大，如图5B所示。因此，在接触孔40中去除了蚀刻停止层50和绝缘层38。接触孔40现在从介质层60表面延伸到位线8的表面。

接着，按照前述步骤来提供另外的金属互连层。

根据图4A、4B和图5A、5B，表示本发明另外的实施例，这些实施例允许一个简单的处理过程。

本文已经描述了用于制造非易失性存储器单元的方法的实施例和非易失性存储器单元的实施例，值得注意的是所属技术领域的人员按照上述教导可以进行修改和变化。因此，应当理解本发明公开的特定实施例可以在本发明的范围和精神之内进行改变，本发明的范围和精神由所附的权利要求确定。

至此已经描述了本发明的详细内容和专利法所要求的细节，在附加的权利要求书中提出了根据专利证书主张和要求保护的内容。

Claims (37)

1.一种用于制造非易失性存储器单元的方法，该方法包括：

提供具有半导体衬底的半导体晶片；

在所述半导体晶片表面上沉积一个结构化的电荷捕获层；

在所述结构化的电荷捕获层上沉积多条栅极线；

在所述多条栅极线的侧壁上沉积一个绝缘衬垫；

形成多条掩埋位线，其中每一条所述掩埋位线嵌入所述半导体衬底中；

在所述多条栅极线和所述结构化的电荷捕获层之间的区域中沉积一个绝缘层；

在所述绝缘层上沉积一个蚀刻停止层；

在所述蚀刻停止层上沉积一个介质层；

蚀刻所述介质层，从而形成从所述介质层表面延伸到所述蚀刻停止层表面的接触孔；

蚀刻所述蚀刻停止层，以使得所述接触孔从所述介质层表面延伸到所述绝缘层表面；

蚀刻所述绝缘层，以使得所述接触孔从所述介质层表面延伸到所述掩埋位线的表面；以及

用导电塞材料填充所述接触孔来形成一个接触塞。

2.根据权利要求1的方法，更进一步包括在蚀刻所述介质层步骤之前沉积一个结构化的硬掩膜，该硬掩膜作为蚀刻所述介质层步骤中的一个蚀刻掩膜。

3.根据权利要求1的方法，其中蚀刻所述介质层包括反应离子刻蚀。

4.根据权利要求1的方法，其中蚀刻所述蚀刻停止层包括在检测结束点的情况中进行蚀刻。

5.根据权利要求1的方法，其中蚀刻所述蚀刻停止层包括进行蚀刻一段预定的时间，以完全去除所述接触孔内的所述蚀刻停止层。

6.根据权利要求1的方法，其中蚀刻所述绝缘层包括进行蚀刻一段预定的时间，以完全去除所述接触孔内的所述绝缘层。

7.一种用于制造非易失性存储器单元的方法，该方法包括：

提供具有半导体衬底的一个半导体晶片；

在所述半导体晶片的表面上沉积一个电荷捕获层；

在所述结构化的电荷捕获层上沉积一个导电层；

在所述导电层上沉积一个掩膜层；

对所述掩膜层构图，以形成多个基本上相互平行排列的结构元件；

利用所述多个结构元件作为一个硬掩膜对所述导电层和所述电荷捕获层进行构图，以形成栅极线；

在所述多条栅极线的侧壁、所述结构化的电荷捕获层和所述掩膜层的结构元件上沉积一个衬垫氧化物层；

利用作为掩膜的衬垫氧化物层进行注入离子，从而在所述衬底中形成多条掩埋位线以作为扩散区；

在所述多条栅极线和所述结构化的电荷捕获层之间的区域中沉积一个绝缘层；

去除所述掩膜层的所述结构元件；

在所述绝缘层上沉积一个蚀刻停止层；

在所述蚀刻停止层上沉积一个介质层；

蚀刻所述介质层，从而形成从所述介质层表面延伸到所述蚀刻停止层表面的接触孔；

蚀刻所述蚀刻停止层，以使得所述接触孔从所述介质层表面延伸到所述绝缘层表面；

蚀刻所述绝缘层，以使得所述接触孔从所述介质层表面延伸到所述掩埋位线的表面；以及

用导电塞材料填充所述接触孔来形成一个接触塞。

8.根据权利要求7的方法，其中在所述导电层表面上沉积一个掩膜层的步骤包括一致地沉积一个氮化层作为所述掩膜层。

9.根据权利要求7的方法，其中对所述掩膜层进行构图包括：

在所述掩膜层表面上沉积一个抗蚀剂层；

对抗蚀剂层进行光刻构图，从而形成被构图的抗蚀剂层；

通过蚀刻去除在所述被构图的抗蚀剂层之外的所述掩膜层；以及

去除所述被构图的抗蚀剂层。

10.根据权利要求7的方法，其中沉积所述电荷捕获层包括沉积一个氧化物/氮化物/氧化物层堆叠以作为所述电荷捕获层。

11.根据权利要求10的方法，其中所述氧化物/氮化物/氧化物层堆叠的厚度小于50纳米。

12.根据权利要求10的方法，其中所述氧化物/氮化物/氧化物层堆叠的厚度在5纳米和15纳米之间。

13.根据权利要求7的方法，其中在沉积蚀刻停止层的步骤之前执行以下步骤：

在所述半导体晶片的表面上沉积一个另外的导电层；以及

对所述另外的导电层进行构图，以形成多条字线，所述字线基本垂直于所述位线排列并且与第一接触孔内的所述接触填充材料区域有一定的距离。

14.根据权利要求13的方法，其中在沉积所述另外的导电层的步骤之后，执行以下步骤：

在所述另外的导电层的表面上一致地沉积一个含金属层；以及

对所述含金属层构图，以覆盖所述字线的顶部。

15.根据权利要求14的方法，其中沉积含金属层的步骤包括沉积一个含钨的层。

16.根据权利要求15的方法，其中沉积含金属层的步骤包括沉积钨硅合金。

17.根据权利要求14的方法，其中所述含金属层的厚度小于50纳米。

18.根据权利要求17的方法，其中所述含金属层的厚度在5纳米和15纳米之间。

19.根据权利要求7的方法，其中所述导电层以多晶硅层的形式沉积。

20.根据权利要求13的方法，其中所述另外的导电层以多晶硅层的形式沉积。

21.根据权利要求7的方法，其中沉积一个绝缘层包括一致地沉积一个二氧化硅层。

22.根据权利要求21的方法，其中蚀刻所述绝缘层包括各向异性地蚀刻所述绝缘层。

23.根据权利要求21的方法，其中沉积一个介质层包括一致地沉积一个硼磷硅玻璃(BPSG)层。

24.根据权利要求21的方法，其中沉积一个蚀刻停止层包括一致地沉积一个氮化硅层。

25.根据权利要求24的方法，其中所述蚀刻停止层的厚度小于100纳米。

26.根据权利要求25的方法，其中所述蚀刻停止层的厚度在20纳米和60纳米之间。

27.一种用于制造一个非易失性存储器单元的方法，该方法包括：

提供具有半导体衬底的一个半导体晶片；

在所述半导体晶片上沉积一个结构化的电荷捕获层；

在所述结构化的电荷捕获层上沉积多条栅极线；

在所述多条栅极线的侧壁上沉积一个绝缘衬垫；

形成多条掩埋位线，其中每条所述掩埋位线部分地嵌入所述衬底中以作为扩散区；

在所述位线之上沉积一个位线绝缘层；

在所述绝缘层上方沉积一个蚀刻停止层；

在所述蚀刻停止层上沉积一个介质层；

蚀刻所述介质层，从而形成从所述介质层表面延伸到所述蚀刻停止层表面的接触孔；

蚀刻所述蚀刻停止层和所述绝缘层，以使得所述接触孔从所述介质层表面延伸到所述掩埋位线的表面；以及

用导电塞材料填充所述接触孔以形成一个接触塞。

28.根据权利要求27的方法，其中在所述位线之上沉积该位线绝缘层包括：沉积一种作为所述位线绝缘层的材料，该材料相对于所述介质层具有高度的蚀刻选择性。

29.根据权利要求27的方法，其中沉积所述介质层包括沉积一个硼磷硅玻璃层。

30.根据权利要求29的方法，其中通过在所述绝缘层上形成一个氮氧化物层来选择性地执行蚀刻所述绝缘层的步骤。

31.根据权利要求27的方法，其中沉积一个蚀刻停止层包括一致地沉积一个氮化硅层。

32.一种用于制造多个非易失性存储器单元的方法，该方法包括：

提供具有半导体衬底的一个半导体晶片；

在所述半导体晶片的表面之上沉积一个结构化的电荷捕获层；

在所述结构化的电荷捕获层之上沉积多条栅极线；

在所述多条栅极线的侧壁上沉积一个绝缘衬垫；

形成多条掩埋位线，其中每条所述掩埋位线嵌入所述衬底中以作为一个单独的扩散区；

在所述位线之上沉积一个位线绝缘层，该位线绝缘层覆盖所述栅极线之间的区域中的所述位线；

在所述绝缘层的顶部上沉积一个蚀刻停止层；

蚀刻所述蚀刻停止层以形成一个部分去除的蚀刻停止层，以便暴露所述位线绝缘层的顶表面；

在所述蚀刻停止层的顶部上沉积一个介质层；

蚀刻所述介质层以形成从所述介质层表面延伸到所述绝缘层表面的接触孔；

蚀刻所述绝缘层，以进一步扩大从所述介质层表面延伸到所述掩埋位线表面的所述接触孔；以及

用导电塞材料填充所述接触孔以形成一个接触塞。

33.一种用于制造多个非易失性存储器单元的方法，该方法包括：

提供具有半导体衬底的一个半导体晶片；

在所述半导体晶片的表面上沉积一个结构化的电荷捕获层；

在所述结构化的电荷捕获层之上沉积多条栅极线；

在所述多条栅极线的侧壁上沉积一个绝缘衬垫；

形成多条掩埋位线，其中每条所述掩埋位线嵌入所述衬底中以作为扩散区；

在所述位线之上沉积一个位线绝缘层，该位线绝缘层覆盖所述栅极线之间的区域中的所述位线；

在所述绝缘层的顶部上沉积一个蚀刻停止层；

蚀刻所述蚀刻停止层以在所述位线绝缘层的顶表面上形成一个部分去除的具有较小厚度的蚀刻停止层；

在所述蚀刻停止层的顶部上沉积一个介质层；

蚀刻所述介质层以形成从所述介质层表面延伸到所述蚀刻停止层表面的接触孔；

蚀刻所述部分去除的蚀刻停止层和所述绝缘层，以进一步地扩大从所述介质层表面延伸到所述掩埋位线表面的所述接触孔；以及

用导电塞材料填充所述接触孔以形成一个接触塞。

34.根据权利要求33的方法，其中在所述位线之上沉积一个位线绝缘层包括：沉积一种作为所述位线绝缘层的材料，该材料相对于所述介质层具有高度的蚀刻选择性。

35.根据权利要求34的方法，其中沉积所述介质层包括沉积一个硼磷硅玻璃层。

36.根据权利要求34的方法，其中通过在所述绝缘层上形成一个氮氧化物层来选择性地蚀刻所述绝缘层。

37.根据权利要求34的方法，其中沉积一个蚀刻停止层包括一致地沉积一个氮化硅层。

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