CN100424833C

CN100424833C - 制造掺杂氮的介电层的方法

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Publication number: CN100424833C
Application number: CNB200510068839XA
Authority: CN
Inventors: 王俞仁; 颜英伟; 龙健华; 黄国泰
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2005-05-12
Filing date: 2005-05-12
Publication date: 2008-10-08
Anticipated expiration: 2025-05-12
Also published as: CN1862776A

Abstract

本发明提供一种制造掺杂氮的介电层的方法。根据该方法，先于半导体基底上形成一介电层后，对该介电层进行两阶段的氮化工艺，接着进行一到两阶段的退火工艺。其中上述的两阶段氮化工艺为一种分耦式等离子体氮化工艺，其利用一具有双线圈结构的装置进行，其中该双线圈结构由一组内线圈与一组外线圈所构成，其中两线圈的电流比可调整。由于利用该方法所形成的介电层中的氮分布较为均匀，因此该介电层具有较优越的电性。

Description

制造掺杂氮的介电层的方法

技术领域

本发明涉及一种制造掺杂氮的介电层的方法，特别是涉及一种制造均匀掺杂氮的栅极氧化层的方法。

背景技术

为了增加单一晶片的集成度，半导体元件朝小而密集的趋势发展。而为了维持元件高效能要求，互补式金氧半导体(complementary metal oxidesemiconductor，CMOS)装置中的栅极氧化层厚度亦需随之下降，以于栅极与通道间维持一定的电容量。此因在栅极氧化层电容量大时，栅极氧化层内的电场强度较低，从而可降低漏电流，提升元件的效能。例如，于130纳米(nm)以下的半导体工艺中，甚至必须制造出厚度低于20埃(

)的栅极氧化层以符合元件效能的需求。

一般来说，栅极氧化层由氧化硅所构成。然而，低厚度的氧化硅，难以达到高介电常数、热稳定性高、高崩溃电压、低漏电流等要求。例如厚度低于50埃的氧化硅，即可能因电子和空穴穿越氧化层的能量屏障而造成漏电流(leakage current)。为改善此缺陷，目前通过将氮掺入栅极氧化层中，以增加栅极氧化层的介电常数，从而制造出具有相同电容量、但厚度较厚的栅极氧化层，亦即具有等效氧化层厚度(equivalent oxide thickness，EOT)的栅极氧化层。

目前至少有两种方式可将氮掺杂入栅极氧化层中。其一使氧化层于含氮化合物的氛围下进行热成长(thermal growth)，例如在氧化氮氛围下进行的快速热氧化(rapid thermal oxidation，RTO)程序，或者在氨气氛围下进行的热氧化程序。惟此种热成长程序仍可能造成栅极氧化层含氮浓度不足，或者因氢扩散进入栅极氧化层而造成漏电。

另一种方法通过等离子体氮化工艺将氮离子注入栅极氧化层，例如利用单一步骤的分耦式等离子体氮化(decoupled plasma nitridation，DPN)进行氮离子的注入。DPN利用等离子体氮化加上退火工艺，以产生等效氧化层厚度小于11埃的氧化层。利用DPN制造的栅极氧化层不但可更有效地减少栅极的漏电流，亦能提供优选的硼阻断功能，从而提高制造出的晶体管的效能。

然而，利用单一步骤DPN进行的氮化，无法在栅极氧化层表面形成厚度且含氮量均匀的含氮层。特别是，于晶片的中央一带的含氮量往往呈现不均匀的状态，且晶片整体的含氮量均匀度亦不理想。以90纳米工艺的晶片为例，一通过DPN程序所形成的含氮氧化层的氮分布均匀度约在8.1％左右。而在氧化层含氮量不均的情况下，其电容、起始电压(threshold voltage)等电性亦会受到影响，从而造成晶片成品率的下降。因此，需要一种提升氧化层中氮分布均匀度的方法，以提升晶片的成品率。

发明内容

本发明的主要目的在于提供一种制造掺杂氮的介电层的方法，以解决上述现有掺杂氮的介电层中氮分布不均匀所产生的问题。

根据本发明的权利要求，揭露一种制造掺杂氮的介电层的方法。根据该方法，先于半导体基底上形成一介电层，并对该介电层进行两阶段的氮化工艺。其中该氮化工艺，为分耦式等离子体氮化工艺，且其利用一具有双线圈(dual coil)结构的装置进行，其中于上述两阶段的氮化工艺中该两线圈的电流比不相同。于氮化工艺完成后，对该介电层进行一低温退火工艺。接着对该介电层上进行一高温退火工艺。

本发明所提供的方法通过两阶段的氮化程序与两阶段的退火程序有效地提高氧化层中氮离子分布的均匀度，从而确保元件的品质与晶片的成品率。

附图说明

图1为一折线图，其描述分配电容参数在5％～50％时，所进行的氮化程序中，氧化硅层各处的含氮量；

图2为一流程图，其描述一根据本发明的优选具体实施例；和

图3为一流程图，其描述另一根据本发明的具体实施例。

简单符号说明

202 于半导体基底上形成一氧化硅 302 于半导体基底上形成一氧化

层硅层

204 将分配电容参数调整为0～ 304 将分配电容参数调整为0～

10％以进行第一氮化工艺 10％以进行第一氮化工艺

206 将分配电容参数调整为15～ 306 将分配电容参数调整为15～

50％以进行第二氮化工艺 50％以进行第二氮化工艺

208 对该氧化硅层进行一摄氏500 308 对该氧化硅层进行一退火工

度至摄氏700度的退火工艺艺

210 对该氧化硅层进行一摄氏850

度至摄氏1100度的退火工艺

具体实施方式

目前实施的掺杂氮氧化层工艺皆以单一氮化工艺加上退火工艺进行，是以对氮含量均匀度的改善有限。因此本发明提供一种两阶段氮化程序加上两阶段退火程序的掺杂氮氧化层制造方法，以更有效地解决现有方法的缺点。

本发明的方法主要利用DPN机器进行。DPN为一种利用具有双线圈结构的装置进行等离子体氮化的技术。该双线圈结构由一内线圈与外线圈所构成，其中流经该内外线圈的电流可调整，从而调整分配电容参数。通过调整装置所产生的分配电容参数，可控制掺杂氮的浓度。然而，此种双线圈结构除存在于DPN机器外，其它进行等离子体工艺的机器、蚀刻机器、或用于等离子体增益化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)的机器皆包括类似的结构。亦即，可依实际的需要，于上述各种机器中进行本发明的方法。

此外，在进行氮化工艺时，如提供不同的分配电容参数，降对均匀度造成不同的影响。请参见图1，其显示利用DPN机器进行氮化程序时，将分配电容参数调为5～50％时，氧化硅层各处的含氮量。根据图1，将分配电容参数调低而进行氮化工艺时，可使晶片中央附近有偏高的含氮量。相反的将高分配电容参数调高而进行氮化工艺时，则可使晶片周围有较高的含氮量。是以，在经过低分配电容参数与高分配电容参数两阶段的氮化工艺后，可使晶片中央与周边的含氮量较为均匀。例如，先提供0～10％的较低分配电容参数以进行一氮化工艺，再提供15～50％的较高分配电容参数以进行另一氮化工艺，将可得到较为均匀的含氮量分布。

现请参见图2，其根据本发明的一优选具体实施例的流程图。根据图2，本发明首先利用现有热成长(thermal growth)方式在用于90纳米工艺的半导体基底上形成一氧化硅层(步骤202)。接着将DPN的分配电容参数调整为0～10％以对该氧化硅层进行氮掺杂，从而完成第一次的氮化工艺(步骤204)。在完成第一次氮化后，半导体基底的中央将有较高的氮含量。接着，将DPN的分配电容参数调整为15～50％以对氧化硅层进行氮掺杂，从而完成第二次的氮化工艺(步骤206)。该第二氮化工艺将使半导体基底周围有较高的氮含量，从而弥补了第一次氮化工艺中基底周围氮含量较中央少的问题。亦即，在经过两阶段的氮化工艺后，将可于氧化硅表面达到优选的氮含量均匀度。事实上根据本发明的优选具体实施例，将可于氧化硅表面达到4.3％的氮含量均匀度，此较现有方法所达到的8.1％有显著的改善。此外，必须强调的是，上述的两阶段氮化工艺顺序可以对调。亦即，亦可先将分配电容参数调整为15～50％而进行第一次氮化后，再将分配电容参数调整为0～10％以进行第二次氮化。

此外，由于退火程序可进一步增进氧化硅层中氮分布的均匀度，以及其表面形状的均匀度，因此，本发明于两阶段的氮化程序后，还进一步进行两阶段的退火工艺，以改善氧化硅层含氮量的均匀度以及晶片表面图形的均匀度。请继续参见图2，首先，对该氧化硅进行一摄氏500度至摄氏700度的低温退火工艺(步骤208)。接着，再对该退火后的氧化硅层进一步进行一摄氏850度至摄氏1100度的高温退火工艺(步骤210)。在完成两阶段的退火程序后，该氧化硅的氮含量均匀度已可达到3.8％。惟上述两退火工艺的顺序可对调，亦即，可先进行该高温的退火工艺，再进行该低温的退火工艺。

请参见图3。图3显示本发明的另一具体实施例的流程图。根据图3，本发明首先利用现有热成长方式于半导体基底上形成一氧化硅层(步骤302)。接着将DPN的分配电容参数调整为0～10％以对该氧化硅层进行氮掺杂，从而完成第一次的氮化工艺(步骤304)。在完成第一次氮化后，将DPN的分配电容参数调整为15～50％以对该氧化硅层进行氮掺杂，从而完成第二次的氮化工艺(步骤306)。同样地，上述的两阶段氮化工艺顺序可以对调，亦即，可先将分配电容参数调整为15～50％以进行氮化后，再将分配电容参数调整为0～10％以进行第二次氮化。最后，再对该氧化硅进行一退火工艺(步骤308)。亦即，根据本发明，亦可于两阶段的氮化工艺后进行单一程序的退火工艺，如此亦可获得优于现有技艺所能获得的均匀度。

相较于现有技艺，本发明所提供的方法可有效提高栅极氧化层表面含氮量的均匀度。而在含氮量均匀度提高后，栅极氧化层的电容和起始电压等电性接能得到相应的提升。此外，由于本发明可利用既有DPN机器实施，因此极为经济且可符合大量制造的需求。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1. 一种制造掺杂氮的介电层的方法，该方法至少包括：

于半导体基底上形成一介电层；

对该介电层进行一第一氮化工艺：

对该介电层进行一第二氮化工艺；

对该介电层进行一第一温度退火工艺；以及

对该介电层进行一第二温度退火工艺，该第二温度高于该第一温度，

其中上述的第一氮化工艺与第二氮化工艺为一种分耦式等离子体氮化工艺，其利用一具有双线圈结构的装置进行，其中该双线圈结构由一组内线圈与一组外线圈所构成，其中两线圈的电流比可调整。

2. 如权利要求1所述的方法，其中上述的介电层为一由氧化硅所构成的氧化层，且该氧化层为可用于栅极上的栅极氧化层。

3. 如权利要求1所述的方法，其中上述的第一氮化工艺为一双线圈的内外线圈电流比在0％～10％的分耦式等离子体氮化工艺，而该第二氮化工艺为一双线圈的内外线圈电流比在15％～50％的分耦式等离子体氮化工艺。

4. 如权利要求1所述的方法，其中上述的第一氮化工艺为一双线圈的内外线圈电流比在15％～50％的分耦式等离子体氮化工艺，而该第二氮化工艺为一双线圈的内外线圈电流比在0％～10％的分耦式等离子体氮化工艺。

5. 如权利要求1所述的方法，其中上述的第一氮化工艺和该第二氮化工艺的工艺时间相同，且该工艺时间为15～1000秒。

6. 如权利要求1所述的方法，其中上述的第一温度退火指摄氏500度至700度的退火，而该第二温度退火指于摄氏850度至1100度的退火。

7. 一种制造掺杂氮的氧化层的方法，该方法至少包括：

于半导体基底上形成一氧化层；

对该氧化层进行一第一氮化工艺：

对该氧化层进行一第二氮化工艺；以及

对该氧化层进行一退火工艺，

8. 如权利要求7所述的方法，其中上述的氧化层为一由氧化硅所构成，且该氧化层为可用于栅极上的栅极氧化层。

9. 如权利要求7所述的方法，其中上述的第一氮化工艺为一双线圈的内外线圈电流比在0％～10％的分耦式等离子体氮化工艺，而该第二氮化工艺为一双线圈的内外线圈电流比在15％～50％的分耦式等离子体氮化工艺。

10. 如权利要求7所述的方法，其中上述的第一氮化工艺为一双线圈的内外线圈电流比在15％～50％的分耦式等离子体氮化工艺，而该第二氮化工艺为一双线圈的内外线圈电流比在0％～10％的分耦式等离子体氮化工艺。

11. 如权利要求7所述的方法，其中上述的第一氮化工艺和该第二氮化工艺的工艺时间相同，且该工艺时间为15～1000秒。

12. 如权利要求7所述的方法，其中上述的退火工艺指由摄氏500度至700度的第一温度退火以及摄氏850度至1100度的第二温度退火所构成的两阶段退火工艺。