[go: up one dir, main page]

CN111223769A - 半导体结构及其制备方法 - Google Patents

半导体结构及其制备方法 Download PDF

Info

Publication number
CN111223769A
CN111223769A CN201811421017.9A CN201811421017A CN111223769A CN 111223769 A CN111223769 A CN 111223769A CN 201811421017 A CN201811421017 A CN 201811421017A CN 111223769 A CN111223769 A CN 111223769A
Authority
CN
China
Prior art keywords
nitrogen
silicon oxide
oxide layer
layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811421017.9A
Other languages
English (en)
Inventor
张黎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201811421017.9A priority Critical patent/CN111223769A/zh
Publication of CN111223769A publication Critical patent/CN111223769A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种半导体结构及其制备方法，该方法包括：于半导体衬底内形成沟槽；采用原位水汽生成工艺于沟槽的底部及侧壁上形成氧化硅层；于氧化硅层中掺杂氮原子，形成氮掺杂氧化硅层；重复执行上述氧化‑氮掺杂工艺，直至达到厚度目标要求；于氮掺杂氧化硅层的底部及侧壁围成的剩余部分的沟槽中填充栅极金属层，且栅极金属层的顶端低于半导体衬底的上表面。在形成氧化硅层的同时对氧化硅层进行氮掺杂，并经过多次氧化‑氮掺杂的反复循环，提高栅极绝缘层中的氮含量，使氮掺杂更均匀，从而在保证晶体管栅极结构性能的情况下，有效提高抗掺杂离子在栅极结构中的扩散问题，降低了栅极结构的漏电流，从而提高晶体管的性能。

Description

半导体结构及其制备方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种晶体管栅极结构及其制备方法。
背景技术
很多年来，二氧化硅已经用作晶体管的栅极电介质层的选择。原因在于二氧化硅可以提供所需的性能组合，包括良好电子和空穴迁移率，保持电子(表面)状态在界面处较低的能力，较低的空穴和电子捕获率，以及与CMOS加工的优良兼容性。通常，希望薄的栅极电介质层，以便更好的连接和控制从栅电极到沟道的电位。
随着集成电路技术的持续发展，器件尺寸不断减小，栅极电介质层的厚度也随之不断减小。传统通过远距离等离子体渗氮工艺(简称RPN)的方式在氧化硅表面形成一层氮氧化硅，随着氧化层厚度的降低，RPN形成的氮化层中氮原子的密度和深度已经不足以满足电性的要求。容易导致掺杂剂(例如，硼)从栅极渗入栅极电介质层中，降低栅极的击穿电压。
因此制备具有低漏电流的栅极电介质层一直是集成电路技术备受关注的关键问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶体管栅极结构及其制备方法，用于解决现有技术中晶体管栅极电介质层容易漏电等的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法至少包括步骤：
1)提供半导体衬底，并于所述半导体衬底内形成沟槽；
2)采用原位水汽生成工艺于所述沟槽的底部及侧壁上形成氧化硅层；
3)于所述氧化硅层中掺杂氮原子，形成氮掺杂氧化硅层；
4)重复执行步骤2)及步骤3)，以获得目标厚度的氮掺杂氧化硅层；
5)于所述沟槽中形成栅极金属层，所述栅极金属层的顶端低于所述半导体衬底的上表面。
可选地，在步骤5)形成所述栅极金属层之前还包括于所述氮掺杂氧化硅层的底部及侧壁上形成氮氧化硅层的步骤。
进一步地，在步骤5)形成所述栅极金属层之前还包括于所述氮氧化硅层的底部及侧壁上形成功函数层的步骤。
可选地，步骤2)中形成所述氧化硅层及步骤3)中形成所述氮掺杂氧化硅层的步骤包括：
于工作腔室中通入含氢气体、含氮气体及含氧气体，采用原位水汽生成工艺在所述沟槽的底部及侧壁形成所述氧化硅层；
停止向所述工作腔室中通入所述含氢气体并保持其他工艺参数不变，以于所述氧化硅层中掺杂氮原子，形成所述氮掺杂氧化硅层。
进一步地，采用脉冲的方式实现所述含氢气体的通断，所述含氢气体的脉冲时间介于0.1s～5s，步骤2)中形成所述氧化硅层的时间介于1s～4s，步骤3)中于所述氧化硅层中掺杂氮原子的时间介于0.1s～5s。
可选地，所述含氢气体包括氢气，所述含氮气体包括由一氧化二氮、一氧化氮、氮气及氮氧化物组成群组中的一种或多种的混合气体，所述含氧气体包括由一氧化二氮、一氧化氮、氧气及氮氧化物组成群组中的一种或多种的混合气体。
可选地，步骤2)中形成所述氧化硅层的厚度介于
Figure BDA0001880565530000021
步骤3)中掺杂氮原子浓度占所述氮掺杂氧化硅层中原子浓度的0.05％～0.15％。
可选地，步骤4)中形成的所述氮掺杂氧化硅层的厚度介于2nm～6nm，形成的所述栅极金属层的厚度介于15nm～25nm，所述栅极金属层的顶端与所述半导体衬底的上表面之间的距离介于55nm～75nm。
本发明还提供一种半导体结构，所述半导体结构可采用上述制备方法制得，所述半导体结构至少包括：
半导体衬底，具有位于所述半导体衬底内的沟槽；
氮掺杂氧化硅层，位于所述沟槽的底部及侧壁上；
栅极金属层，填充于所述沟槽中，且所述栅极金属层的顶端低于所述半导体衬底的上表面。
可选地，所述晶体管栅极结构还包括氮氧化硅层及功函数层，所述氮氧化硅层位于所述氮掺杂氧化硅层的底部及侧壁上，所述功函数层位于所述氮氧化硅层的底部及侧壁上。
可选地，所述氮掺杂氧化硅层的厚度介于2nm～6nm，所述栅极金属层的厚度介于15nm～25nm，所述栅极金属层的顶端与所述半导体衬底的上表面之间的距离介于55nm～75nm，所述氮氧化硅层的厚度介于1.5nm～3nm。
可选地，所述氮掺杂氧化硅层中掺杂氮原子浓度占所述氮掺杂氧化硅层中原子浓度的0.05％～0.15％。
如上所述，本发明的半导体结构及其制备方法，在形成氧化硅层的同时对氧化硅层进行氮掺杂，并经过多次氧化-氮掺杂的反复循环，提高了栅极绝缘层中的氮含量，另外，由于采用氧化-氮掺杂的循环过程，使氮掺杂更均匀，从而在保证晶体管栅极结构性能的情况下，有效提高抗掺杂离子(例如P型的硼离子，N型的磷离子)在栅极结构中的扩散问题，降低了栅极结构的漏电流，从而提高晶体管的性能。
附图说明
图1至图5显示为常规技术中一种半导体结构的制备方法中各步骤对应的截面结构示意图。
图6显示为本发明的半导体结构的制备方法的流程图。
图7至图15显示为本发明的半导体结构的制备方法中各步骤对应的截面结构示意图，其中图9至图11显示为形成氮掺杂氧化硅层的原理图。
图16显示为本发明的半导体结构一实施例的截面结构示意图。
元件标号说明
10 半导体衬底
11 沟槽
12 氧化硅层
13 氮氧化硅层
14 氮化钛层
15 栅极金属层
20 半导体衬底
21 沟槽
22 氧化硅层
23 氮掺杂氧化硅层
24 栅极金属层
25 氮氧化硅层
26 功函数层
D1 氧化硅层的厚度
D2 氮掺杂氧化硅层的厚度
D3 栅极金属层的厚度
D4 氮氧化硅层的厚度
W 栅极金属层顶端与半导体衬底上表面之间的距离
S1～S5 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1至图5示出了现有技术中常规的晶体管栅极结构的制备方法，在此，以埋入式栅极结构为例进行说明。
如图1所示，提供一半导体衬底10，并于所述半导体衬底10内形成沟槽11；
如图2所示，于所述沟槽11的底部及侧壁形成氧化硅层12；
如图3所示，于所述氧化硅层12的底部及侧壁形成氮氧化硅层13；
如图4所示，于所述氮氧化硅层13的底部及侧壁形成氮化钛层14；
如图5所示，于所述沟槽11中填充栅极金属层15。
现有技术中，常用的是使用氧化硅作为晶体管栅极绝缘层，这也是由于氧化硅可以提供作为栅极绝缘层所需的性能，如良好的电子和空穴迁移率，以及与CMOS优良的工艺兼容性等。但是随着集成电路技术的持续发展，器件的尺寸不断减小，从而不可避免的要求栅极绝缘层的厚度也随之不断减小，随着氧化硅层的不断减小，流经栅极绝缘层的泄露电流增加，从而氧化硅作为栅极绝缘层变得不可接受。所以出现了上述示例中使用氧化硅层12及氮氧化硅层13同时作为晶体管栅极绝缘层，以降低栅极结构的漏电流。但是此方法还是不能在不影响晶体管栅极阈值电压的情况下有效解决栅极结构的漏电流问题，如图5所示，该结构种还是会发生栅极结构漏电流的问题。所以，本领域中存在在保证晶体管栅极性能的情况下不断降低栅极结构漏电流的需求，因此也存在各种各样的技术来改进该传统晶体管栅极结构。
基于以上所述，本发明提供一种半导体结构的制备方法，在形成氧化硅层的同时对氧化硅层进行氮掺杂，并经过多次氧化-氮掺杂的反复循环，提高了栅极绝缘层中的氮含量，另外，由于采用氧化-氮掺杂的循环过程，使氮掺杂更均匀，从而在保证晶体管栅极结构性能的情况下，有效提高了抗掺杂离子(例如P型的硼离子，N型的磷离子)在栅极结构中的扩散问题，降低了栅极结构的漏电流，从而提高晶体管的性能。
具体而言，如图6所示，本发明提供一种半导体结构的制备方法，所述制备方法至少包括步骤：
S1，提供半导体衬底，并于所述半导体衬底内形成沟槽；
S2，采用原位水汽生成工艺于所述沟槽的底部及侧壁上形成氧化硅层；
S3，于所述氧化硅层中掺杂氮原子，形成氮掺杂氧化硅层；
S4，重复执行步骤S2及步骤S3，以获得目标厚度的氮掺杂氧化硅层；
S5，于所述沟槽中形成栅极金属层，所述栅极金属层的顶端低于所述半导体衬底的上表面。
这里需要说明的是，本发明中的晶体管可以是N型也可以是P型，本领域技术人员可以根据实际应用进行选择。除了方法中示出的栅极结构之外，所述半导体衬底中还可以形成有其他的构件，例如，晶体管的源极、漏极等。
实施例1
下面将结合附图来详细阐述本发明的半导体结构的制备方法的方案。
如图6所示，为本发明的半导体结构的制备方法的流程图。形成的所述晶体管栅极结构中的各部件的形状仅为示例并不限于图示所述，本领域技术人员可以根据不同产品需求对其形状进行变形。
请参阅图6及图7，首先进行步骤S1，提供半导体衬底20，并于所述半导体衬底20内形成沟槽21。
作为示例，所述半导体衬底20内可以形成有若干个浅沟槽隔离结构(未示出)，所述浅沟槽隔离结构于所述半导体衬底20内隔离出若干个有源区(未示出)。所述沟槽21可以位于所述有源区内、所述浅沟槽隔离结构内或所述有源区与所述浅沟槽隔离结构内。
所述沟槽21的形状和数量可以根据实际需要进行设定，图7中以所述沟槽21为U形沟槽、所述沟槽21的数量为一个作为示例，但在实际示例中并不以此为限。
作为示例，所述半导体衬底20可以是硅衬底或在衬底上形成的外延硅层，其材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底或P型多晶硅衬底。
作为示例，于所述半导体衬底20内形成沟槽21包括如下步骤：
1-1)于所述半导体衬底20表面形成一层具有窗口(未示出)的掩膜层(未示出)，其中，所述窗口与所述沟槽21上下对应；及
1-2)基于所述窗口对所述半导体衬底20进行刻蚀，以形成所述沟槽21。
请参阅图6及图9，接着进行步骤S2，采用原位水汽生成工艺(in-situ steamgeneration，ISSG)于所述沟槽21的底部及侧壁上形成氧化硅层22。
请参阅图6及图10，接着进行步骤S3，于步骤S2形成的所述氧化硅层22中掺杂氮原子，形成图10中所示氮掺杂氧化硅层23。
请参阅图6、图7及图11，接着进行步骤S4，重复执行步骤S2及步骤S3，以获得目标厚度的氮掺杂氧化硅层23。
作为示例，步骤S2至S4可以在同一工作腔室中通过控制含氢气体的通断来完成，具体为：
于工作腔室中通入含氢气体、含氮气体及含氧气体，采用原位水汽生成工艺在所述沟槽21的底部及侧壁形成所述氧化硅层22；
接着停止向所述工作腔室中通入所述含氢气体并保持其他工艺参数不变，以于所述氧化硅层22中掺杂氮原子，形成所述氮掺杂氧化硅层23；
多次重复执行上述两步骤，直至所述氮掺杂氧化硅层23的厚度达到目标要求，如图8及图11所示。
作为示例，采用快速热渗氮工艺(简称RTN)，于所述氧化硅层22中掺杂氮原子，形成所述氮掺杂氧化硅层23。
这里需要说明的是，在形成如图8所示的氮掺杂氧化硅层23时，氮掺杂氧化硅层23不但会形成在所述沟槽21的底部及侧壁，同时也会形成在所述半导体衬底20的表面。形成在所述半导体衬底20表面的所述氮掺杂氧化硅层23可以在形成后及时去除，为了节省工序也可以放在后续的工序中与其他沉积层一并去除。本实施例中选择将形成在所述半导体衬底20表面的所述氮掺杂氧化硅层23放在当栅极结构的所有结构均形成后一并去除。
作为示例，可以采用脉冲的方式实现所述含氢气体的通断。较佳地，所述含氢气体的脉冲时间介于0.1s～5s，每次形成所述氧化硅层22的时间介于1s～4s，每次于所述氧化硅层22中掺杂氮原子的时间介于0.1s～5s。
作为示例，所述原位水汽生成工艺的温度介于800℃～1200℃，压强介于1Torr～20Torr，于所述工作腔室中通入的所述含氢气体的浓度占所述含氢气体、含氮气体及含氧气体的总气体浓度的1％～33％。
作为示例，每次形成所述氧化硅层22的厚度介于
Figure BDA0001880565530000071
每次于所述氧化硅层22中掺杂氮原子的浓度占所述氮掺杂氧化硅层中原子浓度的0.05％～0.15％。
作为示例，所述含氢气体包括氢气，所述含氮气体包括由一氧化二氮、一氧化氮、氮气及氮氧化物组成群组中的一种或多种的混合物，所述含氧气体包括由一氧化二氮、一氧化氮、氧气及氮氧化物组成群组中的一种或多种的混合物。本实施例中选择所述含氢气体为氢气，所述含氮气体及所述含氧气体为一氧化二氮。
请参阅图6及图15，接着进行步骤S5，于所述沟槽21中填充栅极金属层24，所述栅极金属层24的顶端低于所述半导体衬底20的上表面。
作为示例，所述栅极金属层24的材料可以为但不仅限于钨(W)。可采用现有任何已知工艺形成所述栅极金属层24，本实施例中选择采用物理气相沉积工艺形成所述栅极金属层24。
作为示例，如图12所示，在形成所述栅极金属层24之前还包括于所述氮掺杂氧化硅层23的底部及侧壁上形成氮氧化硅层25的步骤。可采用现有任何已知工艺形成所述氮氧化硅层25，例如，远距离等离子体氮掺杂工艺、去耦等离子体氮掺杂工艺及化学气相沉积工艺等，本实施例中选择采用远距离等离子体氮掺杂工艺形成所述氮氧化硅层25。这里需要说明的是，所述氮氧化硅层25不但会形成在所述沟槽21的底部及侧壁，同时也会形成在所述半导体衬底20的表面，为了节省工序，本实施例选择将形成在所述半导体衬底20表面上的所述氮氧化硅层25放在当栅极结构的所有结构均形成后一并去除。一般采用远距离等离子体渗氮工艺(简称RPN)或去耦等离子体渗氮工艺(简称DPN)形成所述氮氧化硅层25。采用本实施例中的方法形成所述氮掺杂氧化硅层23，形成的所述氮掺杂氧化硅层23可进一步提高RPN或DPN形成的所述氮氧化硅层25的氮化效果，增加所述氮氧化硅层25中氮原子的密度和深度，进一步提高栅极绝缘层中的含氮密度，提高栅极绝缘层的绝缘性能。
作为示例，如图13所示，在形成所述栅极金属层24之前还包括于所述氮掺杂氧化硅层23的底部及侧壁上形成功函数层26的步骤。具体地，当所述氮掺杂氧化硅层23上形成有所述氮氧化硅层25时，则所述功函数层26形成于所述氮氧化硅层25的底部及侧壁，如图13所示；当所述氮掺杂氧化硅层23上没有所述氮氧化硅层25时，则所述功函数层26形成于所述氮掺杂氧化硅层23的底部及侧壁。可采用现有任何已知工艺形成所述功函数层26，本实施例中选择采用物理气相沉积工艺形成所述功函数层26。所述功函数层26的材料可以为但不仅限于氮化钛(TiN)。这里需要说明的是，所述功函数层26不但会形成在所述沟槽21的底部及侧壁，同时也会形成在所述半导体衬底20的表面，为了节省工序，本实施例选择将形成在所述半导体衬底20表面上的所述功函数层26放在当栅极结构的所有结构均形成后一并去除。
作为示例，如图14及图15所示，在形成栅极结构的所有结构后，可以将所述半导体衬底20表面上的所述氮掺杂氧化硅层23、所述氮氧化硅层25、所述功函数层26及所述栅极金属层24一并去除。去除方法可以是现有任何已知的刻蚀方法，例如，化学机械研磨、干法刻蚀及湿法刻蚀等。这里需要说明的是，去除所述氮掺杂氧化硅层23及所述氮氧化硅层25时，可仅去除所述半导体衬底20表面上的所述氮掺杂氧化硅层23及所述氮氧化硅层25；也可将所述半导体衬底20表面上的以及部分所述沟槽21内的所述氮掺杂氧化硅层23及所述氮氧化硅层25去除，如图15所示。去除所述功函数层26及所述栅极金属层24时，需将所述半导体衬底20表面上的以及部分所述沟槽21内的所述功函数层26及所述栅极金属层24去除，如图15所示。
作为示例，如图16，所述氮掺杂氧化硅层的厚度D2介于2nm～6nm，所述栅极金属层的厚度D3介于15nm～25nm，所述栅极金属层的顶端与所述半导体衬底的上表面之间的距离W介于55nm～75nm，所述氮氧化硅层的厚度D4介于1.5nm～3nm。
本实施例提供的半导体结构的制备方法，在形成氧化硅层22的同时对氧化硅层22进行氮掺杂，并经过多次氧化-氮掺杂的反复循环，提高了栅极绝缘层中的氮含量，另外，由于采用氧化-氮掺杂的循环过程，使氮掺杂更均匀，从而在保证晶体管栅极结构性能的情况下，有效提高抗掺杂离子(例如P型的硼离子，N型的磷离子)在栅极结构中的扩散问题，降低了栅极结构的漏电流，从而提高晶体管的性能。
实施例2
下面将结合附图来详细阐述本发明的半导体结构的方案。本实施例的半导体结构可使用上述实施例的制备方法制备。
如图16所示，示出了本实施例的半导体结构的截面结构示意图。所述半导体结构至少包括：
半导体衬底20，具有位于所述半导体衬底20内的沟槽21；
氮掺杂氧化硅层23，位于所述沟槽21的底部及侧壁上；
栅极金属层24，填充于所述沟槽21中，所述栅极金属层24的顶端低于所述半导体衬底20的上表面。
作为示例，如图16所示，所述晶体管栅极结构还包括氮氧化硅层25，所述氮氧化硅层25位于所述氮掺杂氧化硅层23的底部及侧壁上。
作为示例，如图16所示，所述晶体管栅极结构还包括功函数层26，所述功函数层26位于所述氮掺杂氧化硅层23的底部及侧壁上。具体地，当所述氮掺杂氧化硅层23上形成有所述氮氧化硅层25时，则所述功函数层26形成于所述氮氧化硅层25的底部及侧壁，如图16所示；当所述氮掺杂氧化硅层23上没有所述氮氧化硅层25时，则所述功函数层26形成于所述氮掺杂氧化硅层23的底部及侧壁。
作为示例，如图16所示，所述氮掺杂氧化硅层的厚度D2介于2nm～6nm，所述栅极金属层的厚度D3介于15nm～25nm，所述栅极金属层的顶端与所述半导体衬底的上表面之间的距离W介于55nm～75nm，所述氮氧化硅层D4的厚度介于1.5nm～3nm。所述氮掺杂氧化硅层23中掺杂氮原子浓度占所述氮掺杂氧化硅层中原子浓度的0.05％～0.15％。
综上所述，本发明提供的半导体结构及其制备方法，在形成氧化硅层的同时对氧化硅层进行氮掺杂，并经过多次氧化-氮掺杂的反复循环，提高了栅极绝缘层中的氮含量，另外，由于采用氧化-氮掺杂的循环过程，使氮掺杂更均匀，从而在保证晶体管栅极结构性能的情况下，有效提高抗掺杂离子(例如P型的硼离子，N型的磷离子)在栅极结构中的扩散问题，降低了栅极结构的漏电流，从而提高晶体管的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种半导体结构的制备方法，其特征在于，所述制备方法至少包括以下步骤：
1)提供半导体衬底，并于所述半导体衬底内形成沟槽；
2)采用原位水汽生成工艺于所述沟槽的底部及侧壁上形成氧化硅层；
3)于所述氧化硅层中掺杂氮原子，形成氮掺杂氧化硅层；
4)重复执行步骤2)及步骤3)，以获得目标厚度的氮掺杂氧化硅层；
5)于所述沟槽中形成栅极金属层，所述栅极金属层的顶端低于所述半导体衬底的上表面。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于：在步骤5)形成所述栅极金属层之前还包括于所述氮掺杂氧化硅层的底部及侧壁上形成氮氧化硅层的步骤。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于：在步骤5)形成所述栅极金属层之前还包括于所述氮氧化硅层的底部及侧壁上形成功函数层的步骤。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，步骤2)中形成所述氧化硅层及步骤3)中形成所述氮掺杂氧化硅层的步骤包括：
于工作腔室中通入含氢气体、含氮气体及含氧气体，采用原位水汽生成工艺在所述沟槽的底部及侧壁形成所述氧化硅层；
停止向所述工作腔室中通入所述含氢气体并保持其他工艺参数不变，以于所述氧化硅层中掺杂氮原子，形成所述氮掺杂氧化硅层。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于：采用脉冲的方式实现所述含氢气体的通断，所述含氢气体的脉冲时间介于0.1s～5s，步骤2)中形成所述氧化硅层的时间介于1s～4s，步骤3)中于所述氧化硅层中掺杂氮原子的时间介于0.1s～5s。
6.根据权利要求4所述的半导体结构的制备方法，其特征在于：所述含氢气体包括氢气，所述含氮气体包括由一氧化二氮、一氧化氮、氮气及氮氧化物组成群组中的一种或多种的混合气体，所述含氧气体包括由一氧化二氮、一氧化氮、氧气及氮氧化物组成群组中的一种或多种的混合气体。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤2)中形成所述氧化硅层的厚度介于
Figure FDA0001880565520000011
步骤3)中掺杂氮原子浓度占所述氮掺杂氧化硅层中原子浓度的0.05％～0.15％。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于：步骤4)中形成的所述氮掺杂氧化硅层的厚度介于2nm～6nm，形成的所述栅极金属层的厚度介于15nm～25nm，所述栅极金属层的顶端与所述半导体衬底的上表面之间的距离介于55nm～75nm。
9.一种半导体结构，其特征在于，所述半导体结构至少包括：
半导体衬底，具有位于所述半导体衬底内的沟槽；
氮掺杂氧化硅层，位于所述沟槽的底部及侧壁上；
栅极金属层，填充于所述沟槽中，所述栅极金属层的顶端低于所述半导体衬底的上表面。
10.根据权利要求9所述的半导体结构，其特征在于：所述晶体管栅极结构还包括氮氧化硅层及功函数层，所述氮氧化硅层位于所述氮掺杂氧化硅层的底部及侧壁上，所述功函数层位于所述氮氧化硅层的底部及侧壁上。
11.根据权利要求10所述的半导体结构，其特征在于：所述氮掺杂氧化硅层的厚度介于2nm～6nm，所述栅极金属层的厚度介于15nm～25nm，所述栅极金属层的顶端与所述半导体衬底的上表面之间的距离介于55nm～75nm，所述氮氧化硅层的厚度介于1.5nm～3nm。
12.根据权利要求9所述的半导体结构，其特征在于：所述氮掺杂氧化硅层中掺杂氮原子浓度占所述氮掺杂氧化硅层中原子浓度的0.05％～0.15％。
CN201811421017.9A 2018-11-27 2018-11-27 半导体结构及其制备方法 Pending CN111223769A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811421017.9A CN111223769A (zh) 2018-11-27 2018-11-27 半导体结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811421017.9A CN111223769A (zh) 2018-11-27 2018-11-27 半导体结构及其制备方法

Publications (1)

Publication Number Publication Date
CN111223769A true CN111223769A (zh) 2020-06-02

Family

ID=70828704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811421017.9A Pending CN111223769A (zh) 2018-11-27 2018-11-27 半导体结构及其制备方法

Country Status (1)

Country Link
CN (1) CN111223769A (zh)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060205222A1 (en) * 2002-12-14 2006-09-14 In T Zandt Michael A A Manufacture of trench-gate semiconductor devices
CN1862776A (zh) * 2005-05-12 2006-11-15 联华电子股份有限公司 制造掺杂氮的介电层的方法
US20070190712A1 (en) * 2006-02-10 2007-08-16 Nanya Technology Corporation Semiconductor device having a trench gate and method of fabricating the same
CN103165431A (zh) * 2011-12-19 2013-06-19 中芯国际集成电路制造(上海)有限公司 栅介质层及mos晶体管的形成方法
CN103839983A (zh) * 2012-11-27 2014-06-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN105097689A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN106298921A (zh) * 2015-06-01 2017-01-04 中芯国际集成电路制造(上海)有限公司 半导体器件、鳍式场效应晶体管及其形成方法
CN106373875A (zh) * 2015-07-20 2017-02-01 台湾积体电路制造股份有限公司 半导体部件及其制造方法
CN107706090A (zh) * 2017-09-22 2018-02-16 德淮半导体有限公司 浅沟槽隔离结构、半导体结构及其制备方法
US20180175150A1 (en) * 2016-12-20 2018-06-21 Infineon Technologies Ag Forming silicon oxide layers by radical oxidation and semiconductor device with silicon oxide layer
CN209216979U (zh) * 2018-11-27 2019-08-06 长鑫存储技术有限公司 半导体结构

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060205222A1 (en) * 2002-12-14 2006-09-14 In T Zandt Michael A A Manufacture of trench-gate semiconductor devices
CN1862776A (zh) * 2005-05-12 2006-11-15 联华电子股份有限公司 制造掺杂氮的介电层的方法
US20070190712A1 (en) * 2006-02-10 2007-08-16 Nanya Technology Corporation Semiconductor device having a trench gate and method of fabricating the same
CN103165431A (zh) * 2011-12-19 2013-06-19 中芯国际集成电路制造(上海)有限公司 栅介质层及mos晶体管的形成方法
CN103839983A (zh) * 2012-11-27 2014-06-04 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
CN105097689A (zh) * 2014-05-12 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
CN106298921A (zh) * 2015-06-01 2017-01-04 中芯国际集成电路制造(上海)有限公司 半导体器件、鳍式场效应晶体管及其形成方法
CN106373875A (zh) * 2015-07-20 2017-02-01 台湾积体电路制造股份有限公司 半导体部件及其制造方法
US20180175150A1 (en) * 2016-12-20 2018-06-21 Infineon Technologies Ag Forming silicon oxide layers by radical oxidation and semiconductor device with silicon oxide layer
CN107706090A (zh) * 2017-09-22 2018-02-16 德淮半导体有限公司 浅沟槽隔离结构、半导体结构及其制备方法
CN209216979U (zh) * 2018-11-27 2019-08-06 长鑫存储技术有限公司 半导体结构

Similar Documents

Publication Publication Date Title
US8828814B2 (en) Integrated semiconductor device and fabrication method
US9034747B2 (en) Semiconductor device with metal gates and method for fabricating the same
US7622401B2 (en) Method of producing insulator thin film, insulator thin film, method of manufacturing semiconductor device, and semiconductor device
CN107887264A (zh) 在半导体条中形成掺杂区
TW201705232A (zh) 半導體元件及其製造方法
KR20040084700A (ko) 반도체 장치의 제조 방법
TW201701320A (zh) 半導體裝置與其之製造方法
US20120299113A1 (en) Semiconductor device and method for fabricating the same
CN105304489B (zh) 半导体器件的形成方法
US10347626B2 (en) High quality deep trench oxide
KR20110070527A (ko) 반도체 장치 제조 방법 및 반도체 장치의 채널 형성 방법
TW202018777A (zh) 一種製作半導體元件的方法
JP4985855B2 (ja) 半導体装置の製造方法
JP2006114747A (ja) 半導体装置の製造方法
CN209216979U (zh) 半导体结构
CN111223769A (zh) 半导体结构及其制备方法
KR100665396B1 (ko) 플래쉬 메모리 소자의 제조 방법
JP2005317583A (ja) 半導体装置およびその製造方法
WO2004097922A1 (ja) 半導体装置の製造方法
CN103426742B (zh) 半导体结构以及晶体管的形成方法
CN114783953B (zh) 一种半导体器件的制作方法
KR100712523B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
CN100388440C (zh) 具超浅结面漏极/源极延伸的半导体晶体管元件制作方法
JP2005285805A (ja) 半導体装置の製造方法
TWI536568B (zh) 半導體製程

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination