CN100419915C

CN100419915C - 非易失性半导体存储器件

Info

Publication number: CN100419915C
Application number: CNB2004100746013A
Authority: CN
Inventors: 县政志; 白滨政则; 川崎利昭; 西原龙二
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Nuvoton Technology Corp Japan
Priority date: 2003-09-08
Filing date: 2004-09-07
Publication date: 2008-09-17
Anticipated expiration: 2024-09-07
Also published as: JP4314085B2; US7002865B2; US20050052926A1; JP2005085954A; CN1595534A

Abstract

一种非易失性半导体存储器件，包括：第一位单元，第一位单元包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管的源极和漏极连接以形成第一控制栅，第二MOS晶体管具有与第一MOS晶体管公共的浮栅；第二位单元，第二位单元包括第三MOS晶体管和第四MOS晶体管，第三MOS晶体管的源极和漏极连接以形成第二控制栅，第四MOS晶体管具有与第三MOS晶体管公共的浮栅；以及差分放大器，接收来自各个第二和第四MOS晶体管的漏极的输入信号。

Description

非易失性半导体存储器件

在此将2003年9月8日申请的日本专利申请No.2003-315808，包括说明书、附图和权利要求书的公开内容通过参考全部引入。

技术领域

本发明涉及包括MOS晶体管的非易失性半导体存储器件。

背景技术

在非易失性半导体存储器件之中，例如，快闪存储器经常用作能以非易失性方式保持大量数据的器件。

在快闪存储器中，使用每个具有一般通过在浮栅上层叠控制栅形成的单个晶体管结构的快闪单元。但是，随着设计规则更精细，快闪存储器的制作工艺步骤变得更复杂且它们的工艺成本增加。鉴于此，在大规模系统LSI中引入非易失性存储器的情况下，需要使用其中使用一般MOS晶体管代替具有这种高成本层叠结构晶体管的低成本非易失性半导体存储器件。

图7图示了其中使用MOS晶体管的常规非易失性半导体存储器件的示例性结构(参见Japanese Laid-Open PublicationNo.2001-229690)。

如图7所示，位单元100包括PMOS晶体管101和第一NMOS晶体管103。PMOS晶体管101的源极、漏极和衬底电连接，以形成控制栅。第一NMOS晶体管103的源极连接到源极线SL，而其栅极与PMOS晶体管101共用并形成浮栅102。

第一NMOS晶体管103的漏极连接到第二NMOS晶体管104的源极，第二NMOS晶体管104的漏极连接到一对用于驱动输出信号的串联连接反相器105的输入节点bit。

输入节点bit连接到由PMOS晶体管形成的负载晶体管106和由第三NMOS晶体管形成的开关晶体管107的共享漏极(输出节点)。

下面，描述具有上述结构的常规非易失性半导体存储器件怎样工作。

首先，为了将希望的数据写入位单元100中，将高电平写控制信号prog施加到开关晶体管107的栅极，以便导通开关晶体管107。此外，将较高的电压5V的控制栅控制信号cg施加到PMOS晶体管(控制栅)101，以及将5V高电压也施加到源极线SL。结果，在第一NMOS晶体管103中形成沟道，以允许第一NMOS晶体管103导通。此时，在沟道中产生沟道热电子，并且部分电子穿过第一NMOS晶体管103的栅氧化膜，注入到浮栅102中。电荷是否注入到浮栅102中对应于1位数据。

接下来，为了从位单元100读取写数据，将1V的控制栅控制信号cg施加到控制栅101，以及将1V的读许可信号tg施加到第二NMOS晶体管。同时，源极线SL置于0V，读控制信号/read置于低电平(0V)，使得负载晶体管106导通，以便使电流通过源极线SL。

如果电子(电荷)已经注入到浮栅102中，那么即使施加高电平控制栅控制信号cg，第一NMOS晶体管103也不导通，因为实际施加到浮栅102的电压是低电平。因此，反相器对105的输入节点bit的电压是约1V的高电平电压，由此表示逻辑1。

另一方面，如果没有电子注入到浮栅102中，那么施加高电平控制栅控制信号cg到控制栅，使得在PMOS晶体管101的栅电容和第一NMOS晶体管103的栅电容之间产生电容耦合，以致浮栅102的电压增加，以导通第一NMOS晶体管103。结果，反相器对105的输入节点bit的电压是约0V的低电平电压，由此表示逻辑0。

由于以此方式执行数据写操作和数据读操作，即使器件截止，注入到浮栅102的电子仍然限制在浮栅102中。因此，当电源再次导通以执行读操作时，决定基于电子是否已经注入到浮栅102写入的数据的状态，以读取数据。

但是，由于作为微型化最新进展的结果，栅氧化膜的厚度被减小的事实，注入浮栅102中的电子泄漏变为值得注意的问题。这些会引起其中尺寸减小的MOS晶体管103的数据保持性能恶化的第一问题。

在其中在单芯片上形成逻辑部分和存储器部分的所谓系统LSI中，在其中例如设计规则是130nm的工艺阶段中，一般MOS晶体管的栅氧化膜厚度约为2nm，而在用作外围电路的I/O电路中的晶体管的栅氧化膜厚度约为7nm。在其厚度不大于10nm的这种栅氧化膜中，由它们的自身缺陷引起的泄漏和由于隧道电流引起的泄漏增加。

而且，非易失性存储器不仅用于形成用于存储大量用户数据的存储器阵列，而且也用作用于存储系统信息的系统LSI的外围电路，其中系统信息例如上述专利公开中描述的冗余修复的存在/不存在和系统结构选择。这些外围电路常常接近芯片上的电源布置，这些会产生其中通过电源电位变化产生的噪声进入非易失性存储器，以致它们的操作可能变得不稳定的第二问题。

发明内容

因此本发明的目的在于解决上述问题，以提高其中使用MOS晶体管的非易失性半导体存储器件的数据保持性能以及使操作稳定。

为了实现上述目的，本发明的非易失性半导体存储器件采用其中一对位单元保持互补数据的一种结构，每个位单元包括形成控制栅和浮栅的两个MOS晶体管。

具体地说，一种发明的非易失性半导体存储器件包括：第一位单元，第一位单元包括第一MOS晶体管和第二MOS晶体管，第一MOS晶体管形成在半导体衬底上，其源极和漏极连接以形成第一控制栅，第二MOS晶体管具有与第一MOS晶体管公共的浮栅；第二位单元，第二位单元包括第三MOS晶体管和第四MOS晶体管，第三MOS晶体管形成在半导体衬底上，其源极和漏极连接以形成第二控制栅，第四MOS晶体管具有与第三MOS晶体管公共的浮栅；以及差分放大器，该差分放大器形成在半导体衬底上，并接收来自各个第二和第四MOS晶体管的漏极的输入信号。

在该发明的非易失性半导体存储器件中，当写入数据时，电子(电荷)有选择地仅注入到第一和第二位单元之一中，第一和第二位单元每个包括由MOS晶体管形成的控制栅和浮栅。以及当读取数据时，差分放大器读取从两个位单元读出的读电流之间的差值。然后，即使发生注入的电荷泄漏，差分放大器补偿电荷损失，以便提高数据保持性能。此外，例如即使由电源引起的噪声进入位单元，噪声成分彼此同相并由差分放大器消除。因此，即使接近噪声可能进入的电路布置非易失性半导体存储器件，存储器件也可以以稳定的方式操作。

在该发明的非易失性半导体存储器件中，每个第一和第三MOS晶体管优选是PMOS晶体管，以及PMOS晶体管的衬底电位优选等于PMOS晶体管的源极和漏极的电位。然后，如果半导体衬底显示出一般采用的p型导电性，那么在半导体衬底中容易形成能具有隔离衬底电位的N型阱。

在此情况下，第一和第三MOS晶体管优选共享在半导体衬底中形成的阱。那么，可靠地减小布局面积。

在该发明的非易失性半导体存储器件中，当从第一和第二位单元读取数据时，相同的电流负载优选连接到差分放大器。

在该发明的非易失性半导体存储器件中，当数据写入第一或第二位单元中时，优选第二或第四MOS晶体管导通，由此在第二和第四MOS晶体管中的导电MOS晶体管的沟道中产生热载流子，并将电子注入到导电MOS晶体管的浮栅中。

然后，通过导通第一或第三MOS晶体管，产生热载流子以及电子被注入到浮栅中，由此允许存储希望的数据。

在该发明的非易失性半导体存储器件中，第一位单元包括第二MOS晶体管的漏极和差分放大器之间的第五MOS晶体管，第五MOS晶体管的栅极连接到第一控制栅；以及第二位单元包括第四MOS晶体管的漏极和差分放大器之间的第六MOS晶体管，第六MOS晶体管的栅极连接到第二控制栅。

然后，在第一控制栅未被激活的情况下，例如，如果其中保持电荷的第二MOS晶体管的漏极置于浮置态，那么第二MOS晶体管的栅极和漏极之间的电场强度(应力)被减弱，以抑制电荷泄漏，由此实现更优良的数据保持性能。

在该发明的非易失性半导体存储器件中，优选在半导体衬底上的行和列中布置多个单元对，每个单元对包括第一位单元和第二位单元。该发明的器件优选还包括：多个控制栅线，每个连接到单元对中相应的第一和第二控制栅，相应的第一和第二控制栅布置在行方向；多个第一位线，每个连接到单元对中相应的第二MOS晶体管的漏极，相应的第二MOS晶体管布置在列方向；以及多个第二位线，每个连接到单元对中相应的第四MOS晶体管的漏极，相应的第四MOS晶体管布置在列方向。以及在该发明的器件中，优选提供多个差分放大器，用于接收来自第一和第二位线的输入信号。

然后，由包括第一和第二位单元的单元对获得存储单元阵列。

在此情况下，优选在半导体衬底的公共阱中形成在行方向布置的单元对中的第一和第二控制栅。

而且，在此情况下，优选形成每个单元对中的第一和第二控制栅，以便互相共享。

而且，在此情况下，优选形成每个单元对中的第一和第二控制栅的阱，以便该阱被第一和第二控制栅共享。

然后，在半导体衬底上对称地布置每个单元对中的第一和第二控制栅，亦即第一和第三MOS晶体管，由此允许所得存储单元阵列的紧凑布置。

在非易失性半导体存储器件中，优选用与系统LSI中的输入/输出单元中包括的MOS晶体管的相同工艺步骤形成第一和第二位单元中包括的MOS晶体管。

然后，以低成本实现该发明的非易失性半导体存储器件。

附图说明

图1图示了根据本发明的第一实施例的非易失性半导体存储器件的主要部分的电路图。

图2图示了本发明的第一实施例的非易失性半导体存储器件中的数据保持性能的曲线图。

图3图示了根据本发明的第二实施例的非易失性半导体存储器件的主要部分的电路图。

图4图示了本发明的第二实施例的非易失性半导体存储器件的布局平面图。

图5图示了根据本发明的第二实施例的改进实例的非易失性半导体存储器件主要部分的电路图。

图6图示了本发明的第二实施例的改进实例的非易失性半导体存储器件布局的平面图。

图7图示了其中使用MOS晶体管的常规非易失性半导体存储器件的主要部分的电路图。

具体实施方式

(第一实施例)

下面，参考附图描述本发明的第一实施例。

图1图示了根据本发明的实施例的非易失性半导体存储器件的主要部分。如图1所示，第一实施例的非易失性半导体存储器件包括第一位单元10、第二位单元20以及用于接收来自第一和第二位单元10和20的输出信号的差分放大器30。

第一位单元10包括第一PMOS晶体管11、第一NMOS晶体管13以及第二NMOS晶体管14。第一PMOS晶体管11的源极、漏极和衬底电连接，以形成第一控制栅。第一NMOS晶体管13的源极连接到源极线SL，而其栅极与第一PMOS晶体管11共用并形成浮栅12。第二NMOS晶体管14的栅极连接到第一PMOS晶体管11的源极和漏极(第一控制栅)。第二NMOS晶体管14的源极连接到第一NMOS晶体管13的漏极，而第二NMOS晶体管14的漏极连接到差分放大器30的第一输入节点bit_t。

第二位单元20包括第二PMOS晶体管21、第三NMOS晶体管23以及第四NMOS晶体管24。第二PMOS晶体管21的源极、漏极和衬底电连接，以形成第二控制栅。第三NMOS晶体管23的源极连接到源极线SL，而其栅极与第二PMOS晶体管21共用并形成浮栅22。第四NMOS晶体管24的栅极连接到第二PMOS晶体管21的源极和漏极(第二控制栅)。第四NMOS晶体管24的源极连接到第三NMOS晶体管23的漏极，而第四NMOS晶体管24的漏极连接到差分放大器30的第二输入节点bit_b。

第一输入节点bit_t连接到第一负载晶体管31和第一开关晶体管32的共享漏极的输出节点。当读取数据时，由PMOS晶体管形成的第一负载晶体管31提供读电流到第一位单元10。当写入数据时由NMOS晶体管形成的第一开关晶体管32控制流过第一位单元10的电流。

第二输入节点bit_b连接到第二负载晶体管33和第二开关晶体管34的共享漏极的输出节点。当读取数据时，由PMOS晶体管形成的第二负载晶体管33提供读电流到第二位单元20。当写入数据时，由NMOS晶体管形成的第二开关晶体管34控制流过第二位单元20的电流。

各个第一和第二位单元10和20的控制栅11和21连接到控制栅控制线CG。

下面，将描述具有上述结构的非易失性半导体存储器件怎样工作。

首先，将希望的数据写入第一和第二位单元10和20。在该实施例中，假定“0”和“1”分别写入第一和第二位单元10和20。

具体地说，将低电平写控制信号prog施加到第一开关晶体管32的栅极，而将与写控制信号prog互补的高电平互补写控制信号/prog施加到第二开关晶体管34的栅极。

然后，将例如5V的较高电压作为写电压施加到每个控制栅控制线CG和源极线SL。这就允许第二位单元20中包括的第三NMOS晶体管23导通且具有低阻抗。此时，在形成的沟道中产生沟道热电子，并且部分电子穿过第三NMOS晶体管23的栅氧化膜并注入到浮栅22中。

如上所述，当数据被有选择地写入第二位单元20时，在浮栅22中堆积电荷。另一方面，因为第一开关晶体管32是截止态且具有高阻抗，所以第一位单元10中的第一NMOS晶体管13截止。因此，没有热电子产生和没有电荷注入浮栅12中。注入第二位单元20的浮栅22中的电荷将被保持在浮栅22中，除非电荷被擦除。

接下来，将解释怎样读取第一和第二位单元10和20中存储的数据。

首先，将低电平(0V)读控制信号/read施加到各个第一和第二负载晶体管31和33的栅极，以导通第一和第二负载晶体管31和33。然后，使源极线SL的电位置于低电平，同时将例如1V的高电平电压施加到控制栅控制线CG。此时，如果第二位单元20中的浮栅22保持电荷，那么因为注入的电荷使浮栅22的电压低于第三NMOS晶体管23的特定阈值电压Vtn2，所以即使控制栅控制线CG的电位置于高电平(1V)，第二位单元20中的第三NMOS晶体管23也不导通，并保持截止态。

另一方面，当控制栅控制线CG的电位变为高电平时，因为由于第一PMOS晶体管11和第一NMOS晶体管13的电容耦合，浮栅12的电压超过第一NMOS晶体管13的特定阈值电压Vtn1，所以其中没有电荷注入的第一位单元10的第一NMOS晶体管13导通。

结果，经由第一负载晶体管31提供到第一位单元10的负载电流经由第一和第二NMOS晶体管13和14流过源极线SL，以致第一输入节点的电压V(bit_t)基本上置于对应于逻辑0的低电平。

另一方面，经由第二负载晶体管33提供到第二位单元20的负载电流不流过源极线SL，因为第三NMOS晶体管23处于截止态。因此，第二输入节点的电压V(bit_b)基本上置于对应于逻辑1的高电平。因此，通过比较第一输入节点bit_t的电压和第二输入节点bit_b的电压获得表达式V(bit_t)＜V(bit_b)，由此允许差分放大器30读取第一输入节点bit_t和第二输入节点bit_b之间的电压差。

如图2所示，由于栅氧化膜等的缺陷浮栅12和22中保持的电荷随时间而丢失。在图2中，纵坐标表示NMOS晶体管13和23导通时的阈值电压Vt，而横坐标表示时间。如从图2可以看出，其中注入电荷的位单元中的阈值电压的初始值是3V，而没有电荷注入的位单元中的阈值电压的初始值是0.5V。但是，随着时间推移，具有注入电荷的位单元中的电荷逐渐丢失，而没有注入电荷的位单元的阈值电压保持不变或由于反向泄漏电荷逐渐注入到位单元中。

然而，在第一实施例中，外部读取的数据被确定为来自第一位单元10的输出电压Vbit_t和来自第二位单元20的输出电压Vbit_b之间的差值。因此，即使例如由于电荷丢失第二位单元20的阈值电压降低，更具体地说，即使阈值电压降低到1.2V以下，那么只要降低的阈值电压高于第二位单元20的阈值电压，也可以读取希望的数据，意味着一直保持希望的数据。

在其中通过反相器105决定外部读取数据的常规实例的情况下，如果由于电荷的泄漏，位单元100的阈值电压减小到1.2V以下，例如数据被确定为逻辑0，那么引起故障。

在第一实施例中，第一和第二位单元10和20具有相同的形状，并且在相同的工艺步骤中制作，因此在第一和第二位单元10和20之间的电荷泄漏性能没有大的差异。因此，读取数据具有与保持数据相反极性的可能性非常低。

如上所述，在第一实施例中，以一般的MOS工艺形成的低成本非易失性半导体存储器件具有非常优良的数据保持性能。此外，例如即使通过电源引起的噪声进入位单元10和20，噪声成分彼此同相并由差分放大器30消除。因此，即使接近可能进入噪声的电路布置非易失性半导体存储器件，该非易失性半导体存储器件也以非常稳定的方式工作。

此外，其各个栅极连接到控制栅11和21的第二和第四NMOS晶体管14和24分别加到位单元10和20。在除读操作之外的操作中，这些NMOS晶体管14和24处于截止态，以致其中保持了电荷的第一和第三NMOS晶体管13和23的漏极置于浮置态。结果，在每个NMOS晶体管13和23的栅极和漏极之间不施加电压应力，这抑制来自漏极的电荷泄漏，由此进一步提高数据保持性能。

(第二实施例)

下面，将参考附图描述本发明的第二实施例。

图3图示了根据本发明的第二实施例的非易失性半导体存储器件的主要部分。在图3中，通过相同的参考标记表示与图1所示相同的部件，在此省略其描述。

如图3所示，第二实施例的非易失性半导体存储器件的特征在于单元对40以矩阵布置，每个单元对包括以和第一实施例一样的方式配置的第一位单元10和第二位单元20。

在同一行上布置的单元对40中的第一和第二PMOS晶体管(第一和第二控制栅)11和21连接到字线，如WL1和WL2，的相应一个。每个字线WL1和WL2对应于第一实施例的控制栅控制线CG。

在同一列上布置的单元对40中的第一NMOS晶体管13的漏极经由第二NMOS晶体管14连接到位线，如BL1和BL2，的相应一个。在同一列上布置的第三NMOS晶体管2 3的漏极经由第四NMOS晶体管24连接到互补位线，如/BL1和/BL2，的相应一个。

例如形成位线对的位线BL1和互补位线/BL1的每一个的一端连接到差分放大器30的输入端。位线BL1的另一端连接到第一负载晶体管31和第一开关晶体管32的输出节点，而互补位线/BL1的另一端连接到第二负载晶体管33和第二开关晶体管34的输出节点。

首先，将解释写操作。

假定已外部选择了字线WL1和互补写控制信号/prog1，5V的写电压已施加到每个选择的字线WL1和源极线SL，同时互补写控制信号/prog1变为高电平。结果，在连接到字线WL1和互补位线/BL1的第二位单元20中，写电流经由第四NMOS晶体管24从第三NMOS晶体管23的源极流过互补位线/BL1。此时，如上所述，在第三NMOS晶体管23中的沟道中产生沟道热电子，使得电荷注入浮栅22中，由此允许写入数据。另一方面，在连接到另一字线的其它位单元10和20中，例如连接到处于非选择态的WL2，第二和第四NMOS晶体管14和24都处于截止态。因此，在那些其他位单元10和20中，没有写电流流动并且因此没有电荷注入到浮栅12和22中。

接下来，将论述读操作。

首先，将低电平(0V)读控制信号/read施加到各个第一和第二负载晶体管31和33的栅极，以导通第一和第二负载晶体管31和33。而且，源极线SL的电位置于低电平，而将例如1V的高电平电压施加到选择的字线WL1。这就允许电流穿过连接到选择字线WL1的位单元10或20。如上所述，如果电荷已注入到第二位单元20中的浮栅22中，那么在连接到第二位单元20的互补位线/BL1和连接到其中没有电荷注入的第一位单元10的位线BL1之间产生电位差。通过差分放大器30将该电位差作为数据读取。

此时，连接到非选择字线WL2的其他位单元10和20没有电连接到位线对如BL1和/BL1以及BL2和/BL2，在非选择字线WL2中，第二和第四NMOS晶体管14和24处于截止态。因此未选择的位单元10和20不影响位线对如BL1和/BL1。例如，即使与字线WL2连接的非选择的位单元10中的第一NMOS晶体管13具有低阈值电压并导通，字线WL2的电位是0V，因为第二NMOS晶体管14处于截止态，所以位线BL1和BL2不连接到源极线SL。

如上所述，在第二实施例中，由每个包括三个MOS晶体管的位单元10和20组成的单元对40以行和列布置并连接到公共字线例如为各个行提供的WL1和WL2以及连接到公共位线例如为各个列提供的BL1和/BL1。该结构允许共享差分放大器30、数据读电路(亦即，负载晶体管31和33)以及数据写电路(亦即，开关晶体管32和34)。由此，通过MOS工艺以低成本实现非易失性半导体存储器件，而不引起芯片上的布局面积增加。

图4图示了其中在半导体衬底50上布置第二实施例的单元对40的示例性布局结构。如图4所示，沿字线WL1连续地布置有源层51和n型阱52，在有源层51和n型阱52中形成例如连接到字线WL1的第一和第二PMOS晶体管11和21。这就消除在行方向形成的单元对40中的PMOS晶体管11和21中形成隔离区的需要，由此抑制芯片上的布局面积增加。

(第二实施例的改进实例)

下面，将参考附图描述本发明的第二实施例的改进实例。

图5图示了根据本发明的第二实施例的改进实例的非易失性半导体存储器件主要部分。在图5中，用相同的参考标记表示与图3所示相同的部件，在此省略了其描述。

如图5所示，该改进实例不同于第二实施例，其中改进实例采用了一个结构，其中用于存储互补数据的单元对40共用例如字线WL1。

图6图示了其中在半导体衬底50上布置改进实例的单元对40的示例性布局结构。如图6所示，在公共N型阱52中设置单元对40中包括的第一和第二PMOS晶体管11和21，由此进一步减小单元面积。

在第二实施例和其改进实例中，优选在与例如系统LSI的输入/输出(I/O)单元中包括的MOS晶体管相同的工艺步骤中，形成用于形成第一和第二位单元10和20的MOS晶体管11和12等。然后，以更低的成本实现包括由MOS晶体管构成的非易失性半导体存储器件的系统LSI。

在第二实施例和其改进实例中，不仅形成用于保持用户数据的存储单元阵列可以使用单元对40，而且用于保持系统信息的外围电路例如用于保持一般存储单元阵列中冗余修复数据的电路也可以使用单元对40。在那种情况下，因为采用差值放大结构，即使接近噪声可能进入的电源电路布置非易失性半导体存储器件，该非易失性半导体存储器件也可以以稳定的方式工作。

如上所述，本发明的非易失性半导体存储器件的数据保持性能得以提高，以及即使接近噪声可能进入的电路布置它们，本发明的非易失性半导体存储器件也可以以稳定的方式工作。因此本发明的非易失性半导体存储器件有效地用作，例如，包括MOS晶体管的非易失性半导体存储器件。

Claims

1. 一种非易失性半导体存储器件，包括：

第一位单元，所述第一位单元包括第一MOS晶体管和第二MOS晶体管，所述第一MOS晶体管形成在半导体衬底上，其源极和漏极连接以形成第一控制栅，所述第二MOS晶体管具有与所述第一MOS晶体管共用的浮栅；

第二位单元，所述第二位单元包括第三MOS晶体管和第四MOS晶体管，所述第三MOS晶体管形成在所述半导体衬底上，其源极和漏极连接以形成第二控制栅，所述第四MOS晶体管具有与所述第三MOS晶体管共用的浮栅；以及

差分放大器，所述差分放大器形成在所述半导体衬底上并接收来自各个所述第二和第四MOS晶体管的漏极的输入信号。

2. 根据权利要求1的非易失性半导体存储器件，其中每个所述第一和第三MOS晶体管是PMOS晶体管，并且所述PMOS晶体管的衬底电位等于所述PMOS晶体管的源极和漏极的电位。

3. 根据权利要求2的非易失性半导体存储器件，其中所述第一和第三MOS晶体管共享在所述半导体衬底中形成的阱。

4. 根据权利要求1的非易失性半导体存储器件，其中当从所述第一和第二位单元读取数据时，相同的电流负载连接到所述差分放大器。

5. 根据权利要求1的非易失性半导体存储器件，其中当数据写入所述第一或第二位单元中时，所述第二或第四MOS晶体管导通，由此在所述第二和第四MOS晶体管中的导电MOS晶体管的沟道中产生热载流子并将电子注入所述导电MOS晶体管的所述浮栅中。

6. 根据权利要求1的非易失性半导体存储器件，其中

所述第一位单元包括所述第二MOS晶体管的漏极和所述差分放大器之间的第五MOS晶体管，其栅极连接到所述第一控制栅；以及

所述第二位单元包括所述第四MOS晶体管的漏极和所述差分放大器之间的第六MOS晶体管，其栅极连接到所述第二控制栅。

7. 根据权利要求1的非易失性半导体存储器件，其中

在所述半导体衬底上以行和列布置多个单元对，每个单元对包括所述第一位单元和所述第二位单元；

所述半导体存储器件还包括：

多个控制栅线，每个连接到所述单元对中相应的所述第一和第二控制栅，所述相应的第一和第二控制栅布置在行方向；

多个第一位线，每个连接到所述单元对中相应的所述第二MOS晶体管的漏极，所述相应的第二MOS晶体管布置在列方向；以及

多个第二位线，每个连接到所述单元对中相应的所述第四MOS晶体管的漏极，所述相应的第四MOS晶体管布置在列方向；以及

设置多个用于接收来自所述第一和第二位线的输入信号的所述差分放大器。

8. 根据权利要求7的非易失性半导体存储器件，其中在所述半导体衬底的公共阱中形成在所述行方向布置的所述单元对中的所述第一和第二控制栅。

9. 根据权利要求8的非易失性半导体存储器件，其中形成每个所述单元对中的所述第一和第二控制栅以便互相共享字线。

10. 根据权利要求1的非易失性半导体存储器件，其中以和系统LSI中的输入/输出单元中包括的MOS晶体管相同的工艺步骤形成所述第一和第二位单元中包括的所述MOS晶体管。