CN100377334C - 分离栅极快闪内存单元的字符线结构及其制造方法 - Google Patents

Abstract

一种分离栅极快闪内存单元(SplitGateFlashMemoryCell)的字符线(WordLine)结构及其制造方法。此方法先提供分离栅极快闪内存单元的栅极结构，其中此栅极结构上形成有字符线的材料层。再在此字符线材料层上形成覆盖层。接着，利用化学机械研磨(CMP)技术移除部分的覆盖层与部分的字符线材料层。在暴露的字符线材料层的表面上形成氧化层后，去除剩下的覆盖层及其下方的字符线材料层，从而形成分离栅极快闪内存单元的方型(Box-shape)字符线。

Description

分离栅极快闪内存单元的字符线结构及其制造方法

技术领域

本发明涉及一种分离栅极快闪内存单元(Split Gate Flash Memory Cell)的字符线(Word Line)及其制造方法，特别涉及一种利用化学机械研磨(CMP)技术来制造分离栅极快闪内存单元的方型(Box-shape)字符线的方法。

背景技术

在闪存元件中，分离栅极闪存元件与堆栈栅极闪存元件相比之下，不仅体积较微小，而且更省电。因此，目前分离栅极闪存已成为相当受欢迎的存储元件。在分离栅极闪存中，通常利用多晶硅间隙壁来做为字符线，来降低分离栅极闪存的尺寸。

请参照图1至图7，图1至图7为现有分离栅极快闪内存单元的字符线的工艺剖面图。首先，在半导体的基材100上形成依序堆栈的氧化层102、多晶硅层104以及氮化层106。其中，氧化层102以及多晶硅层104用来制作浮置栅极(Floating Gate)的材料层。再利用微影与蚀刻工艺定义氮化层106与多晶硅层104，移除部分的氮化层106以及部分的多晶硅层104，借以形成开口108，从而提供制作部分的内存栅极元件的区域。其中，此开口108并未暴露出氧化层102，而且开口108在多晶硅层104的区域的侧壁成倾斜状，形成凹槽状结构，如图1所示。

开口108形成后，先利用沉积与回蚀刻的方式在开口108的侧壁上形成氮化硅间隙壁109。再同样利用沉积与回蚀刻的方式在开口108中的氮化硅间隙壁109上形成氧化硅间隙壁110，所形成的结构如图2所示。完成氧化硅间隙壁110后，利用微影及蚀刻工艺去除开口108中所暴露的多晶硅层104，从而暴露出部分的氧化层102。接着，形成氧化硅间隙壁114，而同时移除了开口中暴露的氧化层102，进而暴露出部分的基材100。此时，进行对开口108中暴露出的基材100的离子布植步骤，借以在基材100中形成源极112，如图3所示。

源极112形成后，利用沉积的方式在开口108中填入多晶硅层116，其中此多晶硅层116覆盖在所暴露的基材100、氧化硅间隙壁114以及部分的氧化硅间隙壁110上，并与源极112接触。接着，再次利用回蚀刻的方式去除多余的多晶硅层116，而仅留下开口108内的多晶硅层116，且暴露出部分的氧化硅间隙壁110。此时，已完成了闪存的源极112的内部连线布植。之后，利用热氧化方式进行多晶硅层116表面的氧化，借以在多晶硅层116的表面形成氧化层118。待氧化层118形成后，去除其余的氮化层106、部分的多晶硅层104、部分的氧化层102以及氮化硅间隙壁109，从而形成分离栅极快闪内存单元的栅极结构120，如图4所示。

然后，先利用沉积方式形成氧化层122覆盖在栅极结构120以及基材100上，再利用沉积方式形成多晶硅层124覆盖在氧化层122上，从而形成如图5所示的结构。接着，在多晶硅层124上覆盖一层氧化层126，其中氧化层126用来作为后续的间隙壁蚀刻的牺牲罩幕，所形成的结构如图6所示。

此时，可开始制作分离栅极闪存元件的字符线，先进行穿透性(BreakThrough)蚀刻步骤，将部分的氧化层126移除，但仍有部分的氧化层126残留在多晶硅层124的侧壁旁。再进行回蚀刻步骤，从而将部分的氧化层126以及部分的多晶硅层124去除，借以在栅极结构120旁形成多晶硅间隙壁128。其中，所形成的多晶硅间隙壁128即为分离栅极快闪内存单元130的字符线。由于栅极结构120及氧化层126的结构和回蚀刻的交互作用，而导致在所形成的多晶硅间隙壁128的表面上产生凹陷区132，进而在多晶硅间隙壁128上形成栅栏状结构134。

上述现有技术利用蚀刻方式制造分离栅极快闪内存单元的字符线时，不仅难以有效控制内存单元的关键尺寸，而且作为字符线的间隙壁无法形成较佳的方型结构，反而常在间隙壁上形成栅栏状结构，严重影响内存单元的电性品质与工艺可靠度。

发明内容

因此本发明的目的就是提供一种分离栅极快闪内存单元的字符线的制造方法，其为在字符线材料层形成后，在此字符线材料层上形成覆盖层，再利用化学机械研磨技术平坦化字符线材料层，进而可获得方型结构的字符线。

本发明的另一目的是提供一种分离栅极快闪内存单元的制造方法，借由调整化学机械研磨工艺的参数，来提升化学机械研磨的机械应力，并辅以字符线材料层上的覆盖层，这样一来，不仅可顺利平坦化覆盖在栅极结构的字符线材料层，还有利于去除多余的字符线材料层，从而制造出方型结构的字符线。

根据本发明的上述目的，提出一种分离栅极快闪内存单元的字符线的制造方法。

依照本发明一较佳实施例，本发明的分离栅极快闪内存单元的字符线的制造方法至少包括下列步骤：首先，提供一基材，其中此分离栅极快闪内存单元的一栅极结构已形成于部分的基材上，而且上述栅极结构的侧壁至少包括一间隙壁，其中此间隙壁的材料可为氧化硅。再形成一介电层位于上述的栅极结构与基材上，而此介电层的材料可为氧化硅。接着，形成一导电层位于上述的介电层上，此导电层的材料较佳为多晶硅。待此导电层形成后，形成一覆盖层位于此导电层上，其中覆盖层的材料较佳为氮化硅。然后，利用化学机械研磨的方式进行一平坦化步骤直至暴露出上述的间隙壁为止。此时，去除平坦化步骤后剩余的覆盖层及覆盖层下方的导电层，即完成分离栅极快闪内存单元的方型结构字符线。

根据本发明的上述目的，提出一种分离栅极快闪内存单元的字符线结构，至少包括：分离栅极快闪内存单元的一栅极结构位于一基材上；以及一方型间隙壁位于上述的栅极结构的一侧壁上。

借由增加化学机械研磨工艺的机械应力，以及适当调整覆盖层的厚度，相当容易就可获得具垂直侧壁的字符线结构，而且存储元件的关键尺寸也可获得有效控制。再者，由于字符线材料层经平坦化步骤后，剩余的字符线材料层具有平坦表面，因此不会在字符线上形成栅栏状结构。这样一来，不仅可大幅改善存储元件的电性品质，还可提升工艺合格率。

本发明所揭露的分离栅极快闪内存单元的字符线及其制造方法，除了可有效控制内存单元的关键尺寸外，还可顺利形成方型结构的字符线。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的描述。

附图中，

图1至图7为现有分离栅极快闪内存单元的字符线的工艺剖面图；

图8至图15为依照本发明一较佳实施例的一种分离栅极快闪内存单元的字符线的工艺剖面图。

具体实施方式

为了使本发明的叙述更加详尽与完备请参照图8至图15，图8至图15为依照本发明一较佳实施例的一种分离栅极快闪内存单元的字符线的工艺剖面图。首先，利用例如热氧化的方式在半导体的基材200上形成栅极介电层202，其中栅极介电层202的材料可例如为氧化硅等。再利用例如化学气相沉积(CVD)的方式形成导电层204，其中导电层204的材料较佳为多晶硅。上述的栅极介电层202与导电层204为提供制作浮置栅极的材料层。接着，利用例如化学气相沉积的方式形成氮化层206覆盖在导电层204上。待氮化层206形成后，利用例如微影以及蚀刻工艺进行定义步骤，以去除部分的氮化层206以及部分的导电层204，但并不暴露出栅极介电层202，从而在氮化层206与导电层204中形成开口208。其中，开口208用来提供制作部分的内存栅极元件的区域，而且开口208在导电层204区域内的侧壁成倾斜状，如图8所示。

开口208形成后，先共形(Conformally)沉积一层介电薄膜(仅绘示其中的间隙壁210)覆盖在氮化层206与开口208所暴露的导电层204上，其中此介电薄膜的材料可例如为氮化硅。再利用例如回蚀刻的方式去除部分的介电薄膜，从而在开口208的侧壁上形成间隙壁210。接着，利用例如化学气相沉积的方式，并使用例如四乙基氧硅烷(TEOS)为原料，共形沉积另一介电薄膜(仅绘示其中的间隙壁212)覆盖在氮化层206、间隙壁210以及所暴露出的导电层204上。其中，此另一介电薄膜的材料可例如为氧化硅。再利用例如回蚀刻的方式去除此另一介电薄膜的一部分，从而在开口208中的间隙壁210上形成间隙壁212，如图9所示。

间隙壁212形成后，利用例如微影以及蚀刻工艺去除开口208中暴露的导电层204，而暴露出底下的栅极介电层202。接下来，先利用例如化学气相沉积的方式共形沉积介电薄膜(仅绘示其中的间隙壁214)覆盖在氮化层206、间隙壁212以及开口208中暴露出的栅极介电层202上。其中，此介电薄膜的材料较佳为氧化硅。再利用回蚀刻的方式移除部分的介电薄膜，并同时去除开口208中暴露的栅极介电层202，从而在间隙壁212的部分侧壁上形成间隙壁214，而且暴露出部分的基材200。此时，对开口208中暴露的基材200进行离子布植步骤，从而在基材200中形成源极216，所形成的结构如图10所示。

然后，利用例如化学气相沉积的方式形成导电材料层(仅绘示其中的导电层218)覆盖在部分的间隙壁212、间隙壁214以及开口208中暴露出的基材200上。其中，此导电材料层的材料较佳为多晶硅。再利用例如回蚀刻技术，移除部分的导电层218，并仅保留位于开口208内的导电材料层，从而在开口208中形成与源极216接触的导电层218，借以布植出闪存的源极216的内部连线。其中，导电层218覆盖暴露出的基材200、间隙壁214以及部分的间隙壁212。导电层218形成后，利用例如热氧化法使导电层218的表面产生氧化，从而在导电层218的表面上形成氧化层220。在导电层218表面上形成氧化层220后，去除剩余的氮化层206、部分的导电层204、部分的栅极介电层202以及间隙壁210，从而形成如图11所示的栅极结构222。

完成栅极结构222后，利用例如化学气相沉积的方式形成一层薄薄的介电层224覆盖在栅极结构222以及基材200上，其中介电层224的材料较佳为氧化硅。再利用例如化学气相沉积法形成厚厚的一层导电层226覆盖在介电层224上，其中此导电层226的材料较佳为多晶硅。接着，利用例如化学气相沉积技术或低压化学气相沉积(LPCVD)技术，在导电层226上形成覆盖层228，以利于后续平坦化步骤的进行，所形成的结构如图12所示。其中，覆盖层228的材料较佳为氮化硅，而且覆盖层228的厚度较佳是控制在介于600至1800之间。

覆盖层228形成后，利用例如化学机械研磨工艺平坦化图12的结构，直至暴露出间隙壁212为止。在上述的平坦化步骤中，去除部分的覆盖层228、部分的导电层226、部分的介电层224以及些许的间隙壁212，从而形成如图13所示的结构。其中，可能尚有部分的介电层224残留在氧化层220上。进行上述的化学机械研磨工艺时，较佳是使用硬研磨垫，而且较佳是将下压力(Down Force)控制在介于2磅/平方英时(psi)至5磅/平方英时(psi)之间，并将研磨平台的旋转速率控制在介于50转/分钟(rpm)至100转/分钟(rpm)之间，并且将研磨头的旋转速率控制在介于50rpm至100rpm之间。

本发明的一特征就是借由控制化学机械研磨工艺的工艺参数，来增加化学机械研磨的机械应力，从而可有效调整具有不同图案的研磨结构(如图12所示的结构)的研磨速率。再搭配适当厚度的覆盖层228，可顺利在栅极结构222旁形成具有平坦表面的导电层226，以利于后续方型字符线的制作。

接着，进行例如热处理步骤，借以在导电层226的暴露表面上形成氧化层230，从而形成如图14所示的结构。其中，氧化层230的厚度较佳是控制在大于200。此外，覆盖层228材料的选用须使其蚀刻速率不同于氧化层230的蚀刻速率。这样，等氧化层230形成后，就可利用例如蚀刻方式，并利用氧化层230与覆盖层228的蚀刻速率的不同，去除残余的覆盖层228及此覆盖层228底下的导电层226。于是，可在栅极结构222的侧壁旁形成具有方型结构的间隙壁232来作为分离栅极快闪内存单元234的字符线。其中，去除残余的覆盖层228及此覆盖层228底下的导电层226所采用的蚀刻技术较佳为非等向性蚀刻法(Anisotropic Etching)。

由上述本发明较佳实施例可知，借由调控平坦化步骤的工艺参数，并搭配额外加入的覆盖层，可提供具有平坦表面的字符线结构。因此，应用本发明可避免字符线边缘上出现栅栏状结构，从而可防止因字符线边缘上的栅栏状结构的倒塌所引发的电性短路及微粒污染，达到提升工艺合格率与产品可靠度的目的。

由上述本发明较佳实施例可知，与现有利用蚀刻技术来制作字符线相比之下，应用本发明不仅可轻易获得具垂直侧壁的字符线结构，还可顺利获得具方型结构的字符线。因此，可轻易控制分离栅极快闪内存单元的关键尺寸，工艺可靠度更高。

可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (15)

1.一种分离栅极快闪内存单元的字符线的制造方法，其特征在于，至少包括：

提供一基材，其中部分该基材上至少已形成该分离栅极快闪内存单元的一栅极结构，而且该栅极结构的侧壁至少包括一间隙壁；

形成一介电层位于该栅极结构与该基材上；

形成一导电层位于该介电层上；

形成一覆盖层位于该导电层上；

进行一平坦化步骤直至暴露出该间隙壁为止，并暴露出部分的该导电层；

形成一氧化层于该导电层的暴露部分上，其中该覆盖层的蚀刻速率不同于该间隙壁、该介电层与该氧化层的蚀刻速率；以及

进行一蚀刻步骤，以利用该覆盖层的蚀刻速率不同于该间隙壁、该介电层与该氧化层的蚀刻速率的特性，来去除剩余的该覆盖层及该覆盖层下方的该导电层。

2.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该间隙壁的材料为氧化硅。

3.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该介电层的材料为氧化硅。

4.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该导电层的材料为多晶硅。

5.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该覆盖层的厚度介于600至1800之间。

6.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该覆盖层的材料为氮化硅。

7.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该平坦化步骤为一化学机械研磨步骤。

8.根据权利要求7所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该化学机械研磨步骤至少包括使用一硬研磨垫。

9.根据权利要求7所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该化学机械研磨步骤至少包括控制一下压力介于2磅/平方英时至5磅/平方英时之间。

10.根据权利要求7所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该化学机械研磨步骤至少包括控制一研磨平台的旋转速率介于50转/分钟至100转/分钟之间。

11.根据权利要求7所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该化学机械研磨步骤至少包括控制一研磨头的旋转速率介于50转/分钟至100转/分钟之间。

12.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，形成该氧化层是通过一热处理反应。

13.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，去除该导电层的步骤为利用一非等向性蚀刻法。

14.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该氧化层的厚度大于200。

15.根据权利要求1所述的分离栅极快闪内存单元的字符线的制造方法，其特征在于，该栅极结构至少包括：

一源极位于该基材中；

二栅极氧化层位于该基材上，而且每一这些栅极氧化层位于部分的该源极上；

二第一导电薄膜分别位于部分的这些栅极氧化层上；

二第一氧化硅间隙壁分别位于这些第一导电薄膜上；

二第二氧化硅间隙壁分别位于另一部分的这些栅极氧化层以及这些第一氧化硅间隙壁的侧壁上；

一第二导电薄膜位于另一部分的该源极、这些第一氧化硅间隙壁以及这些第二氧化硅间隙壁上；以及

一氧化薄膜位于该第二导电薄膜上。

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