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CN100362646C - 半导体装置、dram集成电路装置及其制造方法 - Google Patents

半导体装置、dram集成电路装置及其制造方法 Download PDF

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CN100362646C
CN100362646C CNB2003801007173A CN200380100717A CN100362646C CN 100362646 C CN100362646 C CN 100362646C CN B2003801007173 A CNB2003801007173 A CN B2003801007173A CN 200380100717 A CN200380100717 A CN 200380100717A CN 100362646 C CN100362646 C CN 100362646C
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Abstract

一种具有多层布线结构的半导体装置，包括：第1导电区域；在相对所述基板位于比所述第1导电区域高的位置上具有上面的第2导电区域；覆盖所述第1和第2导电区域的绝缘膜；在所述绝缘膜中形成使所述第2导电区域露出的布线槽；在所述绝缘膜中形成为使所述第1导电区域露出的触点孔；填充所述布线槽和所述触点孔的布线图形，所述布线图形的上面与所述绝缘膜的上面一致。

Description

半导体装置、DRAM集成电路装置及其制造方法
技术领域
本发明涉及包括一般DRAM集成电路装置的半导体装置及其制造方法，特别涉及具有形成有深度不同的触点插头或贯通插头的多层布线结构的半导体装置和DRAM集成电路装置及其制造方法。
背景技术
在目前的半导体装置中，为了连接形成于基板上的多个元件，采用通过CMP法(chemical mechanical polishing：化学机械研磨法)而平坦化的多层布线结构。在典型的多层布线结构中，在基板上交替形成布线层和层间绝缘膜，隔着层间绝缘膜形成的布线层或导电部通过触点插头等相互电连接。在这种多层布线结构中形成的触点插头，其深度因连接的导电部例如扩散区域和栅极区域的位置的不同而不同的情况居多。
特别是细微化的DRAM集成电路装置或包括DRAM的集成电路装置，期望尽可能抑制累积在存储单元电容器中的电荷的扩散，确保充分长的更新间隔，因此在构成存储单元晶体管的MOSFET中，需要抑制扩散区域中的晶格缺陷的产生。因此，需要抑制所述扩散区域的杂质浓度，但与这种杂质浓度低的扩散区域接触的触点插头期望利用相同的导电型多晶硅形成，以实现相对Si较低的接触电阻。
另一方面，DRAM集成电路装置或包括DRAM的集成电路装置不限于DRAM存储单元，包括周边电路或各种逻辑电路等，这些电路中一般包括CMOS电路。因此，在这种CMOS电路中，不能利用特定的导电型多晶硅形成触点插头，需要使用相对n型扩散区域和p型扩散区域的任何区域都具有相同作用的最佳功函数的金属插头，同时增大扩散区域的杂质浓度，由此降低接触电阻。
但是，如果将这种结构与DRAM组合，半导体集成电路装置的制造工序将变得非常复杂。
为了解决上述问题，也提出同时形成深度不同的触点孔的方法，但会产生下述问题。
图1是在一个触点孔形成多晶硅插头，在其他触点孔形成金属插头，利用一个掩模同时形成深度不同的触点孔的假想的半导体装置的剖面图。
参照图1，该假想的半导体装置形成于形成有元件分离结构570A的硅基板570上，在所述硅基板570上隔着栅极绝缘膜571I形成例如由多晶硅硅化物结构的栅电极571和所述栅电极571上的氮化膜图形572构成的栅极结构570G，所述栅极结构570G被由氮化膜构成的侧壁绝缘膜573覆盖。
在所述硅基板570上形成覆盖所述栅极结构570G的层间绝缘膜570B，在所述层间绝缘膜570B中分别形成触点孔595、596，以便与形成于所述硅基板570中的扩散区域561A、561B电连接。并且在所述层间绝缘膜570B中形成触点孔597，以便与所述多晶硅硅化物栅电极571电连接。
在图示结构中，形成接触所述扩散区域561B的多晶硅插头581，以降低因肖特基势垒形成的接触电阻，所述触点孔596形成为使所述多晶硅插头581露出。
这样，在所述假想的半导体装置中形成深度不同的触点孔595、596、597。
但是，如图1所示，当要同时形成彼此具有不同深度的触点孔595～597时，在以深度更深的触点孔595到达扩散区域561的蚀刻量进行蚀刻时，在触点孔596中触点插头581被蚀刻后，如根据同样情况将蚀刻进行到露出栅电极571等为止，如符号591、592所示，不能避免产生过蚀刻。
在该状态下，当向触点孔596填充钨等导体来形成半导体装置时，则产生邻接所述扩散区域561B的栅电极571和通过所述触点孔596连接所述扩散区域561B的布线图形之间的绝缘耐压降低的问题。
特别是在触点孔596的直径较大或产生位置偏移的情况下，将蚀刻进行到栅电极571露出为止，产生栅电极571和埋入触点孔的金属短路的问题。
图2是在产生这种抗蚀图形的定位偏移的状态下进行蚀刻的情况下的半导体装置的剖面图。
如图2所示，在开口部599产生相对触点插头581的定位偏移的情况下，在栅电极571上产生过度蚀刻593，发生埋入触点孔596的金属和栅电极571短路的问题。
可是，在非常细微化的DRAM集成电路装置或包括DRAM的集成电路装置中，在DRAM存储单元区域中存储单元电容器的电容非常小，鉴于这种情况，降低布线图像的寄生电容成为重要课题。对此，为了在周边电路区域和逻辑电路区域提高动作速度，降低布线图形的电阻成为重要课题。
例如，在特开2002-50748号公报中提出的结构是，部分地蚀刻已经形成的布线图形，通过降低布线图形的高度，由此降低寄生电容。但是，在该现有结构中，由于蚀刻已有布线图形的表面，在构成布线图形的金属结晶的晶粒边界蚀刻被促进，布线图形的厚度产生局部波动，存在电迁移耐性劣化等的半导体装置的可靠性问题。并且，在该现有结构中，由于利用金属形成所有触点插头，所以需要增大接触触点插头的扩散区域的杂质浓度，在DRAM的存储单元晶体管等中由于晶格缺陷等，累积在存储单元电容器中的电荷容易扩散，需要以短的间隔进行更新。另一方面，在降低扩散区域的杂质浓度以避免该问题的情况下，产生因肖特基势垒形成的接触电阻增大的问题。
并且，在特开平10-223858号公报中记载的结构是，在存储单元区域和周边电路区域中，在层间绝缘膜中形成阶梯差，在存储单元区域形成较浅的布线槽，在周边电路区域形成较深的布线槽，由此降低存储单元区域的布线图形的寄生电容，降低周边电路区域的布线图形的寄生电阻。但是，在该现有结构中，需要在浅布线槽和深布线槽同时形成触点孔，不能避免在具有阶梯差的细微图形曝光时产生焦点深度的问题。并且，在该现有技术中，如果在形成触点孔时产生错位，将产生在前面图2中说明的相同问题。
另外，在特开平10-200075号公报中记载的结构是，在存储单元区域和周边电路区域中，在层间绝缘膜中形成阶梯差，在存储单元区域形成较浅的布线槽，在周边电路区域形成较深的布线槽，但在该现有结构中，在形成触点孔时，不能避免产生前面说明的焦点深度的问题。并且，在该现有的结构中，为了在包括CMOS电路的所有触点孔上同时形成触点插头，需要利用金属形成触点插头，在DRAM存储单元晶体管中，不能避免前面说明的累积电荷的泄漏或接触电阻增大的问题。
另外，在特开2000-77407号公报中记载了将自匹配触点结构和利用镶嵌法形成的布线图形进行组合的半导体装置。在该现有结构中，使形成布线图形的布线槽形成得较浅，降低布线图形的寄生电容，同时部分形成较深的布线槽，形成寄生电阻较低的布线图形。但是，在该现有结构中，浅的布线图形被设计成接触贯通插头上面，所以如果深布线图形想要在贯通插头上通过，则切入贯通插头，有可能与邻接贯通插头的栅电极等其他导电部产生短路。因此，在使这种较深的布线图形与贯通插头接触的情况下，需要构成为使较浅的布线图形暂且接触贯通插头，使较深的布线图形连接这种较浅的布线图形，但是这种结构使电路图形变得非常复杂。并且，在该现有结构中，因为同时形成所有的触点插头，所以需要利用金属形成触点插头，在DRAM存储单元晶体管中，不能避免前面说明的累积电荷的泄漏或接触电阻增大的问题。
这样，在DRAM存储单元区域和包括逻辑元件的区域中，多层布线结构的要求不同，需要能够同时满足这些要求的廉价且可靠性高的半导体装置的制造方法。
专利文献1特开平05-152449号公报
专利文献2特开2002-50748号公报
专利文献3特开平10-200075号公报
专利文献4特开2000-77407号公报
发明内容
本发明的总体课题是，提供一种解决上述问题的新型实用的半导体装置及其制造方法。
本发明更具体的课题是，提供一种包括DRAM集成电路装置的半导体装置及其制造方法，该半导体装置包括布线层和分别利用不同材料构成的多个导电部，该多个导电部在所述布线层的下方相对所述布线层形成为相互不同的高度水平，所述多个导电部具有连接所述布线层的结构，可以抑制接触电阻，并且能够容易利用较少的工序形成。
本发明的其他课题是，提供一种所述布线层的厚度在基板上的第1区域和第2区域不同的半导体装置及其制造方法。
本发明的其他课题是，提供一种在基板上具有多层布线结构的半导体装置，其特征在于，由以下部分构成：第1导电区域；在相对所述基板比所述第1导电区域高的位置具有上面的第2导电区域；覆盖所述第1和第2导电区域的绝缘膜；在所述绝缘膜中横穿所述第2导电区域，并在该横穿部分露出所述第2导电区域的布线槽；在所述绝缘膜中形成使所述第1导电区域露出的触点孔；填充所述布线槽和所述触点孔的布线图形，所述布线图形的上面与所述绝缘膜的上面一致。
根据本发明，在具有利用双镶嵌法形成的多层布线结构、并且在基板上具有高度大不相同的多个导电区域的半导体装置中，在利用光刻工序形成触点孔时，即使导电区域的高度大不相同，也能消除起因于焦点深度不足的曝光困难问题，使用数值孔径较大的高分辨率曝光光学系统，可以形成与平坦面上相同的非常细微的触点孔。另外，根据本发明，利用和接触所述多层布线结构的第2导电区域不同的材料，形成从包括所述布线图形的多层布线结构延伸的触点插头，在例如包括存储单元区域和周边电路区域或逻辑电路区域的半导体集成电路装置中，对所述第2导电区域采用多晶硅，由此可以降低在所述基板中接触所述第2导电区域的扩散区域的杂质浓度，而仍可维持其低的接触电阻，同时通过对与CMOS元件的n型或p型扩散区域接触的触点插头采用与形成所述布线图形的金属相同的金属制插头，可以与扩散区域的导电类型无关地实现稳定的接触。特别是在本发明中，使所述布线槽形成为在形成所述触点孔的部分深于和所述第2导电区域接触的部分，由此能够在这部分降低布线的寄生电阻，同时在和所述第2导电区域接触的区域可以降低布线的寄生电容。并且，在本发明中，由于利用双镶嵌法形成多层布线结构，所以能够利用Cu等低电阻金属形成所述布线图形和触点插头。
本发明利用在基板上具有多层布线结构的半导体装置解决上述课题，其特征在于，由以下部分构成：第1导电区域；在相对所述基板比所述第1导电区域高的位置具有上面的第2导电区域；覆盖所述第1和第2导电区域的绝缘膜；在所述绝缘膜中形成的布线槽；在所述布线槽中形成为露出所述第1导电区域的第1触点孔；在所述布线槽中形成露出所述第2导电区域的第2触点孔；填充所述布线槽和所述触点孔的布线图形，所述布线图形的上面与所述绝缘膜的上面一致，在所述基板上划分成第1和第2元件区域，所述第1导电区域形成于所述第1元件区域，所述第2导电区域形成于所述第2元件区域，所述布线槽在对应所述第1元件区域的第1槽部分中的深度大于在对应所述第2元件区域的第2槽部分中的深度。
根据本发明，在利用双镶嵌法形成多层布线结构时，可以在多层布线结构中以不同的深度形成布线图形，结果，可以在必要部位减少布线图形的寄生电阻，并且能够在必要部位减少寄生电容。此时，通过所述第2触点孔进行在所述较高位置形成的第2导电区域和所述布线的接触，由此即使在所述第2导电区域的高度较小的情况下，在布线图形和基板之间也能够确保充足的距离，所以能够在想要降低寄生电阻的部位使所述第1槽部分形成得充分深，可以有效降低该部分的布线寄生电阻。
本发明利用具有多层布线结构的DRAM集成电路装置解决上述课题，其特征在于，由以下部分构成：被划分成存储单元区域和周边电路区域的基板；在所述基板上形成为连续覆盖所述存储单元区域和周边电路区域，并覆盖所述基板上的导体图形和半导体元件的第1层间绝缘膜；在所述存储单元区域贯通所述第1层间绝缘膜，并且接触形成于所述存储单元区域的扩散区域的多晶硅插头；在所述第1层间绝缘膜上形成为连续覆盖所述存储单元区域和所述周边电路区域，并覆盖所述多晶硅插头的第2层间绝缘膜；在所述存储单元区域中形成于所述第2层间绝缘膜中，并露出所述多晶硅插头的第1布线槽；形成于所述第1布线槽中，贯通所述第1层间绝缘膜，并露出高度比形成于所述基板上、所述周边电路区域的所述多晶硅插头低的导电区域的第1触点孔；填充包括所述第1触点孔的所述第1布线槽的第1布线图形；在所述周边电路区域中形成于所述第2层间绝缘膜中的第2布线槽；形成于所述第2布线槽中，贯通所述第2层间绝缘膜，并露出形成于所述周边电路区域的扩散区域的第2触点孔；填充包括所述第2触点孔的所述第2布线槽的第2布线图形，所述第1布线图形和所述第2布线图形具有与所述第2层间绝缘膜的主面一致的主面。
根据本发明，在具有利用双镶嵌法形成的多层布线结构的DRAM集成电路装置中，在基板上的存储单元区域中，对与形成存储单元晶体管的一部分的扩散区域接触的导电性插头采用多晶硅，由此可以抑制所述导电性插头和扩散区域之间的接触电阻，并且降低扩散区域的杂质浓度。通过降低扩散区域的杂质浓度，从存储单元晶体管的扩散区域延伸的存储单元电容器中的累积电荷的泄漏降低，可提高DRAM的更新速度。另一方面，在形成有CMOS电路的基板上的周边电路区域中，所述多层布线结构通过利用和形成所述布线图形时相同的金属构成的导电性插头接触基板上的元件或导电区域，所以不论所述元件或导电区域是p型还是n型，均可以确保稳定的接触。另外，根据本发明，在利用光刻工序形成所述第1和第2触点孔时，可以避免因焦点深度不足造成的曝光困难问题。
本发明利用半导体装置的制造方法解决上述课题，其特征在于，由以下工序构成：在基板上形成第1层间绝缘膜的工序；在所述第1层间绝缘膜中，贯通所述第1层间绝缘膜形成开口部，并且所述开口部使形成于所述基板上的第1导电区域露出的工序；在所述开口部形成第2导电区域，并且所述第2导电区域上面的高度高于形成于所述基板上的第3导电区域的高度的工序；在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第2层间绝缘膜的工序；在所述第2层间绝缘膜中形成布线槽的工序，该布线槽露出所述第1层间绝缘膜的上面，以使该布线槽横穿所述第2导电区域，并在该横穿部分露出所述第2导电区域；在所述布线槽中通过蚀刻所述第1层间绝缘膜形成一个或多个触点孔，并且露出所述第3导电区域的工序；利用导电材料填充包括所述一个或多个触点孔的所述布线槽的工序；以及通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用导电材料在所述布线槽形成布线图形、在所述一个或多个触点孔形成触点插头的工序。
根据本发明，在具有利用双镶嵌法形成的多层布线结构的半导体装置的制造方法中，即使存在高度大不相同的第1和第2导电区域时，在所述多层布线结构中形成导电槽以露出所述第2导电区域，然后形成用于形成更低的所述第1导电区域的触点孔，所以在所述触点孔的曝光时不会产生曝光光学系统的焦点深度不足的问题。并且在本发明中，通过使所述布线槽形成为在形成所述触点孔的部分深于和所述第2导电区域接触的部分，可以在该部分降低布线的寄生电阻，同时在和所述第2导电区域接触的区域可以降低布线的寄生电容。并且在本发明中，利用双镶嵌法形成多层布线结构，所以能够利用Cu等低电阻金属形成所述布线图形和触点插头。
并且，本发明利用半导体装置的制造方法解决上述课题，其特征在于，由以下工序构成：在基板上形成第1层间绝缘膜的工序；在所述第1层间绝缘膜中，贯通所述第1层间绝缘膜形成开口部，并且所述开口部使形成于所述基板上的第1导电区域露出的工序；在所述开口部形成第2导电区域，并且所述第2导电区域的高度高于形成于所述基板上的第3导电区域的高度的工序；在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第2层间绝缘膜的工序；在所述第2层间绝缘膜中同时形成第1布线槽和第2布线槽，并且所述第1布线槽在所述第2导电区域上通过的工序；在所述第1布线槽中形成露出所述第2导电区域、并且在所述第2层间绝缘膜中贯通的第1触点孔，同时在所述第2布线槽中蚀刻所述第2层间绝缘膜，在所述第2布线槽中使露出所述第1层间绝缘膜的工序；在所述第2布线槽中通过蚀刻所述第1层间绝缘膜形成第2触点孔，并且露出所述基板上的所述第3导电区域的工序；利用导电材料填充包括所述第1和第2触点孔的所述第1和第2布线槽的工序；以及通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽形成第1和第2布线图形、在所述第1和第2触点孔形成第1和第2触点插头的工序。
根据本发明，在利用双镶嵌法形成多层布线结构时，可以在多层布线结构中以不同的深度形成布线图形，结果，可以在必要部位减少布线图形的寄生电阻，并且可以在必要部位减少寄生电容。此时，通过所述第2触点孔进行形成于所述较高位置的第2导电区域和所述布线图形的接触，由此即使所述第2导电区域的高度较小时，在布线图形和基板之间也能够确保充足的距离，所以能够在应降低寄生电阻的部位使所述第1槽部分形成得充分深，可以有效降低该部分的布线寄生电阻。特别是在本发明中，在形成所述第1布线槽的工序、以及通过所述第2布线槽使所述第1层间绝缘膜露出的工序中使用蚀刻阻止膜，从而能够稳定形成深度不同的布线槽。
本发明利用半导体装置的制造方法解决上述课题，其特征在于，由以下工序构成：在基板上形成第1层间绝缘膜的工序；在所述第1层间绝缘膜中，贯通所述第1层间绝缘膜形成开口部，并且所述开口部使形成于所述基板上的第1导电区域露出的工序；在所述开口部形成第2导电区域，并且所述第2导电区域的高度高于形成于所述基板上的第3导电区域的高度的工序；在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第2层间绝缘膜的工序；在所述第2层间绝缘膜中形成贯通所述第1层间绝缘膜、并且露出所述第3导电区域的第1触点孔的工序；在所述第2层间绝缘膜中同时形成第1布线槽和第2布线槽，并且所述第1布线槽在所述第2导电区域上通过，所述第2布线槽横穿所述第1触点孔的工序；在所述第1布线槽中形成露出所述第2导电区域、并且在所述第2层间绝缘膜中贯通的第2触点孔，同时在所述第2布线槽中蚀刻所述第2层间绝缘膜，在所述第2布线槽中使露出所述第1层间绝缘膜的工序；利用导电材料填充包括所述第1和第2触点孔的所述第1和第2布线槽的工序；以及通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽形成第1和第2布线图形、在所述第1和第2触点孔形成第1和第2触点插头的工序。
根据本发明，通过光刻工序先形成较深的触点孔，然后形成布线槽，由此在利用双镶嵌法形成具有不同深度的布线槽的多层布线结构时，因曝光光学系统的焦点深度不足造成的曝光不良问题被解决，并且将所述触点孔定位于基板上的图形上，将布线槽定位于触点孔中，由此可以高精度地将布线槽定位于基板上的图形上。
本发明利用具有电容器的半导体装置的制造方法解决上述课题，其特征在于，由以下工序构成：在被划分成第1和第2元件区域的基板上，形成连续覆盖所述第1和第2区域的第1层间绝缘膜的工序；在所述第1元件区域的所述第1层间绝缘膜中形成第1布线图形，在所述第2元件区域的所述第1层间绝缘膜中形成第2布线图形的工序；在所述第1元件区域中，在所述第1层间绝缘膜上形成与所述第1布线图形电接触的电容器的工序；在所述第1层间绝缘膜上形成从第1区域到第2区域连续覆盖所述电容器的第2层间绝缘膜的工序；在所述第2层间绝缘膜中，在所述第1元件区域形成露出所述电容器的上面的第1布线槽的工序；与形成所述第1布线槽的工序同时，在所述第2元件区域的所述第2层间绝缘膜中形成第2布线槽的工序；在所述第2元件区域，在所述第2布线槽中形成在所述第2层间绝缘膜中延伸的触点孔，并且所述触点孔露出所述第2布线图形的工序；利用导电材料填充包括所述触点孔的所述第1和第2布线槽的工序；以及通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽形成各自的布线图形、在所述触点孔形成触点插头的工序。
并且，本发明利用具有电容器的半导体装置的制造方法解决上述课题，其特征在于，由以下工序构成：在被划分成第1和第2元件区域的基板上，形成连续覆盖所述第1和第2元件区域的第1层间绝缘膜的工序；在所述第1元件区域的所述第1层间绝缘膜中形成第1布线图形，在所述第2元件区域的所述第1层间绝缘膜中形成第2布线图形的工序；在所述第1元件区域中，在所述第1层间绝缘膜上形成与所述第1布线图形电接触的电容器的工序；在所述第1层间绝缘膜上形成从第1区域到第2区域连续覆盖所述电容器的第2层间绝缘膜的工序；在所述第2层间绝缘膜中，在所述第1元件区域形成第1布线槽，同时在所述第2元件区域形成第2布线槽的工序；在所述第2层间绝缘膜中，在所述第1布线槽形成露出所述电容器的触点孔的工序；与形成所述触点孔的工序同时，在所述第2布线槽蚀刻所述第2层间绝缘膜，使所述第2布线层的深度大于所述第1布线层的深度的工序；在所述第2元件区域，在所述第2布线槽中形成在所述第2层间绝缘膜中延伸的触点孔，并且所述触点孔露出所述第2布线图形的工序；利用导电材料填充包括所述触点孔的所述第1和第2布线槽的工序；以及通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽形成各自的布线图形、在所述触点孔形成触点插头的工序。
根据本发明，在所述第1层间绝缘膜上形成MIM电容器等的电容器，结果，即使所述电容器的上部电极和基板上的导电区域之间存在较大的高度差的半导体装置，也能够可靠地高精度地形成触点孔，并且避免焦点深度不足问题，可以利用双镶嵌法高成品率地可靠形成与所述电容器和所述导电区域接触的多层布线结构。
本发明的其他课题和特征，根据以下参照附图进行的本发明的详细说明将更加明确。
附图说明
图1是表示在同时形成深度不同的触点孔时所出现的问题的半导体装置的剖面图。
图2是表示在蚀刻图形的定位偏移的状态下进行蚀刻时所出现的问题的半导体装置的剖面图。
图3是本发明的第1实施方式的DRAM集成电路装置的俯视图。
图4是第1实施方式的DRAM集成电路装置的剖面图。
图5～图20是表示第1实施方式的DRAM集成电路装置的制造工序的图。
图21是本发明的第2实施方式的半导体装置的剖面图。
图22～图38是表示第2实施方式的半导体装置的制造工序的图。
图39A、39B是表示第3实施方式的半导体装置的结构的图。
图40A～图40G是表示第3实施方式的半导体装置的制造工序的图。
图41是表示第4实施方式的半导体装置的结构的图。
图42A～图42G是表示第4实施方式的半导体装置的制造工序的图。
图43A、43B是表示第5实施方式的半导体装置的结构的图。
图44A～图44D是表示第5实施方式的半导体装置的制造工序的图。
图45A～图45D是表示第6实施方式的半导体装置的制造工序的图。
图46A～图46E是表示第7实施方式的半导体装置的制造工序的图。
图47A、47B是表示第8实施方式的半导体装置的结构的图。
图48A～图48D是表示第8实施方式的半导体装置的制造工序的图。
图49A～图49F是表示第9实施方式的半导体装置的制造工序的图。
图50A～图50E是表示第10实施方式的半导体装置的制造工序的图。
具体实施方式
以下，参照附图说明本发明的实施方式。
(第1实施方式)
图3是表示本发明的第1实施方式的DRAM集成电路装置10的结构的俯视图。
参照图3，所述DRAM集成电路装置10包括存储单元区域10A和周边电路区域10B，图3中的左侧区域表示存储单元区域10A，图3中的右侧区域表示周边电路区域10B。
在存储单元区域10A形成有：扩散区域171、171A、元件分离区域121、形成为栅格状的栅电极142和布线222、多晶硅插头191，多晶硅插头191连接扩散区域171A和布线222之间。栅电极142具有作为字线的功能，布线222具有作为位线的功能。
在周边区域10B形成有扩散区域171B、栅电极142、布线222、和触点212、213。触点212连接布线222和扩散区域171B之间。触点213连接布线222和栅电极142之间。
图4表示所述DRAM集成电路装置10的沿图3中的X-X方向的剖面图。
首先，使用图4说明第1实施方式的DRAM集成电路装置10的结构。
参照图4，在所述存储单元区域10A和周边电路区域10B中，在p型硅基板100上形成有：电荷累积用沟道电容器110，元件分离区域121和扩散区域171、171A、171B。在所述p型硅基板100上形成有由栅极氧化膜131、栅电极142和氮化硅膜151构成的三层栅极结构，在所述栅极结构的侧壁面，氮化硅膜152形成为侧壁绝缘膜。另外，在所述氮化硅膜152上形成有BPSG(boro-phosphosilicate glass)膜181。
在所述存储单元区域10A中，多晶硅插头191以与栅电极141自匹配的状态形成于所述BPSG膜181上，以便于在一对栅极结构间形成的扩散区域171A和在所述BPSG膜182上形成的布线图形222之间的电连接。
另一方面，在所述周边电路区域10B中，在所述BPSG膜181上形成触点插头212，以便于所述栅电极142和所述扩散区域171B，和形成于所述BPSG膜182上的布线图形222之间的电连接。
下面，以图4的剖面图为基础，参照图5～图20说明本发明的第1实施方式的DRAM集成电路装置10的制造工序。
图5～图20是表示本发明的第1实施方式的DRAM集成电路装置的制造工序的图。
参照图5，在所述存储单元区域10A中，在所述p型硅基板100中形成有由多晶硅支柱112和氧化物围圈113构成的沟道电容器110，还形成有元件分离区域121。所述元件分离区域121例如是STI(shallowtrench isolation)结构，可以采用周知的利用氧化硅膜等的绝缘膜填充元件分离沟的方法形成。
然后，在图6的工序中，在所述硅基板100上形成膜厚5nm的栅极氧化膜131，再在所述栅极氧化膜131上形成由膜厚100nm的多晶硅膜和膜厚100nm的硅化钨膜构成的多晶硅硅化物膜141，再在其上形成膜厚200nm的氮化硅膜151，再在所述氮化硅膜151上形成对应要形成的栅电极结构的抗蚀图形161。
然后，在图7的工序中，以所述抗蚀图形161为掩模，在掩模上依次将所述氮化硅膜151和多晶硅硅化物膜141图形化，形成用于形成字线的栅电极图形142。然后，去除抗蚀膜161。所述栅电极图形142与其上的氮化膜图形151共同形成栅电极结构142G。
然后，在图8的工序中，以所述栅电极结构142G和所述元件分离区域121为掩模，利用离子注入法向所述硅基板100中导入n型杂质元素，在所述p型硅基板100中形成n型扩散区域171、171A、171B，在图9的工序中，在所述硅基板100上形成膜厚100nm的氮化硅膜152，以覆盖所述栅电极结构142G。另外，在周边电路晶体管中，侧壁绝缘膜的形成和高浓度杂质扩散区域的形成等是采用周知的方法形成的，省略详细说明。
然后，在图10的工序中，在所述氮化硅膜152上形成膜厚500nm的成为第1层间绝缘膜的BPSG膜181，再通过热处理使该BPSG膜181回流，然后通过CMP进行研磨，使BPSG膜181的表面变平坦。图10中的膜厚A表示从覆盖所述栅电极结构142G上面的氮化硅膜152表面测定的BPSG膜181的厚度，所述研磨处理被实施成例如使所述膜厚A在所述研磨后达到200nm。
下面，说明所述存储单元区域10A中在形成于一对栅电极142之间的扩散区域上形成多晶硅插头的工序。如上所述，这种多晶硅插头是为了降低布线图形和扩散区域之间的接触电阻而形成的。
参照图11，在所述BPSG膜181上形成具有对应于一对栅电极142之间的扩散区域171A的开口部C的抗蚀图形162，该一对栅电极142形成于形成有所述多晶硅插头的所述存储单元区域10A上，然后，在图12的工序中，以所述抗蚀图形162为掩模，利用RIE法进行蚀刻并形成开口部D，以露出形成于所述栅电极图形142之间的扩散区域171A。
该图12的工序中的蚀刻工艺，首先在所述BPSG膜162的蚀刻速度大、所述氮化硅膜152的蚀刻速度小的条件下进行，在露出所述氮化硅膜152后，通过蚀刻所述氮化硅膜152和栅极氧化膜131来进行。在形成所述开口部D后，去除所述抗蚀图形162。
然后，在图13的工序中，在图12所示的开口部D的内部和BPSG膜181上形成搀杂了n型杂质元素的多晶硅膜，使用CMP法进行研磨直到露出所述BPSG膜181的表面181A，在所述开口部D中形成由搀杂了n型杂质元素的多晶硅图形构成的多晶硅插头191。
下面，说明在所述多晶硅插头191和BPSG膜181上形成的布线槽部的形成工序。
在图14的工序中，在图13所示的结构上形成膜厚200nm的成为第2层间绝缘膜的BPSG膜182，如图15所示，为了在所述BPSG膜182中形成和接触所述多晶硅插头191的布线图形对应的布线用槽，在所述BPSG膜182上形成对应的抗蚀图形163。
然后，在图16的工序中，以所述抗蚀膜163为掩模，利用RIE法蚀刻所述BPSG膜182直到露出所述多晶硅插头191，在所述BPSG膜182中形成露出所述多晶硅插头191的布线槽201。在形成所述布线槽201后，去除所述抗蚀膜163。
这样，在形成所述布线槽201的工序中，由于蚀刻被限制在多晶硅插头191的上面露出之前的程度，所以不会象以往那样因为继续进行较深的蚀刻而产生多晶硅插头191的上面被蚀刻受损的问题。并且，所述布线槽部201将多晶硅插头191露出，所以多晶硅插头191和形成于布线槽201中的导电部件电连接。
另外，在前面说明的图14中，在BPSG膜181和BPSG膜182之间，在通过蚀刻形成布线槽部201时，也可以形成作为阻止膜的氮化硅膜。该情况下，在图13所示结构上形成膜厚10nm的氮化硅膜，在其上形成膜厚200nm的成为所述第2层间绝缘膜的BPSG膜182。然后，在所述BPSG膜182上形成所述抗蚀图形163，以所述抗蚀图形163为掩模，利用RIE法，在所述BPSG膜182的蚀刻速度大、所述氮化硅膜的蚀刻速度小的蚀刻条件下进行BPSG膜182的蚀刻，直到露出所述氮化硅膜。然后，在可以蚀刻所述氮化硅膜的条件下进行蚀刻，去除所述氮化硅膜，在BPSG膜182中形成使所述多晶硅插头191露出的所述布线槽201。在形成所述布线槽201后，去除所述抗蚀膜163。这样，通过形成成为蚀刻的阻止膜的氮化硅膜，与没有阻止膜的情况相比，容易在蚀刻布线槽201时进行较深的控制。
下面，说明在形成于周边电路区域的栅电极142上和扩散区域171B上形成触点孔的工序。
参照图17，在所述BPSG膜181上形成有抗蚀图形164，该抗蚀图形164形成有与所述周边电路区域10B中的栅电极142对应的开口部G，和与所述周边电路区域10B中的扩散区域171B对应的开口部H，在图18的工序中，以所述抗蚀膜164为掩模，利用RIE法蚀刻所述BPSG膜151，由此使构成所述栅电极142的多晶硅硅化物图形和形成于所述硅基板100中的扩散区域171露出。
即，在该图18的工序中，在所述栅电极142的上部形成有触点孔332，其对应于形成于抗蚀图形164的开口部G，在所述BPSG膜181、氮化硅膜152和氮化硅膜151中延伸并露出所述栅电极142。所述触点孔332的深度约为500nm。
另一方面，在所述扩散区域171的上部形成有触点孔331，其对应于形成于所述抗蚀图形164的开口部H，贯通所述BPSG膜181、氮化硅膜152和栅极氧化膜131，并露出所述扩散区域171。该触点孔331的深度约为700nm。
在形成所述触点孔331、332后，去除所述抗蚀图形164。另外，即使同时形成所述触点孔331、332，由于所述触点孔331、332的深度差较小，并且通过所述触点孔332露出的栅电极142形成于较厚的元件分离用绝缘膜121上，所以不必担心受损。
然后，在图19的工序中，在所述布线槽201和触点孔331、332的内部利用溅射装置在真空中依次形成TaN膜211和Cu膜(未图示)后，以所述Cu膜为籽晶层进行电镀处理，形成Cu膜221。
然后，在图20的工序中，使用CMP研磨如上所述形成的Cu膜221直到露出BPSG膜182的表面182A，并使和所述多晶硅插头191的上面接触的Cu布线图形222，和形成于所述周边电路区域10B的栅电极142及扩散区域171的上面接触，而且可以同时形成与所述Cu布线图形222连接的触点212。即，根据本发明，与分别形成Cu布线图形和触点插头上的触点孔的情况相比，可以简化工序。
并且，在本实施例中，所述多晶硅插头191形成于作为第1层间绝缘膜的BPSG膜181上，另外通过在所述BPSG膜181中形成布线槽201，以露出所述多晶硅插头191的上面，从而不必在多晶硅插头191上形成电连接用的触点孔。
另外，如上所述，在同时形成深度不同的多个触点孔的情况下，产生形成有深度较浅的触点孔的插头上面容易遭受因蚀刻造成的损伤的问题，但是根据本实施方式，多晶硅插头191直接接触布线图形222，所以不必在多晶硅插头191和布线图形222之间形成触点孔，因此所述多晶硅插头191不会遭受在形成触点孔时因蚀刻产生的损伤。并且，与此相关，不必在所述多晶硅插头191上形成一直到达栅电极142的触点孔。另外，所述布线图形222与多晶硅插头191的上面整体接触，所以接触面积大，多晶硅插头191的上面不会受损，所以密接性提高，可以降低电阻值。
(第2实施方式)
图21是表示本发明的第2实施方式的半导体装置200的结构的图。图21中的区域101A表示形成有MIM电容器的区域，区域101B表示作为保护膜形成有氮化硅膜231的区域。
首先，参照图21说明本发明的第2实施方式的半导体装置200的结构。
参照图21，所述半导体装置200形成于硅基板101上，由以下部分构成：形成于所述硅基板101上，由栅电极和扩散区域构成的晶体管(未图示)；覆盖所述硅基板101的表面的氮化硅膜230；形成于所述氮化硅膜230上的BPSG膜241；形成于所述BPSG膜241中的触点插头341；形成于所述BPSG膜241和触点插头341上的层间绝缘膜242；形成于所述层间绝缘膜242中的布线图形351；在所述层间绝缘膜242上对应所述第1区域101A形成的MIM电容器400；在所述层间绝缘膜242上对应所述第2区域101B形成的氮化硅膜231；在所述层间绝缘膜上形成为覆盖所述MIM电容器400和所述氮化硅膜231的层间绝缘膜243；通过利用导电材料填充形成于所述层间绝缘膜243中的布线槽和触点孔而形成的布线图形353。
所述布线图形353由布线部352和贯通插头部371构成，利用相同的导电材料同时形成。
所述MIM电容器400由上部电极305、SiO膜292和下部电极304构成。所述半导体装置200为了减小寄生电阻和寄生电容并加快动作速度，使用这种MIM电容器400。
形成于所述层间绝缘膜241中的触点插头341在其下面接触晶体管(未图示)，在上面接触所述布线图形351。在第1区域101A中，所述层间绝缘膜243中的布线图形352通过所述MIM电容器400接触所述层间绝缘膜242中的布线图形351。另一方面，在所述第2区域101B中，所述层间绝缘膜242中的布线图形352通过所述贯通插头371接触所述布线图形351。
在所述半导体装置200中，所述布线图形351、352、MIM电容器400、贯通插头371和触点插头341被这样相互连接而形成电路，通过施加电压，晶体管进行驱动，可以进行数据的写入、读出等。
图22～图38表示图21的半导体装置200的制造工序。
以下，参照图22～图38说明所述半导体装置200的制造工序。
首先，说明所述触点插头341的形成工序。
如图22所示，首先在所述硅基板101上形成由栅电极和扩散区域构成的晶体管(未图示)，然后在所述基板101上依次形成膜厚分别为100nm和900nm的氮化硅膜230和BPSG膜241，以覆盖所述晶体管。然后再使用CMP法进行所述BPSG膜241的研磨，使所述BPSG膜241的表面变平坦。该平坦化处理的结果，例如所述BPSG膜241的膜厚被设定为600nm。
然后，在所述BPSG膜241上形成具有对应于形成于所述BPSG膜241中的触点插头341的开口部的抗蚀图形165，以所述抗蚀图形165为掩模，蚀刻所述氮化硅膜230和BPSG膜241，形成使所述硅基板101露出的触点孔333。
在形成所述触点孔333后，通过剥离处理去除所述抗蚀膜165。
然后，在图23的工序中，在所述层间绝缘膜241上形成Ti/TiN膜251，以覆盖所述触点孔333的侧壁面和底面，再在所述层间绝缘膜241上形成膜厚约400nm的钨膜261，以便通过所述Ti/TiN膜251填充所述触点孔333，然后再利用CMP法研磨、去除所述层间绝缘膜241上的多余Ti/TiN膜251和钨膜261，直到露出所述层间绝缘膜241，在所述触点孔333的内部形成由所述Ti/TiN膜251和钨膜261构成的触点插头341。
下面，说明在所述层间绝缘膜242中形成的布线图形351的形成工序。
参照图24，首先在图23的结构上利用例如CVD(chemical vapordeposition)法形成所述层间绝缘膜242。典型的所述层间绝缘膜242由HDP膜和FSG(fluoric silicate glass)膜等形成，但不限于上述膜。在形成所述层间绝缘膜242后，在所述膜242上形成具有与需要形成的布线槽对应的抗蚀开口部O的抗蚀图形281。
然后，在图25的工序中，以所述抗蚀图形281为掩模，蚀刻所述层间绝缘膜242直到露出所述触点插头341和BPSG膜241，在所述层间绝缘膜242中形成开口部P作为布线槽。在形成所述开口部P后，通过剥离处理去除所述抗蚀膜281。
然后，如图26所示，利用溅射装置在真空中连续地依次在所述层间绝缘膜242上形成TaN膜和Cu膜(未图示)，以覆盖所述开口部P的侧壁面和底面，然后以所述Cu膜为屏蔽层，利用电镀法在所述层间绝缘膜242上形成Cu膜281，以便通过所述TaN膜和Cu膜填充所述开口部P。
然后，使用CMP去除所述层间绝缘膜242上的Cu膜和TaN膜，在所述开口部P中形成Cu布线图形351。
下面，说明在布线351上形成的保护膜的形成工序。
参照图27，在形成了所述布线图形351的层间绝缘膜242上，形成膜厚70nm的氮化硅膜231作为Cu扩散防止膜，再在其上形成膜厚100nm的SiO2膜291。
然后，在图28的工序中，在所述SiO2膜291上形成抗蚀图形282以覆盖所述第2区域，在图29的工序中，以所述抗蚀图形282为掩模，去除所述SiO2膜291。然后，通过剥离处理去除所述抗蚀图形282，以被这样图形化后的所述SiO2膜291为掩模，通过蚀刻所述氮化硅膜231，如图30所示，获得在第1区域101A中露出所述布线图形351和层间绝缘膜242的上面，而在所述第2区域101B中用氮化硅膜231覆盖所述布线图形351的结构。
下面，说明所述MIM电容器400的形成工序。
参照图31，在图30的结构上分别依次形成膜厚200nm的TiN膜301、膜厚40nm的SiO2膜292、和膜厚150nm的TiN膜302。所述TiN膜301、302例如使用溅射法形成，而所述SiO2膜292使用CVD法形成。
另外，在图31的工序中，为了在所述第1区域101A形成所述MIM电容器400，在所述TiN膜302上形成覆盖所述区域101A的抗蚀图形283。
然后，在图32的工序中，以所述抗蚀图形283为掩模，利用RIE法进行所述TiN膜305、SiO2膜292和TiN膜304的蚀刻，直到所述层间绝缘膜242的上面露出，在所述第1区域101A形成以所述TiN膜304为下部电极、以所述SiO2膜292为电容器绝缘膜、以所述TiN膜305为上部电极的MIM电容器400。在形成所述MIM电容器400后，通过剥离处理去除所述抗蚀膜283。在图32的蚀刻工序中，因为在所述第2区域101B形成氮化硅膜231，所以所述层间绝缘膜351中的布线图形351不会受损。
下面，说明在图21的层间绝缘膜242中对应所述布线图形352形成的布线槽的形成工序。
参照图33，在所述层间绝缘膜242上形成膜厚1100nm的由氧化硅构成的层间绝缘膜243，以便在所述元件区域101A覆盖所述MIM电容器400，并且在所述元件区域101B覆盖所述氮化硅膜231，然后利用CMP法将其研磨成使图34所示的膜厚B约为730nm。作为所述层间绝缘膜243，可以使用例如利用CVD法形成的HDP膜和FSG膜，但不限于此。
然后，在图33的工序中，在所述层间绝缘膜243上涂覆抗蚀剂，在其上形成开口部E，该开口部E在所述元件区域101A对应所述MIM电容器400，在所述元件区域101B对应所述氮化硅膜231，从而形成抗蚀图形284。
然后，在图34的工序中，以所述抗蚀图形284为掩模蚀刻所述层间绝缘膜243，直到露出所述MIM电容器400的上部电极305的上面，在所述层间绝缘膜243中形成布线槽311。在形成所述布线槽311后，去除所述抗蚀图形284。
根据本实施方式，通过形成布线槽311以露出所述上部电极305的上面，从而不必在所述上部电极305的上面形成用于电连接的通孔。因此，所述上部电极305的上面不会因用于形成通孔的蚀刻而受损。
下面，说明所述贯通插头371的形成工序。
参照图35，在从图34所示结构上去除所述抗蚀膜284后，在所述层间绝缘膜243上涂覆抗蚀剂以便在所述第1区域101A覆盖所述MIM电容器400，再在其上形成对应所述第2区域101B中的布线图形351的开口部Q，从而形成抗蚀图形285。
然后，以所述抗蚀图形285为掩模，进行所述层间绝缘膜243和氮化硅膜231的蚀刻，如图36所示，在所述布线槽311中形成将所述层间绝缘膜242中的布线图形351露出的通孔361。在形成所述通孔361后，通过剥离处理去除所述抗蚀膜285。
下面，说明向布线槽311部和通孔361埋入金属膜的工序。
参照图37，通过溅射在真空中依次连续形成TaN膜272和Cu膜(未图示)，以覆盖图36所示的布线槽部311和通孔361的表面，然后以所述Cu膜为籽晶层，采用电镀法用Cu膜282填充所述布线槽311和通孔361。
然后，在图38的工序中，利用CMP研磨所述Cu膜282直到露出所述层间绝缘膜243的上面243A，同时形成由所述布线图形352和贯通插头371构成的布线图形353。
这样，在本实施例中，通过在上部电极305的上面形成与上部电极305接触的布线槽311，从而不必在上部电极305上形成用于电连接的通孔，可以避免上部电极305因形成通孔361时的蚀刻而受损的问题。并且，布线图形352与上部电极305的上面整体接触，所以接触面积大，电阻值降低。由于所述上部电极305的上面不会受损，所以能够提高布线352和上部电极305之间的密接性。
另外，在本实施方式中，布线352与上部电极305的上面整体接触，但布线352也可以不与上部电极305的上面整体接触。由于大于以往的贯通插头和上部电极305的接触面积，所以能够获得和本实施方式相同的效果。
(第3实施方式)
图39A、39B表示本发明的第3实施方式的DRAM集成电路装置20的结构。但是，图39A表示所述DRAM集成电路装置20的俯视图，图39B表示沿图40A中的双点划线的剖面图。
参照图39A，所述DRAM集成电路装置20形成于硅基板21上，在所述硅基板21上，通过STI结构等的元件分离结构21C，将形成有具有和前面说明的沟道电容器110相同结构的存储单元MC1、MC2的存储单元区域21A和形成有周边电路或逻辑电路的周边电路区域21B进行划分，在所述存储单元区域21A上，隔着各自的栅绝缘膜形成构成字线22的一部分的栅电极22G1、22G2。各个栅电极22G1、22G2具有叠层了多晶硅膜和硅化物层的多晶硅硅化物结构，各自的侧壁面被侧壁绝缘膜覆盖，上面被与所述侧壁绝缘膜连续的薄绝缘膜覆盖。
在图示例中，在所述硅基板21中的所述栅电极21G1和21G2之间形成n型扩散区域21s，并且在所述栅电极21G1的外侧形成n型扩散区域21d1，在所述栅电极21G2的外侧形成n型扩散区域21d2。所述n型扩散区域21d1与所述存储单元电容器MC1，所述n型扩散区域21d2与所述存储单元电容器MC2分别连接。
另一方面，在所述周边电路区域21B形成栅电极22H，所述栅电极22H的一部分作为导体图形22H1，在所述元件分离区域22C上延伸。在所述周边电路区域21B，在硅基板21中的所述栅电极22H的两侧形成n型或p型扩散区域21a、21b。在所述栅电极22H和导体图形22H1的两侧壁面上也形成侧壁绝缘膜。并且，所述栅电极22H和导体图形22H1的上面被和所述栅电极22G1、22G2同样薄的绝缘膜覆盖。
在所述DRAM集成电路装置中，在所述硅基板21上还形成层间绝缘膜23，以覆盖所述栅电极22G1、22G2或22H、22H1，在所述层间绝缘膜23中，在所述栅电极22G1和22G2之间形成被各自的侧壁绝缘膜所划分的自匹配触点孔21p，所述自匹配触点孔21p被搀杂成n+型的多晶硅插头23P所填充。这种多晶硅插头23P是在利用堆积于所述层间绝缘膜23上的多晶硅膜填充所述自匹配触点孔21p之后，利用CMP工序去除所述层间绝缘膜23上的多晶硅膜而形成的。这种CMP工序的结果，所述多晶硅插头23P的上面露出于所述层间绝缘膜23的表面，所述上面形成与所述层间绝缘膜23的上面相同的平面。
在本实施例中，根据图39B的剖面图可知，所述层间绝缘膜23的表面部分对应所述周边电路区域21B，并通过后面说明的蚀刻工序被去除，结果，在所述存储单元区域21A和所述周边电路区域21B的交界部分形成阶梯差部23S。并且在所述阶梯差部23S，所述层间绝缘膜23的表面被在所述蚀刻工序中被用作蚀刻阻止膜的SiN膜23所覆盖。
这样，在被所述SiN膜23覆盖的所述层间绝缘膜23上形成其他的层间绝缘膜24，在所述层间绝缘膜24中对应所述存储单元区域21A形成布线槽24A，并且对应所述周边电路区域21B形成布线槽24B。所述布线槽24A和24B均在底部露出所述层间绝缘膜23，但由于在所述层间绝缘膜23形成有前面说明的阶梯差部23S，所以所述布线槽24B形成得比所述布线槽24A深。
另外，在所述DRAM集成电路装置20中，在所述布线槽24A形成将所述导体图形22H1露出的触点孔23C，在所述布线槽24B形成将所述扩散区域21a露出的触点孔23D，另外所述布线槽24A和24B包括所述触点孔23C、23D在内被Cu膜填充，在所述布线槽24A形成Cu膜布线图形25A，并且在所述布线槽24B形成Cu膜布线图形25B。所述Cu布线图形25A把填充所述触点孔23C的Cu插头25P作为其一部分，所述Cu布线图形25B把填充所述触点孔23D的Cu插头25Q作为其一部分。
所述Cu布线图形25A、25B的形成是在采用双镶嵌法用Cu层填充所述布线槽24A、24B后，利用CMP法去除层间绝缘膜24上的剩余Cu层而形成的，所以具有与所述层间绝缘膜24的表面相一致的平坦表面。
在这种结构的DRAM集成电路装置20中，尽管具有包括利用双镶嵌法形成的布线图形25A、25B的多层布线结构，但是可以利用所述n+型多晶硅插头23P形成与DRAM存储单元晶体管的n型扩散区域21s接触的触点插头，因此可以降低接触电阻，并且不增大所述扩散区域21s的杂质浓度。结果，可以降低与所述扩散区域21s同时形成的n型扩散区域21d1、21d2的杂质浓度，抑制因这些扩散区域中的晶格缺陷引起的电容器泄漏电流的增大。
另外，在本实施例中，所述周边电路区域的布线槽24B形成得比较深，所以形成于所述槽24B的布线图形25B的厚度增大，能够有效降低布线图形的寄生电阻。另一方面，所述存储单元区域的布线槽24A形成得比较浅，所以形成于所述槽24A的布线图形25A的厚度变小，能够有效降低寄生电容。因此，即使存储单元电容器MC1、MC2被细微化时，DRAM集成电路装置20也能够可靠地进行信息的读写，另一方面可以提高在周边电路或所述硅基板21上单片地形成的逻辑电路的动作速度。
并且，在DRAM集成电路装置20中，所述多晶硅插头23P直接接触多层布线结构，所以能在所述硅基板21上的上方高高地延伸，而多层布线结构接触的其他导体图形22H1或扩散区域21a形成于硅基板21的表面附近，存在较大的阶梯差，但如以下说明所述，即使存在这样大的阶梯差，所述触点孔23C或23D的曝光也不会变困难，在形成这些触点孔时，使用具有较大的数值孔径的高分辨率曝光光学系统，可以进行非常细微的图形加工。
以下，参照图40A～图40G说明DRAM集成电路装置20的制造工序。但是，图中省略存储单元电容器MC1、MC2的图示。
参照图40A，在图示的工序中，在所述硅基板21中形成所述存储单元电容器MC1、MC2(未图示)、元件分离区域21C、栅电极22G1、22G2、22H和导体图形22H1后，利用层间绝缘膜23覆盖所述栅电极22G1、22G2、22H和导体图形22H1，然后利用周知的技术形成所述自匹配触点孔23p。另外，在利用n+型多晶硅膜填充所述自匹配触点孔23p后，通过利用CMP法去除所述层间绝缘膜23上的剩余的多晶硅膜，从而在所述触点孔23p中形成多晶硅插头23P。
并且，在图40B的工序中，所述层间绝缘膜23以抗蚀图形R1为掩模被部分蚀刻，形成所述阶梯差23S。
并且，在图40C的工序中，在这样形成有阶梯差23S的层间绝缘膜23上形成SiN膜23N，然后在所述SiN膜23S上堆积层间绝缘膜24，之后利用CMP法使表面变平坦。
然后，在图40D的工序中，以抗蚀图形R2为掩模，将所述SiN膜23N用作蚀刻阻止膜，对所述层间绝缘膜24进行干式蚀刻，对应所述元件区域21A形成浅的布线槽24A，对应所述元件区域21B形成较深的布线槽24B。
另外，在图40E的工序中，以所述抗蚀图形R2为掩模，对所述SiN膜23N进行干式蚀刻，在所述布线槽24A的底部露出所述层间绝缘膜23和多晶硅插头23P的上面，在所述布线槽24B的底部露出所述层间绝缘膜23的阶梯差部。
另外，在图40F的工序中，所述抗蚀图形R2被去除，重新在所述层间绝缘膜24上形成下一个抗蚀膜，以填充所述布线槽24A、24B。另外，利用光刻工序使所述抗蚀膜图形化，并形成抗蚀图形R3，以这样的抗蚀图形R3为掩模，通过对在所述布线槽24A、24B的底部露出的层间绝缘膜23进行干式蚀刻，从而形成分别将所述导体图形22H1和扩散区域21a露出的触点孔23C和23D。
另外，在图40G的工序中，去除所述抗蚀图形R3，在所述层间绝缘膜24上堆积Cu层(未图示)以填充所述布线槽24A、24B和触点孔23C、23D，再利用CMP法去除所述层间绝缘膜24上的多余Cu层，获得图40G所示的对应所述图39B的结构，即，所述布线槽24A、24B分别被Cu布线图形25A、25B所填充，所述触点孔23C被形成所述Cu布线图形25A的一部分的Cu触点插头25P所填充，并且所述触点孔23D被形成所述Cu布线图形25B的一部分的Cu触点插头25Q所填充。
在本实施例中，在图40F的工序中在形成所述触点孔23C、23D时，所述多晶硅插头23P已经露出于所述布线槽24A的底部，所以不必形成高度较高的多晶硅插头23P用的触点孔，能够利用使用数值孔径较大、焦点深度较浅的高分辨率光学系统的光刻工序，可以使所述触点孔23C、23D细微化。
并且，在本实施例中，可以使所述Cu布线图形25A形成得较薄，并且不用蚀刻已经形成的布线图形，可以避免在采用这种装置的现有技术中产生的、由于Cu晶粒边界的选择性蚀刻造成的耐电迁移性的劣化问题。
(第4实施方式)
图41表示本发明的第4实施方式的DRAM集成电路装置30的结构。但是，图中对前面已说明的部分赋予相同符号并省略说明。在图41中也省略存储单元电容器MC1、MC2的图示。
参照图41，在本实施例中，所述阶梯差部23S形成于所述元件分离结构21C上靠近所述存储单元区域21A的位置，结果，在所述布线槽24A的一部分上形成对应所述阶梯差部23S的较深的部分24Aa。除此以外，图41的结构和前面的图40B的结构相同。
下面，参照图42A～图42G说明图41的DRAM集成电路装置30的制造工序。
参照图42A，该工序和前面的图40A的工序相同，在形成元件分离区域21C、栅电极22G1、22G2、22H和导体图形22H1后，利用层间绝缘膜23覆盖所述栅电极22G1、22G2、22H和导体图形22H1，然后利用周知的技术形成所述自匹配触点孔23p。另外，在利用n+型多晶硅膜填充所述自匹配触点孔23p后，利用CMP法去除所述层间绝缘膜23上的剩余的多晶硅膜，从而在所述触点孔23p中形成多晶硅插头23P。
然后，在图42B的工序中，和前面的图40B的工序相同，在所述层间绝缘膜23中使用抗蚀图形R1形成阶梯差23S，但在本实施例中，所述阶梯差23S形成于所述元件分离结构21C上接近所述元件区域21A的部分，更具体讲，形成于比所述元件分离结构21C上的导电图形22H1更靠近元件区域21A侧的部分。
另外，在图42C的工序中，和前面的图40C的工序相同，在形成有所述阶梯差23S的层间绝缘膜23上形成SiN膜23N，然后在所述SiN膜23S上堆积层间绝缘膜24，之后利用CMP法使所述层间绝缘膜24的表面变平坦。
然后，在图42D的工序中，以抗蚀图形R2为掩模，并且以所述SiN膜23N为蚀刻阻止膜，对所述层间绝缘膜24进行干式蚀刻，在所述层间绝缘膜24中对应所述元件区域21A形成布线槽24A，并且对应所述元件区域21B形成布线槽24B。此时，在本实施例中，因为所述阶梯差部23S比所述抗蚀图形R2更靠近所述元件区域21A侧，所以对应所述阶梯差部23S在所述布线槽24A上形成深度和所述布线槽24B相同的槽部分24Aa。
然后，在图42E的工序中，这样形成的所述布线槽24A、24B和布线槽部分24Aa的底部露出的SiN膜23N，通过以所述抗蚀图形R2为掩模进行干式蚀刻被去除，再在图42F的工序中去除所述抗蚀图形R2后，重新在所述层间绝缘膜24上形成抗蚀膜，并且所述抗蚀膜填充所述布线槽24A、24B和所述布线槽24a。
另外，通过光刻工序使所述抗蚀膜图形化，形成对应所述触点孔23C、23D的抗蚀窗，通过以这样形成的抗蚀图形R3为掩模使所述层间绝缘膜23图形化，在所述层间绝缘膜23中形成所述触点孔23C、23D。
另外，在图42G的工序中，去除所述抗蚀图形R3，利用Cu层(未图示)填充所述布线槽24A、24B和布线槽部分24Aa，通过利用CMP法去除所述层间绝缘膜24上的多余Cu层，得到与前面图41中说明的DRAM集成电路装置30对应的结构。
根据本实施例，在图42F的工序中，在层间绝缘膜23中通过光刻工序形成所述触点孔23C、23D时，可以在同一面H上进行这些触点孔的形成，即使所述层间绝缘膜23中存在所述阶梯差部23S，也能够完全避免因该阶梯差部造成的焦点深度问题。
(第5实施方式)
图43A、43B表示本发明的第5实施方式的DRAM集成电路装置40的结构。但是，图中对前面已说明的部分赋予相同符号并省略说明。
参照图43A、43B，DRAM集成电路装置40具有和前面说明的DRAM集成电路装置20相同的结构，但在形成所述布线槽24A时，不将所述层间绝缘膜24蚀刻到露出层间绝缘膜23的状态，而保留底部24a。因此，填充所述布线槽24A的布线图形25A通过形成于所述底部24a中的触点孔24C接触所述多晶硅插头23P。
并且，在本实施例中，所述布线槽24B形成为将所述层间绝缘膜23的表面露出，因此，所述布线槽24B的底部形成为比所述布线槽24A的底部仅深出所述层间绝缘膜24的底部24a的厚度部分。
在这种结构中，所述层间绝缘膜23的厚度比较薄，即使随之多晶硅插头23P的高度较低的情况下，通过降低形成于布线槽24A的布线图形25A的高度，也可以降低布线图形25A的寄生电容，同时通过降低形成于布线槽24B的布线图形25B的高度，可以降低布线图形25B的电阻。
以下，参照图44A～44D说明图43A、43B的DRAM集成电路装置40的制造工序。但是图中省略存储单元电容器MC1、MC2。
在本实施例中，在前面说明的图40A的工序之后，在图44A的工序中，在所述层间绝缘膜23上形成层间绝缘膜24，以抗蚀图形R11为掩模，在元件区域21A中对所述层间绝缘膜24进行干式蚀刻，并且保留所述底部23B，在所述层间绝缘膜24中形成布线槽24A。根据图40A可知，所述干式蚀刻工序被实施成在所述布线槽24A的底部保留所述底部24a。并且，在该干式蚀刻工序中，在所述元件区域21B也同样对所述层间绝缘膜24进行蚀刻，形成布线槽24B。在图44A的状态下，在所述布线槽24B的底部也存在厚度和所述底部24a相同的绝缘膜24b，并且作为所述层间绝缘膜24的一部分。
然后，在图44B的工序中，所述抗蚀图形R11被去除，使用新的抗蚀图形R12，在所述布线槽24A的底部形成在所述底部24a中延伸的、并且将所述多晶硅插头23P露出的触点孔24C。同时，在所述布线槽24B，对所述底部24b进行干式蚀刻，使所述层间绝缘膜23在所述槽24B的底部露出。
然后，在图44C的工序中，所述抗蚀图形R11被去除，再形成新的抗蚀膜以填充所述布线槽24A、24B和所述触点孔24C，另外将所述抗蚀膜曝光并显影，从而形成具有与所述导体图形22H1和扩散区域21a对应的抗蚀窗的抗蚀图形R13。在图44C的工序中，以这样形成的抗蚀图形R13为掩模，使所述层间绝缘膜24a和23图形化，从而形成将所述导体图形22H1露出的触点孔23C，并且通过使所述层间绝缘膜23图形化，形成将所述扩散区域21a曝光的触点孔23D。
另外，在图44D的工序中，去除所述抗蚀图形R13，利用Cu层填充所述布线槽24A、24B和触点孔23C、23D和触点孔24C，再利用CMP法去除所述层间绝缘膜24上的多余的Cu层，获得图44D所示的结构，即，Cu布线图形25A在所述布线槽24A通过所述触点孔24C接触所述多晶硅插头23P，布线图形25A的一部分填充所述触点孔23C并形成触点插头25P，并且所述布线槽24B中的Cu布线图形25B的一部分填充所述触点孔23D并形成触点插头25Q。
在本实施例中，因为所述多晶硅插头23P上的触点孔24C和所述触点孔23C或23D分别在不同工序中形成，所以不会产生因将阶梯差部曝光时的焦点深度不足造成的曝光不良问题，使用具有数值孔径较大的高分辨率曝光光学系统的曝光装置，可以高精度地形成所述触点孔23C、23D或24C。
如前面说明的那样，在本实施例中，利用划分所述布线槽24A的底部的绝缘膜24a实现所述布线槽24A与布线槽24B的深度差。因此，通过将所述绝缘膜24a的膜厚设定得充分大，即使在所述多晶硅插头23P的高度较小的情况下，也能够相对所述布线槽24A和24B的深度确保充足的深度差。
(第6实施方式)
图45A～45D表示本发明的第6实施方式的DRAM集成电路装置50的制造工序。但是，图中对与前面已说明的相对应的部分赋予相同符号并省略说明。并且，在本实施例中也省略所述存储单元电容器MC1、MC2的说明。
图45A对应前面图44A的工序，但在本实施例中，在所述层间绝缘膜23和24之间隔着SiN膜51N，并且利用中间隔着SiN膜52N的绝缘膜241和242的叠层形成所述层间绝缘膜24。
因此，在图45A的工序中，以所述SiN膜52N为蚀刻阻止膜，干式蚀刻所述层间绝缘膜24中的绝缘膜242，对应所述存储单元区域21A形成布线槽24A，对应所述周边电路区域21B形成布线槽24B，并且使布线槽24A、24B的深度相同。
然后，在图45B的工序中，和前面图44B的工序相同，所述抗蚀图形R11被去除，以所述抗蚀图形R12为掩模，依次干式蚀刻所述SiN膜52N和其下面的层间绝缘膜241、以及其下面的SiN膜51N，露出所述多晶硅插头23P的开口部24C形成于所述布线槽24A的底部。同时，还蚀刻所述布线槽24B，所述层间绝缘膜23的表面在所述布线槽24B的底部露出。
另外，在图45C的工序中，和前面图44C的工序相同，使用抗蚀图形R13形成触点孔23C、23D，在图45D的工序中，和图44D的工序相同，形成填充所述布线槽24A和触点孔23C、24C的Cu布线图形25A，并且形成填充所述布线槽24B和触点孔23D的Cu布线图形25B。
在本实施例中，在形成所述布线槽24A或24B时，可以将SiN膜52N或51N作为蚀刻阻止膜来作用，可以不依赖工艺时间准确地控制所述布线槽24A、24B的深度。
(第7实施方式)
图46A～46E表示本发明的第7实施方式的DRAM集成电路装置60的制造工序。但是，图中对与前面已说明的相对应的部分赋予相同符号并省略说明。并且，在本实施例中也省略所述存储单元电容器MC1、MC2的说明。
图46A对应前面图45A的工序，但在本实施例中，在所述绝缘膜242上还形成有其他的绝缘膜53N。
和图45A的工序相同，在图46A的工序中，使所述布线槽24A和24B的深度相同，使所述SiN膜52N形成为蚀刻阻止膜，在图46B的工序中，以后面说明的抗蚀图形R22为掩模，在所述绝缘膜241中形成触点孔24C，并且将所述SiN膜51N露出。
在图46B的工序中，所述抗蚀图形R22形成于所述布线槽24A和布线槽24B之间，使被所述SiN膜53N覆盖的绝缘膜图形242部分地露出，在形成所述触点孔24C的同时，在所述布线槽24B中，以所述SiN膜53N为硬掩模将所述绝缘膜241蚀刻成自匹配状态，所述SiN膜51N作为蚀刻阻止膜露出。
然后，在图46C的工序中，在所述触点孔24C的底部和所述布线槽24B的底部露出的SiN膜51N，通过以所述抗蚀图形R22为掩模的蚀刻工序被去除。
另外，在图46D的工序中，对应所述图46C的工序，以抗蚀图形R13为掩模形成所述触点孔23C、23D，并且在图46E的工序中，在去除所述抗蚀图形R13后，利用Cu层填充包括所述触点孔23C、23D和触点孔24B的所述布线槽24A和24B，并通过CMP工序去除多余的Cu层，从而获得下述结构，即，在所述布线槽24A形成填充所述触点孔24C的Cu布线层25A，在所述布线槽24B形成将填充所述触点孔23C、23D的触点插头25P、25Q作为其一部分的Cu布线层25B。
图47A是表示在图46A的工序中使用的抗蚀图形R11的俯视图，图47B是表示在图46B、46C的工序中使用的抗蚀图形R22的俯视图。
参照图47A，所述抗蚀图形R11具有对应所述布线槽24A的抗蚀窗R11A和对应所述布线槽24B的抗蚀窗R11B，因此在形成于所述层间绝缘膜242上的SiN膜53N上，在图46A的工序中，按照所述布线槽24A和24B的形状形成开口部。
另一方面，在图47B中，所述抗蚀图形R22仅覆盖所述存储单元区域21A和元件分离区域21C，不覆盖周边电路区域21B。并且，抗蚀图形R22只具有对应所述触点孔24C的抗蚀窗。
另一方面，在所述周边电路区域中，所述层间绝缘膜242被形成由对应于所述布线槽24B的开口部的SiN膜53N所覆盖，所以在该状态下进行图46B或图46C的干式蚀刻工序时，所述SiN膜53N作为硬掩模起作用，只有所述布线槽24B的区域被蚀刻。
即，在本实施例中，在图46B或图46C的工序中，不必在所述周边电路区域21B使抗蚀图形R22与在前面工序中使用的抗蚀图形R11相吻合来形成，大大简化半导体装置的制造工序。
(第8实施方式)
图48A～48D表示本发明的第8实施方式的DRAM集成电路装置70的制造工序。但是，图中对与前面已说明的相对应的部分赋予相同符号并省略说明。
参照图48A，在本实施例中，在前面说明的图42A的结构上依次叠层SiN膜51N、绝缘膜241、SiN膜52N、绝缘膜242和SiN膜53N，再在所述SiN膜53N上形成具有对应于所述导体图形22H1和扩散区域21a的抗蚀窗的抗蚀图形R41。以所述抗蚀图形R41为掩模，依次蚀刻所述SiN膜53N、所述绝缘膜242、所述SiN膜52N、所述绝缘膜241和所述SiN膜51N以及其下面的层间绝缘膜23，由此在所述层间绝缘膜23中形成将所述导体图形22H1露出的触点孔23C、和将所述扩散区域21a露出的触点孔23D。
然后，在图48B的工序中去除所述抗蚀膜R41，在形成有所述触点孔23C、23D的SiN膜53N上，形成具有对应所述布线槽24A和24B的抗蚀窗的抗蚀图形R42，再以所述抗蚀图形R42为掩模，使所述SiN膜52N和其下面的绝缘膜242图形化，由此对应所述存储单元区域21A形成布线槽24A，对应所述周边电路区域形成布线槽24B。在图48B的状态下，在所述布线槽24A、24B的底部，同样以抗蚀图形R42为掩模，蚀刻去除SiN膜53N。另外，在图48B的工序和后面的图48C的工序中，在所述触点孔23C、23D也填充树脂膜，保护通过触点孔23C或23D露出的导体图形22H1或扩散区域21a。
然后，在图48C的工序中，去除所述抗蚀图形R42，形成对应于在前面的所述图47B说明的抗蚀图形R22的抗蚀图形R43，并且所述抗蚀图形R43填充所述布线槽24A。
另外，在图48C的工序中，通过形成于所述抗蚀图形R43中的抗蚀窗干式蚀刻所述绝缘膜241，直到露出所述SiN膜51N，由此在所述布线槽24A中形成将所述多晶硅插头23P露出的触点孔24C。
并且，在图48C的工序中，在形成所述触点孔24C的同时，在所述布线槽24B中蚀刻所述绝缘膜241，增大所述布线槽24B的深度直到露出所述SiN膜51N。
另外，在图48D的工序中，去除所述抗蚀图形R43和触点孔23C、23D中的保护树脂膜，再利用Cu层填充所述布线槽24A、24B和触点孔23C、23D及24C，然后利用CMP法去除所述SiN膜53N上的多余的Cu层，由此在所述布线槽24A和24B中形成Cu布线图形25A、25B，以便使所述Cu布线图形25A填充所述触点孔24C，使构成所述Cu布线图形25A的一部分的Cu插头25P填充所述触点孔23C，使构成所述Cu布线图形25B的一部分的Cu插头25Q填充所述触点孔23D。
这样，如本实施例所示，本发明也可以实施为先形成触点孔23C、23D。
(第9实施方式)
下面，参照图49A～49F说明具有MIM电容器的本发明的第9实施方式的半导体装置80的制造工序。
参照图49A，半导体装置80在硅基板(未图示)上具有被SiN阻挡膜81A覆盖的布线图形81，所述布线图形81被层间绝缘膜82覆盖。另外，在所述层间绝缘膜82上形成下一个层间绝缘膜83，在所述层间绝缘膜82、83中形成到达所述布线图形81的贯通插头82A、82B、82C。
所述层间绝缘膜83具有平坦面，在所述平坦面中露出所述贯通插头82A、82B、82C的上面。在图示例中，所述贯通插头82C被形成于所述层间绝缘膜83上的SiN膜83A覆盖。
在所述层间绝缘膜83上形成通过叠层下部电极84a和电容器绝缘膜84b和上部电极84c构成的MIM电容器84，在图示例中，所述下部电极84c在所述层间绝缘膜83上接触所述贯通插头82A、82B。
这样，在图49A的结构中，所述MIM电容器84的上部电极84c形成于实质上比埋设在所述层间绝缘膜83中的贯通插头82C的上面高的位置上。
然后，在图49B的工序中，所述电容器84被形成于所述层间绝缘膜83上的下一个的层间绝缘膜85覆盖，在所述层间绝缘膜85上进行使用CMP法的平坦化工序后，形成抗蚀图形R81，其具有隔着SiN膜86对应于所述电容器84的上部电极的布线图形的抗蚀窗R81a、和对应所述贯通插头82C的布线图形的抗蚀窗R81b。
另外，在图49B的工序中，以所述抗蚀图形R81为掩模，使所述SiN膜86图形化，然后，在图49C的工序中，同样以抗蚀图形R81为掩模，使所述层间绝缘膜85图形化，由此在所述层间绝缘膜85中形成对应于所述抗蚀窗R81a的布线槽85A、和对应于所述抗蚀窗R81b的布线槽85B，并且使它们的深度实质上相同。
然后，在图49D的工序中，去除所述抗蚀图形R81，再形成覆盖所述布线槽85A的抗蚀图形R82。另外，以所述抗蚀图形R82为掩模，并且在通过所述抗蚀图形R82露出的部分中，以在前面的图49B的工序中被图形化的SiN膜86为硬掩模，干式蚀刻所述层间绝缘膜85，从而增大所述布线槽85B的深度。
然后，在图49E的工序中，去除所述抗蚀图形R82，重新形成抗蚀膜，以填充所述布线槽85A和布线槽85B。
在图49E的工序中，还对所述抗蚀膜进行曝光和显影，由此形成具有对应于所述贯通插头82C的抗蚀窗R83a的抗蚀图形R83，以所述抗蚀图形R83为掩模，干式蚀刻所述层间绝缘膜85，从而在所述布线槽85B中形成通孔85b。
另外，在图49F的工序中，去除所述抗蚀图形R83，去除露出于所述通孔85b底部的SiN膜83A和形成于层间绝缘膜85表面的SiN膜86，利用Cu层填充包括所述通孔85b在内的所述布线槽85A和85B，利用CMP法去除所述层间绝缘膜85上的多余的Cu层，由此获得利用Cu布线图形87A填充所述较浅的布线槽85A、利用Cu布线图形87B填充所述较深的布线槽85B的结构。
(第10实施方式)
下面，参照图50A～50E说明具有MIM电容器的本发明的第10实施方式的半导体装置90的制造工序。但是，图中对与前面已说明的部分相对应的部分赋予相同符号并省略说明。
在本实施例中，在图50A的工序中形成和前面在图49A说明的相同的结构。但是，在本实施例中，由于所述MIM电容器84的高度使用不太高的情况，所以在图50A的工序中，形成于所述层间绝缘膜83上的MIM电容器84的上部电极84c的厚度，被设定为和所述下部电极84a的厚度大约相同。
在本实施例中，在图50B的工序中，在图50A的结构上形成较厚的所述层间绝缘膜85，以形成于所述层间绝缘膜85上的抗蚀图形R91为掩模，使这样形成的层间绝缘膜85图形化，由此在所述层间绝缘膜85中形成以下的部分：形成于所述MIM电容器84上的布线图形用的布线槽85A、连接到所述贯通插头82C的布线图形用的布线槽85B、与形成于所述布线槽85A的一部分上的触点孔对应的布线槽85C，并且使它们形成为具有相同的使所述MIM电容器84的上部电极不露出的方式所选择的深度。
然后，在图50C的工序中，去除所述抗蚀图形R91，以为了覆盖所述布线槽85A而形成的新的抗蚀图形R92为掩模进行干式蚀刻，由此在增大所述布线槽85B的深度的同时，增大对应所述触点孔的布线槽85C的深度，并且使所述MIM电容器84的上部电极84c露出。这样，所述布线槽85C形成在所述层间绝缘膜85中使所述MIM电容器84上的上部电极84c露出的触点孔。
另外，在图50D的工序中，去除所述抗蚀图形R92，形成抗蚀膜以填充所述布线槽85A、85B和触点孔85C，再将它们曝光并显影，形成具有与所述贯通插头82C对应的抗蚀窗的抗蚀图形R93。在图50D的工序中，以这样形成的抗蚀图形R93为掩模，在所述布线槽85B中使所述层间绝缘膜85图形化，形成使覆盖所述贯通插头82C的SiN膜83A露出的触点孔85b。
另外，在图50E的工序中，去除抗蚀图形R93，去除所述触点孔85b，然后在所述层间绝缘膜85上堆积Cu层，以填充所述布线槽85A、85B和触点孔85C，再利用CMP法去除所述层间绝缘膜85上的多余的Cu层，由此得到在所述布线槽85A中具有Cu布线图形87A、在布线槽85B中具有Cu布线图形87B的结构，但是在这种结构中，所述Cu布线图形87A的一部分通过填充所述触点孔85C的Cu触点插头87C，接触所述MIM电容器84的上部电极84c。
在本实施例中，所述Cu布线图形87B的深度被形成为大于接触所述MIM电容器84的Cu布线图形85A的深度。
以上，详细说明了本发明的优选实施方式，但是本发明不限于这些特定的实施方式，可以在权利要求书记载的本发明的记载范围内进行各种变形、变更。
根据本发明，在具有利用双镶嵌法形成的多层布线结构、并且在基板上具有高度很不相同的多个导电区域的半导体装置中，在利用光刻工序形成触点孔时，即使导电区域的高度很不相同，也能消除焦点深度不足引起的曝光困难的问题，使用数值孔径较大的高分辨率曝光光学系统，可以形成与平坦面上相同的非常细微的触点孔。另外，根据本发明，利用和接触所述多层布线结构的第2导电区域不同的材料，形成从包括所述布线图形的多层布线结构开始延伸的触点插头，在例如包括存储单元区域和周边电路区域或逻辑电路区域的半导体集成电路装置中，对所述第2导电区域采用多晶硅，由此可以降低在所述基板中接触所述第2导电区域的扩散区域的杂质浓度，而不必牺牲较低的接触电阻，同时通过对与CMOS元件的n型或p型扩散区域接触的触点插头采用与形成所述布线图形的金属相同的金属插头，由此可以实现与扩散区域的导电类型无关的稳定的接触。特别是在本发明中，使所述布线槽形成为使所述触点孔被形成的部分比和所述第2导电区域接触的部分深，由此能够在这较深的部分中降低布线的寄生电阻，同时可以在和所述第2导电区域接触的区域降低布线的寄生电容。并且，在本发明中，由于利用双镶嵌法形成多层布线结构，所以能够利用Cu等低电阻金属形成所述布线图形和触点插头。
并且，根据本发明，在利用双镶嵌法形成多层布线结构时，可以在多层布线结构中以不同的深度形成布线图形，结果，可以在必要部位减少布线图形的寄生电阻，并且能够在必要部位减少寄生电容。此时，通过所述第2触点孔进行在所述较高位置上形成的第2导电区域和所述布线的接触，由此即使在所述第2导电区域的高度较小的情况下，也能够确保布线图形和基板之间的充足的距离，所以能够在想要降低寄生电阻的部位使所述第1槽部分形成得充分深，可以有效降低该部分的布线寄生电阻。
并且，根据本发明，在具有利用双镶嵌法形成的多层布线结构的DRAM集成电路装置中，在基板上的存储单元区域中，使与形成存储单元晶体管的一部分的扩散区域接触的导电性插头为多晶硅，由此可以抑制所述导电性插头和扩散区域之间的接触电阻，并且可降低扩散区域的杂质浓度。通过降低扩散区域的杂质浓度，从存储单元晶体管的扩散区域开始延伸的存储单元电容器中的累积电荷的泄漏被降低，DRAM的更新动作被提高。另一方面，在形成有CMOS电路的基板上的周边电路区域中，所述多层布线结构通过由和形成所述布线图形相同的金属构成的导电性插头接触基板上的元件或导电区域，所以不论所述元件或导电区域是p型还是n型，均可以确保稳定的接触。另外，根据本发明，在利用光刻工序形成所述第1和第2触点孔时，可以避免因焦点深度不足造成的曝光困难的问题。
并且，根据本发明，在具有利用双镶嵌法形成的多层布线结构的半导体装置的制造方法中，即使在存在高度很不相同的第1和第2导电区域的情况下，在所述多层布线结构中形成导电槽以露出所述第2导电区域，然后形成用于形成更低的所述第1导电区域的触点孔，所以不会产生在所述触点孔的曝光时曝光光学系统的焦点深度不足的问题。并且在本发明中，通过使所述布线槽形成为使所述触点孔被形成的部分比和所述第2导电区域接触的部分深，可以在该较深的部分降低布线的寄生电阻，同时在和所述第2导电区域接触的区域可以降低布线的寄生电容。并且在本发明中，利用双镶嵌法形成多层布线结构，所以能够利用Cu等低电阻金属形成所述布线图形和触点插头。
并且，根据本发明，在利用双镶嵌法形成多层布线结构时，可以在多层布线结构中以不同的深度形成布线图形，结果，可以在必要部位减少布线图形的寄生电阻，并且可以在必要部位减少寄生电容。此时，通过所述第2触点孔进行形成于所述较高位置的第2导电区域和所述布线图形的接触，由此即使在所述第2导电区域的高度较小的情况下，在布线图形和基板之间也能够确保充足的距离，所以能够在需要降低寄生电阻的部位使所述第1槽部分形成得充分深，可以有效降低该部分的布线寄生电阻。特别是在本发明中，在形成所述第1布线槽的工序中，以及通过所述第2布线槽使所述第1层间绝缘膜露出的工序中使用蚀刻阻止膜，从而能够稳定地形成深度不同的布线槽。
并且，根据本发明，通过光刻工序先形成较深的触点孔，然后形成布线槽，由此在利用双镶嵌法形成具有不同深度的布线槽的多层布线结构时，因曝光光学系统的焦点深度不足造成的曝光不良问题被解决，并且将所述触点孔定位于基板上的图形上，将布线槽定位于触点孔中，由此可以高精度地将布线槽定位于基板上的图形上。
并且，根据本发明，在所述第1层间绝缘膜上形成MIM电容器等的电容器，结果，即使所述电容器的上部电极和基板上的导电区域之间存在较大的高度差的半导体装置，也能够可靠地高精度地形成触点孔，并且避免焦点深度不足问题，可以利用双镶嵌法高成品率地可靠地形成与所述电容器和所述导电区域接触的多层布线结构。

Claims (31)

1.一种半导体装置，该半导体装置在基板上具有多层布线结构，其特征在于，该半导体装置包括：
第1导电区域；
在相对所述基板位于比所述第1导电区域高的位置上具有上面的第2导电区域；
覆盖所述第1和第2导电区域的绝缘膜；
在所述绝缘膜中横穿所述第2导电区域，并在该横穿部分露出所述第2导电区域的布线槽；
在所述绝缘膜中形成为使所述第1导电区域露出的触点孔；和
填充所述布线槽和所述触点孔的布线图形，
其中，所述布线图形的上面与所述绝缘膜的上面一致。
2.根据权利要求1所述的半导体装置，其特征在于，在所述基板上划分出第1和第2元件区域，所述第1导电区域形成于所述第1元件区域，所述第2导电区域形成于所述第2元件区域，所述布线槽在对应所述第1元件区域的第1槽部分的深度，大于在对应所述第2元件区域的第2槽部分的深度。
3.根据权利要求2所述的半导体装置，其特征在于，所述触点孔形成于所述第1槽部分，所述布线图形在所述触点孔中，形成与所述第1导电区域接触的触点插头。
4.根据权利要求2所述的半导体装置，其特征在于，所述第1导电区域由形成于所述第1元件区域的扩散区域构成，所述第2导电区域由与形成于所述第2元件区域的扩散区域接触的多晶硅插头构成。
5.根据权利要求2所述的半导体装置，其特征在于，由元件分离区域划分所述第1和第2元件区域，由在所述绝缘膜中构成所述绝缘膜的一部分的绝缘膜图形使所述第1和第2槽部分相互分离，所述第1导电区域包括形成于所述元件分离区域上的导体图形。
6.根据权利要求5所述的半导体装置，其特征在于，在所述第2槽部分，在位于所述元件分离区域上的外周部分上形成使所述导体图形露出的其他触点孔，所述布线图形填充所述其他触点孔，形成与所述导体图形接触的触点插头。
7.根据权利要求1所述的半导体装置，其特征在于，所述绝缘膜由具有与所述第1导电区域的上面一致的上面的第1层间绝缘膜、和形成于所述第1层间绝缘膜上的第2层间绝缘膜构成，在所述第2层间绝缘膜中形成MIM电容器，所述第2导电体区域由所述MIM电容器的上部电极构成。
8.根据权利要求1所述的半导体装置，其特征在于，所述布线图形利用Cu或Al构成。
9.一种半导体装置，该半导体装置在基板上具有多层布线结构，其特征在于，该半导体装置包括：
第1导电区域；
在相对所述基板位于比所述第1导电区域高的位置上具有上面的第2导电区域；
覆盖所述第1和第2导电区域的绝缘膜；
在所述绝缘膜中形成的布线槽；
在所述布线槽中形成为使所述第1导电区域露出的第1触点孔；
在所述布线槽中形成为使所述第2导电区域露出的第2触点孔；和
填充所述布线槽和所述触点孔的布线图形，
其中，所述布线图形的上面与所述绝缘膜的上面一致，
在所述基板上划分出第1和第2元件区域，所述第1导电区域形成于所述第1元件区域上，所述第2导电区域形成于所述第2元件区域上，所述布线槽在对应所述第1元件区域的第1槽部分中的深度大于在对应所述第2元件区域的第2槽部分中的深度。
10.根据权利要求9所述的半导体装置，其特征在于，由元件分离区域划分所述第1和第2元件区域，所述第1和第2槽部分，在所述绝缘膜中，通过构成所述绝缘膜的一部分的绝缘膜部分形成相互分离。
11.根据权利要求9所述的半导体装置，其特征在于，所述绝缘膜具有依次叠层下述膜的结构，即依次叠层具有与所述第2导电区域的上面一致的上面的第1层间绝缘膜、形成于所述第1层间绝缘膜上的第1蚀刻阻止膜、形成于所述第1蚀刻阻止膜上的第2层间绝缘膜、形成于所述第2层间绝缘膜上的第2蚀刻阻止膜、和形成于所述第2蚀刻阻止膜上的第3层间绝缘膜，在所述第1槽部分露出所述第1层间绝缘膜，在所述第2槽部分露出所述第2蚀刻阻止膜，在所述绝缘膜部分露出所述第3层间绝缘膜。
12.根据权利要求9所述的半导体装置，其特征在于，所述绝缘膜具有依次叠层下述膜的结构，即依次叠层具有与所述第2导电区域的上面一致的上面的第1层间绝缘膜、形成于所述第1层间绝缘膜上的第1蚀刻阻止膜、形成于所述第1蚀刻阻止膜上的第2层间绝缘膜、形成于所述第2层间绝缘膜上的第2蚀刻阻止膜、形成于所述第2蚀刻阻止膜上的第3层间绝缘膜、和形成于所述第3层间绝缘膜上的第3蚀刻阻止膜，在所述第1槽部分露出所述第1层间绝缘膜，在所述第2槽部分露出所述第2蚀刻阻止膜，在所述绝缘膜部分露出所述第3蚀刻阻止膜。
13.一种DRAM集成电路装置，该集成电路装置具有多层布线结构，其特征在于，该集成电路装置包括：
被划分成存储单元区域和周边电路区域的基板；
在所述基板上形成为连续覆盖所述存储单元区域和周边电路区域，并覆盖所述基板上的导体图形和半导体元件的第1层间绝缘膜；
在所述存储单元区域贯通所述第1层间绝缘膜，并且与形成于所述存储单元区域的扩散区域接触的多晶硅插头；
在所述第1层间绝缘膜上形成为连续覆盖所述存储单元区域和所述周边电路区域，并覆盖所述多晶硅插头的第2层间绝缘膜；
在所述存储单元区域中形成于所述第2层间绝缘膜中，使所述多晶硅插头露出的第1布线槽；
形成于所述第1布线槽中，贯通所述第1层间绝缘膜，并使高度比形成于所述基板上的所述周边电路区域的所述多晶硅插头低的导电区域露出的第1触点孔；
填充包括所述第1触点孔的所述第1布线槽的第1布线图形；
在所述周边电路区域中形成于所述第2层间绝缘膜中的第2布线槽；
形成于所述第2布线槽中，贯通所述第1层间绝缘膜，并使形成于所述周边电路区域的扩散区域露出的第2触点孔；和
填充包括所述第2触点孔的所述第2布线槽的第2布线图形，
所述第1布线图形和所述第2布线图形具有与所述第2层间绝缘膜的主面一致的主面。
14.根据权利要求13所述的DRAM集成电路装置，其特征在于，所述第2布线槽除形成所述第1触点孔的部分以外，比所述第1布线槽深。
15.根据权利要求14所述的DRAM集成电路装置，其特征在于，所述第1布线槽在形成所述第1触点孔的部分具有和所述第2布线槽相同的深度。
16.根据权利要求13所述的DRAM集成电路装置，其特征在于，所述主面形成共同的平面。
17.根据权利要求13所述的DRAM集成电路装置，其特征在于，在所述基板的所述存储单元区域形成在所述基板中延伸的凹部，在所述凹部形成电容器。
18.一种半导体装置的制造方法，该方法特征在于，包括：
在基板上形成第1层间绝缘膜的工序；
在所述第1层间绝缘膜中，贯通所述第1层间绝缘膜形成开口部，并且所述开口部使形成于所述基板上的第1导电区域露出的工序；
在所述开口部形成第2导电区域、使所述第2导电区域上面的高度高于形成于所述基板上的第3导电区域的高度的工序；
在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第2层间绝缘膜的工序；
在所述第2层间绝缘膜中形成布线槽的工序，该布线槽露出所述第1层间绝缘膜的上面，以使该布线槽横穿所述第2导电区域，并在该横穿部分露出所述第2导电区域；
在所述布线槽中通过蚀刻所述第1层间绝缘膜而形成使所述第3导电区域露出的一个或多个触点孔的工序；
利用导电材料填充包括所述一个或多个触点孔的所述布线槽的工序；和
通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述布线槽中形成布线图形、在所述一个或多个触点孔中形成触点插头的工序。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，在形成所述第2层间绝缘膜的工序之前还包括：在形成所述一个或多个触点孔的部分蚀刻所述第1层间绝缘膜表面，使相对露出所述第2导电区域的部分形成阶梯差的工序。
20.根据权利要求18所述的半导体装置的制造方法，其特征在于，所述半导体装置是在所述基板中形成有电容器的DRAM集成电路装置。
21.一种半导体装置的制造方法，其特征在于，包括：
在基板上形成第1层间绝缘膜的工序；
在所述第1层间绝缘膜中，贯通所述第1层间绝缘膜形成开口部，使形成于所述基板上的第1导电区域从所述开口部露出的工序；
在所述开口部形成第2导电区域，并且使所述第2导电区域的高度高于形成于所述基板上的第3导电区域的高度的工序；
在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第2层间绝缘膜的工序；
在所述第2层间绝缘膜中同时形成第1布线槽和第2布线槽，并且使所述第1布线槽在所述第2导电区域上通过的工序；
在所述第1布线槽中形成露出所述第2导电区域、并且在所述第2层间绝缘膜中贯通的第1触点孔，同时在所述第2布线槽中蚀刻所述第2层间绝缘膜，在所述第2布线槽中使所述第1层间绝缘膜露出的工序；
在所述第2布线槽中通过蚀刻所述第1层间绝缘膜而形成第2触点孔，并且使所述基板上的所述第3导电区域露出的工序；
利用导电材料填充包括所述第1和第2触点孔的所述第1和第2布线槽的工序；和
通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽中形成第1和第2布线图形、在所述第1和第2触点孔中形成第1和第2触点插头的工序。
22.根据权利要求21所述的半导体装置的制造方法，其特征在于，形成所述第2层间绝缘膜的工序包括：在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第1蚀刻阻止膜，在所述第1蚀刻阻止膜上形成所述第2层间绝缘膜的工序；和在所述第2层间绝缘膜上形成所述第2蚀刻阻止膜的工序，在实施同时形成所述第1和第2布线槽的工序时，把所述第2蚀刻阻止膜作为蚀刻阻止膜，在实施在所述第2布线槽使所述第1层间绝缘膜露出的工序时，把所述第1蚀刻阻止膜作为蚀刻阻止膜。
23.根据权利要求21所述的半导体装置的制造方法，其特征在于，
形成所述第2层间绝缘膜的工序还包括在所述第2层间绝缘膜上形成硬掩模膜的工序，
在实施所述第2布线槽露出所述第1层间绝缘膜的工序时，把所述硬掩模膜作为掩模。
24.根据权利要求21所述的半导体装置的制造方法，其特征在于，所述半导体装置是在所述基板中具有电容器的DRAM集成电路装置。
25.一种半导体装置的制造方法，其特征在于，包括：
在基板上形成第1层间绝缘膜的工序；
在所述第1层间绝缘膜中，贯通所述第1层间绝缘膜形成开口部，并且所述开口部使形成于所述基板上的第1导电区域露出的工序；
在所述开口部形成第2导电区域，并且使所述第2导电区域的高度高于形成于所述基板上的第3导电区域的高度的工序；
在所述第1层间绝缘膜上形成覆盖所述第2导电区域的第2层间绝缘膜的工序；
在所述第2层间绝缘膜中形成贯通所述第1层间绝缘膜、并且露出所述第3导电区域的第1触点孔的工序；
在所述第2层间绝缘膜中同时形成第1布线槽和第2布线槽，并且使所述第1布线槽在所述第2导电区域上通过，使所述第2布线槽横穿所述第1触点孔的工序；
在所述第1布线槽中形成使所述第2导电区域露出、并且在所述第2层间绝缘膜中贯通的第2触点孔，同时在所述第2布线槽中蚀刻所述第2层间绝缘膜，在所述第2布线槽中使所述第1层间绝缘膜露出的工序；
利用导电材料填充包括所述第1和第2触点孔的所述第1和第2布线槽的工序；和
通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽中形成第1和第2布线图形、在所述第1和第2触点孔中形成第1和第2触点插头的工序。
26.根据权利要求25所述的半导体装置的制造方法，其特征在于，在形成所述第1触点孔的工序中，还包括在所述第2绝缘膜中同时形成贯通所述第1绝缘膜，并使形成于所述基板上的、高度比所述第2导电区域的上面低的第4导电区域露出的第3触点孔的工序，形成所述第1和第2布线槽的工序使所述第1布线槽形成为横穿所述第3触点孔，在实施利用所述导电材料填充所述第1和第2布线槽的工序时，也利用所述导电材料填充所述第3触点孔。
27.一种具有电容器的半导体装置的制造方法，其特征在于，包括：
在被划分出第1和第2元件区域的基板上，形成连续覆盖所述第1和第2元件区域的第1层间绝缘膜的工序；
在所述第1元件区域的所述第1层间绝缘膜中形成第1布线图形，在所述第2元件区域的所述第1层间绝缘膜中形成第2布线图形的工序；
在所述第1元件区域中，在所述第1层间绝缘膜上形成与所述第1布线图形电接触的电容器的工序；
在所述第1层间绝缘膜上形成从第1区域到第2区域连续覆盖所述电容器的第2层间绝缘膜的工序；
在所述第2层间绝缘膜中，在所述第1元件区域形成使所述电容器的上面露出的第1布线槽的工序；
与形成所述第1布线槽的工序同时，在所述第2元件区域的所述第2层间绝缘膜中形成第2布线槽的工序；
在所述第2元件区域，在所述第2布线槽中形成在所述第2层间绝缘膜中延伸的触点孔，并且使所述触点孔露出所述第2布线图形的工序；
利用导电材料填充包括所述触点孔的所述第1和第2布线槽的工序；和
通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽中形成各自的布线图形、在所述触点孔中形成触点插头的工序。
28.根据权利要求27所述的半导体装置的制造方法，其特征在于，在同时形成所述第2布线槽和所述第1布线槽的工序之后，在所述第2布线槽中蚀刻所述第2层间绝缘膜，使所述第2布线槽形成得比所述第1布线槽的深度深。
29.根据权利要求27所述的半导体装置的制造方法，其特征在于，所述电容器是MIM电容器。
30.一种具有电容器的半导体装置的制造方法，其特征在于，包括：
在被划分出第1和第2元件区域的基板上，形成连续覆盖所述第1和第2元件区域的第1层间绝缘膜的工序；
在所述第1元件区域的所述第1层间绝缘膜中形成第1布线图形、在所述第2元件区域的所述第1层间绝缘膜中形成第2布线图形的工序；
在所述第1元件区域中，在所述第1层间绝缘膜上形成与所述第1布线图形电接触的电容器的工序；
在所述第1层间绝缘膜上形成从第1区域到第2区域连续覆盖所述电容器的第2层间绝缘膜的工序；
在所述第2层间绝缘膜中，在所述第1元件区域形成第1布线槽、同时在所述第2元件区域形成第2布线槽的工序；
在所述第2层间绝缘膜中，在所述第1布线槽形成露出所述电容器的触点孔的工序；
与形成所述触点孔的工序同时，在所述第2布线槽中蚀刻所述第2层间绝缘膜，使所述第2布线层的深度大于所述第1布线层的深度的工序；
在所述第2元件区域，在所述第2布线槽中形成在所述第2层间绝缘膜中延伸的触点孔，并且使所述触点孔露出所述第2布线图形的工序；
利用导电材料填充包括所述触点孔的所述第1和第2布线槽的工序；和
通过化学机械研磨去除所述第2层间绝缘膜上的导电材料，利用所述导电材料在所述第1和第2布线槽形成各自的布线图形、在所述触点孔形成触点插头的工序。
31.根据权利要求30所述的半导体装置的制造方法，其特征在于，所述电容器是MIM电容器。
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