[go: up one dir, main page]

CN100345281C - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN100345281C
CN100345281C CNB2005101076367A CN200510107636A CN100345281C CN 100345281 C CN100345281 C CN 100345281C CN B2005101076367 A CNB2005101076367 A CN B2005101076367A CN 200510107636 A CN200510107636 A CN 200510107636A CN 100345281 C CN100345281 C CN 100345281C
Authority
CN
China
Prior art keywords
film
oxide film
manufacturing
region
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2005101076367A
Other languages
English (en)
Other versions
CN1767172A (zh
Inventor
小仓尚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1767172A publication Critical patent/CN1767172A/zh
Application granted granted Critical
Publication of CN100345281C publication Critical patent/CN100345281C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H10D84/0142—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体装置的制造方法，在现有的半导体装置的制造方法中，在形成栅极氧化膜的膜厚不同的元件时，使用了保护氧化膜，故存在制造成本升高的问题。在本发明的半导体装置的制造方法中，在形成高耐压MOS晶体管的区域的外延层(5)上面堆积氧化硅膜(11)。然后，在外延层(5)上面堆积与低耐压MOS晶体管的栅极氧化膜膜厚匹配的氧化硅膜(12)。然后，通过蚀刻调节高耐压MOS晶体管上面的氧化硅膜(12)的膜厚，利用离子注入法形成P型扩散层(24、25)。通过该制造方法，可以以低成本制造栅极氧化膜的膜厚不同的元件。

Description

半导体装置的制造方法
技术领域
本发明涉及通过调节栅极氧化膜的膜厚，形成高耐压的半导体装置和低耐压的半导体装置的技术。
背景技术
在现有的半导体装置的制造方法中已知有如下技术，在硅衬底表面形成元件分离绝缘膜。在由元件分离绝缘膜包围的元件形成区域内形成膜厚100nm的栅极氧化膜。然后，在栅极氧化膜上面选择性地形成多晶硅层，形成栅极电极。然后，从栅极氧化膜上面，以栅极电极为掩模，离子注入杂质。然后，形成构成漏极区域及源极区域的扩散层(例如参照专利文献1)。
在现有的半导体装置的制造方法中已知有如下技术，在同一衬底上形成高耐压电路和低耐压电路时，首先在衬底上面形成100nm程度的保护氧化膜。在形成高耐压电路的区域，以加速电压150keV程度从保护氧化膜上面离子注入杂质。而且，在形成高耐压电路的PMOS晶体管等的区域形成阱区。然后，除去保护氧化膜，在形成两电路的区域的衬底上面形成13nm程度的第一栅极氧化膜。然后，在形成低耐压电路的PMOS晶体管等的区域形成阱区。然后，在形成两电路的区域的衬底上面形成8nm程度的第二栅极氧化膜，形成两电路的PMOS晶体管等(例如参照专利文献2)。
专利文献1：特开2004-39681号公报(第4-5页，第2-3图)
专利文献2：特开2004-104141号公报(第6-9页，第1、6-11图)
如上所述，在现有的半导体装置的制造方法中，要在形成于硅衬底表面的元件分离绝缘膜包围的区域堆积膜厚100nm的栅极氧化膜。此时，栅极氧化膜在形成漏极区域及源极区域的区域上面也以上述膜厚堆积。而且，相对于形成于栅极氧化膜上面的栅极电极，自对准地形成构成漏极区域及源极区域的扩散层。该制造方法根据栅极氧化膜的膜厚决定漏极区域及源极区域上面的氧化膜的膜厚。而且，根据该膜厚决定离子注入杂质时的加速电压。因此，当增大离子注入时的加速电压时，存在杂质穿过栅极电极，不能区分形成漏极区域及源极区域的问题。另一方面，为防止杂质穿过栅极电极，需要将加速电压设为一定值以下。在该情况下，存在对栅极氧化膜的膜厚设置上限，特别是不能形成需要所希望的耐压特性的高耐压MOS晶体管的情况这样的问题。
另外，在现有的半导体装置的制造方法中，在形成高耐压电路及低耐压电路的区域的衬底上面堆积保护氧化膜。保护氧化膜作为在形成高耐压电路的区域形成阱区时的氧化膜使用。而且，在高耐压电路及低耐压电路中形成元件分离绝缘膜后，除去保护氧化膜。然后，在形成高耐压电路及低耐压电路的区域分别堆积所希望膜厚的栅极氧化膜。通过该制造方法，直到形成元件分离绝缘膜为止必须形成保护氧化膜。因此，具有制造成本高，制造工序复杂的问题。
发明内容
本发明是鉴于上述的各情况而实现的，本发明提供一种半导体装置的制造方法，其准备半导体层并在由形成于所述半导体层的分离区域区分的多个元件形成区域形成第一MOS晶体管、和栅极氧化膜的膜厚比所述第一MOS晶体管薄的第二MOS晶体管，其特征在于，包括：在所述第一MOS晶体管形成区域的所述半导体层表面选择性地形成第一绝缘膜后，在所述第一及第二MOS晶体管的形成区域的所述半导体层表面形成第二绝缘膜的工序；在所述第一MOS晶体管的形成区域形成栅极电极，并将位于所述栅极电极附近的漏极区域及源极区域的形成区域上面的所述第一及第二绝缘膜的膜厚减薄的工序；从所述半导体层上方离子注入杂质，并在所述半导体层上形成漏极区域及源极区域的工序。因此，在本发明中，具有对照栅极氧化膜的膜厚，在半导体层表面堆积第一及第二绝缘膜的工序。然后，根据第一MOS晶体管的离子注入条件，选择性地除去第一及第二绝缘膜。通过该制造方法，可在单片上形成栅极氧化膜的膜厚不同的第一MOS晶体管和第二MOS晶体管。
另外，在本发明的半导体装置的制造方法中，在将所述第一及第二绝缘膜的膜厚减薄的工序中，利用同一工序除去所述第二MOS晶体管的形成区域的所述第二绝缘膜。因此，在本发明中，在选择性地除去第一MOS晶体管的第一及第二绝缘膜时，也将第二MOS晶体管的第二绝缘膜除去。通过该制造方法，由于可减少掩模片数，故可降低制造成本，将制造工序简化。
在本发明的半导体装置的制造方法中，在形成所述漏极区域及源极区域的工序中，在使用所述栅极电极减薄所述第一及第二绝缘膜后，从所述栅极电极上方进行离子注入。因此，在本发明中，将栅极电极作为掩模使用，通过自对准技术形成漏极区域及源极区域。通过该制造方法，可相对栅极电极高位置精度地形成漏极区域及源极区域。
在本发明的半导体装置的制造方法中，在形成所述栅极电极的工序中，在所述第二绝缘膜上面形成第一硅膜及氮化硅膜，并在形成场氧化膜的区域设置开口部，将所述第一硅膜及氮化硅膜作为掩模使用，在所述半导体层上形成场氧化膜后，除去所述氮化硅膜，在所述第一硅膜上面堆积第二硅膜，并选择性地除去所述第一及第二硅膜。因此，在本发明中，在由作为栅极电极使用的第一硅膜覆盖作为栅极氧化膜使用的第一及第二绝缘膜的状态下形成场氧化膜。通过该制造方法，可抑制作为栅极氧化膜使用的第一及第二绝缘膜的成长，可形成所希望膜厚的栅极氧化膜。
在本发明中，具有选择性地将高耐压MOS晶体管的漏极区域及源极区域上面的氧化膜减薄的工序。通过该制造方法，在同一衬底上形成栅极氧化膜的膜厚不同的高耐压MOS晶体管和低耐压MOS晶体管时，可减少掩模数量，控制制造成本。
另外，在本发明中，在高耐压MOS晶体管中，使用栅极电极，通过自对准技术，选择性地除去漏极区域及源极区域上面的氧化膜。另外，使用栅极电极，通过自对准技术，形成漏极区域及源极区域。通过该制造方法，可相对于栅极电极高位置精度地形成漏极区域及源极区域。
在本发明中，调节高耐压MOS晶体管的漏极区域及源极区域上面的氧化膜的膜厚。通过该制造方法，可以以杂质不穿过栅极电极的加速电压进行离子注入。另外，可以在所希望的范围设计高耐压MOS晶体管的栅极氧化膜的膜厚。
在本发明中，将栅极氧化膜及栅极电极兼用作场氧化膜形成时的掩模。通过该制造方法，可将堆积用于形成场氧化膜的氧化膜等的工序省略。而且，可将制造工序简化，可控制制造成本。
另外，在本发明中，在堆积栅极氧化膜后，在其上面堆积了作为栅极电极一部分的硅膜的状态下，将其作为形成场氧化膜时的掩模使用。通过该制造方法，可抑制预先堆积的栅极氧化膜在半导体层表面成长到所希望的膜厚以上。
附图说明
图1是说明本发明实施例的半导体装置的制造方法的剖面图；
图2是说明本发明实施例的半导体装置的制造方法的剖面图；
图3是说明本发明实施例的半导体装置的制造方法的剖面图；
图4是说明本发明实施例的半导体装置的制造方法的剖面图；
图5是说明本发明实施例的半导体装置的制造方法的剖面图；
图6是说明本发明实施例的半导体装置的制造方法的剖面图；
图7是说明本发明实施例的半导体装置的制造方法的剖面图；
图8是说明本发明实施例的半导体装置的制造方法的剖面图。
符号说明
1  P型单晶硅衬底
5  N型外延层
9  第一元件形成区域
10  第二元件形成区域
11  氧化硅膜
12  氧化硅膜
13  多晶硅膜
14  氮化硅膜
18  LOCOS氧化膜
19  多晶硅膜
20  硅化钨膜
21  氧化硅膜
22  栅极电极
23  栅极电极
24  P型扩散层
25  P型扩散层
具体实施方式
下面，参照图1～图8详细说明本发明一实施例的半导体装置的制造方法。
图1～图8是用于说明本实施例的半导体装置的制造方法的剖面图。另外，在以下的说明中，对在由分离区域区分的元件形成区域形成例如高耐压的P沟道型MOS晶体管和低耐压的N沟道型MOS晶体管的情况进行说明。但是，不限于该组合的情况，例如也可以为在其他元件形成区域形成NPN型晶体管、纵型PNP晶体管等，形成半导体集成电路装置的情况。
首先，如图1所示，准备P型单晶硅衬底1。从衬底1表面，使用公知的光刻技术离子注入N型杂质例如磷(P)，形成N型埋入扩散层2、3。然后，从衬底1表面，使用公知的光刻技术离子注入P型杂质例如硼(B)，形成P型埋入扩散层4。然后，将衬底1配置在外延成长装置的支持器上。然后，利用灯加热，给予衬底1例如1200℃程度的高温，同时，向反应管内导入SiHCl3气体和H2气体。通过该工序，在衬底1上成长例如比电阻0.1～2.0Ω·cm、厚度0.5～1.5μm程度的外延层5。
另外，本实施例中的衬底1及外延层5对应本发明的半导体层。而且，在本实施例中，表示在衬底1上形成有一层外延层5的情况，但不限于该情况。例如作为本发明的半导体层，可以是仅为衬底的情况，还可以为在衬底上面层积多层外延层的情况。另外，衬底还可以是N型单晶硅衬底、化合物半导体衬底。
其次，如图2所示，从外延层5表面，使用公知的光刻技术离子注入N型杂质例如磷(P)，形成N型扩散层6。从外延层5表面，使用公知的光刻技术离子注入P型杂质例如硼(B)，形成P型扩散层7。然后，通过将P型埋入扩散层4和扩散层7连接，形成分离区域8。如上所述，通过分离区域8，衬底1及外延层5被区分成多个元件形成区域。在本实施例中，在第一元件形成区域9上形成低耐压的N沟道型MOS晶体管，在第二元件形成区域10上形成高耐压的P沟道型晶体管。
另外，本实施例中的高耐压的P沟道型MOS晶体管对应本发明的第一MOS晶体管，本实施例中的低耐压的N沟道型MOS晶体管对应本发明的第二MOS晶体管。而且，本发明的第一MOS晶体管及第二MOS晶体管只要是两者的栅极氧化膜的膜厚不同的情况即可。
其次，在外延层5表面堆积例如800～1200程度的氧化硅膜11。然后，在第二元件形成区域10上形成高耐压的P沟道型MOS晶体管，因此，需要形成耐压高的栅极氧化膜。因此，以在第二元件形成区域10表面残留氧化硅膜11的方式选择性地除去氧化硅膜11。然后，考虑第一元件形成区域9的低耐压的N沟道型MOS晶体管的栅极氧化膜的膜厚，在外延层5表面堆积例如150～350程度的氧化硅膜12。然后，在氧化硅膜12上顺序堆积多晶硅膜13、氮化硅膜14。
另外，本实施例中的硅氧化膜11对应本发明的第一绝缘膜，本实施例中的硅氧化膜12对应本发明的第二绝缘膜。而且，本发明的第一绝缘膜及第二绝缘膜只要是作为栅极氧化膜使用的膜即可。另外，本实施例中的多晶硅膜13对应本发明的第一硅膜。而且，本发明的第一硅膜只要是构成栅极电极的膜即可。
其次，如图3所示，选择性地除去多晶硅膜13及氮化硅膜14，在形成LOCOS氧化膜18(参照图4)的部分设置开口部。此时，虽图中未图示，但在划线区域，在形成N型埋入扩散层2时，在衬底1表面形成台阶。然后，将该台阶作为对准标记利用，将多晶硅膜13及氮化硅膜14选择性地除去。
然后，在外延层5表面形成用于形成作为漏极区域使用的N型扩散层15的光致抗蚀剂16。然后，使用公知的光刻技术，在形成N型扩散层15的区域上面的光致抗蚀剂16上形成开口部17。
此时，可将已配置于外延层5表面的多晶硅膜13及氮化硅膜14的台阶作为对准标记利用。然后，以光致抗蚀剂16为掩模，离子注入N型杂质例如磷(P)，形成N型扩散层15。通过该制造方法，可不被LOCOS氧化膜18的形状，例如鸟嘴(バ一ズビ一ク)的厚度、鸟嘴的形状等左右，而形成N型扩散层15。
另外，本实施例中的LOCOS氧化膜18对应本发明的场氧化膜，但不限于利用LOCOS法形成的的情况。本发明的场氧化膜只要为利用可形成厚的热氧化膜的制造方法形成的情况即可。
其次，如图4所示，将多晶硅膜13及氮化硅膜14作为掩模使用，从氧化硅膜11、12上，以例如800～1200℃程度进行蒸汽氧化，由此，进行氧化膜附着。同时，对整个衬底1热处理，形成LOCOS氧化膜18。此时，在形成有多晶硅膜13及氮化硅膜14的部分的一部分形成鸟嘴。另外，在LOCOS氧化膜18的平坦部，形成例如3000～5000程度的厚度。特别是，在分离区域8上，通过形成LOCOS氧化膜18，进一步将元件间分离。然后，除去氮化硅膜14。
其次，如图5所示，在多晶硅膜13或LOCOS氧化膜18上面顺序堆积多晶硅膜19、硅化钨膜20及氧化硅膜21。此时，在第一元件形成区域9上，将残留于外延层5表面的氧化硅膜12作为栅极氧化膜使用。同样，在第二元件形成区域10上，将残留于外延层5表面的氧化硅膜11、12作为栅极氧化膜使用。另外，在残留于氧化硅膜12上面的多晶硅膜13上面进一步堆积多晶硅膜19及硅化钨膜20。而且，构成用于作为栅极电极22、23(参照图6)使用的所希望的膜厚。另外，本实施例中的多晶硅膜19及硅化钨膜20对应本发明的第二硅膜。本发明的第二硅膜只要是构成栅极电极的膜即可。
此时，如图2，在堆积氧化硅膜12后，堆积多晶硅膜13。然后，形成LOCOS氧化膜18，直到堆积多晶硅膜19为止的期间，由多晶硅膜13覆盖氧化硅膜12。通过该制造方法，可大幅降低氧化硅膜11、12氧化、成长的量。而且，N沟道型MOS晶体管及P沟道型MOS晶体管的栅极氧化膜的膜厚被维持在适当的范围内。
另外，将作为栅极氧化膜使用的氧化硅膜11、12及作为栅极电极22、23使用的多晶硅膜13兼用作形成LOCOS氧化膜18时的掩模。通过该制造方法，可省略堆积、除去形成LOCOS氧化膜18用的硅氧化膜的工序，将制造工序简化，抑制制造成本。
另外，在本实施例中，多晶硅膜13、19通过二次堆积工序形成，以形成所希望的膜厚。通过该制造方法，可将多晶硅膜13的膜厚减薄。而且，可使形成LOCOS氧化膜18时的构图容易。但是，在本实施例中，也可以是通过一次堆积工序在氧化硅膜表面形成适用于栅极电极22、23的膜厚的多晶硅膜的情况。
其次，如图6所示，在第一及第二元件形成区域9、10中，选择性地除去多晶硅膜19、硅化钨膜20及氧化硅膜21。然后，形成栅极电极22、23等，以栅极电极22、23为掩模，以同一蚀刻工序选择性地除去氧化硅膜11、12。
如上所述，在第一元件形成区域9中，在外延层5表面仅堆积氧化硅膜12。另一方面，在第二元件形成区域10中，在外延层5表面堆积有氧化硅膜11(参照图2)、12。而且，离子注入P型杂质例如硼(B)，形成P型扩散层24、25。P型扩散层24、25为P沟道型MOS晶体管的漏极区域、源极区域。另外，在图6以后，第二元件形成区域的氧化硅膜11、12作为氧化硅膜12一体地图示。另外，第一及第二元件形成区域的多晶硅膜13、19一体地作为多晶硅膜19图示。
此时，在第二元件形成区域10中，使用栅极电极22，通过自对准技术形成P型扩散层24、25。而且，当硼(B)穿过栅极电极22时，不能区分形成漏极区域和源极区域。因此，为了以加速电压30～60keV程度离子注入硼(B)，必须使外延层5上面的氧化硅膜的膜厚为例如400～800程度。即，形成漏极区域及源极区域的工序以杂质不穿过栅极电极22的加速电压进行。而且，利用该加速电压蚀刻氧化硅膜11、12的膜厚，以使杂质穿过氧化硅膜11、12。
另一方面，在形成P型扩散层24、25的区域的上面，氧化硅膜11、12例如堆积1000～1400程度。因此，需要通过蚀刻选择性地除去形成P型扩散层24、25的区域的氧化硅膜11、12。而且，在使用公知的光刻技术仅除去形成P型扩散层24、25的区域的氧化硅膜11、12时，掩模数量增加。由于掩模数量增加，从而制造成本上升。因此，也可以在不形成构图的光致抗蚀剂的状态下进行蚀刻。在该情况下，在仅堆积氧化硅膜12的区域，也存在外延层5表面例如被超量蚀刻100程度的区域。
但是，低耐压的N沟道型MOS晶体管中，即使外延层5多少被超量蚀刻，对耐压特性等的影响也少。这是由于，如图8的虚线所示，耗尽层向杂质浓度低的外延层5的深部扩散。而且，构成被超量蚀刻的区域难于存在于耗尽层的形成区域内的结构。通过该结构，考虑在被超量蚀刻的区域也不会产生电场集中，不会使耐压特性劣化。即，在本实施例中，在选择性地除去形成P型扩散层24、25的区域上面的氧化硅膜11、12时，对外延层5的整个面进行蚀刻。通过该制造方法，可降低掩模数量，可降低制造成本。另外，可将制造工序简化。
另外，如上所述，在外延层5表面预先堆积有氧化硅膜11、12。然后，使用栅极电极22，通过自对准技术，干式蚀刻氧化硅膜11、12。通过该制造方法，侧向蚀刻栅极电极22下部的氧化硅膜11、12，不会使耐压特性劣化。
然后，在外延层5上面堆积TEOS膜26，在TEOS膜26上面堆积光致抗蚀剂27。使用公知的光刻技术，在第一元件形成区域9上，在光致抗蚀剂27的形成P型扩散层28的区域形成开口部。在第二元件形成区域10上，在光致抗蚀剂27的形成P型扩散层24、25的区域形成开口部。然后，以光致抗蚀剂27为掩模，离子注入P型杂质例如硼(B)，形成P型扩散层24、25、28。此时，如图所示，使用栅极电极22、23，通过自对准技术形成P型扩散层24、25、28。
其次，如图7所示，从外延层5的表面，利用公知的光刻技术离子注入N型杂质例如磷(P)，形成N型扩散层29、30、31。N型扩散层29被作为漏极取出区域使用。N型扩散层30被作为源极区域使用。如图所示，N型扩散层29、30、31使用LOCOS氧化膜18，通过自对准技术形成。
然后，在外延层5上面例如堆积BPSG(Boron Phospho Silicate Glass)膜、SOG(Spin On Glass)膜等作为绝缘层32。通过使用例如CHF3+O2系气体的干式蚀刻，在绝缘层32上形成接触孔33、34、35、36、37。然后，使用公知的光刻技术离子注入P型杂质例如氟化硼(BF)，形成P型扩散层38、39。此时，P型扩散层38、39使用接触孔36、37，利用自对准技术形成。通过该制造方法，P型扩散层38、39相对于P型扩散层24、25高位置精度地形成。
其次，如图8所示，在接触孔33、34、35、36、37内壁等形成势垒金属膜膜40。由钨(W)膜41埋设在接触孔33、34、35、36、37内。在W膜41上面利用CVD法堆积铝铜(AlCu)膜、势垒金属膜，然后，使用公知的光刻技术选择性地除去AlCu膜及势垒金属膜。形成P沟道型MOS晶体管的漏极电极42及源极电极43。另外，形成N沟道型MOS晶体管的漏极电极44及源极电极45。另外，在图8所示的剖面中，朝向栅极电极22、23的配线层没有图示，但在其他区域与配线层连接。
如上所述，在本实施例中，对在形成MOS晶体管的区域预先形成作为栅极氧化膜的氧化硅膜后形成LOCOS氧化膜的情况进行了说明，但不限于该情况。即使在形成LOCOS氧化膜后，形成作为栅极氧化膜的氧化硅膜的情况下，也可以使用相同的制造方法。另外，在不脱离本发明要旨的范围内，可进行各种变更。

Claims (4)

1、一种半导体装置的制造方法，准备半导体层并在由形成于所述半导体层的分离区域区分的多个元件形成区域形成第一MOS晶体管、和栅极氧化膜的膜厚比所述第一MOS晶体管薄的第二MOS晶体管，其特征在于，包括：在所述第一MOS晶体管形成区域的所述半导体层表面选择性地形成第一绝缘膜后，在所述第一及第二MOS晶体管的形成区域的所述半导体层表面形成第二绝缘膜的工序；在所述第一MOS晶体管的形成区域形成栅极电极，并将位于所述栅极电极附近的漏极区域及源极区域的形成区域上面的所述第一及第二绝缘膜的膜厚减薄的工序；从所述半导体层上方离子注入杂质，在所述半导体层上形成漏极区域及源极区域的工序。
2、如权利要求1所述的半导体装置的制造方法，其特征在于，在将所述第一及第二绝缘膜的膜厚减薄的工序中，利用同一工序除去所述第二MOS晶体管的形成区域的所述第二绝缘膜。
3、如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述漏极区域及源极区域的工序中，在使用所述栅极电极，通过自对准技术减薄所述第一及第二绝缘膜后，从所述栅极电极上方，使用所述栅极电极，通过自对准技术进行离子注入。
4、如权利要求1所述的半导体装置的制造方法，其特征在于，在形成所述栅极电极的工序中，在所述第二绝缘膜上面形成第一硅膜及氮化硅膜，并在形成场氧化膜的区域设置开口部，将所述第一硅膜及氮化硅膜作为掩模使用，在所述半导体层上形成场氧化膜后，除去所述氮化硅膜，在所述第一硅膜上面堆积第二硅膜，并选择性地除去所述第一及第二硅膜。
CNB2005101076367A 2004-09-29 2005-09-29 半导体装置的制造方法 Expired - Fee Related CN100345281C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP285024/04 2004-09-29
JP2004285024A JP4804734B2 (ja) 2004-09-29 2004-09-29 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1767172A CN1767172A (zh) 2006-05-03
CN100345281C true CN100345281C (zh) 2007-10-24

Family

ID=36099747

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005101076367A Expired - Fee Related CN100345281C (zh) 2004-09-29 2005-09-29 半导体装置的制造方法

Country Status (5)

Country Link
US (1) US7402474B2 (zh)
JP (1) JP4804734B2 (zh)
KR (1) KR100662688B1 (zh)
CN (1) CN100345281C (zh)
TW (1) TWI278059B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7309636B2 (en) * 2005-11-07 2007-12-18 United Microelectronics Corp. High-voltage metal-oxide-semiconductor device and method of manufacturing the same
CN104037171B (zh) * 2013-03-04 2016-09-28 旺宏电子股份有限公司 半导体元件及其制造方法与操作方法
US9349830B2 (en) * 2013-03-05 2016-05-24 Macronix International Co., Ltd. Semiconductor element and manufacturing method and operating method of the same
JP6326858B2 (ja) 2014-02-24 2018-05-23 セイコーエプソン株式会社 半導体装置およびその製造方法
DE112016007022B4 (de) * 2016-06-30 2022-01-27 Mitsubishi Electric Corporation Verfahren zum herstellen einer halbleitervorrichtung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293713A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置の製造方法
JP2004039681A (ja) * 2002-06-28 2004-02-05 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP2004104141A (ja) * 2003-10-01 2004-04-02 Toshiba Microelectronics Corp 半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897364A (en) * 1989-02-27 1990-01-30 Motorola, Inc. Method for locos isolation using a framed oxidation mask and a polysilicon buffer layer
US5039625A (en) * 1990-04-27 1991-08-13 Mcnc Maximum areal density recessed oxide isolation (MADROX) process
US5439842A (en) * 1992-09-21 1995-08-08 Siliconix Incorporated Low temperature oxide layer over field implant mask
US5977607A (en) * 1994-09-12 1999-11-02 Stmicroelectronics, Inc. Method of forming isolated regions of oxide
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
JP3338383B2 (ja) * 1998-07-30 2002-10-28 三洋電機株式会社 半導体装置の製造方法
JP2002009168A (ja) * 2000-06-19 2002-01-11 Nec Corp 半導体装置及びその製造方法
JP2002057330A (ja) * 2000-08-10 2002-02-22 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
JP2003092362A (ja) * 2001-09-17 2003-03-28 Sanyo Electric Co Ltd 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293713A (ja) * 1996-04-25 1997-11-11 Nec Corp 半導体装置の製造方法
JP2004039681A (ja) * 2002-06-28 2004-02-05 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP2004104141A (ja) * 2003-10-01 2004-04-02 Toshiba Microelectronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR100662688B1 (ko) 2007-01-02
US7402474B2 (en) 2008-07-22
TWI278059B (en) 2007-04-01
JP4804734B2 (ja) 2011-11-02
US20060068538A1 (en) 2006-03-30
JP2006100579A (ja) 2006-04-13
CN1767172A (zh) 2006-05-03
TW200614413A (en) 2006-05-01
KR20060051481A (ko) 2006-05-19

Similar Documents

Publication Publication Date Title
CN1104043C (zh) 带有自对准单元的mos栅极器件及其制造方法
TWI515893B (zh) 垂直式功率金氧半場效電晶體與其形成方法
CN101064310A (zh) 应用自对准双应力层的cmos结构和方法
CN1797786A (zh) 半导体元件及其制造方法
CN1681124A (zh) 集成电路结构及其形成方法
CN101047182A (zh) 半导体结构及其形成方法
CN1189694A (zh) 在同一衬底上具有n和p型场效应晶体管的半导体器件
CN1206712C (zh) 半导体装置的制造方法
CN1841684A (zh) 半导体装置的制造方法
CN1197148C (zh) 异质结bicoms集成电路的制造方法
CN1770410A (zh) 半导体装置及其制造方法
CN1213474C (zh) 半导体集成电路装置的制造方法
CN1959959A (zh) 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
CN1790740A (zh) 半导体器件及用于形成栅极结构的方法
CN1925168A (zh) 半导体装置及其制造方法
CN100345281C (zh) 半导体装置的制造方法
CN1738049A (zh) 微电子元件及其制造方法
CN1051642C (zh) 半导体器件及其制造方法
JP4959931B2 (ja) 半導体装置の製造方法
CN1407630A (zh) 半导体器件及其制造方法
CN1992338A (zh) 半导体装置及其制造方法
CN101097961B (zh) 半导体装置及其制造方法
CN1832127A (zh) 半导体器件及其制造方法
JP2002057330A (ja) 絶縁ゲート型半導体装置及びその製造方法
CN1369915A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071024

Termination date: 20200929

CF01 Termination of patent right due to non-payment of annual fee