Tessent® Memory BIST and Logic BIST

Student Workbook

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Part Number:072728
 Table of Contents

Module 1
Introduction to Embedded Memory Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Comprehensive BIST Infrastructure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Supported Memory Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Tessent MemoryBIST Solution Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Base Capabilities: Key Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Base Capabilities: Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Base Capabilities: Tessent MemoryBIST Operating Protocol . . . . . . . . . . . . . . . . . . . . . . . 20
Scannable Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Base Capabilities: Test Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Base Capabilities: Fault Coverage Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Hard Algorithm Programming. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Hard Algorithm Programming: High Level Programming Language. . . . . . . . . . . . . . . . . . 28
Hard Algorithm Programming: Large Algorithm Library. . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Memory Library File for Each Memory (.lvmemlib) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Memory Library Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Built-In Standard Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Hard and Soft Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Field Algorithm Programming Option: Microcode Memory Architecture . . . . . . . . . . . . . . 35
Field Algorithm Programming Option: Support for Both Hard and Soft Programming. . . . 36
Tessent MemoryBIST Hierarchical Implementation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Hierarchical Bottom Up Flow Advantages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Tessent Block Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Tessent MemoryBIST Top Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Basic Block BIST Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Classic ASIC Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Tessent BIST Integration Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Prerequisites. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Recommended BIST Test Directory Setup: Memory BIST . . . . . . . . . . . . . . . . . . . . . . . . . 46
Directory Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Getting Help. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Accessing SupportNet Material . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
Customer Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Lab 1: Exploring Online Help and SupportNet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Module 2
Introduction to ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
What Is ETChecker? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Benefits of ETChecker. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

Tessent Memory BIST and Logic BIST 3

 Table of Contents

ETChecker Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
ETChecker Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
ETChecker Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Summary of ETChecker Block Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
ETChecker GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
ETChecker GUI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Clock Extraction: Why Do It? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Clock Extraction: How It Works . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Rule Checking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
DFT Rules Checking Using ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Running ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
ETChecker: Generating the Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Default ETChecker Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Basic ETChecker Configuration File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
Generated Makefile Snippet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
Edited Makefile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Run Make Target ClockInfo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Reported lv.ClockDomainBases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
ETChecker: Clock Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
Final ETChecker Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Memory Clustering in ETChecker Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
Run Make Target RuleCheck . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Lab 2 Exercise 1: The Hierarchical Block Flow: ETChecker . . . . . . . . . . . . . . . . . . . . . . . . 87

Module 3
Block Flow Planning With ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
DFT Planning Using ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
ETPlanner: What Is It and Why Do I Need It? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
ETPlanner: How Does It Work? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
Input Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
ETPlanner: -mode genPlan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
ETPlanner: Make File Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
ETPlanner: Validate Your Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
ETPlanner: Generate the Workspace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
ETPlanner: Generating the Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
ETPlanner Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
ETPlanner: Editing the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Running CheckPlan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
ETPlanner: Validating the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
ETPlanner: Generating the Workspace Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
ETPlanner: ET Environment Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Design Environment Directories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Output From ETPlanner. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Lab 2 Exercise 2: The Hierarchical Block Flow: ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . 114

4 Tessent Memory BIST and Logic BIST

Table of Contents

Module 4
ETAssemble and ETSignOff in the Block Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
DFT Generation and Assembly Using ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
ETAssemble: What Is It? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
ETAssemble: Running the Steps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
ETAssemble: Common Make File Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
ETAssemble Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
ETAssemble: Pre-Layout ETSignOff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
ETAssemble: Generated Output For Display Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
I Did ETAssemble — What Next? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Synthesis and STA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Physical Design and Timing Closure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
DFT Verification Using ETSignoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
Final ETSignoff Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
ETSignOff: Common Make File Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
Lab 2 Exercise 3: The Hierarchical Block Flow: ETAssemble and ETSignOff . . . . . . . . . 131

Module 5
Memory BIST Hierarchical Top Level Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
Top Level Flow Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
TAP Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
Tessent MemoryBIST TAP Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Boundary Scan Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Top Level Flow: ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Top Level Flow: ETChecker Initial Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Top Level Flow: ETChecker Extracted Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Top Level Flow: Final ETChecker Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Top Level Flow: ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
Top Level Flow: ETAssemble Configuration Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Top Level Flow: ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Pin Order File (.pinorder) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
Top Level Flow: ETSignOff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
Tessent MemoryBIST Completed Full Chip Insertion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
Prerequisite Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
Memory Library File for Each Memory (.lvmemlib) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
Memory Library Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
Built-In Standard Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
Memlibc: Memory Library File Certification Tool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Memlibc: Usage Example and Make Targets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
Cell Description File (cell.lvcelllib) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Pad Description File (pad.library) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Pad Description Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
ETPlanner: Global Setup Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
ETPlanner: Example CAD Setup File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
ETPlanner: Example ICTechnology File. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

Tessent Memory BIST and Logic BIST 5

 Table of Contents

ETPlanner: Example ETDefaults File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

Scan Models. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
Importance of Partitioning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
Lab 3: The Memory BIST Hierarchical Top Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

Module 6
Introduction to Built-In Self Repair (BISR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
Tessent MemoryBIST Solution Components: BIRA and BISR . . . . . . . . . . . . . . . . . . . . . . 174
Overview of Built-In Self Repair. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
Repair AnalysisOverview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
Repair Analysis — Row OR Column Supported Redundancy Schemes . . . . . . . . . . . . . . . 178
Repair Analysis — Row AND Column Supported Redundancy Scheme. . . . . . . . . . . . . . . 179
Repair Analysis — Row AND ColumnOptimal Row AND Column Repair Analysis. . . . . 180
Repair Analysis — Row OR ColumnSample Column I/O Redundancy Specification . . . . 181
Self-RepairBenefits and Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
Self-Repair Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
Fully Autonomous Self-Repair . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
Summary: Manufacturing Repair Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
Support for Power Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
Built-In Self-Repair Tasks Within the Tessent LV Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
Lab Exercise: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198

Module 7
Shared Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
Tessent MemoryBIST Shared Bus Support Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Tessent MemoryBIST Solution for Shared Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . 201
Library File Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
MemoryClusterTemplate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
Logical Memory Library Syntax Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Logical MemoryTemplate File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
High-Level Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
ETCreate Flow With Shared Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
ETChecker Step . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
ETPlanner Step . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
ETAssemble Step. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
ETVerify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
Operation Sets for Latency/Pipelining. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
Repair Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
Common Issues and Debugging Strategies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
Using FreezeStep to Verify Individual Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217
Memory Shared Bus Support Material . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
Lab Exercise: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

Module 8
Introduction to Logic Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

6 Tessent Memory BIST and Logic BIST

Table of Contents

Overview — Tessent LogicBIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

Goal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Basics of Scan Based Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Testing Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Stuck-At Fault Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Stuck-At Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
Transition Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Control and Observe Test Cube. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
Fault Coverage Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
Test Coverage Calculation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
ATPG Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232
Defect Types in the Sub-90 Nanometer Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
Transition Fault . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234
Logic BIST Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
Launch-Off-Capture or Broadside . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
Launch-Off-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
Transition Test — Launch-Off-Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238
Transition Test — Launch-Off-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
Critical Timing Requirement for Scan Enable UsingLaunch-Off-Shift . . . . . . . . . . . . . . . . 240
Launch-Off-Capture versus Launch-Off-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
Scan Test Timing Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
Lab: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

Module 9
ETChecker and ETPlanner in the Logic BIST ELTCore Flow . . . . . . . . . . . . . . . . . . . . . 245
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
Setup Files/Prerequisite Files. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
ICTech File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
ETDefault File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
Tessent SoCScan Scan Mapping File <technology>. lvscanglib . . . . . . . . . . . . . . . . . . . . . 249
DFT Rules Checking Using ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
ETChecker Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
ETChecker: Generate Setup File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
ETChecker: lv.Target. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
ETChecker: Setup File Clock Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
ETChecker: lv.Assert Property . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
ETChecker: lv.TestMode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
ETChecker: lv.InjectControl . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
ETChecker: lv.BlackBox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
X Source Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
ETChecker: lv.NonScanInstance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
lv.ELTCoreModule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
ETChecker: lv.BlockModule . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
ETChecker: Modified Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
Modified Makefile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
ETChecker: Clock Extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
ETChecker ClockInfo Extraction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272

Tessent Memory BIST and Logic BIST 7

 Table of Contents

ETChecker: Extracted Clock Domains . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

ETChecker: Generated Initial Clock Domain Info . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
ETChecker: Setup File Clock Properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
ETChecker: lv.ClockDomainBase Property . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
ETChecker: lv.ClockDomainBase Property -injectPin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
ETChecker: lv.InternalClockSource Property . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
ETChecker: lv.InternalClockSource -testClockSource . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
ETChecker: lv.InternalClockSource Using Functional Clock Dividers . . . . . . . . . . . . . . . . 283
Example: Extracted Clock Domain Bases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
Determining a Clock Domain Base (CDB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
Determining an Internal Clock Source (ICS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
ETChecker: Example display.etpClockTree File Contents . . . . . . . . . . . . . . . . . . . . . . . . . . 287
ETChecker: Modified Template File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
Properties for Assigning the Internal Clock Source . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
ETChecker: Clock Extraction Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
ETChecker: Test Plan Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
ETChecker: Clock Extraction Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
ETChecker: Test Plan Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
ETChecker: Clock Extraction Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
ETChecker: Test Plan Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
ETChecker: Clock Extraction Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
ETChecker: Test Plan Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
ETChecker: Clock Extraction Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
ETChecker: Test Plan Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
ETChecker: Clock Extraction Scenario 06 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
ETChecker: Test Plan Scenario 06 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
ETChecker: Clock Extraction Scenario 07 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
ETChecker: Test Plan Scenario 07 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
ETChecker: Check DFT Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
ETChecker: ELT Design Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Design Rule Checks With ETChecker. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
When -atpgRulesOnly Rules Are Relaxed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
ETChecker: Understanding Violations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
Investigate Error Reports with Incremental Schematic View . . . . . . . . . . . . . . . . . . . . . . . . 313
ETChecker: Fixing Violations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
ETChecker: Important ruleCheck Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317
ETChecker: Autofix Violations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318
ETChecker: Autofix Testability. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
Example: Autofix File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
Example: display.etpDIInfo File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
ETChecker: Hand Off Design Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322
DFT Planning Using ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
ETPlanner Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324
ETPlanner: Global Setup Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
ETPlanner: Generate the Test Plan File Using a Script. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
ETPlanner: Edit the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
ETPlanner: Validate Test Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
ETPlanner: Report File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
ETPlanner: Modifying the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

8 Tessent Memory BIST and Logic BIST

Table of Contents

ETPlanner: Validating the Embedded Test Plan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

ETPlanner: Generate the Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
Test Planning With ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
ATPG Library Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
Controlling TestKompress with ETPlanner. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
ETPlanner Properties for TestKompress . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
Lab 4 Exercise 1: The Hierarchical ELTCore Flow: ETChecker and ETPlanner. . . . . . . . . 340

Module 10
Logic BIST ETAssemble, ETScan, and ETSignOff. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
DFT Generation and Assembly Using ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
ETAssemble Features and Benefits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
ELTCore Level Environment Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
ELTCore Level ETAssemble Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
ELTCore Level ETAssemble Usage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
ETAssemble: Example Configuration File . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347
ETAssemble — Assembled ETControllers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
ETAssemble — Clock and Scan Enable Controllers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349
ETAssemble: Synthesis and Layout Automation Files . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 350
Scan Chain and Testpoint Insertion Using ETScan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
ETScan. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 352
ELTCore Level ETScan Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
Testpoints. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354
Adding Observation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
ETScan — Scan and Test Point Stitching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
Physical Design and Timing Closure. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
DFT Verification Using ETSignoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 358
ELTCore Level Post-Layout ETSignoff Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359
ELT Hardware and Operation Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360
WTAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
ELT (Embedded Logic Test Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
Burst Mode Principal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
BCC (Burst Clock Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
Burst Clock Controller Connection Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
SCC (Shift Clock Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
Shift Clock Selection Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
SEC (Scan Enable Controller) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
LBIST-Inserted Test Structures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
Hierarchical Test: Isolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
Isolation Elements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
Shared and Dedicated Isolation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
Hierarchical Test: Shell Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
Burst Mode Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
Burst Mode Principal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
Scan Chain/Segments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
Shift Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
Burst Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383

Tessent Memory BIST and Logic BIST 9

 Table of Contents

Launch-From-Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
Burst Mode Avoids Clock Stretching Effect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
Run-Time Adjustable Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
Robust Timing Eliminates Unknowns Due to Timing Exceptions . . . . . . . . . . . . . . . . . . . . 387
Handling Cross Clock Domain Paths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
Using Clock Gating Instead of Priority Data Flip-Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
Lab 4 Exercise 2: Completing the Logic BIST Flow: ETAssemble, ETScan, and ETVerify 390

Module 11
Top Level Logic BIST Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
Top Level Implementation Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
Top Level Implementation: ETChecker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
Top Level Implementation: ETChecker Initial Edited Configuration. . . . . . . . . . . . . . . . . . 394
Top Level Implementation: ETChecker Extracted Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . 395
Top Level Implementation: Modular Schematic Viewer . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
Example: Design Architecture and Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
Top Level Implementation: Final ETChecker Configuration . . . . . . . . . . . . . . . . . . . . . . . . 398
Top Level Implementation: ETPlanner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
Top Level Implementation: ETAssemble . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
Pin Order File (.pinorder) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
Top Level Tessent SoCScan Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406
Tessent SoCScan: Top Level Scan Stitching. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
Top Level Post-Layout ETSignOff Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
Top Level Implementation: ETSignOff. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
DFT Verification Using ETSignoff . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
Top Level Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
Important Topics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413
Tap Interface — Sharing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
Lab 5: The Logic BIST Hierarchical Top Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415

Module 12
SDC Timing Constraints (Optional) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
Overview: Tessent Embedded Logic Test (ELT) SDC Constraints . . . . . . . . . . . . . . . . . . . 418
Tessent Embedded Logic Test (ELT) SDC Constraints: Clock Constraints . . . . . . . . . . . . . 419
Example Functional Circuit With SDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 421
Example: Specifying Timing Exceptions From FCLK3 Domain to FCLK1 and FCLK2 Domains
423
Example: Specifying Timing Exceptions From FCLK3 Domain to FCLK1 and FCLK2 Domains
(Cont.) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
Example: Specifying Timing Exceptions From FCLK3 Domain to FCLK1 and FCLK2 Domains
(Cont.) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
Blocking Clock Behaviors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
Correcting Blocking Clock Behaviors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
Defining False Path and Multi-Cycle Path Timing Exceptions. . . . . . . . . . . . . . . . . . . . . . . 432
Tessent Embedded Logic Test (ELT) SDC Constraints: Summary . . . . . . . . . . . . . . . . . . . 434
Lab: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

10 Tessent Memory BIST and Logic BIST

Table of Contents

Appendix A
Clock Bases and Internal Clock Sources Solutions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
ETChecker: Clock Extraction Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
ETChecker: Test Plan Scenario 01 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
ETChecker: Test Plan Scenario 01: Case of RAMS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
ETChecker: Clock Extraction Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 441
ETChecker: Test Plan Scenario 02 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
ETChecker: Clock Extraction Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
ETChecker: Test Plan Scenario 03 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 444
ETChecker: Test Plan Scenario 03: Case PLL FF Sinks . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
ETChecker: Clock Extraction Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 446
ETChecker: Test Plan Scenario 04 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447
ETChecker: Clock Extraction Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
ETChecker: Clock Extraction Scenario 05 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
ETChecker: Test Plan Scenario 05: Synchronous Clock Domains . . . . . . . . . . . . . . . . . . . 450
ETChecker: Clock Extraction Scenario 06 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
ETChecker: Test Plan Scenario 06: Case 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452
ETChecker: Test Plan Scenario 06: Case 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 453
ETChecker: Clock Extraction Scenario 07 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

Appendix B
Shared Bus Interface With Repairable Memories. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
Objectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457
Overview: Tessent MemoryBIST Shared Bus Support With Repairable Memories . . . . . . 458
Repair Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Direct Physical-Based Memory Mapping Repair . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
Initial Logical Library Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
Direct Mapping Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Handling of RedundancyAnalysis Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
Logical Memory-Based Repair Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Handling of Multi-Bank Logical Memories Without Boundary (Without Address Segment) 466
RedundancyAnalysis Wrapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
Handling of Multi-Bank Logical Memories Without Boundary (With Address Segments) . 469
Overview of Logical Redundancy Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470
RedundancyAnalysis Wrapper . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471
Implementation Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 472
Testcase Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473
Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474
Lab Exercise: No Lab . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475

Tessent Memory BIST and Logic BIST 11