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WO2024214291A1 - 半導体装置およびバッテリレス多回転エンコーダ - Google Patents

半導体装置およびバッテリレス多回転エンコーダ Download PDF

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Publication number
WO2024214291A1
WO2024214291A1 PCT/JP2023/015201 JP2023015201W WO2024214291A1 WO 2024214291 A1 WO2024214291 A1 WO 2024214291A1 JP 2023015201 W JP2023015201 W JP 2023015201W WO 2024214291 A1 WO2024214291 A1 WO 2024214291A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
circuit
semiconductor device
capacitance element
determination
Prior art date
Application number
PCT/JP2023/015201
Other languages
English (en)
French (fr)
Inventor
理 錦戸
明夫 上村井
隆二 澤井
和央 野村
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2023/015201 priority Critical patent/WO2024214291A1/ja
Publication of WO2024214291A1 publication Critical patent/WO2024214291A1/ja

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
    • G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
    • G01D5/244—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing characteristics of pulses or pulse trains; generating pulses or pulse trains
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 

Definitions

  • This disclosure relates to a semiconductor device and further to a battery-less multi-rotation encoder.
  • Patent Document 1 discloses a battery-less multi-rotation encoder device that uses a power generating element that has the Great Barkhausen effect.
  • the Great Barkhausen effect is a phenomenon in which magnetization changes abruptly in a certain magnetic field when the external magnetic field changes.
  • Patent Document 1 Conventional semiconductor devices that use an energy harvesting element, such as the battery-less multi-rotation encoder described in the above-mentioned Patent Publication No. 5769879 (Patent Document 1), complete a series of operations for each current pulse generated by the power generating element. For this reason, the signal processing circuit starts processing only after all the charge required for a series of operations has been accumulated in the capacitive element that stores the charge generated by the power generating element. This is because if there is insufficient power in the middle of a series of processes, the processing may not be performed correctly, resulting in data anomalies.
  • a series of processes is started when it is determined that the amount of power generated by the power generating element is sufficient while a current pulse is being generated, and the processes are interrupted when it is determined that the amount of power generated is insufficient while the series of processes is being executed, so that the current pulse generated by the power generating element can be used efficiently.
  • FIG. 1 is a circuit block diagram of a battery-less multi-rotation encoder according to a first embodiment.
  • FIG. 4 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 1 .
  • 4 is a timing chart showing an example of an interruption process of the battery-less multi-rotation encoder of FIG. 1 .
  • 10 is a diagram conceptually showing the amount of charge stored in a capacitive element at the start and end of each of read, update, and write processes.
  • FIG. FIG. 13 is a diagram conceptually showing a change in voltage of a capacitive element over time.
  • 2 is a circuit diagram showing an example of the configuration of a reference voltage generating circuit and a voltage determining circuit shown in FIG. 1 .
  • FIG. 11 is a circuit block diagram of a battery-less multi-rotation encoder according to a second embodiment. 12 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 11 . 12 is a timing chart showing an example of an interruption process of the battery-less multi-rotation encoder of FIG. 11 .
  • FIG. 11 is a circuit block diagram of a battery-less multi-rotation encoder according to a second embodiment. 12 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 11 . 12 is a timing chart showing an example of an interruption process of the battery-less multi-rotation encoder of FIG. 11 .
  • FIG. 10 is a diagram for explaining an example of a mechanism for detecting a write error.
  • 12 is a circuit diagram showing an example of the configuration of a peak determination circuit of FIG. 11 .
  • 12 is a circuit diagram showing another example of the configuration of the peak determination circuit of FIG. 11.
  • FIG. 11 is a circuit block diagram of a battery-less multi-rotation encoder according to a third embodiment.
  • 18 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 17.
  • FIG. 11 is a circuit block diagram of a battery-less multi-rotation encoder according to a fourth embodiment.
  • 20 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 19.
  • FIG. 19 is a circuit block diagram showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 19.
  • FIG. 20 is a circuit diagram showing an example of the configuration of the variable voltage regulator of FIG. 19 .
  • 22 is a diagram for explaining an example of a method of supplying voltage to a power supply terminal of the voltage buffer of FIG. 21.
  • FIG. 13 is a circuit block diagram of a battery-less multi-rotation encoder according to a fifth embodiment.
  • 24 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder of FIG. 23.
  • a batteryless multi-rotation encoder will be described as an example, but the technology of the present disclosure is not limited to this.
  • the technology of the present disclosure can be applied to various semiconductor devices that operate with current pulses from a power generation element that generates power using electromagnetic induction. Note that in the following description, the same or corresponding parts will be given the same reference symbols, and their description may not be repeated.
  • Fig. 1 is a circuit block diagram of a batteryless multi-rotation encoder ENC1 according to embodiment 1.
  • the batteryless multi-rotation encoder ENC1 in Fig. 1 includes a power generating element 1 that generates power by utilizing electromagnetic induction, and a semiconductor device SD1 that operates by current pulses generated by this power generating element 1.
  • the semiconductor device SD1 includes rectifier circuits 101, 201, storage capacitance elements 102, 202, voltage determination circuits 103, 203, charge amount determination circuits 104, 204, reference voltage generation circuits 105, 205, a selection circuit 2, a constant voltage circuit 3, a POR (Power On Reset) circuit 4, an oscillation circuit 5, a digital processing circuit 6, and a non-volatile memory 7.
  • the voltage judgment circuit 103 and the charge judgment circuit 104 constitute a judgment circuit 130 that judges whether the amount of power generated by the power generating element 1 is sufficient.
  • the voltage judgment circuit 203 and the charge judgment circuit 204 constitute a judgment circuit 230 that judges whether the amount of power generated by the power generating element 1 is sufficient.
  • the power generating element 1 is connected to the rectifier circuit 101 and the rectifier circuit 201.
  • the rectifier circuit 101 and the rectifier circuit 201 are connected to the power generating element 1 so that the rectification direction is opposite.
  • the output of the rectifier circuit 101 is stored in the capacitance element 102, and the output of the rectifier circuit 201 is stored in the capacitance element 202. Therefore, depending on the polarity of the current pulse generated in the power generating element 1, charge is accumulated in one of the capacitance elements 102, 202, and a voltage is generated.
  • the rectifier circuit 101 includes diodes 101A and 101B.
  • a first end 1A of the coil serving as the power generating element 1 is connected to a high-potential node 120 of the capacitance element 102 via a forward diode 101A.
  • a second end 1B of the coil serving as the power generating element 1 is connected to a low-potential node of the capacitance element 102, i.e., ground GND, via a reverse diode 101B.
  • the rectifier circuit 201 includes diodes 201A and 201B.
  • the first end 1A of the coil serving as the power generating element 1 is connected to the low-potential node of the capacitance element 202, i.e., ground GND, via the reverse diode 201B.
  • the second end 1B of the coil serving as the power generating element 1 is connected to the high-potential node 220 of the capacitance element 202 via the forward diode 201A.
  • the voltage Vpls1 of the high-potential side node 120 of the capacitive element 102 is input to the selection circuit 2, the voltage judgment circuit 103, the charge amount judgment circuit 104, and the reference voltage generation circuit 105.
  • the voltage Vpls2 of the high-potential side node 220 of the capacitive element 202 is input to the selection circuit 2, the voltage judgment circuit 203, the charge amount judgment circuit 204, and the reference voltage generation circuit 205.
  • the reference voltage generation circuit 105 generates a constant reference voltage Vref1 based on the voltage Vpls1 of the capacitive element 102, and does not depend on the magnitude of the voltage Vpls1.
  • the generated reference voltage Vref1 is input to the voltage evaluation circuit 103 and the charge amount evaluation circuit 104.
  • the reference voltage generation circuit 205 generates a constant reference voltage Vref2 based on the voltage Vpls2 of the capacitive element 202, and does not depend on the magnitude of the voltage Vpls2.
  • the generated reference voltage Vref2 is input to the voltage evaluation circuit 203 and the charge amount evaluation circuit 204.
  • the voltage evaluation circuit 103 determines whether or not a first judgment condition is satisfied, that is, the voltage Vpls1 of the capacitive element 102 exceeds a first judgment value. This determines whether or not the voltage level of the voltage Vpls1 of the capacitive element 102 is sufficient to start processing in the digital processing circuit 6.
  • the voltage evaluation circuit 103 outputs the judgment result to the selection circuit 2 and the digital processing circuit 6 as a judgment signal Vdet1.
  • the voltage evaluation circuit 203 determines whether or not a first judgment condition is satisfied, that is, the voltage Vpls2 of the capacitive element 202 exceeds a first judgment value.
  • the voltage evaluation circuit 203 outputs the judgment result to the selection circuit 2 and the digital processing circuit 6 as a judgment signal Vdet2.
  • the selection circuit 2 selects one of the voltages Vpls1 and Vpls2 that has reached a sufficient voltage level based on the judgment signals Vdet1 and Vdet2.
  • the selection circuit 2 outputs the selected voltage Vpls1 or Vpls2 to the constant voltage circuit 3.
  • the charge amount determination circuit 204 receives the voltage Vpls2 of the capacitive element 202 and the reference voltage Vref2 as well as the determination timing signal Vtm2 from the digital processing circuit 6. The charge amount determination circuit 204 determines whether the charge amount of the capacitive element 202 (proportional to the voltage Vpls2) exceeds a second determination value at the timing when the determination timing signal Vtm2 is activated. This determines whether the charge amount of the capacitive element 202 is sufficient for subsequent processing by the digital processing circuit 6.
  • the charge amount determination circuit 204 determines that the charge amount of the capacitive element 202 is insufficient (i.e., the second determination condition is not satisfied), it outputs an interruption signal Vstop2 indicating an active state (for example, high level) to the digital processing circuit 6.
  • the POR circuit 4 releases the reset signal RST when the power supply voltage Vdig output from the constant voltage circuit 3 reaches the minimum operating power supply voltage.
  • the digital processing circuit 6 is composed of logic circuits.
  • the digital processing circuit 6 outputs a write signal Write to the non-volatile memory 7 and receives an input of a read signal Read from the non-volatile memory 7.
  • the current generated by power generating element 1 is selectively supplied to capacitive element 102 or capacitive element 202 through rectifier circuit 101 or rectifier circuit 201 depending on the direction of the current.
  • the supplied current is stored as a charge in the capacitive element and converted into a voltage.
  • the rectifier circuit 101 when a current is generated in the direction from the second end 1B to the first end 1A of the power generating element 1 in FIG. 1, the rectifier circuit 101 becomes conductive. In this case, the current generated in the power generating element 1 is supplied to the capacitance element 102. Conversely, when a current is generated in the direction from the first end 1A to the second end 1B of the power generating element 1, the rectifier circuit 201 becomes conductive. In this case, the current generated in the power generating element 1 is supplied to the capacitance element 202.
  • VD VDa x VDb
  • comparing the voltage Vpls1 with the determination voltage VD is equivalent to comparing Vpls1/VDa with VDb. Therefore, it is not necessary to use the voltage Vpls1 of the capacitive element 102 as the subject of comparison as is.
  • the voltage Vpls2 of the capacitive element 202 is input to the reference voltage generation circuit 205, which generates the reference voltage Vref2.
  • the voltage judgment circuit 203 generates a judgment voltage VD from the reference voltage Vref2 generated by the reference voltage generation circuit 205, and judges whether Vpls2 is higher or lower than the judgment voltage VD.
  • the judgment result is output to the digital processing circuit 6 as a judgment signal Vdet2. If the voltage Vpls2 of the capacitive element 202 is higher than the judgment voltage VD, a high level is output as the judgment signal Vdet2, and if the voltage Vpls2 is lower than the judgment voltage VD, a low level is output as the judgment signal Vdet2.
  • determination signals Vdet1 and Vdet2 may also be negative logic.
  • the voltage Vpls1 of the capacitive element 102 exceeds the determination voltage VD, so the determination signal Vdet1 output from the voltage determination circuit 103 switches to a high level.
  • the selection circuit 2 selectively supplies either the voltage Vpls1 or Vpls2 to the constant voltage circuit 3 based on the logical values of the judgment signals Vdet1 and Vdet2.
  • the judgment signal Vdet1 is at a high level
  • the voltage Vpls1 is selected
  • the judgment signal Vdet2 is at a high level
  • the voltage Vpls2 is selected. Since it is conceivable that both signals may be at a high level at the same time, the selection circuit 2 performs exclusive processing, such as preferentially selecting the judgment signal that first indicated an active state.
  • the constant voltage circuit 3 When the voltage Vpls1 or Vpls2 is supplied to the constant voltage circuit 3, the constant voltage circuit 3 outputs the voltage Vdig.
  • the voltage Vpls1 In the case of FIG. 2, the voltage Vpls1 is input to the constant voltage circuit 3 at time t1, causing the power supply voltage Vdig to rise.
  • the voltage Vdig is supplied as a power supply voltage to the POR circuit 4, the oscillator circuit 5, the digital processing circuit 6, and the non-volatile memory circuit 7.
  • the power supply voltage Vdig reaches the desired voltage, and the POR circuit 4 releases the reset signal RST.
  • the reset signal RST switches from high to low. This enables the oscillator circuit 5, digital processing circuit 6, and non-volatile memory 7 to operate and start processing.
  • the digital processing circuit 6 counts the number of current pulses each time a current pulse is generated in the power generating element 1, and determines the direction of the current pulse based on the judgment signals Vdet1 and Vdet2.
  • the digital processing circuit 6 determines the rotation speed and direction of rotation of the object to be observed (hereinafter collectively referred to as the rotation state) based on this information.
  • the digital processing circuit 6 then stores the determined rotation state in the non-volatile memory 7.
  • the digital processing circuit 6 first reads (Reads) information on the previous rotation state from the non-volatile memory 7 between time t2 and time t3.
  • the digital processing circuit 6 sends an active (high level) determination timing signal Vtm1 to the charge amount determination circuit 104.
  • the charge amount determination circuit 104 determines whether the charge stored in the capacitive element 102 at this time is equal to or greater than the determination value. If the charge amount of the capacitive element 102 is equal to or greater than the determination value, the charge amount determination circuit 104 sets the interrupt signal Vstop1 to low level, and if the charge amount of the capacitive element 102 is less than the determination value, the interrupt signal Vstop1 to high level.
  • the determination value of the charge amount determination circuit 104 is determined based on the amount of charge required for the write process of the non-volatile memory 7.
  • the judgment value is determined based on the reference voltages Vref1 and Vref2.
  • the digital processing circuit 6 may not send the judgment timing signal Vtm1 to the charge amount judgment circuit 104, and the charge amount judgment circuit 104 may constantly compare the charge amount of the capacitive element 102 with the judgment value and constantly transmit the result to the digital processing circuit 6. In this case, the digital processing circuit 6 uses the judgment result received at the timing when the update of the rotation state is completed (time t4).
  • the digital processing circuit 6 determines that the charge required for subsequent processing has accumulated in the capacitive element 102. In this case, the digital processing circuit 6 writes the updated data (i.e., information on the rotation state) to the non-volatile memory 7 between the next time t4 and time t5, and ends the series of processes.
  • the digital processing circuit 6 determines that the charge required for subsequent processing has not accumulated in the capacitive element 102. In this case, the digital processing circuit 6 executes the interrupt processing without writing the updated data to the non-volatile memory 7.
  • the digital processing circuit 6 transmits the determination timing signal Vtm2 in the active state (high level) to the charge amount determination circuit 204.
  • the charge amount determination circuit 204 determines whether the charge accumulated in the capacitive element 202 at this time is equal to or greater than the determination value. If the charge amount of the capacitive element 202 is equal to or greater than the determination value, the charge amount determination circuit 204 sets the interruption signal Vstop2 to low level, and if the charge amount of the capacitive element 202 is less than the determination value, the interruption signal Vstop2 to high level.
  • the digital processing circuit 6 If the interruption signal Vstop2 is low level, the digital processing circuit 6 writes the updated data to the non-volatile memory 7 and ends the series of processes. On the other hand, if the interruption signal Vstop2 is high level, the digital processing circuit 6 executes interruption processing that does not write the updated data to the non-volatile memory 7.
  • FIG. 4 is a conceptual diagram showing the amount of charge stored in the capacitive elements 102 and 202 at the start and end of each read, update, and write process.
  • the judgment voltage VD1 of the voltage judgment circuits 103 and 203 is determined by (the lower limit operating voltage of the constant voltage circuit) + (the charge required for all processing) x (the capacitance of the capacitive element), and cannot be lowered below that value.
  • the lower limit of the charge amount at which all processes can be executed is when the above-mentioned determination voltage VD1 is equal to the peak value of the voltages Vpls1 and Vpls2 of the capacitive elements 102 and 202.
  • the voltages Vpls1 and Vpls2 of the capacitive elements 102 and 202 gradually decrease, reaching the lower limit operating voltage VL of the constant voltage circuit 3 when all processes are completed.
  • the judgment voltage VD2 of the voltage judgment circuits 103, 203 can be (the lower limit operating voltage of the constant voltage circuit) + (the charge required for reading and updating) x (the capacitance of the capacitive element).
  • the judgment voltage of the voltage judgment circuits 103, 203 can be lowered by the voltage equivalent value VD3 of the charge required for the write process.
  • the charge required for the write process must be supplied from the power generation element 1 between the start of the process and the start of the write process. Whether or not the charge required for the write process has been supplied to the capacitive element 102, 202 is judged by the charge amount judgment circuit 104, 204.
  • FIG. 5 is a diagram conceptually showing the change over time of the voltage Vpls1 of the capacitive element 102.
  • the voltage Vpls1 shown in FIG. 5 corresponds to a charge amount greater than the minimum charge amount shown in FIG. 4.
  • an amount of charge sufficient to execute all processes is stored in the capacitive element 102 at the start time t202 of the processes.
  • the peak value of the voltage Vpls1 of the capacitive element 102 is equal to or greater than the judgment voltage VD1 of the voltage judgment circuit 103.
  • the judgment voltage VD2 of the voltage judgment circuit 103 can be made lower than the judgment voltage VD1 of the comparative example. Therefore, processing starts before the peak value, that is, at time t2 during power generation by the power generation element 1. As a result, the peak value of the generated voltage can be lowered, and the reverse current generated in the coil serving as the power generation element 1 can be suppressed.
  • the batteryless multi-rotation encoder ENC1 of this embodiment in the middle of a series of processes, it is determined whether the charge in the capacitive elements 102, 202 is sufficient to execute the subsequent processes. This makes it possible to hasten the start of the series of processes and suppress the rise in voltage of the capacitive elements 102, 202. As a result, the voltage applied to the coil serving as the power generating element 1 can be suppressed, so that the reverse voltage generated in the coil can be suppressed and the effective generated charge can be increased. Therefore, even if the power generating capacity of the power generating element is relatively low, it is possible to prevent missed detection of the power generating pulse and determine the rotation state.
  • the charge amount of the capacitive elements 102 and 202 is determined before the write process, but the charge amount may also be determined before the read process or update process. However, since charge generated after the charge amount is determined is not taken into account in the charge amount determination, it is desirable to determine the charge amount as late as possible. The charge amount may also be determined at multiple times.
  • circuit configurations [Examples of circuit configurations] 1, the reference voltage generating circuits 105 and 205, the voltage determining circuits 103 and 203, the charge amount determining circuits 104 and 204, the selection circuit 2, the constant voltage circuit 3, and the POR circuit 4 will be described below.
  • the circuit configurations shown below are merely examples, and are not limited to these. Any circuit configuration may be used as long as it has the above-mentioned functions.
  • Fig. 6 is a circuit diagram showing an example of the configuration of the reference voltage generating circuit 105 and the voltage evaluation circuit 103 in Fig. 1.
  • the reference voltage generating circuit 205 and the voltage evaluation circuit 203 also have the same configuration.
  • the reference voltage generating circuit 105 includes a plurality of diodes 301 connected in series, an NMOS (N-channel Metal-Oxide-Semiconductor) transistor 302, and resistor elements 303 to 305.
  • NMOS N-channel Metal-Oxide-Semiconductor
  • resistor elements 303 to 305 In the case of FIG. 6, three diodes 301A to 301C are provided as the plurality of diodes 301.
  • NMOS transistor 302 The drain terminal of NMOS transistor 302 is connected to high potential node 120 of capacitance element 102.
  • the source terminal of NMOS transistor 302 is connected to ground GND via resistor elements 303 and 304 connected in series.
  • the gate terminal of NMOS transistor 302 is connected to high potential node 120 via resistor element 305, and is also connected to ground GND via diodes 301A to 301C connected in series in the forward direction.
  • the source voltage of NMOS transistor 302 is a constant voltage determined according to the forward voltages of diodes 301A to 301C, regardless of the voltage Vpls1 of high-potential node 120.
  • This constant source voltage is divided by resistor elements 303 and 304, and the divided voltage is output from connection node 309 of resistor elements 303 and 304 as reference voltage Vref1.
  • the voltage evaluation circuit 103 includes a voltage comparator CMP1 and resistive elements 306 and 307.
  • the resistive elements 306 and 307 are connected in series between the high-potential node 120 and ground GND.
  • the non-inverting input terminal of the voltage comparator CMP1 is connected to a connection node 310 of the resistive elements 306 and 307.
  • a reference voltage Vref1 is input to the inverting input terminal of the voltage comparator CMP1.
  • the voltage comparator CMP1 compares the divided voltage obtained by dividing the voltage Vpls1 of the capacitive element 102 by the resistive elements 306 and 307 with the reference voltage Vref1. When the divided voltage of the voltage Vpls1 is greater than the reference voltage Vref1, the voltage comparator CMP1 activates the determination signal Vdet1.
  • Fig. 7 is a circuit diagram showing an example of the configuration of the charge amount determination circuit 104 in Fig. 1. In Fig. 7, assuming that the charge amount of the capacitive element 102 is proportional to the voltage, the charge amount determination circuit 104 compares the voltage Vpls1 of the capacitive element 102 with a reference voltage 317. The charge amount determination circuit 204 has a similar configuration.
  • the charge amount determination circuit 104 includes a voltage comparator CMP2, a D flip-flop 316, and a reference voltage 317.
  • the inverting input terminal of the voltage comparator CMP2 is connected to the high potential side node 120 of the capacitive element 102.
  • the reference voltage 317 is input to the non-inverting input terminal of the voltage comparator CMP2.
  • the reference voltage 317 is generated, for example, from a reference voltage Vref1.
  • the comparison result of the voltage comparator CMP2 is input to an input terminal D of the D flip-flop 316.
  • An interrupt signal Vstop1 is output from an output terminal Q of the D flip-flop 316.
  • a determination timing signal Vtm1 is input to a clock terminal CLK of the D flip-flop 316, and a determination signal Vdet1 is input to an inverting reset terminal RSTB of the D flip-flop 316.
  • the D flip-flop 316 holds a logical value representing the comparison result of the voltage comparator CMP2 input to the input terminal D at the timing when the determination timing signal Vtm1 is activated to a high level.
  • the D flip-flop 316 outputs the held logical value as an interruption signal Vstop1 from the output terminal Q. Therefore, when the reference voltage 317 is greater than the voltage Vpls1 of the capacitive element 102, a high-level interruption signal Vstop1 is output from the D flip-flop 316.
  • the determination signal Vdet1 switches from a high level to a low level, the D flip-flop 316 is reset, and the interruption signal Vstop1 returns to a low level.
  • FIG. 8 is a circuit diagram showing an example of the configuration of the selection circuit 2 in Fig. 1.
  • the selection circuit 2 includes bidirectional switches 321 and 322, and NAND circuits 323 and 324 forming a flip-flop.
  • the bidirectional switch 321 is configured by connecting two PMOS (P-channel Metal-Oxide-Semiconductor) transistors 321A and 321B in series with opposite polarity.
  • the bidirectional switch 322 is configured by connecting two PMOS transistors 322A and 322B in series with opposite polarity.
  • the output node 320 of the selection circuit 2 is connected to the high-potential side node 120 of the capacitance element 102 via the bidirectional switch 321, and is connected to the high-potential side node 220 of the capacitance element 202 via the bidirectional switch 322.
  • the determination signal Vdet1 is input to a first input terminal of the NAND circuit 323.
  • the determination signal Vdet2 is input to a first input terminal of the NAND circuit 324.
  • the output terminal of the NAND circuit 323 is connected to a second input terminal of the NAND circuit 324 and is connected to the gate terminals of the PMOS transistors 321A and 321B that constitute the bidirectional switch 321.
  • the output terminal of the NAND circuit 324 is connected to a second input terminal of the NAND circuit 323 and is connected to the gate terminals of the PMOS transistors 322A and 322B that constitute the bidirectional switch 322.
  • the bidirectional switch 321 is in a conductive state and the bidirectional switch 322 is in a non-conductive state, so that the voltage Vpls1 of the capacitive element 102 is output from the output node 320 of the selection circuit 2.
  • the output signal of the NAND circuit 323 becomes a high level and the output signal of the NAND circuit 324 becomes a low level.
  • the bidirectional switch 321 becomes non-conductive and the bidirectional switch 322 becomes conductive, so that the voltage Vpls2 of the capacitive element 202 is output from the output node 320 of the selection circuit 2.
  • Fig. 9 is a circuit diagram showing an example of the configuration of the constant voltage circuit 3 of Fig. 1.
  • the constant voltage circuit 3 includes a PMOS transistor 331, resistance elements 332 and 333, a differential amplifier AMP1, and a reference voltage 334.
  • the reference voltage 334 may be generated by utilizing reference voltages Vref1 and Vref2.
  • the source terminal of the PMOS transistor 331 is connected to the output node 320 of the selection circuit 2.
  • the drain terminal of the PMOS transistor 331 is connected to the output node 335 of the constant voltage circuit 3 and is connected to ground GND via the series-connected resistor elements 332 and 333.
  • the non-inverting input terminal of the differential amplifier AMP1 is connected to the connection node 336 of the resistor elements 332 and 333.
  • connection node 336 is equal to reference voltage 334, so that the power supply voltage Vdig output from output node 335 is a constant value that is not dependent on the magnitude of voltages Vpls1/Vpls2.
  • FIG. 10 is a circuit diagram showing an example of the configuration of the POR circuit 4 of Fig. 1.
  • the POR circuit 4 includes a low-pass filter 340 including a resistive element 341 and a capacitor 342, a voltage comparator CMP3, and a reference voltage 343.
  • the reference voltage 343 may be generated by utilizing reference voltages Vref1 and Vref2.
  • the power supply voltage Vdig output from the constant voltage circuit 3 is input to the inverting input terminal of the voltage comparator CMP3 via the low-pass filter 340.
  • the reference voltage 343 is input to the non-inverting input terminal of the voltage comparator CMP3.
  • Fig. 11 is a circuit block diagram of a batteryless multi-rotation encoder ENC2 according to embodiment 2.
  • the semiconductor device SD2 of the batteryless multi-rotation encoder ENC2 in Fig. 11 differs from the semiconductor device SD1 of the batteryless multi-rotation encoder ENC1 in Fig. 1 in that it includes peak determination circuits 106, 206 instead of the charge amount determination circuits 104, 204.
  • the voltage determination circuit 103 and the peak determination circuit 106 form a determination circuit 130
  • the voltage determination circuit 203 and the peak determination circuit 206 form a determination circuit 230.
  • the peak determination circuit 106 receives the voltage Vpls1 of the capacitive element 102 and the reference voltage Vref1 output from the reference voltage generation circuit 105. The peak determination circuit 106 determines whether or not a second determination condition is satisfied, that is, the peak value of the voltage Vpls1 of the capacitive element 102 has reached the determination voltage VP, and outputs a determination signal Vpeak1 representing the determination result to the digital processing circuit 6.
  • the peak determination circuit 206 receives the voltage Vpls2 of the capacitive element 202 and the reference voltage Vref2 output from the reference voltage generation circuit 205. The peak determination circuit 206 determines whether or not a second determination condition is satisfied, that is, the peak value of the voltage Vpls2 of the capacitive element 202 reaches the determination voltage VP, and outputs a determination signal Vpeak2 representing the determination result to the digital processing circuit 6.
  • FIG. 11 The rest of the configuration in FIG. 11 is the same as in FIG. 1, so the same or corresponding parts are given the same reference symbols and will not be described repeatedly.
  • Fig. 12 is a timing chart showing an example of normal processing of the batteryless multi-rotation encoder ENC2 of Fig. 11.
  • Fig. 13 is a timing chart showing an example of interruption processing of the batteryless multi-rotation encoder ENC2 of Fig. 11.
  • the timing charts in Figures 12 and 13 correspond to the timing charts in Figures 2 and 3 of the first embodiment, and the operations other than peak determination by the peak determination circuits 106 and 206 are similar.
  • the determination timing signals Vtm1 and Vtm2 used in the charge amount determination circuits 104 and 204 in the first embodiment are not necessary.
  • the peak determination circuit 106 continuously monitors whether or not the peak value of the voltage Vpls1 of the capacitive element 102 has reached the determination voltage VP from the start of power generation by the power generating element 1. More specifically, if the peak value of the voltage Vpls1 of the capacitive element 102 exceeds the determination voltage VP even once, the peak determination circuit 106 maintains the determination signal Vpeak1 that it outputs in an active state (for example, high level), and if the peak value never exceeds the determination voltage VP, it maintains the determination signal Vpeak1 in an inactive state (for example, low level).
  • the waveform of the voltage Vpls1 of the capacitive element 102 has an upwardly convex waveform that gradually rises during power generation, reaches a peak, and then gradually drops. Therefore, when the current voltage Vpls1 of the capacitive element 102 exceeds the judgment voltage VP at least temporarily, the peak judgment circuit 106 switches the judgment signal Vpeak1 from low level to high level, and then maintains the judgment signal Vpeak1 at high level.
  • the peak determination circuit 206 operates in a similar manner. Specifically, when the peak value of the voltage Vpls2 of the capacitive element 202 exceeds the determination voltage VP at least temporarily, the peak determination circuit 206 maintains the determination signal Vpeak2 that it outputs in an active state (for example, a high level), and maintains the determination signal Vpeak2 in an inactive state (for example, a low level) if the peak value never exceeds the determination voltage VP.
  • the digital processing circuit 6 monitors the judgment signals Vpeak1, Vpeak2 output from the peak judgment circuits 106, 206. If the judgment signals Vpeak1, Vpeak2 are at a high level, the digital processing circuit 6 starts the write process, and if they are at a low level, the digital processing circuit 6 does not execute the write process. It is desirable to determine whether the judgment signals Vpeak1, Vpeak2 are at a high level or not just before starting the write process. If the judgment is made at an earlier timing and the voltages Vpls1, Vpls2 of the capacitive elements 102, 202 reach their peaks after the judgment, there is the inconvenience that the charge generated by the power generating element 1 between the judgment and the time they reach their peaks is not taken into account.
  • the voltage Vpls1 of the capacitive element 102 reaches the judgment voltage VP, so the peak judgment circuit 106 switches the judgment signal Vpeak1 from low level to high level.
  • the judgment signal Vpeak1 is then maintained at a high level until the voltage Vpls1 of the capacitive element 102 drops to the lower limit voltage VL of the constant voltage circuit 3 at time t6.
  • the digital processing circuit 6 After the update process is completed, at time t4 immediately before the start of the write process, the digital processing circuit 6 confirms that the determination signal Vpeak1 is at a high level and then starts the write process.
  • the digital processing circuit 6 determines that the determination signal Vpeak1 is at a low level, it executes an interrupt process without starting the write process.
  • FIG. 14 is a diagram illustrating an example of a mechanism for detecting write errors. Error detection bits are provided at the beginning and end of data written to non-volatile memory 7 during a write process. Digital processing circuit 6 writes "0" to the first and last bits of the write data when an even-numbered (2n) power generation pulse occurs. Digital processing circuit 6 writes "1" to the first and last bits of the write data when an odd-numbered (2n+1) power generation pulse occurs.
  • the first and last bits of the read data when the 2n+1th power generation pulse occurs will be "0", and the first and last bits of the read data when the 2(n+1)th power generation pulse occurs will be "1".
  • the write error detection mechanism described above may be incorporated into the digital processing circuit 6 of the semiconductor device SD1 of the first embodiment for safety purposes in case of unexpected charge consumption.
  • Example of peak determination circuit configuration An example of the configuration of the peak determination circuits 106 and 206 in Fig. 11 will be described below.
  • the circuit configuration shown below is merely an example, and is not limited to this. Any circuit configuration may be used as long as it has the above-mentioned functions.
  • FIG. 15 is a circuit diagram showing an example of the configuration of the peak determination circuit 106 in FIG. 11.
  • the threshold of the voltage comparator has hysteresis.
  • the peak determination circuit 206 has a similar configuration.
  • the peak determination circuit 206 includes resistive elements 350, 351, and 352, a voltage comparator CMP4, a NOT circuit 354, and a PMOS transistor 353.
  • the resistive elements 350, 351, and 352 are connected in series in this order between the high potential side node 120 of the capacitive element 102 and ground GND.
  • the non-inverting input terminal of the voltage comparator CMP4 is connected to a connection node 356 between the resistive elements 351 and 352.
  • a reference voltage Vref1 is input to the inverting input terminal of the voltage comparator CMP4.
  • the PMOS transistor 353 is connected in parallel with the resistive element 350.
  • the output terminal of the voltage comparator CMP4 is connected to an output node 357 of the peak determination circuit 106 and is connected to the gate terminal of the PMOS transistor 353 via the NOT circuit 354.
  • the output of the voltage comparator CMP4 is at a low level and the PMOS transistor 353 is in an off state.
  • the voltage comparator CMP4 compares the voltage Vpls1 with the first threshold value Vref1 x (r0 + r1 + r2)/r2.
  • the voltage comparator CMP4 compares the voltage Vpls1 with the second threshold Vref1 ⁇ (r1+r2)/f2. Since the second threshold is smaller than the first threshold, the output of the voltage comparator CMP4 remains at a high level. A similar effect can be obtained by adding a latch circuit to the output of the voltage comparator CMP4.
  • FIG. 16 is a circuit diagram showing another example of the configuration of the peak determination circuit 106 in FIG. 11.
  • the peak determination circuit 106 in FIG. 16 detects the height of the peak of the voltage Vpls2 using a peak detection circuit, and compares the height of the detected peak with a reference voltage.
  • the peak determination circuit 206 has a similar configuration.
  • the peak determination circuit 106 includes a peak detection circuit 360, a voltage comparator CMP5, and a reference voltage 364.
  • the peak detection circuit 360 includes a diode 361, an NMOS transistor 362, and a capacitor 363.
  • the reference voltage 364 may be generated using the reference voltages Vref1 and Vref2.
  • the anode of the diode 361 is connected to the high potential side node 120 of the capacitance element 102, and the cathode of the diode 361 is connected to ground GND via the capacitor 363.
  • the voltage Vpls1 is held in the capacitor 363 until the voltage Vpls1 reaches its peak.
  • a reset signal RST1 is input to the gate terminal of the NMOS transistor 362, resetting the voltage of the capacitor 363.
  • the voltage comparator CMP5 compares the voltage of the capacitor 363 with the reference voltage 364, and sets the determination signal Vpeak1 to a high level when the voltage of the capacitor 363 exceeds the reference voltage 364.
  • FIG. 17 is a circuit block diagram of a batteryless multi-rotation encoder ENC3 according to embodiment 3.
  • the semiconductor device SD3 of the batteryless multi-rotation encoder ENC3 in Fig. 17 differs from the semiconductor device SD1 of the batteryless multi-rotation encoder ENC1 in Fig. 1 in the following points.
  • a boost circuit 107 is provided between a connection node 121, which commonly connects the selection circuit 2, the voltage evaluation circuit 103, the charge amount evaluation circuit 104, and the reference voltage generation circuit 105, and a high-potential node 120 of the capacitance element 102.
  • a boost circuit 207 is provided between a connection node 221, which commonly connects the selection circuit 2, the voltage evaluation circuit 203, the charge amount evaluation circuit 204, and the reference voltage generation circuit 205, and a high-potential node 220 of the capacitance element 202.
  • another capacitance element 108 is connected between the connection node 121 and ground GND.
  • another capacitance element 208 is connected between the connection node 221 and ground GND.
  • the boost circuit 107 generates a voltage Vpls1 by boosting the voltage V1 of the capacitive element 102.
  • the voltage Vpls1 is stored as an electric charge in the capacitive element 108.
  • the constant voltage circuit 3 generates a power supply voltage Vdig from the voltage Vpls1 of the capacitive element 108.
  • the boost circuit 207 generates a voltage Vpls2 by boosting the voltage V2 of the capacitive element 202.
  • the voltage Vpls2 is stored as an electric charge in the capacitive element 208.
  • the constant voltage circuit 3 generates a power supply voltage Vdig from the voltage Vpls2 of the capacitive element 208.
  • the configuration of the boost circuits 107 and 207 is not particularly limited. For example, they may be configured to connect an isolated or non-isolated DC/DC converter via a buffer amplifier for converting current to voltage.
  • FIG. 17 Other configurations in FIG. 17 are similar to those in FIG. 1, so the same or corresponding parts are given the same reference numerals and the description will not be repeated. Note that the boost circuits 107, 207 and the capacitive elements 108, 208 in FIG. 17 can also be combined with the semiconductor device SD2 of the batteryless multi-rotation encoder ENC2 of the second embodiment shown in FIG. 11.
  • Fig. 18 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder ENC3 of Fig. 17.
  • the timing chart of Fig. 18 differs from the timing chart of Fig. 2 in that the voltage Vpls1 obtained by boosting the voltage V1 of the capacitance element 102 is used to drive the constant voltage circuit 3, but other points of Fig. 18 are similar to those of Fig. 2.
  • the same reference symbols are used for parts that are the same as or correspond to those of Fig. 2.
  • the constant voltage circuit 3 starts operating. This causes the digital processing circuit 6 to execute the read process and update process.
  • the charge amount determination circuit 104 determines whether the charge amount corresponding to the boosted voltage Vpls1 is equal to or greater than the determination value. As a result, if the charge amount corresponding to the boosted voltage Vpls1 is equal to or greater than the determination value, the digital processing circuit 6 executes the write process and completes the series of processes. On the other hand, if the charge amount corresponding to the boosted voltage Vpls1 is less than the determination value, as described with reference to FIG. 3, the digital processing circuit 6 executes the interrupt process without writing the updated data to the non-volatile memory 7.
  • the capacitance of the capacitive elements 108, 208 on the output side of the boost circuits 107, 207 is reduced, the voltage applied to the power generating element 1 does not increase. Therefore, the capacitance of the capacitive elements 108, 208 can be reduced. This makes it possible to reduce the "unusable charge" described with reference to FIG. 4, that is, (capacitance of the capacitive element) x (lower limit operating voltage of the constant voltage circuit), and therefore makes it possible to use more charge.
  • the boost circuits 107, 207 depending on the power conversion efficiency of the boost circuits 107, 207, a considerable amount of charge may be lost in the boost circuits 107, 207. Therefore, if the increase in the amount of usable charge due to the above effect is greater than the decrease in the charge in the boost circuits 107, 207, the charge generated in the power generating element 1 can be used more efficiently.
  • Embodiment 4 is a circuit block diagram of a battery-less multi-rotation encoder ENC4 according to embodiment 4. In embodiment 4, an example of a simple boost circuit using a capacitance element is shown.
  • the semiconductor device SD4 of the batteryless multi-rotation encoder ENC4 in FIG. 19 differs from the semiconductor device SD1 of the batteryless multi-rotation encoder ENC1 in FIG. 1 in that it further includes other capacitive elements 109, 209 and variable voltage devices 110, 210.
  • One end of the capacitance element 109 is connected to the high-potential node 120 of the capacitance element 102, and the other end of the capacitance element 109 is connected to ground GND via the variable voltage device 110. That is, the series connection of the capacitance element 109 and the variable voltage device 110 is connected in parallel to the capacitance element 102.
  • one end of the capacitance element 209 is connected to the high-potential node 220 of the capacitance element 202, and the other end of the capacitance element 209 is connected to ground GND via the variable voltage device 210. That is, the series connection of the capacitance element 209 and the variable voltage device 210 is connected in parallel to the capacitance element 202.
  • variable voltage device 110 increases the output voltage when the boost signal Vup1 received from the digital processing circuit 6 becomes active (e.g., high level). Similarly, the variable voltage device 210 increases the output voltage when the boost signal Vup2 received from the digital processing circuit 6 becomes active (e.g., high level).
  • FIG. 19 Other configurations in FIG. 19 are similar to those in FIG. 1, so the same or corresponding parts are given the same reference numerals and the description will not be repeated. Note that the capacitive elements 109, 209 and the variable voltage devices 110, 210 in FIG. 19 can also be combined with the semiconductor device SD2 of the batteryless multi-rotation encoder ENC2 of the second embodiment shown in FIG. 11.
  • Fig. 20 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder ENC4 of Fig. 19.
  • the timing chart of Fig. 20 corresponds to the timing chart of the first embodiment of Fig. 2, and therefore the same reference symbols as in Fig. 2 are used for corresponding parts.
  • the path along which the current flows is selectively determined by the direction of the current pulse and the action of the rectifier circuits 101 and 201.
  • the current flows in a direction that enables the rectifier circuit 101, charge is supplied to the capacitance elements 102 and 109, and the voltage Vpls1 of the high-potential node 120 rises.
  • the output voltage of the variable voltage generator 110 is maintained at the GND level or a low voltage.
  • the voltage determination circuit 103 switches the determination signal Vdet1 from low to high, as in the first embodiment. This causes the selection circuit 2 to supply the voltage Vpls1 to the constant voltage circuit 3, and the constant voltage circuit 3 generates the power supply voltage Vdig from the supplied voltage Vpls1.
  • the digital processing circuit 6 starts a series of processes (read, update, write) in the same way as in the first embodiment.
  • the digital processing circuit 6 switches the boost signal Vup1 from low to high at time t31, which is before time t4 when the determination timing signal Vtm1 sent to the charge amount determination circuit 104 is switched from low to high. This causes the output voltage of the variable voltage generator 110 to rise, and this increase in output voltage increases the voltage Vpls1 of the high potential side node 120, so that the amount of charge that can be processed by the digital processing circuit 6 can be increased.
  • the digital processing circuit 6 switches the determination timing signal Vtm1 from low level to high level.
  • the charge amount determination circuit 104 determines whether the charge amount corresponding to the voltage Vpls1 of the high potential side node 120 is equal to or greater than the determination value. As a result, if the charge amount corresponding to the voltage Vpls1 is equal to or greater than the determination value, the digital processing circuit 6 executes the write process and completes the series of processes. On the other hand, if the charge amount corresponding to the voltage Vpls1 is less than the determination value, as described with reference to FIG. 3, the digital processing circuit 6 executes the interrupt process without writing the updated data to the non-volatile memory 7.
  • the increase in the output voltage of the variable voltage generator 110 is ⁇ V
  • the capacitance of the capacitance element 102 is C102
  • the capacitance of the capacitance element 109 is C109
  • This increase ⁇ Vpls1 in the voltage of the high potential side node 120 means that the charge that the digital processing circuit 6 can use for processing has increased by ⁇ Vpls1 ⁇ (C102+C109).
  • FIG. 21 is a circuit diagram showing an example of the configuration of the variable voltage device 110 in FIG. 19.
  • FIG. 21 also shows the capacitive elements 102 and 109 in FIG. 19.
  • the variable voltage device 210 has a similar configuration.
  • the variable voltage device 110 includes an NMOS transistor 370, a voltage buffer 371, and resistor elements 372 and 373.
  • the output terminal of the voltage buffer 371 is connected to the high potential side node 120 of the capacitor element 102 via the capacitor element 109.
  • a voltage Vbuf different from the voltage Vpls1 of the capacitor element 102 is supplied to the power supply terminal of the voltage buffer 371.
  • the input terminal of the voltage buffer 371 is connected to the high potential side node 120 via the resistor element 372 and is connected to ground GND via the resistor element 373.
  • an NMOS transistor 370 is connected in parallel with the resistor element 373.
  • An inverted signal (/Vup1) of the boost signal Vup1 is input to the gate terminal of the NMOS transistor 370.
  • the digital processing circuit 6 executes a series of processes using the charge stored in the capacitance element 102, it moves the remaining charge remaining from the processes to the capacitance element 402 by turning on the corresponding switch 380 for a certain period after the series of processes are completed.
  • the digital processing circuit 6 executes a series of processes using the charge stored in the capacitance element 202, it moves the remaining charge remaining from the processes to the capacitance element 402 by turning on the corresponding switch 381 for a certain period after the series of processes are completed.
  • the initial state no charge exists in the capacitance element 402, but if continuous operation is performed, the charge can be held in the capacitance element 402.
  • the remaining charge can be reused by using the voltage Vbuf generated in the capacitance element 402 as the power supply voltage for the voltage buffer 371.
  • variable voltage device 110 when the boost signal Vup1 is at a low level, the NMOS transistor 370 is turned on, which causes the input terminal of the voltage buffer 371 to be at ground potential and the low-potential node of the capacitance element 109 to be at ground level. In this case, the charge generated by the power generation element 1 is stored in the capacitance elements 102 and 109.
  • Embodiment 5 is a circuit block diagram of a battery-less multi-rotation encoder ENC5 according to embodiment 5.
  • Embodiment 5 is a modification of embodiment 4, and is characterized in that the variable voltage devices 110 and 210 are configured to switch the output voltage after the power generation element 1 finishes generating electricity.
  • the current determination circuit 111 determines whether or not there is a current flowing between the high-potential side node 120 of the capacitance element 102 and the high-potential side node 122 of the capacitance element 109. After this current becomes zero, the current determination circuit 111 outputs a control signal to the variable voltage generator 110 so as to increase the output voltage of the variable voltage generator 110.
  • the current determination circuit 111 includes a resistive element 111A and a voltage comparator 111B.
  • the resistive element 111A is connected between a high potential side node 120 of the capacitive element 102 and a high potential side node 122 of the capacitive element 109.
  • the voltage comparator 111B compares the voltages generated across the resistive element 111A to determine whether the voltage generated across the resistive element 111A is zero. Note that the configuration of the current determination circuit 111 is not limited to this configuration.
  • the current determination circuit 211 determines whether or not there is a current flowing between the high-potential side node 220 of the capacitance element 202 and the high-potential side node 222 of the capacitance element 209. After this current becomes zero, the current determination circuit 211 outputs a control signal to the variable voltage generator 210 so as to increase the output voltage of the variable voltage generator 210.
  • the current determination circuit 211 includes a resistive element 211A and a voltage comparator 211B.
  • the resistive element 211A is connected between the high potential side node 220 of the capacitive element 202 and the high potential side node 222 of the capacitive element 209.
  • the voltage comparator 211B compares the voltages generated across the resistive element 211A to determine whether the voltage generated across the resistive element 211A is zero. Note that the configuration of the current determination circuit 211 is not limited to this configuration.
  • FIG. 23 Other configurations in FIG. 23 are similar to those in FIG. 1, so the same or corresponding parts are given the same reference numerals and the description will not be repeated. Note that the capacitive elements 109, 209, variable voltage devices 110, 210, and current determination circuits 111, 211 in FIG. 23 can also be combined with the semiconductor device SD2 of the batteryless multi-rotation encoder ENC2 of the second embodiment shown in FIG. 11.
  • FIG. 24 is a timing chart showing an example of normal processing of the battery-less multi-rotation encoder ENC5 of FIG.
  • the timing chart in FIG. 24 corresponds to the timing chart in FIG. 20 of the fourth embodiment, but differs from the timing chart in FIG. 20 in that an output signal indicating the judgment result of the current judgment circuit 111 is used instead of the boost signal Vup1 output from the digital processing circuit 6. Since the other points in FIG. 24 are the same as those in FIG. 20, the same reference characters are used for the same or corresponding parts and the description will not be repeated.
  • variable voltage devices 110 and 210 are boosted while the power generating element 1 is generating power, the voltage applied to the power generating element 1 will rise, causing a reverse current to impede power generation. To prevent this, in embodiment 5, the variable voltage devices 110 and 210 are boosted after the power generating element 1 has finished generating power.
  • the current determination circuit 111 determines the end of power generation by the power generating element 1 by detecting that the current flowing from the high potential side node 120 of the capacitance element 102 to the high potential side node 122 of the capacitance element 109 has become zero.
  • the current determination circuit 111 outputs a high-level signal when it detects a current flowing in the direction from the high-potential side node 120 of the capacitance element 102 to the high-potential side node 122 of the capacitance element 109.
  • the current determination circuit 111 outputs a low-level signal when the current becomes zero.
  • the variable voltage device 110 increases the output voltage at time t31 when the output of the current determination circuit 111 switches from high to low.
  • the output voltages of the variable voltage generators 110, 210 increase after the power generation of the power generation element 1 ends. Therefore, it is possible to suppress an increase in the reverse current of the power generation element 1 caused by an increase in the voltage of the high-potential side nodes 120, 220, and to increase the amount of effective charge that can be used for processing in the digital processing circuit 6, as in the fourth embodiment.

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Abstract

半導体装置（ＳＤ１）は、発電素子（１）が発生する電流パルスによって動作する。半導体装置（ＳＤ１）が提供される。半導体装置（ＳＤ１）は、電流パルスによって一連の処理を実行する処理回路（６）と、発電素子（１）の発電量が十分か否かを判定する判定回路（１３０，２３０）とを備える。判定回路（１３０，２３０）は、一連の処理の開始前かつ発電素子（１）による電流パルスの発生中に第１の判定条件が満たされているか否かを判定し、一連の処理の実行中に第２の判定条件が満たされているか否かを判定する。処理回路（６）は、第１の判定条件が満たされていれば一連の処理を開始し、第２の判定条件が満たされていなければ一連の処理を中断する。

Description

半導体装置およびバッテリレス多回転エンコーダ
　本開示は、半導体装置に関し、さらにバッテリレス多回転エンコーダに関する。
　周囲の環境から得たエネルギーを電力に変換する環境発電素子が発電した電力を電源として動作する半導体装置が多く開発されている。環境発電素子の中には、磁界の変化によってコイルに生じる誘導電流を電力に変換する方式の発電素子がある。バッテリレス多回転エンコーダは、そのような磁界の変化を利用した発電素子を用いる装置の一例であり、外部電源なしでモータの回転方向および回転数を判別する。
　特許第５７６９８７９号公報（特許文献１）は、大バルクハウゼン効果を有する発電素子を用いたバッテリレス多回転エンコーダ装置を開示する。大バルクハウゼン効果とは、外部磁界が変化した時に、ある磁界で急峻に磁化が変化する現象をいう。
　具体的にこの文献に記載のバッテリレス多回転エンコーダは、回転検出機構と、信号処理回路とを備える。回転検出機構は、回転軸と伴に回転する回転軸円周方向の磁極数がＮ個の磁石と、この磁石の磁界に対してバルクハウゼン効果を有する磁性ワイヤで構成され上記磁石の回転円周上に位相角をずらして配置されるＬ個（Ｌは２以上）の検出コイルとを有する。各検出コイルは、正負異符号の電圧パルスを発生して信号処理回路へ送出する。信号処理回路は、検出コイルの状態をメモリに記憶するコントローラと、各検出コイルの状態変化に対応して回転数を更新するアダーとを有する。信号処理回路は、一連の動作を、検出コイルからの電圧パルスによって全波整流回路及び定電圧回路で発生させた電力のみで行い、かつ次の電圧パルスが生じる前に動作を終了する。
特許第５７６９８７９号公報
　上記の特許第５７６９８７９号公報（特許文献１）に記載のバッテリレス多回転エンコーダをはじめとして環境発電素子を利用した従来の半導体装置は、発電素子が発生する電流パルスごとに一連の動作を完了させる。このため、信号処理回路は、発電素子によって発生した電荷を蓄えるための容量素子に、一連の動作に必要な電荷の全てが溜まってから処理を開始する。一連の処理の途中で電力が足りなくなると、正しい処理が行われずデータ異常となる可能性があるからである。
　しかしながら、一連の処理に必要な電荷の全てが容量素子に溜まるまで待つということは、発電素子内のコイルに高い電圧がかかることに他ならない。コイルの性質としてコイルに電圧がかかるとそれを打ち消す方向に電流を流そうとする働きある。この逆方向の電流が発電電流を妨げるため、発生電圧が高くなるほど逆方向の電流により打ち消される電荷量が多くなるという問題がある。一方、発生電圧を抑えるために容量素子の容量を大きくすると、信号処理回路を駆動するために必要な電圧に達するまでの電荷が増加し、利用できない電荷が増えるという別の問題が生じる。
　本開示は、上記の問題を考慮してなされたものであり、その一つの目的は、発電素子が発生した電流パルスを効率的に利用する半導体装置を提供することである。
　一実施形態において、発電素子が発生する電流パルスによって動作する半導体装置が提供される。この半導体装置は、電流パルスによって一連の処理を実行する処理回路と、発電素子の発電量が十分か否かを判定する判定回路とを備える。判定回路は、一連の処理の開始前かつ発電素子による電流パルスの発生中に第１の判定条件が満たされているか否かを判定し、一連の処理の実行中に第２の判定条件が満たされているか否かを判定する。処理回路は、第１の判定条件が満たされていれば一連の処理を開始し、第２の判定条件が満たされていなければ一連の処理を中断する。
　上記の実施形態によれば、発電素子による電流パルスの発生中に十分な発電量であると判定された場合に一連の処理が開始され、一連の処理の実行中に発電量が不十分と判定された場合に処理が中断されるので、発電素子が発生した電流パルスを効率的に利用できる。
実施の形態１によるバッテリレス多回転エンコーダの回路ブロック図である。 図１のバッテリレス多回転エンコーダの通常処理の一例を示すタイミングチャートである。 図１のバッテリレス多回転エンコーダの中断処理の一例を示すタイミングチャートである。 読み出し、更新、および書き込みの各処理の開始時と終了時において、容量素子に蓄積されている電荷量を概念的に示す図である。 容量素子の電圧の時間変化を概念的に示す図である。 図１の基準電圧生成回路および電圧判定回路の構成の一例を示す回路図である。 図１の電荷量判定回路の構成の一例を示す回路図である。 図１の選択回路の構成の一例を示す回路図である。 図１の定電圧回路の構成の一例を示す回路図である。 図１のＰＯＲ回路の構成の一例を示す回路図である。 実施の形態２によるバッテリレス多回転エンコーダの回路ブロック図である。 図１１のバッテリレス多回転エンコーダの通常処理の一例を示すタイミングチャートである。 図１１のバッテリレス多回転エンコーダの中断処理の一例を示すタイミングチャートである。 書き込みエラーを検出する機構の一例を説明するための図である。 図１１のピーク判定回路の構成の一例を示す回路図である。 図１１のピーク判定回路の構成の他の一例を示す回路図である。 実施の形態３によるバッテリレス多回転エンコーダの回路ブロック図である。 図１７のバッテリレス多回転エンコーダの通常処理の一例を示すタイミングチャートである。 実施の形態４によるバッテリレス多回転エンコーダの回路ブロック図である。 図１９のバッテリレス多回転エンコーダの通常処理の一例を示すタイミングチャートである。 図１９の可変電圧器の構成の一例を示す回路図である。 図２１の電圧バッファの電源端子への電圧の供給方法の一例を説明するための図である。 実施の形態５によるバッテリレス多回転エンコーダの回路ブロック図である。 図２３のバッテリレス多回転エンコーダの通常処理の一例を示すタイミングチャートである。
　以下、各実施の形態について図面を参照して詳しく説明する。以下の実施の形態では、バッテリレス多回転エンコーダを例に挙げて説明するが、本開示の技術はこれに限定されるものでない。たとえば、本開示の技術は、電磁誘導を利用して発電する発電素子からの電流パルスによって動作する種々の半導体装置に適用できる。なお、以下の説明において、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない場合がある。
　実施の形態１．
　［バッテリレス多回転エンコーダの構成］
　図１は、実施の形態１によるバッテリレス多回転エンコーダＥＮＣ１の回路ブロック図である。図１のバッテリレス多回転エンコーダＥＮＣ１は、電磁誘導を利用して発電する発電素子１と、この発電素子１によって生成された電流パルスによって動作する半導体装置ＳＤ１とを備える。
　図１では、１個の発電素子１が代表的に示されているが、実際のバッテリレス多回転エンコーダでは、回転軸のまわりに位相角をずらして複数の発電素子１として複数のコイルが配置される。回転軸とともに磁石が回転すると磁界の向きが変化するので、電磁誘導によって発電素子１に電流パルスが発生する。半導体装置ＳＤ１内の蓄電用の容量素子に発電素子１によって発生した電荷が蓄えられることにより、電流パルスは電圧パルスに変換される。複数の発電素子１は、互いに異なる位相角で配置されているので、それぞれ異なる回転角度で電流パルスが発生する。後述するように、デジタル処理回路６は、発生した電流パルスの回数、発電素子の位置、および電流パルスの向きに基づき、回転軸の回転数と回転方向とを判別する。
　なお、本開示では、発電素子１によって生成される電流パルスおよび変換後の電圧パルスを総称して発電パルスと称する。
　半導体装置ＳＤ１は、整流回路１０１，２０１と、蓄電用の容量素子１０２，２０２と、電圧判定回路１０３，２０３と、電荷量判定回路１０４，２０４と、基準電圧生成回路１０５，２０５と、選択回路２と、定電圧回路３と、ＰＯＲ（Power　On　Reset）回路４と、発振回路５と、デジタル処理回路６と、不揮発性メモリ７とを備える。
　電圧判定回路１０３と電荷量判定回路１０４とによって発電素子１の発電量が十分であるか否かを判定する判定回路１３０が構成される。また、電圧判定回路２０３と電荷量判定回路２０４とによって発電素子１の発電量が十分であるか否かを判定する判定回路２３０が構成される。
　発電素子１は、整流回路１０１および整流回路２０１に接続される。整流回路１０１と整流回路２０１とは整流方向が逆になるように発電素子１に接続される。整流回路１０１の出力は容量素子１０２に蓄電され、整流回路２０１の出力は容量素子２０２に蓄電される。したがって、発電素子１に発生する電流パルスの極性に応じて、容量素子１０２，２０２のいずれか一方に電荷が蓄積され、電圧が生じる。
　具体的に図１の例では、整流回路１０１はダイオード１０１Ａ，１０１Ｂを含む。発電素子１としてのコイルの第１端１Ａは、順方向のダイオード１０１Ａを介して容量素子１０２の高電位側ノード１２０に接続される。発電素子１としてのコイルの第２端１Ｂは、逆方向のダイオード１０１Ｂを介して容量素子１０２の低電位側のノード、すなわち、グランドＧＮＤに接続される。
　同様に、整流回路２０１はダイオード２０１Ａ，２０１Ｂを含む。発電素子１としてのコイルの第１端１Ａは、逆方向のダイオード２０１Ｂを介して容量素子２０２の低電位側のノード、すなわち、グランドＧＮＤに接続される。発電素子１としてのコイルの第２端１Ｂは、順方向のダイオード２０１Ａを介して容量素子２０２の高電位側ノード２２０に接続される。
　容量素子１０２の高電位側ノード１２０の電圧Ｖｐｌｓ１は、選択回路２、電圧判定回路１０３、電荷量判定回路１０４、および基準電圧生成回路１０５に入力される。容量素子２０２の高電位側ノード２２０の電圧Ｖｐｌｓ２は、選択回路２、電圧判定回路２０３、電荷量判定回路２０４、および基準電圧生成回路２０５に入力される。
　基準電圧生成回路１０５は、容量素子１０２の電圧Ｖｐｌｓ１に基づいて、電圧Ｖｐｌｓ１の大きさに依らない一定の基準電圧Ｖｒｅｆ１を生成する。生成された基準電圧Ｖｒｅｆ１は、電圧判定回路１０３および電荷量判定回路１０４に入力される。同様に、基準電圧生成回路２０５は、容量素子２０２の電圧Ｖｐｌｓ２に基づいて、電圧Ｖｐｌｓ２の大きさに依らない一定の基準電圧Ｖｒｅｆ２を生成する。生成された基準電圧Ｖｒｅｆ２は、電圧判定回路２０３および電荷量判定回路２０４に入力される。
　電圧判定回路１０３は、容量素子１０２の電圧Ｖｐｌｓ１が第１の判定値を超えているという第１の判定条件が満たされるか否かを判定する。これにより、容量素子１０２の電圧Ｖｐｌｓ１の電圧レベルがデジタル処理回路６での処理を開始するのに十分であるか否かが判定される。電圧判定回路１０３は、判定結果を判定信号Ｖｄｅｔ１として選択回路２およびデジタル処理回路６に出力する。同様に、電圧判定回路２０３は、容量素子２０２の電圧Ｖｐｌｓ２が第１の判定値を超えているという第１の判定条件が満たされるか否かを判定する。これにより、容量素子２０２の電圧Ｖｐｌｓ２の電圧レベルがデジタル処理回路６での処理を開始するのに十分であるか否かが判定される。電圧判定回路２０３は、判定結果を判定信号Ｖｄｅｔ２として選択回路２およびデジタル処理回路６に出力する。
　選択回路２は、判定信号Ｖｄｅｔ１，Ｖｄｅｔ２に基づいて、電圧Ｖｐｌｓ１，Ｖｐｌｓ２のうち、十分な電圧レベルに達している一方の電圧を選択する。選択回路２は、選択した電圧Ｖｐｌｓ１またはＶｐｌｓ２を定電圧回路３に出力する。
　電荷量判定回路１０４には、容量素子１０２の電圧Ｖｐｌｓ１および基準電圧Ｖｒｅｆ１が入力されるとともに、デジタル処理回路６から判定タイミング信号Ｖｔｍ１が入力される。電荷量判定回路１０４は、判定タイミング信号Ｖｔｍ１が活性化した（たとえば、ハイレベルになった）タイミングで、容量素子１０２に蓄積されている電荷量が第２の判定値を超えているという第２の判定条件が満たされているか否かを判定する。これにより、容量素子１０２に蓄積されている電荷量がその後のデジタル処理回路６での処理に十分であるか否かが判定される。電荷量判定回路１０４は、容量素子１０２の電荷量が不十分である（すなわち、第２の判定条件が満たされていない）と判定した場合に、活性状態（たとえば、ハイレベル）を示す中断信号Ｖｓｔｏｐ１をデジタル処理回路６に出力する。
　同様に、電荷量判定回路２０４には、容量素子２０２の電圧Ｖｐｌｓ２および基準電圧Ｖｒｅｆ２が入力されるともに、デジタル処理回路６から判定タイミング信号Ｖｔｍ２が入力される。電荷量判定回路２０４は、判定タイミング信号Ｖｔｍ２が活性化したタイミングで、容量素子２０２の電荷量（電圧Ｖｐｌｓ２に比例する）が第２の判定値を超えているか否かを判定する。これにより、容量素子２０２の電荷量がその後のデジタル処理回路６での処理に十分であるか否かが判定される。電荷量判定回路２０４は、容量素子２０２の電荷量が不十分である（すなわち、第２の判定条件が満たされていない）と判定した場合に、活性状態（たとえば、ハイレベル）を示す中断信号Ｖｓｔｏｐ２をデジタル処理回路６に出力する。
　定電圧回路３は、選択回路２によって選択された電圧Ｖｐｌｓ１またはＶｐｌｓ２から、ＰＯＲ回路４、発振回路５、デジタル処理回路６、および不揮発性メモリ７で用いられる一定値の電源電圧Ｖｄｉｇを生成する。定電圧回路３は、たとえば、ＬＤＯ（Low　Drop　Out）回路である。
　ＰＯＲ回路４は、定電圧回路３から出力される電源電圧Ｖｄｉｇが最低動作電源電圧に達したときにリセット信号ＲＳＴを解除する。
　発振回路５は、デジタル処理回路６および不揮発性メモリ７にクロック信号ＣＬＫを供給する。発振回路５の構成は特に限定されない。たとえば、リングオシレータであってもよいし、水晶発振器であってもよいし、セラミック発振器であってもよい。
　デジタル処理回路６は、論理回路によって構成される。デジタル処理回路６は、不揮発性メモリ７に書き込み信号Ｗｒｉｔｅを出力し、不揮発性メモリ７から読み出し信号Ｒｅａｄの入力を受ける。
　［バッテリレス多回転エンコーダの動作］
　次に、図１のバッテリレス多回転エンコーダＥＮＣ１の動作について説明する。図２は、図１のバッテリレス多回転エンコーダＥＮＣ１の通常処理の一例を示すタイミングチャートである。図３は、図１のバッテリレス多回転エンコーダＥＮＣ１の中断処理の一例を示すタイミングチャートである。図２と図３とは相互に対応しており、対応する部分には同じ参照符号を付している。
　図１および図２を参照して、発電素子１で発生した電流は、その電流の向きによって整流回路１０１または整流回路２０１を通して選択的に容量素子１０２または容量素子２０２へと供給される。供給された電流は、容量素子に電荷として蓄積されることにより、電圧に変換される。
　たとえば、図１の発電素子１の第２端１Ｂから第１端１Ａに向かう方向に電流が発生した場合には、整流回路１０１が導通する。この場合、発電素子１で発生した電流は、容量素子１０２に供給される。逆に発電素子１の第１端１Ａから第２端１Ｂに向かう方向に電流が発生した場合には、整流回路２０１が導通する。この場合、発電素子１で発生した電流は、容量素子２０２に供給される。
　容量素子１０２の電圧Ｖｐｌｓ１は、基準電圧生成回路１０５に入力され、基準電圧Ｖｒｅｆ１が生成される。電圧判定回路１０３は、基準電圧生成回路１０５が生成した基準電圧Ｖｒｅｆ１から判定電圧ＶＤを生成し、判定電圧ＶＤよりも容量素子１０２の電圧Ｖｐｌｓ１が高いか低いかを判定する。判定結果は、判定信号Ｖｄｅｔ１としてデジタル処理回路６に出力される。容量素子１０２の電圧Ｖｐｌｓ１が判定電圧ＶＤより高い場合に判定信号Ｖｄｅｔ１としてハイレベルが出力され、電圧Ｖｐｌｓ１が判定電圧ＶＤより低い場合に判定信号Ｖｄｅｔ１としてローレベルが出力される。
　なお、判定電圧ＶＤをＶＤａとＶＤｂとの積で表せば（すなわち、ＶＤ＝ＶＤａ×ＶＤｂ）、電圧Ｖｐｌｓ１と判定電圧ＶＤとを比較することは、Ｖｐｌｓ１／ＶＤａとＶＤｂとを比較することと等価である。したがって、容量素子１０２の電圧Ｖｐｌｓ１をそのまま比較対象とする必要はない。
　同様に、容量素子２０２の電圧Ｖｐｌｓ２は、基準電圧生成回路２０５に入力され、基準電圧Ｖｒｅｆ２が生成される。電圧判定回路２０３は、基準電圧生成回路２０５が生成した基準電圧Ｖｒｅｆ２から判定電圧ＶＤを生成し、判定電圧ＶＤよりもＶｐｌｓ２が高いか低いかを判定する。判定結果は、判定信号Ｖｄｅｔ２としてデジタル処理回路６に出力される。容量素子２０２の電圧Ｖｐｌｓ２が判定電圧ＶＤより高い場合に判定信号Ｖｄｅｔ２としてハイレベルが出力され、電圧Ｖｐｌｓ２が判定電圧ＶＤより低い場合に判定信号Ｖｄｅｔ２としてローレベルが出力される。
　なお、上記では判定信号Ｖｄｅｔ１，Ｖｄｅｔ２を正論理として説明しているが、判定信号Ｖｄｅｔ１，Ｖｄｅｔ２は負論理であってもよい。
　具体的に図２の場合には、時刻ｔ１において、容量素子１０２の電圧Ｖｐｌｓ１が判定電圧ＶＤを超えたため、電圧判定回路１０３から出力される判定信号Ｖｄｅｔ１がハイレベルに切り替わる。
　選択回路２は、判定信号Ｖｄｅｔ１，Ｖｄｅｔ２の論理値に基づき、電圧Ｖｐｌｓ１もしくはＶｐｌｓ２のどちらかを選択的に定電圧回路３に供給する。判定信号Ｖｄｅｔ１がハイレベルの場合は、電圧Ｖｐｌｓ１が選択され、判定信号Ｖｄｅｔ２がハイレベルの場合は電圧Ｖｐｌｓ２が選択される。同時にハイレベルとなる場合が考えられるので、選択回路２は、先に活性状態を示した判定信号を優先的に選択するなど排他的な処理を行う。
　定電圧回路３に電圧Ｖｐｌｓ１またはＶｐｌｓ２が供給されると、定電圧回路３は電圧Ｖｄｉｇを出力する。図２の場合には、時刻ｔ１において電圧Ｖｐｌｓ１が定電圧回路３に入力されることにより、電源電圧Ｖｄｉｇが立ち上がる。電圧Ｖｄｉｇは、ＰＯＲ回路４、発振回路５、デジタル処理回路６、不揮発性メモリ回路７に電源電圧として供給される。
　次の時刻ｔ２において、電源電圧Ｖｄｉｇが所望の電圧に達したことにより、ＰＯＲ回路４はリセット信号ＲＳＴを解除する。図２の場合には、リセット信号ＲＳＴがハイレベルからローレベルに切り替わる。これにより、発振回路５、デジタル処理回路６、不揮発性メモリ７は動作可能となり、処理を開始する。
　バッテリレス多回転エンコーダにおいて実行される一連の処理を簡単に説明すると次のとおりである。まず、デジタル処理回路６は、発電素子１に電流パルスが発生する度に、電流パルスの発生回数をカウントし、判定信号Ｖｄｅｔ１，Ｖｄｅｔ２に基づいて電流パルスの向きを決定する。次に、デジタル処理回路６は、これらの情報に基づいて観測対象の回転速度および回転方向（以下、回転状態と総称する）を判別する。そして、デジタル処理回路６は、回転状態の判別結果を不揮発性メモリ７に記憶する。
　上記の処理を行うため、時刻ｔ２において処理が開始されると、デジタル処理回路６は、時刻ｔ２から時刻ｔ３までの間でまず不揮発性メモリ７から前の回転状態の情報の読み出す（Ｒｅａｄ）。
　次の時刻ｔ３からｔ４までの間で、デジタル処理回路６は、読み出した前の回転状態と判定信号Ｖｄｅｔ１，Ｖｄｅｔ２とに基づいて現在の回転状態を判別し、回転状態を更新する（Ｕｐｄａｔｅ）。
　回転状態の更新が完了した時刻ｔ４において、デジタル処理回路６は、判定信号Ｖｄｅｔ１が有効であれば、電荷量判定回路１０４に活性状態（ハイレベル）の判定タイミング信号Ｖｔｍ１を送信する。
　活性化された判定タイミング信号Ｖｔｍ１を受けた電荷量判定回路１０４は、この時点で容量素子１０２に溜まっている電荷が判定値以上であるか否かを判定する。電荷量判定回路１０４は、容量素子１０２の電荷量が判定値以上であれば中断信号Ｖｓｔｏｐ１をローレベルにし、容量素子１０２の電荷量が判定値未満であれば中断信号Ｖｓｔｏｐ１をハイレベルにする。ここで、電荷量判定回路１０４の判定値は、不揮発性メモリ７の書き込み処理に必要な電荷量に基づき決定される。
　なお、容量素子１０２の電荷量と容量素子１０２の電圧Ｖｐｌｓ１との関係が予め知られている場合には、上記の判定値として電圧に換算された値を用いてもよい。たとえば、容量素子１０２の静電容量Ｃが電圧Ｖｐｌｓ１によらず一定の場合には、電荷量は、Ｃ×Ｖｐｌｓ１で表される。本実施形態１の電荷量判定回路１０４，２０４では、電圧に換算された判定値が基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２に基づいて定められる。
　また、デジタル処理回路６が判定タイミング信号Ｖｔｍ１を電荷量判定回路１０４に送らずに、電荷量判定回路１０４が、容量素子１０２の電荷量と判定値とを常時比較し、その結果をデジタル処理回路６に常時送信するようにしてもよい。この場合、デジタル処理回路６は、回転状態の更新が完了したタイミング（時刻ｔ４）で受信した判定結果を利用する。
　デジタル処理回路６は、中断信号Ｖｓｔｏｐ１がローレベルであれば、その後の処理に必要な電荷が容量素子１０２に溜まっていると判断する。この場合、デジタル処理回路６は、次の時刻ｔ４から時刻ｔ５の間で、更新したデータ（すなわち、回転状態の情報）を不揮発性メモリ７に書き込み（Ｗｒｉｔｅ）、一連の処理を終了する。
　なお、一連の処理が終了した後の時刻ｔ６に、容量素子１０２の電圧Ｖｐｌｓ１が定電圧回路３の動作下限電圧ＶＬ以下になると、定電圧回路３から出力される電源電圧Ｖｄｉｇが減少する。これにより、リセット信号ＲＳＴがハイレベルになり、各種の回路がリセットされる。
　一方、図３に示すように、時刻ｔ４において中断信号Ｖｓｔｏｐ１がハイレベルの場合には、デジタル処理回路６は、その後の処理に必要な電荷が容量素子１０２に溜まっていないと判断する。この場合、デジタル処理回路６は、更新したデータを不揮発性メモリ７に書き込まずに、中断処理を実行する。
　判定信号Ｖｄｅｔ２が有効な場合の処理も上記と同様である。この場合、回転状態の更新が完了した時刻ｔ４において、デジタル処理回路６は、電荷量判定回路２０４に活性状態（ハイレベル）の判定タイミング信号Ｖｔｍ２を送信する。判定タイミング信号Ｖｔｍ２に応答して、この時点で容量素子２０２に溜まっている電荷が判定値以上であるか否かを判定する。電荷量判定回路２０４は、容量素子２０２の電荷量が判定値以上であれば中断信号Ｖｓｔｏｐ２をローレベルにし、容量素子２０２の電荷量が判定値未満であれば中断信号Ｖｓｔｏｐ２をハイレベルにする。デジタル処理回路６は、中断信号Ｖｓｔｏｐ２をローレベルであれば、更新したデータを不揮発性メモリ７に書き込み、一連の処理を終了する。一方、デジタル処理回路６は、中断信号Ｖｓｔｏｐ２がハイレベルであれば、更新したデータを不揮発性メモリ７に書き込まない中断処理を実行する。
　更新データを不揮発性メモリ７に書き込まずに中断処理を実行した場合には、必要なパルス検出が抜けたことになる。このような場合には、たとえば前述の特許第５７６９８７９号公報（特許文献１）に記載されているように、回転位置を訂正する補正アルゴリズムが知られている。これにより、パルス検出が抜けた場合も訂正した回転位置に基づいて数え落とすことなく回転数をカウントできる。さらに、中断処理の際に、エラーが発生したというエラー情報を不揮発性メモリ７に書き込むことが望ましい。エラー情報は、パルス抜けの場合の回転位置の補正の際に有効な情報として用いることができ、補正の精度を向上させることができる。
　以上のように、全ての処理に必要な電荷が溜まってから処理を開始しなくても、処理の途中で必要な電荷が足りていなかを判断することにより、異常終了することなく処理を完了することができる。
　［実施の形態１の効果］
　以下、図４および図５を参照して、実施の形態１の効果を比較例の場合と対比して説明する。
　図４は、読み出し、更新、および書き込みの各処理の開始時と終了時において、容量素子１０２，２０２に蓄積されている電荷量を概念的に示す図である。
　図４において、読み出し処理に必要な電荷量をＲｅａｄと記載し、更新処理に必要な電荷量をＵｐｄａｔｅと記載し、書き込み処理に必要な電荷量をＷｒｉｔｅと記載している。また、処理開始後に発生した電荷量をＣｈａｒｇｅと記載している。
　なお、定電圧回路３の動作下限電圧ＶＬに対応する電荷を使用することはできない。この使用不可電荷は、容量素子１０２，２０２の静電容量と定電圧回路３の動作下限電圧ＶＬとの積で表される。
　比較例の場合、読み出し、更新、書き込みの全ての処理に必要な電荷が溜まるのを確認してから処理が開始される。この場合、電圧判定回路１０３，２０３の判定電圧ＶＤ１は、（定電圧回路の動作下限電圧）＋（全ての処理に必要な電荷）×（容量素子の静電容量）で決まり、それ以下には下げられない。
　さらに、比較例の場合において、全ての処理が実行可能な下限の電荷量は、上記の判定電圧ＶＤ１が容量素子１０２，２０２の電圧Ｖｐｌｓ１，Ｖｐｌｓ２のピーク値に等しい場合である。この場合、電圧判定後に供給される電荷はなく、電圧判定後に各処理で電荷が消費されることにより、容量素子１０２，２０２の電圧Ｖｐｌｓ１，Ｖｐｌｓ２は徐々に下降し、全ての処理の完了時点で定電圧回路３の動作下限電圧ＶＬに達する。
　一方、本実施形態の場合には、電圧判定回路１０３，２０３の判定電圧ＶＤ２は、（定電圧回路の動作下限電圧）＋（読み出しと更新に必要な電荷）×（容量素子の静電容量）で良い。すなわち、書き込み処理に必要な電荷量の電圧換算値ＶＤ３だけ、電圧判定回路１０３，２０３の判定電圧を下げることができる。ただし、書き込み処理まで完了させるためには、処理開始から書き込み処理の開始までに、書き込み処理に必要な電荷が発電素子１から供給される必要がある。書き込み処理に必要な電荷量（Ｃｈａｒｇｅ）が容量素子１０２，２０２に供給されたか否かは、電荷量判定回路１０４，２０４によって判定される。
　なお、本実施形態では、読み出し処理および更新処理が正しく処理されることを前提にしているが、異常終了したとしても問題無い場合には、判定電圧ＶＤ２を定電圧回路３の動作下限電圧ＶＬまで下げることができる。読み出し処理または更新処理の途中で容量素子１０２，２０２の電圧Ｖｐｌｓ１，Ｖｐｌｓ２が動作下限電圧ＶＬ未満になったとしても、デジタル処理回路６内のデータがリセットされるだけであり、不揮発性メモリ７に異常なデータが書き込まれることはない。
　図５は、容量素子１０２の電圧Ｖｐｌｓ１の時間変化を概念的に示す図である。図５に示す電圧Ｖｐｌｓ１は図４に示す最低限の電荷量よりも大きい電荷量の場合に対応している。
　破線で示す比較例の場合には、全ての処理が実行可能な電荷量が処理開始時ｔ２０２に容量素子１０２に蓄えられている。この場合、容量素子１０２の電圧Ｖｐｌｓ１のピーク値は電圧判定回路１０３の判定電圧ＶＤ１以上である。
　一方、実線で示す本実施形態の場合には、電圧判定回路１０３の判定電圧ＶＤ２を比較例の判定電圧ＶＤ１よりも下げることができる。このため、ピーク値より手前、すなわち発電素子１の発電途中の時刻ｔ２で処理が開始される。この結果、発電電圧のピーク値を下げることができるので、発電素子１としてのコイルに発生する逆電流を抑制できる。
　以上のとおり、本実施形態のバッテリレス多回転エンコーダＥＮＣ１では、一連の処理の途中で容量素子１０２，２０２の電荷がその後の処理を実行するのに足りているか否かが判断される。これにより、一連の処理の開始を早めることができ、容量素子１０２，２０２の電圧の上昇を抑制できる。この結果、発電素子１としてのコイルに印加される電圧を抑制できるので、コイルに発生する逆電圧を抑制でき、有効な発生電荷を増加させることができる。よって、発電素子の発電能力が比較的低い場合でも、発電パルスの検出の抜けを防止して回転状態を判別できる。
　なお、本実施の形態では、書き込み処理の前に容量素子１０２，２０２の電荷量を判定する例について説明したが、読み出し処理または更新処理の前に電荷量を判定してもよい。ただし、電荷量を判定した以降に発生する電荷は、電荷量の判定で考慮されないため、できるだけ遅いタイミングで電荷量の判定を行うのが望ましい。複数のタイミングで電荷量を判定してもよい。
　［各種回路の構成例］
　以下、図１の基準電圧生成回路１０５，２０５、電圧判定回路１０３，２０３、電荷量判定回路１０４，２０４、選択回路２、定電圧回路３、およびＰＯＲ回路４の構成例について説明する。以下に示す回路構成はあくまで一例であって、これに限定されるものではない。上述した機能を有するものであれば、どのような回路構成であっても構わない。
　（基準電圧生成回路および電圧判定回路）
　図６は、図１の基準電圧生成回路１０５および電圧判定回路１０３の構成の一例を示す回路図である。基準電圧生成回路２０５および電圧判定回路２０３の構成も同様である。
　基準電圧生成回路１０５は、直列接続された複数のダイオード３０１と、ＮＭＯＳ（N-channel　Metal-Oxide-Semiconductor）トランジスタ３０２と、抵抗素子３０３～３０５とを備える。図６の場合、複数のダイオード３０１として３個のダイオード３０１Ａ～３０１Ｃが設けられている。
　ＮＭＯＳトランジスタ３０２のドレイン端子は容量素子１０２の高電位側ノード１２０に接続される。ＮＭＯＳトランジスタ３０２のソース端子は直列接続された抵抗素子３０３，３０４を介してグランドＧＮＤに接続される。ＮＭＯＳトランジスタ３０２のゲート端子は、抵抗素子３０５を介して高電位側ノード１２０に接続されるとともに、順方向に直列に接続されたダイオード３０１Ａ～３０１Ｃを介してグランドＧＮＤに接続される。
　上記の構成によれば、ＮＭＯＳトランジスタ３０２のソース電圧は、高電位側ノード１２０の電圧Ｖｐｌｓ１によらず、ダイオード３０１Ａ～３０１Ｃの順方向電圧に応じて決まる定電圧になる。この一定のソース電圧を抵抗素子３０３，３０４で分圧した分圧電圧が、基準電圧Ｖｒｅｆ１として抵抗素子３０３，３０４の接続ノード３０９から出力される。
　電圧判定回路１０３は、電圧比較器ＣＭＰ１と、抵抗素子３０６，３０７とを備える。抵抗素子３０６，３０７は、高電位側ノード１２０とグランドＧＮＤとの間に直列に接続される。電圧比較器ＣＭＰ１の非反転入力端子は、抵抗素子３０６，３０７の接続ノード３１０に接続される。電圧比較器ＣＭＰ１の反転入力端子には基準電圧Ｖｒｅｆ１が入力される。
　上記の構成によれば、電圧比較器ＣＭＰ１は、容量素子１０２の電圧Ｖｐｌｓ１が抵抗素子３０６，３０７によって分圧された分圧電圧と、基準電圧Ｖｒｅｆ１とを比較する。電圧比較器ＣＭＰ１は、電圧Ｖｐｌｓ１の分圧電圧が基準電圧Ｖｒｅｆ１より大きい場合に、判定信号Ｖｄｅｔ１を活性状態にする。
　（電荷量判定回路）
　図７は、図１の電荷量判定回路１０４の構成の一例を示す回路図である。図７では、容量素子１０２の電荷量が電圧に比例するとして、電荷量判定回路１０４は、容量素子１０２の電圧Ｖｐｌｓ１の電圧と参照電圧３１７とを比較する。電荷量判定回路２０４の構成も同様である。
　具体的に、電荷量判定回路１０４は、電圧比較器ＣＭＰ２と、Ｄフリップフロップ３１６と、参照電圧３１７とを備える。電圧比較器ＣＭＰ２の反転入力端子は、容量素子１０２の高電位側ノード１２０に接続される。電圧比較器ＣＭＰ２の非反転入力端子には、参照電圧３１７が入力される。参照電圧３１７は、たとえば、基準電圧Ｖｒｅｆ１から生成される。電圧比較器ＣＭＰ２の比較結果は、Ｄフリップフロップ３１６の入力端子Ｄに入力される。Ｄフリップフロップ３１６の出力端子Ｑから中断信号Ｖｓｔｏｐ１が出力される。また、Ｄフリップフロップ３１６のクロック端子ＣＬＫには判定タイミング信号Ｖｔｍ１が入力され、Ｄフリップフロップ３１６の反転リセット端子ＲＳＴＢには判定信号Ｖｄｅｔ１が入力される。
　上記の構成によれば、Ｄフリップフロップ３１６は、判定タイミング信号Ｖｔｍ１がハイレベルに活性化されたタイミングで、入力端子Ｄに入力された電圧比較器ＣＭＰ２の比較結果を表す論理値を保持する。Ｄフリップフロップ３１６は、保持した論理値を出力端子Ｑから中断信号Ｖｓｔｏｐ１として出力する。したがって、参照電圧３１７が容量素子１０２の電圧Ｖｐｌｓ１より大きい場合には、ハイレベルの中断信号Ｖｓｔｏｐ１がＤフリップフロップ３１６から出力されることになる。判定信号Ｖｄｅｔ１がハイレベルからローレベルに切り替わったときに、Ｄフリップフロップ３１６がリセットされるので、中断信号Ｖｓｔｏｐ１はローレベルに戻る。
　（選択回路）
　図８は、図１の選択回路２の構成の一例を示す回路図である。図８を参照して、選択回路２は、双方向スイッチ３２１，３２２と、フリップフロップを構成するＮＡＮＤ回路３２３，３２４とを備える。
　双方向スイッチ３２１は、２個のＰＭＯＳ（P-channel　Metal-Oxide-Semiconductor）トランジスタ３２１Ａ，３２１Ｂを逆極性に直列に接続することによって構成される。同様に、双方向スイッチ３２２は、２個のＰＭＯＳトランジスタ３２２Ａ，３２２Ｂを逆極性に直列に接続することによって構成される。選択回路２の出力ノード３２０は、双方向スイッチ３２１を介して容量素子１０２の高電位側ノード１２０に接続されるとともに、双方向スイッチ３２２を介して容量素子２０２の高電位側ノード２２０に接続される。
　ＮＡＮＤ回路３２３の第１の入力端子には判定信号Ｖｄｅｔ１が入力される。ＮＡＮＤ回路３２４の第１の入力端子には判定信号Ｖｄｅｔ２が入力される。ＮＡＮＤ回路３２３の出力端子は、ＮＡＮＤ回路３２４の第２の入力端子に接続されるとともに、双方向スイッチ３２１を構成するＰＭＯＳトランジスタ３２１Ａ，３２１Ｂのゲート端子に接続される。ＮＡＮＤ回路３２４の出力端子は、ＮＡＮＤ回路３２３の第２の入力端子に接続されるとともに、双方向スイッチ３２２を構成するＰＭＯＳトランジスタ３２２Ａ，３２２Ｂのゲート端子に接続される。
　上記の構成によれば、判定信号Ｖｄｅｔ１がハイレベルでありかつ判定信号Ｖｄｅｔ２がローレベルの場合、ＮＡＮＤ回路３２３の出力信号はローレベルになり、ＮＡＮＤ回路３２４の出力信号はハイレベルになる。この結果、双方向スイッチ３２１が導通状態になり、双方向スイッチ３２２が非導通状態になるので、選択回路２の出力ノード３２０からは、容量素子１０２の電圧Ｖｐｌｓ１が出力される。
　逆に、判定信号Ｖｄｅｔ１がローレベルでありかつ判定信号Ｖｄｅｔ２がハイレベルの場合、ＮＡＮＤ回路３２３の出力信号はハイレベルになり、ＮＡＮＤ回路３２４の出力信号はローレベルになる。この結果、双方向スイッチ３２１が非導通状態になり、双方向スイッチ３２２が導通状態になるので、選択回路２の出力ノード３２０からは、容量素子２０２の電圧Ｖｐｌｓ２が出力される。
　（定電圧回路）
　図９は、図１の定電圧回路３の構成の一例を示す回路図である。図９を参照して、定電圧回路３は、ＰＭＯＳトランジスタ３３１、抵抗素子３３２，３３３、差動増幅器ＡＭＰ１、および参照電圧３３４を備える。参照電圧３３４は、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を利用して生成されてもよい。
　ＰＭＯＳトランジスタ３３１のソース端子は、選択回路２の出力ノード３２０に接続される。ＰＭＯＳトランジスタ３３１のドレイン端子は、定電圧回路３の出力ノード３３５に接続されるとともに、直列接続された抵抗素子３３２，３３３を介してグランドＧＮＤに接続される。差動増幅器ＡＭＰ１の非反転入力端子は、抵抗素子３３２，３３３の接続ノード３３６に接続される。
　上記の構成によれば、接続ノード３３６の電圧が参照電圧３３４に等しくなるように負帰還がかかるので、出力ノード３３５から出力される電源電圧Ｖｄｉｇは、電圧Ｖｐｌｓ１／Ｖｐｌｓ２の大きさによらない一定の値になる。
　（ＰＯＲ回路）
　図１０は、図１のＰＯＲ回路４の構成の一例を示す回路図である。図１０を参照して、ＰＯＲ回路４は、抵抗素子３４１およびキャパシタ３４２によって構成されるローパスフィルタ３４０と、電圧比較器ＣＭＰ３と、参照電圧３４３とを備える。参照電圧３４３は、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を利用して生成されてもよい。
　図１０に示すように、定電圧回路３から出力された電源電圧Ｖｄｉｇは、ローパスフィルタ３４０を介して電圧比較器ＣＭＰ３の反転入力端子に入力される。参照電圧３４３は電圧比較器ＣＭＰ３の非反転入力端子に入力される。このような構成によれば、電源電圧Ｖｄｉｇが参照電圧３４３に達するとリセット信号ＲＳＴが解除される。ローパスフィルタ３４０は、定電圧回路３から出力される電源電圧Ｖｄｉｇのノイズおよびオーバーシュートを抑制するために設けられている。
　実施の形態２．
　［バッテリレス多回転エンコーダの構成］
　図１１は、実施の形態２によるバッテリレス多回転エンコーダＥＮＣ２の回路ブロック図である。図１１のバッテリレス多回転エンコーダＥＮＣ２の半導体装置ＳＤ２は、電荷量判定回路１０４，２０４に代えてピーク判定回路１０６，２０６を備える点で、図１のバッテリレス多回転エンコーダＥＮＣ１の半導体装置ＳＤ１と異なる。電圧判定回路１０３とピーク判定回路１０６とによって判定回路１３０が構成され、電圧判定回路２０３とピーク判定回路２０６とによって判定回路２３０が構成される。
　ピーク判定回路１０６には、容量素子１０２の電圧Ｖｐｌｓ１と、基準電圧生成回路１０５から出力された基準電圧Ｖｒｅｆ１とが入力される。ピーク判定回路１０６は、容量素子１０２の電圧Ｖｐｌｓ１のピーク値が判定電圧ＶＰに達したという第２の判定条件が満たされているか否かを判定し、判定結果を表す判定信号Ｖｐｅａｋ１をデジタル処理回路６に出力する。
　同様に、ピーク判定回路２０６には、容量素子２０２の電圧Ｖｐｌｓ２と、基準電圧生成回路２０５から出力された基準電圧Ｖｒｅｆ２とが入力される。ピーク判定回路２０６は、容量素子２０２の電圧Ｖｐｌｓ２のピーク値が判定電圧ＶＰに達したという第２の判定条件が満たされているか否かを判定し、判定結果を表す判定信号Ｖｐｅａｋ２をデジタル処理回路６に出力する。
　図１１のその他の構成は図１と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　［バッテリレス多回転エンコーダの動作］
　次に、図１１のバッテリレス多回転エンコーダＥＮＣ２の動作について説明する。図１２は、図１１のバッテリレス多回転エンコーダＥＮＣ２の通常処理の一例を示すタイミングチャートである。また、図１３は、図１１のバッテリレス多回転エンコーダＥＮＣ２の中断処理の一例を示すタイミングチャートである。
　図１２および図１３のタイミングチャートは実施の形態１の図２および図３のタイミングチャートにそれぞれ対応しており、ピーク判定回路１０６，２０６によるピーク判定以外の動作は同様になる。実施の形態１において電荷量判定回路１０４，２０４で用いられていた判定タイミング信号Ｖｔｍ１，Ｖｔｍ２は不要である。
　具体的に、ピーク判定回路１０６は、容量素子１０２の電圧Ｖｐｌｓ１のピーク値が判定電圧ＶＰに達したか否かを、発電素子１による発電の開始から継続して監視する。より詳細には、ピーク判定回路１０６は、容量素子１０２の電圧Ｖｐｌｓ１のピーク値が一度でも判定電圧ＶＰを超えると、出力する判定信号Ｖｐｅａｋ１を活性状態（たとえば、ハイレベル）に維持し、ピーク値が一度も判定電圧ＶＰを超えなければ判定信号Ｖｐｅａｋ１を非活性状態（たとえば、ローレベル）に維持する。
　実際上は、容量素子１０２の電圧Ｖｐｌｓ１の波形は、発電時に徐々に上昇してピークに達した後、徐々に下降するという上に凸の波形を有している。したがって、ピーク判定回路１０６は、現時点の容量素子１０２の電圧Ｖｐｌｓ１が少なくとも一時的に判定電圧ＶＰを超えると、判定信号Ｖｐｅａｋ１をローレベルからハイレベルに切り替えて、その後、判定信号Ｖｐｅａｋ１をハイレベルに維持すればよい。
　ピーク判定回路２０６の動作も同様である。具体的に、ピーク判定回路２０６は、容量素子２０２の電圧Ｖｐｌｓ２のピーク値が少なくとも一時的に判定電圧ＶＰを超えると、出力する判定信号Ｖｐｅａｋ２を活性状態（たとえば、ハイレベル）に維持し、ピーク値が一度も判定電圧ＶＰを超えなければ判定信号Ｖｐｅａｋ２を非活性状態（たとえば、ローレベル）に維持する。
　デジタル処理回路６は、書き込み処理を開始する前に、ピーク判定回路１０６，２０６から出力される判定信号Ｖｐｅａｋ１，Ｖｐｅａｋ２を監視する。そして、デジタル処理回路６は、判定信号Ｖｐｅａｋ１，Ｖｐｅａｋ２がハイレベルであれば書き込み処理を開始し、ローレベルであれば書き込み処理を実行しない。判定信号Ｖｐｅａｋ１，Ｖｐｅａｋ２がハイレベルであるか否かを判定するタイミングは、書き込み処理を開始する直前が望ましい。より早いタイミングで判定が行われ、判定後に容量素子１０２，２０２の電圧Ｖｐｌｓ１，Ｖｐｌｓ２がピークに達した場合には、判定からピークに達するまでの間に発電素子１で生成された電荷が考慮されなくなるという不都合がある。
　図１２の場合には、時刻ｔ２１において容量素子１０２の電圧Ｖｐｌｓ１が判定電圧ＶＰに達したため、ピーク判定回路１０６は、判定信号Ｖｐｅａｋ１をローレベルからハイレベルに切り替える。判定信号Ｖｐｅａｋ１は、その後、時刻ｔ６において容量素子１０２の電圧Ｖｐｌｓ１が定電圧回路３の動作下限電圧ＶＬに低下するまでハイレベルで維持される。
　デジタル処理回路６は、更新処理の終了後、書き込み処理を開始する直前の時刻ｔ４において、判定信号Ｖｐｅａｋ１がハイレベルであることを確認すると、書き込み処理を開始する。
　図１３の場合には、発電素子１による発電が開始された後、容量素子１０２の電圧Ｖｐｌｓ１は一度も判定電圧ＶＰに達しないため、ピーク判定回路１０６は、判定信号Ｖｐｅａｋ１をロー（Low）レベルに維持する。
　デジタル処理回路６は、更新処理の終了後、書き込み処理を開始する直前の時刻ｔ４において、判定信号Ｖｐｅａｋ１がローレベルあることを確認すると、書き込み処理を開始せずに、中断処理を実行する。
　［効果と変形例］
　容量素子１０２，２０２の電圧Ｖｐｌｓ１，Ｖｐｌｓ２の波形が滑らかに上昇してピークに到達した後、滑らかに下降する波形の場合には、上記の方法で実施の形態１と同様の効果を得ることができる。しかしながら、電圧Ｖｐｌｓ１，Ｖｐｌｓ２の波形が増減を繰り返す波形の場合には、ピーク値だけで判定しても一連の処理を完了させるのに十分な発電量であるか否か判定できない可能性がある。そこで、デジタル処理回路６は、書き込みエラーを検出する機構を備えているのが望ましい。
　図１４は、書き込みエラーを検出する機構の一例を説明するための図である。書き込み処理の際に不揮発性メモリ７に書き込まれるデータの最初と最後にエラー検出用のビットが設けられる。デジタル処理回路６は、偶数（２ｎ）回目の発電パルスの発生時における書き込みデータの最初と最後のビットに“０”を書き込む。デジタル処理回路６は、奇数（２ｎ＋１）回目の発電パルスの発生時における書き込みデータの最初と最後のビットに“１”を書き込む。
　図１４（Ａ）を参照して、書き込みが正常に行われた場合には、２ｎ＋１回目の発電パルスの発生時における読み出しデータの最初と最後のビットは“０”になり、２（ｎ＋１）回目の発電パルスの発生時における読み出しデータの最初と最後のビットは“１”になる。
　図１４（Ｂ）を参照して、２ｎ＋１回目の書き込みの途中で書き込み動作が止まった場合、書き込みデータの最初のエラー検出用のビットとして“１”が書き込まれるが、書き込みデータの最後のエラー検出用のビットとして“１”は書き込まれない。このため、２（ｎ＋１）回目の発電パルスの発生時における読み出しデータの最初と最後のビットが不一致になる。これにより、書き込み動作が最後まで完了していないことを判別できるので、エラー処理を実行できる。
　なお、上記の書き込みエラーの検出機構は、想定外の電荷消費が発生するような事態に備えて安全のために実施の形態１の半導体装置ＳＤ１のデジタル処理回路６に組み込まれていてもよい。
　［ピーク判定回路の構成例］
　以下、図１１のピーク判定回路１０６，２０６の構成例について説明する。以下に示す回路構成はあくまで一例であって、これに限定されるものではない。上述した機能を有するものであれば、どのような回路構成であっても構わない。
　図１５は、図１１のピーク判定回路１０６の構成の一例を示す回路図である。図１５に示すピーク判定回路１０６では、電圧比較器の閾値がヒステリシスを有する。ピーク判定回路２０６も同様の構成である。
　具体的に、ピーク判定回路２０６は、抵抗素子３５０，３５１，３５２と、電圧比較器ＣＭＰ４と、ＮＯＴ回路３５４と、ＰＭＯＳトランジスタ３５３とを含む。抵抗素子３５０，３５１，３５２は、この順序で容量素子１０２の高電位側ノード１２０とグランドＧＮＤとの間に直列に接続される。電圧比較器ＣＭＰ４の非反転入力端子は抵抗素子３５１と抵抗素子３５２の接続ノード３５６に接続される。電圧比較器ＣＭＰ４の反転入力端子には基準電圧Ｖｒｅｆ１が入力される。ＰＭＯＳトランジスタ３５３は抵抗素子３５０と並列に接続される。電圧比較器ＣＭＰ４の出力端子は、ピーク判定回路１０６の出力ノード３５７に接続されるとともに、ＮＯＴ回路３５４を介してＰＭＯＳトランジスタ３５３のゲート端子に接続される。
　上記の構成によれば、電圧Ｖｐｌｓ１が比較的小さい場合には、電圧比較器ＣＭＰ４の出力はローレベルであり、ＰＭＯＳトランジスタ３５３はオフ状態である。ここで、抵抗素子３５０，３５１，３５２の抵抗値をそれぞれｒ０，ｒ１，ｒ２とすると、電圧比較器ＣＭＰ４は、電圧Ｖｐｌｓ１を第１の閾値Ｖｒｅｆ１×（ｒ０＋ｒ１＋ｒ２）／ｒ２と比較する。
　次に、電圧Ｖｐｌｓ１が上記の第１の閾値を超えると、電圧比較器ＣＭＰ４の出力がハイレベルになり、ＰＭＯＳトランジスタ３５３はオン状態になる。この場合、電圧比較器ＣＭＰ４は、電圧Ｖｐｌｓ１を第２の閾値Ｖｒｅｆ１×（ｒ１＋ｒ２）／ｆ２と比較する。第２の閾値は第１の閾値よりも小さいので、電圧比較器ＣＭＰ４の出力がハイレベルの状態が維持される。同様の効果は、電圧比較器ＣＭＰ４の出力にラッチ回路を付加することによっても得られる。
　図１６は、図１１のピーク判定回路１０６の構成の他の一例を示す回路図である。図１６のピーク判定回路１０６は、ピーク検波回路によって電圧Ｖｐｌｓ２のピークの高さを検出し、検出されたピークの高さを参照電圧と比較する。ピーク判定回路２０６も同様の構成である。
　具体的に、ピーク判定回路１０６は、ピーク検波回路３６０と、電圧比較器ＣＭＰ５と、参照電圧３６４とを含む。ピーク検波回路３６０は、ダイオード３６１と、ＮＭＯＳトランジスタ３６２と、キャパシタ３６３とを含む。参照電圧３６４は、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２を利用して生成されてもよい。
　ダイオード３６１のアノードは、容量素子１０２の高電位側ノード１２０に接続され、ダイオード３６１のカソードは、キャパシタ３６３を介してグランドＧＮＤに接続される。この構成により、電圧Ｖｐｌｓ１がピークに達するまでの間は、電圧Ｖｐｌｓ１がキャパシタ３６３に保持される。ＮＭＯＳトランジスタ３６２のゲート端子にはリセット信号ＲＳＴ１が入力されることにより、キャパシタ３６３の電圧がリセットされる。電圧比較器ＣＭＰ５は、キャパシタ３６３の電圧と参照電圧３６４とを比較し、キャパシタ３６３の電圧が参照電圧３６４を超えた場合に判定信号Ｖｐｅａｋ１をハイレベルにする。
　実施の形態３．
　［バッテリレス多回転エンコーダの構成］
　図１７は、実施の形態３によるバッテリレス多回転エンコーダＥＮＣ３の回路ブロック図である。図１７のバッテリレス多回転エンコーダＥＮＣ３の半導体装置ＳＤ３は、以下の点で図１のバッテリレス多回転エンコーダＥＮＣ１の半導体装置ＳＤ１と異なる。
　まず、選択回路２、電圧判定回路１０３、電荷量判定回路１０４、および基準電圧生成回路１０５が共通に接続される接続ノード１２１と、容量素子１０２の高電位側ノード１２０との間に昇圧回路１０７が設けられる。同様に、選択回路２、電圧判定回路２０３、電荷量判定回路２０４、および基準電圧生成回路２０５が共通に接続される接続ノード２２１と、容量素子２０２の高電位側ノード２２０との間に昇圧回路２０７が設けられる。
　さらに、上記の接続ノード１２１とグランドＧＮＤとの間に別の容量素子１０８が接続される。同様に、上記の接続ノード２２１とグランドＧＮＤとの間に別の容量素子２０８が接続される。
　昇圧回路１０７は、容量素子１０２の電圧Ｖ１を昇圧することにより電圧Ｖｐｌｓ１を生成する。電圧Ｖｐｌｓ１は電荷として容量素子１０８に蓄えられる。定電圧回路３は、容量素子１０８の電圧Ｖｐｌｓ１から電源電圧Ｖｄｉｇを生成する。同様に、昇圧回路２０７は、容量素子２０２の電圧Ｖ２を昇圧することにより電圧Ｖｐｌｓ２を生成する。電圧Ｖｐｌｓ２は電荷として容量素子２０８に蓄えられる。定電圧回路３は、容量素子２０８の電圧Ｖｐｌｓ２から電源電圧Ｖｄｉｇを生成する。
　昇圧回路１０７，２０７の構成は特に限定されない。たとえば、電流を電圧に変換するためのバッファアンプを介して、絶縁型または非絶縁型のＤＣ／ＤＣコンバータが接続される構成であってもよい。
　図１７のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図１７の昇圧回路１０７，２０７および容量素子１０８，２０８は、図１１に示す実施の形態２のバッテリレス多回転エンコーダＥＮＣ２の半導体装置ＳＤ２と組み合わせることもできる。
　［バッテリレス多回転エンコーダの動作］
　図１８は、図１７のバッテリレス多回転エンコーダＥＮＣ３の通常処理の一例を示すタイミングチャートである。図１８のタイミングチャートは、容量素子１０２の電圧Ｖ１を昇圧することによって得られた電圧Ｖｐｌｓ１が定電圧回路３を駆動するのに用いられる点で、図２のタイミング図と異なるが、図１８のその他の点は図２の場合と同様である。図１８において、図２と同一または相当する部分には同一の参照符号が付されている。
　具体的に、昇圧された電圧Ｖｐｌｓ１が電圧判定回路１０３の判定電圧ＶＤに到達したことによって、定電圧回路３が動作を開始する。これによって、デジタル処理回路６は読み出し処理および更新処理を実行する。
　さらに、判定タイミング信号Ｖｔｍ１がローレベルからハイレベルに切り替わるタイミング（時刻ｔ４）において、電荷量判定回路１０４は、昇圧された電圧Ｖｐｌｓ１に対応する電荷量が判定値以上であるか否かを判定する。この結果、昇圧された電圧Ｖｐｌｓ１に対応する電荷量が判定値以上の場合に、デジタル処理回路６は書き込み処理を実行して一連の処理を完了する。一方、昇圧された電圧Ｖｐｌｓ１に対応する電荷量が判定値未満の場合には、図３を参照して説明したように、デジタル処理回路６は更新したデータを不揮発性メモリ７に書き込まずに中断処理を実行する。
　このように、発電素子１に直接的に接続された容量素子１０２，２０２の電圧Ｖ１，Ｖ２ではなく、その電圧を昇圧した電圧Ｖｐｌｓ１，Ｖｐｌｓ２が、読み出し処理を開始するのに十分な電圧であるか否かが判定され、書き込み処理を実行するのに十分な電荷量に対応しているか否かが判定される。
　［実施の形態３の効果］
　上記のとおり、実施の形態３のバッテリレス多回転エンコーダＥＮＣ３によれば、発電素子１に直接接続された容量素子１０２，２０２の電圧Ｖ１，Ｖ２が低くても、定電圧回路３を駆動するのに十分な昇圧電圧Ｖｐｌｓ１，Ｖｐｌｓ２が得られ、デジタル処理回路６が処理を開始できるようになる。この結果、発電素子１に印加される電圧を低く抑えることができるので、発電素子１に発生する逆方向電流が抑制され、より多くの電荷を利用できる。
　また、昇圧回路１０７，２０７の出力側の容量素子１０８，２０８の静電容量を小さくしても、発電素子１に印加される電圧は大きくならない。このため、容量素子１０８，２０８の静電容量を小さくできる。これにより、図４を参照して説明した「使用不可電荷」、すなわち（容量素子の静電容量）×（定電圧回路の動作下限電圧）を減らすことができるので、より多くの電荷を使用できるようになる。ただし、昇圧回路１０７，２０７の電力変換効率によっては、昇圧回路１０７，２０７でかなりの電荷を失うことになる点に注意しなければならない。したがって、上記の効果による使用可能な電荷量の増加分が昇圧回路１０７，２０７での電荷の減少分よりも大きければ、発電素子１で生成された電荷をより効率的に使用できる。
　実施の形態４．
　［バッテリレス多回転エンコーダの構成］
　図１９は、実施の形態４によるバッテリレス多回転エンコーダＥＮＣ４の回路ブロック図である。実施の形態４では、容量素子を用いた簡易的な昇圧回路の例が示されている。
　具体的に、図１９のバッテリレス多回転エンコーダＥＮＣ４の半導体装置ＳＤ４は、別の容量素子１０９，２０９と可変電圧器１１０，２１０とをさらに含む点で図１のバッテリレス多回転エンコーダＥＮＣ１の半導体装置ＳＤ１と異なる。
　容量素子１０９の一端は容量素子１０２の高電位側ノード１２０に接続され、容量素子１０９の他端は可変電圧器１１０を介してグランドＧＮＤに接続される。すなわち、容量素子１０９および可変電圧器１１０の直列接続体は容量素子１０２と並列に接続される。同様に、容量素子２０９の一端は容量素子２０２の高電位側ノード２２０に接続され、容量素子２０９の他端は可変電圧器２１０を介してグランドＧＮＤに接続される。すなわち、容量素子２０９および可変電圧器２１０の直列接続体は容量素子２０２と並列に接続される。
　可変電圧器１１０は、デジタル処理回路６から受けた昇圧信号Ｖｕｐ１が活性状態（たとえば、ハイレベル）になると、出力電圧を増加させる。同様に、可変電圧器２１０は、デジタル処理回路６から受けた昇圧信号Ｖｕｐ２が活性状態（たとえば、ハイレベル）になると、出力電圧を増加させる。
　図１９のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図１９の容量素子１０９，２０９および可変電圧器１１０，２１０は、図１１に示す実施の形態２のバッテリレス多回転エンコーダＥＮＣ２の半導体装置ＳＤ２と組み合わせることもできる。
　［バッテリレス多回転エンコーダの動作］
　図２０は、図１９のバッテリレス多回転エンコーダＥＮＣ４の通常処理の一例を示すタイミングチャートである。図２０のタイミングチャートは図２の実施の形態１の場合のタイミングチャートに対応するものであるので、対応する部分にはついては図２と同じ参照符号が付されている。
　実施の形態１の場合と同様に、発電素子１において電流パルスが発生すると、その電流パルスの向きと整流回路１０１，２０１の働きによって選択的に電流の流れる経路が決まる。整流回路１０１が有効な向きに電流が流れた場合は、容量素子１０２，１０９に電荷が供給されて、高電位側ノード１２０の電圧Ｖｐｌｓ１が上昇する。このとき、可変電圧器１１０の出力電圧は、ＧＮＤレベルもしくは低電圧に保たれる。
　時刻ｔ１において、高電位側ノード１２０の電圧Ｖｐｌｓ１が判定電圧ＶＤに達すると、実施の形態１の場合と同様に電圧判定回路１０３は、判定信号Ｖｄｅｔ１をローレベルからハイレベルに切り替える。これにより、選択回路２は電圧Ｖｐｌｓ１を定電圧回路３に供給し、定電圧回路３は供給された電圧Ｖｐｌｓ１から電源電圧Ｖｄｉｇを生成する。
　時刻ｔ２に電源電圧Ｖｄｉｇが規定の電圧に達したことによってリセット信号ＲＳＴが解除されると、実施の形態１の場合と同様にデジタル処理回路６は、一連の処理（読み出し、更新、書き込み）を開始する。
　デジタル処理回路６は、電荷量判定回路１０４に送信する判定タイミング信号Ｖｔｍ１をローレベルからハイレベルに切り替える時刻ｔ４よりも前の時刻ｔ３１に、昇圧信号Ｖｕｐ１をローレベルからハイレベルに切り替える。これにより、可変電圧器１１０の出力電圧が上昇し、この出力電圧の上昇によって高電位側ノード１２０の電圧Ｖｐｌｓ１が増加するので、デジタル処理回路６によって処理可能な電荷量を増加させることができる。
　次の時刻ｔ４において、デジタル処理回路６は判定タイミング信号Ｖｔｍ１をローレベルからハイレベルに切り替える。判定タイミング信号Ｖｔｍ１に応答して、電荷量判定回路１０４は、高電位側ノード１２０の電圧Ｖｐｌｓ１に対応する電荷量が判定値以上であるか否かを判定する。この結果、電圧Ｖｐｌｓ１に対応する電荷量が判定値以上の場合に、デジタル処理回路６は書き込み処理を実行して一連の処理を完了する。一方、電圧Ｖｐｌｓ１に対応する電荷量が判定値未満の場合には、図３を参照して説明したように、デジタル処理回路６は更新したデータを不揮発性メモリ７に書き込まずに中断処理を実行する。
　以上、整流回路１０１が有効になる方向に電流パルスが流れた場合について説明したが、整流回路２０１が有効になる方向に電流パルスが流れた場合も半導体装置ＳＤ４の動作は同様である。
　また、上記では、デジタル処理回路６が昇圧信号Ｖｕｐ１を出力することにより可変電圧器１１０が出力電圧の切り替えを行う場合について説明したが、デジタル処理回路６以外の他の回路が昇圧信号Ｖｕｐ１を出力してもよい。
　［実施の形態４の効果］
　以下、可変電圧器１１０の出力電圧の増加によって、処理可能な電荷量をどの程度増加させることができるかについて説明する。以下の説明は、整流回路２０１が有効になることによって容量素子２０２，２０９に電荷が蓄積される場合に、可変電圧器２１０の出力電圧を増加させる場合も同様である。
　可変電圧器１１０の出力電圧の上昇分をΔＶとし、容量素子１０２の静電容量をＣ１０２とし、容量素子１０９の静電容量をＣ１０９とすれば、高電位側ノード１２０の電圧Ｖｐｌｓ１の上昇分ΔＶｐｌｓ１は、
　ΔＶｐｌｓ１＝Ｃ１０９×ΔＶ／（Ｃ１０２＋Ｃ１０９）　　…(1)
で表される。この高電位側ノード１２０の電圧の上昇分ΔＶｐｌｓ１は、デジタル処理回路６が処理に使える電荷がΔＶｐｌｓ１×（Ｃ１０２＋Ｃ１０９）だけ増えたことを意味している。
　［可変電圧器１１０，２１０の構成例］
　以下、図１９の可変電圧器１１０，２１０の構成例について説明する。以下に示す回路構成はあくまで一例であって、これに限定されるものではない。上述した機能を有するものであれば、どのような回路構成であっても構わない。
　図２１は、図１９の可変電圧器１１０の構成の一例を示す回路図である。図２１には、図１９の容量素子１０２，１０９も示されている。可変電圧器２１０の構成も同様である。
　具体的に、可変電圧器１１０は、ＮＭＯＳトランジスタ３７０と、電圧バッファ３７１と、抵抗素子３７２，３７３とを含む。電圧バッファ３７１の出力端子は、容量素子１０９を介して容量素子１０２の高電位側ノード１２０に接続される。図２２を参照して後述するように、電圧バッファ３７１の電源端子には容量素子１０２の電圧Ｖｐｌｓ１と異なる電圧Ｖｂｕｆが供給される。電圧バッファ３７１の入力端子は、抵抗素子３７２を介して高電位側ノード１２０に接続されるとともに、抵抗素子３７３を介してグランドＧＮＤに接続される。さらに、抵抗素子３７３と並列にＮＭＯＳトランジスタ３７０が接続される。ＮＭＯＳトランジスタ３７０のゲート端子には昇圧信号Ｖｕｐ１の反転信号（／Ｖｕｐ１）が入力される。
　図２２は、図２１の電圧バッファ３７１の電源端子への電圧Ｖｂｕｆの供給方法の一例を説明するための図である。図２２に示すように、発電素子１に接続された容量素子１０２，２０２とは別に容量素子４０２が設けられる。容量素子１０２の高電位側ノード２２０と容量素子４０２の高電位側ノード４２０との間にスイッチ３８０が接続され、容量素子２０２の高電位側ノード２２０と容量素子４０２の高電位側ノード４２０との間にスイッチ３８１が接続される。容量素子１０２，２０２，４０２の低電位側ノードはグランドＧＮＤに接続される。
　デジタル処理回路６は、容量素子１０２に蓄積された電荷を用いて一連の処理を実行した場合には、一連の処理の終了後に対応するスイッチ３８０を一定期間オンすることにより、処理で残った残電荷を容量素子４０２に移動させる。同様に、デジタル処理回路６は、容量素子２０２に蓄積された電荷を用いて一連の処理を実行した場合には、一連の処理の終了後に対応するスイッチ３８１を一定期間オンすることにより、処理で残った残電荷を容量素子４０２に移動させる。初期状態では、容量素子４０２に電荷は存在しないが、連続動作を行えば容量素子４０２に電荷を保持できる。容量素子４０２に発生した電圧Ｖｂｕｆを電圧バッファ３７１の電源電圧として用いることにより、残電荷を再利用できる。
　なお、容量素子４０２は、容量素子１０２，２０２に代えて容量素子１０９，２０９とスイッチを介して接続されていてもよいし、容量素子１０２，２０２と容量素子１０９，２０９との両方にスイッチを介して接続されていてもよい。同様に、図１７の半導体装置ＳＤ３においても、容量素子１０２，２０２と容量素子１０８，２０８との少なくとも一方と一時的に接続されるように構成された残電荷の蓄積用の容量素子４０２を設けてもよい。この場合、図１７の昇圧回路１０７，２０７は、容量素子４０２の電圧を電源電圧として動作する。
　上記の可変電圧器１１０の構成によれば、昇圧信号Ｖｕｐ１がローレベルのとき、ＮＭＯＳトランジスタ３７０がオン状態になり、これにより、電圧バッファ３７１の入力端子がグランド電位になり、容量素子１０９の低電位側ノードがグランドレベルになる。この場合、容量素子１０２および容量素子１０９に発電素子１によって発生した電荷が蓄積される。
　昇圧信号Ｖｕｐ１がハイレベルになると、ＮＭＯＳトランジスタ３７０がオフ状態になり、これにより、電圧バッファ３７１の入力端子の電圧は、容量素子１０２の電圧を抵抗素子３７２，３７３で分圧した分圧電圧まで上昇する。この結果、容量素子１０２の電圧を抵抗素子３７２，３７３で分圧した分圧電圧が、電圧バッファ３７１を介して容量素子１０９の電圧に加算される。
　実施の形態５．
　［バッテリレス多回転エンコーダの構成］
　図２３は、実施の形態５によるバッテリレス多回転エンコーダＥＮＣ５の回路ブロック図である。実施の形態５は、実施の形態４の変形例であり、発電素子１の発電の終了後に可変電圧器１１０，２１０が出力電圧を切り替えるように構成されている点に特徴がある。
　具体的に、図２３のバッテリレス多回転エンコーダＥＮＣ５の半導体装置ＳＤ５は、容量素子１０２の高電位側ノード１２０と容量素子１０９の高電位側ノード１２２との間に電流判定回路１１１をさらに備え、かつ容量素子２０２の高電位側ノード２２０と容量素子２０９の高電位側ノード２２２との間に電流判定回路２１１をさらに備える点で図１のバッテリレス多回転エンコーダＥＮＣ１の半導体装置ＳＤ１と異なる。
　電流判定回路１１１は、容量素子１０２の高電位側ノード１２０と容量素子１０９の高電位側ノード１２２との間に流れる電流の有無を判定する。電流判定回路１１１は、この電流がゼロになった後に可変電圧器１１０の出力電圧を増加させるように、制御信号を可変電圧器１１０に出力する。
　一例として、電流判定回路１１１は、抵抗素子１１１Ａと電圧比較器１１１Ｂとを含む。抵抗素子１１１Ａは、容量素子１０２の高電位側ノード１２０と容量素子１０９の高電位側ノード１２２との間に接続される。電圧比較器１１１Ｂは、抵抗素子１１１Ａの両端に生じる電圧を比較することにより、抵抗素子１１１Ａに生じる電圧がゼロであるか否かを判定する。なお、電流判定回路１１１の構成は、このような構成に限定されるものではない。
　同様に、電流判定回路２１１は、容量素子２０２の高電位側ノード２２０と容量素子２０９の高電位側ノード２２２との間に流れる電流の有無を判定する。電流判定回路２１１は、この電流がゼロになった後に可変電圧器２１０の出力電圧を増加させるように、制御信号を可変電圧器２１０に出力する。
　一例として、電流判定回路２１１は、抵抗素子２１１Ａと電圧比較器２１１Ｂとを含む。抵抗素子２１１Ａは、容量素子２０２の高電位側ノード２２０と容量素子２０９の高電位側ノード２２２との間に接続される。電圧比較器２１１Ｂは、抵抗素子２１１Ａの両端に生じる電圧を比較することにより、抵抗素子２１１Ａに生じる電圧がゼロであるか否かを判定する。なお、電流判定回路２１１の構成は、このような構成に限定されるものではない。
　図２３のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図２３の容量素子１０９，２０９、可変電圧器１１０，２１０、および電流判定回路１１１，２１１は、図１１に示す実施の形態２のバッテリレス多回転エンコーダＥＮＣ２の半導体装置ＳＤ２と組み合わせることもできる。
　［バッテリレス多回転エンコーダの動作］
　図２４は、図２３のバッテリレス多回転エンコーダＥＮＣ５の通常処理の一例を示すタイミングチャートである。
　図２４のタイミングチャートは、実施の形態４の図２０のタイミングチャートに対応するものであるが、デジタル処理回路６から出力される昇圧信号Ｖｕｐ１に代えて、電流判定回路１１１の判定結果を表す出力信号が用いられる点で図２０のタイミングチャートと異なる。図２４のその他の点は、図２０と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
　発電素子１の発電中に可変電圧器１１０，２１０が昇圧すると、発電素子１に印加される電圧が上昇するので、逆方向電流によって発電が阻害されることになる。これを防止するために、実施の形態５では、発電素子１の発電が終わってから可変電圧器１１０，２１０が昇圧する。具体的に、電流判定回路１１１は、容量素子１０２の高電位側ノード１２０から容量素子１０９の高電位側ノード１２２の方向に流れる電流がゼロになることを検出することによって発電素子１の発電の終了を判定する。
　図２４の場合には、電流判定回路１１１は、容量素子１０２の高電位側ノード１２０から容量素子１０９の高電位側ノード１２２の方向に流れる電流を検出している場合に、ハイレベルの信号を出力する。電流判定回路１１１は、当該電流がゼロになるとローレベルの信号を出力する。可変電圧器１１０は、電流判定回路１１１の出力がハイレベルからローレベルに切り替わる時刻ｔ３１に、出力電圧を上昇させる。
　［実施の形態５の効果］
　以上のとおり、実施の形態５のバッテリレス多回転エンコーダＥＮＣ５によれば、発電素子１の発電が終わった後に可変電圧器１１０，２１０の出力電圧が上昇する。したがって、高電位側ノード１２０，２２０の電圧増加に起因して生じる発電素子１の逆方向電流の増加を抑えた上で、実施の形態４の場合と同様にデジタル処理回路６での処理に用いることができる有効電荷量を増加させることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　発電素子、２　選択回路、３　定電圧回路、４　ＰＯＲ回路、５　発振回路、６　デジタル処理回路、７　不揮発性メモリ回路、１０１，２０１　整流回路、１０２，１０８，１０９，２０２，２０８，２０９　容量素子、１０３，２０３　電圧判定回路、１０４，２０４　電荷量判定回路、１０５，２０５　基準電圧生成回路、１０６，２０６　ピーク判定回路、１０７，２０７　昇圧回路、１１０，２１０　可変電圧器、１１１，２１１　電流判定回路、１２０，１２２，２２０，２２２　高電位側ノード、１３０，２３０　判定回路、ＥＮＣ１～ＥＮＣ５　バッテリレス多回転エンコーダ、ＧＮＤ　グランド、ＲＳＴ　リセット信号、ＳＤ１～ＳＤ５　半導体装置。

Claims (18)

  1. 　発電素子が発生する電流パルスによって動作する半導体装置であって、
    　前記電流パルスによって一連の処理を実行する処理回路と、
    　前記発電素子の発電量が十分か否かを判定する判定回路とを備え、
    　前記判定回路は、前記一連の処理の開始前かつ前記発電素子による前記電流パルスの発生中に第１の判定条件が満たされているか否かを判定し、前記一連の処理の実行中に第２の判定条件が満たされているか否かを判定し、
    　前記処理回路は、前記第１の判定条件が満たされていれば前記一連の処理を開始し、前記第２の判定条件が満たされていなければ前記一連の処理を中断する、半導体装置。
  2. 　前記半導体装置は、前記電流パルスを蓄積する第１の容量素子をさらに備え、
    　前記処理回路は、前記第１の容量素子の高電位側ノードの電圧によって前記一連の処理を実行する、請求項１に記載の半導体装置。
  3. 　前記半導体装置は、
    　第１の容量素子と、
    　前記電流パルスを蓄積する第２の容量素子と、
    　前記第２の容量素子の電圧を昇圧して前記第１の容量素子に出力する昇圧回路とをさらに備え、
    　前記処理回路は、前記第１の容量素子の高電位側ノードの電圧によって前記一連の処理を実行する、請求項１に記載の半導体装置。
  4. 　前記半導体装置は、第３の容量素子をさらに備え、
    　前記第３の容量素子は前記一連の処理の終了後に前記第１の容量素子および前記第２の容量素子の少なくとも一方に一時的に接続されるように構成され、これにより、前記少なくとも一方の容量素子の残電荷が前記第３の容量素子に移動し、
    　前記昇圧回路は、前記第３の容量素子の電圧を電源電圧として動作する、請求項３に記載の半導体装置。
  5. 　前記半導体装置は、
    　前記電流パルスを蓄積する第１の容量素子および第２の容量素子と、
    　前記第１の容量素子の低電位側ノードとグランドとの間に接続された可変電圧器とをさらに備え、
    　前記可変電圧器の出力電圧は、前記第１の判定条件の判定後かつ前記第２の判定条件の判定前に増加し、
    　前記処理回路は、前記第１の容量素子の高電位側ノードの電圧によって前記一連の処理を実行する、請求項１に記載の半導体装置。
  6. 　前記第１の容量素子の高電位側ノードと前記第２の容量素子の高電位側ノードとの間に流れる電流の有無を判定する電流判定回路をさらに備え、
    　前記可変電圧器の出力電圧は、前記電流判定回路によって前記第１の容量素子の高電位側ノードと前記第２の容量素子の高電位側ノードとの間に流れる電流がゼロになったと判定されたときに増加する、請求項５に記載の半導体装置。
  7. 　前記半導体装置は、第３の容量素子をさらに備え、
    　前記第３の容量素子は、前記一連の処理の終了後に前記第１の容量素子および前記第２の容量素子の少なくとも一方に一時的に接続されるように構成され、これにより、前記少なくとも一方の容量素子の残電荷が前記第３の容量素子に移動し、
    　前記可変電圧器は、前記第３の容量素子の電圧を電源電圧として動作する、請求項５または６に記載の半導体装置。
  8. 　前記第１の判定条件が満たされた場合に、前記第１の容量素子の高電位側ノードの電圧から一定の電源電圧を生成する定電圧回路をさらに備え、
    　前記処理回路は、前記電源電圧によって動作する、請求項２～７のいずれか１項に記載の半導体装置。
  9. 　前記第１の判定条件は、前記第１の容量素子の高電位側ノードの電圧が第１の判定値以上であることを含む、請求項２～８のいずれか１項に記載の半導体装置。
  10. 　前記第２の判定条件は、前記第１の容量素子に蓄えられている電荷量が第２の判定値以上であることを含む、請求項９に記載の半導体装置。
  11. 　前記第２の判定条件は、前記第１の容量素子の高電位側ノードの電圧のピーク値が第２の判定値以上であることを含む、請求項９に記載の半導体装置。
  12. 　前記第２の判定条件は、前記第１の容量素子の高電位側ノードの電圧が第２の判定値を少なくとも一時的に超えることを含む、請求項９に記載の半導体装置。
  13. 　前記一連の処理は、第１の処理と前記第１の処理の完了後に実行される第２の処理とを含み、
    　前記第１の判定値は、前記第１の処理を完了するのに必要な発電量に基づき、
    　前記第２の判定値は、前記第２の処理を完了するのに必要な発電量に基づき、
    　前記処理回路は、前記第１の処理の完了後に前記第２の判定条件が満たされていなければ、前記第２の処理を実行しない、請求項１０～１２のいずれか１項に記載の半導体装置。
  14. 　前記半導体装置は、不揮発性メモリをさらに備え、
    　前記第１の処理は、前記不揮発性メモリからデータを読み出す処理と、前記読み出したデータを更新する処理とを含み、
    　前記第２の処理は、前記更新されたデータを前記不揮発性メモリに書き込む処理を含む、請求項１３に記載の半導体装置。
  15. 　前記処理回路は、前記第１の処理の完了後に前記第２の判定条件が満たされていなければ、エラー情報を前記不揮発性メモリに書き込む、請求項１４に記載の半導体装置。
  16. 　前記不揮発性メモリに書き込まれる前記更新されたデータの最初と最後にエラー検出用のビットを含む、請求項１４または１５に記載の半導体装置。
  17. 　回転軸のまわりに位相角をずらして配置された前記発電素子としての複数の発電素子と、
    　前記複数の発電素子の各々が発生する電流パルスによって動作する請求項１～１６のいずれか１項に記載の半導体装置とを備え、
    　前記複数の発電素子の各々は電磁誘導を利用して発電するコイルを含む、バッテリレス多回転エンコーダ。
  18. 　前記一連の処理は、前記発生した電流パルスの数をカウントする処理を含み、
    　前記処理回路は、前記一連の処理を中断した場合に、前記電流パルスのカウント数を補正する、請求項１７に記載のバッテリレス多回転エンコーダ。
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