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WO2024203303A1 - アッテネータ回路及び出力負荷回路 - Google Patents

アッテネータ回路及び出力負荷回路 Download PDF

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Publication number
WO2024203303A1
WO2024203303A1 PCT/JP2024/009643 JP2024009643W WO2024203303A1 WO 2024203303 A1 WO2024203303 A1 WO 2024203303A1 JP 2024009643 W JP2024009643 W JP 2024009643W WO 2024203303 A1 WO2024203303 A1 WO 2024203303A1
Authority
WO
WIPO (PCT)
Prior art keywords
variable
potential point
circuit
fet
current source
Prior art date
Application number
PCT/JP2024/009643
Other languages
English (en)
French (fr)
Inventor
慎 田部井
史俊 出利葉
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Publication of WO2024203303A1 publication Critical patent/WO2024203303A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/24—Frequency-independent attenuators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/28—Impedance matching networks

Definitions

  • This disclosure relates to an attenuator circuit and an output load circuit.
  • An impedance matching circuit or an attenuator circuit is connected in front of the power amplifier circuit of a PA (Power Amplifier) or LNA (Low Noise Amplifier) that amplifies the power of a high-frequency signal (for example, Patent Document 1).
  • PA Power Amplifier
  • LNA Low Noise Amplifier
  • CMOS transistors and bipolar transistors used as power amplifier elements in PAs and LNAs varies depending on the temperature characteristics of mutual conductance (gm) and current amplification factor ( ⁇ ). Specifically, the gain decreases in high temperature environments. It is possible to offset the gain fluctuation caused by the temperature characteristics of the power amplifier element by increasing the drive current of the power amplifier element at high temperatures, but in this case, the temperature will rise further as the drive current increases, which can be a factor in degrading the performance of the power amplifier circuit, including the power amplifier element and peripheral circuit elements. Furthermore, the increased current consumption at high temperatures can also be a factor in increasing the operating costs of the power amplifier circuit.
  • the present disclosure has been made in consideration of the above, and aims to realize an attenuator circuit that can compensate for gain fluctuations caused by the temperature characteristics of a power amplifier element while suppressing performance degradation.
  • the attenuator circuit of one aspect of the present disclosure comprises an input/output circuit provided in a stage preceding a power amplifier, and a first control circuit that controls the gain of the input/output circuit, the input/output circuit comprising at least a first resistor electrically connected between an input terminal and an output terminal, and a first FET electrically connected between the output terminal and a reference potential point, the first control circuit comprising at least a second FET having approximately the same on-resistance as the first FET when the same gate bias voltage as the first FET is applied, and the gate of the first FET and the gate of the second FET are electrically connected.
  • the gate bias voltage of the first FET can be controlled by controlling the on-resistance of the second FET. This makes it possible to control the insertion loss of the power amplifier and offset the gain fluctuation of the power amplifier caused by the temperature characteristics of the power amplification element.
  • An output load circuit includes an output matching circuit provided in a subsequent stage of a power amplifier, a capacitor and a third FET connected in series between the output of the output matching circuit and a reference potential point, and a second control circuit that controls the impedance of the output matching circuit, the second control circuit including at least a fourth FET having approximately the same on-resistance as the third FET when the same gate bias voltage as the third FET is applied, and the gate of the third FET and the gate of the fourth FET are electrically connected.
  • the gate bias voltage of the third FET can be controlled by controlling the on-resistance of the fourth FET. This allows the impedance of the output load circuit to be controlled, and the impedance of the output load circuit can be optimized according to the temperature characteristics of the power amplifier element.
  • an attenuator circuit and an output load circuit that can compensate for gain fluctuations caused by the temperature characteristics of a power amplifier element while suppressing performance degradation.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a power amplifier circuit showing an application example of an attenuator circuit according to an embodiment.
  • FIG. 2A is a block diagram showing a first modified example of the input/output circuit.
  • FIG. 2B is a block diagram showing a second modified example of the input/output circuit.
  • FIG. 2C is a block diagram showing a third modified example of the input/output circuit.
  • FIG. 3 is a block diagram illustrating an example of the configuration of the first control circuit according to the first embodiment.
  • FIG. 4 is a block diagram illustrating an example of the configuration of a variable current source of the first control circuit according to the first embodiment.
  • FIG. 5 is a block diagram showing an example of the configuration of a PTAT current source.
  • FIG. 1 is a diagram showing an example of a schematic configuration of a power amplifier circuit showing an application example of an attenuator circuit according to an embodiment.
  • FIG. 2A is a block diagram showing a first modified
  • FIG. 6 is a diagram showing an example of temperature characteristics of each current in the first control circuit.
  • FIG. 7 is a diagram showing an example of the temperature characteristic of the insertion loss in the input/output circuit.
  • FIG. 8 is a diagram showing an example of temperature characteristics of the input/output gain in the power amplifier circuit.
  • FIG. 9 is a block diagram illustrating an example of the configuration of a first control circuit according to the second embodiment.
  • FIG. 10 is a block diagram illustrating a configuration example of a variable current source of a first control circuit according to the second embodiment.
  • FIG. 11 is a block diagram illustrating an example of the configuration of a first control circuit according to the third embodiment.
  • FIG. 12 is a block diagram illustrating a configuration example of a variable current source of a first control circuit according to the third embodiment.
  • FIG. 13 is a diagram showing an example of a schematic configuration of a power amplifier circuit showing an application example of the output load circuit according to the embodiment.
  • FIG. 14 is a block diagram showing a modified example of the impedance adjustment circuit.
  • FIG. 15 is a block diagram illustrating an example of the configuration of a second control circuit according to the fourth embodiment.
  • FIG. 16 is a block diagram illustrating a configuration example of a variable current source of a second control circuit according to the fourth embodiment.
  • FIG. 17 is a block diagram showing an example of the configuration of a PTAT current source.
  • FIG. 18 is a block diagram illustrating an example of the configuration of a second control circuit according to the fifth embodiment.
  • FIG. 19 is a block diagram illustrating a configuration example of a variable current source of a second control circuit according to the fifth embodiment.
  • FIG. 20 is a block diagram illustrating an example of the configuration of a second control circuit according to the sixth embodiment.
  • FIG. 21 is a block diagram illustrating a configuration example of a variable current source of a second control circuit according to the sixth embodiment.
  • FIG. 1 is a diagram showing an example of the schematic configuration of a power amplifier circuit showing an application example of an attenuator circuit according to an embodiment.
  • the power amplifier circuit 100 amplifies a high-frequency input signal RFin and outputs a high-frequency output signal RFout.
  • FIG. 1 shows a two-stage power amplifier 2 (PA: Power Amplifier) composed of a drive stage amplifier 2a and a power stage amplifier 2b.
  • An input/output circuit 10 of the attenuator circuit 1 according to the embodiment is provided in the front stage of the power amplifier 2.
  • PA Power Amplifier
  • the power amplifier 2 is not limited to the two-stage PA shown in FIG. 1.
  • the power amplifier 2 may be, for example, a single-stage power amplifier, or may be a multi-stage configuration in which three or more amplifier stages are connected.
  • the power amplifier 2 is not limited to a PA.
  • the power amplifier 2 may be, for example, an LNA (Low Noise Amplifier).
  • the input/output circuit 10 is configured, for example, as an impedance matching circuit.
  • FIG. 1 illustrates a so-called ⁇ -type impedance matching circuit in which a series resistor (first resistor 11) is provided between the input terminal ATTin and the output terminal ATTout of the input/output circuit 10, and an NMOSFET (first FET 12) is shunt-connected to each end of the series resistor.
  • a ⁇ -type circuit is configured using the on-resistance Ron1 of the NMOSFET (first FET 12).
  • the attenuator circuit 1 is not limited to the ⁇ -type circuit configuration shown in FIG. 1.
  • FIGS. 2A, 2B, and 2C are block diagrams showing various modified examples of the input/output circuit.
  • the attenuator circuit 1 may be configured to include a so-called T-type input/output circuit 10a shown in the first modified example of FIG. 2A, a so-called L-type input/output circuit 10b shown in the second modified example of FIG. 2B, or a so-called bridge T-type input/output circuit 10c shown in the third modified example of FIG. 2C.
  • the input/output circuit 10 (10a, 10b, 10c) may be configured to include at least a first resistor 11 electrically connected between the input terminal ATTin and the output terminal ATTout, and a first FET 12 electrically connected between the output terminal ATTout and a reference potential point GND of a fixed potential (ground potential in FIGS. 1, 2A, 2B, and 2C).
  • a configuration is illustrated in which a first FET 12 is also connected between the input terminal ATTin and the reference potential point GND.
  • the input/output circuit 10 (10a, 10b, 10c) is configured as an impedance matching circuit, it may also include a configuration in which the on-resistance of the FET, including the first resistor 11 and each of the other resistors R in each circuit, is utilized.
  • the configuration of the input/output circuit 10 shown in FIG. 1 is described below by way of example.
  • the power amplifier element used in the power amplifier 2 may be, for example, a MOSFET or bipolar transistor constructed using an HBT (Heterojunction Bipolar Transistor) process or a silicon process.
  • the gain of such MOSFETs and bipolar transistors varies depending on the temperature characteristics of the mutual conductance (gm) and current amplification factor ( ⁇ ). Specifically, the gain decreases in a high temperature environment. It is possible to offset the gain variation caused by the temperature characteristics of the power amplifier element by increasing the drive current of the power amplifier element at high temperatures, but in this case, the temperature will rise further as the drive current increases, which may cause performance degradation of the power amplifier circuit including the power amplifier element and peripheral circuit elements. Furthermore, the increased current consumption at high temperatures may also cause an increase in the operating costs of the power amplifier circuit.
  • the insertion loss IL of the input/output circuit 10 is controlled according to temperature. Specifically, the insertion loss IL of the input/output circuit 10 is reduced by increasing the on-resistance Ron1 of the first FET 12 of the input/output circuit 10 at high temperatures compared to low temperatures. This makes it possible to offset the gain fluctuation of the power amplifier 2 caused by the temperature characteristics of the power amplification element.
  • the attenuator circuit 1 includes a first control circuit 20 that controls a gate bias voltage to control the on-resistance Ron1 of the first FET 12.
  • a first control circuit 20 that controls a gate bias voltage to control the on-resistance Ron1 of the first FET 12.
  • (Embodiment 1) 3 is a block diagram showing a configuration example of the first control circuit according to embodiment 1.
  • the first control circuit 20 includes a second FET 21, a constant current source 22, a variable current source 23, an operational amplifier circuit 24, and a constant voltage source 25.
  • FIG. 4 is a block diagram showing an example of the configuration of the variable current source of the first control circuit according to the first embodiment.
  • variable current source 23 is a current mirror circuit.
  • first control circuit 20 includes a PTAT current source 26 that supplies a variable current Ip to the input of the variable current source 23 (current mirror circuit).
  • FIG. 5 is a block diagram showing an example of the configuration of a PTAT current source.
  • the PTAT current source 26 is configured to generate a variable current proportional to absolute temperature. In the configuration example shown in FIG. 5, the temperature characteristics of the diode D are used to generate the variable current Ip.
  • FET1 and FET2 are PMOSFETs with approximately the same performance.
  • the same voltage VCC is supplied to FET1 and FET2.
  • the PTAT current source 26 generates a variable current Ip by multiplying the diode current Id flowing through the diode D by the ratio between the number of FET1 and the number of FET2.
  • Diode D has a temperature characteristic in which the forward voltage decreases as the temperature rises.
  • the temperature characteristic of diode D and resistor R are utilized to configure the variable current Ip supplied from PTAT current source 26 to variable current source 23 (current mirror circuit) to increase as the temperature rises.
  • the first control circuit 20 may include a configuration that includes a PTAT current source with a different configuration from that shown in FIG. 5.
  • variable current source 23 (current mirror circuit) are NMOSFETs with approximately the same performance.
  • the variable current source 23 (current mirror circuit) generates a variable current Iv that is the variable current Ip supplied from the PTAT current source 26 multiplied by the ratio between the number of FETA and the number of FETB. In other words, the variable current Iv increases with increasing temperature in proportion to the variable current Ip supplied from the PTAT current source 26.
  • the second FET 21 has approximately the same on-resistance Ron2 ( ⁇ Ron1) as the first FET 12 of the input/output circuit 10 when the same gate bias voltage is applied.
  • the first FET 12 and the second FET 21 are, for example, NMOSFETs of the same type.
  • NMOSFETs are of the same type, this refers to when the material or process constituting the NMOSFETs is the same.
  • device parameters such as the gate length Lg or gate width Wg may also be the same.
  • the second FET 21 is connected between the variable potential point VA and the reference potential point GND.
  • the reference potential point GND to which the second FET 21 is connected may be given a fixed potential of the same potential as the reference potential point GND to which the first FET 12 is connected, or a fixed potential of a different potential.
  • the gate of the first FET 12 of the input/output circuit 10 and the gate of the second FET 21 are electrically connected via a resistor RF.
  • the resistor RF has a high resistance of, for example, about 100 k ⁇ , and has the function of suppressing high-frequency signals leaking from the input/output circuit 10 to the first control circuit 20.
  • the gate of the second FET 21 is connected to the output terminal of the operational amplifier circuit 24.
  • the non-inverting input terminal of the operational amplifier circuit 24 is connected to the variable potential point VA, and the potential of the variable potential point VA is fed back to the non-inverting input terminal of the operational amplifier circuit 24.
  • the inverting input terminal of the operational amplifier circuit 24 is connected to the fixed potential point FV shown in Figures 3 and 4.
  • a potential VREF is applied to the fixed potential point FV from the constant voltage source 25.
  • VFB (Ic-Iv) ⁇ Ron2...(1)
  • the operational amplifier circuit 24 operates so that the feedback potential VFB to the non-inverting input terminal and the potential VREF of the inverting input terminal are approximately the same. This satisfies the following equation (2).
  • Ron2 VREF/(Ic-Iv)...(3)
  • (Ic-Iv) indicates the current flowing through the second FET 21.
  • This current (Ic-Iv) decreases as the variable current Iv increases, and increases as the variable current Iv decreases.
  • the variable current Iv increases as the temperature rises, in proportion to the variable current Ip supplied from the PTAT current source 26. Therefore, the current (Ic-Iv) flowing through the second FET 21 decreases as the temperature rises.
  • FIG. 6 is a diagram showing an example of the temperature characteristics of each current in the first control circuit.
  • FIG. 7 is a diagram showing an example of the temperature characteristics of the insertion loss in the input/output circuit.
  • FIG. 8 is a diagram showing an example of the temperature characteristics of the input/output gain in the power amplifier circuit.
  • the horizontal axis indicates Celsius temperature.
  • the vertical axis in FIG. 6 indicates the current value of each current in the first control circuit 20.
  • the solid line in FIG. 6 indicates the constant current Ic, and the dashed line indicates the variable current Iv.
  • the dashed line in FIG. 6 indicates the current (Ic-Iv) flowing through the second FET 21.
  • the vertical axis in FIG. 7 indicates the insertion loss IL of the input/output circuit 10.
  • the vertical axis in FIG. 8 indicates the total gain of the power amplifier circuit 100.
  • the solid line in FIG. 8 indicates the gain when gain compensation is not performed by the attenuator circuit 1 according to the present disclosure, and the dashed line indicates the gain when gain compensation is performed by the attenuator circuit 1 according to the present disclosure.
  • the gain decreases as the temperature increases. This decrease in gain is assumed to be due to the temperature characteristics of the power amplification element used in power amplifier 2.
  • the constant current Ic, the variable current Iv, and the potential VREF are set according to the temperature characteristics of the power amplification element used in the power amplifier 2. Specifically, for example, the current (Ic-Iv) flowing through the second FET 21 is set with the characteristics shown by the dashed line in FIG. 8 as the target values.
  • the potential VREF applied to the inverting input terminal of the operational amplifier circuit 24 is a fixed potential. Therefore, the on-resistance Ron2 of the second FET 21 has a characteristic of increasing with increasing temperature.
  • the first control circuit 20 supplies the gate voltage of the second FET 21 to the input/output circuit 10 as the gate bias voltage GBV of the first FET 12 of the input/output circuit 10.
  • the on-resistance Ron1 of the first FET 12 of the input/output circuit 10 changes in the same manner as the on-resistance Ron2 of the second FET 21, and the insertion loss IL of the input/output circuit 10 has a characteristic of decreasing with increasing temperature, as shown in FIG. 7.
  • FIG. 9 is a block diagram showing a configuration example of a first control circuit according to embodiment 2.
  • Fig. 10 is a block diagram showing a configuration example of a variable current source of a first control circuit according to embodiment 2.
  • the first control circuit 20a includes a second FET 21, a constant current source 22, an operational amplifier circuit 24, a second variable current source 26a, and a second resistor 27.
  • the constant current source 22 supplies a constant current Ic to the first variable potential point VA1 shown in Figures 9 and 10.
  • the second variable current source 26a is a PTAT current source.
  • the second variable current source 26a (PTAT current source) generates a variable current Iv that increases with increasing temperature.
  • the gate of the second FET 21 is connected to the output terminal of the operational amplifier circuit 24.
  • the non-inverting input terminal of the operational amplifier circuit 24 is connected to the first variable potential point VA1, and the potential of the first variable potential point VA1 is fed back to the non-inverting input terminal of the operational amplifier circuit 24.
  • the inverting input terminal of the operational amplifier circuit 24 is connected to the second variable potential point VA2 shown in FIG. 9 and FIG. 10.
  • a second resistor 27 is connected between the second variable potential point VA2 and the reference potential point GND.
  • the potential of the second variable potential point VA2 is determined according to the variable current Iv supplied from the second variable current source 26a (PTAT current source).
  • the potential Vinv of the inverting input terminal of the operational amplifier circuit 24, which is the potential of the second variable potential point VA2 is expressed by the following equation (5) when the resistance value of the second resistor 27 is Rb.
  • the operational amplifier circuit 24 operates so that the feedback potential VFB to the non-inverting input terminal and the potential Vinv of the inverting input terminal are approximately the same. This results in the following equation (6).
  • Ron2 (Iv/Ic) ⁇ Rb...(7)
  • variable current Iv flowing through the second resistor 27 increases with increasing temperature. Therefore, (Iv/Ic) in the above formula (7) increases with increasing temperature.
  • the second resistor 27 is a fixed resistor. Therefore, the on-resistance Ron2 of the second FET 21 has a characteristic of increasing with increasing temperature.
  • the first control circuit 20a supplies the gate voltage of the second FET 21 to the input/output circuit 10 as the gate bias voltage GBV of the first FET 12 of the input/output circuit 10.
  • the on-resistance Ron1 of the first FET 12 of the input/output circuit 10 changes in the same manner as the on-resistance Ron2 of the second FET 21, and the insertion loss IL of the input/output circuit 10 has a characteristic of decreasing with increasing temperature, as shown in FIG. 7. This makes it possible to offset the gain fluctuation of the power amplifier 2 caused by the temperature characteristics of the power amplifier element, and also suppress the fluctuation of the total gain of the power amplifier circuit 100.
  • FIG. 11 is a block diagram showing a configuration example of a first control circuit according to embodiment 3.
  • Fig. 12 is a block diagram showing a configuration example of a variable current source of a first control circuit according to embodiment 3.
  • the first control circuit 20 includes a second FET 21, a constant current source 22, a first variable current source 23a, an operational amplifier circuit 24, a second variable current source 26b, and a second resistor 27.
  • the constant current source 22 supplies a constant current Ic to the first variable potential point VA1 shown in FIG. 11 and FIG. 12.
  • the first variable current source 23a is connected between the first variable potential point VA1 and the reference potential point GND.
  • the reference potential point GND to which the first variable current source 23a is connected may be given a fixed potential of the same potential as the reference potential point GND to which the first FET 12 is connected and the reference potential point GND to which the second FET 21 is connected, or may be given a fixed potential of a different potential.
  • the second variable current source 26b supplies a second variable current Iv2 to the second variable potential point VA2 shown in FIG. 11 and FIG. 12.
  • the first variable current source 23a is a current mirror circuit.
  • the second variable current source 26b is a PTAT current source.
  • the second variable current source 26b (PTAT current source) generates a variable current that increases with increasing temperature. More specifically, the second variable current source 26b (PTAT current source) supplies a variable current Ip to the first variable current source 23a (current mirror circuit) and supplies a second variable current Iv2 to the second variable potential point VA2.
  • the FETA and FETB of the first variable current source 23a are NMOSFETs with approximately the same performance.
  • the first variable current source 23a (current mirror circuit) generates a first variable current Iv1 by multiplying the variable current Ip supplied from the second variable current source 26b (PTAT current source) by the ratio between the number of FETA and the number of FETB. In other words, the first variable current Iv1 increases with increasing temperature in proportion to the variable current Ip supplied from the second variable current source 26b (PTAT current source).
  • the gate of the second FET 21 is connected to the output terminal of the operational amplifier circuit 24.
  • the non-inverting input terminal of the operational amplifier circuit 24 is connected to the first variable potential point VA1, and the potential of the first variable potential point VA1 is fed back to the non-inverting input terminal of the operational amplifier circuit 24.
  • the inverting input terminal of the operational amplifier circuit 24 is connected to the second variable potential point VA2 shown in FIG. 11 and FIG. 12, as in the second embodiment.
  • a second resistor 27 is connected between the second variable potential point VA2 and the reference potential point GND.
  • the reference potential point GND to which the second resistor 27 is connected may be given a fixed potential of the same potential as the reference potential point GND to which the first FET 12 is connected, the reference potential point GND to which the second FET 21 is connected, and the reference potential point GND to which the first variable current source 23a is connected, or may be given a fixed potential of a different potential.
  • VFB (Ic-Iv1) ⁇ Ron2...(8)
  • the potential of the second variable potential point VA2 is determined according to the second variable current Iv2 supplied from the second variable current source 26b (PTAT current source) as in the second embodiment.
  • the potential Vinv of the inverting input terminal of the operational amplifier circuit 24, which is the potential of the second variable potential point VA2, is given by the following equation (9) when the resistance value of the second resistor 27 is Rb.
  • the operational amplifier circuit 24 operates so that the feedback potential VFB to the non-inverting input terminal and the potential VREF of the inverting input terminal are approximately the same. This satisfies the following equation (10).
  • Ron2 ⁇ Iv2/(Ic-Iv1) ⁇ Rb...(11)
  • (Ic-Iv1) indicates the current flowing through the second FET 21.
  • This current (Ic-Iv1) decreases as the first variable current Iv1 increases, and increases as the first variable current Iv1 decreases.
  • the first variable current Iv1 increases as the temperature rises, in proportion to the variable current Ip supplied from the second variable current source 26b (PTAT current source). Therefore, the current (Ic-Iv1) flowing through the second FET 21 decreases as the temperature rises.
  • the second variable current Iv2 flowing through the second resistor 27 increases as the temperature rises.
  • the second resistor 27 is a fixed resistor, as in embodiment 2.
  • the current (Ic-Iv1) flowing through the second FET 21 decreases with increasing temperature, and the second variable current Iv2 increases with increasing temperature. Therefore, the variable range of the on-resistance Ron2 of the second FET 21 with increasing temperature can be expanded more than in embodiments 1 and 2.
  • the first control circuit 20b supplies the gate voltage of the second FET 21 to the input/output circuit 10 as the gate bias voltage GBV of the first FET 12 of the input/output circuit 10.
  • the on-resistance Ron1 of the first FET 12 of the input/output circuit 10 changes in the same manner as the on-resistance Ron2 of the second FET 21, and the insertion loss IL of the input/output circuit 10 becomes smaller with increasing temperature, as shown in FIG. 7.
  • This makes it possible to offset the gain fluctuation of the power amplifier 2 caused by the temperature characteristics of the power amplifier element, and as shown by the dashed line in FIG. 8, it is possible to obtain a power amplifier circuit 100 having a substantially constant total gain regardless of temperature changes.
  • the first control circuit 20b includes both the first variable current source 23a (corresponding to the variable current source 23 of the first control circuit 20) and the second variable current source 26b (corresponding to the second variable current source 26a of the first control circuit 20a).
  • the insertion loss IL of the input/output circuit 10 can be adjusted according to the temperature. Specifically, the insertion loss IL of the input/output circuit 10 is reduced as the temperature increases. This makes it possible to compensate for the gain fluctuation of the power amplifier 2 caused by the temperature characteristics of the power amplification element.
  • FIG. 13 is a diagram showing an example of a schematic configuration of a power amplifier circuit showing an application example of an output load circuit according to an embodiment.
  • a power amplifier circuit 100a is illustrated having a two-stage power amplifier 2 composed of a drive stage amplifier 2a and a power stage amplifier 2b, similar to Fig. 1.
  • An output load circuit 3 is provided in the subsequent stage of the power amplifier 2.
  • the output load circuit 3 includes a so-called T-type output matching circuit 30 in which inductors L1 and L2 are connected in series and a capacitor C is shunt-connected between the connection point of the inductors L1 and L2 and the reference potential point GND.
  • An impedance adjustment circuit 31 in which a capacitor CF and a third FET 32 are connected in series is provided between the output of the output matching circuit 30 and the reference potential point GND.
  • FIG. 14 is a block diagram showing a modified example of the impedance adjustment circuit.
  • the impedance adjustment circuit 31 is illustrated as having two series circuits each composed of a capacitor CF and a third FET 32, but as shown in FIG. 14, the impedance adjustment circuit 31a may be configured as having one series circuit each composed of a capacitor CF and a third FET 32.
  • the second control circuit 40 controls the impedance of the output load circuit 3 in accordance with the temperature. Specifically, at high temperatures, the on-resistance of the third FET 32 of the impedance adjustment circuit 31 is increased more than at low temperatures, thereby increasing the impedance of the output load circuit 3 including the output matching circuit 30. This makes it possible to compensate for changes in the output characteristics of the power amplifier 2 that accompany a rise in temperature of the power amplification element.
  • the output load circuit 3 includes a second control circuit 40 that controls the gate bias voltage to control the on-resistance of the third FET 32.
  • a second control circuit 40 that controls the gate bias voltage to control the on-resistance of the third FET 32.
  • FIG. 15 is a block diagram showing a configuration example of a second control circuit according to embodiment 4.
  • the second control circuit 40 includes a fourth FET 41, a constant current source 42, a variable current source 43, an operational amplifier circuit 44, and a constant voltage source 45.
  • FIG. 16 is a block diagram showing an example of the configuration of the variable current source of the second control circuit according to the fourth embodiment.
  • variable current source 43 is a current mirror circuit.
  • the second control circuit 40 includes a PTAT current source 46 that supplies a variable current Ip to the input of the variable current source 43 (current mirror circuit).
  • FIG. 17 is a block diagram showing an example of the configuration of a PTAT current source.
  • the PTAT current source 46 is configured to generate a variable current proportional to absolute temperature. In the configuration example shown in FIG. 17, the temperature characteristics of the diode D are used to generate the variable current Ip.
  • FET1 and FET2 are PMOSFETs with approximately the same performance.
  • the same voltage VCC is supplied to FET1 and FET2.
  • the PTAT current source 46 generates a variable current Ip by multiplying the diode current Id flowing through the diode D by the ratio between the number of FET1 and the number of FET2.
  • Diode D has a temperature characteristic in which the forward voltage decreases as the temperature rises.
  • the temperature characteristic of diode D and resistor R are utilized to configure the variable current Ip supplied from PTAT current source 46 to variable current source 43 (current mirror circuit) to increase as the temperature rises.
  • the second control circuit 40 may include a configuration that includes a PTAT current source with a different configuration from that shown in FIG. 17.
  • variable current source 43 (current mirror circuit) are NMOSFETs with approximately the same performance.
  • the variable current source 43 (current mirror circuit) generates a variable current Iv that is the variable current Ip supplied from the PTAT current source 46 multiplied by the ratio between the number of FETA and the number of FETB. In other words, the variable current Iv increases with increasing temperature in proportion to the variable current Ip supplied from the PTAT current source 46.
  • the fourth FET 41 has approximately the same on-resistance Ron2 ( ⁇ Ron1) as the third FET 32 of the impedance adjustment circuit 31 when the same gate bias voltage is applied.
  • the third FET 32 and the fourth FET 41 are, for example, NMOSFETs of the same type.
  • NMOSFETs are of the same type, this refers to when the material or process constituting the NMOSFETs is the same.
  • device parameters such as the gate length Lg or gate width Wg may also be the same.
  • the fourth FET 41 is connected between the variable potential point VA and the reference potential point GND.
  • the reference potential point GND to which the fourth FET 41 is connected may be given a fixed potential of the same potential as the reference potential point GND to which the third FET 32 is connected, or may be given a fixed potential of a different potential.
  • the gate of the third FET 32 of the impedance adjustment circuit 31 and the gate of the fourth FET 41 are electrically connected via a resistor RF.
  • the resistor RF has a high resistance of, for example, about 100 k ⁇ , and has the function of suppressing high-frequency signals leaking from the impedance adjustment circuit 31 to the second control circuit 40.
  • the gate of the fourth FET 41 is connected to the output terminal of the operational amplifier circuit 44.
  • the non-inverting input terminal of the operational amplifier circuit 44 is connected to the variable potential point VA, and the potential of the variable potential point VA is fed back to the non-inverting input terminal of the operational amplifier circuit 44.
  • the inverting input terminal of the operational amplifier circuit 44 is connected to the fixed potential point FV shown in Figures 15 and 16.
  • a potential VREF is applied to the fixed potential point FV from a constant voltage source 45.
  • VFB (Ic-Iv) ⁇ Ron2...(12)
  • Ron2 VREF/(Ic-Iv)...(14)
  • (Ic-Iv) indicates the current flowing through the fourth FET 41.
  • This current (Ic-Iv) decreases as the variable current Iv increases, and increases as the variable current Iv decreases.
  • the variable current Iv increases as the temperature rises, in proportion to the variable current Ip supplied from the PTAT current source 46. Therefore, the current (Ic-Iv) flowing through the fourth FET 41 decreases as the temperature rises.
  • the constant current Ic, variable current Iv, and potential VREF are set according to the temperature characteristics of the power amplification element used in the power amplifier 2. Specifically, for example, the current (Ic-Iv) flowing through the fourth FET 41 is set to a target value that offsets the deterioration of the output characteristics associated with an increase in temperature.
  • the potential VREF applied to the inverting input terminal of the operational amplifier circuit 24 is a fixed potential. Therefore, the on-resistance Ron2 of the fourth FET 41 has a characteristic of increasing with increasing temperature.
  • the second control circuit 40 supplies the gate voltage of the fourth FET 41 to the impedance adjustment circuit 31 as the gate bias voltage GBV of the third FET 32 of the impedance adjustment circuit 31.
  • the on-resistance Ron1 of the third FET 32 of the impedance adjustment circuit 31 changes in the same manner as the on-resistance Ron2 of the fourth FET 41, and the value of the capacitor CF can be reduced with increasing temperature by bringing the third FET 32 closer to OFF with increasing temperature, and the impedance of the output load circuit 3 including the output matching circuit 30 has a characteristic of increasing with increasing temperature.
  • This makes it possible to compensate for changes in the output characteristics of the power amplifier 2 (for example, the optimal load impedance, which is the impedance at which maximum output power and maximum efficiency are obtained when an input signal of a predetermined input power and a predetermined input frequency is supplied) with increasing temperature of the power amplification element. Specifically, it is possible to suppress the deterioration of the output characteristics of the power amplifier circuit 100a that accompanies an increase in temperature.
  • FIG. 18 is a block diagram showing a configuration example of a second control circuit according to embodiment 5.
  • Fig. 19 is a block diagram showing a configuration example of a variable current source of the second control circuit according to embodiment 5.
  • the second control circuit 40a includes a fourth FET 41, a constant current source 42, an operational amplifier circuit 44, a second variable current source 46a, and a second resistor 47.
  • the constant current source 42 supplies a constant current Ic to the first variable potential point VA1 shown in Figures 18 and 19.
  • the second variable current source 46a is a PTAT current source.
  • the second variable current source 46a (PTAT current source) generates a variable current Iv that increases with increasing temperature.
  • the output terminal of the operational amplifier circuit 44 is connected to the gate of the fourth FET 41.
  • the non-inverting input terminal of the operational amplifier circuit 44 is connected to the first variable potential point VA1, and the potential of the first variable potential point VA1 is fed back to the non-inverting input terminal of the operational amplifier circuit 44.
  • the inverting input terminal of the operational amplifier circuit 44 is connected to the second variable potential point VA2 shown in FIGS. 18 and 19.
  • a second resistor 47 is connected between the second variable potential point VA2 and the reference potential point GND.
  • the potential of the second variable potential point VA2 is determined according to the variable current Iv supplied from the second variable current source 46a (PTAT current source).
  • the potential Vinv of the inverting input terminal of the operational amplifier circuit 44, which is the potential of the second variable potential point VA2 is expressed by the following equation (16) when the resistance value of the second resistor 47 is Rb.
  • the operational amplifier circuit 44 operates so that the feedback potential VFB to the non-inverting input terminal and the potential Vinv of the inverting input terminal are approximately the same. This results in the following equation (17).
  • Ron2 (Iv/Ic) ⁇ Rb...(18)
  • the second resistor 47 is a fixed resistor. Therefore, the on-resistance Ron2 of the fourth FET 41 increases with increasing temperature.
  • the second control circuit 40a supplies the gate voltage of the fourth FET 41 to the impedance adjustment circuit 31 as the gate bias voltage GBV of the third FET 32 of the impedance adjustment circuit 31.
  • the on-resistance Ron1 of the third FET 32 of the impedance adjustment circuit 31 changes in the same manner as the on-resistance Ron2 of the fourth FET 41, and the value of the capacitor CF can be reduced with increasing temperature by bringing the third FET 32 closer to OFF with increasing temperature, and the impedance of the impedance adjustment circuit 31 increases with increasing temperature. This makes it possible to compensate for changes in the output characteristics (e.g., optimal load impedance) of the power amplifier 2 associated with the temperature increase of the power amplifier element, and suppress deterioration of the output characteristics of the power amplifier circuit 100a.
  • the output characteristics e.g., optimal load impedance
  • FIG. 20 is a block diagram showing a configuration example of a second control circuit according to embodiment 6.
  • Fig. 21 is a block diagram showing a configuration example of a variable current source of the second control circuit according to embodiment 6.
  • the second control circuit 40 includes a fourth FET 41, a constant current source 42, a first variable current source 43a, an operational amplifier circuit 44, a second variable current source 46b, and a second resistor 47.
  • the constant current source 42 supplies a constant current Ic to the first variable potential point VA1 shown in FIG. 20 and FIG. 21.
  • the first variable current source 43a is connected between the first variable potential point VA1 and the reference potential point GND.
  • the reference potential point GND to which the first variable current source 43a is connected may be given a fixed potential of the same potential as the reference potential point GND to which the third FET 32 is connected and the reference potential point GND to which the fourth FET 41 is connected, or may be given a fixed potential of a different potential.
  • the second variable current source 46b supplies a second variable current Iv2 to the second variable potential point VA2 shown in FIG. 20 and FIG. 21.
  • the first variable current source 43a is a current mirror circuit.
  • the second variable current source 46b is a PTAT current source.
  • the second variable current source 46b (PTAT current source) generates a variable current that increases with increasing temperature. More specifically, the second variable current source 46b (PTAT current source) supplies a variable current Ip to the first variable current source 43a (current mirror circuit) and supplies a second variable current Iv2 to the second variable potential point VA2.
  • the FETA and FETB of the first variable current source 43a are NMOSFETs with approximately the same performance.
  • the first variable current source 43a (current mirror circuit) generates a first variable current Iv1 by multiplying the variable current Ip supplied from the second variable current source 46b (PTAT current source) by the ratio between the number of FETA and the number of FETB. In other words, the first variable current Iv1 increases with increasing temperature in proportion to the variable current Ip supplied from the second variable current source 46b (PTAT current source).
  • the output terminal of the operational amplifier circuit 44 is connected to the gate of the fourth FET 41.
  • the non-inverting input terminal of the operational amplifier circuit 44 is connected to the first variable potential point VA1, and the potential of the first variable potential point VA1 is fed back to the non-inverting input terminal of the operational amplifier circuit 44.
  • the inverting input terminal of the operational amplifier circuit 44 is connected to the second variable potential point VA2 shown in Figures 20 and 21, as in the fifth embodiment.
  • a second resistor 47 is connected between the second variable potential point VA2 and the reference potential point GND.
  • the reference potential point GND to which the second resistor 47 is connected may be given a fixed potential of the same potential as the reference potential point GND to which the third FET 32 is connected, the reference potential point GND to which the fourth FET 41 is connected, and the reference potential point GND to which the first variable current source 43a is connected, or may be given a fixed potential of a different potential.
  • VFB (Ic-Iv1) ⁇ Ron2...(19)
  • the potential of the second variable potential point VA2 is determined according to the second variable current Iv2 supplied from the second variable current source 46b (PTAT current source) as in the fifth embodiment.
  • the potential Vinv of the inverting input terminal of the operational amplifier circuit 44, which is the potential of the second variable potential point VA2 is given by the following equation (20) when the resistance value of the second resistor 47 is Rb.
  • the operational amplifier circuit 44 operates so that the feedback potential VFB to the non-inverting input terminal and the potential VREF of the inverting input terminal are approximately the same. This results in the following equation (21).
  • Ron2 ⁇ Iv2/(Ic-Iv1) ⁇ Rb...(22)
  • (Ic-Iv1) indicates the current flowing through the fourth FET 41.
  • This current (Ic-Iv1) decreases as the first variable current Iv1 increases, and increases as the first variable current Iv1 decreases.
  • the first variable current Iv1 increases as the temperature rises, in proportion to the variable current Ip supplied from the second variable current source 46b (PTAT current source). For this reason, the current (Ic-Iv1) flowing through the fourth FET 41 decreases as the temperature rises.
  • the second variable current Iv2 flowing through the second resistor 47 increases as the temperature rises.
  • the second resistor 47 is a fixed resistor, as in the fifth embodiment.
  • the current (Ic-Iv1) flowing through the fourth FET 41 decreases with increasing temperature, and the second variable current Iv2 increases with increasing temperature. Therefore, the variable range of the on-resistance Ron2 of the fourth FET 41 with increasing temperature can be expanded more than in the fourth and fifth embodiments.
  • the second control circuit 40b supplies the gate voltage of the fourth FET 41 to the impedance adjustment circuit 31 as the gate bias voltage GBV of the third FET 32 of the impedance adjustment circuit 31.
  • the on-resistance Ron1 of the third FET 32 of the impedance adjustment circuit 31 changes in the same manner as the on-resistance Ron2 of the fourth FET 41, and the value of the capacitor CF can be reduced with an increase in temperature by bringing the third FET 32 closer to OFF with an increase in temperature, and the impedance of the impedance adjustment circuit 31 becomes a characteristic that increases with an increase in temperature.
  • the second control circuit 40b also includes both a third variable current source 43a (corresponding to the variable current source 43 of the second control circuit 40) and a fourth variable current source 46b (corresponding to the fourth variable current source 46a of the second control circuit 40a).
  • the insertion loss IL of the input/output circuit 10 can be adjusted according to the temperature. Specifically, the insertion loss IL of the input/output circuit 10 is reduced as the temperature increases. This makes it possible to compensate for the gain fluctuation of the power amplifier 2 caused by the temperature characteristics of the power amplification element.
  • the impedance of the impedance adjustment circuit 31 can also be adjusted according to temperature. Specifically, the impedance of the impedance adjustment circuit 31 is increased as the temperature rises. This makes it possible to compensate for changes in the output characteristics of the power amplifier 2 that occur as the temperature of the power amplification element rises.
  • the impedance of the impedance adjustment circuit 31 can be adjusted according to the temperature. Specifically, the impedance of the impedance adjustment circuit 31 is increased as the temperature increases. This makes it possible to suppress deterioration of the output characteristics of the power amplifier circuit 100a.
  • the present disclosure can have the following configurations as described above or, alternatively, as described above.
  • An attenuator circuit includes an input/output circuit provided in a stage preceding a power amplifier, and a first control circuit that controls the gain of the input/output circuit, the input/output circuit including at least a first resistor connected between an input terminal and an output terminal, and a first FET connected between the output terminal and a reference potential point, the first control circuit including at least a second FET having approximately the same on-resistance as the first FET when the same gate bias voltage as the first FET is applied, and the gate of the first FET and the gate of the second FET are electrically connected.
  • the gate bias voltage of the first FET can be controlled by controlling the on-resistance of the second FET. This makes it possible to control the insertion loss of the power amplifier and offset the gain fluctuation of the power amplifier caused by the temperature characteristics of the power amplifier element.
  • the second FET is connected between a variable potential point and a reference potential point
  • the first control circuit includes a constant current source that supplies a constant current to the variable potential point, a variable current source connected between the variable potential point and the reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the second FET, a non-inverting input terminal connected to the variable potential point, and an inverting input terminal connected to a fixed potential point, and a constant voltage source that applies a constant voltage to the fixed potential point.
  • the on-resistance of the second FET can be controlled by controlling the current flowing through the second FET. Specifically, the on-resistance of the second FET increases by increasing the current of the variable current source. This makes it possible to control the insertion loss of the power amplifier.
  • variable current source includes a current mirror circuit
  • first control circuit further includes a PTAT current source that supplies a variable current to the input of the current mirror circuit.
  • the second FET is connected between a first variable potential point and a reference potential point
  • the first control circuit includes a constant current source that supplies a constant current to the first variable potential point, an operational amplifier circuit having an output terminal connected to the gate of the second FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a second resistor connected between the second variable potential point and a reference potential point, and a variable current source that supplies a variable current to the second variable potential point.
  • the on-resistance of the second FET can be controlled by controlling the current flowing through the second resistor. Specifically, the on-resistance of the second FET increases by increasing the current of the variable current source. This makes it possible to control the insertion loss of the power amplifier.
  • variable current source is a PTAT current source.
  • the second FET is connected between a first variable potential point and a reference potential point
  • the first control circuit includes a constant current source that supplies a constant current to the first variable potential point, a first variable current source connected between the first variable potential point and a reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the second FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a second resistor connected between the second variable potential point and the reference potential point, and a second variable current source that supplies a second variable current to the second variable potential point.
  • the on-resistance of the second FET can be controlled by controlling at least one of the current flowing through the second FET and the current flowing through the second resistor. Specifically, the on-resistance of the second FET increases by increasing at least one of the current of the first variable current source and the current of the second variable current source. This makes it possible to control the insertion loss of the power amplifier.
  • the first variable current source includes a current mirror circuit
  • the second variable current source is a PTAT current source that supplies a variable current to the input of the current mirror circuit.
  • a second variable current proportional to absolute temperature can be generated.
  • a first variable current proportional to the variable current generated by the PTAT current source can be generated. This makes it possible to reduce the insertion loss of the power amplifier in a high temperature environment.
  • the attenuator circuit of (1) above includes an output matching circuit provided in a subsequent stage of a power amplifier, a capacitor and a third FET connected in series between the output of the output matching circuit and a reference potential point, and a second control circuit that controls the impedance of the output matching circuit, the second control circuit including at least a fourth FET having approximately the same on-resistance as the third FET when the same gate bias voltage as the third FET is applied, and the gate of the third FET and the gate of the fourth FET are electrically connected.
  • the gate bias voltage of the third FET can be controlled by controlling the on-resistance of the fourth FET. This makes it possible to control the impedance of the output load circuit, including the output matching circuit, and optimize the impedance of the output load circuit, including the output matching circuit, according to the temperature characteristics of the power amplifier element.
  • the fourth FET is connected between a variable potential point and a reference potential point
  • the second control circuit includes a constant current source that supplies a constant current to the variable potential point, a variable current source connected between the variable potential point and the reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the fourth FET, a non-inverting input terminal connected to the variable potential point, and an inverting input terminal connected to a fixed potential point, and a constant voltage source that applies a constant voltage to the fixed potential point.
  • the on-resistance of the fourth FET can be controlled by controlling the current flowing through the fourth FET. Specifically, by increasing the current of the variable current source, the on-resistance of the fourth FET increases, and the impedance of the output load circuit including the output matching circuit can be increased. This makes it possible to compensate for changes in the output characteristics of the power amplifier that accompany a rise in temperature of the power amplification element, and suppress deterioration of the output characteristics of the power amplification circuit.
  • variable current source includes a current mirror circuit
  • second control circuit further includes a PTAT current source that supplies a variable current to the input of the current mirror circuit.
  • the fourth FET is connected between a first variable potential point and a reference potential point
  • the second control circuit includes a constant current source that supplies a constant current to the first variable potential point, an operational amplifier circuit having an output terminal connected to the gate of the fourth FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a resistor connected between the second variable potential point and a reference potential point, and a variable current source that supplies a variable current to the second variable potential point.
  • the on-resistance of the fourth FET can be controlled by controlling the current flowing through the resistor. Specifically, by increasing the current of the variable current source, the on-resistance of the fourth FET increases, and the impedance of the output load circuit including the output matching circuit can be increased. This makes it possible to compensate for changes in the output characteristics of the power amplifier that accompany a rise in temperature of the power amplification element, and suppress deterioration of the output characteristics of the power amplification circuit.
  • variable current source is a PTAT current source.
  • the fourth FET is connected between a first variable potential point and a reference potential point
  • the second control circuit includes a constant current source that supplies a constant current to the first variable potential point, a first variable current source connected between the first variable potential point and a reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the fourth FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a resistor connected between the second variable potential point and the reference potential point, and a second variable current source that supplies a second variable current to the second variable potential point.
  • the on-resistance of the fourth FET can be controlled by controlling at least one of the current flowing through the fourth FET and the current flowing through the resistor. Specifically, by increasing at least one of the current of the first variable current source and the current of the second variable current source, the on-resistance of the fourth FET increases, and the impedance of the output load circuit including the output matching circuit can be increased. This makes it possible to compensate for changes in the output characteristics of the power amplifier that accompany a temperature rise in the power amplification element, and suppress deterioration of the output characteristics of the power amplification circuit.
  • the first variable current source includes a current mirror circuit
  • the second variable current source is a PTAT current source that supplies a variable current to the input of the current mirror circuit.
  • a second variable current proportional to absolute temperature can be generated.
  • a first variable current proportional to the variable current generated by the PTAT current source can be generated. This makes it possible to increase the impedance of the output load circuit, including the output matching circuit, in a high temperature environment.
  • An output load circuit includes an output matching circuit provided in a downstream stage of a power amplifier, a capacitor and a third FET connected in series between the output of the output matching circuit and a reference potential point, and a second control circuit that controls the impedance of the output matching circuit, the second control circuit including at least a fourth FET having approximately the same on-resistance as the third FET when the same gate bias voltage as the third FET is applied, and the gate of the third FET and the gate of the fourth FET are electrically connected.
  • the gate bias voltage of the third FET can be controlled by controlling the on-resistance of the fourth FET. This allows the impedance of the output load circuit to be controlled, and the impedance of the output load circuit can be optimized according to the temperature characteristics of the power amplifier element.
  • the fourth FET is connected between a variable potential point and a reference potential point
  • the second control circuit includes a constant current source that supplies a constant current to the variable potential point, a variable current source connected between the variable potential point and the reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the fourth FET, a non-inverting input terminal connected to the variable potential point, and an inverting input terminal connected to a fixed potential point, and a constant voltage source that applies a constant voltage to the fixed potential point.
  • the on-resistance of the fourth FET can be controlled by controlling the current flowing through the fourth FET. Specifically, by increasing the current of the variable current source, the on-resistance of the fourth FET can be increased and the impedance of the output load circuit can be increased. This makes it possible to compensate for changes in the output characteristics of the power amplifier that accompany an increase in temperature of the power amplification element, and suppress deterioration of the output characteristics of the power amplification circuit.
  • variable current source includes a current mirror circuit
  • second control circuit further includes a PTAT current source that supplies a variable current to the input of the current mirror circuit.
  • the fourth FET is connected between a first variable potential point and a reference potential point
  • the second control circuit includes a constant current source that supplies a constant current to the first variable potential point, an operational amplifier circuit having an output terminal connected to the gate of the fourth FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a resistor connected between the second variable potential point and a reference potential point, and a variable current source that supplies a variable current to the second variable potential point.
  • the on-resistance of the fourth FET can be controlled by controlling the current flowing through the resistor. Specifically, by increasing the current of the variable current source, the on-resistance of the fourth FET increases, and the impedance of the output load circuit can be increased. This makes it possible to compensate for changes in the output characteristics of the power amplifier that accompany an increase in the temperature of the power amplifier element, and suppress deterioration of the output characteristics of the power amplifier circuit.
  • variable current source is a PTAT current source.
  • the fourth FET is connected between a first variable potential point and a reference potential point
  • the second control circuit includes a constant current source that supplies a constant current to the first variable potential point, a first variable current source connected between the first variable potential point and a reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the fourth FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a resistor connected between the second variable potential point and the reference potential point, and a second variable current source that supplies a second variable current to the second variable potential point.
  • the on-resistance of the fourth FET can be controlled by controlling at least one of the current flowing through the fourth FET and the current flowing through the resistor. Specifically, by increasing at least one of the current of the first variable current source and the current of the second variable current source, the on-resistance of the fourth FET can be increased and the impedance of the output load circuit can be increased. This makes it possible to compensate for changes in the output characteristics of the power amplifier that accompany a temperature rise in the power amplification element, and suppress deterioration of the output characteristics of the power amplification circuit.
  • the first variable current source includes a current mirror circuit
  • the second variable current source is a PTAT current source that supplies a variable current to the input of the current mirror circuit.
  • a second variable current proportional to absolute temperature can be generated.
  • a first variable current proportional to the variable current generated by the PTAT current source can be generated. This makes it possible to increase the impedance of the output load circuit in a high temperature environment.
  • An attenuator circuit includes an input/output circuit provided in a front stage of a power amplifier, and a first control circuit that controls the gain of the input/output circuit, the input/output circuit including at least a first resistor connected between an input terminal and an output terminal, and a first FET connected between the output terminal and a reference potential point of a fixed potential, the first control circuit including a constant current source that supplies a constant current to a variable potential point, a variable current source connected between the variable potential point and a reference potential point, a second FET connected between the variable potential point and the reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the second FET, a non-inverting input terminal connected to the variable potential point, and an inverting input terminal connected to a fixed potential point different from the reference potential point, and a constant voltage source that applies a constant voltage to the fixed potential point.
  • the gate bias voltage of the first FET can be controlled by controlling the on-resistance of the second FET.
  • the on-resistance of the second FET can be controlled by controlling the current flowing through the second FET. More specifically, the on-resistance of the second FET increases by increasing the current of the variable current source. This increases the on-resistance of the first FET and makes it possible to reduce the insertion loss of the power amplifier.
  • An attenuator circuit includes an input/output circuit provided in a front stage of a power amplifier, and a first control circuit that controls the gain of the input/output circuit, the input/output circuit including at least a first resistor connected between an input terminal and an output terminal, and a first FET connected between the output terminal and a reference potential point of a fixed potential, the first control circuit including a constant current source that supplies a constant current to a first variable potential point, a second FET connected between the first variable potential point and a reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the second FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a second resistor connected between the second variable potential point and a reference potential point, and a variable current source that supplies a variable current to the second variable potential point.
  • the gate bias voltage of the first FET can be controlled by controlling the on-resistance of the second FET.
  • the on-resistance of the second FET can be controlled by controlling the current flowing through the second resistor. More specifically, the on-resistance of the second FET increases by increasing the current of the variable current source. This increases the on-resistance of the first FET and makes it possible to reduce the insertion loss of the power amplifier.
  • An attenuator circuit includes an input/output circuit provided in a front stage of a power amplifier, and a first control circuit that controls the gain of the input/output circuit.
  • the input/output circuit includes at least a first resistor connected between an input terminal and an output terminal, and a first FET connected between the output terminal and a reference potential point of a fixed potential.
  • the first control circuit includes a constant current source that supplies a constant current to a first variable potential point, a first variable current source connected between the first variable potential point and a reference potential point, a second FET connected between the first variable potential point and the reference potential point, an operational amplifier circuit having an output terminal connected to the gate of the second FET, a non-inverting input terminal connected to the first variable potential point, and an inverting input terminal connected to a second variable potential point different from the first variable potential point, a second resistor connected between the second variable potential point and the reference potential point, and a second variable current source that supplies a second variable current proportional to the first variable current flowing through the first variable current source to the second variable potential point.
  • the gate bias voltage of the first FET can be controlled by controlling the on-resistance of the second FET.
  • the on-resistance of the second FET can be controlled by controlling at least one of the current flowing through the second FET and the current flowing through the second resistor. More specifically, the on-resistance of the second FET increases by increasing at least one of the current of the first variable current source and the current of the second variable current source. This increases the on-resistance of the first FET and makes it possible to reduce the insertion loss of the power amplifier.
  • This disclosure makes it possible to realize an attenuator circuit and an output load circuit that can compensate for gain fluctuations caused by the temperature characteristics of a power amplifier element while suppressing performance degradation.
  • this disclosure makes it possible to realize an attenuator circuit and an output load circuit that can compensate for changes in the output characteristics of a power amplifier that accompany an increase in temperature of a power amplifier element, and suppress deterioration of the output characteristics of the power amplifier circuit.

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Abstract

性能劣化を抑制しつつ、電力増幅素子の温度特性に起因するゲインの変動を補償することができるアッテネータ回路及び出力負荷回路を実現する。アッテネータ回路（１）は、電力増幅器の前段に設けられた入出力回路（１０）と、入出力回路（１０）のゲインを制御する第１制御回路（２０）と、を備える。入出力回路（１０）は、入力端子（ＡＴＴｉｎ）と出力端子（ＡＴＴｏｕｔ）との間に電気的に接続された第１抵抗（１１）と、出力端子（ＡＴＴｏｕｔ）と基準電位点（ＧＮＤ）との間に電気的に接続された第１ＦＥＴ（１２）と、を少なくとも備える。第１制御回路（２０）は、第１ＦＥＴ（１２）と同一のゲートバイアス電圧印加時において、第１ＦＥＴ（１２）と略同一のオン抵抗を有する第２ＦＥＴ（２１）を少なくとも備える。第１ＦＥＴ（１２）のゲートと第２ＦＥＴ（２１）のゲートとが電気的に接続されている。

Description

アッテネータ回路及び出力負荷回路
　本開示は、アッテネータ回路及び出力負荷回路に関する。
　高周波信号を電力増幅するＰＡ（Power　Amplifier）やＬＮＡ（Low　Noise　Amplifier）の電力増幅回路の前段には、インピーダンス整合回路やアッテネータ回路が接続される（例えば、特許文献１）。
特許第２５５５９２６号公報
　ＰＡやＬＮＡの電力増幅素子として用いられるＣＭＯＳトランジスタやバイポーラトランジスタは、相互コンダクタンス（ｇｍ）や電流増幅率（β）の温度特性によりゲインが変動する。具体的には、高温環境下においてゲインが低下する。高温時に電力増幅素子の駆動電流を増加させることで電力増幅素子の温度特性に起因するゲイン変動を相殺することが考えられるが、この場合、駆動電流の増加に伴ってさらに温度が上昇し、電力増幅素子や周辺回路要素を含めた電力増幅回路の性能劣化要因になり得る。また、高温時の消費電流増加に伴い、電力増幅回路の運用コストの増加要因ともなり得る。
　本開示は、上記に鑑みてなされたものであって、性能劣化を抑制しつつ、電力増幅素子の温度特性に起因するゲインの変動を補償することができるアッテネータ回路を実現することを目的とする。
　本開示の一側面のアッテネータ回路は、電力増幅器の前段に設けられた入出力回路と、前記入出力回路のゲインを制御する第１制御回路と、を備え、前記入出力回路は、入力端子と出力端子との間に電気的に接続された第１抵抗と、前記出力端子と基準電位点との間に電気的に接続された第１ＦＥＴと、を少なくとも備え、前記第１制御回路は、前記第１ＦＥＴと同一のゲートバイアス電圧印加時において、前記第１ＦＥＴと略同一のオン抵抗を有する第２ＦＥＴを少なくとも備え、前記第１ＦＥＴのゲートと前記第２ＦＥＴのゲートとが電気的に接続されている。
　この構成では、第２ＦＥＴのオン抵抗を制御することにより、第１ＦＥＴのゲートバイアス電圧を制御することができる。これにより、電力増幅器の挿入損失を制御することができ、電力増幅素子の温度特性に起因する電力増幅器のゲイン変動を相殺することができる。
　本開示の一側面の出力負荷回路は、本開示の一側面の出力負荷回路は、電力増幅器の後段に設けられた出力整合回路と、前記出力整合回路の出力と基準電位点との間に直列接続されたキャパシタ及び第３ＦＥＴと、前記出力整合回路のインピーダンスを制御する第２制御回路と、を備え、前記第２制御回路は、前記第３ＦＥＴと同一のゲートバイアス電圧印加時において、前記第３ＦＥＴと略同一のオン抵抗を有する第４ＦＥＴを少なくとも備え、前記第３ＦＥＴのゲートと前記第４ＦＥＴのゲートとが電気的に接続されている。
　この構成では、第４ＦＥＴのオン抵抗を制御することにより、第３ＦＥＴのゲートバイアス電圧を制御することができる。これにより、出力負荷回路のインピーダンスを制御することができ、電力増幅素子の温度特性に応じて出力負荷回路のインピーダンスを最適化することができる。
　本開示によれば、性能劣化を抑制しつつ、電力増幅素子の温度特性に起因するゲインの変動を補償することができるアッテネータ回路及び出力負荷回路を実現することができる。
図１は、実施形態に係るアッテネータ回路の適用例を示す電力増幅回路の概略構成の一例を示す図である。 図２Ａは、入出力回路の第１変形例を示すブロック図である。 図２Ｂは、入出力回路の第２変形例を示すブロック図である。 図２Ｃは、入出力回路の第３変形例を示すブロック図である。 図３は、実施形態１に係る第１制御回路の構成例を示すブロック図である。 図４は、実施形態１に係る第１制御回路の可変電流源の構成例を示すブロック図である。 図５は、ＰＴＡＴ電流源の構成例を示すブロック図である。 図６は、第１制御回路における各電流の温度特性例を示す図である。 図７は、入出力回路における挿入損失の温度特性例を示す図である。 図８は、電力増幅回路における入出力ゲインの温度特性例を示す図である。 図９は、実施形態２に係る第１制御回路の構成例を示すブロック図である。 図１０は、実施形態２に係る第１制御回路の可変電流源の構成例を示すブロック図である。 図１１は、実施形態３に係る第１制御回路の構成例を示すブロック図である。 図１２は、実施形態３に係る第１制御回路の可変電流源の構成例を示すブロック図である。 図１３は、実施形態に係る出力負荷回路の適用例を示す電力増幅回路の概略構成の一例を示す図である。 図１４は、インピーダンス調整回路の変形例を示すブロック図である。 図１５は、実施形態４に係る第２制御回路の構成例を示すブロック図である。 図１６は、実施形態４に係る第２制御回路の可変電流源の構成例を示すブロック図である。 図１７は、ＰＴＡＴ電流源の構成例を示すブロック図である。 図１８は、実施形態５に係る第２制御回路の構成例を示すブロック図である。 図１９は、実施形態５に係る第２制御回路の可変電流源の構成例を示すブロック図である。 図２０は、実施形態６に係る第２制御回路の構成例を示すブロック図である。 図２１は、実施形態６に係る第２制御回路の可変電流源の構成例を示すブロック図である。
　以下に、実施形態に係るアッテネータ回路を図面に基づいて詳細に説明する。なお、この実施形態により本開示が限定されるものではない。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。実施形態２以降では実施形態１と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
　図１は、実施形態に係るアッテネータ回路の適用例を示す電力増幅回路の概略構成の一例を示す図である。電力増幅回路１００は、高周波入力信号ＲＦｉｎを増幅して、高周波出力信号ＲＦｏｕｔを出力する。図１では、ドライブ段増幅器２ａ及びパワー段増幅器２ｂで構成された２段構成の電力増幅器２（ＰＡ：Power　Amplifier）を例示している。電力増幅器２の前段に、実施形態に係るアッテネータ回路１の入出力回路１０が設けられる。
　本開示において、電力増幅器２は、図１に示す２段構成のＰＡに限定されない。電力増幅器２は、例えば、１段の電力増幅器で構成される態様であっても良いし、３段以上の増幅器が多段接続された構成であっても良い。また、電力増幅器２はＰＡに限定されない。電力増幅器２は、例えばＬＮＡ（Low　Noise　Amplifier）であっても良い。
　入出力回路１０は、例えばインピーダンス整合回路として構成される。図１では、入出力回路１０の入力端子ＡＴＴｉｎと出力端子ＡＴＴｏｕｔとの間に設けられたシリーズ抵抗（第１抵抗１１）と、当該シリーズ抵抗の両端にそれぞれＮＭＯＳＦＥＴ（第１ＦＥＴ１２）がシャント接続された、所謂π型のインピーダンス整合回路を例示している。本開示では、ＮＭＯＳＦＥＴ（第１ＦＥＴ１２）のオン抵抗Ｒｏｎ１を利用して、π型回路を構成している。
　本開示において、アッテネータ回路１は、図１に示すπ型の回路構成に限定されない。図２Ａ、図２Ｂ、図２Ｃは、入出力回路の各変形例を示すブロック図である。アッテネータ回路１は、例えば、図２Ａの第１変形例に示す所謂Ｔ型の入出力回路１０ａを備える構成であっても良いし、図２Ｂの第２変形例に示す所謂Ｌ型の入出力回路１０ｂを備える構成であっても良いし、図２Ｃの第３変形例に示す所謂ブリッジＴ型の入出力回路１０ｃを備える構成であっても良い。入出力回路１０（１０ａ，１０ｂ，１０ｃ）は、少なくとも、入力端子ＡＴＴｉｎと出力端子ＡＴＴｏｕｔとの間に電気的に接続された第１抵抗１１と、出力端子ＡＴＴｏｕｔと固定電位（図１、図２Ａ、図２Ｂ、図２Ｃでは、接地電位）の基準電位点ＧＮＤとの間に電気的に接続された第１ＦＥＴ１２と、を備える構成であれば良い。
　なお、図１に示す例では、入力端子ＡＴＴｉｎと基準電位点ＧＮＤとの間にも第１ＦＥＴ１２が接続された構成を例示している。入出力回路１０（１０ａ，１０ｂ，１０ｃ）をインピーダンス整合回路として構成する場合、各回路の第１抵抗１１やその他の各抵抗Ｒも含めてＦＥＴのオン抵抗を利用する構成とした態様も含み得る。以下、図１に示した入出力回路１０の構成を例示して説明する。
　電力増幅器２に用いられる電力増幅素子としては、例えばＨＢＴ（Heterojunction　Bipolar　Transistor）プロセスやシリコンプロセス等を用いて構成されたＭＯＳＦＥＴやバイポーラトランジスタが例示される。このようなＭＯＳＦＥＴやバイポーラトランジスタは、相互コンダクタンス（ｇｍ）や電流増幅率（β）の温度特性によりゲインが変動する。具体的には、高温環境下においてゲインが低下する。高温時に電力増幅素子の駆動電流を増加させることで電力増幅素子の温度特性に起因するゲイン変動を相殺することが考えられるが、この場合、駆動電流の増加に伴ってさらに温度が上昇し、電力増幅素子や周辺回路要素を含めた電力増幅回路の性能劣化要因になり得る。また、高温時の消費電流増加に伴い、電力増幅回路の運用コストの増加要因ともなり得る。
　本開示では、温度に応じて入出力回路１０の挿入損失ＩＬ（Insertion　Loss）を制御する。具体的には、高温時において、低温時よりも入出力回路１０の第１ＦＥＴ１２のオン抵抗Ｒｏｎ１を増大させることによって、入出力回路１０の挿入損失ＩＬ（Insertion　Loss）を小さくする。これにより、電力増幅素子の温度特性に起因する電力増幅器２のゲイン変動を相殺することができる。
　より具体的に、アッテネータ回路１は、第１ＦＥＴ１２のオン抵抗Ｒｏｎ１を制御するためのゲートバイアス電圧を制御する第１制御回路２０を備えている。以下に示す各実施形態において、第１制御回路２０の具体的な構成及び動作について説明する。
（実施形態１）
　図３は、実施形態１に係る第１制御回路の構成例を示すブロック図である。実施形態１に係る構成例において、第１制御回路２０は、第２ＦＥＴ２１と、定電流源２２と、可変電流源２３と、オペアンプ回路２４と、定電圧源２５と、を備えている。
　定電流源２２は、図３に示す可変電位点ＶＡに定電流Ｉｃを供給する。可変電流源２３は、可変電位点ＶＡと基準電位点ＧＮＤとの間に接続されている。図４は、実施形態１に係る第１制御回路の可変電流源の構成例を示すブロック図である。
　図４に示す構成例において、可変電流源２３は、カレントミラー回路である。また、図４に示す構成例において、第１制御回路２０は、可変電流源２３（カレントミラー回路）の入力に可変電流Ｉｐを供給するＰＴＡＴ電流源２６を備える。図５は、ＰＴＡＴ電流源の構成例を示すブロック図である。
　ＰＴＡＴ電流源２６は、絶対温度に比例する可変電流を生成する構成である。図５に示す構成例では、ダイオードＤの温度特性を利用して可変電流Ｉｐを生成する構成としている。
　図５に示す例において、ＦＥＴ１及びＦＥＴ２は、略同等の性能を有するＰＭＯＳＦＥＴである。ＦＥＴ１及びＦＥＴ２には、同一の電圧ＶＣＣが供給される。ＰＴＡＴ電流源２６は、ダイオードＤに流れるダイオード電流Ｉｄに対し、ＦＥＴ１の数とＦＥＴ２の数との比率を乗じた可変電流Ｉｐを生成する。
　ダイオードＤは、温度の上昇に伴い順方向電圧が減少する温度特性を有している。本開示では、このダイオードＤの温度特性と抵抗Ｒとを利用し、ＰＴＡＴ電流源２６から可変電流源２３（カレントミラー回路）に供給される可変電流Ｉｐは、温度上昇に伴って増加する構成としている。
　なお、図５に示すＰＴＡＴ電流源の構成例は一例であって、これに限定されない。実施形態に係る第１制御回路２０は、図５とは異なる構成のＰＴＡＴ電流源を備えた構成を含み得る。
　可変電流源２３（カレントミラー回路）のＦＥＴＡ及びＦＥＴＢは、略同等の性能を有するＮＭＯＳＦＥＴである。可変電流源２３（カレントミラー回路）は、ＰＴＡＴ電流源２６から供給される可変電流Ｉｐに対し、ＦＥＴＡの数とＦＥＴＢの数との比率を乗じた可変電流Ｉｖを生成する。言い換えると、可変電流Ｉｖは、ＰＴＡＴ電流源２６から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。
　第２ＦＥＴ２１は、入出力回路１０の第１ＦＥＴ１２と、同一のゲートバイアス電圧印加時において略同一のオン抵抗Ｒｏｎ２（≒Ｒｏｎ１）を有している。具体的に、第１ＦＥＴ１２と第２ＦＥＴ２１とは、例えば同一品種のＮＭＯＳＦＥＴである。ＮＭＯＳＦＥＴが同一品種である場合とは、当該ＮＭＯＳＦＥＴを構成する材料、或いは、プロセスが同じである場合を指す。なお、材料、或いは、プロセスに加え、ゲート長Ｌｇ、或いは、ゲート幅Ｗｇなどのデバイスパラメータが同じであってもよい。
　第２ＦＥＴ２１は、可変電位点ＶＡと基準電位点ＧＮＤとの間に接続される。なお、第２ＦＥＴ２１が接続される基準電位点ＧＮＤは、第１ＦＥＴ１２が接続される基準電位点ＧＮＤと同一の電位の固定電位が与えられていても良いし、異なる電位の固定電位が与えられていても良い。入出力回路１０の第１ＦＥＴ１２のゲートと、第２ＦＥＴ２１のゲートとは、抵抗ＲＦを介して電気的に接続されている。抵抗ＲＦは、例えば１００ｋΩ程度の高抵抗であり、入出力回路１０から第１制御回路２０に漏出する高周波信号を抑制する機能を有している。
　また、第２ＦＥＴ２１のゲートには、オペアンプ回路２４の出力端子が接続されている。オペアンプ回路２４の非反転入力端子は可変電位点ＶＡに接続され、可変電位点ＶＡの電位は、オペアンプ回路２４の非反転入力端子にフィードバックされる。
　オペアンプ回路２４の反転入力端子は、図３及び図４に示す固定電位点ＦＶに接続されている。固定電位点ＦＶには、定電圧源２５から電位ＶＲＥＦが印加される。
　上述した実施形態１に係る構成における動作について説明する。
　図３及び図４に示す実施形態１に係る構成において、可変電位点ＶＡの電位であるオペアンプ回路２４の非反転入力端子へのフィードバック電位ＶＦＢは、下記（１）式で示される。
　ＶＦＢ＝（Ｉｃ－Ｉｖ）×Ｒｏｎ２・・・（１）
　オペアンプ回路２４は、非反転入力端子へのフィードバック電位ＶＦＢと反転入力端子の電位ＶＲＥＦとが略同一となるように動作する。これにより、下記（２）式が成立する。
　ＶＲＥＦ＝（Ｉｃ－Ｉｖ）×Ｒｏｎ２・・・（２）
　上記（２）式は、下記（３）式のように変形できる。
　Ｒｏｎ２＝ＶＲＥＦ／（Ｉｃ－Ｉｖ）・・・（３）
　上記（３）式において、（Ｉｃ－Ｉｖ）は、第２ＦＥＴ２１に流れる電流を示している。この電流（Ｉｃ－Ｉｖ）は、可変電流Ｉｖの増加に伴って減少し、可変電流Ｉｖの減少に伴って増加する。可変電流Ｉｖは、上述したように、ＰＴＡＴ電流源２６から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。このため、第２ＦＥＴ２１に流れる電流（Ｉｃ－Ｉｖ）は、温度上昇に伴って減少する。
　図６は、第１制御回路における各電流の温度特性例を示す図である。図７は、入出力回路における挿入損失の温度特性例を示す図である。図８は、電力増幅回路における入出力ゲインの温度特性例を示す図である。図６、図７、図８において、横軸はセルシウス温度を示している。
　図６に示す縦軸は、第１制御回路２０における各電流の電流値を示している。図６に示す実線は定電流Ｉｃを示し、破線は可変電流Ｉｖを示している。また、図６に示す一点鎖線は、第２ＦＥＴ２１に流れる電流（Ｉｃ－Ｉｖ）を示している。
　図７に示す縦軸は、入出力回路１０の挿入損失ＩＬを示している。
　図８に示す縦軸は、電力増幅回路１００のトータルゲインを示している。図８に示す実線は、本開示に係るアッテネータ回路１によるゲイン補償を行なっていない場合のゲインを示し、破線は、本開示に係るアッテネータ回路１によるゲイン補償を行なった場合のゲインを示している。
　図８に実線で示した特性では、温度の上昇に伴ってゲインが低下している。このゲインの低下は、電力増幅器２に用いられる電力増幅素子の温度特性に起因するものと想定される。
　本開示では、電力増幅器２に用いられる電力増幅素子の温度特性に応じて、定電流Ｉｃ、可変電流Ｉｖ、及び電位ＶＲＥＦを設定する。具体的には、例えば、図８に破線で示すような特性を目標値として、第２ＦＥＴ２１に流れる電流（Ｉｃ－Ｉｖ）を設定する。
　実施形態１において、オペアンプ回路２４の反転入力端子に印加される電位ＶＲＥＦは固定電位である。このため、第２ＦＥＴ２１のオン抵抗Ｒｏｎ２は、温度上昇に伴って増加する特性となる。第１制御回路２０は、第２ＦＥＴ２１のゲート電圧を、入出力回路１０の第１ＦＥＴ１２のゲートバイアス電圧ＧＢＶとして、入出力回路１０に供給する。この結果として、入出力回路１０の第１ＦＥＴ１２のオン抵抗Ｒｏｎ１が第２ＦＥＴ２１のオン抵抗Ｒｏｎ２と同様に変化し、入出力回路１０の挿入損失ＩＬは、図７に示すように、温度上昇に伴って低下する特性となる。これにより、電力増幅素子の温度特性に起因する電力増幅器２のゲイン変動を相殺することができ、電力増幅回路１００のトータルゲインの変動も抑制できる。具体的には、図８に破線で示したように、温度変化に依らず略一定のトータルゲインを有する電力増幅回路１００を得ることができる。
（実施形態２）
　図９は、実施形態２に係る第１制御回路の構成例を示すブロック図である。図１０は、実施形態２に係る第１制御回路の可変電流源の構成例を示すブロック図である。ここでは、実施形態１とは異なる内容について詳細に説明し、実施形態１と同一の内容については説明を省略する場合がある。
　実施形態２に係る構成例において、第１制御回路２０ａは、第２ＦＥＴ２１と、定電流源２２と、オペアンプ回路２４と、第２可変電流源２６ａと、第２抵抗２７と、を備えている。
　定電流源２２は、図９及び図１０に示す第１可変電位点ＶＡ１に定電流Ｉｃを供給する。
　図１０に示すように、実施形態２に係る構成において、第２可変電流源２６ａはＰＴＡＴ電流源である。第２可変電流源２６ａ（ＰＴＡＴ電流源）は、温度上昇に伴って増加する可変電流Ｉｖを生成する。
　第２ＦＥＴ２１のゲートには、オペアンプ回路２４の出力端子が接続されている。オペアンプ回路２４の非反転入力端子は第１可変電位点ＶＡ１に接続され、第１可変電位点ＶＡ１の電位は、オペアンプ回路２４の非反転入力端子にフィードバックされる。
　実施形態２において、オペアンプ回路２４の反転入力端子は、図９及び図１０に示す第２可変電位点ＶＡ２に接続されている。第２可変電位点ＶＡ２と基準電位点ＧＮＤとの間に、第２抵抗２７が接続されている。
　上述した実施形態２に係る構成における動作について説明する。
　図９及び図１０に示す実施形態２に係る構成において、第１可変電位点ＶＡ１の電位であるオペアンプ回路２４の非反転入力端子へのフィードバック電位ＶＦＢは、下記（４）式で示される。
　ＶＦＢ＝Ｉｃ×Ｒｏｎ２・・・（４）
　第２可変電位点ＶＡ２の電位は、第２可変電流源２６ａ（ＰＴＡＴ電流源）から供給される可変電流Ｉｖに応じて決まる。第２可変電位点ＶＡ２の電位であるオペアンプ回路２４の反転入力端子の電位Ｖｉｎｖは、第２抵抗２７の抵抗値をＲｂとしたとき、下記（５）式で示される。
　Ｖｉｎｖ＝Ｉｖ×Ｒｂ・・・（５）
　オペアンプ回路２４は、非反転入力端子へのフィードバック電位ＶＦＢと反転入力端子の電位Ｖｉｎｖとが略同一となるように動作する。これにより、下記（６）式が成立する。
　Ｉｖ×Ｒｂ＝Ｉｃ×Ｒｏｎ２・・・（６）
　上記（６）式は、下記（７）式のように変形できる。
　Ｒｏｎ２＝（Ｉｖ／Ｉｃ）×Ｒｂ・・・（７）
　第２ＦＥＴ２１に流れる定電流Ｉｃに対し、第２抵抗２７に流れる可変電流Ｉｖは、温度上昇に伴って増加する。このため、上記（７）式における（Ｉｖ／Ｉｃ）は、温度上昇に伴って増加する。
　実施形態２において、第２抵抗２７は固定抵抗である。このため、第２ＦＥＴ２１のオン抵抗Ｒｏｎ２は、温度上昇に伴って増加する特性となる。第１制御回路２０ａは、第２ＦＥＴ２１のゲート電圧を、入出力回路１０の第１ＦＥＴ１２のゲートバイアス電圧ＧＢＶとして、入出力回路１０に供給する。この結果として、入出力回路１０の第１ＦＥＴ１２のオン抵抗Ｒｏｎ１が第２ＦＥＴ２１のオン抵抗Ｒｏｎ２と同様に変化し、入出力回路１０の挿入損失ＩＬは、図７に示すように、温度上昇に伴って小さくなる特性となる。これにより、電力増幅素子の温度特性に起因する電力増幅器２のゲイン変動を相殺することができ、電力増幅回路１００のトータルゲインの変動も抑制できる。
（実施形態３）
　図１１は、実施形態３に係る第１制御回路の構成例を示すブロック図である。図１２は、実施形態３に係る第１制御回路の可変電流源の構成例を示すブロック図である。ここでは、実施形態１又は実施形態２とは異なる内容について詳細に説明し、実施形態１又は実施形態２と同一の内容については説明を省略する場合がある。
　実施形態３に係る構成例において、第１制御回路２０は、第２ＦＥＴ２１と、定電流源２２と、第１可変電流源２３ａと、オペアンプ回路２４と、第２可変電流源２６ｂと、第２抵抗２７と、を備えている。
　定電流源２２は、図１１及び図１２に示す第１可変電位点ＶＡ１に定電流Ｉｃを供給する。第１可変電流源２３ａは、第１可変電位点ＶＡ１と基準電位点ＧＮＤとの間に接続されている。なお、第１可変電流源２３ａが接続される基準電位点ＧＮＤは、第１ＦＥＴ１２が接続される基準電位点ＧＮＤ、および、第２ＦＥＴ２１が接続される基準電位点ＧＮＤと同一の電位の固定電位が与えられていても良いし、異なる電位の固定電位が与えられていても良い。第２可変電流源２６ｂは、図１１及び図１２に示す第２可変電位点ＶＡ２に第２可変電流Ｉｖ２を供給する。
　図１２に示す構成例において、第１可変電流源２３ａは、カレントミラー回路である。また、図１２に示す構成例において、第２可変電流源２６ｂはＰＴＡＴ電流源である。第２可変電流源２６ｂ（ＰＴＡＴ電流源）は、温度上昇に伴って増加する可変電流を生成する。より具体的に、第２可変電流源２６ｂ（ＰＴＡＴ電流源）は、可変電流Ｉｐを第１可変電流源２３ａ（カレントミラー回路）に供給し、第２可変電流Ｉｖ２を第２可変電位点ＶＡ２に供給する。
　第１可変電流源２３ａ（カレントミラー回路）のＦＥＴＡ及びＦＥＴＢは、略同等の性能を有するＮＭＯＳＦＥＴである。第１可変電流源２３ａ（カレントミラー回路）は、第２可変電流源２６ｂ（ＰＴＡＴ電流源）から供給される可変電流Ｉｐに対し、ＦＥＴＡの数とＦＥＴＢの数との比率を乗じた第１可変電流Ｉｖ１を生成する。言い換えると、第１可変電流Ｉｖ１は、第２可変電流源２６ｂ（ＰＴＡＴ電流源）から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。
　第２ＦＥＴ２１のゲートには、オペアンプ回路２４の出力端子が接続されている。オペアンプ回路２４の非反転入力端子は第１可変電位点ＶＡ１に接続され、第１可変電位点ＶＡ１の電位は、オペアンプ回路２４の非反転入力端子にフィードバックされる。
　オペアンプ回路２４の反転入力端子は、実施形態２と同様に、図１１及び図１２に示す第２可変電位点ＶＡ２に接続されている。第２可変電位点ＶＡ２と基準電位点ＧＮＤとの間に、第２抵抗２７が接続されている。なお、第２抵抗２７が接続される基準電位点ＧＮＤは、第１ＦＥＴ１２が接続される基準電位点ＧＮＤ、第２ＦＥＴ２１が接続される基準電位点ＧＮＤ、および、第１可変電流源２３ａが接続される基準電位点ＧＮＤと同一の電位の固定電位が与えられていても良いし、異なる電位の固定電位が与えられていても良い。
　上述した実施形態３に係る構成における動作について説明する。
　図１１及び図１２に示す実施形態３に係る構成において、第１可変電位点ＶＡ１の電位であるオペアンプ回路２４の非反転入力端子へのフィードバック電位ＶＦＢは、下記（８）式で示される。
　ＶＦＢ＝（Ｉｃ－Ｉｖ１）×Ｒｏｎ２・・・（８）
　第２可変電位点ＶＡ２の電位は、実施形態２と同様に、第２可変電流源２６ｂ（ＰＴＡＴ電流源）から供給される第２可変電流Ｉｖ２に応じて決まる。第２可変電位点ＶＡ２の電位であるオペアンプ回路２４の反転入力端子の電位Ｖｉｎｖは、第２抵抗２７の抵抗値をＲｂとしたとき、下記（９）式で示される。
　Ｖｉｎｖ＝Ｉｖ２×Ｒｂ・・・（９）
　オペアンプ回路２４は、非反転入力端子へのフィードバック電位ＶＦＢと反転入力端子の電位ＶＲＥＦとが略同一となるように動作する。これにより、下記（１０）式が成立する。
　Ｉｖ２×Ｒｂ＝（Ｉｃ－Ｉｖ１）×Ｒｏｎ２・・・（１０）
　上記（１０）式は、下記（１１）式のように変形できる。
　Ｒｏｎ２＝｛Ｉｖ２／（Ｉｃ－Ｉｖ１）｝×Ｒｂ・・・（１１）
　上記（１１）式において、（Ｉｃ－Ｉｖ１）は、第２ＦＥＴ２１に流れる電流を示している。この電流（Ｉｃ－Ｉｖ１）は、第１可変電流Ｉｖ１の増加に伴って減少し、第１可変電流Ｉｖ１の減少に伴って増加する。第１可変電流Ｉｖ１は、第２可変電流源２６ｂ（ＰＴＡＴ電流源）から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。このため、第２ＦＥＴ２１に流れる電流（Ｉｃ－Ｉｖ１）は、温度上昇に伴って減少する。一方、第２抵抗２７に流れる第２可変電流Ｉｖ２は、温度上昇に伴って増加する。
　実施形態３において、第２抵抗２７は、実施形態２と同様に固定抵抗である。上述したように、上記（１１）式において、第２ＦＥＴ２１に流れる電流（Ｉｃ－Ｉｖ１）は、温度上昇に伴って減少し、第２可変電流Ｉｖ２は、温度上昇に伴って増加する。このため、温度上昇に伴う第２ＦＥＴ２１のオン抵抗Ｒｏｎ２の可変範囲を実施形態１及び実施形態２よりも拡大することができる。
　第１制御回路２０ｂは、第２ＦＥＴ２１のゲート電圧を、入出力回路１０の第１ＦＥＴ１２のゲートバイアス電圧ＧＢＶとして、入出力回路１０に供給する。この結果として、入出力回路１０の第１ＦＥＴ１２のオン抵抗Ｒｏｎ１が第２ＦＥＴ２１のオン抵抗Ｒｏｎ２と同様に変化し、入出力回路１０の挿入損失ＩＬは、図７に示すように、温度上昇に伴って小さくなる特性となる。これにより、電力増幅素子の温度特性に起因する電力増幅器２のゲイン変動を相殺することができ、図８に破線で示したように、温度変化に依らず略一定のトータルゲインを有する電力増幅回路１００を得ることができる。また、第１制御回路２０ｂは、第１可変電流源２３ａ（第１制御回路２０の可変電流源２３相当）と第２可変電流源２６ｂ（第１制御回路２０ａの第２可変電流源２６ａ相当）との双方を備える。これにより、第１制御回路２０、或いは、第１制御回路２０ａを備える場合に比べて、温度に対して電力増幅回路のゲインの変動が大きい場合であっても、温度変化によらず略一定のトータルゲインを有する電力増幅回路１００を得ることができる。
　以上説明したように、各実施形態に係るアッテネータ回路１によれば、温度に応じて、入出力回路１０の挿入損失ＩＬ（Insertion　Loss）を調整することができる。具体的には、温度の上昇に伴って、入出力回路１０の挿入損失ＩＬ（Insertion　Loss）を低下させる。これにより、電力増幅素子の温度特性に起因する電力増幅器２のゲイン変動を補償することができる。
（実施形態４）
　図１３は、実施形態に係る出力負荷回路の適用例を示す電力増幅回路の概略構成の一例を示す図である。図１３に示す例において、電力増幅回路１００ａは、図１と同様に、ドライブ段増幅器２ａ及びパワー段増幅器２ｂで構成された２段構成の電力増幅器２を有する構成を例示している。電力増幅器２の後段に出力負荷回路３が設けられる。
　図１３に示す例において、出力負荷回路３は、インダクタＬ１，Ｌ２がシリーズ接続され、当該インダクタＬ１，Ｌ２の接続点と基準電位点ＧＮＤとの間にキャパシタＣがシャント接続された、所謂Ｔ型の出力整合回路３０を含む。出力整合回路３０の出力と基準電位点ＧＮＤとの間に、キャパシタＣＦと第３ＦＥＴ３２とが直列接続されたインピーダンス調整回路３１が設けられている。
　図１４は、インピーダンス調整回路の変形例を示すブロック図である。図１３では、インピーダンス調整回路３１は、キャパシタＣＦと第３ＦＥＴ３２とで構成される直列回路を２つ有する構成を例示したが、図１４に示すように、インピーダンス調整回路３１ａは、キャパシタＣＦと第３ＦＥＴ３２とで構成される直列回路を１つ有する構成であっても良い。
　実施形態４に係る構成において、第２制御回路４０は、温度に応じて出力負荷回路３のインピーダンスを制御する。具体的には、高温時において、低温時よりもインピーダンス調整回路３１の第３ＦＥＴ３２のオン抵抗を増大させることによって、出力整合回路３０を含めた出力負荷回路３のインピーダンスを大きくする。これにより、電力増幅素子の温度上昇に伴う電力増幅器２の出力特性の変化を補償することができる。
　より具体的に、出力負荷回路３は、第３ＦＥＴ３２のオン抵抗を制御するためのゲートバイアス電圧を制御する第２制御回路４０を備えている。以下に示す各実施形態において、第２制御回路４０の具体的な構成及び動作について説明する。
　図１５は、実施形態４に係る第２制御回路の構成例を示すブロック図である。実施形態４に係る構成例において、第２制御回路４０は、第４ＦＥＴ４１と、定電流源４２と、可変電流源４３と、オペアンプ回路４４と、定電圧源４５と、を備えている。
　定電流源４２は、図１５に示す可変電位点ＶＡに定電流Ｉｃを供給する。可変電流源４３は、可変電位点ＶＡと基準電位点ＧＮＤとの間に接続されている。図１６は、実施形態４に係る第２制御回路の可変電流源の構成例を示すブロック図である。
　図１６に示す構成例において、可変電流源４３は、カレントミラー回路である。また、図１６に示す構成例において、第２制御回路４０は、可変電流源４３（カレントミラー回路）の入力に可変電流Ｉｐを供給するＰＴＡＴ電流源４６を備える。図１７は、ＰＴＡＴ電流源の構成例を示すブロック図である。
　ＰＴＡＴ電流源４６は、絶対温度に比例する可変電流を生成する構成である。図１７に示す構成例では、ダイオードＤの温度特性を利用して可変電流Ｉｐを生成する構成としている。
　図１７に示す例において、ＦＥＴ１及びＦＥＴ２は、略同等の性能を有するＰＭＯＳＦＥＴである。ＦＥＴ１及びＦＥＴ２には、同一の電圧ＶＣＣが供給される。ＰＴＡＴ電流源４６は、ダイオードＤに流れるダイオード電流Ｉｄに対し、ＦＥＴ１の数とＦＥＴ２の数との比率を乗じた可変電流Ｉｐを生成する。
　ダイオードＤは、温度の上昇に伴い順方向電圧が減少する温度特性を有している。本開示では、このダイオードＤの温度特性と抵抗Ｒとを利用し、ＰＴＡＴ電流源４６から可変電流源４３（カレントミラー回路）に供給される可変電流Ｉｐは、温度上昇に伴って増加する構成としている。
　なお、図１７に示すＰＴＡＴ電流源の構成例は一例であって、これに限定されない。実施形態に係る第２制御回路４０は、図１７とは異なる構成のＰＴＡＴ電流源を備えた構成を含み得る。
　可変電流源４３（カレントミラー回路）のＦＥＴＡ及びＦＥＴＢは、略同等の性能を有するＮＭＯＳＦＥＴである。可変電流源４３（カレントミラー回路）は、ＰＴＡＴ電流源４６から供給される可変電流Ｉｐに対し、ＦＥＴＡの数とＦＥＴＢの数との比率を乗じた可変電流Ｉｖを生成する。言い換えると、可変電流Ｉｖは、ＰＴＡＴ電流源４６から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。
　第４ＦＥＴ４１は、インピーダンス調整回路３１の第３ＦＥＴ３２と、同一のゲートバイアス電圧印加時において略同一のオン抵抗Ｒｏｎ２（≒Ｒｏｎ１）を有している。具体的に、第３ＦＥＴ３２と第４ＦＥＴ４１とは、例えば同一品種のＮＭＯＳＦＥＴである。ＮＭＯＳＦＥＴが同一品種である場合とは、当該ＮＭＯＳＦＥＴを構成する材料、或いは、プロセスが同じである場合を指す。なお、材料、或いは、プロセスに加え、ゲート長Ｌｇ、或いは、ゲート幅Ｗｇなどのデバイスパラメータが同じであってもよい。
　第４ＦＥＴ４１は、可変電位点ＶＡと基準電位点ＧＮＤとの間に接続される。なお、第４ＦＥＴ４１が接続される基準電位点ＧＮＤは、第３ＦＥＴ３２が接続される基準電位点ＧＮＤと同一の電位の固定電位が与えられていても良いし、異なる電位の固定電位が与えられていても良い。インピーダンス調整回路３１の第３ＦＥＴ３２のゲートと、第４ＦＥＴ４１のゲートとは、抵抗ＲＦを介して電気的に接続されている。抵抗ＲＦは、例えば１００ｋΩ程度の高抵抗であり、インピーダンス調整回路３１から第２制御回路４０に漏出する高周波信号を抑制する機能を有している。
　また、第４ＦＥＴ４１のゲートには、オペアンプ回路４４の出力端子が接続されている。オペアンプ回路４４の非反転入力端子は可変電位点ＶＡに接続され、可変電位点ＶＡの電位は、オペアンプ回路４４の非反転入力端子にフィードバックされる。
　オペアンプ回路４４の反転入力端子は、図１５及び図１６に示す固定電位点ＦＶに接続されている。固定電位点ＦＶには、定電圧源４５から電位ＶＲＥＦが印加される。
　上述した実施形態４に係る構成における動作について説明する。
　図１５及び図１６に示す実施形態４に係る構成において、可変電位点ＶＡの電位であるオペアンプ回路４４の非反転入力端子へのフィードバック電位ＶＦＢは、下記（１２）式で示される。
　ＶＦＢ＝（Ｉｃ－Ｉｖ）×Ｒｏｎ２・・・（１２）
　オペアンプ回路４４は、非反転入力端子へのフィードバック電位ＶＦＢと反転入力端子の電位ＶＲＥＦとが略同一となるように動作する。これにより、下記（１３）式が成立する。
　ＶＲＥＦ＝（Ｉｃ－Ｉｖ）×Ｒｏｎ２・・・（１３）
　上記（１３）式は、下記（１４）式のように変形できる。
　Ｒｏｎ２＝ＶＲＥＦ／（Ｉｃ－Ｉｖ）・・・（１４）
　上記（１４）式において、（Ｉｃ－Ｉｖ）は、第４ＦＥＴ４１に流れる電流を示している。この電流（Ｉｃ－Ｉｖ）は、可変電流Ｉｖの増加に伴って減少し、可変電流Ｉｖの減少に伴って増加する。可変電流Ｉｖは、上述したように、ＰＴＡＴ電流源４６から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。このため、第４ＦＥＴ４１に流れる電流（Ｉｃ－Ｉｖ）は、温度上昇に伴って減少する。
　本開示では、電力増幅器２に用いられる電力増幅素子の温度特性に応じて、定電流Ｉｃ、可変電流Ｉｖ、及び電位ＶＲＥＦを設定する。具体的には、例えば、温度上昇に伴う値出力特性の劣化を相殺するような特性を目標値として、第４ＦＥＴ４１に流れる電流（Ｉｃ－Ｉｖ）を設定する。
　実施形態４において、オペアンプ回路２４の反転入力端子に印加される電位ＶＲＥＦは固定電位である。このため、第４ＦＥＴ４１のオン抵抗Ｒｏｎ２は、温度上昇に伴って増加する特性となる。第２制御回路４０は、第４ＦＥＴ４１のゲート電圧を、インピーダンス調整回路３１の第３ＦＥＴ３２のゲートバイアス電圧ＧＢＶとして、インピーダンス調整回路３１に供給する。この結果として、インピーダンス調整回路３１の第３ＦＥＴ３２のオン抵抗Ｒｏｎ１が第４ＦＥＴ４１のオン抵抗Ｒｏｎ２と同様に変化し、第３ＦＥＴ３２を温度上昇に伴ってOFFに近づけさせることでキャパシタＣＦの値を温度上昇に伴って低下させることができ、出力整合回路３０を含めた出力負荷回路３のインピーダンスが温度上昇に伴って大きくなる特性となる。これにより、電力増幅素子の温度上昇に伴う電力増幅器２の出力特性（例えば、所定の入力電力、所定の入力周波数の入力信号が供給されたときに最大出力電力や最大効率が得られるインピーダンスである、最適負荷インピーダンス）の変化を補償することができる。具体的には、温度上昇に伴う電力増幅回路１００ａの出力特性の劣化を抑制することができる。
（実施形態５）
　図１８は、実施形態５に係る第２制御回路の構成例を示すブロック図である。図１９は、実施形態５に係る第２制御回路の可変電流源の構成例を示すブロック図である。ここでは、実施形態４とは異なる内容について詳細に説明し、実施形態４と同一の内容については説明を省略する場合がある。
　実施形態５に係る構成例において、第２制御回路４０ａは、第４ＦＥＴ４１と、定電流源４２と、オペアンプ回路４４と、第２可変電流源４６ａと、第２抵抗４７と、を備えている。
　定電流源４２は、図１８及び図１９に示す第１可変電位点ＶＡ１に定電流Ｉｃを供給する。
　図１９に示すように、実施形態５に係る構成において、第２可変電流源４６ａはＰＴＡＴ電流源である。第２可変電流源４６ａ（ＰＴＡＴ電流源）は、温度上昇に伴って増加する可変電流Ｉｖを生成する。
　第４ＦＥＴ４１のゲートには、オペアンプ回路４４の出力端子が接続されている。オペアンプ回路４４の非反転入力端子は第１可変電位点ＶＡ１に接続され、第１可変電位点ＶＡ１の電位は、オペアンプ回路４４の非反転入力端子にフィードバックされる。
　実施形態５において、オペアンプ回路４４の反転入力端子は、図１８及び図１９に示す第２可変電位点ＶＡ２に接続されている。第２可変電位点ＶＡ２と基準電位点ＧＮＤとの間に、第２抵抗４７が接続されている。
　上述した実施形態５に係る構成における動作について説明する。
　図１８及び図１９に示す実施形態５に係る構成において、第１可変電位点ＶＡ１の電位であるオペアンプ回路４４の非反転入力端子へのフィードバック電位ＶＦＢは、下記（１５）式で示される。
　ＶＦＢ＝Ｉｃ×Ｒｏｎ２・・・（１５）
　第２可変電位点ＶＡ２の電位は、第２可変電流源４６ａ（ＰＴＡＴ電流源）から供給される可変電流Ｉｖに応じて決まる。第２可変電位点ＶＡ２の電位であるオペアンプ回路４４の反転入力端子の電位Ｖｉｎｖは、第２抵抗４７の抵抗値をＲｂとしたとき、下記（１６）式で示される。
　Ｖｉｎｖ＝Ｉｖ×Ｒｂ・・・（１６）
　オペアンプ回路４４は、非反転入力端子へのフィードバック電位ＶＦＢと反転入力端子の電位Ｖｉｎｖとが略同一となるように動作する。これにより、下記（１７）式が成立する。
　Ｉｖ×Ｒｂ＝Ｉｃ×Ｒｏｎ２・・・（１７）
　上記（１７）式は、下記（１８）式のように変形できる。
　Ｒｏｎ２＝（Ｉｖ／Ｉｃ）×Ｒｂ・・・（１８）
　第４ＦＥＴ４１に流れる定電流Ｉｃに対し、第２抵抗４７に流れる可変電流Ｉｖは、温度上昇に伴って増加する。このため、上記（１８）式における（Ｉｖ／Ｉｃ）は、温度上昇に伴って増加する。
　実施形態５において、第２抵抗４７は固定抵抗である。このため、第４ＦＥＴ４１のオン抵抗Ｒｏｎ２は、温度上昇に伴って増加する特性となる。第２制御回路４０ａは、第４ＦＥＴ４１のゲート電圧を、インピーダンス調整回路３１の第３ＦＥＴ３２のゲートバイアス電圧ＧＢＶとして、インピーダンス調整回路３１に供給する。この結果として、インピーダンス調整回路３１の第３ＦＥＴ３２のオン抵抗Ｒｏｎ１が第４ＦＥＴ４１のオン抵抗Ｒｏｎ２と同様に変化し、第３ＦＥＴ３２を温度上昇に伴ってＯＦＦに近づけさせることでキャパシタＣＦの値を温度上昇に伴って低下させることができ、インピーダンス調整回路３１のインピーダンスが温度上昇に伴って大きくなる特性となる。これにより、電力増幅素子の温度上昇に伴う電力増幅器２の出力特性（例えば、最適負荷インピーダンス）の変化を補償することができ、電力増幅回路１００ａの出力特性の劣化を抑制することができる。
（実施形態６）
　図２０は、実施形態６に係る第２制御回路の構成例を示すブロック図である。図２１は、実施形態６に係る第２制御回路の可変電流源の構成例を示すブロック図である。ここでは、実施形態４又は実施形態５とは異なる内容について詳細に説明し、実施形態４又は実施形態５と同一の内容については説明を省略する場合がある。
　実施形態６に係る構成例において、第２制御回路４０は、第４ＦＥＴ４１と、定電流源４２と、第１可変電流源４３ａと、オペアンプ回路４４と、第２可変電流源４６ｂと、第２抵抗４７と、を備えている。
　定電流源４２は、図２０及び図２１に示す第１可変電位点ＶＡ１に定電流Ｉｃを供給する。第１可変電流源４３ａは、第１可変電位点ＶＡ１と基準電位点ＧＮＤとの間に接続されている。なお、第１可変電流源４３ａが接続される基準電位点ＧＮＤは、第３ＦＥＴ３２が接続される基準電位点ＧＮＤ、および、第４ＦＥＴ４１が接続される基準電位点ＧＮＤと同一の電位の固定電位が与えられていても良いし、異なる電位の固定電位が与えられていても良い。第２可変電流源４６ｂは、図２０及び図２１に示す第２可変電位点ＶＡ２に第２可変電流Ｉｖ２を供給する。
　図２１に示す構成例において、第１可変電流源４３ａは、カレントミラー回路である。また、図２１に示す構成例において、第２可変電流源４６ｂはＰＴＡＴ電流源である。第２可変電流源４６ｂ（ＰＴＡＴ電流源）は、温度上昇に伴って増加する可変電流を生成する。より具体的に、第２可変電流源４６ｂ（ＰＴＡＴ電流源）は、可変電流Ｉｐを第１可変電流源４３ａ（カレントミラー回路）に供給し、第２可変電流Ｉｖ２を第２可変電位点ＶＡ２に供給する。
　第１可変電流源４３ａ（カレントミラー回路）のＦＥＴＡ及びＦＥＴＢは、略同等の性能を有するＮＭＯＳＦＥＴである。第１可変電流源４３ａ（カレントミラー回路）は、第２可変電流源４６ｂ（ＰＴＡＴ電流源）から供給される可変電流Ｉｐに対し、ＦＥＴＡの数とＦＥＴＢの数との比率を乗じた第１可変電流Ｉｖ１を生成する。言い換えると、第１可変電流Ｉｖ１は、第２可変電流源４６ｂ（ＰＴＡＴ電流源）から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。
　第４ＦＥＴ４１のゲートには、オペアンプ回路４４の出力端子が接続されている。オペアンプ回路４４の非反転入力端子は第１可変電位点ＶＡ１に接続され、第１可変電位点ＶＡ１の電位は、オペアンプ回路４４の非反転入力端子にフィードバックされる。
　オペアンプ回路４４の反転入力端子は、実施形態５と同様に、図２０及び図２１に示す第２可変電位点ＶＡ２に接続されている。第２可変電位点ＶＡ２と基準電位点ＧＮＤとの間に、第２抵抗４７が接続されている。なお、第２抵抗４７が接続される基準電位点ＧＮＤは、第３ＦＥＴ３２が接続される基準電位点ＧＮＤ、第４ＦＥＴ４１が接続される基準電位点ＧＮＤ、および、第１可変電流源４３ａが接続される基準電位点ＧＮＤと同一の電位の固定電位が与えられていても良いし、異なる電位の固定電位が与えられていても良い。
　上述した実施形態６に係る構成における動作について説明する。
　図２０及び図２１に示す実施形態６に係る構成において、第１可変電位点ＶＡ１の電位であるオペアンプ回路４４の非反転入力端子へのフィードバック電位ＶＦＢは、下記（１９）式で示される。
　ＶＦＢ＝（Ｉｃ－Ｉｖ１）×Ｒｏｎ２・・・（１９）
　第２可変電位点ＶＡ２の電位は、実施形態５と同様に、第２可変電流源４６ｂ（ＰＴＡＴ電流源）から供給される第２可変電流Ｉｖ２に応じて決まる。第２可変電位点ＶＡ２の電位であるオペアンプ回路４４の反転入力端子の電位Ｖｉｎｖは、第２抵抗４７の抵抗値をＲｂとしたとき、下記（２０）式で示される。
　Ｖｉｎｖ＝Ｉｖ２×Ｒｂ・・・（２０）
　オペアンプ回路４４は、非反転入力端子へのフィードバック電位ＶＦＢと反転入力端子の電位ＶＲＥＦとが略同一となるように動作する。これにより、下記（２１）式が成立する。
　Ｉｖ２×Ｒｂ＝（Ｉｃ－Ｉｖ１）×Ｒｏｎ２・・・（２１）
　上記（２１）式は、下記（２２）式のように変形できる。
　Ｒｏｎ２＝｛Ｉｖ２／（Ｉｃ－Ｉｖ１）｝×Ｒｂ・・・（２２）
　上記（２２）式において、（Ｉｃ－Ｉｖ１）は、第４ＦＥＴ４１に流れる電流を示している。この電流（Ｉｃ－Ｉｖ１）は、第１可変電流Ｉｖ１の増加に伴って減少し、第１可変電流Ｉｖ１の減少に伴って増加する。第１可変電流Ｉｖ１は、第２可変電流源４６ｂ（ＰＴＡＴ電流源）から供給される可変電流Ｉｐに比例して、温度上昇に伴って増加する。このため、第４ＦＥＴ４１に流れる電流（Ｉｃ－Ｉｖ１）は、温度上昇に伴って減少する。一方、第２抵抗４７に流れる第２可変電流Ｉｖ２は、温度上昇に伴って増加する。
　実施形態６において、第２抵抗４７は、実施形態５と同様に固定抵抗である。上述したように、上記（２２）式において、第４ＦＥＴ４１に流れる電流（Ｉｃ－Ｉｖ１）は、温度上昇に伴って減少し、第２可変電流Ｉｖ２は、温度上昇に伴って増加する。このため、温度上昇に伴う第４ＦＥＴ４１のオン抵抗Ｒｏｎ２の可変範囲を実施形態４及び実施形態５よりも拡大することができる。
　第２制御回路４０ｂは、第４ＦＥＴ４１のゲート電圧を、インピーダンス調整回路３１の第３ＦＥＴ３２のゲートバイアス電圧ＧＢＶとして、インピーダンス調整回路３１に供給する。この結果として、インピーダンス調整回路３１の第３ＦＥＴ３２のオン抵抗Ｒｏｎ１が第４ＦＥＴ４１のオン抵抗Ｒｏｎ２と同様に変化し、第３ＦＥＴ３２を温度上昇に伴ってＯＦＦに近づけさせることでキャパシタＣＦの値を温度上昇に伴って低下させることができ、インピーダンス調整回路３１のインピーダンスは、温度上昇に伴って大きくなる特性となる。これにより、電力増幅素子の温度上昇に伴う電力増幅器２の出力特性（例えば、最適負荷インピーダンス）の変化を補償することができ、電力増幅回路１００ａの出力特性の劣化を抑制することができる。また、第２制御回路４０ｂは、第３可変電流源４３ａ（第２制御回路４０の可変電流源４３相当）と第４可変電流源４６ｂ（第２制御回路４０ａの第４可変電流源４６ａ相当）との双方を備える。これにより、第２制御回路４０、或いは、第２制御回路４０ａを備える場合に比べて、電力増幅素子の温度上昇に伴う電力増幅器２の出力特性の変化が大きい場合であっても、電力増幅回路１００ａの出力特性の劣化を抑制することができる。
　以上説明したように、各実施形態に係るアッテネータ回路１によれば、温度に応じて、入出力回路１０の挿入損失ＩＬ（Insertion　Loss）を調整することができる。具体的には、温度の上昇に伴って、入出力回路１０の挿入損失ＩＬ（Insertion　Loss）を低下させる。これにより、電力増幅素子の温度特性に起因する電力増幅器２のゲイン変動を補償することができる。
　また、温度に応じて、インピーダンス調整回路３１のインピーダンスを調整することができる。具体的には、温度の上昇に伴って、インピーダンス調整回路３１のインピーダンスを大きくする。これにより、電力増幅素子の温度上昇に伴う電力増幅器２の出力特性の変化を補償することができる。
　また、各実施形態に係る出力負荷回路３によれば、温度に応じて、インピーダンス調整回路３１のインピーダンスを調整することができる。具体的には、温度の上昇に伴って、インピーダンス調整回路３１のインピーダンスを大きくする。これにより、電力増幅回路１００ａの出力特性の劣化を抑制することができる。
　なお、上述した各実施形態は、本開示の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本開示は、その趣旨を逸脱することなく、変更／改良され得るとともに、本開示にはその等価物も含まれる。
　本開示は、上述したように、あるいは、上述に代えて、以下の構成をとることができる。
（１）本開示の一側面のアッテネータ回路は、電力増幅器の前段に設けられた入出力回路と、前記入出力回路のゲインを制御する第１制御回路と、を備え、前記入出力回路は、入力端子と出力端子との間に接続された第１抵抗と、前記出力端子と基準電位点との間に接続された第１ＦＥＴと、を少なくとも備え、前記第１制御回路は、前記第１ＦＥＴと同一のゲートバイアス電圧印加時において、前記第１ＦＥＴと略同一のオン抵抗を有する第２ＦＥＴを少なくとも備え、前記第１ＦＥＴのゲートと前記第２ＦＥＴのゲートとが電気的に接続されている。
　この構成では、第２ＦＥＴのオン抵抗を制御することにより、第１ＦＥＴのゲートバイアス電圧を制御することができる。これにより、電力増幅器の挿入損失を制御することができ、電力増幅素子の温度特性に起因する電力増幅器のゲイン変動を相殺することができる。
（２）上記（１）のアッテネータ回路において、前記第２ＦＥＴは、可変電位点と基準電位点との間に接続され、前記第１制御回路は、前記可変電位点に定電流を供給する定電流源と、前記可変電位点と基準電位点との間に接続された可変電流源と、前記第２ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、固定電位点に反転入力端子が接続されたオペアンプ回路と、前記固定電位点に定電圧を印加する定電圧源と、を備える。
　この構成では、第２ＦＥＴに流れる電流を制御することにより、第２ＦＥＴのオン抵抗を制御することができる。具体的には、可変電流源の電流を増加させることにより、第２ＦＥＴのオン抵抗が増加する。これにより、電力増幅器の挿入損失を制御することができる。
（３）上記（２）のアッテネータ回路において、前記可変電流源は、カレントミラー回路を含み、前記第１制御回路は、前記カレントミラー回路の入力に可変電流を供給するＰＴＡＴ電流源をさらに備える。
　この構成では、絶対温度に比例する可変電流を生成することができる。これにより、高温環境下において、電力増幅器の挿入損失を小さくすることができる。
（４）上記（１）のアッテネータ回路において、前記第２ＦＥＴは、第１可変電位点と基準電位点との間に接続され、前記第１制御回路は、前記第１可変電位点に定電流を供給する定電流源と、前記第２ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された第２抵抗と、前記第２可変電位点に可変電流を供給する可変電流源と、を備える。
　この構成では、第２抵抗に流れる電流を制御することにより、第２ＦＥＴのオン抵抗を制御することができる。具体的には、可変電流源の電流を増加させることにより、第２ＦＥＴのオン抵抗が増加する。これにより、電力増幅器の挿入損失を制御することができる。
（５）上記（４）のアッテネータ回路において、前記可変電流源は、ＰＴＡＴ電流源である。
　この構成では、絶対温度に比例する可変電流を生成することができる。これにより、高温環境下において、電力増幅器の挿入損失を小さくすることができる。
（６）上記（１）のアッテネータ回路において、前記第２ＦＥＴは、第１可変電位点と基準電位点との間に接続され、前記第１制御回路は、前記第１可変電位点に定電流を供給する定電流源と、前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、前記第２ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された第２抵抗と、第２可変電流を前記第２可変電位点に供給する第２可変電流源と、を備える。
　この構成では、第２ＦＥＴに流れる電流及び第２抵抗に流れる電流のうちの少なくとも一方を制御することにより、第２ＦＥＴのオン抵抗を制御することができる。具体的には、第１可変電流源の電流及び第２可変電流源の電流のうちの少なくとも一方を増加させることにより、第２ＦＥＴのオン抵抗が増加する。これにより、電力増幅器の挿入損失を制御することができる。
（７）上記（６）のアッテネータ回路において、前記第１可変電流源は、カレントミラー回路を含み、前記第２可変電流源は、ＰＴＡＴ電流源であり、前記カレントミラー回路の入力に可変電流を供給する。
　この構成では、絶対温度に比例する第２可変電流を生成することができる。また、ＰＴＡＴ電流源により生成した可変電流に比例する第１可変電流を生成することができる。これにより、高温環境下において、電力増幅器の挿入損失を小さくすることができる。
（８）上記（１）のアッテネータ回路において、電力増幅器の後段に設けられた出力整合回路と、前記出力整合回路の出力と基準電位点との間に直列接続されたキャパシタ及び第３ＦＥＴと、前記出力整合回路のインピーダンスを制御する第２制御回路と、を備え、前記第２制御回路は、前記第３ＦＥＴと同一のゲートバイアス電圧印加時において、前記第３ＦＥＴと略同一のオン抵抗を有する第４ＦＥＴを少なくとも備え、前記第３ＦＥＴのゲートと前記第４ＦＥＴのゲートとが電気的に接続されている。
　この構成では、第４ＦＥＴのオン抵抗を制御することにより、第３ＦＥＴのゲートバイアス電圧を制御することができる。これにより、出力整合回路を含めた出力負荷回路のインピーダンスを制御することができ、電力増幅素子の温度特性に応じて出力整合回路を含めた出力負荷回路のインピーダンスを最適化することができる。
（９）上記（８）のアッテネータ回路において、前記第４ＦＥＴは、可変電位点と基準電位点との間に接続され、前記第２制御回路は、前記可変電位点に定電流を供給する定電流源と、前記可変電位点と基準電位点との間に接続された可変電流源と、前記第４ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、固定電位点に反転入力端子が接続されたオペアンプ回路と、前記固定電位点に定電圧を印加する定電圧源と、を備える。
　この構成では、第４ＦＥＴに流れる電流を制御することにより、第４ＦＥＴのオン抵抗を制御することができる。具体的には、可変電流源の電流を増加させることにより、第４ＦＥＴのオン抵抗が増加し、出力整合回路を含めた出力負荷回路のインピーダンスを大きくすることができる。これにより、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができる。
（１０）上記（９）のアッテネータ回路において、前記可変電流源は、カレントミラー回路を含み、前記第２制御回路は、前記カレントミラー回路の入力に可変電流を供給するＰＴＡＴ電流源をさらに備える。
　この構成では、絶対温度に比例する可変電流を生成することができる。これにより、高温環境下において、出力整合回路を含めた出力負荷回路のインピーダンスを大きくすることができる。
（１１）上記（８）のアッテネータ回路において、前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、前記第２制御回路は、前記第１可変電位点に定電流を供給する定電流源と、前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された抵抗と、前記第２可変電位点に可変電流を供給する可変電流源と、を備える。
　この構成では、抵抗に流れる電流を制御することにより、第４ＦＥＴのオン抵抗を制御することができる。具体的には、可変電流源の電流を増加させることにより、第４ＦＥＴのオン抵抗が増加し、出力整合回路を含めた出力負荷回路のインピーダンスを大きくすることができる。これにより、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができる。
（１２）上記（１１）のアッテネータ回路において、前記可変電流源は、ＰＴＡＴ電流源である。
　この構成では、絶対温度に比例する可変電流を生成することができる。これにより、高温環境下において、出力整合回路を含めた出力負荷回路のインピーダンスを大きくすることができる。
（１３）上記（８）のアッテネータ回路において、前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、前記第２制御回路は、前記第１可変電位点に定電流を供給する定電流源と、前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された抵抗と、第２可変電流を前記第２可変電位点に供給する第２可変電流源と、を備える。
　この構成では、第４ＦＥＴに流れる電流及び抵抗に流れる電流のうちの少なくとも一方を制御することにより、第４ＦＥＴのオン抵抗を制御することができる。具体的には、第１可変電流源の電流及び第２可変電流源の電流のうちの少なくとも一方を増加させることにより、第４ＦＥＴのオン抵抗が増加し、出力整合回路を含めた出力負荷回路のインピーダンスを大きくすることができる。これにより、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができる。
（１４）上記（１３）のアッテネータ回路において、前記第１可変電流源は、カレントミラー回路を含み、前記第２可変電流源は、ＰＴＡＴ電流源であり、前記カレントミラー回路の入力に可変電流を供給する。
　この構成では、絶対温度に比例する第２可変電流を生成することができる。また、ＰＴＡＴ電流源により生成した可変電流に比例する第１可変電流を生成することができる。これにより、高温環境下において、出力整合回路を含めた出力負荷回路のインピーダンスを大きくすることができる。
（１５）本開示の一側面の出力負荷回路は、電力増幅器の後段に設けられた出力整合回路と、前記出力整合回路の出力と基準電位点との間に直列接続されたキャパシタ及び第３ＦＥＴと、前記出力整合回路のインピーダンスを制御する第２制御回路と、を備え、前記第２制御回路は、前記第３ＦＥＴと同一のゲートバイアス電圧印加時において、前記第３ＦＥＴと略同一のオン抵抗を有する第４ＦＥＴを少なくとも備え、前記第３ＦＥＴのゲートと前記第４ＦＥＴのゲートとが電気的に接続されている。
　この構成では、第４ＦＥＴのオン抵抗を制御することにより、第３ＦＥＴのゲートバイアス電圧を制御することができる。これにより、出力負荷回路のインピーダンスを制御することができ、電力増幅素子の温度特性に応じて出力負荷回路のインピーダンスを最適化することができる。
（１６）上記（１５）の出力負荷回路において、前記第４ＦＥＴは、可変電位点と基準電位点との間に接続され、前記第２制御回路は、前記可変電位点に定電流を供給する定電流源と、前記可変電位点と基準電位点との間に接続された可変電流源と、前記第４ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、固定電位点に反転入力端子が接続されたオペアンプ回路と、前記固定電位点に定電圧を印加する定電圧源と、を備える。
　この構成では、第４ＦＥＴに流れる電流を制御することにより、第４ＦＥＴのオン抵抗を制御することができる。具体的には、可変電流源の電流を増加させることにより、第４ＦＥＴのオン抵抗が増加し、出力負荷回路のインピーダンスを大きくすることができる。これにより、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができる。
（１７）上記（１６）の出力負荷回路において、前記可変電流源は、カレントミラー回路を含み、前記第２制御回路は、前記カレントミラー回路の入力に可変電流を供給するＰＴＡＴ電流源をさらに備える。
　この構成では、絶対温度に比例する可変電流を生成することができる。これにより、高温環境下において、出力負荷回路のインピーダンスを大きくすることができる。
（１８）上記（１５）の出力負荷回路において、前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、前記第２制御回路は、前記第１可変電位点に定電流を供給する定電流源と、前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された抵抗と、前記第２可変電位点に可変電流を供給する可変電流源と、を備える。
　この構成では、抵抗に流れる電流を制御することにより、第４ＦＥＴのオン抵抗を制御することができる。具体的には、可変電流源の電流を増加させることにより、第４ＦＥＴのオン抵抗が増加し、出力負荷回路のインピーダンスを大きくすることができる。これにより、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができる。
（１９）上記（１８）の出力負荷回路において、前記可変電流源は、ＰＴＡＴ電流源である。
　この構成では、絶対温度に比例する可変電流を生成することができる。これにより、高温環境下において、出力負荷回路のインピーダンスを大きくすることができる。
（２０）上記（１５）の出力負荷回路において、前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、前記第２制御回路は、前記第１可変電位点に定電流を供給する定電流源と、前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された抵抗と、第２可変電流を前記第２可変電位点に供給する第２可変電流源と、を備える。
　この構成では、第４ＦＥＴに流れる電流及び抵抗に流れる電流のうちの少なくとも一方を制御することにより、第４ＦＥＴのオン抵抗を制御することができる。具体的には、第１可変電流源の電流及び第２可変電流源の電流のうちの少なくとも一方を増加させることにより、第４ＦＥＴのオン抵抗が増加し、出力負荷回路のインピーダンスを大きくすることができる。これにより、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができる。
（２１）上記（２０）の出力負荷回路において、前記第１可変電流源は、カレントミラー回路を含み、前記第２可変電流源は、ＰＴＡＴ電流源であり、前記カレントミラー回路の入力に可変電流を供給する。
　この構成では、絶対温度に比例する第２可変電流を生成することができる。また、ＰＴＡＴ電流源により生成した可変電流に比例する第１可変電流を生成することができる。これにより、高温環境下において、出力負荷回路のインピーダンスを大きくすることができる。
（２２）本開示の一側面のアッテネータ回路は、電力増幅器の前段に設けられた入出力回路と、前記入出力回路のゲインを制御する第１制御回路と、を備え、前記入出力回路は、入力端子と出力端子との間に接続された第１抵抗と、前記出力端子と固定電位の基準電位点との間に接続された第１ＦＥＴと、を少なくとも備え、前記第１制御回路は、可変電位点に定電流を供給する定電流源と、前記可変電位点と基準電位点との間に接続された可変電流源と、前記可変電位点と基準電位点との間に接続された第２ＦＥＴと、前記第２ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、基準電位点とは異なる固定電位点に反転入力端子が接続されたオペアンプ回路と、前記固定電位点に定電圧を印加する定電圧源と、を備える。
　この構成では、第２ＦＥＴのオン抵抗を制御することにより、第１ＦＥＴのゲートバイアス電圧を制御することができる。これにより、電力増幅器の挿入損失を制御することができ、電力増幅素子の温度特性に起因する電力増幅器のゲイン変動を相殺することができる。具体的には、第２ＦＥＴに流れる電流を制御することにより、第２ＦＥＴのオン抵抗を制御することができる。より具体的には、可変電流源の電流を増加させることにより、第２ＦＥＴのオン抵抗が増加する。これにより、第１ＦＥＴのオン抵抗が増加し、電力増幅器の挿入損失を低下させることができる。
（２３）本開示の一側面のアッテネータ回路は、電力増幅器の前段に設けられた入出力回路と、前記入出力回路のゲインを制御する第１制御回路と、を備え、前記入出力回路は、入力端子と出力端子との間に接続された第１抵抗と、前記出力端子と固定電位の基準電位点との間に接続された第１ＦＥＴと、を少なくとも備え、前記第１制御回路は、第１可変電位点に定電流を供給する定電流源と、前記第１可変電位点と基準電位点との間に接続された第２ＦＥＴと、前記第２ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された第２抵抗と、前記第２可変電位点に可変電流を供給する可変電流源と、を備える。
　この構成では、第２ＦＥＴのオン抵抗を制御することにより、第１ＦＥＴのゲートバイアス電圧を制御することができる。これにより、電力増幅器の挿入損失を制御することができ、電力増幅素子の温度特性に起因する電力増幅器のゲイン変動を相殺することができる。具体的には、第２抵抗に流れる電流を制御することにより、第２ＦＥＴのオン抵抗を制御することができる。より具体的には、可変電流源の電流を増加させることにより、第２ＦＥＴのオン抵抗が増加する。これにより、第１ＦＥＴのオン抵抗が増加し、電力増幅器の挿入損失を低下させることができる。
（２４）本開示の一側面のアッテネータ回路は、電力増幅器の前段に設けられた入出力回路と、前記入出力回路のゲインを制御する第１制御回路と、を備え、前記入出力回路は、入力端子と出力端子との間に接続された第１抵抗と、前記出力端子と固定電位の基準電位点との間に接続された第１ＦＥＴと、を少なくとも備え、前記第１制御回路は、第１可変電位点に定電流を供給する定電流源と、前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、前記第１可変電位点と基準電位点との間に接続された第２ＦＥＴと、前記第２ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、前記第２可変電位点と基準電位点との間に接続された第２抵抗と、前記第１可変電流源に流れる第１可変電流に比例した第２可変電流を前記第２可変電位点に供給する第２可変電流源と、を備える。
　この構成では、第２ＦＥＴのオン抵抗を制御することにより、第１ＦＥＴのゲートバイアス電圧を制御することができる。これにより、電力増幅器の挿入損失を制御することができ、電力増幅素子の温度特性に起因する電力増幅器のゲイン変動を相殺することができる。具体的には、第２ＦＥＴに流れる電流及び第２抵抗に流れる電流のうちの少なくとも一方を制御することにより、第２ＦＥＴのオン抵抗を制御することができる。より具体的には、第１可変電流源の電流及び第２可変電流源の電流のうちの少なくとも一方を増加させることにより、第２ＦＥＴのオン抵抗が増加する。これにより、第１ＦＥＴのオン抵抗が増加し、電力増幅器の挿入損失を低下させることができる。
　本開示により、性能劣化を抑制しつつ、電力増幅素子の温度特性に起因するゲインの変動を補償することができるアッテネータ回路及び出力負荷回路を実現することができる。
　また、本開示により、電力増幅素子の温度上昇に伴う電力増幅器の出力特性の変化を補償することができ、電力増幅回路の出力特性の劣化を抑制することができるアッテネータ回路及び出力負荷回路を実現することができる。
　１　アッテネータ回路
　２　電力増幅器
　３　出力負荷回路
　２ａ　ドライブ段増幅器
　２ｂ　パワー段増幅器
　１０　入出力回路
　１１　第１抵抗
　１２　第１ＦＥＴ
　２０　第１制御回路
　２１　第２ＦＥＴ
　２２　定電流源
　２３　可変電流源（カレントミラー回路）
　２３ａ　第１可変電流源（カレントミラー回路）
　２４　オペアンプ回路
　２５　定電圧源
　２６　ＰＴＡＴ電流源
　２６ａ　第２可変電流源（ＰＴＡＴ電流源）
　２６ｂ　第２可変電流源（ＰＴＡＴ電流源）
　２７　第２抵抗
　３０　出力整合回路
　３１　インピーダンス調整回路
　３２　第３ＦＥＴ
　４０　第２制御回路
　４１　第４ＦＥＴ
　４２　定電流源
　４３　可変電流源（カレントミラー回路）
　４３ａ　第１可変電流源（カレントミラー回路）
　４４　オペアンプ回路
　４５　定電圧源
　４６　ＰＴＡＴ電流源
　４６ａ　第２可変電流源（ＰＴＡＴ電流源）
　４６ｂ　第２可変電流源（ＰＴＡＴ電流源）
　４７　第２抵抗
　１００，１００ａ　電力増幅回路
　ＦＶ　固定電位点
　ＧＮＤ　基準電位点
　ＶＡ　可変電位点
　ＶＡ１　第１可変電位点
　ＶＡ２　第２可変電位点
　ＶＦＢ　フィードバック電位
　ＶＲＥＦ　電位

Claims (21)

  1. 　電力増幅器の前段に設けられた入出力回路と、
    　前記入出力回路のゲインを制御する第１制御回路と、
    　を備え、
    　前記入出力回路は、
    　入力端子と出力端子との間に電気的に接続された第１抵抗と、
    　前記出力端子と基準電位点との間に電気的に接続された第１ＦＥＴと、
    　を少なくとも備え、
    　前記第１制御回路は、
    　前記第１ＦＥＴと同一のゲートバイアス電圧印加時において、前記第１ＦＥＴと略同一のオン抵抗を有する第２ＦＥＴを少なくとも備え、
    　前記第１ＦＥＴのゲートと前記第２ＦＥＴのゲートとが電気的に接続されている、
    　アッテネータ回路。
  2. 　請求項１に記載のアッテネータ回路であって、
    　前記第２ＦＥＴは、可変電位点と基準電位点との間に接続され、
    　前記第１制御回路は、
    　前記可変電位点に定電流を供給する定電流源と、
    　前記可変電位点と基準電位点との間に接続された可変電流源と、
    　前記第２ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、固定電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記固定電位点に定電圧を印加する定電圧源と、
    　を備える、
    　アッテネータ回路。
  3. 　請求項２に記載のアッテネータ回路であって、
    　前記可変電流源は、カレントミラー回路を含み、
    　前記第１制御回路は、
    　前記カレントミラー回路の入力に可変電流を供給するＰＴＡＴ電流源をさらに備える、
    　アッテネータ回路。
  4. 　請求項１に記載のアッテネータ回路であって、
    　前記第２ＦＥＴは、第１可変電位点と基準電位点との間に接続され、
    　前記第１制御回路は、
    　前記第１可変電位点に定電流を供給する定電流源と、
    　前記第２ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記第２可変電位点と基準電位点との間に接続された第２抵抗と、
    　前記第２可変電位点に可変電流を供給する可変電流源と、
    　を備える、
    　アッテネータ回路。
  5. 　請求項４に記載のアッテネータ回路であって、
    　前記可変電流源は、ＰＴＡＴ電流源である、
    　アッテネータ回路。
  6. 　請求項１に記載のアッテネータ回路であって、
    　前記第２ＦＥＴは、第１可変電位点と基準電位点との間に接続され、
    　前記第１制御回路は、
    　前記第１可変電位点に定電流を供給する定電流源と、
    　前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、
    　前記第２ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記第２可変電位点と基準電位点との間に接続された第２抵抗と、
    　第２可変電流を前記第２可変電位点に供給する第２可変電流源と、
    　を備える、
    　アッテネータ回路。
  7. 　請求項６に記載のアッテネータ回路であって、
    　前記第１可変電流源は、カレントミラー回路を含み、
    　前記第２可変電流源は、ＰＴＡＴ電流源であり、前記カレントミラー回路の入力に可変電流を供給する、
    　アッテネータ回路。
  8. 　請求項１に記載のアッテネータ回路であって、
    　電力増幅器の後段に設けられた出力整合回路と、
    　前記出力整合回路の出力と基準電位点との間に直列接続されたキャパシタ及び第３ＦＥＴと、
    　前記出力整合回路のインピーダンスを制御する第２制御回路と、
    　をさらに備え、
    　前記第２制御回路は、
    　前記第３ＦＥＴと同一のゲートバイアス電圧印加時において、前記第３ＦＥＴと略同一のオン抵抗を有する第４ＦＥＴを少なくとも備え、
    　前記第３ＦＥＴのゲートと前記第４ＦＥＴのゲートとが電気的に接続されている、
    　アッテネータ回路。
  9. 　請求項８に記載のアッテネータ回路であって、
    　前記第４ＦＥＴは、可変電位点と基準電位点との間に接続され、
    　前記第２制御回路は、
    　前記可変電位点に定電流を供給する定電流源と、
    　前記可変電位点と基準電位点との間に接続された可変電流源と、
    　前記第４ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、固定電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記固定電位点に定電圧を印加する定電圧源と、
    　を備える、
    　アッテネータ回路。
  10. 　請求項９に記載のアッテネータ回路であって、
    　前記可変電流源は、カレントミラー回路を含み、
    　前記第２制御回路は、
    　前記カレントミラー回路の入力に可変電流を供給するＰＴＡＴ電流源をさらに備える、
    　アッテネータ回路。
  11. 　請求項８に記載のアッテネータ回路であって、
    　前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、
    　前記第２制御回路は、
    　前記第１可変電位点に定電流を供給する定電流源と、
    　前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記第２可変電位点と基準電位点との間に接続された抵抗と、
    　前記第２可変電位点に可変電流を供給する可変電流源と、
    　を備える、
    　アッテネータ回路。
  12. 　請求項１１に記載のアッテネータ回路であって、
    　前記可変電流源は、ＰＴＡＴ電流源である、
    　アッテネータ回路。
  13. 　請求項８に記載のアッテネータ回路であって、
    　前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、
    　前記第２制御回路は、
    　前記第１可変電位点に定電流を供給する定電流源と、
    　前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、
    　前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記第２可変電位点と基準電位点との間に接続された抵抗と、
    　第２可変電流を前記第２可変電位点に供給する第２可変電流源と、
    　を備える、
    　アッテネータ回路。
  14. 　請求項１３に記載のアッテネータ回路であって、
    　前記第１可変電流源は、カレントミラー回路を含み、
    　前記第２可変電流源は、ＰＴＡＴ電流源であり、前記カレントミラー回路の入力に可変電流を供給する、
    　アッテネータ回路。
  15. 　電力増幅器の後段に設けられた出力整合回路と、
    　前記出力整合回路の出力と基準電位点との間に直列接続されたキャパシタ及び第３ＦＥＴと、
    　前記出力整合回路のインピーダンスを制御する第２制御回路と、
    　を備え、
    　前記第２制御回路は、
    　前記第３ＦＥＴと同一のゲートバイアス電圧印加時において、前記第３ＦＥＴと略同一のオン抵抗を有する第４ＦＥＴを少なくとも備え、
    　前記第３ＦＥＴのゲートと前記第４ＦＥＴのゲートとが電気的に接続されている、
    　出力負荷回路。
  16. 　請求項１５に記載の出力負荷回路であって、
    　前記第４ＦＥＴは、可変電位点と基準電位点との間に接続され、
    　前記第２制御回路は、
    　前記可変電位点に定電流を供給する定電流源と、
    　前記可変電位点と基準電位点との間に接続された可変電流源と、
    　前記第４ＦＥＴのゲートに出力端子が接続され、前記可変電位点に非反転入力端子が接続され、固定電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記固定電位点に定電圧を印加する定電圧源と、
    　を備える、
    　出力負荷回路。
  17. 　請求項１６に記載の出力負荷回路であって、
    　前記可変電流源は、カレントミラー回路を含み、
    　前記第２制御回路は、
    　前記カレントミラー回路の入力に可変電流を供給するＰＴＡＴ電流源をさらに備える、
    　出力負荷回路。
  18. 　請求項１５に記載の出力負荷回路であって、
    　前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、
    　前記第２制御回路は、
    　前記第１可変電位点に定電流を供給する定電流源と、
    　前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記第２可変電位点と基準電位点との間に接続された抵抗と、
    　前記第２可変電位点に可変電流を供給する可変電流源と、
    　を備える、
    　出力負荷回路。
  19. 　請求項１８に記載の出力負荷回路であって、
    　前記可変電流源は、ＰＴＡＴ電流源である、
    　出力負荷回路。
  20. 　請求項１５に記載の出力負荷回路であって、
    　前記第４ＦＥＴは、第１可変電位点と基準電位点との間に接続され、
    　前記第２制御回路は、
    　前記第１可変電位点に定電流を供給する定電流源と、
    　前記第１可変電位点と基準電位点との間に接続された第１可変電流源と、
    　前記第４ＦＥＴのゲートに出力端子が接続され、前記第１可変電位点に非反転入力端子が接続され、前記第１可変電位点とは異なる第２可変電位点に反転入力端子が接続されたオペアンプ回路と、
    　前記第２可変電位点と基準電位点との間に接続された抵抗と、
    　第２可変電流を前記第２可変電位点に供給する第２可変電流源と、
    　を備える、
    　出力負荷回路。
  21. 　請求項２０に記載の出力負荷回路であって、
    　前記第１可変電流源は、カレントミラー回路を含み、
    　前記第２可変電流源は、ＰＴＡＴ電流源であり、前記カレントミラー回路の入力に可変電流を供給する、
    　出力負荷回路。
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