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WO2024190237A1 - 光電変換素子および撮像装置 - Google Patents

光電変換素子および撮像装置 Download PDF

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WO2024190237A1
WO2024190237A1 PCT/JP2024/004921 JP2024004921W WO2024190237A1 WO 2024190237 A1 WO2024190237 A1 WO 2024190237A1 JP 2024004921 W JP2024004921 W JP 2024004921W WO 2024190237 A1 WO2024190237 A1 WO 2024190237A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
photoelectric conversion
electrode
semiconductor material
conversion element
Prior art date
Application number
PCT/JP2024/004921
Other languages
English (en)
French (fr)
Inventor
雅哉 平出
眞澄 井土
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Publication of WO2024190237A1 publication Critical patent/WO2024190237A1/ja

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/30—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation comprising bulk heterojunctions, e.g. interpenetrating networks of donor and acceptor material domains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K30/00—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation
    • H10K30/60—Organic devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation in which radiation controls flow of current through the devices, e.g. photoresistors
    • H—ELECTRICITY
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    • H10K30/80—Constructional details
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    • H—ELECTRICITY
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    • H10K30/80—Constructional details
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    • H10K39/32—Organic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
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    • H—ELECTRICITY
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    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2101/00—Properties of the organic materials covered by group H10K85/00
    • H10K2101/40—Interrelation of parameters between multiple constituent active layers or sublayers, e.g. HOMO values in adjacent layers

Definitions

  • This disclosure relates to a photoelectric conversion element and an imaging device.
  • Patent Document 1 discloses a photoelectric conversion element that has an electron blocking layer or hole blocking layer between the thin film of photoelectric conversion material and the electrode to prevent backflow of charges from the electrode.
  • Patent Document 2 discloses a method of changing the bias voltage applied to electrodes connected to both ends of the photoelectric conversion element.
  • the present disclosure therefore aims to provide a photoelectric conversion element etc. that can reduce parasitic sensitivity.
  • the photoelectric conversion element includes a photoelectric conversion layer that contains a donor semiconductor material and an acceptor semiconductor material and converts light into a signal charge, a first electrode that collects the signal charge, a second electrode that faces the first electrode across the photoelectric conversion layer, and a charge injection layer located between the second electrode and the photoelectric conversion layer.
  • the charge injection layer includes a first layer and a second layer that is stacked on the first layer.
  • the ionization potential of the first layer is greater than the ionization potential of the second layer.
  • the electron affinity of the first layer is greater than the electron affinity of the second layer.
  • the difference between the electron affinity of the first layer and the ionization potential of the second layer is smaller than the difference between the electron affinity of the acceptor semiconductor material and the ionization potential of the donor semiconductor material.
  • an imaging device includes the photoelectric conversion element and a charge accumulation region that is electrically connected to the first electrode and accumulates the signal charge.
  • This disclosure provides a photoelectric conversion element and the like that can reduce parasitic sensitivity.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a photoelectric conversion element according to an embodiment.
  • FIG. 2 is an exemplary energy band diagram of a photoelectric conversion element according to an embodiment.
  • FIG. 3 is an exemplary energy band diagram when a reverse bias voltage is applied in the photoelectric conversion element according to the embodiment.
  • FIG. 4 is an exemplary energy band diagram when a forward bias voltage is applied in the photoelectric conversion element according to the embodiment.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of another photoelectric conversion element according to the embodiment.
  • FIG. 6 is an exemplary energy band diagram of another photoelectric conversion element according to the embodiment.
  • FIG. 7 is a diagram illustrating an example of a circuit configuration of the imaging device according to the embodiment.
  • FIG. 8 is a schematic cross-sectional view showing a device structure of a pixel in an imaging device according to an embodiment.
  • FIG. 9 is a diagram showing a part of a schematic circuit configuration of a pixel according to the embodiment.
  • FIG. 10 is a timing chart showing an example of the voltage supplied to the upper electrode of the photoelectric conversion unit and the timing of the operation in each row of the pixel array of the imaging device according to the embodiment.
  • FIG. 11 is a timing chart showing an example of an operation for adjusting the sensitivity of photoelectric conversion by a pulse duty control method in the imaging device according to the embodiment.
  • FIG. 12 is a diagram showing current density-voltage characteristics when a bias voltage is applied to the photoelectric conversion element in the example.
  • FIG. 13 is a diagram showing current density-voltage characteristics when a bias voltage is applied to the photoelectric conversion element in the comparative example.
  • the photoelectric conversion element includes a photoelectric conversion layer that contains a donor semiconductor material and an acceptor semiconductor material and converts light into a signal charge, a first electrode that collects the signal charge, a second electrode that faces the first electrode across the photoelectric conversion layer, and a charge injection layer located between the second electrode and the photoelectric conversion layer.
  • the charge injection layer includes a first layer and a second layer that is stacked on the first layer.
  • the ionization potential of the first layer is greater than the ionization potential of the second layer.
  • the electron affinity of the first layer is greater than the electron affinity of the second layer.
  • the difference between the electron affinity of the first layer and the ionization potential of the second layer is smaller than the difference between the electron affinity of the acceptor semiconductor material and the ionization potential of the donor semiconductor material.
  • a charge injection layer including a first layer and a second layer with such an ionization potential and electron affinity
  • charge is likely to be generated at the interface between the first layer and the second layer. Therefore, when the movement of the signal charge to the first electrode is stopped and the signal charge collected by the first electrode is read out, the signal charge also remains in the photoelectric conversion layer, but among the charges generated in the charge injection layer, the charge of the opposite polarity to the signal charge moves to the first electrode side and can be recombined with the signal charge remaining in the photoelectric conversion layer.
  • the photoelectric conversion element according to the second aspect of the present disclosure may be the photoelectric conversion element according to the first aspect, and the signal charge may be a hole.
  • the photoelectric conversion element according to the third aspect of the present disclosure may be the photoelectric conversion element according to the second aspect, and the first layer may be located between the second layer and the photoelectric conversion layer.
  • the photoelectric conversion element according to the fourth aspect of the present disclosure may be the photoelectric conversion element according to the second or third aspect, further comprising an electron blocking layer located between the first electrode and the photoelectric conversion layer.
  • the photoelectric conversion element according to the fifth aspect of the present disclosure may be the photoelectric conversion element according to the first aspect, and the signal charge may be electrons.
  • the photoelectric conversion element according to the sixth aspect of the present disclosure may be the photoelectric conversion element according to the fifth aspect, in which the second layer is located between the first layer and the photoelectric conversion layer.
  • the photoelectric conversion element according to the seventh aspect of the present disclosure may be the photoelectric conversion element according to the fifth or sixth aspect, further comprising a hole blocking layer located between the first electrode and the photoelectric conversion layer.
  • a photoelectric conversion element according to the eighth aspect of the present disclosure may be a photoelectric conversion element according to any one of the first to seventh aspects, in which the first layer contains the same material as the acceptor semiconductor material.
  • a photoelectric conversion element according to a ninth aspect of the present disclosure may be a photoelectric conversion element according to any one of the first to eighth aspects, in which the second layer contains the same material as the donor semiconductor material.
  • a photoelectric conversion element is a photoelectric conversion element according to any one of the first to seventh aspects, in which the photoelectric conversion layer may be a mixed film containing the donor semiconductor material and the acceptor semiconductor material, the first layer may contain the same material as the acceptor semiconductor material, and the second layer may contain the same material as the donor semiconductor material.
  • the donor semiconductor material and the acceptor semiconductor material are less susceptible to stabilization than in the case of a single material film, and the difference between the electron affinity and the ionization potential increases. Therefore, even if the charge injection layer and the photoelectric conversion layer contain the same material, the difference between the electron affinity of the first layer and the ionization potential of the second layer is smaller than the difference between the electron affinity of the acceptor semiconductor material in the photoelectric conversion layer and the ionization potential of the donor semiconductor material. Therefore, a configuration having the above-mentioned relationship between electron affinity and ionization potential can be easily realized.
  • an imaging device includes a photoelectric conversion element according to any one of the first to tenth aspects, and a charge accumulation region electrically connected to the first electrode and accumulating the signal charge.
  • the imaging device includes the above-mentioned photoelectric conversion element, and thus parasitic sensitivity can be suppressed.
  • an imaging device may be the imaging device according to the eleventh aspect, further comprising a voltage supply circuit electrically connected to the second electrode and providing a potential difference between the first electrode and the second electrode, and the voltage supply circuit may supply a first voltage to the second electrode in a first period, and supply a second voltage different from the first voltage in a second period different from the first period.
  • the timing of photoelectric conversion and the timing of readout can be separated, further reducing parasitic sensitivity.
  • each figure is a schematic diagram and is not necessarily an exact illustration. Therefore, for example, the scales of each figure do not necessarily match.
  • the same reference numerals are used for substantially the same configuration, and duplicate explanations are omitted or simplified.
  • the terms “above” and “below” do not refer to the upward direction (vertically upward) and downward direction (vertically downward) in an absolute spatial sense, but are used as terms defined by a relative positional relationship based on the stacking order in the stacked configuration. Furthermore, the terms “above” and “below” are applied not only to cases where two components are arranged with a gap between them and another component exists between the two components, but also to cases where two components are arranged closely together and are in contact with each other.
  • electromagnetic waves in general including visible light, infrared light, and ultraviolet light, will be referred to as "light" for the sake of convenience.
  • the photoelectric conversion element according to the present embodiment is a charge readout type photoelectric conversion element.
  • the photoelectric conversion element according to the present embodiment is used in, for example, an imaging device, a photosensor, or a photodetector.
  • Fig. 1 is a schematic cross-sectional view showing the configuration of a photoelectric conversion element 10 according to the present embodiment.
  • the photoelectric conversion element 10 is supported on a support substrate 1, and includes a pair of electrodes, an upper electrode 7 and a lower electrode 2, a photoelectric conversion layer 4 located between the upper electrode 7 and the lower electrode 2, a charge injection layer 5 located between the upper electrode 7 and the photoelectric conversion layer 4, and an electron blocking layer 3 located between the lower electrode 2 and the photoelectric conversion layer 4.
  • the upper electrode 7 is an example of a second electrode
  • the lower electrode 2 is an example of a first electrode.
  • the support substrate 1 may be any substrate that is commonly used to support photoelectric conversion elements, such as a glass substrate, a quartz substrate, a semiconductor substrate, or a plastic substrate.
  • the lower electrode 2 collects the signal charges generated in the photoelectric conversion layer 4.
  • the lower electrode 2 is formed from a metal, a metal nitride, a metal oxide, or polysilicon that has been made conductive. Examples of metals include aluminum, copper, titanium, and tungsten. An example of a method for making polysilicon conductive is doping it with impurities.
  • the upper electrode 7 is disposed opposite the lower electrode 2 with the photoelectric conversion layer 4 interposed therebetween.
  • the upper electrode 7 is, for example, a transparent electrode formed from a transparent conductive material.
  • materials for the upper electrode 7 include transparent conductive oxide (TCO), indium tin oxide (ITO), indium zinc oxide (IZO), aluminum-doped zinc oxide (AZO), fluorine-doped tin oxide (FTO), SnO 2 , and TiO 2.
  • TCO transparent conductive oxide
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • AZO aluminum-doped zinc oxide
  • FTO fluorine-doped tin oxide
  • SnO 2 SnO 2
  • TiO 2 titanium oxide
  • the upper electrode 7 may be made of a single or multiple combinations of TCO and metal materials such as aluminum (Al) and gold (Au) depending on the desired transmittance.
  • the materials of the lower electrode 2 and the upper electrode 7 are not limited to the conductive materials described above, and other materials may be used.
  • the lower electrode 2 may be a transparent electrode.
  • the lower electrode 2 and upper electrode 7 can be produced by various methods depending on the materials used. For example, when ITO is used, methods such as electron beam method, sputtering method, resistance heating deposition method, chemical reaction method such as the sol-gel method, and application of a dispersion of indium tin oxide can be used. In this case, the lower electrode 2 and upper electrode 7 can be produced by further performing UV-ozone treatment, plasma treatment, etc. after forming the ITO film.
  • the photoelectric conversion layer 4 includes a donor semiconductor material and an acceptor semiconductor material.
  • the photoelectric conversion layer 4 is made of, for example, an organic semiconductor material.
  • the photoelectric conversion layer 4 can be made by, for example, a wet method such as a coating method using spin coating, or a dry method such as a vacuum deposition method.
  • the vacuum deposition method is a method in which the material of the layer is vaporized by heating under vacuum and deposited on the substrate.
  • the charge injection layer 5 can also be made by the same method as the photoelectric conversion layer 4.
  • the photoelectric conversion layer 4 is, for example, a mixed film of a bulk heterostructure containing a donor semiconductor material, such as a donor organic semiconductor material, and an acceptor semiconductor material, such as an acceptor organic semiconductor material.
  • the photoelectric conversion layer 4 may have a layered structure in which a layer of a donor semiconductor material and a layer of an acceptor semiconductor material are stacked.
  • the photoelectric conversion layer 4 can be easily formed as a thin film by including a donor organic semiconductor material and an acceptor organic semiconductor material. Specific examples of donor organic semiconductor materials and acceptor organic semiconductor materials are given below.
  • the donor organic semiconductor material may be, for example, a triarylamine compound, a benzidine compound, a pyrazoline compound, a styrylamine compound, a hydrazone compound, a triphenylmethane compound, a carbazole compound, a polysilane compound, a thiophene compound, a phthalocyanine compound, a naphthalocyanine compound, a subphthalocyanine compound, a cyanine compound, a merocyanine compound, an oxonol compound, a polyamine compound, an indole compound, a pyrrole compound, a pyrazole compound, a polyarylene compound, a condensed aromatic carbon ring compound (for example, a naphthalene derivative, an anthracene derivative, a phenanthrene derivative, a tetracene derivative, a pyrene derivative, a perylene derivative, a fluoranthene derivative, etc.
  • Acceptor organic semiconductor materials include, for example, fullerenes (e.g., C60 fullerene and C70 fullerene, etc.), fullerene derivatives (e.g., PCBM (phenyl C61 butyric acid methyl ester) and ICBA (indene C60 bisadduct), etc.), condensed aromatic carbon ring compounds (e.g., naphthalene derivatives, anthracene derivatives, phenanthrene derivatives, tetracene derivatives, pyrene derivatives, perylene derivatives, and fluoranthene derivatives, etc.), 5- to 7-membered heterocyclic compounds containing nitrogen atoms, oxygen atoms, and sulfur atoms (e.g., pyridine, pyrazine, pyrimidine, pyridazine, triazine, quinoline, quinoxaline, quinazoline, phthalazine, cinnoline, etc.), , iso
  • the donor organic semiconductor material and the acceptor organic semiconductor material are not limited to the above examples.
  • Low molecular weight organic compounds and high molecular weight organic compounds may be used as the donor organic semiconductor material and the acceptor organic semiconductor material that make up the photoelectric conversion layer 4, as long as they are organic compounds that can be formed into a film as a photoelectric conversion layer by either a dry method or a wet method.
  • the photoelectric conversion layer 4 may also contain semiconductor materials other than those mentioned above as donor semiconductor materials and acceptor semiconductor materials.
  • the photoelectric conversion layer 4 may also contain, as semiconductor materials, for example, silicon semiconductors, compound semiconductors, quantum dots, perovskite materials, carbon nanotubes, etc., or a mixture of two or more of these.
  • the photoelectric conversion element 10 includes an electron blocking layer 3 provided between the lower electrode 2 and the photoelectric conversion layer 4, and a charge injection layer 5 provided between the upper electrode 7 and the photoelectric conversion layer 4.
  • the electron blocking layer 3 is in contact with, for example, the lower electrode 2 and the photoelectric conversion layer 4.
  • the charge injection layer 5 is in contact with, for example, the upper electrode 7 and the photoelectric conversion layer 4. Note that the photoelectric conversion element 10 does not necessarily have to include the electron blocking layer 3.
  • the charge injection layer 5 has a first layer 6A and a second layer 6B stacked on the first layer 6A.
  • the first layer 6A and the second layer 6B are in contact with each other.
  • the first layer 6A is located between the second layer 6B and the photoelectric conversion layer 4.
  • the first layer 6A is in contact with, for example, the photoelectric conversion layer 4.
  • the second layer 6B is in contact with, for example, the upper electrode 7.
  • FIG. 2 is an exemplary energy band diagram for the photoelectric conversion element 10 shown in FIG. 1.
  • the energy band of each layer is indicated by a rectangle.
  • the photoelectric conversion layer 4 When the photoelectric conversion layer 4 is irradiated with light, it generates pairs of electrons and holes inside. In the photoelectric conversion element 10, the holes in these pairs are collected by the lower electrode 2 and used as signal charges to be read out. In other words, the photoelectric conversion layer 4 converts light into signal charges.
  • the signal charges may be electrons. An example in which the signal charges are electrons will be described later.
  • the electron-hole pairs generated in the photoelectric conversion layer 4 are separated into electrons and holes by the electric field applied to the photoelectric conversion layer 4.
  • the electrons and holes move toward the lower electrode 2 side or the upper electrode 7 side, respectively, according to the electric field.
  • the semiconductor material that donates the electrons to the other material is a donor semiconductor material
  • the semiconductor material that accepts the electrons is an acceptor semiconductor material.
  • the photoelectric conversion layer 4 is irradiated with light, for example, the donor semiconductor material generates electron-hole pairs and donates electrons to the acceptor semiconductor material. This allows the electrons and holes to be easily separated.
  • Figure 2 shows an example of energy bands when organic semiconductor materials are used as donor and acceptor semiconductor materials.
  • which one is the donor semiconductor material and which one is the acceptor semiconductor material is generally determined by the relative positions of the HOMO (Highest-Occupied-Molecular-Orbital) and LUMO (Lowest-Unoccupied-Molecular-Orbital) energy levels of the two organic semiconductor materials at the contact interface.
  • the upper end of the rectangle showing the energy bands is the LUMO energy level
  • the lower end is the HOMO energy level.
  • the energy difference between the vacuum level and the HOMO energy level is called the ionization potential.
  • the energy difference between the vacuum level and the LUMO energy level is called the electron affinity.
  • the semiconductor material contained in the photoelectric conversion layer 4 is an inorganic semiconductor material, the HOMO and LUMO are interpreted as the valence band and conduction band, respectively.
  • the one with the smaller LUMO energy level i.e., the smaller electron affinity
  • the one with the larger LUMO energy level i.e., the larger electron affinity
  • the acceptor organic semiconductor material 4B the energy bands of the donor organic semiconductor material 4A and the acceptor organic semiconductor material 4B are shown slightly shifted horizontally, but this is for ease of viewing and does not indicate the distribution of the donor organic semiconductor material 4A and the acceptor organic semiconductor material 4B in the photoelectric conversion layer 4.
  • the electron blocking layer 3 is provided to reduce dark current caused by electrons injected from the lower electrode 2, and suppresses the injection of electrons from the lower electrode 2 into the photoelectric conversion layer 4. This reduces noise signals that adversely affect the S/N ratio.
  • the electron affinity of the material of the electron blocking layer 3 is smaller than the work function of the lower electrode 2 and the electron affinity of the acceptor organic semiconductor material 4B of the photoelectric conversion layer 4.
  • the ionization potential of the electron blocking layer 3 is greater than the ionization potential of the donor organic semiconductor material 4A of the photoelectric conversion layer 4.
  • the electron affinity of the electron blocking layer 3 is less than the electron affinity of the donor organic semiconductor material 4A of the photoelectric conversion layer 4.
  • the electron blocking layer 3 can be made of the semiconductor materials or hole-transporting organic compounds exemplified as the donor semiconductor materials mentioned above.
  • the first layer 6A and the second layer 6B in the charge injection layer 5 are in an acceptor-donor relationship, respectively.
  • the first layer 6A is a layer capable of functioning as an acceptor that accepts electrons from the second layer 6B
  • the second layer 6B is a layer capable of functioning as a donor that donates electrons to the first layer 6A.
  • the ionization potential of the first layer 6A is greater than the ionization potential of the second layer 6B
  • the electron affinity of the first layer 6A is greater than the electron affinity of the second layer 6B.
  • the difference ⁇ E1 between the electron affinity of the first layer 6A and the ionization potential of the second layer 6B is smaller than the difference ⁇ E2 between the electron affinity of the acceptor organic semiconductor material 4B and the ionization potential of the donor organic semiconductor material 4A.
  • the energy difference at the interface between the first layer 6A and the second layer 6B is smaller than the energy difference at the interface between the donor organic semiconductor material 4A and the acceptor organic semiconductor material 4B, more charges are generated by thermal excitation in the charge injection layer 5 than in the photoelectric conversion layer 4. This makes it easier for electrons to be injected from the charge injection layer 5 to the photoelectric conversion layer 4.
  • the charge injection layer 5 may also function as a hole blocking layer to reduce dark current caused by holes injected from the upper electrode 7. This can reduce noise signals that adversely affect the S/N ratio.
  • the ionization potential of at least the material of the first layer 6A is greater than the work function of the upper electrode 7 and the ionization potential of the donor organic semiconductor material 4A of the photoelectric conversion layer 4.
  • the ionization potential of the second layer 6B is smaller than the ionization potential of the acceptor organic semiconductor material 4B of the photoelectric conversion layer 4, but is not limited to this and may be equal to or greater than the ionization potential of the acceptor organic semiconductor material 4B of the photoelectric conversion layer 4.
  • the material for the first layer 6A can be a semiconductor material or an electron transporting organic compound exemplified as the acceptor semiconductor material described above.
  • the material for the second layer 6B can be a semiconductor material or a hole transporting organic compound exemplified as the donor semiconductor material described above.
  • the material of the first layer 6A may be the same as the acceptor semiconductor material contained in the photoelectric conversion layer 4.
  • the material of the second layer 6B may be the same as the donor semiconductor material contained in the photoelectric conversion layer 4. In this way, by having at least one of the first layer 6A and the second layer 6B contain the same material as the material contained in the photoelectric conversion layer 4, the photoelectric conversion element 10 can be manufactured using a smaller number of materials.
  • the difference ⁇ E1 between the electron affinity of the first layer 6A and the ionization potential of the second layer 6B is smaller than the difference ⁇ E2 between the electron affinity of the acceptor organic semiconductor material 4B and the ionization potential of the donor organic semiconductor material 4A. This makes it easy to achieve a configuration where ⁇ E1 is smaller than ⁇ E2.
  • the lower electrode 2 when the lower electrode 2 is used in an imaging device, for example, it is electrically connected to a charge storage node, which will be described later.
  • the charge storage node stores holes that are generated in the photoelectric conversion layer 4 and collected by the lower electrode 2.
  • FIG. 3 is an exemplary energy band diagram of the photoelectric conversion element 10 when a reverse bias voltage is applied between the lower electrode 2 and the upper electrode 7.
  • FIG. 4 is an exemplary energy band diagram of the photoelectric conversion element 10 when a forward bias voltage is applied between the lower electrode 2 and the upper electrode 7.
  • a voltage applied between the upper electrode 7 and the lower electrode 2 such that the potential of the upper electrode 7 is higher than the potential of the lower electrode 2 is a reverse bias, or a so-called reverse bias voltage.
  • a voltage applied between the upper electrode 7 and the lower electrode 2 such that the potential of the upper electrode 7 is lower than the potential of the lower electrode 2 is a forward bias, or a so-called forward bias voltage.
  • the photoelectric conversion element 10 is driven, for example, by switching between a photoelectric conversion mode and a signal readout mode.
  • a reverse bias voltage as shown in FIG. 3 is applied between the upper electrode 7 and the lower electrode 2.
  • the absolute value of the voltage at this time is, for example, about 1 V to 10 V.
  • a forward bias voltage as shown in FIG. 4 is applied between the upper electrode 7 and the lower electrode 2.
  • the absolute value of the voltage at this time is, for example, about 0 V to 3 V.
  • the photoelectric conversion element 10 electrons are likely to be present in the first layer 6A due to the thermal electronic excitation at the interface between the first layer 6A and the second layer 6B described above, and these electrons move toward the lower electrode 2 to recombine with the holes remaining in the photoelectric conversion layer 4. As a result, the movement of the holes remaining in the photoelectric conversion layer 4 to the lower electrode 2 in the signal readout mode is suppressed. Therefore, the parasitic sensitivity caused by the movement of holes remaining in the photoelectric conversion layer 4 to the lower electrode 2 is reduced.
  • the second layer 6B does not act as a barrier to the movement of electrons to the photoelectric conversion layer 4, so that the electrons present in the first layer 6A can easily move to the photoelectric conversion layer 4. Even when the second layer 6B is positioned between the first layer 6A and the photoelectric conversion layer 4, the electrons present in the first layer 6A can still move to the photoelectric conversion layer 4, so the effect of suppressing parasitic sensitivity can be obtained.
  • the photoelectric conversion element 10 includes the photoelectric conversion layer 4 and the charge injection layer 5 having the above-described energy band configuration, and when a signal based on holes, which are signal charges, is read out, electrons are injected from the charge injection layer 5 into the photoelectric conversion layer 4, and the holes remaining in the photoelectric conversion layer 4 recombine with the injected electrons. Therefore, when a signal is read out, the holes remaining in the photoelectric conversion layer 4 are prevented from moving to the lower electrode 2, making it possible to effectively reduce parasitic sensitivity in a method of reading out holes from the lower electrode 2.
  • the signal charges collected by the lower electrode 2 are holes
  • the signal charges may be electrons.
  • Another photoelectric conversion element according to the present embodiment that uses electrons as the signal charges will be described below with reference to Figs. 5 and 6.
  • FIG. 5 is a schematic cross-sectional view showing the configuration of another photoelectric conversion element 110 according to this embodiment.
  • FIG. 6 is an exemplary energy band diagram of the photoelectric conversion element 110 shown in FIG. 5. The following explanation of the photoelectric conversion element 110 will focus on the differences with the photoelectric conversion element 10, and explanations of commonalities will be omitted or simplified.
  • photoelectric conversion element 110 differs from photoelectric conversion element 10 in that it includes a hole blocking layer 103 and a charge injection layer 105 instead of electron blocking layer 3 and charge injection layer 5.
  • photoelectric conversion element 110 is supported by a support substrate 1, and includes a pair of electrodes, an upper electrode 7 and a lower electrode 2, a photoelectric conversion layer 4 located between the upper electrode 7 and the lower electrode 2, a charge injection layer 105 located between the upper electrode 7 and the photoelectric conversion layer 4, and a hole blocking layer 103 located between the lower electrode 2 and the photoelectric conversion layer 4.
  • photoelectric conversion element 110 does not necessarily have to include hole blocking layer 103.
  • the charge injection layer 105 is identical to the charge injection layer 5 in that it has a first layer 6A and a second layer 6B, but the positions of the first layer 6A and the second layer 6B are swapped with those of the charge injection layer 5.
  • the second layer 6B is located between the first layer 6A and the photoelectric conversion layer 4.
  • the first layer 6A is in contact with, for example, the upper electrode 7.
  • the second layer 6B is in contact with, for example, the photoelectric conversion layer 4.
  • the hole blocking layer 103 is provided to reduce dark current caused by holes injected from the lower electrode 2, and suppresses holes from the lower electrode 2 from being injected into the photoelectric conversion layer 4. This reduces noise signals that adversely affect the S/N ratio. As shown in FIG. 6, in order to suppress holes from the lower electrode 2 from being injected into the photoelectric conversion layer 4, the ionization potential of the material of the hole blocking layer 103 is greater than the work function of the lower electrode 2 and the ionization potential of the donor organic semiconductor material 4A of the photoelectric conversion layer 4.
  • the electron affinity of the hole blocking layer 103 is smaller than the electron affinity of the acceptor organic semiconductor material 4B of the photoelectric conversion layer 4.
  • the ionization potential of the hole blocking layer 103 is larger than the ionization potential of the acceptor organic semiconductor material 4B of the photoelectric conversion layer 4.
  • the hole blocking layer 103 may be made of the semiconductor materials or electron transporting organic compounds exemplified as the acceptor semiconductor materials described above.
  • the ionization potential of the first layer 6A is greater than the ionization potential of the second layer 6B, and the electron affinity of the first layer 6A is greater than the electron affinity of the second layer 6B.
  • the difference ⁇ E1 between the electron affinity of the first layer 6A and the ionization potential of the second layer 6B is smaller than the difference ⁇ E2 between the electron affinity of the acceptor organic semiconductor material 4B and the ionization potential of the donor organic semiconductor material 4A. This makes it easier for holes to be injected from the charge injection layer 105 into the photoelectric conversion layer 4.
  • the charge injection layer 105 may also function as an electron blocking layer to reduce dark current caused by electrons injected from the upper electrode 7. This can reduce noise signals that adversely affect the S/N ratio.
  • the electron affinity of at least the material of the second layer 6B is smaller than the work function of the upper electrode 7 and the electron affinity of the acceptor organic semiconductor material 4B of the photoelectric conversion layer 4.
  • the electron affinity of the first layer 6A is larger than the electron affinity of the donor organic semiconductor material 4A of the photoelectric conversion layer 4, but is not limited to this and may be equal to or smaller than the electron affinity of the donor organic semiconductor material 4A of the photoelectric conversion layer 4.
  • a voltage applied between the upper electrode 7 and the lower electrode 2 such that the potential of the upper electrode 7 is lower than the potential of the lower electrode 2 is a reverse bias, or a so-called reverse bias voltage.
  • a voltage applied between the upper electrode 7 and the lower electrode 2 such that the potential of the upper electrode 7 is higher than the potential of the lower electrode 2 is a forward bias, or a so-called forward bias voltage. Therefore, even if the bias voltage is in the same direction, the polarity is reversed between the photoelectric conversion element 10 and the photoelectric conversion element 110.
  • the movement of electrons remaining in the photoelectric conversion layer 4 to the lower electrode 2 in the signal readout mode is suppressed. Therefore, the parasitic sensitivity due to the electrons remaining in the photoelectric conversion layer 4 is reduced.
  • the first layer 6A does not act as a barrier to the movement of holes to the photoelectric conversion layer 4, so that the holes present in the second layer 6B can easily move to the photoelectric conversion layer 4. Even if the first layer 6A is positioned between the second layer 6B and the photoelectric conversion layer 4, the holes present in the second layer 6B can still move to the photoelectric conversion layer 4, so that the effect of suppressing parasitic sensitivity can be obtained.
  • FIG. 7 is a diagram showing an example of a circuit configuration of an imaging device 100 that implements a photoelectric conversion unit 10A using the photoelectric conversion element 10 shown in Fig. 1.
  • Fig. 8 is a schematic cross-sectional view showing an example of a device structure of a pixel 24 in the imaging device 100 according to the present embodiment.
  • Fig. 7 shows the lower electrode 2, the photoelectric conversion layer 4, and the upper electrode 7 representatively from the configuration of the photoelectric conversion unit 10A, and omits the illustration of the electron blocking layer 3 and the charge injection layer 5.
  • the imaging device 100 includes a semiconductor substrate 40, a charge detection circuit 35 provided on the semiconductor substrate 40, a photoelectric conversion unit 10A provided on the semiconductor substrate 40, and a plurality of pixels 24 each including a charge storage node 34 electrically connected to the charge detection circuit 35 and the photoelectric conversion unit 10A.
  • the photoelectric conversion units 10A of the plurality of pixels 24 are formed of the photoelectric conversion element 10. That is, each of the plurality of pixels 24 includes a photoelectric conversion unit 10A including an upper electrode 7, a lower electrode 2, a photoelectric conversion layer 4, a charge injection layer 5, and an electron blocking layer 3.
  • the charge storage node 34 is an example of a charge storage region.
  • the photoelectric conversion unit 10A has the same configuration as the photoelectric conversion element 10 and the signal charge is a hole. Note that the photoelectric conversion unit 10A may also have the same configuration as the photoelectric conversion element 110 and the signal charge may be an electron.
  • the charge storage node 34 stores the signal charge generated by the photoelectric conversion unit 10A, and the charge detection circuit 35 detects the signal charge stored in the charge storage node 34.
  • the charge detection circuit 35 provided on the semiconductor substrate 40 may be provided on the semiconductor substrate 40, or may be provided directly in the semiconductor substrate 40.
  • the imaging device 100 includes a plurality of pixels 24 and peripheral circuits.
  • the imaging device 100 is an image sensor realized by a one-chip integrated circuit, and has a pixel array PA including a plurality of pixels 24 arranged two-dimensionally.
  • the imaging device 100 is, for example, an imaging device that operates by a global shutter method in which the exposure period of all of the plurality of pixels 24 is unified. In other words, the imaging device 100 has a global shutter function. Details of the exposure period will be described later.
  • the pixels 24 are arranged two-dimensionally, i.e., in row and column directions, on the semiconductor substrate 40 to form a photosensitive region that is a pixel region.
  • FIG. 7 shows an example in which the pixels 24 are arranged in a matrix of two rows and two columns.
  • FIG. 7 omits the illustration of a circuit for individually setting the sensitivity of the pixels 24 (e.g., a pixel electrode control circuit).
  • the imaging device 100 may also be a line sensor. In that case, the pixels 24 may be arranged one-dimensionally.
  • the row direction is the direction extending along the row
  • the column direction is the direction extending along the column.
  • the horizontal direction is the row direction
  • the vertical direction is the column direction.
  • each pixel 24 includes a photoelectric conversion unit 10A and a charge storage node 34 electrically connected to a charge detection circuit 35.
  • the charge detection circuit 35 includes an amplification transistor 21, a reset transistor 22, and an address transistor 23.
  • the photoelectric conversion unit 10A includes a lower electrode 2 provided as a pixel electrode and an upper electrode 7 provided as a counter electrode. A voltage is supplied to the upper electrode 7 via a counter electrode signal line 26 to apply a predetermined bias voltage.
  • the peripheral circuits include a voltage supply circuit 19, a vertical scanning circuit 25, a horizontal signal readout circuit 20, a plurality of column signal processing circuits 29, a plurality of load circuits 28, and a plurality of differential amplifiers 32.
  • the voltage supply circuit 19 is electrically connected to the upper electrode 7 via the counter electrode signal line 26.
  • the voltage supply circuit 19 applies a voltage to the upper electrode 7, thereby creating a potential difference between the upper electrode 7 and the lower electrode 2.
  • the voltage supply circuit 19 supplies a first voltage to the upper electrode 7 during a first period, such as an exposure period, which will be described later, and supplies a second voltage different from the first voltage during a second period, such as a non-exposure period, which is different from the first period.
  • the vertical scanning circuit 25 is connected to an address signal line 36 and a reset signal line 37, and selects the multiple pixels 24 arranged in each row on a row-by-row basis, reads out the signal voltage, and resets the potential of the lower electrode 2.
  • the horizontal signal readout circuit 20 is electrically connected to multiple column signal processing circuits 29.
  • the column signal processing circuit 29 is electrically connected to the pixels 24 arranged in each column via a vertical signal line 27 corresponding to each column.
  • the load circuit 28 is electrically connected to each vertical signal line 27.
  • the load circuit 28 and the amplifying transistor 21 form a source follower circuit.
  • Multiple differential amplifiers 32 are provided corresponding to each column.
  • the negative input terminals of the differential amplifiers 32 are connected to the corresponding vertical signal lines 27.
  • the output terminals of the differential amplifiers 32 are connected to the pixels 24 via the feedback lines 33 corresponding to each column.
  • the vertical scanning circuit 25 applies a row selection signal that controls the on and off of the address transistor 23 to the gate electrode 23G of the address transistor 23 via the address signal line 36. This scans and selects the row to be read out. A signal voltage is read out from the pixels 24 of the selected row to the vertical signal line 27.
  • the vertical scanning circuit 25 also applies a reset signal that controls the on and off of the reset transistor 22 to the gate electrode 22G of the reset transistor 22 via the reset signal line 37. This selects the row of pixels 24 that are the target of the reset operation.
  • the vertical signal line 27 transmits the signal voltage read out from the pixels 24 selected by the vertical scanning circuit 25 to the column signal processing circuit 29.
  • the column signal processing circuit 29 performs noise suppression signal processing, such as correlated double sampling, and analog-to-digital conversion (AD conversion).
  • the horizontal signal readout circuit 20 sequentially reads out signals from multiple column signal processing circuits 29 to a horizontal common signal line.
  • the differential amplifier 32 is connected to the drain electrode of the reset transistor 22 via a feedback line 33. Therefore, the differential amplifier 32 receives the output value of the address transistor 23 at its negative terminal.
  • the differential amplifier 32 performs a feedback operation so that the gate potential of the amplifying transistor 21 becomes a predetermined feedback voltage. At this time, the output voltage value of the differential amplifier 32 is a positive voltage of 0V or close to 0V.
  • the feedback voltage means the output voltage of the differential amplifier 32.
  • pixel 24 includes a semiconductor substrate 40, a charge detection circuit 35, a photoelectric conversion unit 10A, and a charge storage node 34 (see FIG. 7).
  • the semiconductor substrate 40 may be an insulating substrate with a semiconductor layer provided on the surface on which the photosensitive region is formed, and is, for example, a p-type silicon substrate.
  • the semiconductor substrate 40 has impurity regions 21D, 21S, 22D, 22S, and 23S, and an element isolation region 41 for electrical isolation between the pixels 24.
  • the impurity regions 21D, 21S, 22D, 22S, and 23S are, for example, n-type regions.
  • the element isolation region 41 is provided between the impurity region 21D and the impurity region 22D. This suppresses leakage of the signal charge stored in the charge storage node 34.
  • the element isolation region 41 is formed, for example, by ion implantation of an acceptor under predetermined implantation conditions.
  • Impurity regions 21D, 21S, 22D, 22S, and 23S are, for example, diffusion regions formed in semiconductor substrate 40.
  • amplifier transistor 21 includes impurity region 21S, impurity region 21D, and gate electrode 21G.
  • Impurity region 21S and impurity region 21D function as, for example, a source region and a drain region of amplifier transistor 21, respectively.
  • a channel region of amplifier transistor 21 is formed between impurity region 21S and impurity region 21D.
  • the address transistor 23 includes an impurity region 23S and an impurity region 21S, and a gate electrode 23G connected to an address signal line 36.
  • the amplifier transistor 21 and the address transistor 23 are electrically connected to each other by sharing the impurity region 21S.
  • the impurity region 23S functions as, for example, a source region of the address transistor 23.
  • the impurity region 23S has a connection to the vertical signal line 27 shown in FIG. 7.
  • the reset transistor 22 includes impurity regions 22D and 22S, and a gate electrode 22G connected to a reset signal line 37.
  • the impurity region 22S functions as, for example, a source region of the reset transistor 22.
  • the impurity region 22S is connected to the reset signal line 37 shown in FIG. 7.
  • An interlayer insulating layer 50 is laminated on the semiconductor substrate 40 so as to cover the amplifying transistor 21, the address transistor 23, and the reset transistor 22. Note that in FIG. 8, for ease of viewing, the hatching showing the cross section of the interlayer insulating layer 50 is omitted.
  • a wiring layer (not shown) may also be disposed in the interlayer insulating layer 50.
  • the wiring layer may be formed from a metal such as copper, and may include wiring such as the vertical signal line 27 described above.
  • the number of insulating layers in the interlayer insulating layer 50 and the number of layers included in the wiring layer disposed in the interlayer insulating layer 50 may be set arbitrarily.
  • the interlayer insulating layer 50 there are arranged a contact plug 53 connected to the gate electrode 21G of the amplifier transistor 21, a contact plug 54 connected to the impurity region 22D of the reset transistor 22, a contact plug 51 connected to the lower electrode 2, and a wiring 52 connecting the contact plug 51, the contact plug 54, and the contact plug 53.
  • the impurity region 22D of the reset transistor 22 is electrically connected to the gate electrode 21G of the amplifier transistor 21.
  • the contact plugs 51, 53, and 54, the wiring 52, the gate electrode 21G of the amplifier transistor 21, and the impurity region 22D of the reset transistor 22 constitute at least a part of the charge storage node 34.
  • the amplifier transistor 21 is formed in a semiconductor substrate 40 and includes an impurity region 21D and an impurity region 21S that function as a drain electrode and a source electrode, respectively, a gate insulating layer 21X formed on the semiconductor substrate 40, and a gate electrode 21G formed on the gate insulating layer 21X.
  • the reset transistor 22 is formed in a semiconductor substrate 40 and includes an impurity region 22D and an impurity region 22S that function as a drain electrode and a source electrode, respectively, a gate insulating layer 22X formed on the semiconductor substrate 40, and a gate electrode 22G formed on the gate insulating layer 22X.
  • the address transistor 23 is formed in the semiconductor substrate 40 and includes impurity regions 21S and 23S that function as a drain electrode and a source electrode, respectively, a gate insulating layer 23X formed on the semiconductor substrate 40, and a gate electrode 23G formed on the gate insulating layer 23X.
  • the impurity region 21S is connected in series to the amplifier transistor 21 and the address transistor 23.
  • the above-mentioned photoelectric conversion unit 10A is disposed on the interlayer insulating layer 50.
  • a plurality of pixels 24 constituting the pixel array PA are formed on a semiconductor substrate 40.
  • the plurality of pixels 24 arranged two-dimensionally on the semiconductor substrate 40 form a photosensitive region.
  • the distance between two connected pixels 24 i.e., pixel pitch
  • a color filter 60 is formed, and above that, a microlens 61.
  • the color filter 60 is formed, for example, as an on-chip color filter by patterning, and uses a photosensitive resin in which a dye or pigment is dispersed.
  • the microlens 61 is formed, for example, as an on-chip microlens, and uses an ultraviolet-sensitive material, etc.
  • General semiconductor manufacturing processes can be used to manufacture the imaging device 100.
  • the imaging device 100 can be manufactured using various silicon semiconductor processes.
  • FIG. 9 is a diagram showing a part of a schematic circuit configuration of a pixel 24.
  • one end of the charge storage node 34 is grounded and the potential is zero.
  • This state corresponds to the case where the feedback line 33 shown in FIG. 7 is set to 0 V, for example. In this state, if the voltage of the charge storage node 34 is Vc, then Vc is zero.
  • the voltage supply circuit 19 shown in FIG. 7 supplies different voltages to the upper electrode 7 via the counter electrode signal line 26 between an exposure period, which is an example of a first period, and a non-exposure period, which is an example of a second period.
  • exposure period refers to a period during which one of electrons and holes generated by photoelectric conversion is accumulated in the charge accumulation node 34 as a signal charge.
  • the "exposure period” may also be called the “charge accumulation period.” Also, in this specification, a period other than the exposure period during the operation of the imaging device 100 is called the “non-exposure period.”
  • the “non-exposure period” may be a period during which light is blocked from entering the photoelectric conversion unit 10A, or a period during which light is irradiated onto the photoelectric conversion unit 10A but charge is not substantially accumulated in the charge accumulation node 34.
  • a bias voltage in the first voltage range or the second voltage range is applied to the photoelectric conversion unit 10A.
  • the first voltage range is a voltage range in which the bias voltage applied between the lower electrode 2 and the upper electrode 7 and the dependency of the current change in the photoelectric conversion layer 4 on the amount of light incident on the photoelectric conversion layer 4 are smaller than those in the second voltage range.
  • the first voltage range it can be considered that the difference between the current value that flows when light is incident on the photoelectric conversion layer 4 and the current value that flows when no light is incident is small.
  • the first voltage range even if pairs of holes and electrons are generated by the incidence of light on the photoelectric conversion layer 4, the absolute value of the voltage applied between the lower electrode 2 and the upper electrode 7 is not large, so that the holes and electrons are likely to recombine before they separate.
  • the first voltage range includes, for example, a forward bias voltage range.
  • the second voltage range is a reverse bias voltage range in which the current value increases with the increase in the amount of light incident on the photoelectric conversion layer 4 and the bias voltage applied between the lower electrode 2 and the upper electrode 7.
  • the potential difference between the lower electrode 2 and upper electrode 7 of the photoelectric conversion unit 10A i.e., the bias voltage applied to the photoelectric conversion layer 4, electron blocking layer 3, and charge injection layer 5, is set to a value within the first voltage range.
  • the voltage supply circuit 19 supplies a voltage equal to the voltage of the lower electrode 2 to the upper electrode 7 using the counter electrode signal line 26.
  • the voltage supplied to the upper electrode 7 is V2, where V2 is the reference voltage Vref.
  • the voltage supply circuit 19 supplies a voltage V2 to the upper electrode 7 using the counter electrode signal line 26 so that a bias voltage of a value within the second voltage range, i.e., a reverse bias voltage, is applied to the photoelectric conversion unit 10A.
  • the voltage supply circuit 19 supplies to the upper electrode 7 a voltage V2 at which the photoelectric conversion layer 4 becomes sensitive to photoelectric conversion.
  • the voltage V2 supplied by the voltage supply circuit 19 during the exposure period is an example of a first voltage.
  • the voltage V2 is a voltage of several volts to about 10 volts.
  • the voltage supply circuit 19 supplies the voltage V2 to the upper electrode 7 using the counter electrode signal line 26 so that a voltage in the first voltage range is applied to the photoelectric conversion unit 10A.
  • the voltage supply circuit 19 supplies the voltage V2 to the upper electrode 7, which recombines the electrons and holes in the photoelectric conversion layer 4.
  • the voltage V2 supplied by the voltage supply circuit 19 during the non-exposure period is an example of the second voltage.
  • the voltage V2 supplied to the upper electrode 7 is set to the reference voltage Vref.
  • the voltage supply circuit 19 supplies a voltage to the upper electrode 7 so that the photoelectric conversion efficiency of the multiple pixels 24, specifically the photoelectric conversion unit 10A, differs between the exposure period and the non-exposure period. Also, when the upper electrode 7 is supplied with voltage V2 in the first voltage range, holes stored in the charge storage node 34 are less likely to be discharged to the lower electrode 2, and charges supplied from the voltage supply circuit 19 via the lower electrode 2 are less likely to flow into the charge storage node 34.
  • the holes accumulated in the charge storage node 34 of each pixel 24 are held in an amount corresponding to the amount of light incident on the photoelectric conversion layer 4.
  • the holes accumulated in the charge storage node 34 of each pixel 24 can be held even if light is again incident on the photoelectric conversion layer 4, as long as the holes in the charge storage node 34 are not reset. For this reason, even if a readout operation is performed sequentially for each row during a non-exposure period, new holes are unlikely to accumulate in the charge storage node 34 during the readout operation. Therefore, for example, a global shutter function can be realized with a simple pixel circuit such as the pixel 24 without having a transfer transistor and an additional storage capacitance.
  • the pixel circuit is simple, the pixel 24 can be advantageously miniaturized in the imaging device 100. Furthermore, in the imaging device 100, even if holes generated in the photoelectric conversion layer 4 during the exposure period remain during the non-exposure period, the presence of the charge injection layer 5 promotes recombination of the remaining holes and electrons, and the occurrence of parasitic sensitivity can also be suppressed.
  • FIG. 10 is a timing chart showing an example of the voltage V2 supplied to the upper electrode 7 of the photoelectric conversion unit 10A and the timing of operation in each row of the pixel array PA of the imaging device 100.
  • FIG. 10 only shows the change in voltage V2 and the timing of exposure and signal readout of each row in the pixel array PA indicated by R0 to R7.
  • the voltage supply circuit 19 supplies the upper electrode 7 with a voltage Vb as the voltage V2 that causes the bias voltage Vo to fall within a first voltage range, and during the exposure period E, it supplies a voltage Va as the voltage V2 that causes the bias voltage Vo to fall within a second voltage range.
  • signal readout R of the pixels 24 in each row R0 to R7 is performed sequentially.
  • the bias voltage Vo is in the second voltage range, so that new holes are less likely to accumulate in the charge storage node 34 during the readout operation, and furthermore, the presence of the charge injection layer 5 promotes recombination of the remaining holes and electrons, suppressing the occurrence of parasitic sensitivity.
  • the timing of the start and end of the exposure period E is consistent for all the pixels 24 in all the rows R0 to R7. In other words, the imaging device 100 realizes a global shutter function in which all the rows of the pixel array PA are exposed at the same time while sequentially reading out the signals of the pixels 24 in each row.
  • the operation of the imaging device 100 is not limited to the above example, and may, for example, perform an operation that realizes an electronic ND (Neutral Density) filter function that adjusts the sensitivity of photoelectric conversion.
  • ND Neutral Density
  • the voltage supply circuit 19 supplies to the upper electrode 7, as voltage V2, a voltage equivalent to an ND value, which is a predetermined sensitivity reduction factor, based on the relationship between the bias voltage and the current value at that voltage (i.e., the amount of holes generated in the photoelectric conversion layer 4 that are extracted), instead of voltage Va, thereby realizing the electronic ND filter function of the imaging device 100.
  • FIG. 11 is a timing chart showing an example of the operation of adjusting the sensitivity of photoelectric conversion by the pulse duty control method in the imaging device 100.
  • the voltage supply circuit 19 supplies a pulsed voltage that repeats the above-mentioned voltages Va and Vb during the exposure period E, for example.
  • the first period in which the voltage supply circuit 19 supplies the voltage Va which is an example of the first voltage
  • the second period in which the voltage supply circuit 19 supplies the voltage Vb which is an example of the second voltage
  • the voltage supply circuit 19 supplies a voltage to the upper electrode 7 with a duty ratio of the pulsed voltage that repeats the voltages Va and Vb, which corresponds to a predetermined ND value. This also allows the electronic ND filter function of the imaging device 100 to be realized. At this time, during the second period in which the voltage Vb is applied to the upper electrode 7 during the exposure period E, the parasitic sensitivity is reduced in the same way as in the non-exposure period N, making it easier to accurately realize the set ND value.
  • the imaging device 100 can achieve imaging with less noise.
  • the photoelectric conversion element according to the present disclosure will be specifically described in the following examples, but the present disclosure is in no way limited to the following examples.
  • a photoelectric conversion element according to the embodiment of the present disclosure and a photoelectric conversion element for characteristic comparison were fabricated, and the parasitic sensitivity was evaluated.
  • a glass substrate on which an ITO film was formed was used as the support substrate.
  • the ITO film was used as the lower electrode 2
  • 9,9'-[1,1'-biphenyl]-4,4'-diylbis[3,6-bis(1,1-dimethylethyl)]-9H-carbazole (tBu-CBP) was formed as the material of the electron blocking layer 3 on the lower electrode 2 by vacuum deposition to form the electron blocking layer 3.
  • the photoelectric conversion layer 4 was formed by co-depositing the donor organic semiconductor material subphthalocyanine and the acceptor organic semiconductor material C60 fullerene in a weight ratio of 1:3 by vacuum deposition.
  • the thickness of the photoelectric conversion layer 4 obtained at this time was approximately 400 nm.
  • the subphthalocyanine used was boron subphthalocyanine chloride (SubPc), which has boron (B) as the central metal and has chloride ions coordinated to B as ligands.
  • a film of C60 fullerene was formed on the photoelectric conversion layer 4 to a thickness of 10 nm through a metal shadow mask by vacuum deposition as the material for the first layer 6A of the charge injection layer 5. Furthermore, a film of SubPc was formed on the first layer 6A to a thickness of 10 nm as the material for the second layer 6B of the charge injection layer 5.
  • an ITO film was formed as the upper electrode 7 on the second layer 6B of the charge injection layer 5 by a sputtering method to a thickness of 30 nm, and then an Al 2 O 3 film was formed as a sealing film on the upper electrode 7 by an atomic layer deposition method, thereby obtaining a photoelectric conversion element in the example.
  • a photoelectric conversion element according to a comparative example was obtained by producing a photoelectric conversion element in the same manner as in the example, except that the first layer 6A was not formed.
  • a sample was prepared by depositing each of the materials used in the examples and comparative examples on a glass substrate on which an ITO film had been formed.
  • the number of photoelectrons was measured for the prepared sample using an atmospheric photoelectron spectrometer (AC-3, manufactured by Riken Keiki) as the energy of the ultraviolet light irradiation was changed, and the energy position at which photoelectrons began to be detected was taken as the ionization potential.
  • a sample was prepared by depositing a film of each material used in the examples and comparative examples on a quartz substrate.
  • the absorption spectrum of the prepared sample was measured using a spectrophotometer (U4100, Hitachi High-Technologies Corporation), and the optical band gap was calculated from the absorption edge results of the obtained absorption spectrum.
  • the electron affinity was estimated by subtracting the ionization potential obtained in the above ionization potential measurement from the calculated optical band gap.
  • the electron affinity of the C60 fullerene constituting the first layer 6A of the charge injection layer 5 is 4.2 eV
  • the ionization potential of the SubPc constituting the second layer 6B of the charge injection layer 5 is 5.5 eV, with the difference between the two being 1.3 eV.
  • the photoelectric conversion layer 4 also contains SubPc and C60 fullerene, but since each material in the mixed film of the bulk heterostructure is less susceptible to stabilization than a single material film, the difference between the ionization potential and electron affinity of each material is larger than in the case of a single material film. Therefore, the difference between the electron affinity of C60 fullerene, which is the acceptor organic semiconductor material in the photoelectric conversion layer 4, and the ionization potential of SubPc, which is the donor organic semiconductor material, is larger than in the case of the charge injection layer 5. In other words, the difference between the electron affinity of C60 fullerene, which is the acceptor organic semiconductor material in the photoelectric conversion layer 4, and the ionization potential of SubPc, which is the donor organic semiconductor material, is greater than 1.3 eV.
  • the difference between the electron affinity of the first layer 6A and the ionization potential of the second layer 6B is smaller than the difference between the electron affinity of the acceptor organic semiconductor material and the ionization potential of the donor organic semiconductor material in the photoelectric conversion layer 4.
  • the ionization potential of the C60 fullerene that constitutes the first layer 6A is greater than the ionization potential of the SubPc that constitutes the second layer 6B.
  • the electron affinity of the C60 fullerene that constitutes the first layer 6A is greater than the electron affinity of the SubPc that constitutes the second layer 6B.
  • the materials of the first layer 6A and the second layer 6B in the charge injection layer 5 and the donor organic semiconductor material and the acceptor organic semiconductor material contained in the photoelectric conversion layer 4 were the same, but they may be different as long as they have the above-mentioned energy magnitude relationship.
  • the current density was measured in the light (under 1000 lx irradiation) and in the dark.
  • a semiconductor device parameter analyzer (B1500A, Keysight Technologies) was used to measure the current density.
  • the bias voltage applied between a pair of electrodes of the photoelectric conversion element, i.e., between the upper electrode 7 and the lower electrode 2 was changed to measure the current-voltage characteristics in the light and dark.
  • a reverse bias is when a negative voltage is applied to the lower electrode 2 or a positive voltage is applied to the upper electrode 7
  • a forward bias is when a positive voltage is applied to the lower electrode 2 or a negative voltage is applied to the upper electrode 7.
  • FIG. 12 shows the current density-voltage characteristics when a bias voltage is applied to the photoelectric conversion element in the example.
  • FIG. 13 shows the current density-voltage characteristics when a bias voltage is applied to the photoelectric conversion element in the comparative example.
  • the vertical axis is logarithmic and shows the difference between the current density in the light and the current density in the dark.
  • the horizontal axis shows the voltage on the normal axis. For the voltages on this horizontal axis, the reverse bias voltage is a positive voltage, and the forward bias voltage is a negative voltage.
  • the ionization potential of the first layer 6A is greater than the ionization potential of the second layer 6B
  • the electron affinity of the first layer 6A is greater than the electron affinity of the second layer 6B
  • the difference between the electron affinity of the first layer 6A and the ionization potential of the second layer 6B is smaller than the difference between the electron affinity of the acceptor organic semiconductor material and the ionization potential of the donor organic semiconductor material, thereby reducing the difference in current density between light and dark, and thus it has been confirmed that an effect of reducing parasitic sensitivity can be obtained.
  • the photoelectric conversion element according to the present disclosure can be applied to imaging devices, optical sensors, photodetectors, etc.
  • the imaging device according to the present disclosure can be applied to various camera systems and sensor systems, such as medical cameras, surveillance cameras, vehicle-mounted cameras, distance measuring cameras, microscope cameras, drone cameras, and robot cameras.

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Abstract

光電変換素子は、ドナー性半導体材料（４Ａ）およびアクセプター性半導体材料（４Ｂ）を含み、光を信号電荷に変換する光電変換層（４）と、信号電荷を捕集する第１電極（２）と、光電変換層（４）を挟んで第１電極（２）に対向する第２電極（７）と、第２電極（７）と光電変換層（４）との間に位置する電荷注入層（５）と、を備える。電荷注入層（５）は、第１層（６Ａ）と、第１層（６Ａ）に積層される第２層（６Ｂ）と、を含む。第１層（６Ａ）のイオン化ポテンシャルは第２層（６Ｂ）のイオン化ポテンシャルよりも大きい。第１層（６Ａ）の電子親和力は第２層（６Ｂ）の電子親和力よりも大きい。第１層（６Ａ）の電子親和力と第２層（６Ｂ）のイオン化ポテンシャルとの差（ΔＥ１）は、アクセプター性半導体材料（４Ｂ）の電子親和力とドナー性半導体材料（４Ａ）のイオン化ポテンシャルとの差（ΔＥ２）よりも小さい。

Description

光電変換素子および撮像装置
　本開示は、光電変換素子および撮像装置に関する。
　半導体材料薄膜を用いた光電変換素子は、光によって発生する電荷を電気信号として取り出すことにより、光センサ等として利用することができる。その際、例えば、特許文献１では、電極からの電荷の逆流が起こらないようにするため、光電変換材料薄膜と電極との間に電子ブロッキング層または正孔ブロッキング層を備える光電変換素子が開示されている。また、特許文献２では、光電変換素子の両端に接続する電極に印加するバイアス電圧を変化させる方法が開示されている。
特許第５９６９８４３号公報 特開２０１８－０９２９９０号公報
　光電変換素子を撮像装置等に用いる場合、撮像装置等のＳ／Ｎ（シグナルノイズ）比を向上させるために、意図しない感度である寄生感度を低減することが望まれる。
　そこで、本開示は、寄生感度を低減することができる光電変換素子等を提供することを目的とする。
　本開示の一態様に係る光電変換素子は、ドナー性半導体材料およびアクセプター性半導体材料を含み、光を信号電荷に変換する光電変換層と、前記信号電荷を捕集する第１電極と、前記光電変換層を挟んで前記第１電極に対向する第２電極と、前記第２電極と前記光電変換層との間に位置する電荷注入層と、を備える。前記電荷注入層は、第１層と、前記第１層に積層される第２層と、を含む。前記第１層のイオン化ポテンシャルは前記第２層のイオン化ポテンシャルよりも大きい。前記第１層の電子親和力は前記第２層の電子親和力よりも大きい。前記第１層の電子親和力と前記第２層のイオン化ポテンシャルとの差は、前記アクセプター性半導体材料の電子親和力と前記ドナー性半導体材料のイオン化ポテンシャルとの差よりも小さい。
　また、本開示の一態様に係る撮像装置は、上記光電変換素子と、前記第１電極と電気的に接続され、前記信号電荷を蓄積する電荷蓄積領域と、を備える。
　本開示によれば、寄生感度を低減することができる光電変換素子等を提供できる。
図１は、実施の形態に係る光電変換素子の構成を示す概略断面図である。 図２は、実施の形態に係る光電変換素子における例示的なエネルギーバンド図である。 図３は、実施の形態に係る光電変換素子における逆バイアス電圧印加時の例示的なエネルギーバンド図である。 図４は、実施の形態に係る光電変換素子における順バイアス電圧印加時の例示的なエネルギーバンド図である。 図５は、実施の形態に係る別の光電変換素子の構成を示す概略断面図である。 図６は、実施の形態に係る別の光電変換素子における例示的なエネルギーバンド図である。 図７は、実施の形態に係る撮像装置の回路構成の一例を示す図である。 図８は、実施の形態に係る撮像装置における画素のデバイス構造を示す概略断面図である。 図９は、実施の形態に係る画素の模式的な回路構成の一部を示す図である。 図１０は、実施の形態に係る光電変換部の上部電極に供給する電圧と撮像装置の画素アレイの各行における動作のタイミングの例とを示すタイミングチャートである。 図１１は、実施の形態に係る撮像装置における、パルスデューティ制御方式により光電変換の感度を調整する動作の例を示すタイミングチャートである。 図１２は、実施例における光電変換素子にバイアス電圧を印加した際の電流密度－電圧特性を示す図である。 図１３は、比較例における光電変換素子にバイアス電圧を印加した際の電流密度－電圧特性を示す図である。
　（本開示の概要）
　本開示の一態様の概要として、本開示に係る光電変換素子および撮像装置の例を以下に示す。
　本開示の第１態様に係る光電変換素子は、ドナー性半導体材料およびアクセプター性半導体材料を含み、光を信号電荷に変換する光電変換層と、前記信号電荷を捕集する第１電極と、前記光電変換層を挟んで前記第１電極に対向する第２電極と、前記第２電極と前記光電変換層との間に位置する電荷注入層と、を備える。前記電荷注入層は、第１層と、前記第１層に積層される第２層と、を含む。前記第１層のイオン化ポテンシャルは前記第２層のイオン化ポテンシャルよりも大きい。前記第１層の電子親和力は前記第２層の電子親和力よりも大きい。前記第１層の電子親和力と前記第２層のイオン化ポテンシャルとの差は、前記アクセプター性半導体材料の電子親和力と前記ドナー性半導体材料のイオン化ポテンシャルとの差よりも小さい。
　このようなイオン化ポテンシャルおよび電子親和力の第１層および第２層を含む電荷注入層では、第１層と第２層との界面で電荷が生成しやすい。そのため、信号電荷の第１電極への移動を停止させ、第１電極に捕集される信号電荷を読み出す際に、光電変換層にも信号電荷が残存するが、電荷注入層で生成した電荷のうち信号電荷と逆極性の電荷が第１電極側へ移動し、光電変換層に残存している信号電荷と再結合することができる。これにより、光電変換層に照射された光量に関係なく、信号電荷の読み出し時に、第１電極への信号電荷の移動が抑制され、意図しない感度の発生が抑制される。よって、本態様によれば、寄生感度を低減することができる。
　また、例えば、本開示の第２態様に係る光電変換素子は、第１態様に係る光電変換素子であって、前記信号電荷は正孔であってもよい。
　これにより、正孔を信号電荷として読み出す場合に、光電変換層に残存している正孔と電荷注入層で生成した電子とが再結合でき、寄生感度を低減することができる。
　また、例えば、本開示の第３態様に係る光電変換素子は、第２態様に係る光電変換素子であって、前記第１層は、前記第２層と前記光電変換層との間に位置してもよい。
　これにより、電荷注入層で生成した電子が光電変換層へ移動する際のエネルギー障壁を抑制することができる。
　また、例えば、本開示の第４態様に係る光電変換素子は、第２態様または第３態様に係る光電変換素子であって、前記第１電極と前記光電変換層との間に位置する電子ブロッキング層をさらに備えてもよい。
　これにより、暗電流を抑制することができる。
　また、例えば、本開示の第５態様に係る光電変換素子は、第１態様に係る光電変換素子であって、前記信号電荷は電子であってもよい。
　これにより、電子を信号電荷として読み出す場合に、光電変換層に残存している電子と電荷注入層で生成した正孔とが再結合でき、寄生感度を低減することができる。
　また、例えば、本開示の第６態様に係る光電変換素子は、第５態様に係る光電変換素子であって、前記第２層は、前記第１層と前記光電変換層との間に位置してもよい。
　これにより、電荷注入層で生成した正孔が光電変換層へ移動する際のエネルギー障壁を抑制することができる。
　また、例えば、本開示の第７態様に係る光電変換素子は、第５態様または第６態様に係る光電変換素子であって、前記第１電極と前記光電変換層との間に位置する正孔ブロッキング層をさらに備えてもよい。
　これにより、暗電流を抑制することができる。
　また、例えば、本開示の第８態様に係る光電変換素子は、第１態様から第７態様のいずれか１つに係る光電変換素子であって、前記第１層は、前記アクセプター性半導体材料と同一の材料を含んでもよい。
　これにより、少ない種類の材料で寄生感度を低減できる光電変換素子が実現できる。
　また、例えば、本開示の第９態様に係る光電変換素子は、第１態様から第８態様のいずれか１つに係る光電変換素子であって、前記第２層は、前記ドナー性半導体材料と同一の材料を含んでもよい。
　これにより、少ない種類の材料で寄生感度を低減できる光電変換素子が実現できる。
　また、例えば、本開示の第１０態様に係る光電変換素子は、第１態様から第７態様のいずれか１つに係る光電変換素子であって、前記光電変換層は、前記ドナー性半導体材料および前記アクセプター性半導体材料を含む混合膜であってもよく、前記第１層は、前記アクセプター性半導体材料と同一の材料を含んでもよく、前記第２層は、前記ドナー性半導体材料と同一の材料を含んでもよい。
　これにより、混合膜では、ドナー性半導体材料およびアクセプター性半導体材料は、単一材料膜である場合より、安定化の影響を受けにくく、電子親和力とイオン化ポテンシャルとの差は広がる。そのため、電荷注入層と光電変換層とで同じ材料を含む場合でも、第１層の電子親和力と第２層のイオン化ポテンシャルとの差が、光電変換層におけるアクセプター性半導体材料の電子親和力とドナー性半導体材料のイオン化ポテンシャルとの差よりも小さくなる。そのため、容易に上記の電子親和力とイオン化ポテンシャルとの関係を有する構成を実現できる。
　また、本開示の第１１態様に係る撮像装置は、第１態様から第１０態様のいずれか１つに係る光電変換素子と、前記第１電極と電気的に接続され、前記信号電荷を蓄積する電荷蓄積領域と、を備える。
　これにより、本態様に係る撮像装置は、上記光電変換素子を含むため、寄生感度を抑制することができる。
　また、例えば、本開示の第１２態様に係る撮像装置は、第１１態様に係る撮像装置であって、前記第２電極と電気的に接続され、前記第１電極と前記第２電極との間に電位差を与える電圧供給回路をさらに備えてもよく、前記電圧供給回路は、前記第２電極に対し、第１期間において第１電圧を供給し、前記第１期間と異なる第２期間において前記第１電圧とは異なる第２電圧を供給してもよい。
　これにより、第１電圧と第２電圧とを光電変換素子の特性に合わせて設定することで、光電変換のタイミングと読み出しを行うタイミングとを分けることができ、寄生感度をさらに低減できる。
　以下では、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略または簡略化する。
　また、本明細書において、垂直などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
　また、本明細書において、可視光、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。
　（実施の形態）
　以下、本実施の形態について説明する。
　［光電変換素子］
　まず、本実施の形態に係る光電変換素子について、説明する。本実施の形態に係る光電変換素子は、電荷読み出し方式の光電変換素子である。本実施の形態に係る光電変換素子は、例えば、撮像装置、光センサまたは光検出器に用いられる。図１は、本実施の形態に係る光電変換素子１０の構成を示す概略断面図である。
　図１に示されるように、光電変換素子１０は、支持基板１に支持されており、一対の電極である上部電極７および下部電極２と、上部電極７と下部電極２との間に位置する光電変換層４と、上部電極７と光電変換層４との間に位置する電荷注入層５と、下部電極２と光電変換層４との間に位置する電子ブロッキング層３とを備える。本実施の形態において、上部電極７は第２電極の一例であり、下部電極２は、第１電極の一例である。
　以下、本実施の形態に係る光電変換素子１０の各構成要素について説明する。
　支持基板１は、一般的な光電変換素子の支持に使用される基板であればよく、例えば、ガラス基板、石英基板、半導体基板またはプラスチック基板等であってもよい。
　下部電極２は、光電変換層４で生成した信号電荷を捕集する。下部電極２は、金属、金属窒化物、金属酸化物または導電性が付与されたポリシリコンなどから形成される。金属の例としては、アルミニウム、銅、チタンおよびタングステンなどが挙げられる。ポリシリコンに導電性を付与する方法の例としては、不純物をドープすることが挙げられる。
　上部電極７は、光電変換層４を挟んで下部電極２に対向して配置される。上部電極７は、例えば、透明な導電性材料から形成される透明電極である。上部電極７の材料としては、例えば、透明導電性酸化物（ＴＣＯ：Ｔｒａｎｓｐａｒｅｎｔ　Ｃｏｎｄｕｃｔｉｎｇ　Ｏｘｉｄｅ）、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＡＺＯ（Ａｌｕｍｉｎｕｍ－ｄｏｐｅｄ　Ｚｉｎｃ　Ｏｘｉｄｅ）、ＦＴＯ（Ｆｌｕｏｒｉｎｅ－ｄｏｐｅｄ　Ｔｉｎ　Ｏｘｉｄｅ）、ＳｎＯ２およびＴｉＯ２等が挙げられる。なお、上部電極７は、所望の透過率に応じて、適宜、ＴＣＯおよびアルミニウム（Ａｌ）ならびに金（Ａｕ）などの金属材料を単独または複数組み合わせて作製してもよい。
　なお、下部電極２および上部電極７の材料は、上述した導電性材料に限られず、他の材料を用いてもよい。例えば、下部電極２は、透明電極であってもよい。
　下部電極２および上部電極７の作製には、使用する材料によって種々の方法が用いられる。例えば、ＩＴＯを使用する場合、電子ビーム法、スパッタリング法、抵抗加熱蒸着法、ゾル－ゲル法などの化学反応法、酸化インジウムスズの分散物の塗布などの方法を用いてもよい。この場合、下部電極２および上部電極７の作製には、ＩＴＯ膜を成膜した後に、さらにＵＶ－オゾン処理、プラズマ処理などを施してもよい。
　光電変換層４は、ドナー性半導体材料およびアクセプター性半導体材料を含む。光電変換層４は、例えば、有機半導体材料を用いて作製される。光電変換層４の作製方法は、例えば、スピンコートなどによる塗布法などの湿式の方法、または、真空蒸着法などの乾式の方法などを用いることができる。真空蒸着法とは、真空下で加熱することにより層の材料を気化し、基板上に堆積させる方法である。また、電荷注入層５も光電変換層４と同様の方法を用いて作製することが可能である。
　また、光電変換層４は、例えば、ドナー性有機半導体材料等のドナー性半導体材料およびアクセプター性有機半導体材料等のアクセプター性半導体材料を含むバルクヘテロ構造の混合膜である。なお、光電変換層４は、ドナー性半導体材料の層とアクセプター性半導体材料の層とが積層された積層構造を有していてもよい。
　光電変換層４は、ドナー性有機半導体材料およびアクセプター性有機半導体材料を含むことにより、容易に薄膜として形成される。以下、ドナー性有機半導体材料およびアクセプター性有機半導体材料を具体的に例示する。
　ドナー性有機半導体材料としては、例えば、トリアリールアミン化合物、ベンジジン化合物、ピラゾリン化合物、スチリルアミン化合物、ヒドラゾン化合物、トリフェニルメタン化合物、カルバゾール化合物、ポリシラン化合物、チオフェン化合物、フタロシアニン化合物、ナフタロシアニン化合物、サブフタロシアニン化合物、シアニン化合物、メロシアニン化合物、オキソノール化合物、ポリアミン化合物、インドール化合物、ピロール化合物、ピラゾール化合物、ポリアリーレン化合物、縮合芳香族炭素環化合物（例えば、ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体およびフルオランテン誘導体等）および含窒素ヘテロ環化合物を配位子として有する金属錯体等が挙げられる。なお、これに限らず、アクセプター性有機半導体材料として用いた有機化合物よりもイオン化ポテンシャルの小さい有機化合物であればドナー性有機半導体材料として用いてよい。
　アクセプター性有機半導体材料としては、例えば、フラーレン（例えば、Ｃ６０フラーレンおよびＣ７０フラーレン等）、フラーレン誘導体（例えば、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル）およびＩＣＢＡ（インデンＣ６０ビス付加体）等）、縮合芳香族炭素環化合物（例えば、ナフタレン誘導体、アントラセン誘導体、フェナントレン誘導体、テトラセン誘導体、ピレン誘導体、ペリレン誘導体およびフルオランテン誘導体等）、窒素原子、酸素原子、硫黄原子を含有する５ないし７員のヘテロ環化合物（例えば、ピリジン、ピラジン、ピリミジン、ピリダジン、トリアジン、キノリン、キノキサリン、キナゾリン、フタラジン、シンノリン、イソキノリン、プテリジン、アクリジン、フェナジン、フェナントロリン、テトラゾール、ピラゾール、イミダゾール、チアゾール、オキサゾール、インダゾール、ベンズイミダゾール、ベンゾドリアゾール、ベンゾオキサゾール、ベンゾチアゾール、カルバゾール、プリン、トリアゾロピリダジン、トリアゾロピリミジン、テトラザインデン、オキサジアゾール、イミダゾピリジン、ピロリジン、ピロロピリジン、チアジアゾロピリジン、ジベンズアゼピンおよびトリベンズアゼピン等）、ポリアリーレン化合物、フルオレン化合物、シクロペンタジエン化合物、シリル化合物および含窒素ヘテロ環化合物を配位子として有する金属錯体等が挙げられる。なお、これに限らず、ドナー性有機半導体材料として用いた有機化合物よりも電子親和力の大きな有機化合物であればアクセプター性有機半導体材料として用いてよい。
　なお、ドナー性有機半導体材料およびアクセプター性有機半導体材料は、上記例に限らない。乾式および湿式のいずれかの方法で光電変換層として成膜できる有機化合物であれば、低分子の有機化合物および高分子の有機化合物を、光電変換層４を構成するドナー性有機半導体材料およびアクセプター性有機半導体材料として用いてよい。
　また、光電変換層４は、上記以外の半導体材料をドナー性半導体材料およびアクセプター性半導体材料として含んでいてもよい。光電変換層４は、半導体材料として、例えば、シリコン半導体、化合物半導体、量子ドット、ペロブスカイト材料、カーボンナノチューブ等、または、これらのいずれか２つ以上の混合物を含んでいてもよい。
　本実施の形態に係る光電変換素子１０は、下部電極２と光電変換層４との間に設けられた電子ブロッキング層３と、上部電極７と光電変換層４との間に設けられた電荷注入層５とを備える。電子ブロッキング層３は、例えば、下部電極２および光電変換層４に接している。電荷注入層５は、例えば、上部電極７および光電変換層４に接している。なお、光電変換素子１０は、電子ブロッキング層３を備えていなくてもよい。
　電荷注入層５は、第１層６Ａと、第１層６Ａに積層される第２層６Ｂと、を有する。第１層６Ａと第２層６Ｂとは接している。光電変換素子１０において、第１層６Ａは第２層６Ｂと光電変換層４との間に位置する。第１層６Ａは、例えば、光電変換層４に接している。第２層６Ｂは、例えば、上部電極７に接している。
　ここで、電子ブロッキング層３、光電変換層４および電荷注入層５の機能等について、エネルギーバンド図を用いながら説明する。図２は、図１に示される光電変換素子１０における例示的なエネルギーバンド図である。図２において、各層のエネルギーバンドが矩形で示されている。
　光電変換層４は、光の照射を受けて内部に電子と正孔との対を生成する。光電変換素子１０では、この対における正孔が下部電極２に捕集されて読み出される信号電荷として用いられる。つまり、光電変換層４は、光を信号電荷に変換する。なお、信号電荷は電子であってもよい。信号電荷が電子である例については後述する。
　光電変換層４で生成した電子と正孔との対は、光電変換層４にかかる電界によって電子と正孔とに分離される。電子と正孔とは、それぞれ電界に従って下部電極２側または上部電極７側に移動する。ここで、光を吸収して発生した電子と正孔との対のうち、電子を他方の材料へ供与する半導体材料がドナー性半導体材料であり、電子を受容する半導体材料がアクセプター性半導体材料である。光電変換層４が光の照射を受けると、例えば、ドナー性半導体材料が電子と正孔との対を生成し、アクセプター性半導体材料に電子を供与する。これにより、容易に電子と正孔とが分離する。
　図２は、ドナー性半導体材料およびアクセプター性半導体材料として、有機半導体材料を用いる場合のエネルギーバンドの例を示している。異なる２種類の有機半導体材料を用いる場合、どちらがドナー性半導体材料となりどちらがアクセプター性半導体材料となるかは、一般に、接触界面における２種類の有機半導体材料それぞれのＨＯＭＯ（Ｈｉｇｈｅｓｔ－Ｏｃｃｕｐｉｅｄ－Ｍｏｌｅｃｕｌａｒ－Ｏｒｂｉｔａｌ）とＬＵＭＯ（Ｌｏｗｅｓｔ－Ｕｎｏｃｃｕｐｉｅｄ－Ｍｏｌｅｃｕｌａｒ－Ｏｒｂｉｔａｌ）のエネルギー準位の相対位置で決まる。図２においてエネルギーバンドを示す矩形のうち、上端がＬＵＭＯのエネルギー準位であり、下端がＨＯＭＯのエネルギー準位である。また、真空準位とＨＯＭＯのエネルギー準位とのエネルギー差は、イオン化ポテンシャルと称される。また、真空準位とＬＵＭＯのエネルギー準位とのエネルギー差は、電子親和力と称される。本明細書において、図２等のエネルギーバンド図においては、下側に位置するほど電子親和力およびイオン化ポテンシャルは大きい。なお、光電変換層４に含まれる半導体材料が無機半導体材料である場合は、ＨＯＭＯおよびＬＵＭＯをそれぞれ価電子帯および伝導帯と読み替えることで説明される。
　図２に示されるように、２種類の有機半導体材料のうち、ＬＵＭＯのエネルギー準位が小さい、つまり電子親和力が小さい方がドナー性有機半導体材料４Ａとなる。また、光電変換層４に含まれる２種類の有機半導体材料のうち、ＬＵＭＯのエネルギー準位が大きい、つまり電子親和力が大きい方がアクセプター性有機半導体材料４Ｂとなる。なお、図２においては、ドナー性有機半導体材料４Ａのエネルギーバンドとアクセプター性有機半導体材料４Ｂのエネルギーバンドとが横方向に少しずれて示されているが、これは見やすさのためであり、光電変換層４中におけるドナー性有機半導体材料４Ａおよびアクセプター性有機半導体材料４Ｂの分布を示すものではない。
　電子ブロッキング層３は、下部電極２から電子が注入されることによる暗電流を低減するために設けられており、下部電極２からの電子が光電変換層４に注入されることを抑制する。これにより、Ｓ／Ｎ比へ悪影響を与える雑信号を低減できる。図２に示されるように、下部電極２からの電子が光電変換層４に注入されることを抑制するために、電子ブロッキング層３の材料の電子親和力は、下部電極２の仕事関数および光電変換層４のアクセプター性有機半導体材料４Ｂの電子親和力よりも小さい。
　また、図２に示される例では、電子ブロッキング層３のイオン化ポテンシャルは、光電変換層４のドナー性有機半導体材料４Ａのイオン化ポテンシャルよりも大きい。また、電子ブロッキング層３の電子親和力は、光電変換層４のドナー性有機半導体材料４Ａの電子親和力よりも小さい。
　電子ブロッキング層３の材料には、上述のドナー性半導体材料として例示した半導体材料あるいは正孔輸送性有機化合物を用いることができる。
　また、電荷注入層５における第１層６Ａと第２層６Ｂとは、それぞれ、アクセプターとドナーとの関係にある。第１層６Ａは、第２層６Ｂから電子を受容するアクセプターとして機能可能な層であり、第２層６Ｂは、第１層６Ａに対して電子を供与するドナーとして機能可能な層である。具体的には、第１層６Ａのイオン化ポテンシャルは第２層６Ｂのイオン化ポテンシャルよりも大きく、第１層６Ａの電子親和力は第２層６Ｂの電子親和力よりも大きい。
　これにより、第１層６Ａと第２層６Ｂとが接触する界面において、第２層６ＢのＨＯＭＯから第１層６ＡのＬＵＭＯへの熱的に電子励起が起こり、光電変換素子１０への光の照射状態に関わらず電荷が発生する。このような電子励起が起こると、第１層６Ａには電子が存在し、第２層６Ｂには正孔が存在することになる。また、電荷注入層５では、第１層６Ａの電子親和力が第２層６Ｂの電子親和力よりも大きいため、上記界面での熱的な電子励起は、第１層６Ａ内での熱的な電子励起よりも生じやすい。
　また、第１層６Ａの電子親和力と第２層６Ｂのイオン化ポテンシャルとの差ΔＥ１は、アクセプター性有機半導体材料４Ｂの電子親和力とドナー性有機半導体材料４Ａのイオン化ポテンシャルとの差ΔＥ２よりも小さい。これにより、ドナー性有機半導体材料４Ａとアクセプター性有機半導体材料４Ｂとの界面におけるエネルギー差よりも、第１層６Ａと第２層６Ｂとの界面におけるエネルギー差の方が小さいため、電荷注入層５では、光電変換層４よりも多くの電荷が熱励起により生成する。これにより、電荷注入層５から光電変換層４への電子注入が生じやすくなる。
　また、電荷注入層５は、上部電極７から正孔が注入されることによる暗電流を低減するための正孔ブロッキング層として機能してもよい。これにより、Ｓ／Ｎ比へ悪影響を与える雑信号を低減できる。上部電極７からの正孔が光電変換層４に注入されることを抑制するために、少なくとも第１層６Ａの材料のイオン化ポテンシャルは、上部電極７の仕事関数および光電変換層４のドナー性有機半導体材料４Ａのイオン化ポテンシャルよりも大きい。なお、図２では、第２層６Ｂのイオン化ポテンシャルは、光電変換層４のアクセプター性有機半導体材料４Ｂのイオン化ポテンシャルよりも小さいが、これに限られず、光電変換層４のアクセプター性有機半導体材料４Ｂのイオン化ポテンシャル以上でもよい。
　第１層６Ａの材料には、上述のアクセプター性半導体材料として例示した半導体材料あるいは電子輸送性有機化合物を用いることができる。また、第２層６Ｂの材料には、上述のドナー性半導体材料として例示した半導体材料あるいは正孔輸送性有機化合物を用いることができる。
　また、第１層６Ａの材料は、光電変換層４に含まれるアクセプター性半導体材料と同一の材料であってもよい。また、第２層６Ｂの材料は、光電変換層４に含まれるドナー性半導体材料と同一の材料であってもよい。このように、第１層６Ａおよび第２層６Ｂの少なくとも一方が光電変換層４に含まれる材料と同一の材料を含むことで、少ない種類の材料で光電変換素子１０を製造できる。
　また、第１層６Ａが光電変換層４に含まれるアクセプター性半導体材料と同一の材料を含み、かつ、第２層６Ｂが光電変換層４に含まれるドナー性半導体材料と同一の材料を含んでいてもよい。例えば、第１層６Ａがアクセプター性有機半導体材料４Ｂで構成され、第２層６Ｂがドナー性有機半導体材料４Ａで構成されていてもよい。光電変換層４がバルクヘテロ構造の混合膜である場合、ドナー性有機半導体材料４Ａおよびアクセプター性有機半導体材料４Ｂは、単一材料膜である場合より、安定化の影響を受けにくく、ＨＯＭＯのエネルギー準位とＬＵＭＯのエネルギー準位との差は広がる。その結果、電荷注入層５と光電変換層４とで材料構成が同じであっても、第１層６Ａの電子親和力と第２層６Ｂのイオン化ポテンシャルとの差ΔＥ１は、アクセプター性有機半導体材料４Ｂの電子親和力とドナー性有機半導体材料４Ａのイオン化ポテンシャルとの差ΔＥ２よりも小さくなる。そのため、容易にΔＥ１がΔＥ２よりも小さい構成を実現できる。
　ここで、光電変換素子１０の駆動について説明する。
　図２に示されるように、下部電極２は、例えば、撮像装置に用いる場合、後述する電荷蓄積ノードと電気的に接続される。電荷蓄積ノードは、光電変換層４で生成し、下部電極２によって捕集された正孔を蓄積する。
　図３は、下部電極２と上部電極７との間に、逆方向のバイアスとなる電圧を印加した際の、光電変換素子１０における例示的なエネルギーバンド図である。また、図４は、下部電極２と上部電極７との間に、順方向のバイアスとなる電圧を印加した際の、光電変換素子１０における例示的なエネルギーバンド図である。本明細書において、信号電荷が正孔である場合に、上部電極７の電位が下部電極２の電位よりも高くなるような電圧を上部電極７と下部電極２との間に印加する場合の電圧が逆方向のバイアス、いわゆる逆バイアスの電圧であるとする。また、本明細書において、信号電荷が正孔である場合に、上部電極７の電位が下部電極２の電位よりも低くなるような電圧を上部電極７と下部電極２との間に印加する場合の電圧が順方向のバイアス、いわゆる順バイアスの電圧であるとする。
　光電変換素子１０は、例えば、光電変換モードと信号読み出しモードとを切り替えて駆動される。光電変換モードでは、上部電極７と下部電極２との間に図３で示されるような逆バイアスの電圧が印加される。この際の電圧の絶対値は、例えば、１Ｖから１０Ｖ程度である。信号読み出しモードでは、上部電極７と下部電極２との間に図４で示されるような順バイアスの電圧が印加される。この際の電圧の絶対値は、例えば、０Ｖから３Ｖ程度である。
　例えば、光電変換モードとして図３に示される状態で、光が光電変換層４に入射すると、光電変換層４に電子と正孔との対が生成し、生成した電子と正孔との対のうち、信号電荷である正孔が下部電極２へ移動し、信号電荷とは逆極性の電荷である電子が上部電極７へ移動する。下部電極２へ移動した正孔は、例えば、電荷蓄積ノードに蓄積される。その後、信号読み出しモードとして図４に示される状態で、下部電極２を介して電荷蓄積ノードに蓄積された正孔に基づく信号が読み出される。
　この場合、光電変換モードにおいて、正孔が光電変換層４から下部電極２に移動する際、光電変換モードの時間内に下部電極２に移動できず、信号読み出しモード時に光電変換層４に残存する場合がある。光電変換層４に有機半導体材料が用いられると、電荷の移動度が低くなりやすく、特に光電変換層４に正孔が残存しやすい。そのため、光電変換モードから信号読み出しモードへの移行後に、光電変換層４に残存した正孔が下部電極２に移動すると、ノイズの原因ともなる意図しない感度である寄生感度として現れる。光電変換素子１０においては、上述の第１層６Ａと第２層６Ｂとの界面における熱的な電子励起によって第１層６Ａに電子が存在しやすく、この電子が下部電極２の方向へ移動することによって、光電変換層４に残存している正孔と再結合する。その結果、信号読み出しモード時に光電変換層４に残存している正孔の下部電極２への移動が抑制される。よって、光電変換層４に残存している正孔が下部電極２に移動することによる寄生感度が低減する。特に、第１層６Ａが第２層６Ｂと光電変換層４との間に位置することで、第２層６Ｂが光電変換層４への電子の移動の障壁とならないため、第１層６Ａに存在する電子が光電変換層４に移動しやすくなる。なお、第２層６Ｂが第１層６Ａと光電変換層４の間に位置する場合でも、第１層６Ａに存在する電子は、光電変換層４に移動することは可能であるため、寄生感度を抑制する効果を得ることができる。
　以上のように、本実施の形態に係る光電変換素子１０は、上述したエネルギーバンド構成を有する光電変換層４および電荷注入層５を備えることで、信号電荷である正孔に基づく信号の読み出し時に、電荷注入層５から光電変換層４に電子が注入され、光電変換層４に残存する正孔と注入された電子とが再結合する。そのため、信号の読み出し時に、光電変換層４に残存する正孔が下部電極２へ移動することが抑制され、下部電極２から正孔を読み出す方式において効果的に寄生感度を低減することが可能である。
　［光電変換素子の別の例］
　上記では、下部電極２によって捕集される信号電荷が正孔である例について説明したが、信号電荷は電子であってもよい。以下では、図５および図６を用いて、信号電荷として電子を用いる本実施の形態に係る別の光電変換素子について説明する。
　図５は、本実施の形態に係る別の光電変換素子１１０の構成を示す概略断面図である。図６は、図５に示される光電変換素子１１０における例示的なエネルギーバンド図である。以下の光電変換素子１１０の説明では、光電変換素子１０との相違点を中心に説明し、共通点の説明を省略または簡略化する。
　図５および図６に示されるように、光電変換素子１１０は、上記の光電変換素子１０と比較して、電子ブロッキング層３および電荷注入層５の代わりに正孔ブロッキング層１０３および電荷注入層１０５を備える点で相違する。具体的には、光電変換素子１１０は、支持基板１に支持されており、一対の電極である上部電極７および下部電極２と、上部電極７と下部電極２との間に位置する光電変換層４と、上部電極７と光電変換層４との間に位置する電荷注入層１０５と、下部電極２と光電変換層４との間に位置する正孔ブロッキング層１０３とを備える。なお、光電変換素子１１０は、正孔ブロッキング層１０３を備えていなくてもよい。
　電荷注入層１０５は、第１層６Ａと第２層６Ｂとを有する点で電荷注入層５と一致しているが、第１層６Ａと第２層６Ｂとの位置が電荷注入層５とは入れ替わっている。光電変換素子１１０において、第２層６Ｂは第１層６Ａと光電変換層４との間に位置する。第１層６Ａは、例えば、上部電極７に接している。第２層６Ｂは、例えば、光電変換層４に接している。
　正孔ブロッキング層１０３は、下部電極２から正孔が注入されることによる暗電流を低減するために設けられており、下部電極２からの正孔が光電変換層４に注入されることを抑制する。これにより、Ｓ／Ｎ比へ悪影響を与える雑信号を低減できる。図６に示されるように、下部電極２からの正孔が光電変換層４に注入されることを抑制するために、正孔ブロッキング層１０３の材料のイオン化ポテンシャルは、下部電極２の仕事関数および光電変換層４のドナー性有機半導体材料４Ａのイオン化ポテンシャルよりも大きい。
　また、図６に示される例では、正孔ブロッキング層１０３の電子親和力は、光電変換層４のアクセプター性有機半導体材料４Ｂの電子親和力よりも小さい。また、正孔ブロッキング層１０３のイオン化ポテンシャルは、光電変換層４のアクセプター性有機半導体材料４Ｂのイオン化ポテンシャルよりも大きい。
　正孔ブロッキング層１０３の材料には、上述のアクセプター性半導体材料として例示した半導体材料あるいは電子輸送性有機化合物を用いることができる。
　光電変換素子１０と同様に、光電変換素子１１０においても、第１層６Ａのイオン化ポテンシャルは第２層６Ｂのイオン化ポテンシャルよりも大きく、第１層６Ａの電子親和力は第２層６Ｂの電子親和力よりも大きい。また、第１層６Ａの電子親和力と第２層６Ｂのイオン化ポテンシャルとの差ΔＥ１は、アクセプター性有機半導体材料４Ｂの電子親和力とドナー性有機半導体材料４Ａのイオン化ポテンシャルとの差ΔＥ２よりも小さい。これにより、電荷注入層１０５から光電変換層４への正孔注入が生じやすくなる。
　また、電荷注入層１０５は、上部電極７から電子が注入されることによる暗電流を低減するための電子ブロッキング層として機能してもよい。これにより、Ｓ／Ｎ比へ悪影響を与える雑信号を低減できる。上部電極７からの電子が光電変換層４に注入されることを抑制するために、少なくとも第２層６Ｂの材料の電子親和力は、上部電極７の仕事関数および光電変換層４のアクセプター性有機半導体材料４Ｂの電子親和力よりも小さい。なお、図６では、第１層６Ａの電子親和力は、光電変換層４のドナー性有機半導体材料４Ａの電子親和力よりも大きいが、これに限られず、光電変換層４のドナー性有機半導体材料４Ａの電子親和力以下でもよい。
　本明細書において、信号電荷が電子である場合に、上部電極７の電位が下部電極２の電位よりも低くなるような電圧を上部電極７と下部電極２との間に印加する場合の電圧が逆方向のバイアス、いわゆる逆バイアスの電圧であるとする。また、本明細書において、信号電荷が電子である場合に、上部電極７の電位が下部電極２の電位よりも高くなるような電圧を上部電極７と下部電極２との間に印加する場合の電圧が順方向のバイアス、いわゆる順バイアスの電圧であるとする。そのため、光電変換素子１０と光電変換素子１１０とでは同じ方向のバイアス電圧でも極性が逆転する。
　光電変換素子１１０における光電変換モードでは、光が光電変換層４に入射すると、光電変換層４に電子と正孔との対が生成し、生成した電子と正孔との対のうち、信号電荷である電子が下部電極２へ移動し、信号電荷とは逆極性の電荷である正孔が上部電極７へ移動する。その後、信号読み出しモードでは、下部電極２を介して電荷蓄積ノードに蓄積された電子に基づく信号が読み出される。
　この場合、光電変換モードにおいて、電子が光電変換層４から下部電極２に移動する際、光電変換モードの時間内に下部電極２に移動できず、信号読み出しモード時に光電変換層４に残存する場合がある。そのため、光電変換モードから信号読み出しモードへの移行後に、光電変換層４に残存した電子が下部電極２に移動すると、ノイズの原因ともなる意図しない感度である寄生感度として現れる。光電変換素子１１０においては、第１層６Ａと第２層６Ｂとの界面における熱的な電子励起によって第２層６Ｂに正孔が存在しやすく、この正孔が下部電極２の方向へ移動することによって、光電変換層４に残存している電子と再結合する。その結果、信号読み出しモード時に光電変換層４に残存している電子の下部電極２への移動が抑制される。よって、光電変換層４に残存している電子による寄生感度が低減する。特に、第２層６Ｂが第１層６Ａと光電変換層４との間に位置することで、第１層６Ａが光電変換層４への正孔の移動の障壁とならないため、第２層６Ｂに存在する正孔が光電変換層４に移動しやすくなる。なお、第１層６Ａが第２層６Ｂと光電変換層４の間に位置する場合でも、第２層６Ｂに存在する正孔は、光電変換層４に移動することは可能であるため、寄生感度を抑制する効果を得ることができる。
　［撮像装置］
　次に、本実施の形態に係る光電変換素子を用いた撮像装置について図７および図８を用いて説明する。図７は、図１に示される光電変換素子１０を用いた光電変換部１０Ａを実装した撮像装置１００の回路構成の一例を示す図である。また、図８は、本実施の形態に係る撮像装置１００における画素２４のデバイス構造の一例を示す概略断面図である。図７では、光電変換部１０Ａの構成のうち、下部電極２、光電変換層４および上部電極７が代表して示されており、電子ブロッキング層３および電荷注入層５の図示は省略されている。
　図７および図８に示されるように、本実施の形態に係る撮像装置１００は、半導体基板４０と、半導体基板４０に設けられた電荷検出回路３５、半導体基板４０上に設けられた光電変換部１０Ａおよび電荷検出回路３５と光電変換部１０Ａとに電気的に接続された電荷蓄積ノード３４をそれぞれが含む複数の画素２４とを備える。複数の画素２４の光電変換部１０Ａは、上記光電変換素子１０で構成される。つまり、複数の画素２４それぞれは、上部電極７と、下部電極２と、光電変換層４と、電荷注入層５と、電子ブロッキング層３とを備える光電変換部１０Ａを備える。本実施の形態において、電荷蓄積ノード３４は、電荷蓄積領域の一例である。以下では、光電変換部１０Ａが、光電変換素子１０と同じ構成を有し、信号電荷が正孔である場合について説明する。なお、光電変換部１０Ａが、光電変換素子１１０と同じ構成を有し、信号電荷が電子であってもよい。
　電荷蓄積ノード３４は、光電変換部１０Ａで生成した信号電荷を蓄積し、電荷検出回路３５は、電荷蓄積ノード３４に蓄積された信号電荷を検出する。なお、半導体基板４０に設けられた電荷検出回路３５は、半導体基板４０上に設けられていてもよく、半導体基板４０中に直接設けられたものであってもよい。
　図７に示されるように、撮像装置１００は、複数の画素２４と周辺回路とを備えている。撮像装置１００は、１チップの集積回路で実現されるイメージセンサであり、２次元に配列された複数の画素２４を含む画素アレイＰＡを有する。撮像装置１００は、例えば、複数の画素２４の全ての露光期間が統一されるグローバルシャッタ方式で動作する撮像装置である。つまり、撮像装置１００は、グローバルシャッタ機能を有する。露光期間の詳細については後述する。
　複数の画素２４は、半導体基板４０上に２次元、すなわち行方向および列方向に配列されて、画素領域である感光領域を形成している。図７では、画素２４は、２行２列のマトリクス状に配列される例を示している。なお、図７では、図示の便宜上、画素２４の感度を個別に設定するための回路（例えば、画素電極制御回路）の図示を省略している。また、撮像装置１００は、ラインセンサであってもよい。その場合、複数の画素２４は、１次元に配列されていてもよい、なお、本明細書において、行方向とは、行に沿って延びる方向であり、列方向とは、列に沿って延びる方向である。本明細書において、横方向が行方向であり、縦方向が列方向である。
　図７および図８に示されるように、各画素２４は、光電変換部１０Ａと、電荷検出回路３５とに電気的に接続された電荷蓄積ノード３４とを備える。電荷検出回路３５は、増幅トランジスタ２１と、リセットトランジスタ２２と、アドレストランジスタ２３とを含む。
　光電変換部１０Ａは、画素電極として設けられた下部電極２および対向電極として設けられた上部電極７を備える。上部電極７には、対向電極信号線２６を介して所定のバイアス電圧を印加するための電圧が供給される。
　下部電極２は、増幅トランジスタ２１のゲート電極２１Ｇに接続され、下部電極２によって集められた信号電荷は、下部電極２と増幅トランジスタ２１のゲート電極２１Ｇとの間に位置する電荷蓄積ノード３４に蓄積される。電荷蓄積ノード３４は、下部電極２と電気的に接続され、光電変換層４で生成した信号電荷である正孔を蓄積する。
　電荷蓄積ノード３４に蓄積された信号電荷の量に応じた電圧は増幅トランジスタ２１のゲート電極２１Ｇに印加される。増幅トランジスタ２１は、この電圧を増幅し、信号電圧として、アドレストランジスタ２３によって、選択的に読み出される。リセットトランジスタ２２は、そのソース／ドレイン電極が、電荷蓄積ノード３４を介して下部電極２に接続されており、電荷蓄積ノード３４に蓄積された信号電荷をリセットする。換言すると、リセットトランジスタ２２は、増幅トランジスタ２１のゲート電極２１Ｇおよび下部電極２の電位をリセットする。
　複数の画素２４において上述した動作を選択的に行うために、撮像装置１００は、電源配線３１と、垂直信号線２７と、アドレス信号線３６と、リセット信号線３７とを有し、これらの線が各画素２４にそれぞれ接続されている。具体的には、電源配線３１は、増幅トランジスタ２１のソース／ドレイン電極に接続され、垂直信号線２７は、アドレストランジスタ２３のソース／ドレイン電極に接続される。アドレス信号線３６はアドレストランジスタ２３のゲート電極２３Ｇに接続される。またリセット信号線３７は、リセットトランジスタ２２のゲート電極２２Ｇに接続される。
　周辺回路は、電圧供給回路１９と、垂直走査回路２５と、水平信号読出し回路２０と、複数のカラム信号処理回路２９と、複数の負荷回路２８と、複数の差動増幅器３２とを含む。
　電圧供給回路１９は、対向電極信号線２６を介して上部電極７と電気的に接続されている。電圧供給回路１９は、上部電極７に電圧を供給することで、上部電極７と下部電極２との間に電位差を与える。電圧供給回路１９は、例えば、上部電極７に対して、後述する露光期間等の第１期間において第１電圧を供給し、第１期間とは異なる非露光期間等の第２期間において第１電圧とは異なる第２電圧を供給する。
　垂直走査回路２５は、アドレス信号線３６およびリセット信号線３７に接続されており、各行に配置された複数の画素２４を行単位で選択し、信号電圧の読み出しおよび下部電極２の電位のリセットを行う。ソースフォロア電源である電源配線３１は、各画素２４に所定の電源電圧を供給する。水平信号読出し回路２０は、複数のカラム信号処理回路２９に電気的に接続されている。カラム信号処理回路２９は、各列に対応した垂直信号線２７を介して、各列に配置された画素２４に電気的に接続されている。負荷回路２８は各垂直信号線２７に電気的に接続されている。負荷回路２８と増幅トランジスタ２１は、ソースフォロア回路を形成する。
　複数の差動増幅器３２は、各列に対応して設けられている。差動増幅器３２の負側の入力端子は、対応した垂直信号線２７に接続されている。また差動増幅器３２の出力端子は、各列に対応したフィードバック線３３を介して画素２４に接続されている。
　垂直走査回路２５は、アドレス信号線３６によって、アドレストランジスタ２３のオンおよびオフを制御する行選択信号をアドレストランジスタ２３のゲート電極２３Ｇに印加する。これより、読み出し対象の行が走査され、選択される。選択された行の画素２４から垂直信号線２７に信号電圧が読み出される。また、垂直走査回路２５は、リセット信号線３７を介して、リセットトランジスタ２２のオンおよびオフを制御するリセット信号をリセットトランジスタ２２のゲート電極２２Ｇに印加する。これにより、リセット動作の対象となる画素２４の行が選択される。垂直信号線２７は、垂直走査回路２５によって選択された画素２４から読み出された信号電圧をカラム信号処理回路２９へ伝達する。
　カラム信号処理回路２９は、相関二重サンプリングに代表される雑音抑制信号処理およびアナログ－デジタル変換（ＡＤ変換）などを行う。
　水平信号読出し回路２０は、複数のカラム信号処理回路２９から水平共通信号線に信号を順次読み出す。
　差動増幅器３２は、フィードバック線３３を介してリセットトランジスタ２２のドレイン電極に接続されている。したがって、差動増幅器３２は、アドレストランジスタ２３の出力値を負端子に受ける。増幅トランジスタ２１のゲート電位が所定のフィードバック電圧となるように、差動増幅器３２はフィードバック動作を行う。このとき、差動増幅器３２の出力電圧値は、０Ｖまたは０Ｖ近傍の正電圧である。フィードバック電圧とは、差動増幅器３２の出力電圧を意味する。
　図８に示されるように、画素２４は、半導体基板４０と、電荷検出回路３５と、光電変換部１０Ａと電荷蓄積ノード３４（図７参照）とを含む。
　半導体基板４０は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板等であってもよく、例えば、ｐ型シリコン基板である。半導体基板４０は、不純物領域２１Ｄ、２１Ｓ、２２Ｄ、２２Ｓおよび２３Ｓと、画素２４間の電気的分離のための素子分離領域４１とを有する。不純物領域２１Ｄ、２１Ｓ、２２Ｄ、２２Ｓおよび２３Ｓは、例えば、ｎ型領域である。ここでは、素子分離領域４１は、不純物領域２１Ｄと不純物領域２２Ｄとの間に設けられている。これにより、電荷蓄積ノード３４で蓄積される信号電荷のリークが抑制される。なお、素子分離領域４１は、例えば、所定の注入条件下でアクセプターのイオン注入を行うことによって形成される。
　不純物領域２１Ｄ、２１Ｓ、２２Ｄ、２２Ｓおよび２３Ｓは、例えば、半導体基板４０内に形成された拡散領域である。図８に示されるように、増幅トランジスタ２１は、不純物領域２１Ｓおよび不純物領域２１Ｄとゲート電極２１Ｇとを含む。不純物領域２１Ｓおよび不純物領域２１Ｄは、それぞれ増幅トランジスタ２１の例えばソース領域およびドレイン領域として機能する。不純物領域２１Ｓおよび不純物領域２１Ｄの間に、増幅トランジスタ２１のチャネル領域が形成される。
　同様に、アドレストランジスタ２３は、不純物領域２３Ｓおよび不純物領域２１Ｓと、アドレス信号線３６に接続されたゲート電極２３Ｇとを含む。この例では、増幅トランジスタ２１およびアドレストランジスタ２３は、不純物領域２１Ｓを共有することによって互いに電気的に接続されている。不純物領域２３Ｓは、アドレストランジスタ２３の例えばソース領域として機能する。不純物領域２３Ｓは図７に示される垂直信号線２７との接続を有する。
　リセットトランジスタ２２は、不純物領域２２Ｄおよび２２Ｓと、リセット信号線３７に接続されたゲート電極２２Ｇとを含む。不純物領域２２Ｓは、リセットトランジスタ２２の例えばソース領域として機能する。不純物領域２２Ｓは、図７に示されるリセット信号線３７との接続を有する。
　半導体基板４０には、増幅トランジスタ２１、アドレストランジスタ２３およびリセットトランジスタ２２を覆うように層間絶縁層５０が積層されている。なお、図８において、見やすさのため、層間絶縁層５０には、断面を示すハッチングの図示が省略されている。
　また、層間絶縁層５０中には、配線層（不図示）が配置され得る。配線層は、例えば、銅などの金属から形成され、例えば、上述の垂直信号線２７などの配線をその一部に含み得る。層間絶縁層５０中の絶縁層の数および層間絶縁層５０中に配置される配線層に含まれる層の数は、任意に設定可能である。
　層間絶縁層５０中には、増幅トランジスタ２１のゲート電極２１Ｇと接続されたコンタクトプラグ５３、リセットトランジスタ２２の不純物領域２２Ｄと接続されたコンタクトプラグ５４、下部電極２と接続されたコンタクトプラグ５１、およびコンタクトプラグ５１とコンタクトプラグ５４とコンタクトプラグ５３とを接続する配線５２が配置される。これにより、リセットトランジスタ２２の不純物領域２２Ｄが増幅トランジスタ２１のゲート電極２１Ｇと電気的に接続されている。図８に例示される構成において、コンタクトプラグ５１、５３および５４、配線５２、増幅トランジスタ２１のゲート電極２１Ｇ、ならびに、リセットトランジスタ２２の不純物領域２２Ｄは、電荷蓄積ノード３４の少なくとも１部を構成する。
　電荷検出回路３５は、下部電極２によって捕捉された信号電荷を検出し、信号電圧を出力する。電荷検出回路３５は、増幅トランジスタ２１と、リセットトランジスタ２２と、アドレストランジスタ２３とを含み、半導体基板４０に形成されている。
　増幅トランジスタ２１は、半導体基板４０内に形成され、それぞれドレイン電極およびソース電極として機能する不純物領域２１Ｄおよび不純物領域２１Ｓと、半導体基板４０上に形成されたゲート絶縁層２１Ｘと、ゲート絶縁層２１Ｘ上に形成されたゲート電極２１Ｇとを含む。
　リセットトランジスタ２２は、半導体基板４０内に形成され、それぞれドレイン電極およびソース電極として機能する不純物領域２２Ｄおよび不純物領域２２Ｓと、半導体基板４０上に形成されたゲート絶縁層２２Ｘと、ゲート絶縁層２２Ｘ上に形成されたゲート電極２２Ｇとを含む。
　アドレストランジスタ２３は、半導体基板４０内に形成され、それぞれドレイン電極およびソース電極として機能する不純物領域２１Ｓおよび２３Ｓと、半導体基板４０上に形成されたゲート絶縁層２３Ｘと、ゲート絶縁層２３Ｘ上に形成されたゲート電極２３Ｇとを含む。不純物領域２１Ｓは、増幅トランジスタ２１とアドレストランジスタ２３とに直列に接続される。
　層間絶縁層５０上には、上述の光電変換部１０Ａが配置される。換言すれば、本実施の形態では、画素アレイＰＡを構成する複数の画素２４が、半導体基板４０上に形成されている。そして、半導体基板４０上に２次元に配置された複数の画素２４は、感光領域を形成する。接続する２つの画素２４間の距離（すなわち、画素ピッチ）は、例えば２μｍ程度であってもよい。
　光電変換部１０Ａの上方には、カラーフィルタ６０、その上方にマイクロレンズ６１が形成されている。カラーフィルタ６０は、例えば、パターニングによるオンチップカラーフィルタとして形成され、染料または顔料が分散された感光性樹脂等が用いられる。マイクロレンズ６１は、例えば、オンチップマイクロレンズとして形成され、紫外線感光材料等が用いられる。
　撮像装置１００の製造には、一般的な半導体製造プロセスを用いることができる。特に、半導体基板４０としてシリコン基板を用いる場合には、種々のシリコン半導体プロセスを利用することによって製造することができる。
　［撮像装置の動作］
　次に、図９および図１０を参照しながら撮像装置１００の動作を説明する。ここでは、上述のように信号電荷として正孔が用いられている場合の撮像装置１００の動作について説明する。
　図９は、画素２４の模式的な回路構成の一部を示す図である。ここでは説明を簡易にするため、電荷蓄積ノード３４の一端は接地されており、電位はゼロである場合を示している。この状態は、例えば図７に示されるフィードバック線３３が０Ｖに設定されている場合に相当する。この状態では、電荷蓄積ノード３４の電圧をＶｃとすると、Ｖｃはゼロである。
　図７に示される電圧供給回路１９は、対向電極信号線２６を介して第１期間の一例である露光期間と第２期間の一例である非露光期間との間で互いに異なる電圧を上部電極７に供給する。本明細書において、「露光期間」とは、光電変換により生成される電子および正孔の一方を信号電荷として電荷蓄積ノード３４に蓄積するための期間を意味する。すなわち、「露光期間」を「電荷蓄積期間」と呼んでもよい。また、本明細書では、撮像装置１００の動作中であって露光期間以外の期間を「非露光期間」と呼ぶ。「非露光期間」は、光電変換部１０Ａへの光の入射が遮断されている期間であってもよいし、光電変換部１０Ａに光が照射されているが、電荷蓄積ノード３４に電荷が、実質的に蓄積されない期間であってもよい。
　例えば、撮像装置１００の駆動において、光電変換部１０Ａには、第１電圧範囲または第２電圧範囲のバイアス電圧が印加される。
　第１電圧範囲は、下部電極２と上部電極７との間に印加されるバイアス電圧、および、光電変換層４への入射光量に対する、光電変換層４の電流変化の依存性が、第２電圧範囲よりも小さい電圧範囲である。つまり、第１電圧範囲では、光電変換層４への光入射がある場合に流れる電流値と、光入射がない場合に流れる電流値との差が小さいとみなすことができる。第１電圧範囲では、光電変換層４への光の入射により正孔と電子との対が生成しても、下部電極２と上部電極７との間に印加される電圧の絶対値が大きくないため、正孔と電子とが分離する前にこれらの再結合が生じやすい。第１電圧範囲は、例えば、順バイアスの電圧範囲を含む。
　第２電圧範囲は、逆バイアスの電圧範囲であって、光電変換層４への入射光量、および、下部電極２と上部電極７との間に印加されるバイアス電圧の増大に従って電流値が増大する電圧範囲である。
　初期状態において、光電変換部１０Ａの下部電極２と上部電極７との電位差、つまり光電変換層４、電子ブロッキング層３および電荷注入層５に印加されるバイアス電圧が、第１電圧範囲内の値となるように設定する。例えば、電圧供給回路１９は、対向電極信号線２６を用いて上部電極７に下部電極２の電圧と等しい電圧を供給する。ここでは、上部電極７に供給する電圧をＶ２とすると、Ｖ２は、基準電圧Ｖｒｅｆであるとする。この場合、光電変換部１０Ａに印加されるバイアス電圧をＶｏとすると、Ｖｏ＝Ｖ２－ＶｃであるからＶｏ＝０である。
　次に、露光期間の動作について説明する。露光期間開始時に、電圧供給回路１９は、光電変換部１０Ａに、第２電圧範囲内の値のバイアス電圧、つまり逆バイアスの電圧が印加されるように、対向電極信号線２６を用いて、上部電極７に電圧Ｖ２を供給する。つまり、露光期間において、電圧供給回路１９は、上部電極７に対し、光電変換層４に光電変換の感度が生じる電圧Ｖ２を供給する。露光期間において電圧供給回路１９が供給する電圧Ｖ２は、第１電圧の一例である。例えば、光電変換層４が有機半導体材料によって構成される場合、電圧Ｖ２は、数Ｖから１０Ｖ程度の電圧である。これにより、各画素２４の電荷蓄積ノード３４に、信号電荷として、光電変換層４への入射光量に応じた量の正孔が蓄積される。
　次に、非露光期間の動作について説明する。露光期間の終了後、電圧供給回路１９は、光電変換部１０Ａに、第１電圧範囲の電圧が印加されるように、対向電極信号線２６を用いて、上部電極７に電圧Ｖ２を供給する。つまり、非露光期間において、電圧供給回路１９は、上部電極７に対し、光電変換層４の電子と正孔とを再結合させる電圧Ｖ２を供給する。非露光期間において電圧供給回路１９が供給する電圧Ｖ２は、第２電圧の一例である。例えば、上部電極７に供給する電圧Ｖ２を基準電圧Ｖｒｅｆに設定する。各画素２４の電荷蓄積ノード３４には、露光期間に光電変換層４に入射した光量に応じた正孔が蓄積されており、Ｖｃの値は画素２４によって異なる。Ｖｏ＝Ｖ２－Ｖｃであるため、露光されずにＶｃが変化していない画素２４では、Ｖｏもゼロになる。しかし、Ｖｃが変化した画素２４では、Ｖｏはゼロとはならず、順バイアスの電圧となる。
　上部電極７に、第１電圧範囲の電圧Ｖ２が供給されている状態では、画素２４に光が入射しても、正孔は電荷蓄積ノード３４へ移動しにくい。つまり、電圧供給回路１９は、露光期間と非露光期間とにおける、複数の画素２４、具体的には光電変換部１０Ａの光電変換効率が異なるように上部電極７に対して電圧を供給している。また、上部電極７に、第１電圧範囲の電圧Ｖ２が供給されている状態では、電荷蓄積ノード３４に蓄積されている正孔が下部電極２へ排出されたり、下部電極２を介して電圧供給回路１９から供給される電荷が電荷蓄積ノード３４へ流入したりしにくい。
　従って、各画素２４の電荷蓄積ノード３４に蓄積された正孔は、光電変換層４への入射光量に応じた量を維持して保持される。つまり、各画素２４の電荷蓄積ノード３４に蓄積された正孔は、光電変換層４に再び光が入射されても、電荷蓄積ノード３４の正孔をリセットしない限り保持することができる。このため、非露光期間において、行ごとに順次読み出し動作が行われる場合でも、その読み出し動作の間に電荷蓄積ノード３４への新たな正孔の蓄積が起こりにくい。よって、例えば、転送トランジスタと追加の蓄積容量を備えることなく、画素２４のような簡易な画素回路でグローバルシャッタ機能を実現することができる。そのため、例えば、ローリングシャッタのようにローリング歪みが発生しない。画素回路が簡易であるため、撮像装置１００では画素２４の微細化を有利に行うことができる。また、撮像装置１００では、露光期間中に光電変換層４で生成した正孔が、非露光期間において残存している場合でも、電荷注入層５が存在しているため、残存した正孔と電子との再結合が促され、寄生感度の発生も抑制できる。
　図１０は、光電変換部１０Ａの上部電極７に供給する電圧Ｖ２と撮像装置１００の画素アレイＰＡの各行における動作のタイミングの例とを示すタイミングチャートである。図１０は、分かりやすさのため、電圧Ｖ２の変化、ならびに、Ｒ０からＲ７で示される画素アレイＰＡにおける各行の露光および信号読み出しのタイミングのみを示している。撮像装置１００において、非露光期間Ｎでは、電圧供給回路１９は、上部電極７に、バイアス電圧Ｖｏが第１電圧範囲内に収まる電圧Ｖ２として電圧Ｖｂを供給し、露光期間Ｅでは、バイアス電圧Ｖｏが第２電圧範囲内に収まる電圧Ｖ２として電圧Ｖａを供給する。
　図１０に示されるように、非露光期間Ｎにおいて、Ｒ０からＲ７の各行の画素２４の信号読み出しＲが順次行われる。上記のように、非露光期間Ｎにおいては、バイアス電圧Ｖｏが第２電圧範囲であるため、読み出し動作の間に電荷蓄積ノード３４への新たな正孔の蓄積が起こりにくく、さらに、電荷注入層５が存在しているため、残存した正孔と電子との再結合が促され、寄生感度の発生も抑制できる。また、露光期間Ｅの開始および終了のタイミングは、Ｒ０からＲ７のすべての行の画素２４において一致している。つまり、撮像装置１００は、各行の画素２４の信号の読み出しを順次行いつつ、全ての画素アレイＰＡの行が一括で露光されるグローバルシャッタ機能を実現している。
　以上の様に、本実施の形態によれば、寄生感度を低減することができる撮像装置１００を提供することができる。
　なお、撮像装置１００の動作は、上記の例には限らず、例えば、光電変換の感度を調整する電子ＮＤ（Ｎｅｕｔｒａｌ　Ｄｅｎｓｉｔｙ）フィルタ機能を実現する動作を行ってもよい。
　例えば、図１０における露光期間Ｅにおいて、電圧供給回路１９は、電圧Ｖ２として、電圧Ｖａの代わりに、バイアス電圧とその電圧における電流値（つまり、光電変換層４で生成した正孔が取り出される量）の関係から、あらかじめ定めた感度の低下倍率であるＮＤ値に相当する電圧を上部電極７に供給することで、撮像装置１００の電子ＮＤフィルタ機能を実現できる。
　また、図１１は、撮像装置１００における、パルスデューティ制御方式により光電変換の感度を調整する動作の例を示すタイミングチャートである。図１１に示されるように、電圧供給回路１９は、例えば、露光期間Ｅにおいて、上述の電圧Ｖａと電圧Ｖｂとを繰り返すパルス状の電圧を供給する。このように、電圧供給回路１９が第１電圧の一例である電圧Ｖａを供給する第１期間および第２電圧の一例である電圧Ｖｂを供給する第２期間は、同一フレーム内の露光期間Ｅに含まれていてもよい。この場合、電圧Ｖａと電圧Ｖｂとを繰り返すパルス状の電圧のデューティ比を、あらかじめ定めたＮＤ値に相当するデューティ比にして、電圧供給回路１９が上部電極７に電圧を供給する。これによっても、撮像装置１００の電子ＮＤフィルタ機能を実現できる。この際、露光期間Ｅにおいて電圧Ｖｂが上部電極７に印加されている第２期間においては、上記の非露光期間Ｎと同様に寄生感度が低減され、設定されたＮＤ値を正確に実現しやすくなる。
　このように、撮像装置１００が電子ＮＤフィルタ機能を有する場合であっても、上述のように撮像装置１００の寄生感度が低減されるため、撮像装置１００は、ノイズの少ない撮像を実現できる。
　以下、実施例にて本開示に係る光電変換素子を具体的に説明するが、本開示は以下の実施例のみに何ら限定されるものではない。詳細には、本開示の実施の形態に係る光電変換素子および特性比較のための光電変換素子を作製し、寄生感度の評価を行った。
　（光電変換素子の作製）
　実施例および比較例における光電変換素子を作製した。
　［実施例］
　支持基板として、ＩＴＯ膜が成膜されたガラス基板を用いた。ＩＴＯ膜を下部電極２とし、下部電極２上に、電子ブロッキング層３の材料として９，９′－［１，１′－Ｂｉｐｈｅｎｙｌ］－４，４′－ｄｉｙｌｂｉｓ［３，６－ｂｉｓ（１，１－ｄｉｍｅｔｈｙｌｅｔｈｙｌ）］－９Ｈ－ｃａｒｂａｚｏｌｅ（ｔＢｕ－ＣＢＰ）を真空蒸着法にて成膜することで、電子ブロッキング層３を形成した。
　次に、電子ブロッキング層３上に、光電変換層４の材料として、ドナー性有機半導体材料であるサブフタロシアニンと、アクセプター性有機半導体材料であるＣ６０フラーレンとを、重量比１：３になるように真空蒸着法により共蒸着することで、光電変換層４を形成した。なお、このときに得られた光電変換層４の膜厚は、およそ４００ｎｍであった。また、サブフタロシアニンとして、中心金属としてホウ素（Ｂ）を有し、Ｂに塩化物イオンが配位子として配位したホウ素サブフタロシアニンクロリド（ＳｕｂＰｃ）を用いた。
　次に、光電変換層４上に、真空蒸着法により、金属製シャドウマスクを介して、電荷注入層５の第１層６Ａの材料として、Ｃ６０フラーレンを１０ｎｍの膜厚で成膜した。さらに、第１層６Ａ上に、電荷注入層５の第２層６Ｂの材料として、ＳｕｂＰｃを１０ｎｍの膜厚で成膜した。
　次に、電荷注入層５の第２層６Ｂ上に、上部電極７としてＩＴＯ膜を、スパッタリング法により３０ｎｍの膜厚で形成した後、さらに封止膜としてＡｌ２Ｏ３膜を原子層堆積法により上部電極７上に形成することで、実施例における光電変換素子を得た。
　［比較例］
　第１層６Ａを形成しなかった以外は、実施例と同様の方法で光電変換素子を作製し、比較例に係る光電変換素子を得た。
　（材料のイオン化ポテンシャルおよび電子親和力の測定）
　実施例および比較例で用いた各材料について、イオン化ポテンシャルおよび電子親和力を測定した。
　イオン化ポテンシャルの測定では、まず、ＩＴＯ膜が成膜されたガラス基板上に、実施例および比較例で用いた各材料を成膜した試料を準備した。次に、準備した試料について、大気中光電子分光装置（ＡＣ－３、理研計器製）を用いて、紫外線照射のエネルギーを変化させたときの光電子数を測定し、光電子が検出され始めるエネルギー位置をイオン化ポテンシャルとした。
　電子親和力の測定では、まず、石英基板上に、実施例および比較例で用いた各材料を成膜した試料を準備した。次に、準備した試料について、分光光度計（Ｕ４１００、日立ハイテクノロジー製）を用いて、吸収スペクトルを測定し、得られた吸収スペクトルの吸収端の結果から、光学バンドギャップを算出した。上記イオン化ポテンシャルの測定で得られたイオン化ポテンシャルと算出した光学バンドギャップとの引き算によって電子親和力を見積もった。
　実施例および比較例で用いた各材料のイオン化ポテンシャルおよび電子親和力を表１に示す。
　表１に示されるように、実施例における光電変換素子において、電荷注入層５の第１層６Ａを構成するＣ６０フラーレンの電子親和力は４．２ｅＶであり、電荷注入層５の第２層６Ｂを構成するＳｕｂＰｃのイオン化ポテンシャルは５．５ｅＶであり、両者の差は１．３ｅＶである。
　一方、光電変換層４も電荷注入層５同様にＳｕｂＰｃおよびＣ６０フラーレンを含むが、バルクヘテロ構造の混合膜における各材料は、単一材料膜に比べ、安定化の影響を受けにくいため、各材料のイオン化ポテンシャルと電子親和力との差は単一材料膜の場合に比べて、大きくなる。このため、光電変換層４におけるアクセプター性有機半導体材料であるＣ６０フラーレンの電子親和力とドナー性有機半導体材料であるＳｕｂＰｃのイオン化ポテンシャルとの差は、電荷注入層５の場合よりも大きくなる。つまり、光電変換層４におけるアクセプター性有機半導体材料であるＣ６０フラーレンの電子親和力とドナー性有機半導体材料であるＳｕｂＰｃのイオン化ポテンシャルとの差は、１．３ｅＶより大きくなる。
　そのため、実施例における光電変換素子において、第１層６Ａの電子親和力と第２層６Ｂのイオン化ポテンシャルとの差は、光電変換層４におけるアクセプター性有機半導体材料の電子親和力とドナー性有機半導体材料のイオン化ポテンシャルとの差よりも小さい。
　また、第１層６Ａを構成するＣ６０フラーレンのイオン化ポテンシャルは第２層６Ｂを構成するＳｕｂＰｃのイオン化ポテンシャルよりも大きい。また、第１層６Ａを構成するＣ６０フラーレンの電子親和力は第２層６Ｂを構成するＳｕｂＰｃの電子親和力よりも大きい。
　なお、実施例における光電変換素子では、電荷注入層５における第１層６Ａおよび第２層６Ｂの材料と光電変換層４に含まれるドナー性有機半導体材料とアクセプター性有機半導体材料とは同一であったが、上記のエネルギーの大小関係となる材料であれば異なっていてもよい。
　（寄生感度の評価）
　実施例および比較例における光電変換素子について、寄生感度を評価するため、明時（１０００ｌｘ照射下）および暗時における電流密度を測定した。電流密度の測定には、半導体デバイス・パラメータ・アナライザ（Ｂ１５００Ａ、キーサイトテクノロジー社製）を用いた。具体的には、光電変換素子の一対の電極間、つまり、上部電極７と下部電極２との間に印加するバイアス電圧を変化させて、明時および暗時の電流－電圧特性を測定した。
　なお、バイアス電圧における逆バイアスおよび順バイアスは、下部電極２に負の電圧、または上部電極７に正の電圧を印加することを逆バイアスとし、下部電極２に正の電圧、または上部電極７に負の電圧を印加することを順バイアスとする。
　図１２に、実施例における光電変換素子にバイアス電圧を印加した際の電流密度－電圧特性を示す。一方、比較例における光電変換素子にバイアス電圧を印加した際の電流密度－電圧特性を図１３に示す。図１２および図１３において、縦軸は、対数で、明時における電流密度と暗時における電流密度との差を示している。また、図１２および図１３において、横軸は、通常軸での電圧を示している。この横軸における電圧において、逆バイアスの電圧が正の電圧であり、順バイアスでの電圧が負の電圧である。
　図１３に示されるように、比較例における光電変換素子では、０Ｖ近辺の極わずかなバイアス電圧以外は暗時と明時との電流密度に差があるため、非露光期間にどのような電圧を設定しても寄生感度が大きくなっていると言え、非露光期間に適用可能な電圧がほとんど存在しない。
　それに対し、図１２に示されるように、実施例における光電変換素子では、０Ｖ以下の広いバイアス電圧の範囲において明時と暗時との電流密度に差がほとんどなく、バイアス電圧がこの電圧範囲になるように非露光期間における電圧を設定することで、寄生感度を低減することが可能となる。
　以上のように、本開示に係る光電変換素子において、実施例における光電変換素子の様に、第１層６Ａのイオン化ポテンシャルは第２層６Ｂのイオン化ポテンシャルよりも大きく、第１層６Ａの電子親和力が第２層６Ｂの電子親和力よりも大きく、第１層６Ａの電子親和力と第２層６Ｂのイオン化ポテンシャルとの差が、アクセプター性有機半導体材料の電子親和力とドナー性有機半導体材料のイオン化ポテンシャルとの差よりも小さいことで、明時と暗時との電流密度差が小さくなり、寄生感度を低減する効果が得られることを確認した。
　以上、本開示に係る光電変換素子および撮像装置について、実施の形態および実施例に基づいて説明したが、本開示は、これらの実施の形態および実施例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および実施例に施したもの、ならびに、実施の形態および実施例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
　本開示に係る光電変換素子は、撮像装置、光センサ、光検出器などに適用できる。また、本開示に係る撮像装置は、医療用カメラ、監視用カメラ、車載用カメラ、測距カメラ、顕微鏡カメラ、ドローン用カメラ、ロボット用カメラなど、様々なカメラシステムおよびセンサシステムに適用できる。
１　支持基板
２　下部電極
３　電子ブロッキング層
４　光電変換層
４Ａ　ドナー性有機半導体材料
４Ｂ　アクセプター性有機半導体材料
５、１０５　電荷注入層
６Ａ　第１層
６Ｂ　第２層
７　上部電極
１０、１１０　光電変換素子
１０Ａ　光電変換部
１９　電圧供給回路
２０　水平信号読出し回路
２１　増幅トランジスタ
２２　リセットトランジスタ
２３　アドレストランジスタ
２１Ｄ、２１Ｓ、２２Ｄ、２２Ｓ、２３Ｓ　不純物領域
２１Ｇ、２２Ｇ、２３Ｇ　ゲート電極
２１Ｘ、２２Ｘ、２３Ｘ　ゲート絶縁層
２４　画素
２５　垂直走査回路
２６　対向電極信号線
２７　垂直信号線
２８　負荷回路
２９　カラム信号処理回路
３１　電源配線
３２　差動増幅器
３３　フィードバック線
３４　電荷蓄積ノード
３５　電荷検出回路
３６　アドレス信号線
３７　リセット信号線
４０　半導体基板
４１　素子分離領域
５０　層間絶縁層
５１、５３、５４　コンタクトプラグ
５２　配線
６０　カラーフィルタ
６１　マイクロレンズ
１００　撮像装置
１０３　正孔ブロッキング層

Claims (12)

  1. 　ドナー性半導体材料およびアクセプター性半導体材料を含み、光を信号電荷に変換する光電変換層と、
    　前記信号電荷を捕集する第１電極と、
    　前記光電変換層を挟んで前記第１電極に対向する第２電極と、
    　前記第２電極と前記光電変換層との間に位置する電荷注入層と、を備え、
    　前記電荷注入層は、第１層と、前記第１層に積層される第２層と、を含み、
    　前記第１層のイオン化ポテンシャルは前記第２層のイオン化ポテンシャルよりも大きく、
    　前記第１層の電子親和力は前記第２層の電子親和力よりも大きく、
    　前記第１層の電子親和力と前記第２層のイオン化ポテンシャルとの差は、前記アクセプター性半導体材料の電子親和力と前記ドナー性半導体材料のイオン化ポテンシャルとの差よりも小さい、
    　光電変換素子。
  2. 　前記信号電荷は正孔である、
    　請求項１に記載の光電変換素子。
  3. 　前記第１層は、前記第２層と前記光電変換層との間に位置する、
    　請求項２に記載の光電変換素子。
  4. 　前記第１電極と前記光電変換層との間に位置する電子ブロッキング層をさらに備える、
    　請求項２に記載の光電変換素子。
  5. 　前記信号電荷は電子である、
    　請求項１記載の光電変換素子。
  6. 　前記第２層は、前記第１層と前記光電変換層との間に位置する、
    　請求項５に記載の光電変換素子。
  7. 　前記第１電極と前記光電変換層との間に位置する正孔ブロッキング層をさらに備える、
    　請求項５に記載の光電変換素子。
  8. 　前記第１層は、前記アクセプター性半導体材料と同一の材料を含む、
    　請求項１に記載の光電変換素子。
  9. 　前記第２層は、前記ドナー性半導体材料と同一の材料を含む、
    　請求項１に記載の光電変換素子。
  10. 　前記光電変換層は、前記ドナー性半導体材料および前記アクセプター性半導体材料を含む混合膜であり、
    　前記第１層は、前記アクセプター性半導体材料と同一の材料を含み、
    　前記第２層は、前記ドナー性半導体材料と同一の材料を含む、
    　請求項１に記載の光電変換素子。
  11. 　請求項１から１０のいずれか１項に記載の光電変換素子と、
    　前記第１電極と電気的に接続され、前記信号電荷を蓄積する電荷蓄積領域と、を備える、
    　撮像装置。
  12. 　前記第２電極と電気的に接続され、前記第１電極と前記第２電極との間に電位差を与える電圧供給回路をさらに備え、
    　前記電圧供給回路は、前記第２電極に対し、第１期間において第１電圧を供給し、前記第１期間と異なる第２期間において前記第１電圧とは異なる第２電圧を供給する、
    　請求項１１に記載の撮像装置。
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