WO2024139618A1 - 一种系统集成3dfo结构 - Google Patents

Abstract

本申请提供一种系统集成3DFO结构，系统集成芯片为一种系统堆叠3D封装结构，整合不同世代的系统芯片或晶圆于一个封装芯片，极大提高功能密度，优化晶片尺寸；系统集成芯片通过第一金属垫与第二金属垫键合，减少电连接的通过路径，降低封装结构中的寄生电容，提高信号传输效率；将系统集成芯片用于系统集成3DFO结构，使相同尺寸封装结构实现更多功能系统协同工作，无需分别制备多个封装结构，节约生产制程成本，提高芯片性能，提升经济效益，具有整合性强、灵活性高、广泛的相容性；混合键合能够增加单位面积内金属垫的数量，提高数据吞吐量，提高集成度；第一、二金属垫尺寸不相同，克服芯片贴装精度问题，提高生产效率。

Description

一种系统集成3DFO结构 技术领域

本申请涉及半导体封装领域，特别是涉及一种系统集成3DFO结构。

背景技术

随着科技的进步，由于终端使用者希望他们使用的设备更小、更快、更节能、性能更高，电子终端产品的小型化和多功能化成为产业发展的大趋势，如何将多个不同种类的高密度芯片集成封装在一起构成一个功能强大且体积功耗小的系统或者子系统，成为半导体芯片先进封装领域的一大挑战。

系统级封装技术作为新兴异质集成技术，成为越来越多芯片的封装形式，它将多种功能芯片和元器件集成在一个封装体内，从而实现一个基本完整的功能，具有开发周期短，功能更多，功耗更低，性能更优良，体积更小等优点。随着对封装组件及功能越来越高的要求，本申请提供一种超高集成系统级封装，能够将不同世代SOC整合在一个封装结构内，实现多功能系统协同工作，提升功能密度，具有相容性高、集成度高、灵活性高等优势。

申请内容

鉴于以上所述现有技术的缺点，本申请的目的在于提供一种系统集成3DFO结构，用于解决现有技术中功能有限、集成度低、不同世代芯片难以相容等问题。

为实现上述目的及其他相关目的，本申请提供一种系统集成3DFO结构，具有以下有益效果：系统集成芯片为一种系统堆叠3D封装结构，将不同世代的系统芯片或晶圆通过混合键合的方式，整合在同一个封装芯片中，根据不同世代的系统芯片或晶圆的不同尺寸大小特征，将低世代系统芯片堆叠在高世代系统芯片上，使相同尺寸的封装结构中能够实现更多功能，极大提高封装结构的功能密度，优化晶片尺寸；将所述系统集成芯片应用于三维扇出型封装结构形成系统集成3DFO结构，整合电容/电阻/电感/电晶体/GPU/PMU/DDR/闪存/滤波器等各种电子芯片和元器件，使相同尺寸封装结构能够实现更多功能系统协同工作，无需分别制备多个封装结构，无需额外的封装结构连接，节约生产制程成本，提高系统集成3DFO结构的芯片性能，提升系统集成3DFO结构的经济效益，具有整合性强、灵活性高、广泛的相容性等优势；使用金属柱为整个封装结构供电及进行电信号传输，无需硅通孔，能够提供更稳定的电力传输及更低的时间延迟，提升封装结构的稳定性与可靠性。

系统集成芯片中第一芯片的第一信号接口与系统晶圆的对应接口进行电连接时，通过所 述第一金属垫与所述第二金属垫对准直接进行电连接，减少电连接的通过路径，降低封装结构中的寄生电容，提高信号传输效率；第一金属垫之间的间距、第二金属垫之间的间距可扩展至小于5μm，从而在单位面积内可以增加金属垫的数量，进而增加数据通道的数量，提高数据吞吐量，提高集成度；所述第一金属垫和所述第二金属垫尺寸大小并不需要一样的尺寸宽度，如此能够克服混合键合芯片贴装精度问题，提高生产效率。

附图说明

图1a～图4显示为本申请实施例中系统集成芯片制备工艺中各工艺步骤对应的结构示意图。

图5～图8显示为本申请实施例中系统集成3DFO结构制备方法中各工艺步骤对应的结构示意图。

标号说明

1                      第一晶圆

11                     第一芯片

2                      系统晶圆

3                      第一介质层

4                      第一金属垫

5                      第二介质层

6                      第二金属垫

7                      金属柱

8                      塑封层

9                      重新布线层

91                     布线介质层

92                     布线金属层

10                     外接接口

100                    系统集成芯片

110                    第一衬底

120                    第一重新布线层

121                    第一布线介质层

122                    第一布线金属层

130                    第一金属柱

140                    第一塑封层

150                    第二重新布线层

151                    第二布线介质层

152                    第二布线金属层

160                    第一外接接口

170                    顶部芯片

180                    第二塑封层

具体实施方式

以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。

如在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，遂图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1a～图8所示，本申请提供一种系统集成3DFO结构的制备方法，通过所述系统集成3DFO结构的制备方法详细介绍系统集成3DFO结构的结构及有益效果，所述制备方法至少包括如下步骤。

如图1a～图1c所示，提供第一晶圆1，于所述第一晶圆1上形成第一介质层3及位于所述第一介质层3中的第一金属垫4，所述第一金属垫4与第一晶圆1电连接，封装划片形成第一芯片11。

具体的，如图1a，提供第一晶圆1，所述第一晶圆1为已经制造完成、具有完整内部结构与外接信号接口的晶圆，如能够实现存储作用的各种存储器晶圆，如能够实现编程作用的可编程逻辑器件晶圆，如集成信息处理的系统晶圆，上述示例为非限制性示例，具体根据实 际需求进行选取。在本实施例中，所述第一晶圆1为低世代系统晶圆，为小尺寸规格的系统晶圆。于所述第一晶圆1上沉积第一介质层3，所述第一介质层3作为金属间介质层包括氧化硅、氮化硅、氮氧化硅、碳氮化硅或其他低K无机介质层，所述第一介质层3也包括苯并环丁烯BCB、聚酰亚胺PI等聚合物形成的有机介质层，所述第一介质层3也可以为无机介质层与有机介质层的组合介质层，具体根据实际需求设置，这里不做过度限制。图形化所述第一介质层3，定义出金属垫接触孔，所述金属垫接触孔显露所述第一晶圆1的第一信号接口。于所述金属垫接触孔内沉积阻挡层和金属垫层，形成所述金属垫层的材料优选为铜，也可以为镍、锡等其他合适的金属或金属合金。所述金属垫接触孔填充完成后，继续于所述第一介质层3上沉积一定厚度的金属层，然后通过化学机械研磨等平坦化工艺去除表层金属层，如图1b，获得平坦的所述第一介质层3与位于所述第一介质层3中的第一金属垫4。所述第一介质层3及所述第一金属垫4能够将所述第一晶圆1正面的所述第一信号接口进行重新布局，以使所述第一信号接口电连接至所述第一金属垫4，其中所述第一金属垫4的排布与所述第一信号接口的排布不同。对所述第一晶圆1进行塑封，然后划片形成一个个独立的第一芯片11。

如图2a～图2b所示，提供系统晶圆2，于所述系统晶圆2上形成第二介质层5及位于所述第二介质层5中的第二金属垫6，所述第二金属垫6与所述系统晶圆2电连接。

具体的，如图2a，提供系统晶圆2，所述系统晶圆2为高世代系统晶圆，为大尺寸规格的系统晶圆。所述系统晶圆2表面设置第二信号接口。如图2b，于所述系统晶圆2表面上形成第二介质层5及位于所述第二介质层5中的第二金属垫6。所述第二介质层5及所述第二金属垫6能够将所述系统晶圆2正面的所述第二信号接口进行重新布局，以使所述第二信号接口电连接至所述第二金属垫6，其中所述第二金属垫6的排布与所述第二信号接口的排布不同。具体形成所述第二介质层5与所述第二金属垫6的方法可参见上述所述第一介质层3与所述第一金属垫4的形成方法，此处不再赘述。

如图3所示，于所述第二金属垫6上形成金属柱7，将所述第一芯片11通过混合键合方式键合至所述系统晶圆2上，形成塑封层8，所述塑封层8包覆所述第一芯片11、所述金属柱7与所述第二介质层5并显露所述金属柱7表面。

具体的，本实施例中，于两侧的所述第二金属垫6上形成金属柱7，所述金属柱7通过所述第二金属垫6与所述系统晶圆2的所述第二信号接口电连接，以提供电力传输及信号传输；如此能够释放所述系统晶圆2上更多的空间用于集成所述第一芯片11，提高集成度，优化晶片尺寸。然而，所述金属柱7的位置并不局限于此，根据实际布置需求，所述金属柱7 可以位于单侧所述第二金属垫6上，也可以位于中间所述第二金属垫6等其他合适位置上。

所述金属柱7包括但不限于铜柱、钛柱，形成方法包括但不限于PVD、CVD、溅射、电镀及化学镀。在一实施例中，可以先采用PVD工艺形成金属铜层，再在金属铜层上形成光刻胶，图案化所述光刻胶并进行金属铜层的刻蚀，最后在两侧的所述第二金属垫6上形成所述金属柱7，去除光刻胶。

通过所述第一金属垫4和所述第二金属垫6对应键合、所述第一介质层3和所述第二介质层5对应键合的混合键合方式，将所述第一芯片11键合至所述系统晶圆2上。

详细地，混合键合(Hybridbonding)结合了金属-金属键合和介质-介质键合，所述第一芯片11的所述第一信号接口通过所述第一金属垫4与所述第二金属垫6的键合直接电连接至所述系统晶圆2的对应接口上，从而可以减少电连接的通过路径，降低封装结构中的寄生电容，提高所述第一芯片11与所述系统晶圆2的信号传输效率；在获得垂直金属互连的同时，采用介质粘合的辅助作用来增强堆叠芯片之间的物理机械性能，提高堆叠芯片的综合性能。详细地，混合键合技术与传统的凸点焊接技术不同，混合键合技术没有突出的凸点，介质层表面非常光滑。在室温将两个芯片附着在一起，升高温度并对它们进行退火，铜膨胀并牢固地键合在一起，从而形成电气连接，具有高的电流负载能力与低的互连长度，降低每个互连通道的功耗，获得低的时间延迟；除了金属键合在一起，介质层也会键合在一起，介质层间没有了空隙，无需填充胶，具有更好的散热性能与结合强度。本实施例中，所述第一芯片11显示为2个，但根据实际功能需求，所述第一芯片11的数量可以为1个、3个或3个以上。通过所述第一芯片11与所述系统晶圆2的混合键合，实现将不同世代的系统芯片或晶圆整合在同一个封装芯片中，有效利用不同世代芯片的尺寸特点，如高世代芯片尺寸大、低世代芯片尺寸小，对不同世代的系统芯片进行叠加，将低世代系统芯片堆叠在高世代系统芯片上，实现相同封装尺寸能够获得更多功能，极大提高封装结构的功能密度，优化晶片尺寸，灵活性高，具有广泛的相容性。

塑封层8材料包括但不限于环氧基树脂、液态热固性环氧树脂、塑料成型化合物，形成所述塑封层8的方法包括压缩成型、转移成型、液封灌封成型、真空层压、旋涂或其他合适的方法。形成所述塑封层8后，采用包括但不限于研磨法进行平坦化处理，以使所述金属柱7的表面与所述塑封层8的表面相平齐。

作为示例，所述第一金属垫4的尺寸与所述第二金属垫6的尺寸不相同。

具体的，如图4，本实施例中，所述第一金属垫4与所述第二金属垫6键合时完全对齐，具有相同的尺寸大小。然而，根据实际生产需求，所述第一金属垫4和所述第二金属垫6的 尺寸大小并不需要相同的尺寸宽度，可以是所述第一金属垫4尺寸大，所述第二金属垫6尺寸小；也可以相反，所述第二金属垫6尺寸大，所述第一金属垫4尺寸小，如此可以克服混合键合时芯片贴装精度问题，降低键合难度，提高生产效率。

作为示例，所述第一金属垫4之间的间距小于5μm，所述第二金属垫6之间的间距小于5μm。

具体的，本实施例中，所述第一金属垫4之间的间距、所述第二金属垫6之间的间距突破10μm，可以缩小到5μm以下，从而在单位面积内可以增加金属垫的数量，进而增加数据通道的数量，以此提高数据吞吐量，提高功能密度及集成度。在一实施例中，所述第一金属垫4之间的间距为3μm，所述第二金属焊垫6之间的间距为3μm。在另一实施例中，所述第一金属垫4之间的间距为1μm，所述第二金属焊垫6之间的间距为1μm。

如图4所示，于所述塑封层8表面形成重新布线层9，所述重新布线层9包括布线介质层91及位于所述布线介质层91中且与所述金属柱7电连接的布线金属层92，于所述布线金属层92远离所述金属柱7表面上形成外接接口10，形成系统集成芯片100。

具体的，于所述塑封层8表面形成布线介质层91，所述布线介质层91的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种。图形化所述布线介质层91，显露所述金属柱7，于所述布线介质层91中形成布线金属层92，所述布线金属层92与所述金属柱7电连接。所述布线金属层92的材质包括铜、铝、钛、镍中的一种或组合，形成所述布线金属层92的方法包括但不限于PVD、CVD、溅射、电镀及化学镀，且所述布线金属层92包括单层或者多层结构。

于所述布线金属层92远离所述金属柱7的表面上形成外接接口10，所述外接接口10包括焊球和焊盘。本实施例中，所述外接接口10为焊盘，以便于后续应用于三维扇出型封装结构中。所述焊盘的材质包括但不限于铜、镍、锡。

使用所述金属柱7直接连通顶部所述重新布线层9，以直接给所述系统晶圆2供电及进行电信号传输。相比于传统硅通孔，所述金属柱7尺寸更大、电阻更低，能够提供更稳定的电力传输及更低的时间延迟。

形成所述焊盘后，为了进一步降低封装结构的高度，还可以采用研磨等方法减薄所述系统晶圆2的衬底厚度及对衬底进行平坦化处理，然后封装形成系统集成芯片100。将所述系统集成芯片100应用于三维扇出型封装结构，形成系统集成3DFO结构。作为非限制性示例，如下介绍一种将所述系统集成芯片100应用于三维扇出型封装结构的制备方法，根据实际生产需要也可以采用其他方法，此处不做限制。

如图5所示，提供第一衬底110并于所述第一衬底110上形成分离层(未示出)，于所述分离层上形成第一重新布线层120，所述第一重新布线层120包括第一布线介质层121和位于所述第一布线介质层121中的所述第一布线金属层122，所述第一重新布线层120有相对设置的第一表面及第二表面。

具体的，所述第一衬底110为支撑衬底，可以包括玻璃衬底、半导体衬底、聚合物衬底及陶瓷衬底等衬底，用于防止后续制备过程中堆叠芯片发生破裂、翘曲、断裂等问题，后续制程中需要去除。本实施例中，所述第一衬底110为玻璃衬底，便宜而又方便后期剥离。所述分离层用于粘附所述第一衬底110与所述第一布线介质层121及分离所述第一衬底110与所述第一布线介质层121。所述分离层包括胶带层或聚合物层中的一种，通过旋涂工艺将所述分离层涂覆于所述第一衬底110表面，然后使用激光固化或紫外光固化或热固化工艺使所述分离层固化成型。所述第一重新布线层120可参所述重新布线层9的制备方法，此处不再做详细描述，本申请中所有的布线金属层均包括单层或多层结构。

如图6所示，于所述第一表面的所述第一布线金属层122上形成第一金属柱130，将所述系统集成芯片100正面朝上键合至所述第一表面，形成第一塑封层140，所述第一塑封层140包覆所述系统集成芯片100、所述第一金属柱130与所述第一表面并显露所述系统集成芯片100、所述第一金属柱130表面。

具体的，形成金属柱及塑封层的方法前面已经做过介绍，此处不再赘述。所述系统集成芯片100设置有外接接口10的面为正面，将所述系统集成芯片100正面远离所述第一重新布线层120键合至所述第一表面。键合方法可以为粘贴键合，通过黏贴胶带或聚合物作为键合层将所述系统集成芯片100固定在所述第一表面，以确保在后续的制程中不会产生移动。同时所述系统集成芯片100的数量也不局限于本实施例显示的1个，也可以大于1个，根据实际需求进行设置，此处不做限制。

如图7所示，于所述第一塑封层140表面形成第二重新布线层150，所述第二重新布线层150包括第二布线介质层151和位于所述第二布线介质层151中的第二布线金属层152，所述第二布线金属层152与所述第一金属柱130及所述系统集成芯片100电连接，于所述第二布线金属层152远离所述第一金属柱130表面形成第一外接接口160。同样所述第一外接接口160包括焊球与焊盘，本实施例中所述第一外接接口160为焊球。

如图8所示，去除所述第一衬底110，显露所述第二表面，于所述第二表面的所述第一布线金属层122上贴装顶部芯片170，并形成包覆所述顶部芯片170及所述第二表面的第二塑封层180。

具体的，翻转上一步骤获得的结构，通过进行UV照射、加热、研磨或湿法腐蚀等方法去除所述第一衬底110，显露所述第二表面，于所述第二表面的所述第一布线金属层122上贴装顶部芯片170。所述顶部芯片170可以是GPU(图形处理器)、PMU(电源管理单元)、DDR(双倍速率同步动态随机存储器)、闪存、电晶体及滤波器等各种器件，所述顶部芯片170还可以是电容、电阻和电感等无源器件。本实施例中，所述顶部芯片170的数量显示为4个，但根据实际需要，所述顶部芯片170的数量可以大于等于2个，为2个、3个、5个等更多个。形成所述第二塑封层180后，根据需要可对其进行减薄及平坦化处理，此处不做限制。

综上，如图8所示，所述系统集成3DFO结构包括：

第一重新布线层120，包括第一布线介质层121和位于所述第一布线介质层121中的所述第一布线金属层122，有相对设置的第一表面及第二表面；

第一金属柱130，位于所述第一表面且与所述第一布线金属层122电连接；

系统集成芯片100，正面朝上键合于所述第一表面上，为至少包括系统晶圆2及混合键合于所述系统晶圆2上的第一芯片11的系统堆叠3D封装结构；

第一塑封层140，包覆所述系统集成芯片100、所述第一金属柱130与所述第一表面，并显露所述系统集成芯片100、所述第一金属柱130表面；

第二重新布线层150，位于所述第一塑封层140表面上，包括第二布线介质层151和位于所述第二布线介质层151中的第二布线金属层152，所述第二布线金属层152与所述第一金属柱130及所述系统集成芯片100电连接；

第一外接接口160，位于远离所述第一金属柱130的所述第二布线金属层152表面；

顶部芯片170，位于所述第二表面且与所述第一布线金属层122电连接；

第二塑封层180，包覆所述顶部芯片170与所述第二表面。

作为示例，所述第一芯片11为系统芯片，与所述系统晶圆2分属不同世代。

作为示例，如图4所示，所述系统集成芯片100包括：

系统晶圆2；

第二介质层5和第二金属垫6，形成于所述系统晶圆上2，所述第二金属垫6位于所述第二介质层5中且与所述系统晶圆2电连接；

金属柱7，形成于所述第二金属垫6上且与所述第二金属垫6电连接；

第一芯片11；

第一介质层3和第一金属垫4，形成于所述第一芯片11上，所述第一金属垫4位于所述第一介质层3中且与所述第一芯片11电连接，所述第一介质层3和所述第二介质层5对应键 合，所述第一金属垫4与所述第二金属垫6对应键合；

塑封层8，所述塑封层8包覆所述第一芯片11、所述金属柱7与所述第二介质层5，并显露所述金属柱7表面；

重新布线层9，形成于所述塑封层8表面上，所述重新布线层9包括布线介质层91及位于所述布线介质层91中且与所述金属柱7电连接的布线金属层92；

外接接口10，形成于远离所述金属柱7的所述布线金属层92表面。

作为示例，所述第一金属垫4之间的间距小于5μm，所述第二金属垫6之间的间距小于5μm。

作为示例，所述第一金属垫4的尺寸与所述第二金属垫6的尺寸不相同。

作为示例，所述金属柱7位于侧边的所述第二金属垫6上。

作为示例，所述第一晶圆1正面具有第一信号接口，所述第一信号接口电连接所述第一金属垫4，所述第一金属垫4的排布与所述第一信号接口的排布不同；所述系统晶圆2正面具有第二信号接口，所述第二信号接口电连接所述第二金属垫6，所述第二金属垫6的排布与所述第二信号接口的排布不同。

作为示例，所述第一介质层3包括氧化硅、氮化硅、氮氧化硅、碳氮化硅和聚合物中的一种或组合，所述第二介质层5包括氧化硅、氮化硅、氮氧化硅、碳氮化硅和聚合物中的一种或组合。

作为示例，所述系统晶圆2的衬底经过减薄及平坦化处理。

作为示例，所述顶部芯片170的数量为N，其中，N≥2。

综上所述，本申请提供一种系统集成3DFO结构，具有以下有益效果：系统集成芯片为一种系统堆叠3D封装结构，将不同世代的系统芯片或晶圆通过混合键合的方式，整合在同一个封装芯片中，根据不同世代的系统芯片或晶圆的不同尺寸大小特征，将低世代系统芯片堆叠在高世代系统芯片上，使相同尺寸的封装结构中能够实现更多功能，极大提高封装结构的功能密度，优化晶片尺寸；将所述系统集成芯片应用于三维扇出型封装结构形成系统集成3DFO结构，整合电容/电阻/电感/电晶体/GPU/PMU/DDR/闪存/滤波器等各种电子芯片和元器件，使相同尺寸封装结构能够实现更多功能系统协同工作，无需分别制备多个封装结构，无需额外的封装结构连接，节约生产制程成本，提高系统集成3DFO结构的芯片性能，提升系统集成3DFO结构的经济效益，具有整合性强、灵活性高、广泛的相容性等优势；使用金属柱为整个封装结构供电及进行电信号传输，无需硅通孔，能够提供更稳定的电力传输及更低的时间延迟，提升封装结构的稳定性与可靠性。

系统集成芯片中第一芯片的第一信号接口与系统晶圆的对应接口进行电连接时，通过所述第一金属垫与所述第二金属垫对准直接进行电连接，减少电连接的通过路径，降低封装结构中的寄生电容，提高信号传输效率；第一金属垫之间的间距、第二金属垫之间的间距可扩展至小于5μm，从而在单位面积内可以增加金属垫的数量，进而增加数据通道的数量，提高数据吞吐量，提高集成度；所述第一金属垫和所述第二金属垫尺寸大小并不需要一样的尺寸宽度，如此能够克服混合键合芯片贴装精度问题，提高生产效率。

上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。

Claims (10)

1. 一种系统集成3DFO结构，其特征在于，所述系统集成3DFO结构至少包括：

   第一重新布线层，包括第一布线介质层和位于所述第一布线介质层中的第一布线金属层，有相对设置的第一表面及第二表面；

   第一金属柱，位于所述第一表面且与所述第一布线金属层电连接；

   系统集成芯片，正面朝上键合于所述第一表面上，为至少包括系统晶圆及混合键合于所述系统晶圆上的第一芯片的系统堆叠3D封装结构；

   第一塑封层，包覆所述系统集成芯片、所述第一金属柱与所述第一表面，并显露所述系统集成芯片、所述第一金属柱表面；

   第二重新布线层，位于所述第一塑封层表面上，包括第二布线介质层和位于所述第二布线介质层中的第二布线金属层，所述第二布线金属层与所述第一金属柱及所述系统集成芯片电连接；

   第一外接接口，位于远离所述第一金属柱的所述第二布线金属层表面；

   顶部芯片，位于所述第二表面且与所述第一布线金属层电连接；

   第二塑封层，包覆所述顶部芯片与所述第二表面。
2. 根据权利要求1所述的系统集成3DFO结构，其特征在于：所述第一芯片为系统芯片，与所述系统晶圆分属不同世代。
3. 根据权利要求1所述的系统集成3DFO结构，其特征在于，所述系统集成芯片包括：

   系统晶圆；

   第二介质层和第二金属垫，形成于所述系统晶圆上，所述第二金属垫位于所述第二介质层中且与所述系统晶圆电连接；

   金属柱，形成于所述第二金属垫上且与所述第二金属垫电连接；

   第一芯片；

   第一介质层和第一金属垫，形成于所述第一芯片上，所述第一金属垫位于所述第一介质层中且与所述第一芯片电连接，所述第一介质层和所述第二介质层对应键合，所述第一金属垫与所述第二金属垫对应键合；

   塑封层，所述塑封层包覆所述第一芯片、所述金属柱与所述第二介质层，并显露所述金属柱表面；

   重新布线层，形成于所述塑封层表面上，所述重新布线层包括布线介质层及位于所述布线介质层中且与所述金属柱电连接的布线金属层；

   外接接口，形成于远离所述金属柱的所述布线金属层表面。
4. 根据权利要求3所述的系统集成3DFO结构，其特征在于：所述第一金属垫之间的间距小于5μm，所述第二金属垫之间的间距小于5μm。
5. 根据权利要求3所述的系统集成3DFO结构，其特征在于：所述第一金属垫的尺寸与所述第二金属垫的尺寸不相同。
6. 根据权利要求3所述的系统集成3DFO结构，其特征在于：所述金属柱位于侧边的所述第二金属垫上。
7. 根据权利要求3所述的系统集成3DFO结构，其特征在于：所述第一芯片正面具有第一信号接口，所述第一信号接口电连接所述第一金属垫，所述第一金属垫的排布与所述第一信号接口的排布不同；所述系统晶圆正面具有第二信号接口，所述第二信号接口电连接所述第二金属垫，所述第二金属垫的排布与所述第二信号接口的排布不同。
8. 根据权利要求3所述的系统集成3DFO结构，其特征在于：所述第一介质层包括氧化硅、氮化硅、氮氧化硅、碳氮化硅和聚合物中的一种或组合，所述第二介质层包括氧化硅、氮化硅、氮氧化硅、碳氮化硅和聚合物中的一种或组合。
9. 根据权利要求1所述的系统集成3DFO结构，其特征在于：所述系统晶圆的衬底经过减薄及平坦化处理。
10. 根据权利要求1所述的系统集成3DFO结构，其特征在于：所述顶部芯片的数量为N，其中，N≥2。