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WO2024009788A1 - 積層セラミックコンデンサ、包装体、及び回路基板 - Google Patents

積層セラミックコンデンサ、包装体、及び回路基板 Download PDF

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Publication number
WO2024009788A1
WO2024009788A1 PCT/JP2023/023160 JP2023023160W WO2024009788A1 WO 2024009788 A1 WO2024009788 A1 WO 2024009788A1 JP 2023023160 W JP2023023160 W JP 2023023160W WO 2024009788 A1 WO2024009788 A1 WO 2024009788A1
Authority
WO
WIPO (PCT)
Prior art keywords
axis
ceramic capacitor
multilayer ceramic
internal electrodes
pair
Prior art date
Application number
PCT/JP2023/023160
Other languages
English (en)
French (fr)
Inventor
城田歩
Original Assignee
太陽誘電株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 太陽誘電株式会社 filed Critical 太陽誘電株式会社
Publication of WO2024009788A1 publication Critical patent/WO2024009788A1/ja

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a high-profile multilayer ceramic capacitor.
  • Patent Document 1 In order to increase the capacity of multilayer ceramic capacitors, there is a known technology in which a green chip is formed with internal electrodes exposed on the sides, and a ceramic protective layer is formed by pasting ceramic green sheets for the sides on the sides.
  • Patent Document 1 the green chip on which the internal electrodes are laminated is pressed by means such as hydrostatic pressing, but the ceramic protective layer made of the ceramic green sheet is not pressed. Therefore, after firing, the density of the ceramic protective layer tends to be smaller than the density of the fired body (laminated portion) of the green chip.
  • the side ceramic green sheet may contain a large amount of organic compound such as a binder in order to improve adhesion to the green chip. This may further increase the density difference between the ceramic protective layer and the laminated portion.
  • Patent Document 2 a technique is known in which the ceramic protective layer is densified by adding Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth elements, etc.
  • Patent Document 3 a technique is also known in which Sn is added to the side ceramic green sheet.
  • the sinterability of the ceramic protective layer increases, and the ceramic protective layer is improved by firing.
  • the layers tend to shrink.
  • the ends of the internal electrodes that are in contact with the ceramic protective layer are curved inward in the stacking direction, making it easier for the ends of the internal electrodes to come into contact with each other.
  • the insulation resistance of the multilayer ceramic capacitor may decrease. Such a decrease in insulation resistance due to the curvature of the end portions of the internal electrodes becomes more noticeable in a high-profile configuration in which the number of stacked internal electrodes is large.
  • an object of the present invention is to provide a multilayer ceramic capacitor, a package, and a circuit board that can suppress a decrease in insulation resistance in a high-profile configuration.
  • a multilayer ceramic capacitor has a dimension in a first axis direction that is 1.5 times or more as a dimension in a second axis direction perpendicular to the first axis, and It is mounted on a mounting surface perpendicular to one axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes cover the pair of end faces.
  • the ceramic body further includes: a laminated portion having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and drawn out to the end surface;
  • the layered portion is formed along the layering direction, covers the layered portion from the width direction of the internal electrode perpendicular to the layering direction and the third axis, and is made of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth. and a pair of margin portions containing an additive element consisting of at least one of the elements or Sn at a higher concentration than the laminated portion.
  • the plurality of internal electrodes are a plurality of inner layer internal electrodes located on the inside in the lamination direction;
  • a plurality of outer layer internal electrodes are located on both outer sides in the stacking direction and have a maximum width dimension smaller than a minimum width dimension of the inner layer internal electrodes.
  • a multilayer ceramic capacitor according to another aspect of the present invention has a dimension in a first axis direction that is 1.3 times or more as a dimension in a second axis direction perpendicular to the first axis, and the multilayer ceramic capacitor is mounted perpendicular to the first axis. mounted on the surface.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes cover the pair of end faces.
  • the ceramic body further includes: a laminated portion having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and drawn out to the end surface;
  • the layered portion is formed along the layering direction, covers the layered portion from the width direction of the internal electrode perpendicular to the layering direction and the third axis, and is made of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth. and a pair of margin portions containing an additive element consisting of at least one of the elements or Sn at a higher concentration than the laminated portion.
  • the plurality of internal electrodes are a plurality of inner layer internal electrodes located on the inside in the lamination direction;
  • a plurality of outer layer internal electrodes are located on both outer sides in the stacking direction and have a maximum width dimension smaller than a minimum width dimension of the inner layer internal electrodes.
  • the end portion of the outer layer internal electrode in the width direction may be separated from the margin portion. Therefore, even if the margin portion shrinks in the stacking direction due to the influence of the additive element during firing, the end portion of the outer layer internal electrode is suppressed from curving inward in the stacking direction due to the shrinkage of the margin portion. Therefore, short circuits at the ends of the outer layer internal electrodes are suppressed, and insulation defects in the multilayer ceramic capacitor are suppressed.
  • the maximum width dimension of the outer layer internal electrode may be twice or more the thickness dimension of the margin portion. Further, for example, the maximum width dimension of the outer layer internal electrode may be 10 times or less the thickness dimension of the margin portion.
  • the distance in the width direction between the end portion of the outer layer internal electrode in the width direction and the margin portion may be greater than or equal to the thickness dimension of the margin portion. Further, for example, the distance in the width direction between the end portion of the outer layer internal electrode in the width direction and the margin portion may be 5 times or less the thickness dimension of the margin portion.
  • the number of layers of the outer layer internal electrodes on one side in the layering direction may be 5% or more and 25% or less of the number of layers of all the internal electrodes.
  • the stacking direction is parallel to the second axis
  • the width direction of the internal electrode may be parallel to the first axis.
  • the main surface may have a higher flatness than the side surface.
  • the flatness of the main surface facing the mounting surface can be improved, and the mounting stability of the multilayer ceramic capacitor can be improved.
  • a package according to another embodiment of the present invention includes a multilayer ceramic capacitor, a carrier tape, and a top tape.
  • the multilayer ceramic capacitor has a dimension in a first axis direction that is 1.5 times or more as a dimension in a second axis direction perpendicular to the first axis, and is mounted on a mounting surface perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the ceramic body further includes: a laminated portion having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and drawn out to the end surface;
  • the layered portion is formed along the layering direction, covers the layered portion from the width direction of the internal electrode perpendicular to the layering direction and the third axis, and is made of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth. and a pair of margin portions containing an additive element consisting of at least one of the elements or Sn at a higher concentration than the laminated portion.
  • the plurality of internal electrodes are a plurality of inner layer internal electrodes located on the inside in the lamination direction;
  • a plurality of outer layer internal electrodes are located on both outer sides in the stacking direction and have a maximum width dimension smaller than a minimum width dimension of the inner layer internal electrodes.
  • the carrier tape has a sealing surface perpendicular to the first axis, and a recess that is recessed from the sealing surface in the first axis direction and accommodates the multilayer ceramic capacitor.
  • the top tape is attached to the sealing surface and covers the recess.
  • a package according to another embodiment of the present invention includes a multilayer ceramic capacitor, a carrier tape, and a top tape.
  • the multilayer ceramic capacitor has a dimension in a first axis direction that is 1.3 times or more as a dimension in a second axis direction perpendicular to the first axis, and is mounted on a mounting surface perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the ceramic body further includes: a laminated portion having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and drawn out to the end surface;
  • the layered portion is formed along the layering direction, covers the layered portion from the width direction of the internal electrode perpendicular to the layering direction and the third axis, and is made of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth. and a pair of margin portions containing an additive element consisting of at least one of the elements or Sn at a higher concentration than the laminated portion.
  • the plurality of internal electrodes are a plurality of inner layer internal electrodes located on the inside in the lamination direction;
  • a plurality of outer layer internal electrodes are located on both outer sides in the stacking direction and have a maximum width dimension smaller than a minimum width dimension of the inner layer internal electrodes.
  • the carrier tape has a sealing surface perpendicular to the first axis, and a recess that is recessed from the sealing surface in the first axis direction and accommodates the multilayer ceramic capacitor.
  • the top tape is attached to the sealing surface and covers the recess.
  • a circuit board includes a multilayer ceramic capacitor and a mounting board.
  • the dimension in the first axis direction is 1.5 times or more the dimension in the second axis direction perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes cover the pair of end faces.
  • the ceramic body further includes: a laminated portion having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and drawn out to the end surface;
  • the layered portion is formed along the layering direction, covers the layered portion from the width direction of the internal electrode perpendicular to the layering direction and the third axis, and is made of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth. and a pair of margin portions containing an additive element consisting of at least one of the elements or Sn at a higher concentration than the laminated portion.
  • the plurality of internal electrodes are a plurality of inner layer internal electrodes located on the inside in the lamination direction;
  • a plurality of outer layer internal electrodes are located on both outer sides in the stacking direction and have a maximum width dimension smaller than a minimum width dimension of the inner layer internal electrodes.
  • the mounting board has a mounting surface perpendicular to the first axis, and a pair of connection electrodes provided on the mounting surface to which the pair of external electrodes of the multilayer ceramic capacitor are connected via solder.
  • a circuit board includes a multilayer ceramic capacitor and a mounting board.
  • the dimension in the first axis direction is 1.3 times or more the dimension in the second axis direction perpendicular to the first axis.
  • the multilayer ceramic capacitor includes a ceramic body and a pair of external electrodes.
  • the ceramic body has a pair of main surfaces perpendicular to the first axis, a pair of side surfaces perpendicular to the second axis, and a pair of side surfaces perpendicular to a third axis perpendicular to the first axis and the second axis. and an end face.
  • the pair of external electrodes cover the pair of end faces.
  • the ceramic body further includes: a laminated portion having a plurality of internal electrodes that are alternately laminated with ceramic layers along a lamination direction parallel to the first axis or the second axis and drawn out to the end surface;
  • the layered portion is formed along the layering direction, covers the layered portion from the width direction of the internal electrode perpendicular to the layering direction and the third axis, and is made of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth. and a pair of margin portions containing an additive element consisting of at least one of the elements or Sn at a higher concentration than the laminated portion.
  • the plurality of internal electrodes are a plurality of inner layer internal electrodes located on the inside in the lamination direction;
  • a plurality of outer layer internal electrodes are located on both outer sides in the stacking direction and have a maximum width dimension smaller than a minimum width dimension of the inner layer internal electrodes.
  • the mounting board has a mounting surface perpendicular to the first axis, and a pair of connection electrodes provided on the mounting surface to which the pair of external electrodes of the multilayer ceramic capacitor are connected via solder.
  • the present invention it is possible to provide a multilayer ceramic capacitor, a package, and a circuit board that can suppress a decrease in insulation resistance in a high-profile configuration.
  • FIG. 1 is a perspective view of a multilayer ceramic capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor taken along line A-A' in FIG. 1.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor taken along line B-B' in FIG. 1.
  • FIG. 4 is a partially exploded view showing the ceramic body of the multilayer ceramic capacitor.
  • FIG. 5 is a sectional view of a multilayer ceramic capacitor according to a comparative example of the above embodiment, and is a diagram showing the same cross section as FIG. 3.
  • FIG. 6 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor.
  • 7A and 7B are plan views of the ceramic sheet prepared in step S01, respectively.
  • FIG. 8A and 8B are plan views of the ceramic sheet prepared in step S01.
  • FIG. 9 is a plan view of the ceramic sheet prepared in step S01.
  • FIG. 10 is a schematic diagram showing step S02.
  • FIG. 11 is a plan view showing step S03.
  • FIGS. 12A, 12B, and 12C are cross-sectional views showing step S03, respectively.
  • FIGS. 13A and 13B are cross-sectional views showing step S04, respectively.
  • FIG. 14 is a side view of a circuit board including the multilayer ceramic capacitor.
  • FIG. 15 is a partial plan view of the multilayer ceramic capacitor package.
  • FIG. 16 is a cross-sectional view of the package taken along line C-C' in FIG. 15.
  • FIG. 17 is a sectional view taken along line B-B' in FIG.
  • FIG. 18 is a cross-sectional view of the multilayer ceramic capacitor taken along line D-D' in FIG. 1.
  • FIG. 19 is a partially exploded view showing the ceramic body of the multilayer ceramic capacitor.
  • 20A and 20B are plan views of ceramic sheets prepared in step S01 of the method for manufacturing a multilayer ceramic capacitor, respectively.
  • 21A and 21B are plan views of ceramic sheets prepared in step S01 of the method for manufacturing a multilayer ceramic capacitor, respectively.
  • FIG. 22 is a plan view of the ceramic sheet prepared in step S01 of the method for manufacturing a multilayer ceramic capacitor.
  • FIG. 23 is a schematic diagram showing step S02 of the method for manufacturing the multilayer ceramic capacitor.
  • FIG. 24A and 24B are partial cross-sectional views illustrating a method for calculating the flatness of the main surface and side surfaces of the multilayer ceramic capacitor, respectively, and FIG. 24A is a cross-sectional view of the center of the main surface, and FIG. 24B FIG. 2 is a diagram showing a cross section of the central part of the side surface.
  • FIG. 1 is a perspective view of a multilayer ceramic capacitor 10.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line AA' in FIG.
  • FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line BB' in FIG.
  • the multilayer ceramic capacitor 10 includes a ceramic body 11, a first external electrode 14, and a second external electrode 15.
  • the ceramic body 11 has first and second main surfaces M1 and M2 that are orthogonal to the Z-axis, first and second end surfaces E1 and E2 that are orthogonal to the X-axis, and first and second side surfaces that are orthogonal to the Y-axis. It is configured as a hexahedron having S1 and S2. Note that the "hexahedron" may have a substantially hexahedral shape, and for example, the edges connecting each surface of the ceramic body 11 may be rounded.
  • the main surfaces M1, M2, end surfaces E1, E2, and side surfaces S1, S2 of the ceramic body 11 are all configured as flat surfaces.
  • the flat surface according to the present embodiment does not have to be strictly a flat surface as long as it is recognized as flat when viewed as a whole. It also includes surfaces with gently curved shapes.
  • the multilayer ceramic capacitor 10 is a high-profile type in which the dimension T in the Z-axis direction is 1.5 times or more as large as the dimension W in the Y-axis direction.
  • the capacitance is increased by increasing the dimension T corresponding to the height.
  • the multilayer ceramic capacitor 10 can be mounted in a limited mounting space in the Y-axis direction.
  • the multilayer ceramic capacitor 10 may be a tall type in which the dimension T in the Z-axis direction is 1.3 times or more the dimension W in the Y-axis direction.
  • the dimension L can be set to 0.2 mm or more and 1.2 mm or less
  • the dimension W can be set to 0.1 mm or more and 0.7 mm
  • the dimension T is set to 0.1 mm or more and 0.7 mm or less. It can be set to 15 mm or more and 1.0 mm or less.
  • Dimensions T, W, and L are all the maximum dimensions of the multilayer ceramic capacitor 10 in each direction.
  • the external electrodes 14 and 15 cover the end faces E1 and E2 of the ceramic body 11, respectively. Furthermore, in this embodiment, the external electrodes 14 and 15 extend from the end surfaces E1 and E2 to the main surfaces M1 and M2 and the side surfaces S1 and S2, respectively. As a result, in the external electrodes 14 and 15, both the cross section parallel to the XZ plane and the cross section parallel to the XY plane are U-shaped. Note that the shapes of the external electrodes 14 and 15 are not limited to the example shown in FIG.
  • the external electrodes 14 and 15 contain a metal material as a main component.
  • the metal materials constituting the external electrodes 14 and 15 include copper (Cu), nickel (Ni), tin (Sn), palladium (Pd), platinum (Pt), silver (Ag), gold (Au), and alloys thereof.
  • the main component shall refer to the component with the highest content ratio.
  • the ceramic body 11 has a laminated portion 20 and a pair of margin portions 18.
  • the laminated portion 20 includes a capacitor forming portion 16 and a pair of cover portions 17 .
  • the capacitor forming portion 16 includes a plurality of first and second internal electrodes 12 and 13 alternately stacked with a plurality of ceramic layers 19 along the Z-axis direction.
  • the internal electrodes 12 and 13 and the ceramic layer 19 are each formed into a sheet shape extending along the XY plane.
  • the direction in which the internal electrodes 12 and 13 are stacked is the “stacking direction”
  • the direction in which the internal electrodes 12 and 13 are pulled out is the “drawing direction”
  • the direction perpendicular to the stacking direction and the drawing direction is "(internal electrode 12 , 13) width direction.
  • the stacking direction is parallel to the Z axis
  • the drawing direction is parallel to the X axis
  • the width direction is parallel to the Y axis.
  • a dielectric ceramic having a high dielectric constant is used to increase the capacitance of each ceramic layer 19 between the internal electrodes 12 and 13.
  • high dielectric constant dielectric ceramics include materials with a perovskite structure containing barium (Ba) and titanium (Ti), typified by barium titanate (BaTiO 3 ).
  • dielectric ceramics include strontium titanate (SrTiO 3 ), calcium titanate (CaTiO 3 ), magnesium titanate (MgTiO 3 ), calcium zirconate (CaZrO3), and calcium zirconate titanate (Ca(Zr,Ti)).
  • a composition system such as barium calcium zirconate titanate ((Ba, Ca) (Zr, Ti) O 3 ), barium zirconate (BaZrO 3 ), or titanium oxide (TiO 2 ) may be used.
  • the laminated portion 20 may contain additional elements described below in addition to the dielectric ceramic.
  • the pair of cover parts 17 cover the capacitor forming part 16 from both sides in the Z-axis direction, which is the stacking direction.
  • the cover portion 17 is composed of, for example, a laminate of ceramic sheets extending along the XY plane.
  • the dielectric ceramic constituting the cover portion 17 preferably has the same composition as the ceramic layer 19 from the viewpoint of suppressing internal stress.
  • the laminated portion 20 is crimped and integrated from the Z-axis direction, which is the lamination direction.
  • the margin portion 18 that is added later may be less dense than the laminated portion 20 because it has not undergone the press-bonding process.
  • a large amount of an organic compound such as a binder may be added to the material forming the margin portion 18 in order to improve adhesion to the laminated portion 20.
  • the content ratio of dielectric ceramics in the material decreases, and the density of the margin portion 18 after firing may further decrease. If the density of the margin portion 18 is low, the moisture resistance, impact resistance, and crack resistance may decrease, and the reliability of the multilayer ceramic capacitor 10 may decrease.
  • Rare earth elements include lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Nd), promethium (Pm), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), Examples include dysprosium (Dy), holmium (Ho), yttrium (Y), erbium (Er), thulium (Tm), ytterbium (Yb), lutetium (Lu), and scandium (Sc).
  • La lanthanum
  • Ce cerium
  • Pr praseodymium
  • Nd neodymium
  • Pm promethium
  • Sm samarium
  • Eu europium
  • Gd gadolinium
  • Tb terbium
  • Examples include dysprosium (Dy), holmium (Ho), yttrium (Y), erbium (Er), thulium (Tm),
  • the additive element contained in the margin portion 18 may be one of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, a rare earth element, or Sn, or a plurality of these elements. May contain elements. Further, the concentration of added elements refers to the total concentration of added elements.
  • FIG. 5 is a vertical cross-sectional view showing a tall multilayer ceramic capacitor 10A according to a comparative example of the present embodiment.
  • all internal electrodes 12 and 13 have substantially the same width dimension in the Y-axis direction.
  • the composition of each part of the ceramic body 11A of the multilayer ceramic capacitor 10A is the same as that of the multilayer ceramic capacitor 10 of this embodiment.
  • the margin portion 18 may contract with respect to the laminated portion 20 in the Z-axis direction. Therefore, the ends 12e and 13e of the internal electrodes 12 and 13 in the Y-axis direction tend to curve inward in the Z-axis direction as the margin portion 18 contracts. Further, since the margin portion 18 contracts from the outer side in the Z-axis direction toward the center portion, the curvature of the end portions 12e and 13e of the internal electrodes 12 and 13 may become larger toward the outer side in the Z-axis direction.
  • the amount of contraction of the margin portion 18 relative to the laminated portion 20 is large, and the internal electrodes 12, 13 on the outside in the Z-axis direction are The curvature of the ends 12e, 13e may be greater. By curving the ends 12e and 13e of the internal electrodes 12 and 13, the distance between the ends 12e and 13e of the internal electrodes 12 and 13 adjacent to each other in the Z-axis direction becomes smaller, making it easier to cause insulation failure.
  • the inner layer internal electrodes 12a and 13a have a mutually common planar shape.
  • the inner layer internal electrodes 12a and 13a are configured in a rectangular shape, and the width dimension in the Y-axis direction is configured to be substantially constant along the X-axis direction.
  • the outer layer internal electrodes 12b and 13b have a mutually common planar shape.
  • the outer layer internal electrodes 12b and 13b are configured in a rectangular shape, and the width dimension in the Y-axis direction is configured to be substantially constant along the X-axis direction.
  • the outer layer internal electrodes 12b, 13b have a maximum width dimension D2 smaller than the minimum width dimension D1 of the inner layer internal electrodes 12a, 13a.
  • the minimum width dimension D1 of the inner layer internal electrodes 12a, 13a is the minimum width dimension along the Y-axis direction, which is the width direction, in the inner layer internal electrodes 12a, 13a.
  • the maximum width dimension D2 of the outer layer internal electrodes 12b, 13b is the minimum width dimension along the Y-axis direction, which is the width direction, in the outer layer internal electrodes 12b, 13b.
  • the maximum width dimension D2 of the outer layer internal electrodes 12b, 13b is smaller than the minimum width dimension D1 of the inner layer internal electrodes 12a, 13a, so that the end portions 12e, 13e may be spaced apart from the margin portion 18.
  • an electrode-free region F of the capacitor forming portion 16 is arranged between the end portions 12e, 13e of the outer layer internal electrodes 12b, 13b and the margin portion 18.
  • This electrode-free region F is composed of a laminate of ceramic layers 19 or a laminate of ceramic layers 19 and dielectric layers having a composition equivalent to that of the ceramic layers 19.
  • the concentration of the additive element in the electrode-free region F is lower than the concentration of the additive element in the margin portion 18, the amount of shrinkage of the electrode-free region F in the Z-axis direction due to firing is kept small compared to the margin portion 18. It will be done. Therefore, the ends 12e and 13e of the outer layer internal electrodes 12b and 13b that are in contact with the electrode-free region F are less likely to curve inward in the Z-axis direction. As a result, short circuit between adjacent outer layer internal electrodes 12b and 13b is suppressed, and insulation failure of multilayer ceramic capacitor 10 is suppressed.
  • the multilayer ceramic capacitor 10 according to the present embodiment, even when the margin portion 18 contracts due to the influence of the additive element, the inner electrodes 12e and 13e of the outer layer internal electrodes 12b and 13b can be moved inward in the Z-axis direction. curvature is suppressed, and insulation defects are suppressed. Therefore, the reliability of the multilayer ceramic capacitor 10 can be improved in the high-profile multilayer ceramic capacitor 10 that can realize a large capacity with a small mounting area.
  • the margin portion 18 should be sufficiently spaced from the ends 12e, 13e of the outer layer internal electrodes 12b, 13b. preferable. From this point of view, it is preferable that the distance in the width direction (Y-axis direction) between the end portions 12e, 13e of the outer layer internal electrodes 12b, 13b and the margin portion 18 is equal to or greater than the thickness dimension of the margin portion 18. More preferably, it is 1.5 times or more the thickness dimension. Note that the thickness dimension of the margin portion 18 is the maximum dimension in the width direction (Y-axis direction) of the margin portion 18 that covers the inner layer portion 16a.
  • the ends 12e, 13e of the outer layer internal electrodes 12b, 13b and the margin portion 18 The distance in the width direction (Y-axis direction) is preferably at most 5 times the thickness of the margin section 18 covering the inner layer section 16a, more preferably at most 3 times the thickness.
  • the maximum width dimension D2 of the outer layer internal electrodes 12b, 13b is set in the width direction (Y-axis direction) of the margin portion 18 covering the inner layer portion 16a. It is preferable that it is twice or more the thickness dimension.
  • the maximum width dimension D2 is set to 10% of the thickness dimension of the margin portion 18 covering the inner layer portion 16a. It is preferable that the amount is less than twice that.
  • the number of laminated outer layer internal electrodes 12b and 13b on one side in the Z-axis direction, that is, on one outer layer portion 16b, is set to , 13 is preferably 5% or more, and more preferably 10% or more of the number of laminated layers.
  • the number of layers of outer layer internal electrodes 12b, 13b in one outer layer portion 16b should be 25% or less of the number of layers of all internal electrodes 12, 13. is preferable, and more preferably 20% or less.
  • FIG. 6 is a flowchart showing a method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment.
  • 7A to 13 are diagrams showing the manufacturing process of the multilayer ceramic capacitor 10.
  • a method for manufacturing the multilayer ceramic capacitor 10 will be described with reference to these figures as appropriate.
  • Step S01 Ceramic sheet preparation
  • first and second inner layer ceramic sheets 101a and 102a are formed for forming the inner layer portion 16a of the capacitance forming portion 16
  • first and second inner layer ceramic sheets are formed for forming the pair of outer layer portions 16b of the capacitance forming portion 16.
  • Outer layer ceramic sheets 101b and 102b and cover ceramic sheet 103 for forming cover portion 17 are prepared.
  • the ceramic sheets 101a, 102a, 101b, 102b, and 103 are all configured as unfired dielectric green sheets containing dielectric ceramic as a main component.
  • the material of the ceramic sheet includes, for example, ceramic powder, organic compounds such as a binder and organic solvent, and other additives. Moreover, the ceramic sheet may contain the above-mentioned additive elements.
  • the ceramic sheets 101a, 102a, 101b, 102b, and 103 are formed into a sheet shape using, for example, a roll coater or a doctor blade.
  • FIG. 7A is a plan view of the first inner layer ceramic sheet 101a.
  • FIG. 7B is a plan view of the second inner layer ceramic sheet 102a.
  • FIG. 8A is a plan view of the first outer ceramic sheet 101b.
  • FIG. 8B is a plan view of the second outer layer ceramic sheet 102b.
  • FIG. 9 is a plan view of the cover ceramic sheet 103.
  • each ceramic sheet 101a, 102a, 101b, 102b, 103 is configured as a large sheet that is not separated into pieces.
  • a first cutting line Lx parallel to the X-axis and a second cutting line Ly parallel to the Y-axis are indicated by dashed lines as cutting lines when dividing each multilayer ceramic capacitor 10 into individual pieces. It is shown.
  • Unfired conductor patterns 112a, 113a corresponding to inner layer internal electrodes 12a, 13a are formed on the inner layer ceramic sheets 101a, 102a.
  • Unfired conductor patterns 112b and 113b corresponding to the outer layer internal electrodes 12b and 13b are formed on the outer layer ceramic sheets 101b and 102b.
  • No unfired conductor pattern is formed on the cover ceramic sheet 103 corresponding to the cover portion 17 where no internal electrode is provided.
  • the conductive patterns 112a, 113a, 112b, 113b are formed by applying conductive paste to the ceramic sheets 101a, 102a, 101b, 102b.
  • the method for applying the conductive paste can be arbitrarily selected from known techniques, and for example, a screen printing method or a gravure printing method can be used.
  • gaps in the X-axis direction along the cutting line Ly are formed at every other cutting line Ly.
  • the gaps between the conductor patterns 112a, 112b and the conductor patterns 113a, 113b are arranged alternately along the X-axis direction.
  • the conductor patterns 112a and 113a are formed continuously in the Y-axis direction, and are formed in a band shape along the Y-axis direction.
  • a gap is formed in the Y-axis direction along the cutting line Lx. This gap in the Y-axis direction forms an electrode-free region F.
  • Step S02 Lamination
  • a laminated sheet 104 is produced by laminating the ceramic sheets 101a, 102a, 101b, 102b, and 103 prepared in step S01 as shown in FIG.
  • the laminated sheet 104 is obtained by integrating the laminated ceramic sheets 101a, 102a, 101b, 102b, and 103 using hydrostatic pressure, uniaxial pressure, or the like.
  • inner layer ceramic sheets 101a and 102a are alternately laminated in the Z-axis direction at positions corresponding to the inner layer portion 16a of the capacitance forming portion 16. Furthermore, in the laminated sheet 104, outer layer ceramic sheets 101b and 102b are alternately laminated in the Z-axis direction at positions corresponding to the outer layer portions 16b of the capacitance forming portion 16.
  • Step S03 Cutting
  • the laminated sheet 104 obtained in step S02 is cut along cutting lines Lx and Ly, as shown in FIG. 11, to obtain an unfired laminated chip 120 corresponding to the laminated portion 20.
  • a cutting device equipped with a push cutting blade, a dicing device equipped with a rotary blade, or the like can be used.
  • FIGS. 12A, 12B, and 12C are schematic cross-sectional views each showing an example of step S03. 12A, FIG. 12B, and FIG. 12C show an example in which the laminated sheet 104 is cut using a cutting blade Q that is a push cutting blade.
  • the cutting blade Q is moved upward in the Z-axis direction and pulled out from the laminated sheet 104.
  • the laminated sheet 104 is separated into a plurality of laminated chips 120.
  • the laminated chip 120 is formed with a cut surface 120s substantially perpendicular to the Y-axis direction and a cut surface substantially perpendicular to the X-axis direction.
  • conductor patterns 112a and 113a corresponding to inner layer internal electrodes 12a and 13a are exposed from the cut surface 120s of the laminated chip 120.
  • the conductor patterns 112b and 113b corresponding to the outer layer internal electrodes 12b and 13b are not exposed from the cut surface 120s.
  • the margin portion 118 is formed, for example, by pasting a ceramic sheet or applying ceramic slurry.
  • the material of the margin portion 118 includes, for example, ceramic powder, the above-mentioned additive elements, organic compounds such as binders and organic solvents, and other additives.
  • the additive element is added to the margin portion 118 so as to have a higher concentration than the ceramic sheets 101a, 102a, 101b, 102b, and 103 forming the laminated chip 120.
  • the margin portion 18 is formed of a ceramic sheet. This will be explained below using FIGS. 13A and 13B.
  • one cut surface 120s of the laminated chip 120 and the ceramic sheet 118s are opposed to each other.
  • the ceramic sheet 118s is placed on the elastic body R.
  • the other cut surface 120s of the laminated chip 120 is held by a tape T2.
  • Step S05 Firing
  • the firing temperature in step S05 can be, for example, about 1000 to 1300° C. when a barium titanate (BaTiO 3 )-based material is used. Further, the firing can be performed, for example, under a reducing atmosphere or under a low oxygen partial pressure atmosphere.
  • Step S06 External electrode formation
  • the multilayer ceramic capacitor 10 shown in FIGS. 1 to 3 is manufactured by forming external electrodes 14 and 15 at both ends in the X-axis direction of the ceramic body 11 obtained in step S05.
  • the external electrodes 14 and 15 are formed by applying a conductive paste to the ceramic body 11 and baking it.
  • FIG. 14 is a side view of a circuit board 200 including the multilayer ceramic capacitor 10 according to this embodiment.
  • the circuit board 200 has a mounting board 210 on which the multilayer ceramic capacitor 10 is mounted.
  • the mounting board 210 includes a base material 211 that extends along the XY plane and has a mounting surface G perpendicular to the Z axis, and a pair of connection electrodes 212 provided on the mounting surface G.
  • vibration in the thickness direction may occur in the base material 211 of the mounting board 210 due to electrostriction repeatedly occurring in the multilayer ceramic capacitor 10 to which an alternating current voltage is applied.
  • noise may be generated from the base material 211, which is a phenomenon called "sound noise”.
  • an electrode absent region F exists outside the outer layer internal electrodes 12b and 13b in the Y-axis direction. Since no piezoelectric effect occurs in the electrode-free region F, in the multilayer ceramic capacitor 10, the amount of deformation of the ceramic body 11 due to electrostriction is suppressed. Therefore, in this embodiment, it is possible to suppress noise in the circuit board 200.
  • the multilayer ceramic capacitor 10 is prepared in a packaged state as a package 300 when being mounted on the mounting board 210.
  • 15 and 16 are diagrams showing the package 300.
  • FIG. 15 is a partial plan view of the package 300.
  • FIG. 16 is a cross-sectional view of the package 300 taken along line CC' in FIG. 15.
  • the top tape 320 is attached to the sealing surface P of the carrier tape 310 along the rows of the plurality of recesses 311, and the plurality of recesses 311 containing the plurality of multilayer ceramic capacitors 10 are collectively sealed by the top tape 320. It's covered. As a result, the plurality of multilayer ceramic capacitors 10 are held within the plurality of recesses 311.
  • the first main surface M1 of the ceramic body 11 facing upward in the Z-axis direction faces the top tape 320.
  • the second main surface M2 of the ceramic body 11 facing downward in the Z-axis direction faces the bottom surface of the recess 311.
  • the top tape 320 is peeled off from the sealing surface P of the carrier tape 310 along the Y-axis direction. Thereby, in the package 300, the plurality of recesses 311 in which the plurality of multilayer ceramic capacitors 10 are housed can be sequentially opened upward in the Z-axis direction.
  • the multilayer ceramic capacitor 10 housed in the open recess 110 is taken out with the first main surface M of the ceramic body 11 facing upward in the Z-axis direction being attracted to the tip of the suction nozzle of the mounting device.
  • the mounting apparatus moves the multilayer ceramic capacitor 10 onto the mounting surface G of the mounting board 210 by moving the suction nozzle.
  • the mounting device mounts the ceramic body with the second principal surface M2 of the ceramic body 11 facing the mounting surface G and with the external electrodes 14 and 15 aligned on the pair of connection electrodes 212 coated with solder paste.
  • the suction by the suction nozzle on the first main surface M1 of No. 11 is released. Thereby, the multilayer ceramic capacitor 10 is placed on the mounting surface G.
  • the solder paste is melted on the mounting board 210 on which the multilayer ceramic capacitor 10 is placed on the mounting surface G using a reflow oven or the like, and then hardened.
  • the external electrodes 14 and 15 of the multilayer ceramic capacitor 10 are connected to the pair of connection electrodes 212 of the mounting board 210 via the solder H, thereby obtaining the circuit board 200 shown in FIG. 14.
  • the multilayer ceramic capacitor 10 according to the second embodiment of the present invention differs from the multilayer ceramic capacitor 10 according to the first embodiment only in the configuration of internal electrodes 12 and 13, and is similar to the multilayer ceramic capacitor 10 according to the first embodiment. It has the appearance shown in FIG.
  • symbol is attached
  • FIG. 17 to 19 are diagrams showing a multilayer ceramic capacitor 10 according to a second embodiment of the present invention.
  • FIG. 17 is a longitudinal cross-sectional view of the multilayer ceramic capacitor 10 taken along line BB' in FIG.
  • FIG. 18 is a cross-sectional view of the multilayer ceramic capacitor 10 taken along line DD' in FIG.
  • FIG. 19 is a diagram showing the ceramic body 11 of the multilayer ceramic capacitor 10 partially exploded into ceramic layers 19. Note that FIG. 19 also shows the margin portion 18 adjacent to the ceramic layer 19.
  • the stacking direction of the internal electrodes 12 and 13 was parallel to the Z-axis, and the width direction of the internal electrodes 12 and 13 was parallel to the Y-axis.
  • the stacking direction is parallel to the Y axis
  • the leading direction of the internal electrodes 12, 13 is parallel to the X axis
  • the internal electrodes 12, 13 are drawn out in a direction parallel to the X axis.
  • the width direction of is parallel to the Z axis.
  • the internal electrodes 12 and 13 of the capacitor forming portion 16 are formed in a sheet shape extending along the XZ plane, and are alternately laminated with the ceramic layer 19 in the Y-axis direction.
  • the pair of cover parts 17 cover the capacitance forming part 16 from the Y-axis direction.
  • the margin section 18 is formed along the Y-axis direction and covers the laminated section 20 from the Z-axis direction.
  • the margin portion 18 contains an additive element consisting of at least one of Mg, Mn, Zr, Ti, Li, Mo, Nb, Cu, rare earth elements, or Sn at a higher concentration than the laminated portion 20. Contains in concentration.
  • the first and second internal electrodes 12 and 13 are arranged such that first and second inner layer internal electrodes 12a and 13a are located on the inside in the Y-axis direction, and first and second inner layer internal electrodes 12a and 13a are located on both outsides in the Y-axis direction.
  • the first and second outer layer internal electrodes 12b and 13b are configured to have the same structure.
  • the capacitance forming part 16 of this embodiment has an inner layer part 16a on the inside in the Y-axis direction where the inner layer internal electrodes 12a and 13a are stacked, and an outer layer part 16a on both sides in the Y-axis direction where the outer layer internal electrodes 12b and 13b are stacked. and a pair of outer layer portions 16b.
  • the outer layer internal electrodes 12b, 13b have a maximum width dimension D2 smaller than the minimum width dimension D1 of the inner layer internal electrodes 12a, 13a.
  • the capacitor forming portion 16 has an electrode-free region F disposed between the margin portion 18 and the ends 12e and 13e of the outer layer internal electrodes 12b and 13b in the Z-axis direction. .
  • the ends 12e and 13e of the outer layer internal electrodes 12b and 13b are difficult to bend in the Y-axis direction, resulting in poor insulation in the outer layer internal electrodes 12b and 13b. can be suppressed.
  • the total number of stacked internal electrodes 12 and 13 is smaller than in the first embodiment, where the stacking direction is parallel to the Z-axis.
  • the area of each internal electrode 12, 13 can be made larger than in the first embodiment. Thereby, a sufficient capacitance of the multilayer ceramic capacitor 10 can be ensured.
  • the maximum width dimension D2 of the outer layer internal electrodes 12b and 13b can be made larger than in the first embodiment. Therefore, the width and area of the end portions of the outer layer internal electrodes 12b and 13b on the end surfaces E1 and E2 can be sufficiently secured.
  • Method for manufacturing multilayer ceramic capacitor 10 Hereinafter, a method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment will be described.
  • the method for manufacturing the multilayer ceramic capacitor 10 according to this embodiment is performed according to the flowchart shown in FIG. However, in the manufacturing method of this embodiment, the planar shape of the conductor pattern, the number of laminated ceramic sheets, etc. are different from those of the first embodiment.
  • step S01 as shown in FIGS. 20A to 22, first and second inner layer ceramic sheets 101a and 102a for forming the inner layer portion 16a of the capacitance forming portion 16 and a pair of outer layer portions 16b of the capacitance forming portion 16 are formed.
  • First and second outer layer ceramic sheets 101b and 102b for forming the cover portion 17 and a cover ceramic sheet 103 for forming the cover portion 17 are prepared.
  • the ceramic sheets 101a, 102a, 101b, 102b, and 103 according to this embodiment extend not along the XY plane but along the XZ plane. For this reason, the ceramic sheets 101a, 102a, 101b, 102b, and 103 according to the present embodiment are made by stretching the shape of each ceramic sheet shown in FIGS. 7A to 9 in the Y-axis direction as a whole, and The configuration is as if the axis was changed to the Z axis.
  • the cutting lines used to separate each multilayer ceramic capacitor 10 into individual pieces include a first cutting line Lx parallel to the X-axis and a second cutting line Lz parallel to the Z-axis.
  • step S02 the ceramic sheets 101a, 102a, 101b, 102b, and 103 are laminated and crimped in the Y-axis direction to produce a laminated sheet 104.
  • the number of laminated ceramic sheets 101a, 102a, 101b, 102b, and 103 is appropriately set according to the dimension of the ceramic body 11 in the Y-axis direction, and is typically set to be smaller than in the first embodiment.
  • step S03 the unfired laminated chip 120 is obtained by cutting the laminated sheet 104 obtained in step S02 along the cutting lines Lx, Lz.
  • step S04 an unfired margin portion 118 is formed on the cut surface 120s substantially perpendicular to the Z-axis of the laminated chip 120 obtained in step S03. As a result, an unfired ceramic body 11 is produced.
  • step S05 firing
  • step S6 forming external electrodes
  • the main surfaces M1 and M2 have a higher flatness than the side surfaces S1 and S2, as described below. It can be.
  • the side surfaces S1 and S2 are formed by surfaces substantially perpendicular to the Y axis of the laminated sheet 104.
  • the ceramic sheets 101a, 102a, 101b, and 102b have regions in which conductive patterns 112a, 112b, 113a, and 113b are not formed. Therefore, steps and undulations due to the thickness of the conductive patterns 112a, 112b, 113a, and 113b are likely to be formed on a surface substantially perpendicular to the Y axis of the laminated sheet 104 in which these are laminated. In other words, the flatness of the side surfaces S1 and S2 tends to be low.
  • the main surfaces M1 and M2 are constituted by the margin portion 18.
  • the margin portion 18 is formed by pasting the ceramic sheet 118s on the cut surface 120s of the laminated chip 120 substantially perpendicular to the Z-axis. Since steps and undulations are less likely to be formed on the cut surface 120s and the ceramic sheet 118s, the main surfaces M1 and M2 can have higher flatness than the side surfaces S1 and S2.
  • main surfaces M1 and M2 face the mounting board 210 during mounting on the mounting board 210. Therefore, since the main surfaces M1 and M2 have high flatness, the posture of the multilayer ceramic capacitor 10 on the mounting board 210 can be stabilized. As a result, although the multilayer ceramic capacitor 10 is a tall type with a high center of gravity, it is suppressed from tilting on the mounting board 210. By suppressing the tilt of the multilayer ceramic capacitor 10, contact between the multilayer ceramic capacitor 10 and adjacent electronic components is suppressed, and it becomes possible to suppress defects such as short circuits.
  • the main surfaces M1 and M2 have high flatness, it is easy to adsorb the multilayer ceramic capacitor 10 from the package 300 provided with the multilayer ceramic capacitor 10 with a chip mounter, as shown in FIG. become.
  • the suction nozzle of the chip mounter If there are steps or undulations on the first main surface M1, it becomes difficult for the suction nozzle of the chip mounter to stably adsorb the first main surface M1.
  • the main surfaces M1 and M2 have high flatness, so that the suction nozzle can stably adsorb the first main surface M1. Therefore, in the multilayer ceramic capacitor 10, it is possible to effectively suppress suction failure during mounting.
  • the cross-sectional view of FIG. 24A shows an example in which the first principal surface M1 is the surface to be measured.
  • the cross-sectional view of FIG. 24B shows an example in which the first side surface S1 is the surface to be measured.
  • a cross section that is perpendicular to the first main surface M1 and parallel to the XZ plane that equally divides the first main surface M1 into two is exposed.
  • a second virtual line L2 having an interval of 1% (T*0.01) of the dimension T is defined.
  • the distance between two points where the second virtual line L2 and the first main surface M1 intersect is measured as the dimension D3 of the flat area of the first main surface M1. Note that the dimension D3 on the second main surface M2 is also measured in the same manner.
  • a cross section that is perpendicular to the first side surface S1 and parallel to the XY plane that equally divides the first side surface S1 into two is exposed.
  • a fourth virtual line L4 having an interval of 1% of T (T*0.01) is defined. Then, the distance between two points where the fourth virtual line L4 and the first side surface S1 intersect is measured as the dimension D4 of the flat area of the first side surface S1. Note that the dimension D4 on the second side surface S2 is also measured in the same manner.
  • the average value of the dimension D3 on the main surfaces M1 and M2 and the average value of the dimension D4 on the side surfaces S1 and S2 are calculated.
  • the average value of the calculated dimension D3 and the average value of the dimension D4 are compared, and if the average value of the dimension D3 is larger than the average value of the dimension D4, the main surfaces M1 and M2 are higher and flat than the side surfaces S1 and S2. It can be determined that it has a certain degree.
  • the multilayer ceramic capacitor 10 according to the present embodiment can effectively suppress noise in the circuit board 200, as described below.
  • the ceramic body 11 of this embodiment has an electrode-free region F as in the first embodiment, and in addition, the number of stacked internal electrodes 12 and 13 can be reduced. Therefore, in the present embodiment, the amount of deformation due to electrostriction in the ceramic body 11 can be suppressed to a smaller value, and the noise in the circuit board 200 can be suppressed more effectively.
  • Example 1 of the present invention a sample of the multilayer ceramic capacitor 10 according to the first embodiment described above was manufactured. Furthermore, as Example 2 of the present invention, a sample of the multilayer ceramic capacitor 10 according to the second embodiment described above was manufactured. As a comparative example of the present invention, a sample of a multilayer ceramic capacitor 10A shown in FIG. 5 was manufactured. 100 samples each of Examples 1 and 2 and Comparative Example were produced.
  • Example 3 of the present invention a sample of the multilayer ceramic capacitor 10 according to the above-described first embodiment was manufactured. Furthermore, as Example 4 of the present invention, a sample of the multilayer ceramic capacitor 10 according to the second embodiment described above was manufactured. 100 samples for each of Examples 3 and 4 were produced.
  • the dimension L in the X-axis direction is 0.6 mm
  • the dimension W in the Y-axis direction is 0.3 mm
  • the dimension T in the Z-axis direction is 0.5 mm.
  • the thickness of each cover portion 17 was 25 ⁇ m
  • the thickness of each margin portion 18 was 20 ⁇ m
  • the thickness of each internal electrode 12, 13 and each ceramic layer 19 was 0 ⁇ m. .5 ⁇ m.
  • the dimension L in the X-axis direction was 0.6 mm
  • the dimension W in the Y-axis direction was 0.3 mm
  • the dimension T in the Z-axis direction was 0.4 mm.
  • the thickness of each cover portion 17 is 25 ⁇ m
  • the thickness of each margin portion 18 is 20 ⁇ m
  • the thickness of each internal electrode 12, 13 and each ceramic layer 19 is 0.5 ⁇ m. did.
  • the minimum width dimension D1 of the inner layer internal electrodes 12a and 13a was 260 ⁇ m, and the maximum width dimension D2 of the outer layer internal electrodes 12b and 13b was 200 ⁇ m. Further, in the sample according to Example 1, the total number of stacked internal electrodes 12 and 13 was 450 layers. The number of layers of outer layer internal electrodes 12b, 13b in each outer layer portion 16b was 50 layers, and the number of layered inner layer internal electrodes 12a, 13a in each inner layer portion 16a was 350 layers.
  • the minimum width dimension D1 of the inner layer internal electrodes 12a and 13a was 460 ⁇ m, and the maximum width dimension D2 of the outer layer internal electrodes 12b and 13b was 400 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 250 layers.
  • the number of stacked outer layer internal electrodes 12b, 13b in each outer layer portion 16b was 50 layers, and the number of stacked inner layer internal electrodes 12a, 13a in each inner layer portion 16a was 150 layers.
  • the width dimension of all internal electrodes 12 and 13 was 260 ⁇ m, and the total number of stacked internal electrodes 12 and 13 was 450 layers.
  • the minimum width dimension D1 of the inner layer internal electrodes 12a and 13a was 260 ⁇ m, and the maximum width dimension D2 of the outer layer internal electrodes 12b and 13b was 200 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 350 layers.
  • the number of layers of outer layer internal electrodes 12b, 13b in each outer layer portion 16b was 50 layers, and the number of layers of inner layer internal electrodes 12a, 13a in each inner layer portion 16a was 250 layers.
  • the minimum width dimension D1 of the inner layer internal electrodes 12a and 13a was 360 ⁇ m, and the maximum width dimension D2 of the outer layer internal electrodes 12b and 13b was 300 ⁇ m.
  • the total number of stacked internal electrodes 12 and 13 was 250 layers.
  • the number of stacked outer layer internal electrodes 12b, 13b in each outer layer portion 16b was 50 layers, and the number of stacked inner layer internal electrodes 12a, 13a in each inner layer portion 16a was 150 layers.
  • any one of Mg, Mn, Zr, rare earth elements (Y, Dy, Ho), and Sn was added to the ceramic sheet constituting the laminated portion 20 (laminated sheet 104). It was added to the ceramic sheet 118s constituting the margin section 18 so as to have a higher concentration.
  • Example 2 the capacitance of 100 samples of each of Examples 1 and 2 was measured under the conditions of 1 kHz and 0.5 Vrms. Then, for each of Examples 1 and 2, calculate the maximum and minimum values with respect to the average value of capacitance, and check whether the maximum and minimum values are within ⁇ 5% or ⁇ 10% of the average value. It was confirmed. In Example 2, the maximum and minimum capacitance values were within ⁇ 5% of the average value. On the other hand, in Example 1, although the maximum and minimum values of capacitance fell within ⁇ 10% of the average value, they did not fall within ⁇ 5%.
  • Example 2 was able to suppress variations in capacitance more than the sample of Example 1. The reason for this is presumed to be that poor connection between the external electrodes 14 and 15 and the internal electrodes 12 and 13 is suppressed in the sample of Example 2.
  • Example 4 the capacitance of 100 samples of each of Examples 3 and 4 was measured under the conditions of 1 kHz and 0.5 Vrms. Then, for each of Examples 3 and 4, calculate the maximum and minimum values with respect to the average value of capacitance, and check whether the maximum and minimum values are within ⁇ 5% or ⁇ 10% of the average value. It was confirmed. In Example 4, the maximum and minimum capacitance values were within ⁇ 5% of the average value. On the other hand, in Example 3, although the maximum and minimum capacitance values fell within ⁇ 10% of the average value, they did not fall within ⁇ 5%.
  • the area of the internal electrodes 12, 13 exposed at the end surfaces E1, E2 is a factor that greatly contributes to the occurrence of poor connection between the external electrodes 14, 15 and the internal electrodes 12, 13.
  • the thickness is 0.5 ⁇ m and the width dimension is 400 ⁇ m, so the area is 200 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width dimension is 460 ⁇ m, so the area is 230 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width dimension is 200 ⁇ m, so the area is 100 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width dimension is 260 ⁇ m, so the area is 130 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width dimension is 300 ⁇ m, so the area is 150 ⁇ m 2 multiplied by these. Further, in the inner layer internal electrodes 12a and 13a of Example 4, the thickness is 0.5 ⁇ m and the width dimension is 360 ⁇ m, so the area is 180 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width dimension is 200 ⁇ m, so the area is 100 ⁇ m 2 multiplied by these.
  • the thickness is 0.5 ⁇ m and the width dimension is 260 ⁇ m, so the area is 130 ⁇ m 2 multiplied by these.
  • the areas of the internal electrodes 12 and 13 exposed at the end surfaces E1 and E2 are increased by more than 1.3 times compared to the sample of Example 3. It is easy to stably connect to the external electrodes 14 and 15. As a result, it is presumed that in the sample of Example 4, variation in capacitance was suppressed more than in the sample of Example 3.
  • the shapes of the internal electrodes 12 and 13 are not limited to rectangular shapes, and can be changed within the scope of the present invention.
  • the internal electrodes 12 and 13 may include electrode main bodies located in opposing regions and lead-out parts extending from the electrode main body towards the end faces E1 and E2, and the width dimension of the lead-out parts is It may be smaller than the width of the section.
  • the maximum width dimension D2 of the outer layer internal electrodes 12b, 13b is configured to be smaller than the minimum width dimension D1 of the inner layer internal electrodes 12a, 13a.
  • the first main surface M1 and the second main surface M2 of the ceramic body 11 may be opposite to each other. That is, in the circuit board 200 shown in FIG. 14 and the ceramic body 11 of the multilayer ceramic capacitor 10 in the package 300 shown in FIG. It may face upward in the axial direction.

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Abstract

積層セラミックコンデンサは、第１軸方向の寸法が第２軸方向の寸法の１．５倍以上であり、セラミック素体と、一対の外部電極と、を具備する。セラミック素体は、第１軸又は第２軸に平行な積層方向に沿ってセラミック層と交互に積層された複数の内部電極を有する積層部と、内部電極の幅方向から積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を積層部よりも高い濃度で含む一対のマージン部と、を有する。複数の内部電極は、複数の内層内部電極と、内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。

Description

積層セラミックコンデンサ、包装体、及び回路基板
　本発明は、高背型の積層セラミックコンデンサに関する。
　近年、携帯情報端末等の電子機器の小型化が進み、回路基板上での積層セラミックコンデンサの実装面積は制限されている。その一方で、積層セラミックコンデンサのさらなる大容量化が求められている。
　積層セラミックコンデンサの大容量化を実現するため、内部電極が側面に露出する構成のグリーンチップを形成し、この側面に側面用セラミックグリーンシートを貼り付けて、セラミック保護層を形成する技術が知られている（特許文献１）。このような技術では、内部電極が積層されたグリーンチップは静水圧プレス等の手段によって圧着されているのに対し、セラミックグリーンシートからなるセラミック保護層は圧着されていない。このため、焼成後において、セラミック保護層の密度がグリーンチップの焼成体（積層部）の密度よりも小さくなりやすい。加えて、側面用セラミックグリーンシートは、グリーンチップへの接着性を向上させるため、バインダ等の有機化合物を多く含有し得る。これにより、セラミック保護層と積層部との密度差がさらに大きくなり得る。
　このような課題に対して、例えば、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素等の添加により、セラミック保護層を緻密化する技術が知られている（特許文献２）。あるいは、さらなるセラミック保護層の薄化と信頼性の両立のため、側面用セラミックグリーンシートにＳｎを添加する技術も知られている（特許文献３）。
特開２０１２－２０９５３９号公報 特開２０１７－０３８０３６号公報 特開２０２１－０４４５３３号公報
　一方で、側面用セラミックグリーンシートにＭｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、Ｓｎといった元素を添加した場合、セラミック保護層の焼結性が高まり、焼成によりセラミック保護層が収縮しやすくなる。これにより、セラミック保護層に接する内部電極の端部が積層方向の内側に向かって湾曲し、内部電極の端部間が接触しやすくなる。この結果、積層セラミックコンデンサの絶縁抵抗が低下し得る。このような内部電極の端部の湾曲による絶縁抵抗の低下は、内部電極の積層数の多い高背型の構成においてより顕著となる。
　以上のような事情に鑑み、本発明の目的は、高背型の構成において絶縁抵抗の低下を抑制可能な積層セラミックコンデンサ、包装体、及び回路基板を提供することにある。
　上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有する。
　前記複数の内部電極は、
　前記積層方向の内側に位置する複数の内層内部電極と、
　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。
　本発明の他の形態に係る積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有する。
　前記複数の内部電極は、
　前記積層方向の内側に位置する複数の内層内部電極と、
　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。
　上記構成では、外層内部電極の最大幅寸法が内層内部電極の最小幅寸法よりも小さいため、外層内部電極の幅方向における端部がマージン部から離間し得る。これにより、マージン部が焼成時に添加元素の影響で積層方向に収縮した場合でも、外層内部電極の当該端部が、マージン部の収縮に伴って積層方向内側に湾曲することが抑制される。したがって、外層内部電極の端部におけるショートが抑制され、積層セラミックコンデンサの絶縁不良が抑制される。
　例えば、前記外層内部電極の前記最大幅寸法は、前記マージン部の厚さ寸法の２倍以上であってもよい。
　また例えば、前記外層内部電極の前記最大幅寸法は、前記マージン部の厚さ寸法の１０倍以下であってもよい。
　例えば、前記外層内部電極の前記幅方向における端部と、前記マージン部との前記幅方向における距離は、前記マージン部の厚さ寸法以上であってもよい。
　また例えば、前記外層内部電極の前記幅方向における端部と、前記マージン部との前記幅方向における距離は、前記マージン部の厚さ寸法の５倍以下であってもよい。
　例えば、前記積層方向における一方の側の前記外層内部電極の積層数は、全ての前記内部電極の積層数の５％以上２５％以下であってもよい。
　また、前記積層方向は、前記第２軸に平行であり、
　前記内部電極の前記幅方向は、前記第１軸に平行であってもよい。
　この構成では、内部電極の幅方向が第２軸に平行である場合と比較して、内部電極の断面積を大きくすることができる。これにより、端面において内部電極の露出する面積を大きくすることができ、内部電極と外部電極との接続不良を抑制することができる。
　この場合、前記主面は、前記側面よりも高い平坦度を有していてもよい。
　これにより、実装面に対向する主面の平坦度を高めることができ、積層セラミックコンデンサの実装安定性を高めることができる。
　本発明の他の形態に係る包装体は、積層セラミックコンデンサと、キャリアテープと、トップテープと、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有する。
　前記複数の内部電極は、
　前記積層方向の内側に位置する複数の内層内部電極と、
　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。
　前記キャリアテープは、前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有する。
　前記トップテープは、前記シール面に貼り付けられ、前記凹部を覆う。
　本発明の他の形態に係る包装体は、積層セラミックコンデンサと、キャリアテープと、トップテープと、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装される。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有する。
　前記複数の内部電極は、
　前記積層方向の内側に位置する複数の内層内部電極と、
　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。
　前記キャリアテープは、前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有する。
　前記トップテープは、前記シール面に貼り付けられ、前記凹部を覆う。
　本発明の他の形態に係る回路基板は、積層セラミックコンデンサと、実装基板と、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上である。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有する。
　前記複数の内部電極は、
　前記積層方向の内側に位置する複数の内層内部電極と、
　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。
　前記実装基板は、前記第１軸に垂直な実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する。
　本発明の他の形態に係る回路基板は、積層セラミックコンデンサと、実装基板と、を具備する。
　前記積層セラミックコンデンサは、第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上である。
　前記積層セラミックコンデンサは、セラミック素体と、一対の外部電極と、を具備する。
　前記セラミック素体は、前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有する。
　前記一対の外部電極は、前記一対の端面を被覆する。
　前記セラミック素体は、さらに、
　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有する。
　前記複数の内部電極は、
　前記積層方向の内側に位置する複数の内層内部電極と、
　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される。
　前記実装基板は、前記第１軸に垂直な実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する。
　以上のように、本発明によれば、高背型の構成において絶縁抵抗の低下を抑制可能な積層セラミックコンデンサ、包装体、及び回路基板を提供することができる。
図１は、本発明の第１実施形態に係る積層セラミックコンデンサの斜視図である。 図２は、上記積層セラミックコンデンサの図１のＡ－Ａ’線に沿った断面図である。 図３は、上記積層セラミックコンデンサの図１のＢ－Ｂ’線に沿った断面図である。 図４は、上記積層セラミックコンデンサのセラミック素体を部分的に分解して示す図である。 図５は、上記実施形態の比較例に係る積層セラミックコンデンサの断面図であり、図３と同様の断面を示す図である。 図６は、上記積層セラミックコンデンサの製造方法を示すフローチャートである。 図７Ａ及び図７Ｂは、それぞれステップＳ０１で準備されるセラミックシートの平面図である。 図８Ａ及び図８Ｂは、ステップＳ０１で準備されるセラミックシートの平面図である。 図９は、ステップＳ０１で準備されるセラミックシートの平面図である。 図１０は、ステップＳ０２を示す模式図である。 図１１は、ステップＳ０３を示す平面図である。 図１２Ａ、図１２Ｂ及び図１２Ｃは、それぞれステップＳ０３を示す断面図である。 図１３Ａ及び図１３Ｂは、それぞれステップＳ０４を示す断面図である。 図１４は、上記積層セラミックコンデンサを含む回路基板の側面図である。 図１５は、上記積層セラミックコンデンサの包装体の部分平面図である。 図１６は、上記包装体の図１５のＣ－Ｃ’線に沿った断面図である。 図１７は、本発明の第２実施形態に係る積層セラミックコンデンサの図１のＢ－Ｂ’線に沿った断面図である。 図１８は、上記積層セラミックコンデンサの図１のＤ－Ｄ’線に沿った断面図である。 図１９は、上記積層セラミックコンデンサのセラミック素体を部分的に分解して示す図である。 図２０Ａ及び図２０Ｂは、それぞれ上記積層セラミックコンデンサの製造方法のステップＳ０１で準備されるセラミックシートの平面図である。 図２１Ａ及び図２１Ｂは、それぞれ上記積層セラミックコンデンサの製造方法のステップＳ０１で準備されるセラミックシートの平面図である。 図２２は、上記積層セラミックコンデンサの製造方法のステップＳ０１で準備されるセラミックシートの平面図である。 図２３は、上記積層セラミックコンデンサの製造方法のステップＳ０２を示す模式図である。 図２４Ａ及び図２４Ｂは、それぞれ上記積層セラミックコンデンサの主面及び側面の平坦度の算出方法を説明する部分断面図であり、図２４Ａは主面の中央部の断面を示す図であり、図２４Ｂは側面の中央部の断面を示す図である。
　以下、図面を参照しながら、本発明の実施形態に係る積層セラミックコンデンサ１０について説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、積層セラミックコンデンサ１０に対して固定された固定座標系を規定する。
＜第１実施形態＞
［積層セラミックコンデンサ１０の構成］
　図１～図３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ’線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ’線に沿った断面図である。
　図２，３は、積層セラミックコンデンサ１０の中央部を含む領域の縦断面を示している。具体的に、図２は、積層セラミックコンデンサ１０におけるＹ軸方向の中央部のＸ－Ｚ平面に沿った断面を示している。図３は、積層セラミックコンデンサ１０におけるＸ軸方向の中央部のＹ－Ｚ平面に沿った断面を示している。
　積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５と、を備える。セラミック素体１１は、Ｚ軸と直交する第１及び第２主面Ｍ１，Ｍ２と、Ｘ軸と直交する第１及び第２端面Ｅ１，Ｅ２と、Ｙ軸と直交する第１及び第２側面Ｓ１，Ｓ２と、を有する６面体として構成される。なお、「６面体」とは、実質的に６面体状であればよく、例えばセラミック素体１１の各面を接続する稜部が丸みを帯びていてもよい。
　セラミック素体１１の主面Ｍ１，Ｍ２、端面Ｅ１，Ｅ２、及び側面Ｓ１，Ｓ２はいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。
　積層セラミックコンデンサ１０は、Ｚ軸方向の寸法ＴがＹ軸方向の寸法Ｗの１．５倍以上と大きい高背型である。積層セラミックコンデンサ１０では、高さに相当する寸法Ｔを大きくすることで大容量化が図られている。これにより、積層セラミックコンデンサ１０は、Ｙ軸方向に制限された実装スペースに実装可能となる。
　積層セラミックコンデンサ１０は、Ｚ軸方向の寸法ＴがＹ軸方向寸法Ｗの１．３倍以上の高背型であってもよい。
　また、積層セラミックコンデンサ１０では、セラミック素体１１のＸ軸方向の寸法Ｌが、寸法Ｗよりも大きければよく、寸法Ｔよりも小さくてもよい。積層セラミックコンデンサ１０では、上記の条件を満たす範囲内においてセラミック素体１１の寸法Ｔ，Ｗ，Ｌを任意に決定可能である。
　具体的に、積層セラミックコンデンサ１０では、例えば、寸法Ｌを０．２ｍｍ以上１．２ｍｍ以下とすることができ、寸法Ｗを０．１ｍｍ以上０．７ｍｍとすることができ、寸法Ｔを０．１５ｍｍ以上１．０ｍｍ以下とすることができる。寸法Ｔ，Ｗ，Ｌは、いずれも、積層セラミックコンデンサ１０の各方向における最大寸法とする。
　また、以下の説明において、「Ｚ軸方向内側」とは、積層セラミックコンデンサ１０をＺ軸方向に２等分する仮想的なＸ－Ｙ平面に近い側をいい、「Ｚ軸方向外側」とは、上記仮想的なＸ－Ｙ平面から遠い側をいう。同様に、「Ｙ軸方向内側」とは、積層セラミックコンデンサ１０をＹ軸方向に２等分する仮想的なＸ－Ｚ平面に近い側をいい、「Ｙ軸方向外側」とは、上記仮想的なＸ－Ｚ平面から遠い側をいう。
　外部電極１４，１５はそれぞれ、セラミック素体１１の端面Ｅ１，Ｅ２を被覆している。さらに、本実施形態において、外部電極１４，１５はそれぞれ、端面Ｅ１，Ｅ２から主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に延出している。これにより、外部電極１４，１５では、Ｘ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。なお、外部電極１４，１５の形状は、図１に示す例に限定されない。
　外部電極１４，１５は、金属材料を主成分として含む。外部電極１４，１５を構成する金属材料としては、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。なお、本実施形態で主成分とは、最も含有割合の高い成分を言うものとする。
　セラミック素体１１は、積層部２０と、一対のマージン部１８と、を有する。積層部２０は、容量形成部１６と、一対のカバー部１７と、を有する。容量形成部１６は、Ｚ軸方向に沿って複数のセラミック層１９と交互に積層された複数の第１及び第２内部電極１２，１３を含む。本実施形態において、内部電極１２，１３及びセラミック層１９は、それぞれ、Ｘ－Ｙ平面に沿って延びるシート状に構成される。
　内部電極１２，１３は、Ｚ軸方向に沿って交互に配置されている。内部電極１２，１３は、Ｘ軸及びＹ軸方向の中央の対向領域において相互にＺ軸方向に対向している。第１内部電極１２は、対向領域から第１端面Ｅ１に引き出され、第１外部電極１４に接続されている。第２内部電極１３は、対向領域から第２端面Ｅ２に引き出され、第２外部電極１５に接続されている。
　ここで、内部電極１２，１３の積層されている方向を「積層方向」、内部電極１２、１３の引き出される方向を「引出方向」、積層方向及び引出方向に直交する方向を「（内部電極１２，１３の）幅方向」と定義する。本実施形態において、積層方向はＺ軸に平行な方向であり、引出方向はＸ軸に平行な方向であり、幅方向はＹ軸に平行な方向である。
　なお、本実施形態では、容量形成部１６の内層部１６ａと外層部１６ｂとで、内部電極１２，１３のＹ軸方向（幅方向）における幅寸法が異なる。この詳細な構成については、後述する。
　内部電極１２，１３は、金属材料を主成分として含む。当該金属材料としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの合金などが挙げられる。
　このような構成により、積層セラミックコンデンサ１０では、外部電極１４，１５間に電圧が印加されると、対向領域において内部電極１２，１３間の複数のセラミック層１９に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１４，１５間の電圧に応じた電荷が蓄えられる。
　積層部２０では、内部電極１２，１３間の各セラミック層１９の静電容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。高誘電率の誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の材料が挙げられる。
　なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。さらに、積層部２０は、誘電体セラミックスの他、後述する添加元素を含んでいてもよい。
　一対のカバー部１７は、積層方向であるＺ軸方向の両側から容量形成部１６を被覆する。カバー部１７は、例えば、Ｘ－Ｙ平面に沿って延びるセラミックシートの積層体により構成される。カバー部１７を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層１９と同様の組成系であることが好ましい。
　一対のマージン部１８は、Ｚ軸方向に沿って形成され、Ｙ軸方向から積層部２０を覆う。マージン部１８は、後述するように、積層部２０のＹ軸に垂直な面に後付けされる。例えば、マージン部１８は、セラミックシートにより形成され、Ｘ－Ｚ平面に沿って延びるシート状に構成される。マージン部１８を構成する誘電体セラミックスは、内部応力の抑制等の観点から、セラミック層１９と同様の組成系であることが好ましい。
　積層部２０は、製造過程において、積層方向であるＺ軸方向から圧着され、一体化される。これに対し、後付けされたマージン部１８は、圧着される工程を経ていないため、積層部２０よりも緻密性が低くなり得る。また、マージン部１８を形成する材料には、積層部２０に対する接着性を高めるため、バインダ等の有機化合物が多く添加され得る。これにより、当該材料における誘電体セラミックスの含有割合が低下するため、焼成後のマージン部１８の緻密性がさらに低くなり得る。マージン部１８の緻密性が低い場合、耐湿性や耐衝撃性、耐クラック性が低下し、積層セラミックコンデンサ１０の信頼性が低下し得る。
　そこで、マージン部１８は、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、リチウム（Ｌｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、銅（Ｃｕ）、希土類元素、又は錫（Ｓｎ）の少なくとも一つからなる添加元素を、積層部２０よりも高い濃度で含む。つまり、マージン部１８における添加元素の濃度は、セラミック層１９及びカバー部１７の添加元素の濃度よりも高い。希土類元素としては、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホロミウム（Ｈｏ）、イットリウム（Ｙ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、スカンジウム（Ｓｃ）等が挙げられる。マージン部１８に含まれる添加元素は、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎのうちの一つの元素であってもよいし、これらのうちの複数の元素を含んでいてもよい。また、添加元素の濃度とは、添加元素の合計の濃度をいうものとする。
　Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素又はＳｎをマージン部１８に多く添加することで、マージン部１８の焼結を促進し、マージン部１８を緻密化させることができる。これにより、マージン部１８の緻密性を高め、マージン部１８の耐湿性や耐衝撃性、耐クラック性を高めることができる。
　一方で、全ての内部電極がＹ軸方向において略同一の幅寸法を有する一般的な高背型の積層セラミックコンデンサでは、マージン部に積層部よりも多くの添加元素を添加した場合、絶縁不良が生じることがあった。以下、本実施形態の比較例に係る積層セラミックコンデンサ１０Ａを例に挙げて説明する。
　図５は、本実施形態の比較例に係る、高背型の積層セラミックコンデンサ１０Ａを示す縦断面図である。積層セラミックコンデンサ１０Ａでは、全ての内部電極１２，１３がＹ軸方向において略同一の幅寸法を有する。また、積層セラミックコンデンサ１０Ａのセラミック素体１１Ａの各部における組成は、本実施形態の積層セラミックコンデンサ１０と同等とする。
　この積層セラミックコンデンサ１０Ａでは、添加元素の影響により、焼成時にマージン部１８の焼結が促進され、マージン部１８が積層部２０に対してＺ軸方向に収縮し得る。このため、内部電極１２，１３のＹ軸方向における端部１２ｅ，１３ｅは、マージン部１８の収縮に伴って、Ｚ軸方向内側に湾曲しやすくなる。さらに、マージン部１８は、Ｚ軸方向外側から中央部に向かって収縮するため、Ｚ軸方向外側に向かうに従い、内部電極１２，１３の端部１２ｅ，１３ｅの湾曲が大きくなり得る。
　加えて、内部電極１２，１３の積層数の多い高背型のセラミック素体１１Ａでは、積層部２０に対するマージン部１８の相対的な収縮量が大きくなり、Ｚ軸方向外側における内部電極１２，１３の端部１２ｅ，１３ｅの湾曲がより大きくなり得る。内部電極１２，１３の端部１２ｅ，１３ｅが湾曲することで、Ｚ軸方向に隣り合う内部電極１２，１３の端部１２ｅ，１３ｅ間の距離が小さくなり、絶縁不良が生じやすくなる。
　これに対し、本実施形態では、図３に示すように、内部電極１２，１３の端部１２ｅ，１３ｅの湾曲による絶縁不良を抑制するため、容量形成部１６の外層部１６ｂにおける内部電極１２，１３の幅寸法を小さくする。以下、容量形成部１６の詳細な構成について説明する。
　図４は、内部電極１２，１３がそれぞれ形成されたセラミック層１９を１層ずつ示す図である。なお、図４には、セラミック層１９に隣接するマージン部１８も示している。
　図３及び図４に示すように、第１及び第２内部電極１２，１３は、Ｚ軸方向内側に位置する第１及び第２内層内部電極１２ａ，１３ａと、Ｚ軸方向の両外側に位置する第１及び第２外層内部電極１２ｂ，１３ｂと、から構成される。内部電極１２，１３では、内層内部電極１２ａ，１３ａと外層内部電極１２ｂ，１３ｂとで形状が異なる。
　また、図３に示すように、本実施形態の容量形成部１６は、内層内部電極１２ａ，１３ａが積層されたＺ軸方向内側の内層部１６ａと、外層内部電極１２ｂ，１３ｂが積層されたＺ軸方向の両外側の一対の外層部１６ｂと、に区分される。つまり、容量形成部１６では、一対の外層部１６ｂが一対のカバー部１７に隣接し、内層部１６ａが一対の外層部１６ｂの間に位置する。
　図４に示す例において、内層内部電極１２ａ，１３ａは、相互に共通の平面形状を有する。つまり、図４に示す第１内層内部電極１２ａと第２内層内部電極１３ａとでは、セラミック層１９のＸ軸方向の中心を通るＹ軸に平行な中心軸について相互に反転させた位置関係となっている。図４に示す例において、内層内部電極１２ａ，１３ａは矩形状に構成され、Ｙ軸方向における幅寸法がＸ軸方向に沿って略一定に構成される。
　図４に示す例において、外層内部電極１２ｂ，１３ｂは、相互に共通の平面形状を有する。つまり、図４に示す第１外層内部電極１２ｂと第２外層内部電極１３ｂとでは、セラミック層１９のＸ軸方向の中心を通るＹ軸に平行な中心軸について相互に反転させた位置関係となっている。図４に示す例において、外層内部電極１２ｂ，１３ｂは矩形状に構成され、Ｙ軸方向における幅寸法がＸ軸方向に沿って略一定に構成される。
　図４に示すように、外層内部電極１２ｂ，１３ｂは、内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１よりも小さい最大幅寸法Ｄ２を有する。内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１は、内層内部電極１２ａ，１３ａにおいて、幅方向であるＹ軸方向に沿った最小の幅寸法である。外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２は、外層内部電極１２ｂ，１３ｂにおいて、幅方向であるＹ軸方向に沿った最小の幅寸法である。
　図３及び図４に示すように、外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２が内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１よりも小さいことで、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅがマージン部１８から離間し得る。そして、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅとマージン部１８との間には、容量形成部１６の電極不存在領域Ｆが配置される。この電極不存在領域Ｆは、セラミック層１９の積層体、又はセラミック層１９及びそれと同等の組成の誘電体層の積層体で構成される。
　電極不存在領域Ｆの添加元素の濃度は、マージン部１８の添加元素の濃度よりも低いため、焼成による電極不存在領域ＦのＺ軸方向の収縮量は、マージン部１８と比較して小さく抑えられる。したがって、電極不存在領域Ｆに接する外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅは、Ｚ軸方向内側へ湾曲しにくくなる。この結果、隣接する外層内部電極１２ｂ，１３ｂ間のショートが抑制され、積層セラミックコンデンサ１０の絶縁不良が抑制される。
　このように、本実施形態に係る積層セラミックコンデンサ１０によれば、添加元素の影響によってマージン部１８が収縮した場合にも、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅのＺ軸方向内側への湾曲が抑制され、絶縁不良が抑制される。したがって、狭い実装面積で大容量を実現できる高背型の積層セラミックコンデンサ１０において、積層セラミックコンデンサ１０の信頼性を向上させることができる。
　さらに、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅの湾曲をより確実に防止するため、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅとマージン部１８とが十分に離間していることが好ましい。このような観点から、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅとマージン部１８との幅方向（Ｙ軸方向）における距離は、マージン部１８の厚さ寸法以上であることが好ましく、当該厚さ寸法の１．５倍以上がより好ましい。なお、マージン部１８の厚さ寸法は、内層部１６ａを覆っているマージン部１８の幅方向（Ｙ軸方向）における最大寸法とする。
　一方で、外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２を確保して、外層内部電極１２ｂ，１３ｂの有効面積を拡大する観点から、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅとマージン部１８との幅方向（Ｙ軸方向）における距離は、内層部１６ａを覆っているマージン部１８の厚さ寸法の５倍以下であることが好ましく、当該厚さ寸法の３倍以下がより好ましい。
　同様に、外層内部電極１２ｂ，１３ｂの有効面積を拡大する観点から、外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２は、内層部１６ａを覆っているマージン部１８の幅方向（Ｙ軸方向）における厚さ寸法の２倍以上であることが好ましい。
　また、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅとマージン部１８との距離を十分確保する観点から、最大幅寸法Ｄ２は、内層部１６ａを覆っているマージン部１８の厚さ寸法の１０倍以下であることが好ましい。
　また、積層セラミックコンデンサ１０の絶縁不良をより効果的に抑制する観点から、Ｚ軸方向における一方の側、つまり一つの外層部１６ｂにおける外層内部電極１２ｂ，１３ｂの積層数は、全ての内部電極１２，１３の積層数の５％以上であることが好ましく、１０％以上であることがより好ましい。
　また、セラミック素体１１における静電容量を確保する観点から、一つの外層部１６ｂにおける外層内部電極１２ｂ，１３ｂの積層数は、全ての内部電極１２，１３の積層数の２５％以下であることが好ましく、２０％以下であることがより好ましい。
［積層セラミックコンデンサ１０の製造方法］
　図６は、本実施形態に係る積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図７Ａ～図１３は積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、これらの図を適宜参照しながら説明する。
　（ステップＳ０１：セラミックシート準備）
　ステップＳ０１では、容量形成部１６の内層部１６ａを形成するための第１及び第２内層セラミックシート１０１ａ，１０２ａと、容量形成部１６の一対の外層部１６ｂを形成するための第１及び第２外層セラミックシート１０１ｂ，１０２ｂと、カバー部１７を形成するためのカバーセラミックシート１０３と、を準備する。
　セラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３はいずれも、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。セラミックシートの材料は、例えば、セラミック粉末、バインダ及び有機溶剤等の有機化合物、その他の添加物等を含む。また、セラミックシートは、上述の添加元素を含んでいてもよい。セラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。
　図７Ａは、第１内層セラミックシート１０１ａの平面図である。図７Ｂは、第２内層セラミックシート１０２ａの平面図である。図８Ａは、第１外層セラミックシート１０１ｂの平面図である。図８Ｂは、第２外層セラミックシート１０２ｂの平面図である。図９は、カバーセラミックシート１０３の平面図である。
　この段階では、各セラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３が、個片化されていない大判のシートとして構成される。図７Ａ～図９には、積層セラミックコンデンサ１０ごとに個片化する際の切断線として、Ｘ軸に平行な第１切断線ＬｘとＹ軸に平行な第２切断線Ｌｙとが一点鎖線で示されている。
　内層セラミックシート１０１ａ，１０２ａには、内層内部電極１２ａ，１３ａに対応する未焼成の導体パターン１１２ａ，１１３ａが形成されている。外層セラミックシート１０１ｂ，１０２ｂには、外層内部電極１２ｂ，１３ｂに対応する未焼成の導体パターン１１２ｂ，１１３ｂが形成されている。内部電極が設けられないカバー部１７に対応するカバーセラミックシート１０３には、未焼成の導体パターンが形成されていない。
　導体パターン１１２ａ，１１３ａ，１１２ｂ，１１３ｂは、導体ペーストをセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂに塗布することによって形成される。導電性ペーストの塗布方法としては、公知の技術から任意に選択可能であり、例えば、スクリーン印刷法やグラビア印刷法を用いることができる。
　導体パターン１１２ａ，１１２ｂ及び導体パターン１１３ａ，１１３ｂにはそれぞれ、切断線Ｌｙに沿ったＸ軸方向の隙間が、切断線Ｌｙ１本置きに形成されている。導体パターン１１２ａ，１１２ｂと導体パターン１１３ａ，１１３ｂとでは、各隙間がＸ軸方向に沿って互い違いの配置となっている。
　導体パターン１１２ａ，１１３ａは、Ｙ軸方向に関しては連続して形成され、Ｙ軸方向に沿った帯状に形成される。一方、導体パターン１１２ｂ，１１３ｂでは、切断線Ｌｘに沿ったＹ軸方向の隙間が形成される。このＹ軸方向の隙間は、電極不存在領域Ｆを形成する。
　（ステップＳ０２：積層）
　ステップＳ０２では、ステップＳ０１で準備したセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３を、図１０に示すように積層することにより積層シート１０４を作製する。積層シート１０４は、積層されたセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３を静水圧加圧や一軸加圧などによって一体化することで得られる。
　積層シート１０４では、容量形成部１６の内層部１６ａに対応する位置に内層セラミックシート１０１ａ，１０２ａがＺ軸方向に交互に積層されている。また、積層シート１０４では、容量形成部１６の外層部１６ｂに対応する位置に外層セラミックシート１０１ｂ，１０２ｂがＺ軸方向に交互に積層されている。
　また、積層シート１０４では、容量形成部１６に対応する位置に積層されたセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂのＺ軸方向上下の両側に、カバー部１７に対応するカバーセラミックシート１０３が積層される。カバーセラミックシート１０３は、カバー部１７の厚みに応じた枚数連続して積層される。
　（ステップＳ０３：切断）
　ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、図１１に示すように切断線Ｌｘ，Ｌｙに沿って切断することにより、積層部２０に対応する未焼成の積層チップ１２０が得られる。ステップＳ０３における積層シート１０４の切断には、例えば、押し切り刃を備えた切断装置や、回転刃を備えたダイシング装置などを用いることができる。
　図１２Ａ、図１２Ｂ及び図１２Ｃは、それぞれステップＳ０３の一例を示す模式的な断面図である。図１２Ａ、図１２Ｂ及び図１２Ｃでは、押し切り刃である切断刃Ｑを用いて積層シート１０４を切断する例を示す。
　まず、図１２Ａに示すように、Ｚ軸方向下方に向けられた切断刃Ｑを、積層シート１０４のＺ軸方向上方に配置させる。積層シート１０４のＺ軸方向下面は、テープＴ１に貼り付けられている。
　次に、図１２Ｂに示すように、切断刃ＱがテープＴ１に到達するまで、切断刃ＱをＺ軸方向下方に移動させて、積層シート１０４を切断する。このとき、内層内部電極１２ａ，１３ａに対応する導体パターン１１２ａ，１１３ａが、切断刃Ｑによって切断される。一方で、切断刃Ｑは、外層内部電極１２ｂ，１３ｂに対応する導体パターン１１２ｂ，１１３ｂ間の隙間を通るため、導体パターン１１２ｂ，１１３ｂは切断刃Ｑによって切断されない。
　そして、図１２Ｃに示すように、切断刃ＱをＺ軸方向上方に移動させて、積層シート１０４から切断刃Ｑを引き抜く。
　これにより、積層シート１０４が複数の積層チップ１２０に個片化される。積層チップ１２０には、Ｙ軸方向に略垂直な切断面１２０ｓ及びＸ軸方向に略垂直な切断面が形成される。図１２Ｃに示すように、積層チップ１２０の切断面１２０ｓからは、内層内部電極１２ａ，１３ａに対応する導体パターン１１２ａ，１１３ａが露出している。一方、外層内部電極１２ｂ，１３ｂに対応する導体パターン１１２ｂ，１１３ｂは、切断面１２０ｓから露出していない。
　このように、本ステップでは、切断刃Ｑによって外層内部電極１２ｂ，１３ｂに対応する導体パターン１１２ｂ，１１３ｂが切断されない。これにより、切断刃Ｑが挿入される積層シート１０４のＺ軸方向上面近傍において、導体パターン１１２ｂ，１１３ｂが切断刃Ｑから大きな応力を受けて変形することが抑制される。したがって、このことによっても、焼成後の外層内部電極１２ｂ，１３ｂの端部１２ｅ，１２ｅの湾曲と、これに伴う絶縁不良が効果的に抑制される。
　（ステップＳ０４：マージン部形成）
　ステップＳ０４では、ステップＳ０３で得られた積層チップ１２０の切断面１２０ｓに、未焼成のマージン部１１８を形成する。これにより、未焼成のセラミック素体１１が作製される。
　マージン部１１８は、例えば、セラミックシートの貼り付けやセラミックスラリーの塗布等によって形成される。マージン部１１８の材料は、例えば、セラミック粉末、上述の添加元素、バインダ及び有機溶剤等の有機化合物、その他の添加物等を含む。マージン部１１８には、積層チップ１２０を形成するセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３よりも高い濃度となるように、添加元素が添加される。
　マージン部１８の厚みを均一に、かつ薄く構成する観点から、マージン部１８は、セラミックシートによって形成されることが好ましい。以下、図１３Ａ及び図１３Ｂを用いて説明する。
　図１３Ａに示すように、まず、積層チップ１２０の一方の切断面１２０ｓとセラミックシート１１８ｓとを対向させる。セラミックシート１１８ｓは、弾性体Ｒ上に配置されている。積層チップ１２０は、他方の切断面１２０ｓをテープＴ２によって保持されている。
　続いて、図１３Ａ及び図１３Ｂに示すように、セラミックシート１１８ｓに対して積層チップ１２０をＹ軸方向に押圧し、切断面１２０ｓによってセラミックシート１１８ｓを打ち抜く。これにより、切断面１２０ｓの周縁に沿って打ち抜かれたセラミックシート１１８ｓが切断面１２０ｓに貼り付き、切断面１２０ｓ上に未焼成のマージン部１１８が形成される。
　同様に、積層チップ１２０の他方の切断面１２０ｓでもセラミックシート１１８ｓを打ち抜き、この切断面１２０ｓ上に未焼成のマージン部１１８を形成する。これにより、積層チップ１２０と一対のマージン部１８とを有する、未焼成のセラミック素体１１が形成される。
　（ステップＳ０５：焼成）
　ステップＳ０５では、ステップＳ０４で得られたセラミック素体１１を焼成する。ステップＳ０５における焼成温度は、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料を用いる場合には、焼成温度は１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。
　本ステップでは、添加元素の影響により、積層チップ１２０に対してマージン部１８がＺ軸方向に収縮し得る。これに対し、本実施形態では、外層内部電極１２ｂ，１３ｂがマージン部１８と接していないため、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅのＺ軸方向への湾曲を抑制することができる。
　（ステップＳ０６：外部電極形成）
　ステップＳ０６では、ステップＳ０５で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することにより、図１～図３に示す積層セラミックコンデンサ１０を作製する。外部電極１４，１５は、導体ペーストをセラミック素体１１に塗布し、焼き付けることで形成される。
［積層セラミックコンデンサ１０の実装］
　図１４は、本実施形態に係る積層セラミックコンデンサ１０を含む回路基板２００の側面図である。回路基板２００は、積層セラミックコンデンサ１０が実装される実装基板２１０を有する。実装基板２１０は、Ｘ－Ｙ平面に沿って延び、Ｚ軸に垂直な実装面Ｇを有する基材２１１と、実装面Ｇに設けられた一対の接続電極２１２と、を有する。
　回路基板２００では、積層セラミックコンデンサ１０の外部電極１４，１５がそれぞれ実装基板２１０の一対の接続電極２１２に半田Ｈを介して接続されている。これにより、回路基板２００では、積層セラミックコンデンサ１０が実装基板２１０に対して固定されるとともに電気的に接続されている。
　ここで、積層セラミックコンデンサ１０では、回路基板２００の駆動時、実装基板２１０の接続電極２１２を介して外部電極１４，１５に電圧が印加されると、圧電効果によってセラミック素体１１に電歪が生じることが知られている。セラミック素体１１に生じる電歪では、内部電極１２，１３の積層方向に相対的に大きく変形する。
　回路基板２００では、交流電圧が印加された積層セラミックコンデンサ１０に繰り返し電歪が生じることで、実装基板２１０の基材２１１に厚み方向の振動が発生することがある。回路基板２００では、基材２１１に発生する振動が大きくなると、基材２１１からノイズ音が発生する、いわゆる「音鳴き」という現象が生じることがある。
　この点、本実施形態に係る積層セラミックコンデンサ１０では、外層内部電極１２ｂ，１３ｂのＹ軸方向外側に電極不存在領域Ｆが存在する。電極不存在領域Ｆでは圧電効果が生じないため、積層セラミックコンデンサ１０では、電歪によるセラミック素体１１の変形量が抑えられる。したがって、本実施形態では、回路基板２００における音鳴きを抑制することができる。
　積層セラミックコンデンサ１０は、実装基板２１０に実装する際に包装体３００として包装された状態で準備される。図１５，図１６は、包装体３００を示す図である。図１５は、包装体３００の部分平面図である。図１６は、図１５のＣ－Ｃ’線に沿った包装体３００の断面図である。
　包装体３００は、積層セラミックコンデンサ１０と、キャリアテープ３１０と、トップテープ３２０と、を備える。キャリアテープ３１０は、Ｙ軸方向に延びる長尺状のテープとして構成されている。キャリアテープ３１０には、積層セラミックコンデンサ１０を１個ずつ収容する複数の凹部３１１がＹ軸方向に間隔をあけて配列されている。
　キャリアテープ３１０は、Ｚ軸と直交する上向きの面であるシール面Ｐを有し、複数の凹部３１１はシール面ＰからＺ軸方向下向きに窪んでいる。つまり、キャリアテープ３１０は、シール面Ｐ側から複数の凹部３１１内の積層セラミックコンデンサ１０を取り出すことが可能なように構成されている。
　キャリアテープ３１０では、複数の凹部３１１の列とはＸ軸方向にずれた位置に、Ｙ軸方向に間隔をあけて配列されたＺ軸方向に貫通する複数の送り孔３１２が設けられている。送り孔３１２は、テープ搬送機構がキャリアテープ３１０をＹ軸方向に搬送するために用いられる係合孔として構成される。
　包装体３００では、トップテープ３２０が複数の凹部３１１の列に沿ってキャリアテープ３１０のシール面Ｐに貼り付けられ、複数の積層セラミックコンデンサ１０を収容した複数の凹部３１１がトップテープ３２０によって一括して覆われている。これにより、複数の積層セラミックコンデンサ１０が複数の凹部３１１内に保持される。
　図１６に示すように、キャリアテープ３１０の凹部３１１内の積層セラミックコンデンサ１０では、セラミック素体１１におけるＺ軸方向上方を向いた第１主面Ｍ１がトップテープ３２０と対向している。また、セラミック素体１１のＺ軸方向下方を向いた第２主面Ｍ２は、凹部３１１の底面と対向している。
　包装体３００として包装された積層セラミックコンデンサ１０の実装の際には、キャリアテープ３１０のシール面Ｐからトップテープ３２０をＹ軸方向に沿って剥離させる。これにより、包装体３００では、複数の積層セラミックコンデンサ１０が収容された複数の凹部３１１をＺ軸方向上方に順次開放させることができる。
　開放された凹部１１０に収容された積層セラミックコンデンサ１０は、Ｚ軸方向上方を向いたセラミック素体１１の第１主面Ｍが実装装置の吸着ノズルの先端に吸着された状態で取り出される。次に、実装装置は、吸着ノズルを移動させることで、実装基板２１０の実装面Ｇ上に積層セラミックコンデンサ１０を移動させる。
　実装装置は、セラミック素体１１の第２主面Ｍ２を実装面Ｇに対向させ、外部電極１４，１５を半田ペーストが塗布された一対の接続電極２１２上に位置合わせした状態で、セラミック素体１１の第１主面Ｍ１に対する吸着ノズルによる吸着を解除する。これにより、積層セラミックコンデンサ１０が実装面Ｇ上に載置される。
　そして、積層セラミックコンデンサ１０が実装面Ｇ上に載置された実装基板２１０に対してリフロー炉などを用いて半田ペーストを溶融させた後に硬化させる。これにより、積層セラミックコンデンサ１０の外部電極１４，１５が実装基板２１０の一対の接続電極２１２に半田Ｈを介して接続されることで、図１４に示す回路基板２００が得られる。
＜第２実施形態＞
　本発明の第２実施形態に係る積層セラミックコンデンサ１０は、内部電極１２，１３の構成のみが第１実施形態に係る積層セラミックコンデンサ１０と異なり、第１実施形態に係る積層セラミックコンデンサ１０と同様に図１に示す外観を有する。なお、本実施形態において、上述の第１実施形態と同様又は対応する構成については、同一の符号を付して詳細な説明を省略する。
［積層セラミックコンデンサ１０の構成］
　図１７～１９は、本発明の第２実施形態に係る積層セラミックコンデンサ１０を示す図である。図１７は、積層セラミックコンデンサ１０の図１のＢ－Ｂ’線に沿った縦断面図である。図１８は、積層セラミックコンデンサ１０の図１のＤ－Ｄ’線に沿った横断面図である。図１９は、積層セラミックコンデンサ１０のセラミック素体１１を部分的にセラミック層１９ごとに分解して示す図である。なお、図１９には、セラミック層１９に隣接するマージン部１８も示している。
　第１実施形態に係る容量形成部１６では、内部電極１２，１３の積層方向がＺ軸に平行であり、内部電極１２，１３の幅方向はＹ軸に平行であった。これに対し、本実施形態に係る容量形成部１６では、積層方向はＹ軸に平行な方向であり、内部電極１２，１３の引出方向はＸ軸に平行な方向であり、内部電極１２，１３の幅方向はＺ軸に平行な方向である。
　容量形成部１６の内部電極１２，１３は、Ｘ－Ｚ平面に沿って延びるシート状に構成され、セラミック層１９とＹ軸方向に交互に積層されている。一対のカバー部１７は、本実施形態において、Ｙ軸方向から容量形成部１６を被覆する。
　マージン部１８は、本実施形態において、Ｙ軸方向に沿って形成され、Ｚ軸方向から積層部２０を覆う。マージン部１８は、第１実施形態と同様に、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、積層部２０よりも高い濃度で含む。
　図１７及び図１９に示すように、第１及び第２内部電極１２，１３は、Ｙ軸方向内側に位置する第１及び第２内層内部電極１２ａ，１３ａと、Ｙ軸方向の両外側に位置する第１及び第２外層内部電極１２ｂ，１３ｂと、から構成される。これに伴い、本実施形態の容量形成部１６は、内層内部電極１２ａ，１３ａが積層されたＹ軸方向内側の内層部１６ａと、外層内部電極１２ｂ，１３ｂが積層されたＹ軸方向の両外側の一対の外層部１６ｂと、に区分される。
　図１９に示すように、外層内部電極１２ｂ，１３ｂは、内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１よりも小さい最大幅寸法Ｄ２を有する。これにより、図１７に示すように、容量形成部１６は、外層内部電極１２ｂ，１３ｂのＺ軸方向における端部１２ｅ，１３ｅとマージン部１８との間に配置された電極不存在領域Ｆを有する。これにより、焼成時にマージン部１８がＹ軸方向に収縮した場合にも、外層内部電極１２ｂ，１３ｂの端部１２ｅ，１３ｅがＹ軸方向に湾曲しにくくなり、外層内部電極１２ｂ，１３ｂにおける絶縁不良を抑制することができる。
　また、本実施形態では、積層方向がＹ軸に平行であるため、積層方向がＺ軸に平行な第１実施形態よりも内部電極１２，１３の全積層数が少なくなる。その一方で、各内部電極１２，１３がＸ－Ｚ平面に沿って延びるため、第１実施形態よりも各内部電極１２，１３の面積を大きくすることができる。これにより、積層セラミックコンデンサ１０の静電容量を十分に確保することができる。
　また、本実施形態では、内部電極１２，１３の幅方向がＺ軸に平行であるため、外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２を第１実施形態よりも大きくすることができる。このため、端面Ｅ１，Ｅ２における外層内部電極１２ｂ，１３ｂの端部の幅寸法及び面積を十分に確保することができる。これにより、本実施形態では、外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２を内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１よりも小さくしても、外層内部電極１２ｂ，１３ｂと外部電極１４，１５との接続不良を抑制することができる。この結果、本実施形態によれば、このような接続不良による積層セラミックコンデンサ１０の静電容量の低下を抑制することができる。
［積層セラミックコンデンサ１０の製造方法］
　以下、本実施形態に係る積層セラミックコンデンサ１０の製造方法について説明する。本実施形態に係る積層セラミックコンデンサ１０の製造方法は、図６に示すフローチャートに沿って行われる。但し、本実施形態の製造方法では、導体パターンの平面形状、セラミックシートの積層枚数等が、第１実施形態とは異なる。
　ステップＳ０１では、図２０Ａ～図２２に示すように、容量形成部１６の内層部１６ａを形成するための第１及び第２内層セラミックシート１０１ａ，１０２ａと、容量形成部１６の一対の外層部１６ｂを形成するための第１及び第２外層セラミックシート１０１ｂ，１０２ｂと、カバー部１７を形成するためのカバーセラミックシート１０３と、を準備する。
　図２０Ａ～図２２に示すように、本実施形態に係るセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３は、Ｘ－Ｙ平面ではなく、Ｘ－Ｚ平面に沿って延びる。このため、本実施形態に係るセラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３は、図７Ａ～図９に示す各セラミックシートの形状を全体にＹ軸方向に引き伸ばし、図７Ａ～図９におけるＹ軸をＺ軸に変更したような構成となる。積層セラミックコンデンサ１０ごとに個片化する際の切断線は、Ｘ軸に平行な第１切断線Ｌｘと、Ｚ軸に平行な第２切断線Ｌｚと、から構成される。
　続いて、ステップＳ０２では、図２３に示すように、セラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３をＹ軸方向に積層及び圧着することにより、積層シート１０４を作製する。セラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂ，１０３の積層数は、セラミック素体１１のＹ軸方向における寸法に応じて適宜設定され、典型的には第１実施形態よりも少なく設定される。
　続いて、ステップＳ０３では、ステップＳ０２で得られた積層シート１０４を、切断線Ｌｘ，Ｌｚに沿って切断することにより、未焼成の積層チップ１２０が得られる。
　続いて、ステップＳ０４では、ステップＳ０３で得られた積層チップ１２０の、Ｚ軸に略垂直な切断面１２０ｓに、未焼成のマージン部１１８を形成する。これにより、未焼成のセラミック素体１１が作製される。
　そして、第１実施形態と同様のステップＳ０５（焼成）を行い、第１実施形態と同様のステップＳ６（外部電極形成）においてセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成することで、図１７～図１９に示す積層セラミックコンデンサ１０が作製される。
　ここで、本実施形態のセラミック素体１１では、積層方向がＹ軸に平行であることから、以下に説明するように、主面Ｍ１，Ｍ２が側面Ｓ１，Ｓ２よりも高い平坦度を有する構成となり得る。
　側面Ｓ１，Ｓ２は、積層シート１０４のＹ軸に略垂直な面によって構成される。図２０Ａ、図２０Ｂ、図２１Ａ及び図２１Ｂに示すように、セラミックシート１０１ａ，１０２ａ，１０１ｂ，１０２ｂは、一部に導体パターン１１２ａ，１１２ｂ，１１３ａ，１１３ｂが形成されていない領域を有する。このため、これらを積層した積層シート１０４のＹ軸に略垂直な面には、導体パターン１１２ａ，１１２ｂ，１１３ａ，１１３ｂの厚みに起因する段差や起伏が形成されやすい。つまり、側面Ｓ１，Ｓ２の平坦度は低くなりやすい。
　一方で、主面Ｍ１，Ｍ２は、マージン部１８により構成される。本実施形態において、マージン部１８は、Ｚ軸に略垂直な積層チップ１２０の切断面１２０ｓに対して、セラミックシート１１８ｓが貼り付けられることで形成される。切断面１２０ｓやセラミックシート１１８ｓには、段差や起伏が形成されにくいため、主面Ｍ１，Ｍ２は、側面Ｓ１，Ｓ２と比較して平坦度が高くなり得る。
　図１４を参照し、主面Ｍ１，Ｍ２は、実装基板２１０への実装時において、実装基板２１０と対向する。このため、主面Ｍ１，Ｍ２が高い平坦度を有することで、実装基板２１０上での積層セラミックコンデンサ１０の姿勢を安定させることができる。これにより、積層セラミックコンデンサ１０は、重心の高い高背型でありつつも、実装基板２１０上で傾くことが抑制される。積層セラミックコンデンサ１０の傾きが抑制されることで、積層セラミックコンデンサ１０と隣接する電子部品との接触が抑制され、ショート等の不具合を抑制することが可能となる。
　さらに、主面Ｍ１，Ｍ２が高い平坦度を有することで、図１６を参照し、積層セラミックコンデンサ１０を備えた包装体３００から、積層セラミックコンデンサ１０を実装用のチップマウンタで吸着することが容易になる。
　仮に、第１主面Ｍ１に段差や起伏がある場合、チップマウンタの吸着ノズルが第１主面Ｍ１を安定して吸着することが難しくなる。これに対し、本実施形態では、主面Ｍ１，Ｍ２が高い平坦度を有することで、当該吸着ノズルが第１主面Ｍ１を安定して吸着することができる。したがって、積層セラミックコンデンサ１０では、実装時の吸着不良を効果的に抑制することができる。
　なお、各面の平坦度は、以下のように比較することができる。図２４Ａの断面図は、第１主面Ｍ１が測定対象面である例を示す。図２４Ｂの断面図は、第１側面Ｓ１が測定対象面である例を示す。
　まず、図２４Ａに示すように、第１主面Ｍ１と垂直で、かつ第１主面Ｍ１を２等分するＸ－Ｚ平面に平行な断面を露出する。そして、この断面において、第１主面Ｍ１のＸ軸方向中心点Ｃ１を通りＸ軸方向と平行な第１仮想線Ｌ１と、第１仮想線Ｌ１に平行でセラミック素体１１のＺ軸方向の寸法Ｔの１％（Ｔ＊０．０１）の間隔を有する第２仮想線Ｌ２とを規定する。そして、第２仮想線Ｌ２と第１主面Ｍ１との交差する２点間の距離を、第１主面Ｍ１の平坦領域の寸法Ｄ３として測定する。なお、第２主面Ｍ２における寸法Ｄ３についても同様に測定する。
　また、図２４Ｂに示すように、第１側面Ｓ１と垂直で、かつ第１側面Ｓ１を２等分するＸ－Ｙ平面に平行な断面を露出する。そして、この断面において、第１側面Ｓ１のＸ軸方向中心点Ｃ２を通りＸ軸方向と平行な第３仮想線Ｌ３と、第３仮想線Ｌ３に平行でセラミック素体１１のＺ軸方向の寸法Ｔの１％（Ｔ＊０．０１）の間隔を有する第４仮想線Ｌ４とを規定する。そして、第４仮想線Ｌ４と第１側面Ｓ１との交差する２点間の距離を、第１側面Ｓ１の平坦領域の寸法Ｄ４として測定する。なお、第２側面Ｓ２における寸法Ｄ４についても同様に測定する。
　そして、５個以上の積層セラミックコンデンサ１０において、主面Ｍ１，Ｍ２における寸法Ｄ３の平均値と側面Ｓ１，Ｓ２における寸法Ｄ４の平均値を算出する。算出された寸法Ｄ３の平均値と寸法Ｄ４の平均値とを比較し、寸法Ｄ３の平均値が寸法Ｄ４の平均値よりも大きかった場合、主面Ｍ１，Ｍ２は側面Ｓ１，Ｓ２よりも高い平坦度を有すると判定することができる。
　さらに、本実施形態に係る積層セラミックコンデンサ１０は、以下に説明するように、回路基板２００における音鳴きを効果的に抑制することができる。
　本実施形態に係る積層セラミックコンデンサ１０では、内部電極１２，１３の積層方向が基材２１１の面内方向であるため、セラミック素体１１の電歪によって基材２１１に振動が発生しにくい。また、本実施形態のセラミック素体１１は、第１実施形態と同様に電極不存在領域Ｆを有することに加えて、内部電極１２，１３の積層数を少なくできる。このため、本実施形態では、セラミック素体１１において、電歪による変形量をより小さく抑えることができ、回路基板２００における音鳴きをより効果的に抑制することができる。
＜実施例＞
　本発明の実施例１として、上記の第１実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。また、本発明の実施例２として、上記の第２実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。本発明の比較例として、図５に示す積層セラミックコンデンサ１０Ａのサンプルを作製した。実施例１，２及び比較例に係るサンプルは、それぞれ１００個ずつ作製した。
　本発明の実施例３として、上記の第１実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。また、本発明の実施例４として、上記の第２実施形態に係る積層セラミックコンデンサ１０のサンプルを作製した。実施例３，４に係るサンプルは、それぞれ１００個ずつ作製した。
　実施例１，２及び比較例に係るサンプルではいずれも、Ｘ軸方向の寸法Ｌを０．６ｍｍとし、Ｙ軸方向の寸法Ｗを０．３ｍｍとし、Ｚ軸方向の寸法Ｔを０．５ｍｍとした。また、実施例１，２及び比較例に係るサンプルではいずれも、各カバー部１７の厚みを２５μｍ、各マージン部１８の厚みを２０μｍ、各内部電極１２，１３及び各セラミック層１９の厚みを０．５μｍとした。
　実施例３，４に係るサンプルではいずれも、Ｘ軸方向の寸法Ｌを０．６ｍｍとし、Ｙ軸方向の寸法Ｗを０．３ｍｍとし、Ｚ軸方向の寸法Ｔを０．４ｍｍとした。また、実施例３，４に係るサンプルではいずれも、各カバー部１７の厚みを２５μｍ、各マージン部１８の厚みを２０μｍ、各内部電極１２，１３及び各セラミック層１９の厚みを０．５μｍとした。
　実施例１に係るサンプルでは、内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１を２６０μｍ、外層内部電極１２ｂ、１３ｂの最大幅寸法Ｄ２を２００μｍとした。また、実施例１に係るサンプルでは、内部電極１２，１３の総積層数を４５０層とした。各外層部１６ｂにおける外層内部電極１２ｂ，１３ｂの積層数を５０層ずつとし、内層部１６ａにおける内層内部電極１２ａ，１３ａの積層数を３５０層とした。
　実施例２に係るサンプルでは、内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１を４６０μｍ、外層内部電極１２ｂ、１３ｂの最大幅寸法Ｄ２を４００μｍとした。また、実施例２に係るサンプルでは、内部電極１２，１３の総積層数を２５０層とした。各外層部１６ｂにおける外層内部電極１２ｂ，１３ｂの積層数を５０層ずつとし、内層部１６ａにおける内層内部電極１２ａ，１３ａの積層数を１５０層とした。
　比較例に係るサンプルでは、全ての内部電極１２，１３の幅寸法を２６０μｍとし、内部電極１２，１３の総積層数を４５０層とした。
　実施例３に係るサンプルでは、内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１を２６０μｍ、外層内部電極１２ｂ、１３ｂの最大幅寸法Ｄ２を２００μｍとした。また、実施例１に係るサンプルでは、内部電極１２，１３の総積層数を３５０層とした。各外層部１６ｂにおける外層内部電極１２ｂ，１３ｂの積層数を５０層ずつとし、内層部１６ａにおける内層内部電極１２ａ，１３ａの積層数を２５０層とした。
　実施例４に係るサンプルでは、内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１を３６０μｍ、外層内部電極１２ｂ、１３ｂの最大幅寸法Ｄ２を３００μｍとした。また、実施例２に係るサンプルでは、内部電極１２，１３の総積層数を２５０層とした。各外層部１６ｂにおける外層内部電極１２ｂ，１３ｂの積層数を５０層ずつとし、内層部１６ａにおける内層内部電極１２ａ，１３ａの積層数を１５０層とした。
　実施例１，２及び比較例に係るサンプルでは、Ｍｇ、Ｍｎ、Ｚｒ、希土類元素（Ｙ、Ｄｙ、Ｈｏ）、Ｓｎのいずれか１つを、積層部２０（積層シート１０４）を構成するセラミックシートより高濃度になるよう、マージン部１８を構成するセラミックシート１１８ｓに添加した。
　実施例３，４に係るサンプルでは、Ｍｇ、Ｍｎ、Ｚｒ、希土類元素（Ｙ、Ｄｙ、Ｈｏ）、Ｓｎのいずれか１つを、積層部２０（積層シート１０４）を構成するセラミックシートより高濃度になるよう、マージン部１８を構成するセラミックシート１１８ｓに添加した。
　実施例１，２及び比較例に係るサンプルについて、１０５℃の環境下で１０Ｖの直流電圧を印加する信頼性試験を行った。比較例のサンプルでは、５００時間未満で絶縁破壊に至ったサンプルがあったが、実施例１、２のサンプルについては、５００時間未満で絶縁破壊に至ったサンプルは発生しなかった。これにより、実施例１，２のサンプルは、比較例のサンプルよりも、絶縁不良を抑制できることがわかった。
　実施例３，４に係るサンプルについて、１０５℃の環境下で１０Ｖの直流電圧を印加する信頼性試験を行った。実施例３、４のサンプルについては、５００時間未満で絶縁破壊に至ったサンプルは発生しなかった。これにより、実施例３，４のサンプルは、比較例のサンプルよりも、絶縁不良を抑制できることがわかった。
　さらに、実施例１及び２各々の１００個のサンプルについて、１ｋＨｚ・０．５Ｖｒｍｓの条件で静電容量を測定した。そして、実施例１及び２各々について、静電容量の平均値に対する最大値及び最小値を算出し、最大値及び最小値が平均値に対して±５％以内または±１０％以内に収まるかどうかを確認した。実施例２では、静電容量の最大値及び最小値が平均値の±５％以内であった。一方、実施例１では、静電容量の最大値及び最小値が平均値の±１０％以内には収まったものの、±５％以内には収まらなかった。
　この結果から、実施例２のサンプルは、実施例１のサンプルよりも、静電容量のバラつきを抑えられることがわかった。この理由は、実施例２のサンプルにおいて、外部電極１４，１５と内部電極１２，１３との接続不良が抑えられているためと推認される。
　さらに、実施例３及び４各々の１００個のサンプルについて、１ｋＨｚ・０．５Ｖｒｍｓの条件で静電容量を測定した。そして、実施例３及び４各々について、静電容量の平均値に対する最大値及び最小値を算出し、最大値及び最小値が平均値に対して±５％以内または±１０％以内に収まるかどうかを確認した。実施例４では、静電容量の最大値及び最小値が平均値の±５％以内であった。一方、実施例３では、静電容量の最大値及び最小値が平均値の±１０％以内には収まったものの、±５％以内には収まらなかった。
　この結果から、実施例４のサンプルは、実施例３のサンプルよりも、静電容量のバラつきを抑えられることがわかった。この理由は、実施例４のサンプルにおいて、外部電極１４，１５と内部電極１２，１３との接続不良が抑えられているためと推認される。
　外部電極１４，１５と内部電極１２，１３との接続不良の発生に大きく関与する因子として、端面Ｅ１，Ｅ２において露出する内部電極１２，１３の面積が挙げられる。例えば、実施例２の外層内部電極１２ｂ，１３ｂでは、厚みが０．５μｍ、幅寸法が４００μｍであるため、当該面積は、これらを乗じた２００μｍ２である。また、実施例２の内層内部電極１２ａ，１３ａでは、厚みは０．５μｍ、幅寸法は４６０μｍであるため、当該面積は、これらを乗じた２３０μｍ２である。
　一方で、実施例１の外層内部電極１２ｂ，１３ｂでは、厚みが０．５μｍ、幅寸法が２００μｍであるため、当該面積は、これらを乗じた１００μｍ２である。また、実施例１の内層内部電極１２ａ，１３ａでは、厚みは０．５μｍ、幅寸法は２６０μｍであるため、当該面積は、これらを乗じた１３０μｍ２である。
　実施例４の外層内部電極１２ｂ，１３ｂでは、厚みが０．５μｍ、幅寸法が３００μｍであるため、当該面積は、これらを乗じた１５０μｍ２である。また、実施例４の内層内部電極１２ａ，１３ａでは、厚みは０．５μｍ、幅寸法は３６０μｍであるため、当該面積は、これらを乗じた１８０μｍ２である。
　一方で、実施例３の外層内部電極１２ｂ，１３ｂでは、厚みが０．５μｍ、幅寸法が２００μｍであるため、当該面積は、これらを乗じた１００μｍ２である。また、実施例３の内層内部電極１２ａ，１３ａでは、厚みは０．５μｍ、幅寸法は２６０μｍであるため、当該面積は、これらを乗じた１３０μｍ２である。
　このように、実施例２のサンプルでは、実施例１のサンプルに対して、端面Ｅ１，Ｅ２において露出する内部電極１２，１３の面積が１．７倍以上増加しており、内部電極１２，１３が外部電極１４，１５と安定して接続されやすい。この結果、実施例２のサンプルでは、実施例１のサンプルよりも静電容量のバラつきが抑えられたものと推認される。
　同様に、実施例４のサンプルでは、実施例３のサンプルに対して、端面Ｅ１，Ｅ２において露出する内部電極１２，１３の面積が１．３倍以上増加しており、内部電極１２，１３が外部電極１４，１５と安定して接続されやすい。この結果、実施例４のサンプルでは、実施例３のサンプルよりも静電容量のバラつきが抑えられたものと推認される。
＜その他の実施形態＞
　以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。
　例えば、内部電極１２，１３の形状は、矩形に限定されず、本発明の作用を奏する範囲内において変更可能である。例えば、内部電極１２，１３は、対向領域に位置する電極本体部と、電極本体部から端面Ｅ１，Ｅ２に向かって延びる引出部と、を含んでいてもよく、引出部の幅寸法が電極本体部の幅寸法よりも小さくてもよい。この場合も、外層内部電極１２ｂ，１３ｂの最大幅寸法Ｄ２が内層内部電極１２ａ，１３ａの最小幅寸法Ｄ１よりも小さくなるように構成される。
　更に、積層セラミックコンデンサ１０では、セラミック素体１１の第１主面Ｍ１と第２主面Ｍ２とが反対であってもよい。つまり、図１４に示す回路基板２００及び図１６に示す包装体３００中の積層セラミックコンデンサ１０のセラミック素体１１では、第１主面Ｍ１がＺ軸方向下方を向き、第２主面Ｍ２がＺ軸方向上方を向いていてもよい。
１０…積層セラミックコンデンサ
１１…セラミック素体
１２，１３…内部電極
１２ａ，１３ａ…内層内部電極
１２ｂ，１３ｂ…外層内部電極
１４，１５…外部電極
１６…容量形成部
１６ａ…内層部
１６ｂ…外層部
１７…カバー部
１８…マージン部
１９…セラミック層
２０…積層部
２００…回路基板
３００…包装体
Ｍ１，Ｍ２…主面
Ｅ１，Ｅ２…端面
Ｓ１，Ｓ２…側面
Ｆ…電極不存在領域

 

Claims (20)

  1. 　第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．５倍以上であり、前記第１軸に垂直な実装面に実装され、
    　前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有するセラミック素体と、
    　前記一対の端面を被覆する一対の外部電極と、
    　を具備し、
    　前記セラミック素体は、さらに、
    　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
    　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有し、
    　前記複数の内部電極は、
    　前記積層方向の内側に位置する複数の内層内部電極と、
    　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される
    　積層セラミックコンデンサ。
  2. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記最大幅寸法は、前記マージン部の厚さ寸法の２倍以上である
    　積層セラミックコンデンサ。
  3. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記最大幅寸法は、前記マージン部の厚さ寸法の１０倍以下である
    　積層セラミックコンデンサ。
  4. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記幅方向における端部と、前記マージン部との前記幅方向における距離は、前記マージン部の厚さ寸法以上である
    　積層セラミックコンデンサ。
  5. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記幅方向における端部と、前記マージン部との前記幅方向における距離は、前記マージン部の厚さ寸法の５倍以下である
    　積層セラミックコンデンサ。
  6. 　請求項１に記載の積層セラミックコンデンサであって、
    　前記積層方向における一方の側の前記外層内部電極の積層数は、全ての前記内部電極の積層数の５％以上２５％以下である
    　積層セラミックコンデンサ。
  7. 　請求項１から６のいずれか一項に記載の積層セラミックコンデンサであって、
    　前記積層方向は、前記第２軸に平行であり、
    　前記内部電極の前記幅方向は、前記第１軸に平行である
    　積層セラミックコンデンサ。
  8. 　請求項７に記載の積層セラミックコンデンサであって、
    　前記主面は、前記側面よりも高い平坦度を有する
    　積層セラミックコンデンサ。
  9. 　請求項１に記載の積層セラミックコンデンサと、
    　前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有するキャリアテープと、
    　前記シール面に貼り付けられ、前記凹部を覆うトップテープと、
    　を具備する包装体。
  10. 　請求項１に記載の積層セラミックコンデンサと、
    　前記実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する実装基板と、
    　を具備する回路基板。
  11. 　第１軸方向の寸法が前記第１軸と直交する第２軸方向の寸法の１．３倍以上であり、前記第１軸に垂直な実装面に実装され、
    　前記第１軸に垂直な一対の主面と、前記第２軸に垂直な一対の側面と、前記第１軸及び前記第２軸と直交する第３軸に垂直な一対の端面と、を有するセラミック素体と、
    　前記一対の端面を被覆する一対の外部電極と、
    　を具備し、
    　前記セラミック素体は、さらに、
    　前記第１軸又は前記第２軸に平行な積層方向に沿ってセラミック層と交互に積層され、前記端面に引き出された複数の内部電極を有する積層部と、
    　前記積層方向に沿って形成され、前記積層方向及び前記第３軸と直交する前記内部電極の幅方向から前記積層部を覆い、Ｍｇ、Ｍｎ、Ｚｒ、Ｔｉ、Ｌｉ、Ｍｏ、Ｎｂ、Ｃｕ、希土類元素、又はＳｎの少なくとも一つからなる添加元素を、前記積層部よりも高い濃度で含む、一対のマージン部と、を有し、
    　前記複数の内部電極は、
    　前記積層方向の内側に位置する複数の内層内部電極と、
    　前記積層方向の両外側に位置し、前記内層内部電極の最小幅寸法よりも小さい最大幅寸法を有する複数の外層内部電極と、から構成される
    　積層セラミックコンデンサ。
  12. 　請求項１１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記最大幅寸法は、前記マージン部の厚さ寸法の２倍以上である
    　積層セラミックコンデンサ。
  13. 　請求項１１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記最大幅寸法は、前記マージン部の厚さ寸法の１０倍以下である
    　積層セラミックコンデンサ。
  14. 　請求項１１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記幅方向における端部と、前記マージン部との前記幅方向における距離は、前記マージン部の厚さ寸法以上である
    　積層セラミックコンデンサ。
  15. 　請求項１１に記載の積層セラミックコンデンサであって、
    　前記外層内部電極の前記幅方向における端部と、前記マージン部との前記幅方向における距離は、前記マージン部の厚さ寸法の５倍以下である
    　積層セラミックコンデンサ。
  16. 　請求項１１に記載の積層セラミックコンデンサであって、
    　前記積層方向における一方の側の前記外層内部電極の積層数は、全ての前記内部電極の積層数の５％以上２５％以下である
    　積層セラミックコンデンサ。
  17. 　請求項１１から１６のいずれか一項に記載の積層セラミックコンデンサであって、
    　前記積層方向は、前記第２軸に平行であり、
    　前記内部電極の前記幅方向は、前記第１軸に平行である
    　積層セラミックコンデンサ。
  18. 　請求項１７に記載の積層セラミックコンデンサであって、
    　前記主面は、前記側面よりも高い平坦度を有する
    　積層セラミックコンデンサ。
  19. 　請求項１１に記載の積層セラミックコンデンサと、
    　前記第１軸に垂直なシール面と、前記シール面から前記第１軸方向に窪み、前記積層セラミックコンデンサを収容する凹部と、を有するキャリアテープと、
    　前記シール面に貼り付けられ、前記凹部を覆うトップテープと、
    　を具備する包装体。
  20. 　請求項１１に記載の積層セラミックコンデンサと、
    　前記実装面と、前記実装面に設けられ、前記積層セラミックコンデンサの前記一対の外部電極が半田を介して接続された一対の接続電極と、を有する実装基板と、
    　を具備する回路基板。
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