WO2023168469A1 - Flexibles logikgatter - Google Patents
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- H03K19/1733—Controllable logic circuits
- H03K19/1737—Controllable logic circuits using multiplexers
Definitions
- the invention relates to a flexible logic gate which, depending on 4 control bits, can carry out any possible logical combination of two input bits.
- Logic gates are known in the prior art. It is an object of the present invention to improve logic gates. The task is solved by a logic gate according to claim 1. Preferred embodiments are specified in the dependent claims.
- An IGFET in the sense of this disclosure is an “insulated-gate field-effect transistor” or a field-effect transistor with an insulated gate.
- an n-channel IGFET and a p-channel IGFET of the flexible logic gate are connected in such a way that
- drain connections each forming an output of a multiplexer
- three IGFET pairs form three 2-to-1 multiplexers, which are connected to one another in such a way that the third multiplexer selectively switches through the outputs of the first multiplexer or the second multiplexer and thus the total of four control bits at the source inputs of the IGFET Pairs of these multiplexers are switched through at their output,
- REPLACEMENT SHEETS (RULE 26) switched through and thus every possible logical combination of two input bits can be carried out.
- the IGFET can be operated with the source and drain connections swapped. This swapping can occur depending on an underlying technology.
- the flexible logic gate according to the invention drastically reduces the number of transistors in electronic circuits.
- a circuit that has the logic gate only requires a total of six transistors, just as many as, for example, an AND gate that is implemented in CMOS technology.
- Figure 1 shows a schematic view of an exemplary embodiment of a flexible logic gate according to the invention.
- the circuit shown is a logic gate according to the invention, which, depending on four control bits SI, S2, S3, S4, can carry out any possible logical combination of two input bits El, E2.
- the possible connections of the input bits El, E2 are shown in Figure 2.
- the logic function implemented by the logic gate is completely defined by the control bits.
- Such a circuit could be used, for example, in programmable logic components.
- the circuit consists of six pass transistors, IGFETs TI, T2, T3, T4, T5, T6, grouped into three multiplexers Ml, M2, M3.
- the first two multiplexers Ml, M2 (the ones with the control bits) are controlled simultaneously by the input El.
- the third multiplexer M3 then selects, controlled by the input E2, which of the first two multiplexers M1, M2 is switched through to the output A.
- This special nesting of the multiplexers M1, M2, M3 means that no additional decoder is required for the two input bits El, E2.
- the circuit can be seen as an example of pass-transistor logic.
- a special feature here is that the electrical potentials of the inputs are not at the output are switched through, but rather the potentials of the control bits. If you connect the output of such a gate to the input of a subsequent gate and the control bit is defined via CMOS, there is no voltage drop across more than three transistors, even if such gates are cascaded in any way.
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Abstract
Flexibles Logikgatter, das, abhängig von 4 Steuerbits, jede mögliche logische Verknüpfung von 2 Eingangsbits durchführen kann, und für diese Aufgabe nur 6 Transistoren benötigt. Dabei wird ein p-Kanal IGFET (T1) und ein n-Kanal IGFET (T2) zu einem Multiplexer (M1) verschaltet, sowie ein weiterer p-Kanal IGFET (T3) und ein n-Kanal IGFET (T4) zu einem weiteren Multiplexer (M2) verschaltet, und ein dritter p-Kanal IGFET (T5) und ein dritter n-Kanal IGFET (T6) zu einem dritten Multiplexer (M3) verschaltet, wobei das erste Eingangsbit (Eingang 1) über den Multiplexer (M1) selektiert, welches von 2 Steuerbits der Multiplexer (M1) auswählt und gleichzeitig über den Multiplexer (M2) auswählt, welches von 2 weiteren Steuerbits der Multiplexer (M2) auswählt und das zweite Eingangsbit (Eingang 2) über den Multiplexer (M3) selektiert, welcher der beiden ersten Multiplexer (M1) oder (M2) an den Ausgang durchgeschaltet wird.
Description
Flexibles Logikgatter
Die Erfindung betrifft ein flexibles Logikgatter, das, abhängig von 4 Steuerbits, jede mögliche logische Verknüpfung von zwei Eingangsbits durchführen kann.
Im Stand der Technik sind Logikgatter bekannt. Es ist eine Aufgabe der vorliegenden Erfindung, Logikgatter zu verbessern. Die Aufgabe wird durch ein Logikgatter gemäß Anspruch 1 gelöst. Bevorzugte Ausführungen sind in den abhängigen Ansprüchen angegeben.
Ein IGFET im Sinne dieser Offenbarung ist ein „insulated-gate field-effect transistor" bzw. ein Feldeffekt-Transistor mit isoliertem Gate.
Erfindungsgemäß sind je ein n-Kanal-IGFET und ein p-Kanal-IGFET des flexiblen Logikgatters so verschalten,
- dass ihre Gate- und ihre Drain-Anschlüsse verbunden sind, wobei die Drain-Anschlüsse jeweils einen Ausgang eines Multiplexers bilden, und
- dass der Bulk des jeweiligen n-Kanal-IGFET auf einem niedrigeren, insbesondere dem niedrigsten, Potential liegt, während der Bulk des jeweiligen p-Kanal-IGFET auf einem höheren, insbesondere dem höchsten, Potential liegt, wodurch abhängig vom Gate-Potential immer einer der beiden IGFET Kanäle leitet und der andere sperrt,
- dass drei IGFET-Paare drei 2-zu-l Multiplexer bilden, die untereinander so verbunden sind, dass der dritte Multiplexer wahlweise die Ausgänge des ersten Multiplexers oder des zweiten Multiplexers durchschaltet und damit die insgesamt vier Steuerbits an den Source- Eingängen der IGFET-Paare dieser Multiplexer an deren Ausgang durchschaltet,
- dass die Gates des ersten und zweiten Multiplexers mit dem ersten Eingang des Logikgatters und die Gates des dritten Multiplexers mit dem zweiten Eingang des Logikgatters verbunden sind und
- dass so, abhängig von den vier möglichen Kombinationen der Eingangsbits an den Eingängen des Logikgatters, eines der vier Steuerbits an den Ausgang des Logikgatters
ERSATZBLÄTTER (REGEL 26)
durchgeschaltet und somit jede mögliche logische Verknüpfung von zwei Eingangsbits durchgeführt werden kann.
Es kann vorgesehen sein, dass die IGFET mit vertauschten Source- und Drain-Anschlüssen betrieben werden können. Diese Vertauschung kann in Abhängigkeit von einer zugrunde liegenden Technologie erfolgen.
Durch das erfindungsgemäße flexible Logikgatter wird die Zahl von Transistoren in elektronischen Schaltungen drastisch reduziert. Eine Schaltung welche das Logikgatter aufweist benötigt insgesamt nur sechs Transistoren, genauso viele wie z.B. ein AND-Gatter, das in CMOS-Technologie realisiert ist.
Die Erfindung wird nachstehend anhand eines bevorzugten Ausführungsbeispiels, auf das sie jedoch nicht beschränkt sein soll, noch weiter erläutert.
Figur 1 zeigt eine schematische Ansicht eines Ausführungsbeispiels eines erfindungsgemäßen flexiblen Logikgatters.
Es handelt sich bei der gezeigten Schaltung um ein erfindungsgemäßes Logikgatter, das, abhängig von vier Steuerbits SI, S2, S3, S4 jede mögliche logische Verknüpfung von zwei Eingangsbits El, E2 durchführen kann. Die möglichen Verknüpfungen der Eingangsbits El, E2 sind in Figur 2 gezeigt. Dabei wird die durch das Logikgatter realisierte Logikfunktion vollständig durch die Steuerbits definiert.
Eine solche Schaltung könnte z.B. in programmierbaren Logikbausteinen zum Einsatz kommen.
Die Schaltung besteht aus sechs Pass Transistoren, IGFETs TI, T2, T3, T4, T5, T6, gruppiert zu drei Multiplexern Ml, M2, M3.
Die ersten beiden Multiplexer Ml, M2 (die mit den Steuerbits) werden vom Eingang El gleichzeitig angesteuert. Der dritte Multiplexer M3 selektiert dann, gesteuert vom Eingang E2, welcher der ersten beiden Multiplexer Ml, M2 an den Ausgang A durchgeschalten wird. Diese spezielle Verschachtelung der Multiplexer Ml, M2, M3 bewirkt, dass für die beiden Eingangsbits El, E2 kein zusätzlicher Decoder erforderlich ist.
Die Schaltung kann als Beispiel für eine Pass-Transistor-Logik gesehen werden. Eine Besonderheit ist hier aber, dass nicht die elektrischen Potentiale der Eingänge an den
Ausgang durchgeschalten werden, sondern die Potentiale der Steuerbits. Verbindet man also den Ausgang eines solchen Gatters mit dem Eingang eines nachfolgenden Gatters, und wird das Steuerbit über CMOS definiert, gibt es auch bei beliebiger Kaskadierung solcher Gatter keinen Spannungsabfall über mehr als drei Transistoren.
Claims
1. Flexibles Logikgatter, dadurch gekennzeichnet, dass je ein n-Kanal-IGFET (T2, T4, T6) und ein p-Kanal-IGFET (TI, T3, T5) des flexiblen Logikgatters so verschalten sind,
- dass ihre Gate- und ihre Drain-Anschlüsse verbunden sind, wobei die Drain-Anschlüsse jeweils einen Ausgang eines Multiplexers bilden, und
- dass der Bulk des jeweiligen n-Kanal-IGFET (T2, T4, T6) auf einem niedrigeren, insbesondere dem niedrigsten, Potential (GND) liegt, während der Bulk des jeweiligen p- Kanal-IGFET (TI, T3, T5) auf einem höheren, insbesondere dem höchsten, Potential (+) liegt, wodurch abhängig vom Gate-Potential immer einer der beiden IGFET Kanäle leitet und der andere sperrt,
- dass drei IGFET-Paare (T1-T2, T3-T4, T5-T6) drei 2-zu-l Multiplexer bilden (Ml, M2, M3), die untereinander derart verbunden sind, dass der dritte Multiplexer (M3) wahlweise die Ausgänge des ersten Multiplexers (Ml) oder des zweiten Multiplexers (M2) durchschaltet und damit die insgesamt vier Steuerbits (SI, S2, S3, S4) an den Source-Eingängen der IGFET-Paare (TI, T2, T3, T4) dieser Multiplexer (Ml, M2) an deren Ausgang durchschaltet,
- dass die Gates des ersten und zweiten Multiplexers (Ml, M2) mit dem ersten Eingang des Logikgatters (El) und die Gates des dritten Multiplexers (M3) mit dem zweiten Eingang des Logikgatters (E2) verbunden sind und
- dass so, abhängig von den vier möglichen Kombinationen der Eingangsbits an den Eingängen des Logikgatters (El, E2), eines der vier Steuerbits (SI, S2, S3, S4) an den Ausgang des Logikgatters (A) durchgeschaltet und somit jede mögliche logische Verknüpfung von zwei Eingangsbits durchgeführt werden kann.
2. Flexibles Logikgatter nach Anspruch 1, dadurch gekennzeichnet, dass die IGFET (TI, T2, T3, T4, T5, T6), vorzugsweise in Abhängigkeit von einer zugrunde liegenden Technologie, mit vertauschten Source- und Drain-Anschlüssen betrieben werden können.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ATA8012/2022A AT525255B1 (de) | 2022-03-06 | 2022-03-06 | Flexibles Logikgatter |
| ATA8012/2022 | 2022-03-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2023168469A1 true WO2023168469A1 (de) | 2023-09-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160049940A1 (en) * | 2014-08-12 | 2016-02-18 | Xilinx, Inc. | Interconnect circuits having low threshold voltage p-channel transistors for a programmable integrated circuit |
-
2022
- 2022-12-14 WO PCT/AT2022/060440 patent/WO2023168469A1/de active Application Filing
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160049940A1 (en) * | 2014-08-12 | 2016-02-18 | Xilinx, Inc. | Interconnect circuits having low threshold voltage p-channel transistors for a programmable integrated circuit |
Non-Patent Citations (2)
| Title |
|---|
| MAHATMA HIMANSHU ET AL: "Low Power Multiplexer Design Using Modified Dcvsl Logic", IOSR JOURNAL OF VLSI AND SIGNAL PROCESSING, vol. 6, no. 3, 1 May 2016 (2016-05-01), pages 2319 - 4200, XP093030021, DOI: 10.9790/4200-0603011317 * |
| REDDY RAMANA ET AL: "A Novel 1-Bit Full Adder Design Using DCVSL XOR/XNOR Gate and Pass Transistor Multiplexers Design and Analysis of Various Slots on Hexagonal Boundary Micro-Strip Patch Antennas View project", 1 March 2013 (2013-03-01), XP093030017, Retrieved from the Internet <URL:https://www.researchgate.net/publication/311418018_A_Novel_1-Bit_Full_Adder_Design_Using_DCVSL_XORXNOR_Gate_and_Pass_Transistor_Multiplexers> [retrieved on 20230308] * |
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