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WO2022210592A1 - 半導体回路及び電子機器 - Google Patents

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Publication number
WO2022210592A1
WO2022210592A1 PCT/JP2022/015161 JP2022015161W WO2022210592A1 WO 2022210592 A1 WO2022210592 A1 WO 2022210592A1 JP 2022015161 W JP2022015161 W JP 2022015161W WO 2022210592 A1 WO2022210592 A1 WO 2022210592A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
phase
selection
phase signal
circuit
Prior art date
Application number
PCT/JP2022/015161
Other languages
English (en)
French (fr)
Inventor
貴範 佐伯
義則 田中
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to JP2023511296A priority Critical patent/JPWO2022210592A1/ja
Publication of WO2022210592A1 publication Critical patent/WO2022210592A1/ja

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals

Definitions

  • the present disclosure relates to semiconductor circuits and electronic devices.
  • This type of clock generation circuit is required to have higher time resolution, resistance to PVT (process, voltage, temperature) fluctuations, small area, and power saving.
  • PVT process, voltage, temperature
  • an object of the present disclosure is to provide a semiconductor circuit and an electronic device that are highly resistant to PVT fluctuations and capable of outputting a signal with high time resolution.
  • a first phase signal and a second phase signal having different phases are selected from polyphase signals having different phases based on a first selection signal.
  • a selector that outputs and outputs a third phase signal and a fourth phase signal that are out of phase with each other based on the second selection signal;
  • a first interpolator that outputs a fifth phase signal having a phase corresponding to the phase of the first phase signal and the phase of the second phase signal; and
  • a second interpolator outputting a sixth phase signal having a phase corresponding to the phase of the third phase signal and the phase of the fourth phase signal.
  • the first interpolator and the second interpolator may have the same circuit configuration.
  • a phase difference detection circuit may be provided for detecting a phase difference between the fifth phase signal and the sixth phase signal, using the fifth phase signal as a reference phase signal.
  • the first phase signal and the second phase signal have a phase shift of a minimum phase amount;
  • the third phase signal and the fourth phase signal may have a phase shift of a minimum phase amount.
  • a multiphase clock generation circuit that generates the multiphase signal by shifting the phase of a frequency-divided clock signal obtained by dividing an input clock signal;
  • the selector comprises the first phase signal and the second phase signal, which are out of phase with each other by one cycle or half a cycle of the input clock signal, and the first phase signal and the second phase signal out of phase with each other by one cycle or half a cycle of the input clock signal.
  • the third phase signal and the fourth phase signal that are shifted from each other may be output.
  • each of the first interpolator and the second interpolator a third interpolator that outputs a seventh phase signal having a phase corresponding to the phases of the two phase signals having different phases; a fourth interpolator that outputs an eighth phase signal having a phase corresponding to the phases of the two opposite phase signals obtained by inverting the logic of the two phase signals;
  • a set-reset circuit that outputs a ninth phase signal that becomes the first logic when the seventh phase signal is of a predetermined logic and a second logic when the eighth phase signal is the predetermined logic.
  • the two phase signals are the first phase signal and the second phase signal in the first interpolator, and the third phase signal and the fourth phase signal in the second interpolator. is the phase signal
  • the ninth phase signal may be the fifth phase signal in the first interpolator and the sixth phase signal in the second interpolator.
  • the first interpolator outputs the fifth phase signal having a phase according to the third selection signal
  • the second interpolator may output the sixth phase signal having a phase according to the fourth selection signal.
  • the first interpolator may output the fifth phase signal having the earliest phase among the phases selectable by the third selection signal.
  • each of the first interpolator and the second interpolator a third interpolator for generating a seventh phase signal having a phase corresponding to the third selection signal from two phase signals having different phases; a fourth interpolator that generates an eighth phase signal having a phase corresponding to the fourth selection signal from two opposite phase signals obtained by inverting logics of the two phase signals; a set-reset circuit that outputs a ninth phase signal whose logic is inverted when the seventh phase signal is of a predetermined logic and whose logic is inverted when the eighth phase signal is of the predetermined logic; has The two phase signals are the first phase signal and the second phase signal in the first interpolator, and the third phase signal and the fourth phase signal in the second interpolator. is the phase signal, The ninth phase signal may be the fifth phase signal in the first interpolator and the sixth phase signal in the second interpolator.
  • a first two-selection circuit that selects one of the fifth phase signal and the sixth phase signal based on a fifth selection signal
  • a second two-selection circuit that selects the other of the fifth phase signal and the sixth phase signal that the first two-selection circuit did not select, based on the fifth selection signal.
  • the first interpolator is a fifth interpolator for generating a tenth phase signal having a phase corresponding to a sixth selection signal from the first phase signal and the second phase signal; a sixth interpolator that generates an eleventh phase signal having a phase corresponding to a seventh selection signal from the first phase signal and the second phase signal; a seventh interpolator that generates the fifth phase signal having a phase corresponding to an eighth selection signal from the tenth phase signal and the eleventh phase signal;
  • the second interpolator is an eighth interpolator that generates a twelfth phase signal having a phase corresponding to a ninth selection signal from the third phase signal and the fourth phase signal; a ninth interpolator for generating a thirteenth phase signal having a phase corresponding to a tenth selection signal from the third phase signal and the fourth phase signal; and a tenth interpolator that generates the sixth phase signal having a phase corresponding to the eleventh selection signal from the twelfth phase signal and the thirteenth phase signal.
  • the sixth selection signal consisting of the first bit string signal
  • the seventh selection signal consisting of the second bit string signal
  • the ninth selection signal consisting of the third bit string signal
  • the fourth bit string signal A first control circuit that outputs the tenth selection signal consisting of The first control circuit alternately changes part of bit values in the first bit string signal and the second bit string signal, thereby changing the tenth phase signal and the eleventh phase signal.
  • the twelfth phase signal and the thirteenth phase signal are obtained by shifting the phase by the minimum phase and alternately changing part of the bit values in the third bit string signal and the fourth bit string signal. may be shifted by the minimum phase.
  • the first control circuit alternately changes some bit values in the first bit string signal and the second bit string signal from the lower bit side to the upper bit side, and then By alternately changing toward the lower bit side, the phases of the tenth phase signal and the eleventh phase signal are shifted by the minimum phase, and the phases of the third bit string signal and the fourth bit string signal are shifted by the minimum phase.
  • the twelfth phase signal and the first The phases of the 13 phase signals may be shifted by a minimum phase.
  • the eighth selection signal is a fourth bit string signal
  • the eleventh selection signal is a fifth bit string signal
  • the first control circuit shifts the phase of the fifth phase signal by the minimum phase by sequentially changing the bit values of a part of the fourth bit string signal, and shifts the phase of the fifth bit string signal by the minimum phase.
  • the phase of the sixth phase signal may be shifted by the minimum phase by sequentially changing the bit values of some of them.
  • the first selection signal includes a twelfth selection signal and a thirteenth selection signal
  • the second selection signal includes a fourteenth selection signal and a fifteenth selection signal
  • the selector is a first selection circuit that selects one signal from the polyphase signals based on the twelfth selection signal; a second selection circuit that selects one signal from the polyphase signals based on the thirteenth selection signal; a third selection circuit that selects one signal from the polyphase signals based on the fourteenth selection signal; a fourth selection circuit that selects one signal from the polyphase signals based on the fifteenth selection signal; a first synchronization circuit for generating the first phase signal by synchronizing the signal selected by the first selection circuit with an input clock signal; a second synchronization circuit for generating the second phase signal by synchronizing the signal selected by the second selection circuit with the input clock signal; a third synchronization circuit for generating the third phase signal by synchronizing the signal selected by the third selection circuit with the input clock signal; and a fourth synchronization circuit for generating the
  • the first selection signal includes a twelfth selection signal and a thirteenth selection signal
  • the second selection signal includes a fourteenth selection signal and a fifteenth selection signal
  • the selector is a first selection circuit that selects one signal from the polyphase signals based on the twelfth selection signal; a second selection circuit that selects one signal from the polyphase signals based on the thirteenth selection signal; a third selection circuit that selects one signal from the polyphase signals based on the fourteenth selection signal; a fourth selection circuit that selects one signal from the polyphase signals based on the fifteenth selection signal; a first synchronization circuit for generating a fourteenth phase signal by synchronizing the signal selected by the first selection circuit at the timing when the input clock signal transitions from the first logic to the second logic; a second synchronization circuit for generating a fifteenth phase signal by synchronizing the fourteenth phase signal with timing at which the input clock signal transitions from the second logic to the first logic; a third synchronizing circuit for generating a sixteenth phase signal by
  • a second control circuit that outputs the fifteenth selection signal consisting of The second control circuit alternately changes part of the bit values in the sixth bit string signal and the seventh bit string signal so that the first selection circuit and the second selection circuit
  • the third selection circuit alternately changes the phase of the signal to be selected by the minimum phase and alternately changes part of the bit values in the eighth bit string signal and the ninth bit string signal.
  • the phase of the signal selected by the fourth selection circuit may be alternately changed by the minimum phase.
  • the sixteenth selection signal is a tenth bit string signal
  • the seventeenth selection signal is an eleventh bit string signal
  • the second control circuit alternately changes partial bit values in the tenth bit string signal and the eleventh bit string signal to generate the first phase signal, the second phase signal,
  • the phases of the third phase signal and the fourth phase signal may be shifted by a minimum phase.
  • a standard cell in which circuits constituting the selector, the first interpolator, and the second interpolator are arranged may be provided.
  • phase difference control circuit An electronic device comprising a phase difference detection circuit,
  • the phase difference control circuit is Outputting a first phase signal and a second phase signal whose phases are different from each other based on a first selection signal from among the polyphase signals whose phases are different from each other, and outputting a phase signal whose phases are different from each other based on the second selection signal a selector that outputs different third phase signals and fourth phase signals; a first interpolator that outputs a fifth phase signal having a phase corresponding to the phase of the first phase signal and the phase of the second phase signal; a second interpolator that outputs a sixth phase signal having a phase corresponding to the phase of the third phase signal and the phase of the fourth phase signal;
  • the phase difference detection circuit may detect a phase difference between the fifth phase signal and the sixth phase signal, using the fifth phase signal as a reference phase signal.
  • FIG. 1 is a block diagram of a semiconductor circuit according to a first embodiment
  • FIG. 2 is a schematic block diagram of an electronic device including the semiconductor circuit 1 of FIG. 1
  • FIG. FIG. 4 is a diagram showing a specific example of a first interpolator and a second interpolator
  • FIG. 3B is a circuit diagram showing an example of the internal configuration of the clocked inverter in FIG. 3A
  • FIG. 2 is a block diagram showing a schematic configuration of a semiconductor circuit according to a second embodiment
  • FIG. FIG. 5 is a circuit diagram showing an example of the internal configuration of a multiphase clock generation circuit in the multiphase clock generation & selector of FIG. 4
  • FIG. 5 is a circuit diagram showing an example of the internal configuration of a selector within the multiphase clock generation & selector 5 of FIG. 4;
  • FIG. 5 is a block diagram showing internal configurations of a first interpolator and a second interpolator in FIG. 4;
  • FIG. 8 is a circuit diagram showing an example of the internal configuration of the low leak PI of FIG. 7;
  • FIG. 9 is a circuit diagram showing an internal configuration of a low-leakage PI according to a modified example of FIG. 8;
  • FIG. 10 is a timing diagram for the low-leakage PI of FIG. 9;
  • FIG. 11 is a block diagram showing a schematic configuration of a semiconductor circuit according to a third embodiment;
  • FIG. 12 is a circuit diagram showing an internal configuration of a multiphase clock generation circuit in the multiphase clock generation & selector of FIG. 11;
  • FIG. 12 is a circuit diagram showing the internal configuration of a selector in the multiphase clock generation & selector of FIG. 11;
  • FIG. 14 is a block diagram showing the internal configuration of the 11th to 18th interpolators in FIG. 13;
  • FIG. 15 is a circuit diagram showing the internal configuration of the low-leakage DIV2PI of FIG. 14;
  • FIG. 16 is a circuit diagram according to a first modification of the low-leakage DIV2PI of FIG. 15;
  • FIG. 16 is a circuit diagram according to a second modification of the low-leakage DIV2PI of FIG. 15;
  • FIG. 18 is a timing diagram of the low-leakage DIV2PI of FIG. 17;
  • 14A and 14B are diagrams for explaining operations of a first selection circuit and a second selection circuit in the selector 2 of FIG. 13;
  • FIG. FIG. 14 is a diagram for explaining the operation of a third two-selection circuit and a fourth two-selection circuit in the selector of FIG. 13;
  • 12A and 12B are diagrams for explaining the operation of a fifth interpolator and a sixth interpolator in the semiconductor circuit 1 of FIG. 11;
  • FIG. FIG. 12 is a diagram for explaining operations of a seventh interpolator and a tenth interpolator in the semiconductor circuit 1 of FIG. 11;
  • FIG. 11 is a block diagram showing an internal configuration of a modified example of the multiphase clock generation & selector of FIG. 11;
  • FIG. 11 is a block diagram showing a schematic configuration of a semiconductor circuit according to a fourth embodiment;
  • FIG. 25 is a block diagram of a semiconductor circuit 1 including a first fine-tuning interpolator and a second fine-tuning interpolator in addition to the configuration of FIG. 24;
  • FIG. FIG. 11 is a block diagram showing a schematic configuration of an electronic device including a semiconductor circuit according to a fifth embodiment;
  • semiconductor circuits and electronic devices will be described with reference to the drawings.
  • the main components of the semiconductor circuits and electronic devices will be mainly described below, the semiconductor circuits and electronic devices may have components and functions that are not illustrated or described. The following description does not exclude components or features not shown or described.
  • FIG. 1 is a block diagram of a semiconductor circuit 1 according to the first embodiment.
  • the semiconductor circuit 1 of FIG. 1 outputs two phase signals Outa and Outb that are out of phase with each other. Since these two phase signals Outa and Outb are generated by the same semiconductor circuit 1, they have the same PVT variation.
  • PVT variation means that the signal characteristics change due to the influence of at least one of process P, power supply voltage V, and temperature T.
  • FIG. By detecting the phase difference between the two phase signals Outa and Outb having the same PVT fluctuations in a subsequent circuit (not shown in FIG. 1), a phase difference signal in which the PVT fluctuations are canceled out can be obtained. In this manner, the semiconductor circuit 1 of FIG. 1 outputs two phase signals having different phases so that the circuit at the subsequent stage can detect the phase difference signal in which the PVT variation is canceled.
  • the semiconductor circuit 1 in FIG. 1 includes a selector 2, a first interpolator (PI_1) 3a, and a second interpolator (PI_2) 3b.
  • the selector 2 outputs a first phase signal Pna1 and a second phase signal Pna2 having different phases from among the polyphase signals having different phases based on the first selection signal nas, and performs second selection.
  • a third phase signal Pnb1 and a fourth phase signal Pnb2 having phases different from each other are output based on the signal nbs.
  • a polyphase signal is a plurality of signals having different phases.
  • FIG. 1 shows an example in which the polyphase signal has N phases (N is an integer equal to or greater than 2).
  • the multiphase signal can be generated, for example, by shifting the phase of the frequency-divided clock signal obtained by dividing the input clock signal CLK in a plurality of ways with the input clock signal CLK.
  • the phase difference between the first phase signal Pna1 and the second phase signal Pna2 is arbitrary. have deviations.
  • the minimum phase amount is the phase difference between two consecutive clock signals generated by the multiphase clock generation circuit. For example, as will be described later (FIG. 5), in a multiphase signal generated by phase-shifting a frequency-divided clock signal obtained by dividing an input clock signal by N in a shift register, a first phase signal Pna1 and a second phase signal Pna1 are generated. It is one cycle or half cycle of the input clock signal CLK used to generate the phase signal Pna2.
  • the phase difference between the third phase signal Pnb1 and the fourth phase signal Pnb2 is arbitrary, but typically the third phase signal Pnb1 and the fourth phase signal Pnb2 have a minimum phase amount of has a phase shift of .
  • the first interpolator 3a outputs a fifth phase signal Outa having a phase corresponding to the phase of the first phase signal Pna1 and the phase of the second phase signal Pna2.
  • the second interpolator 3b outputs a sixth phase signal Outb having a phase corresponding to the phases of the third phase signal Pnb1 and the fourth phase signal Pnb2.
  • the fifth phase signal Outa is an interpolation ratio selectable by the third selection signal mas from the phase difference between the phase of the first phase signal Pna1 and the phase of the second phase signal Pna2. has a predetermined phase selected by .
  • the sixth phase signal Outb has a predetermined phase selected by an interpolation ratio selectable by the fourth selection signal mbs.
  • the first interpolator 3a and the second interpolator 3b have the same circuit configuration.
  • the fifth phase signal Outa output from the first interpolator 3a and the second interpolator The PVT variation of the sixth phase signal Outb output from 3b can be made the same.
  • the first interpolator 3a outputs a fifth phase signal Outa having a phase corresponding to the third selection signal mas.
  • the second interpolator 3b outputs a sixth phase signal Outb having a phase corresponding to the fourth selection signal mbs.
  • each of the first interpolator 3a and the second interpolator 3b can select an arbitrary phase from the M phases. Therefore, if the selector 2 can select an arbitrary phase signal from N-phase polyphase signals, the semiconductor circuit 1 in FIG.
  • Each of the sixth phase signals Outb can be independently selected and output.
  • the first interpolator 3a may output the fifth phase signal Outa of the earliest phase among the phases selectable by the third selection signal mas.
  • the fifth phase signal Outa can be used as the reference phase signal.
  • the second interpolator 3b may be capable of outputting the sixth phase signal Outb of any phase.
  • the semiconductor circuit 1 in FIG. 1 can be arranged on a semiconductor substrate. As will be described later, the semiconductor circuit 1 of FIG. 1 can be arranged in at least part of a standard cell preliminarily formed on a semiconductor substrate. By designing the semiconductor circuit 1 of FIG. 1 using standard cells, the design man-hours can be reduced, and manufacturing is facilitated. Also, the semiconductor circuit 1 of FIG. 1 can be arranged on the same semiconductor substrate together with another semiconductor circuit that realizes other functions, and can be packaged and made into a chip. As a result, the semiconductor circuit 1 of FIG. 1 can be incorporated into an LSI (Large Scale Integrated chip) or SoC (Silicon on Chip).
  • LSI Large Scale Integrated chip
  • SoC Silicon on Chip
  • FIG. 2 is a schematic block diagram of an electronic device 10 including the semiconductor circuit 1 of FIG.
  • the electronic device 10 in FIG. 2 includes a PLL circuit 11, a multiphase clock generation circuit 12, the semiconductor circuit 1 in FIG. 1, a control circuit 13, and a system circuit .
  • the PLL circuit 11 generates and outputs a reference clock signal.
  • the multiphase clock generation circuit 12 generates a multiphase signal by, for example, shifting a frequency-divided clock signal DCK obtained by frequency-dividing the input clock signal CLK in synchronization with the input clock signal CLK.
  • a frequency-divided clock signal DCK obtained by frequency-dividing the input clock signal CLK in synchronization with the input clock signal CLK.
  • it may be synchronized at the timing of the rising edge (or falling edge) of the input clock signal CLK, or at both the rising edge and the falling edge. may be synchronized at the timing of
  • the control circuit 13 generates the above-described first selection signal nas, second selection signal nbs, third selection signal mas, and fourth selection signal mbs, and inputs them to the semiconductor circuit 1 .
  • the first selection signal nas and the second selection signal nbs are input to the selector 2 in the semiconductor circuit 1 and used to generate polyphase signals.
  • the first phase signal Pna1 and the second phase signal Pna2 are used to generate the fifth phase signal Outa
  • the third phase signal Pnb1 and the fourth phase signal Pnb2 are used to generate the sixth phase signal Outb. used to generate
  • the control circuit 13 generates the first selection signal nas to the fourth selection signal mbs based on the bit string signal of the control code input from the outside.
  • Each of the first selection signal nas to the fourth selection signal mbs is a bit string signal composed of multiple bits.
  • the function and internal configuration of the system circuit 14 are irrelevant.
  • the fifth phase signal Outa and the sixth phase signal Outb output from the semiconductor circuit 1 are input to the system circuit 14 .
  • the system circuit 14 can, for example, detect the phase difference between the fifth phase signal Outa and the sixth phase signal Outb to generate a phase difference signal independent of PVT variations.
  • the system circuit 14 can use the fifth phase signal Outa and the sixth phase signal Outb as sensing signals. More specifically, the object is irradiated with an optical signal synchronized with the fifth phase signal Outa, which is the reference phase signal, and the reflected optical signal from the object is sampled in synchronization with the sixth phase signal Outb. good too. As a result, the distance to the object can be accurately measured in a non-contact manner.
  • FIG. 3A is a diagram showing a specific example of the first interpolator 3a and the second interpolator 3b.
  • FIG. 3A shows an example in which each of the first interpolator 3a and the second interpolator 3b is composed of a plurality of clocked inverters.
  • the first interpolator 3a having the configuration shown in FIG. 3A will be described below.
  • the first interpolator 3a shown in FIG. 3A includes a plurality of clocked inverters 4 connected in parallel between a node to which the input phase signal Pn is input and an output node, and an input phase signal Pn+1. and a plurality of clocked inverters 4 connected in parallel between the output node and the output node.
  • Each clocked inverter 4 has an enable terminal, and it is possible to individually set whether or not each clocked inverter 4 is enabled. Specifically, whether or not to enable each clocked inverter 4 is determined based on the value of each bit of the control signal having the number of bits corresponding to the total number of clocked inverters 4 . As the number of enabled clocked inverters 4 increases, the phase of the signal output from the interpolator advances. Therefore, by adjusting the value of each bit of the control signal, the phases of the signals output from the first interpolator 3a and the second interpolator 3b can be finely adjusted. If the number of bits of the control signal is M, the first interpolator 3a in FIG. 3A can output an M-phase phase signal.
  • FIG. 3B is a circuit diagram showing an example of the internal configuration of the clocked inverter 4 of FIG. 3A.
  • the clocked inverter 4 of FIG. 3B has PMOS transistors Q1, Q2 and NMOS transistors Q3, Q4 cascode-connected between the power supply voltage node and the ground node.
  • An input phase signal IN is input to the gates of the transistors Q2 and Q3, and control signals SB and S are input to the gates of the transistors Q1 and Q4.
  • the transistors Q1 and Q2 may be interchanged, and the transistors Q3 and Q4 may be interchanged.
  • the fifth phase signal Outa is generated by the first interpolator 3a based on the first phase signal Pna1 and the second phase signal Pna2 output from the selector 2.
  • the second interpolator 3b Based on the third phase signal Pnb1 and the fourth phase signal Pnb2 output from the selector 2, the second interpolator 3b generates the sixth phase signal Outb.
  • the phases of the fifth phase signal Outa and the sixth phase signal Outb can be finely adjusted.
  • the phase difference signal between the fifth phase signal Outa and the sixth phase signal Outb can be controlled by the PVT fluctuation.
  • a phase difference signal that can be canceled and that does not depend on PVT variations can be easily generated.
  • first interpolator 3a and the second interpolator 3b can be composed of, for example, a plurality of clocked inverters 4 connected in parallel.
  • the phases of the phase signal Outa and the sixth phase signal Outb can be easily and finely adjusted. Therefore, according to the present embodiment, the phases of the fifth phase signal Outa and the sixth phase signal Outb can be finely adjusted with a simple circuit configuration and control.
  • FIG. 4 is a block diagram showing a schematic configuration of the semiconductor circuit 1 according to the second embodiment.
  • the semiconductor circuit 1 of FIG. 4 includes a multiphase clock generator & selector 5, a first interpolator 3a, a second interpolator 3b, a first two-selection circuit 6, and a second two-selection circuit. 7 and a control circuit 13 .
  • the multiphase clock generation & selector 5 has a multiphase clock generation circuit 12 and a selector 2 . A detailed description of these circuits is given later.
  • the selector 2 in FIG. 4 outputs the first phase signal Pna1 and the second phase signal Pna2 based on the first selection signal nas, and outputs Based on this, a third phase signal Pnb1 and a fourth phase signal Pnb2 are output.
  • the first phase signal Pna1 and the second phase signal Pna2 are signals that are out of phase with each other by the minimum phase amount.
  • the first phase signal Pna1 and the second phase signal Pna2 are input to the first interpolator 3a.
  • the third phase signal Pnb1 and the fourth phase signal Pnb2 are signals that are out of phase with each other by the minimum phase amount.
  • the third phase signal Pnb1 and the fourth phase signal Pnb2 are input to the second interpolator 3b.
  • the first interpolator 3a outputs a fifth phase signal nma from the third phase signal Pnb1 and the fourth phase signal Pnb2 based on the third selection signal mas.
  • the second interpolator 3b outputs a sixth phase signal nmb from the third phase signal Pnb1 and the fourth phase signal Pnb2 based on the fourth selection signal mbs.
  • the first two-selection circuit 6 selects Outa, one of the fifth phase signal nma and the sixth phase signal nmb, based on the fifth selection signal ss.
  • the second two-selection circuit 7 selects the other Outb of the fifth phase signal nma and the sixth phase signal nmb, which the first two-selection circuit 6 did not select, based on the fifth selection signal ss. .
  • the first two-selection circuit 6 and the second two-selection circuit 7 can switch between the fifth phase signal nma and the sixth phase signal nmb and output them according to the control signal ss from the control circuit 13 .
  • the time difference between the propagation delay times of the paths through which the fifth phase signal nma and the sixth phase signal nmb propagate can be measured, and the functions of the fifth phase signal nma and the sixth phase signal nmb can be reversed. , and subsequent processing can be executed.
  • FIG. 5 is a circuit diagram showing an example of the internal configuration of the multiphase clock generation circuit 12 in the multiphase clock generation & selector 5 of FIG.
  • the multiphase clock generation circuit 12 has an N-divider circuit 8 and a plurality (N) of cascaded flip-flops (hereinafter referred to as FFs) 9 .
  • the N-divider circuit 8 divides the frequency of the input clock signal CLK by N and outputs the divided clock signal DCK.
  • the divided clock signal DCK is synchronized at each FF 9, eg, at the rising edge of the input clock signal CLK.
  • the cascaded FFs 9 output a multiphase signal including a plurality of frequency-divided clock signals DCK whose phases are shifted by one cycle of the input clock signal CLK. More specifically, among the plurality of cascaded FFs 9, the 0-phase signal is output from the FF 9 at the first stage, and the (N ⁇ 1)-phase signal is output from the FF 9 at the final stage.
  • FIG. 6 is a circuit diagram showing an example of the internal configuration of the selector 2 in the multiphase clock generator & selector 5 of FIG.
  • the selector 2 of FIG. 6 includes a first selection circuit 21, a second selection circuit 22, a third selection circuit 23, a fourth selection circuit 24, a first synchronization circuit 25, a second , a third synchronizing circuit 27 and a fourth synchronizing circuit 28 .
  • the 12th selection signal na, the 13th selection signal na1, the 14th selection signal nb, and the 15th selection signal nb1 generated by the control circuit 13 in FIG. 4 are input to the selector 2 in FIG. .
  • the twelfth selection signal na and the thirteenth selection signal na1 correspond to the first selection signal nas in the selector 2 of FIG.
  • the fourteenth selection signal nb and the fifteenth selection signal nb1 in the selector 2 in FIG. 6 correspond to the second selection signal nbs in the selector 2 in FIG.
  • the first selection circuit 21 selects one signal from the polyphase signals based on the twelfth selection signal na.
  • the second selection circuit 22 selects one signal from the polyphase signals based on the thirteenth selection signal na1.
  • the third selection circuit 23 selects one signal from the polyphase signals based on the fourteenth selection signal nb.
  • the fourth selection circuit 24 selects one signal from the polyphase signals based on the fifteenth selection signal nb1.
  • the first synchronization circuit 25 generates the first phase signal Pna1 by synchronizing the signal selected by the third selection circuit 23 with the input clock signal CLK.
  • the second synchronization circuit 26 generates a second phase signal Pna2 by synchronizing the signal selected by the fourth selection circuit 24 with the input clock signal CLK.
  • the third synchronization circuit 27 synchronizes the signal selected by the fifth selection circuit with the input clock signal CLK to generate the third phase signal Pnb1.
  • the fourth synchronization circuit 28 synchronizes the signal selected by the sixth selection circuit with the input clock signal CLK to generate a fourth phase signal Pnb2.
  • Each of the first synchronizing circuit 25 to the fourth synchronizing circuit 28 is composed of FF9, for example.
  • the phase difference of the signals selected by the first selection circuit 21 to the fourth selection circuit 24 is synchronized with the input clock signal CLK. It is possible to adjust the phase variations of the signals selected by the first selection circuit 21 to the fourth selection circuit 24 .
  • FIG. 7 is a block diagram showing the internal configuration of the first interpolator 3a and the second interpolator 3b in FIG.
  • the internal configurations of the first interpolator 3a and the second interpolator 3b are the same.
  • the first interpolator 3 a and the second interpolator 3 b are also called phase interpolators 3 .
  • the phase interpolator 3 selects a phase corresponding to each phase of the two input phase signals IN1 and IN2 based on the selection signal mas or mbs, and outputs a phase signal of the selected phase.
  • the phase interpolator 3 of FIG. 7 has two low-leakage phase interpolators (hereinafter also referred to as low-leakage PIs) 31, 32, two inverters 33, 34, and a set-reset circuit 35.
  • a low leak means a circuit configuration in which a through current does not flow between the power supply voltage node and the ground node.
  • the internal configurations of the two low leak PIs 31 and 32 are the same.
  • one low-leakage PI 31 may be called a third interpolator 31 and the other low-leakage PI 32 may be called a fourth interpolator 32 .
  • the third interpolator 31 generates a seventh phase signal having a phase corresponding to the selection signal mas or mbs from the two phase signals IN1 and IN2 having different phases.
  • a fourth interpolator 32 generates an eighth phase signal having a phase corresponding to the selection signal mas or mbs from two opposite phase signals obtained by inverting the logic of the two phase signals IN1 and IN2 by inverters 33 and 34. Generate.
  • the set-reset circuit 35 outputs a ninth phase signal OUT that becomes the first logic when the seventh phase signal has a predetermined logic, and becomes the second logic when the eighth phase signal has a predetermined logic. Output.
  • the set-reset circuit 35 has, for example, two inverters 36, 37, two NAND gates 38, 39, and a buffer 40.
  • the seventh phase signal is input to one NAND gate 38 after being logically inverted by one inverter 36 .
  • the eighth phase signal is input to the other NAND gate 39 after being logically inverted by the other inverter 37 .
  • One NAND gate 38 outputs a NAND signal of the output of the other NAND gate 39 and the logic inversion signal of the seventh phase signal.
  • the other NAND gate 39 outputs a NAND signal of the output of the NAND gate 38 and the logic inversion signal of the eighth phase signal.
  • the output signal of one NAND gate 38 is output via buffer 40 .
  • the set reset circuit 35 When the output signal of the fourth interpolator 32 in FIG. 7 becomes high level, the set reset circuit 35 enters the set state, and the phase interpolator 3 in FIG. 7 outputs a high level signal. Also, when the output signal of the third interpolator 31 becomes high level, the set reset circuit 35 enters a reset state, and the phase interpolator 3 of FIG. 7 outputs a low level signal.
  • the low leak PIs 31 and 32 in FIG. Variation in the duty ratio of the output ninth phase signal can be improved.
  • FIG. 8 is a circuit diagram showing an example of the internal configuration of the low leak PIs 31 and 32 (third interpolator 31 and fourth interpolator 32) of FIG.
  • Two phase signals IN1 and IN2 are input to the low-leakage PIs 31 and 32 in FIG.
  • the two phase signals IN1, IN2 are the first phase signal Pna1 and the second phase signal Pna2 of FIG. 4 or the third phase signal Pnb1 and the fourth phase signal Pnb2 of FIG.
  • the low-leakage PIs 31, 32 of FIG. 8 are composed of an OR gate 41, two buffers 42, 43, a PMOS transistor Q5, an inverter 44, and N pairs of cascode-connected PIs 31, 32 connected between the input node of the inverter 44 and the ground node. It has a first transistor group 45 and N sets of second transistor groups 46 cascode-connected between the input node of the inverter 44 and the ground node. Each transistor group 45, 46 has two NMOS transistors (Q6, Q7) or (Q8, Q9) cascode-connected between the input node of the inverter 44 and the ground node.
  • the phase signal IN1 is input through the buffer 42 to the gate of one NMOS transistor Q6 in the first transistor group 45.
  • the gate of the other NMOS transistor Q7 in the first transistor group 45 receives the inverted signals SB0 to SBN-1 of the corresponding bit in the third selection signal mas or the fourth selection signal mbs in FIG. be.
  • a phase signal IN2 is input via a buffer 43 to the gate of one NMOS transistor Q8 in the second transistor group 46.
  • the corresponding bit signals S0 to SN-1 in the third selection signal mas or the fourth selection signal mbs in FIG. 7 are input to the gate of the other NMOS transistor Q9 in the second transistor group .
  • the low-leakage PIs 31 and 32 in FIG. 8 use the third select signal mas or the third select signal mas or the third 4, the phase of the phase signals output from the low-leakage PIs 31 and 32 can be adjusted.
  • the phase of the phase signals output from the low-leakage PIs 31 and 32 also changes due to the phase difference between the two phase signals IN1 and IN2 that are input to the low-leakage PIs 31 and 32 .
  • the smaller the phase difference between the phase signals IN1 and IN2 the shorter the time interval between the phase signals output from the low-leakage PIs 31 and 32 in proportion to the phase difference.
  • FIG. 9 is a circuit diagram showing the internal configuration of low-leakage PIs 31 and 32 according to a modified example of FIG.
  • the low-leakage PIs 31, 32 of FIG. 9 have two AND gates 47, 48 in addition to the configuration of FIG.
  • the output signal of the OR gate 41 is a
  • the output signal of the AND gate 47 is b
  • the output signal of the AND gate 48 is c.
  • One AND gate 47 outputs a logical product signal of the phase signal IN1 and a phase signal obtained by delaying the phase signal IN1 by the buffer 42 .
  • the output signal b of one AND gate 47 is input to the gate of one NMOS transistor Q6 in the first transistor group 45.
  • FIG. 9 is a circuit diagram showing the internal configuration of low-leakage PIs 31 and 32 according to a modified example of FIG.
  • the low-leakage PIs 31, 32 of FIG. 9 have two AND gates 47, 48 in addition to the configuration of FIG.
  • the output signal of the OR gate 41
  • the other AND gate 48 outputs a logical AND signal of the phase signal IN2 and a phase signal obtained by delaying the phase signal IN2 by the buffer 43 .
  • the output signal c of the other AND gate 48 is input to the gate of one NMOS transistor Q8 in the second transistor group 46.
  • FIG. 10 is a timing diagram of low leak PIs 31 and 32 in FIG. FIG. 10 shows signal waveforms of the two phase signals IN1 and IN2, the output signal a of the OR gate 41, the output signal b of the AND gate 47, and the output signal c of the AND gate 48. ing.
  • Phase signals IN1 and IN2 delayed by buffers 42 and 43 are input to AND gates 47 and 48. Therefore, the timing at which outputs b and c of AND gates 47 and 48 transition from low level to high level is determined by the OR gate. 41 is delayed by td from the timing at which the output a of 41 transitions to high level. Therefore, the cascode-connected PMOS transistor Q5 does not turn on at the same time as the NMOS transistors (Q6, Q7) or (Q8, Q9), and no through current flows from the power supply voltage node to the ground node.
  • the current extracted by the NMOS transistors (Q6, Q7) or (Q8, Q9) within the period of time difference T from when the phase signal IN1 transitions to high level until when the phase signal IN2 transitions to high level is It can be controlled with high accuracy, and thereby the phase of the phase signals output from the low-leakage PIs 31 and 32 in FIG. 9 can be controlled with high accuracy.
  • FIGS. 8 and 9 are only examples of the circuit configuration of the low-leakage PIs 31 and 32, and any specific circuit configuration may be used as long as the timings shown in FIG. 10 can be realized.
  • the PMOS transistor Q5 charges the potential of the input node of the inverter 44
  • the NMOS transistors (Q6, Q7) or (Q8, Q9) transfer the current from the input node of the inverter 44 to the ground node.
  • the circuit configuration may be such that the roles of the NMOS transistors (Q6, Q7) or (Q8, Q9) and the PMOS transistor Q5 are reversed.
  • the fifth phase signal nma and the sixth phase signal nmb output from the first interpolator 3a and the second interpolator 3b can be alternately switched and output.
  • the time difference between the signal propagation time of the fifth phase signal nma and the signal propagation time of the sixth phase signal nmb can be measured.
  • the low-leakage PIs 31 and 32 of FIG. 8 or 9 as the first interpolator 3a and the second interpolator 3b, it is possible to prevent the through current from flowing, and the configuration is simple. A phase signal whose phase is finely and accurately shifted can be generated.
  • the third embodiment is characterized by generating a phase signal whose phase is shifted in finer units than the second embodiment.
  • FIG. 11 is a block diagram showing a schematic configuration of the semiconductor circuit 1 according to the third embodiment.
  • the semiconductor circuit 1 of FIG. 11 includes a multiphase clock generator & selector 5, a fifth interpolator (PI_ea) 51, a sixth interpolator (PI_oa) 52, and a seventh interpolator (PI_2a). 53, an eighth interpolator (PI_eb) 54, a ninth interpolator (PI_ob) 55, a tenth interpolator (PI_2b) 56, a first two-selection circuit 6, a second and a control circuit 13 .
  • the multiphase clock generation & selector 5 has a multiphase clock generation circuit 12 and a selector 2 . A detailed description of these circuits is given later.
  • the multiphase clock generator & selector 5 generates a first phase signal Pnea corresponding to the first phase signal Pna1 in FIG. 1, a second phase signal Pnoa corresponding to the second phase signal Pna2, and a third phase signal Pna2. It outputs a third phase signal Pneb corresponding to the signal Pnb1 and a third phase signal Pnob corresponding to the fourth phase signal Pnb2.
  • a fifth interpolator 51, a sixth interpolator 52, and a seventh interpolator 53 correspond to the first interpolator 3a in FIG. 1 or FIG.
  • the fifth interpolator 51 generates a tenth phase signal nmea having a phase corresponding to the sixth selection signal meas from the first phase signal Pnea and the second phase signal Pnoa.
  • the sixth interpolator 52 generates an eleventh phase signal nmoa having a phase corresponding to the seventh selection signal moas from the first phase signal Pnea and the second phase signal Pnoa.
  • the seventh interpolator 53 generates a fifth phase signal nmka having a phase corresponding to the eighth selection signal kas from the tenth phase signal nmea and the eleventh phase signal nmoa.
  • the eighth interpolator 54, the ninth interpolator 55, and the tenth interpolator 56 correspond to the second interpolator 3b in FIG. 1 or FIG.
  • the eighth interpolator 54 generates a twelfth phase signal nmeb having a phase corresponding to the ninth selection signal mebs from the third phase signal Pneb and the fourth phase signal Pnob.
  • the ninth interpolator 55 generates a thirteenth phase signal nmob having a phase corresponding to the tenth selection signal mobs from the third phase signal Pneb and the fourth phase signal Pnob.
  • a tenth interpolator 56 generates a sixth phase signal nmkb having a phase corresponding to the eleventh selection signal kbs from the twelfth phase signal nmeb and the thirteenth phase signal nmob.
  • the first two-selection circuit 6 and the second two-selection circuit 7 in FIG. 11 can exchange the fifth phase signal nmka and the sixth phase signal nmkb and output them, as in FIG.
  • the control circuit 13 generates an n-phase selection signal and an h-phase selection signal for controlling the selector 2 based on an externally input control code, and also generates a sixth selection signal meas and a seventh selection signal. It generates moas, an eighth selection signal kas, a ninth selection signal mebs, a tenth selection signal mobs, and an eleventh selection signal kbs.
  • the semiconductor circuit 1 of FIG. 11 has a plurality of interpolators connected in multiple stages, and the finally output fifth phase signal nmka and sixth phase signal nmkb are phase-shifted in fine units. can be changed.
  • FIG. 12 is a circuit diagram showing the internal configuration of the multiphase clock generation circuit 12 in the multiphase clock generation & selector 5 of FIG.
  • the multiphase clock generation circuit 12 of FIG. 12 has an inverter 16 in addition to the N-divider circuit 8 and a plurality of cascade-connected FFs 9, as in FIG.
  • This inverter 16 inverts the logic of the input clock signal CLK.
  • the input clock signal CLK and the inverted clock signal inverted by the inverter 16 are alternately input to the cascaded FFs 9 .
  • the plurality of FFs 9 output multiphase signals whose phases are shifted every half cycle of the input clock signal CLK. Therefore, the multiphase clock generation circuit 12 in FIG. 12 can generate a multiphase signal whose phase is shifted by a finer phase amount than the multiphase clock generation circuit 12 in FIG.
  • equivalent polyphase signals can be output even if FF9 is replaced with a latch circuit.
  • FIG. 13 is a circuit diagram showing the internal configuration of the selector 2 within the multiphase clock generator & selector 5 of FIG.
  • the selector 2 of FIG. 13 includes a first selection circuit 21, a second selection circuit 22, a third selection circuit 23, a fourth selection circuit 24, a first synchronization circuit 61, a second synchronization circuit 62, third synchronization circuit 63, fourth synchronization circuit 64, fifth synchronization circuit 65, sixth synchronization circuit 66, and seventh synchronization circuit 67 , an eighth synchronization circuit 68, an eleventh interpolator 69, a twelfth interpolator 70, a thirteenth interpolator 71, a fourteenth interpolator 72, and a third a two-selection circuit 73, a fourth two-selection circuit 74, a fifth two-selection circuit 75, a sixth two-selection circuit 76, a fifteenth interpolator 77, and a sixteenth interpolator 78; , a seventeenth interpol
  • the twelfth selection signal neas and the thirteenth selection signal noas input to the selector 2 in FIG. 13 correspond to the first selection signal nas in the selector 2 in FIG. 1 or FIG. Also, the fourteenth selection signal nebs and the fifteenth selection signal nobs input to the selector 2 in FIG. 13 correspond to the second selection signal nbs in the selector 2 in FIG. 1 or FIG.
  • the first selection circuit 21 selects one signal from the polyphase signals based on the twelfth selection signal neas.
  • the second selection circuit 22 selects one signal from the polyphase signals based on the thirteenth selection signal noas.
  • the third selection circuit 23 selects one signal from the polyphase signals based on the fourteenth selection signal nebs.
  • the fourth selection circuit 24 selects one signal from the polyphase signals based on the fifteenth selection signal nobs.
  • the first synchronization circuit 61 generates a 14th phase signal by synchronizing the signal selected by the first selection circuit 21 with the timing at which the input clock signal CLK transitions from the first logic to the second logic. .
  • the second synchronization circuit 62 generates a fifteenth phase signal by synchronizing the fourteenth phase signal with the timing at which the input clock signal CLK transitions from the second logic to the first logic.
  • the third synchronization circuit 63 synchronizes the signal selected by the second selection circuit 22 with the timing at which the input clock signal CLK transitions from the first logic to the second logic to generate a 16th phase signal. .
  • the fourth synchronization circuit 64 synchronizes the 16th phase signal with the timing at which the input clock signal CLK transitions from the second logic to the first logic to generate a 17th phase signal.
  • the fifth synchronization circuit 65 synchronizes the signal selected by the third selection circuit 23 with the timing at which the input clock signal CLK transitions from the first logic to the second logic to generate the eighteenth phase signal.
  • the sixth synchronization circuit 66 generates a nineteenth phase signal by synchronizing the eighteenth phase signal with the timing at which the input clock signal CLK transitions from the second logic to the first logic.
  • the seventh synchronization circuit 67 synchronizes the signal selected by the fourth selection circuit 24 with the timing at which the input clock signal CLK transitions from the first logic to the second logic to generate a twentieth phase signal.
  • the eighth synchronization circuit 68 generates a twenty-first phase signal by synchronizing the twenty-first phase signal with the timing at which the input clock signal CLK transitions from the second logic to the first logic.
  • the eleventh interpolator 69 generates a twenty-second phase signal nea having a phase corresponding to the phases of the fourteenth phase signal and the fifteenth phase signal.
  • the twelfth interpolator 70 generates a twenty-third phase signal noa having a phase corresponding to the phase of the sixteenth phase signal and the phase of the seventeenth phase signal.
  • the thirteenth interpolator 71 generates a twenty-fourth phase signal neb having a phase corresponding to the phases of the eighteenth phase signal and the nineteenth phase signal.
  • the fourteenth interpolator 72 generates a twenty-fifth phase signal nob having a phase corresponding to the phases of the twenty-first phase signal and the twenty-first phase signal.
  • the third two-selection circuit 73 selects either the 22nd phase signal nea or the 23rd phase signal noa based on the 16th selection signal has.
  • the fourth two-selection circuit 74 selects the phase signal selected by the third two-selection circuit 73 from the twenty-second phase signal nea and the twenty-third phase signal noa based on the sixteenth selection signal has.
  • a fifth two-selection circuit 75 selects either the twenty-fourth phase signal neb or the twenty-fifth phase signal nob based on the seventeenth selection signal hbs.
  • the sixth two-selection circuit 76 selects the phase signal selected by the fifth two-selection circuit 75 from the twenty-fourth phase signal neb and the twenty-fifth phase signal nob based on the seventeenth selection signal hbs.
  • the selector 2 of FIG. 13 includes a seventh two-selection circuit 81, an eighth two-selection circuit 82, a ninth and a tenth two-selection circuit 84 .
  • the twenty-second phase signal nea and the twenty-third phase signal noa are input to the seventh two-selection circuit 81 and the eighth two-selection circuit 82, respectively.
  • the seventh two-selection circuit 81 always selects the twenty-second phase signal nea
  • the eighth two-selection circuit 82 always selects the twenty-third phase signal noa.
  • the 24th phase signal neb and the 25th phase signal nob are input to the ninth two-selection circuit 83 and the tenth two-selection circuit 84, respectively.
  • the ninth two-selection circuit 83 always selects the twenty-fourth phase signal neb
  • the tenth two-selection circuit 84 always selects the twenty-fifth phase signal nob.
  • the seventh two-selection circuit 81 to tenth two-selection circuit 84 do not perform a selection operation, but are used to match the timing with the third two-selection circuit 73 to sixth two-selection circuit 76. is provided in
  • the fifteenth interpolator 77 outputs a first phase signal having a phase corresponding to the phase of the phase signal selected by the third two-selection circuit 73 and the phase of the phase signal selected by the fourth two-selection circuit 74. Generate Pnea.
  • the sixteenth interpolator 78 selects the phase of the twenty-second phase signal nea selected by the seventh two-selection circuit 81 and the phase of the twenty-third phase signal noa selected by the eighth two-selection circuit 82. to generate a second phase signal Pnoa having a phase according to .
  • a seventeenth interpolator 79 outputs a third phase signal having a phase corresponding to the phase of the phase signal selected by the fifth binary selection circuit 75 and the phase of the phase signal selected by the sixth binary selection circuit 76. Generate Pneb.
  • the eighteenth interpolator 80 selects the phase of the twenty-fourth phase signal neb selected by the ninth binary selection circuit 83 and the phase of the twenty-fifth phase signal nob selected by the tenth binary selection circuit 84. to generate a fourth phase signal Pnob having a phase according to .
  • the selector 2 in FIG. 13 can generate polyphase signals whose phases are sequentially shifted by a minimum phase amount corresponding to half the cycle of the input clock signal CLK, using the 12th selection signal neas to the 17th selection signal hbs.
  • FIG. 14 is a block diagram showing the internal configuration of the 11th interpolator 69 to the 18th interpolator 80 in FIG.
  • Each of the eleventh interpolator 69 to the eighteenth interpolator 80 has the same configuration, and outputs phase signals having phases corresponding to the phases of the two input phase signals IN1 and IN2.
  • Each of the 11 interpolators 69 to the 18th interpolator 80 is collectively referred to as DIV2PI.
  • the DIV2PI in FIG. 14 has two inverters 85, 86, two low-leakage DIV2PIs 87, 88, and a set-reset circuit 89.
  • the two low-leakage DIV2PIs 87, 88 have the same configuration.
  • the two low-leakage DIV2PIs 87, 88 may also be referred to as a first low-leakage DIV2PI 87 and a second low-leakage DIV2PI 88 for distinction.
  • the first low-leakage DIV2PI 87 outputs phase signals having phases corresponding to the phases of the two phase signals IN1 and IN2 input to the DIV2PI in FIG.
  • the second low-leakage DIV2PI 88 outputs phase signals having phases corresponding to phases of two phase signals obtained by inverting the two phase signals IN1 and IN2 by inverters 85 and 86 .
  • the set-reset circuit 89 has the same circuit configuration as the set-reset circuit 35 of FIG.
  • the set reset circuit 89 enters a set state when the phase signal output from the first low-leakage DIV2PI 87 becomes high level, and outputs a high level signal. Also, when the phase signal output from the second low-leakage DIV2PI 88 becomes high level, the set reset circuit 89 enters a reset state and outputs a low level signal.
  • FIG. 15 is a circuit diagram showing the internal configuration of the low-leakage DIV2PI (first low-leakage DIV2PI 87 and second low-leakage DIV2PI 88) of FIG.
  • the low leakage DIV2 PI 87,88 of FIG. 98 input nodes and an NMOS transistor Q12 connected between the ground node.
  • the output node of the OR gate 95 is connected to the gate of the PMOS transistor Q10.
  • the phase signal IN1 is input via the buffer 96 to the gate of the NMOS transistor Q11.
  • the phase signal IN2 is input through the buffer 97 to the gate of the NMOS transistor Q12.
  • the PMOS transistor Q10 When both the phase signals IN1 and IN2 are at low level, the PMOS transistor Q10 is turned on and the input node of the inverter 98 is charged to high level. After that, when at least one of the phase signals IN1 and IN2 is turned on, at least one of the NMOS transistors Q11 and Q12 is turned on, current is drawn from the input node of the inverter 98 to the ground node, and the input node of the inverter 98 is pulled out. The potential drops. With two NMOS transistors on than with one NMOS transistor on, the potential at the input node of inverter 98 falls more quickly and the output of low leakage DIV2PI 87, 88 transitions from low to high. faster timing. As a result, the low-leakage DIV2PIs 87 and 88 in FIG. 15 can output phase signals having phases corresponding to the phases of the two phase signals IN1 and IN2.
  • FIG. 16 is a circuit diagram according to a first modification of the low-leakage DIV2PIs 87, 88 of FIG.
  • the low leakage DIV2PI 87,88 of FIG. 16 has two AND gates 99,100 in addition to the configuration of FIG.
  • One AND gate 99 outputs a logical AND signal b of the phase signal IN1 and a phase signal obtained by delaying the phase signal IN1 by the buffer 96.
  • the output signal b of one AND gate 99 is input to the gate of the NMOS transistor Q11.
  • the other AND gate 100 outputs a logical AND signal c of the phase signal IN1 and the phase signal obtained by delaying the phase signal IN1 by the buffer 97 .
  • the output signal c of the other AND gate 100 is input to the gate of the NMOS transistor Q12.
  • the timing at which the outputs of the AND gates 99 and 100 transition to high level can be reliably delayed from the timing at which the output of the OR gate 95 transitions to high level. It is possible to prevent the PMOS transistor Q10 and the NMOS transistor Q11 or Q12 from turning on at the same time, thereby preventing a through current from flowing from the power supply voltage node to the ground node.
  • FIG. 17 is a circuit diagram according to a second modification of the low-leakage DIV2PIs 87, 88 of FIG. 17 has two OR gates 101 and 102, one AND gate 103, two buffers 104 and 105, and a dummy circuit 106 in addition to the configuration of FIG. Buffers 104 and 105 are for delay adjustment, and the number of connection stages is arbitrary. Any logic gates or inverters may be used instead of the OR gates 95, 101 and 102.
  • One OR gate 101 outputs a logical sum signal a of the phase signal IN1 delayed by the buffer 96 and the phase signal IN2.
  • the output signal a of one OR gate 101 is input to the gate of the NMOS transistor Q11.
  • AND gate 103 outputs a logical AND signal of phase signal IN2 and signals obtained by delaying phase signal IN2 by buffers 104 and 105 .
  • the other OR gate 102 outputs the OR signal c of the output signal of the AND gate 103 and the signal obtained by delaying the phase signal IN2 by the buffer 97 . This signal is input to the gate of the NMOS transistor Q12.
  • a dummy circuit 106 is connected to the signal path of the phase signal IN1.
  • the dummy circuit 106 adds a load similar to that of the signal IN2 to the signal path of the signal IN1, and the internal configuration of the dummy circuit 106 does not matter.
  • FIG. 18 is a timing diagram of the low leakage DIV2PI 87, 88 of FIG. FIG. 18 shows timings of the phase signal IN1, the phase signal IN2, the output signal a of the OR gate 95, the output signal b of the OR gate 101, and the output signal c of the OR gate .
  • FIG. 19 is a diagram explaining the operation of the first selection circuit 21 and the second selection circuit 22 in the selector 2 of FIG.
  • FIG. 19 shows a bit string of the control code input to the semiconductor circuit 1 of FIG.
  • a diagram showing the correspondence relationship with the bit string of the thirteenth selection signal noas, the waveform of the signal selected by the first selection circuit 21, and the waveform of the signal selected by the second selection circuit 22 are shown.
  • the third selection circuit 23 and the fourth selection circuit 24 in the selector 2 of FIG. 13 perform selection operations similar to those of the first selection circuit 21 and the second selection circuit 22, although the signals to be selected are different. Therefore, it is omitted in FIG.
  • a control code is, for example, a bit string signal consisting of 13 bits.
  • the three most significant bits of the bit string signal are used for selection by the first selection circuit 21 to the fourth selection circuit 24 .
  • the upper 3 bits of the control code have 8 different values.
  • the 12th selection signal neas and the 13th selection signal noas are also 3-bit bit string signals.
  • the bit value of either the 12th selection signal neas or the 13th selection signal noas changes. More specifically, every time the bit value of the control code changes by one, the bit value of the twelfth selection signal neas or the thirteenth selection signal noas alternately changes by one.
  • the polyphase signals are frequency-divided clock signals DCK having different phases, as shown in FIG.
  • the second selection circuit 22 selects the frequency-divided clock signal DCK having the signal waveform w3, for example.
  • the first selection circuit 21 selects the frequency-divided clock signal DCK having the signal waveform w4. In this manner, each time the control code changes by 1, the first selection circuit 21 and the second selection circuit 22 are alternately selected based on the 12th selection signal neas or the 13th selection signal noas corresponding to the control code. to select the frequency-divided clock signal DCK whose phase is shifted by the minimum phase amount.
  • control circuit (second control circuit) 13 of FIG. A fourteenth selection signal nebs consisting of eight bit string signals and a fifteenth selection signal nobs consisting of a ninth bit string signal are output and input to the selector 2 in FIG. Then, the control circuit 13 alternately changes part of the bit values in the sixth bit string signal and the seventh bit string signal so that the first selection circuit 21 and the second selection circuit 22 select By alternately changing the phase of the signal by the minimum phase and alternately changing some bit values in the eighth bit string signal and the ninth bit string signal, the third selection circuit 23 and the fourth selection The phase of the signal selected by the circuit 24 is alternately changed by the minimum phase.
  • control circuit 13 may output a 16th selection signal has made up of the tenth bit string signal and a seventeenth selection signal hbs made up of the 11th bit string signal. In this case, the control circuit 13 alternately changes some bit values in the tenth bit string signal and the eleventh bit string signal to obtain the first phase signal Pnea, the second phase signal Pnoa, and the third phase signal Pnoa. and the phase of the fourth phase signal Pnob are shifted by the minimum phase.
  • FIG. 20 is a diagram explaining the operation of the third two-selection circuit 73 and the fourth two-selection circuit 74 in the selector 2 of FIG.
  • FIG. 20 shows part of the bit string in the control code input to the semiconductor circuit 1 of FIG. are shown.
  • FIG. 20 shows a signal waveform w11 of the input clock signal CLK, signal waveforms w12 and w14 of the 22nd phase signal nea output from the 11th interpolator 69, and output from the 12th interpolator 70.
  • a signal waveform w13 of the twenty-third phase signal noa is shown.
  • the twenty-second phase signal nea and the twenty-third phase signal noa are signals whose phases are shifted by about half the cycle of the input clock signal CLK.
  • the eleventh interpolator 69 outputs the 22nd phase signal nea having different phases as shown by the signal waveforms w12 and w14 according to the signal selected by the first selection circuit 21 on the preceding stage. Output.
  • the 4th and 5th bits from the most significant are used to select the third two-selection circuit 73 and the fourth two-selection circuit 74.
  • the third two-selection circuit 73 and the fourth two-selection circuit 74 select the twenty-second phase signal nea.
  • the fifteenth interpolator 77 outputs a first phase signal Pnea having a phase corresponding to the phase of the twenty-second phase signal nea, as indicated by a signal waveform w15.
  • the sixteenth interpolator 78 divides the phase of the twenty-second phase signal nea output from the seventh two-select circuit 81 and the eighth two-phase signal nea, as shown in the signal waveform w16.
  • a second phase signal Pnoa having a phase corresponding to the phase of the twenty-third phase signal noa output from the selection circuit 82 is output.
  • the third two-selection circuit 73 and the fourth two-selection circuit 74 both output the twenty-third phase signal noa.
  • the fifteenth interpolator 77 outputs a first phase signal Pnea having a phase corresponding to the phase of the twenty-third phase signal noa, as indicated by a signal waveform w17.
  • the sixteenth interpolator 78 divides the phase of the twenty-second phase signal nea output from the seventh two-selection circuit 81 and the eighth two-selection circuit 81 as shown in the signal waveforms.
  • a second phase signal Pnoa having a phase corresponding to the phase of the twenty-third phase signal noa output from the circuit 82 is output.
  • the selector 2 in FIG. It outputs a phase signal Pnoa.
  • FIG. 21 is a diagram explaining the operation of the fifth interpolator 51 and the sixth interpolator 52 in the semiconductor circuit 1 of FIG.
  • FIG. 21 shows part of the bit string in the control code input to the semiconductor circuit 1 of FIG. 11, the bit string of the sixth selection signal meas for selecting the phase of the fifth interpolator 51, The bit strings of the seventh selection signal moas for phase selection of the 6 interpolators 52 and the phase differences between these bit strings are shown.
  • FIG. 21 shows a signal waveform w21 of the input clock signal CLK, a signal waveform w22 of the first phase signal Pnea output from the multiphase clock generator & selector 5, a signal waveform w23 of the second phase signal Pnoa, A signal waveform w24 of the first phase signal Pnea obtained by shifting the phase of the signal waveform w22 is shown.
  • the first selection signal nas input to the multiphase clock generator & selector 5 can be used to select whether the phase of the first phase signal Pnea should be the signal waveform w22 or the signal waveform w24.
  • the fifth interpolator 51 and the sixth interpolator 52 are set to the 10th phase by the bit values of, for example, the 6th to 9th bits from the most significant bit of the bit string signal of the control code.
  • a signal nmea and an eleventh phase signal nmoa are generated.
  • the control circuit 13 outputs the bit string signal of the sixth selection signal meas for selecting the phase of the fifth interpolator 51 and the bit string signal of the sixth interpolator 51 according to the bit values of the sixth to ninth bits from the most significant bit of the control code. and a bit string signal of a seventh selection signal moas for performing 52 phase selections.
  • the bit string signals of the sixth selection signal meas and the seventh selection signal moas are each 8 bits, for example.
  • the bit string signal of the sixth selection signal meas and the bit string signal of the seventh selection signal moas alternately change their bit values by two bits from the lower side to the higher side. More specifically, when the sixth bit of the control code is 0, the bit string signal of the sixth selection signal meas and the bit string signal of the seventh selection signal moas alternately change from 00 to 11 by two bits.
  • the bit positions of the 2 bits that change are shifted from the low order side to the high order side of each bit string signal.
  • bit string signal of the sixth selection signal meas For this reason, looking at the bit string signal of the sixth selection signal meas, the same bit string signal continues twice, and then the bit string signal that changes to 11 by 2 bits from the lower side continues twice in succession. is repeated.
  • bit string signal of the seventh selection signal moas but the sixth selection signal meas and the seventh selection signal moas have different timings at which 2 bits in the bit string signal change to 11.
  • FIG. Therefore, the magnitude relationship between the bit string signal of the sixth selection signal meas and the bit string signal of the seventh selection signal moas alternately changes.
  • a change in the magnitude relationship of the bit string signals means a change in the phase difference between the bit string signals, and as shown in FIG. 21, lead and lag of the phase appear alternately.
  • the phase of the first phase signal Pnea input to the fifth interpolator 51 changes and changes from the signal waveform w22 to the signal waveform w24.
  • the bit string signal of the sixth selection signal meas and the bit string signal of the seventh selection signal moas change to 00 by two bits from the upper side as the 7th to 9th bits from the most significant bit of the control code change by one bit. Change.
  • the sixth interpolator 52 outputs the first phase signal Pnea indicated by the signal waveform w22 and the first phase signal Pnea indicated by the signal waveform w23. 2 phase signal Pnoa, the eleventh phase signal nmoa shown in the signal waveform w26 is generated.
  • the fifth interpolator 51 When the 6th to 9th bits from the most significant bit of the control code are 0001, the fifth interpolator 51 outputs the first phase signal Pnea indicated by the signal waveform w22 and the second phase signal Pnoa indicated by the signal waveform w23. , to generate a tenth phase signal nmea shown in signal waveform w27.
  • the fifth interpolator 51 and the sixth interpolator 52 alternately generate the minimum phase amount.
  • a shifted tenth phase signal nmea or an eleventh phase signal nmoa is generated.
  • the bit string signal of the sixth selection signal meas for phase selection of the fifth interpolator 51 and the bit string signal of the seventh selection signal moas for phase selection of the sixth interpolator 52 are 2 Alternately bit by bit.
  • the phase of the first phase signal Pnea input to the fifth interpolator 51 and the sixth interpolator 52 changes (signal waveform w24 ).
  • the sixth interpolator 52 outputs the first phase signal Pnea indicated by the signal waveform w24 and the second phase signal indicated by the signal waveform w23. From Pnoa, an eleventh phase signal nmoa shown in signal waveform w34 is generated.
  • the fifth interpolator 51 converts the first phase signal Pnea indicated by the signal waveform w24 and the second phase signal Pnoa indicated by the signal waveform w23 to , to generate the tenth phase signal nmea shown in the signal waveform w35.
  • the bit string signal of the sixth selection signal meas and the bit string signal of the seventh selection signal moas are changed to 00 by two bits from the upper side.
  • the phases of the tenth phase signal nmea and the eleventh phase signal nmoa alternately output from the fifth interpolator 51 and the sixth interpolator 52 change each time the control code changes by one bit. , are sequentially shifted in the same direction by the minimum phase amount.
  • a bit string signal of the ninth selection signal mebs for phase selection of the eighth interpolator 54 and a bit string signal of the tenth selection signal mobs for phase selection of the ninth interpolator 55 each time the signal changes. is changed by 2 bits, and the phases of the 12th phase signal nmeb and the 13th phase signal nmob are alternately changed by the minimum phase amount.
  • the fifth interpolator 51 outputs the 10 phase signal nmea and the eleventh phase signal nmoa output from the sixth interpolator 52 can be shifted by the minimum phase amount.
  • FIG. 22 is a diagram for explaining operations of the seventh interpolator 53 and the tenth interpolator 56 in the semiconductor circuit 1 of FIG.
  • FIG. 22 shows part of the bit string in the control code input to the semiconductor circuit 1 of FIG. 11 and the bit string signal of the eighth selection signal kas for phase selection of the seventh interpolator 53. Illustrated.
  • the tenth interpolator 56 in the semiconductor circuit 1 in FIG. 11 has different selection target signals, it performs the same selection operation as the seventh interpolator 53, so it is omitted in FIG.
  • FIG. 22 shows a signal waveform w51 of the tenth phase signal nmea, a signal waveform w52 of the eleventh phase signal nmoa, and a signal waveform w53 of the tenth phase signal nmea obtained by shifting the phase of the signal waveform w51.
  • It is A first selection signal nas input to the multiphase clock generator & selector 5 , a sixth selection signal meas input to the fifth interpolator 51 , and a sixth selection signal meas input to the sixth interpolator 52 .
  • 7 selection signal moas it is possible to select whether the phase of the tenth phase signal nmea should be the signal waveform w51 or the signal waveform w53.
  • the seventh interpolator 53 generates the fifth phase signal nmka according to the bit values of, for example, the 10th to 13th bits from the most significant bit of the control code. More specifically, the bit string signal of the eighth selection signal kas is generated from the bit values of the 10th to 13th bits from the most significant bit of the control code. As shown in FIG. 22, the bit string signal of the eighth selection signal kas is, for example, 8 bits. The bit string signal of the eighth selection signal kas changes its bit value bit by bit. More specifically, when the 10th bit from the most significant bit of the control code is 0, each bit of the bit string signal of the eighth selection signal kas changes from 0 to 1 in order from the lower side to the higher side. When the 10th bit from the high order of the control code is 1, each bit of the bit string signal of the eighth selection signal kas sequentially changes from 1 to 0 from the high order side to the low order side.
  • the seventh interpolator 53 When the 10th to 13th bits from the most significant bit of the control code are 0000, the seventh interpolator 53 outputs the tenth phase signal nmea indicated by the signal waveform w51 and the eleventh phase signal nmoa indicated by the signal waveform w52. , the fifth phase signal nmka shown in the signal waveform w55 is generated.
  • the seventh interpolator 53 When the 10th to 13th bits from the most significant bit of the control code are 0001, the seventh interpolator 53 outputs the tenth phase signal nmea indicated by the signal waveform w51 and the eleventh phase signal nmoa indicated by the signal waveform w52. , the fifth phase signal nmka shown in the signal waveform w56 is generated.
  • the bit string signal of the eighth selection signal kas for selecting the phase of the seventh interpolator 53 has a bit value of 1 from the lower side to the higher side. and the fifth phase signal nmka is phase-shifted by the minimum phase amount.
  • the phase of the tenth phase signal nmea input to the seventh interpolator 53 changes (signal waveform w53).
  • the seventh interpolator 53 generates the fifth phase signal nmka indicated by the signal waveform w63 from the tenth phase signal nmea indicated by the signal waveform w53 and the eleventh phase signal nmoa indicated by the signal waveform w52. .
  • the bit string signal of the eighth selection signal kas for selecting the phase of the seventh interpolator 53 has a bit value of 0 from the upper side to the lower side. and the fifth phase signal nmka is phase-shifted by the minimum phase amount.
  • the control circuit (first control circuit) 13 of FIG. It outputs a ninth selection signal mebs consisting of three bit string signals and a tenth selection signal mobs consisting of a fourth bit string signal.
  • the control circuit 13 alternately changes part of the bit values in the first bit string signal and the second bit string signal, thereby changing the phases of the tenth phase signal nmea and the eleventh phase signal nmoa by the minimum phase.
  • the phases of the twelfth phase signal nmeb and the thirteenth phase signal nmob are shifted by the minimum phase by shifting and alternately changing partial bit values in the third bit string signal and the fourth bit string signal.
  • control circuit 13 alternately changes a part of the bit values in the first bit string signal and the second bit string signal from the lower bit side to the upper bit side, and then changes the bit values from the upper bit side to the lower bit side.
  • the twelfth phase signal nmeb and the thirteenth phase signal nmob are changed. Shift the phase by the minimum phase.
  • the control circuit 13 sequentially changes a part of the bit values in the eighth selection signal kas, which is the fourth bit string signal, thereby shifting the phase of the fifth phase signal nmka by the minimum phase.
  • the phase of the sixth phase signal nmkb is shifted by the minimum phase.
  • FIG. 23 is a block diagram showing the internal configuration of a modified example of the multiphase clock generator & selector 5 of FIG.
  • the multiphase clock generation & selector 5 of FIG. 23 is obtained by integrating the multiphase clock generation circuit 12 and the selector 2 .
  • the selector 2 in FIG. 13 generates the first phase signal Pnea to the fourth phase signal Pnob using the multiphase signals from the multiphase clock generation circuit 12 in FIG.
  • the generation & selector 5 includes a first multiphase clock generation circuit 121 for generating the first phase signal Pnea based on the twelfth selection signal neas, and a second phase clock generation circuit 121 for generating the first phase signal Pnea based on the thirteenth selection signal noas.
  • a second multiphase clock generation circuit 122 for generating the signal Pnoa; a third multiphase clock generation circuit 123 for generating the third phase signal Pneb based on the fourteenth selection signal nebs; and a fourth multiphase clock generation circuit 124 for generating a fourth phase signal Pnob based on fifteen selection signals nobs.
  • the first multiphase clock generation circuit 121 has a plurality of cascaded FFs 9 and a plurality of two-selection circuits 125 connected to the input nodes of each FF 9 .
  • Each 2-selection circuit 125 inputs the frequency-divided clock signal DCK generated by the N frequency-dividing circuit 8 to the next-stage FF9, or transmits the output signal of the previous-stage FF9 to the next-stage FF9, based on the twelfth selection signal neas. Select whether to input to FF9.
  • the post-stage side of the first to fourth multiphase clock generation circuits 121 to 124 has basically the same circuit configuration as the post-stage side of the first selection circuit 21 to the fourth selection circuit 24 in FIG. , the explanation is omitted.
  • the semiconductor circuit 1 since a plurality of interpolators are connected in multiple stages and multiphase signals are generated using the rising edge and falling edge of the input clock signal CLK, It is possible to reduce the amount of phase shift of each phase signal. Further, in the present embodiment, as shown in FIGS. 19 to 22, for example, an 8-bit bit string signal is generated based on a partial bit string of the control code from the outside, and some bits of the bit string signal are sequentially processed. By shifting, it is possible to generate phase signals whose phases are sequentially shifted by the minimum phase amount.
  • FIG. 24 is a block diagram showing a schematic configuration of the semiconductor circuit 1 according to the fourth embodiment.
  • the semiconductor circuit 1 of FIG. 24 includes a multiphase clock generation circuit 12, a plurality of interpolators (PI) 126, a phase selection circuit 127, a first interpolator 3a, and a second interpolator 3b. It has
  • the multiphase clock generation circuit 12 generates multiphase signals with different phases in synchronization with the input clock signal CLK.
  • the polyphase signal is a signal obtained by shifting the phase of the frequency-divided clock signal DCK obtained by frequency-dividing the input clock signal CLK in a plurality of ways. The number of phases of the polyphase signal does not matter.
  • a plurality of interpolators 126 respectively generate phase signals whose phases correspond to the phases of the two frequency-divided clock signals DCK output from the multiphase clock generation circuit 12 .
  • the number of interpolators 126 is not particularly limited, and the number of interpolators 126 is provided according to the number of phases of the polyphase signal.
  • the phase selection circuit 127 selects the first phase signal Pnea and the second phase signal Pnoa having different phases from among the plurality of phase signals output from the plurality of interpolators 126, and selects the first phase signal Pnea and the second phase signal Pnoa having different phases.
  • a third phase signal Pneb and a fourth phase signal Pnob are selected.
  • a plurality of interpolators 126 and phase selection circuits 127 may be connected in multiple stages as in the semiconductor circuit 1 according to the third embodiment described above.
  • the first interpolator 3a outputs a fifth phase signal Outa having a phase corresponding to the phase of the first phase signal Pnea and the phase of the second phase signal Pnoa.
  • the second interpolator 3b outputs a sixth phase signal Outb having a phase corresponding to the phases of the third phase signal Pneb and the fourth phase signal Pnob.
  • the fifth phase signal Outa output by the first interpolator 3a is a reference phase signal.
  • the phase difference can be detected without depending on PVT (process P, voltage V, temperature T).
  • FIG. 25 is a block diagram of a semiconductor circuit 1 including a first fine interpolator (fine PI) 128 and a second fine interpolator (fine PI) 129 in addition to the configuration of FIG.
  • the fifth phase signal output from the first interpolator 3 a is input to the first fine adjustment interpolator 128 .
  • the first fine interpolator 128 outputs a first fine phase signal Outa obtained by finely adjusting the phase of the fifth phase signal.
  • the second fine adjustment interpolator 129 receives the sixth phase signal output from the second interpolator 3b.
  • the second fine interpolator 128 outputs a second fine phase signal Outb obtained by finely adjusting the phase of the sixth phase signal.
  • the semiconductor circuit 1 in FIGS. 24 and 25 is composed of logic gates and FFs, it can be arranged in at least part of a standard cell formed in advance on a semiconductor substrate. By arranging the semiconductor circuit 1 of FIGS. 24 and 25 on the standard cell, it is possible to reduce the number of design man-hours, and to easily form a chip.
  • FIG. 26 is a block diagram showing a schematic configuration of an electronic device 10 having the semiconductor circuit 1 according to the fifth embodiment.
  • the electronic device 10 of FIG. 26 includes a semiconductor circuit 1, a light projecting section 111, a light receiving section 112, and a phase difference detection circuit 113, which have the same configuration as in FIG.
  • the electronic device 10 of FIG. 26 can be composed of one or more semiconductor chips.
  • the light projecting unit 111 can be configured with a Vertical Cavity Surface Emitting Laser (VCSEL).
  • the light receiving unit 112 can be configured with SPAD (Single Photon Avalanche Diode).
  • the first fine adjustment phase signal Outa output from the first fine adjustment interpolator 128 is used as a light projection timing signal for the light projection section 111 .
  • the object 15 is irradiated with the light projected from the light projecting unit 111 , and the reflected light from the object 15 is received by the light receiving unit 112 .
  • the second fine phase signal output from the second fine interpolator 128 is used to sample the received light signal at the light receiving section 112 . By gradually shifting the phase of the second fine phase signal, it is possible to generate the second fine phase signal having a phase suitable for sampling the received light signal.
  • the phase difference detection circuit 113 detects the phase difference between the phase of the second fine adjustment phase signal suitable for sampling the received light signal and the first fine adjustment phase signal. Thereby, a phase difference independent of process P, voltage V, and temperature T can be detected.
  • this technique can take the following structures. (1) outputting a first phase signal and a second phase signal having different phases based on a first selection signal from among polyphase signals having different phases, and outputting a first phase signal and a second phase signal having different phases based on the second selection signal; a selector that outputs a third phase signal and a fourth phase signal that are out of phase with each other; a first interpolator that outputs a fifth phase signal having a phase corresponding to the phase of the first phase signal and the phase of the second phase signal; and a second interpolator that outputs a sixth phase signal having a phase corresponding to the phase of the third phase signal and the phase of the fourth phase signal.
  • a multiphase clock generation circuit that generates the multiphase signal by shifting the phase of the frequency-divided clock signal obtained by frequency-dividing the input clock signal;
  • the selector comprises the first phase signal and the second phase signal, which are out of phase with each other by one cycle or half a cycle of the input clock signal, and the first phase signal and the second phase signal out of phase with each other by one cycle or half a cycle of the input clock signal.
  • the semiconductor circuit according to (4) which outputs the third phase signal and the fourth phase signal that are shifted from each other.
  • each of the first interpolator and the second interpolator a third interpolator that outputs a seventh phase signal having a phase corresponding to the phases of the two phase signals having different phases; a fourth interpolator that outputs an eighth phase signal having a phase corresponding to the phases of the two opposite phase signals obtained by inverting the logic of the two phase signals;
  • a set-reset circuit that outputs a ninth phase signal that becomes the first logic when the seventh phase signal is of a predetermined logic and a second logic when the eighth phase signal is the predetermined logic. and
  • the two phase signals are the first phase signal and the second phase signal in the first interpolator, and the third phase signal and the fourth phase signal in the second interpolator.
  • phase signal is the phase signal, (7) or (8), wherein the ninth phase signal is the fifth phase signal in the first interpolator and the sixth phase signal in the second interpolator;
  • a semiconductor circuit as described. (10) a first two-selection circuit that selects one of the fifth phase signal and the sixth phase signal based on a fifth selection signal; a second two-selection circuit that selects the other of the fifth phase signal and the sixth phase signal that the first two-selection circuit did not select, based on the fifth selection signal. , (1) to (9).
  • the first interpolator is a fifth interpolator for generating a tenth phase signal having a phase corresponding to a sixth selection signal from the first phase signal and the second phase signal; a sixth interpolator that generates an eleventh phase signal having a phase corresponding to a seventh selection signal from the first phase signal and the second phase signal; a seventh interpolator that generates the fifth phase signal having a phase corresponding to an eighth selection signal from the tenth phase signal and the eleventh phase signal;
  • the second interpolator is an eighth interpolator that generates a twelfth phase signal having a phase corresponding to a ninth selection signal from the third phase signal and the fourth phase signal; a ninth interpolator for generating a thirteenth phase signal having a phase corresponding to a tenth selection signal from the third phase signal and the fourth phase signal; (1) to a tenth interpolator that generates the sixth phase signal having a phase corresponding to an eleventh selection signal from the twelfth phase signal and the thirteenth phase signal;
  • the sixth selection signal consisting of the first bit string signal; the seventh selection signal consisting of the second bit string signal; the ninth selection signal consisting of the third bit string signal; a first control circuit for outputting the tenth selection signal consisting of a bit string signal of The first control circuit alternately changes part of bit values in the first bit string signal and the second bit string signal, thereby changing the tenth phase signal and the eleventh phase signal.
  • the twelfth phase signal and the thirteenth phase signal are obtained by shifting the phase by the minimum phase and alternately changing part of the bit values in the third bit string signal and the fourth bit string signal.
  • the first control circuit alternately changes part of the bit values in the first bit string signal and the second bit string signal from the lower bit side to the upper bit side, By alternately changing from the bit side to the lower bit side, the phases of the tenth phase signal and the eleventh phase signal are shifted by the minimum phase, and the third bit string signal and the fourth bit string signal are shifted by the minimum phase.
  • the twelfth phase signal and the semiconductor circuit according to (12) After alternately changing a part of bit values in the bit string signal from the lower bit side to the upper bit side, by alternately changing from the upper bit side to the lower bit side, the twelfth phase signal and the semiconductor circuit according to (12), wherein the phase of the thirteenth phase signal is shifted by a minimum phase.
  • the eighth selection signal is a fourth bit string signal; the eleventh selection signal is a fifth bit string signal,
  • the first control circuit shifts the phase of the fifth phase signal by the minimum phase by sequentially changing the bit values of a part of the fourth bit string signal, and shifts the phase of the fifth bit string signal by the minimum phase.
  • the first selection signal includes a 12th selection signal and a 13th selection signal; the second selection signal includes a fourteenth selection signal and a fifteenth selection signal;
  • the selector is a first selection circuit that selects one signal from the polyphase signals based on the twelfth selection signal; a second selection circuit that selects one signal from the polyphase signals based on the thirteenth selection signal; a third selection circuit that selects one signal from the polyphase signals based on the fourteenth selection signal; a fourth selection circuit that selects one signal from the polyphase signals based on the fifteenth selection signal; a first synchronization circuit for generating the first phase signal by synchronizing the signal selected by the first selection circuit with an input clock signal; a second synchronization circuit for generating the second phase signal by synchronizing the signal selected by the second selection circuit with the input clock signal; a third synchronization circuit for generating the third phase signal by synchronizing the signal selected by the third selection circuit with the input clock signal; and a fourth synchronization circuit that generates the fourth phase signal
  • the first selection signal includes a 12th selection signal and a 13th selection signal; the second selection signal includes a fourteenth selection signal and a fifteenth selection signal;
  • the selector is a first selection circuit that selects one signal from the polyphase signals based on the twelfth selection signal; a second selection circuit that selects one signal from the polyphase signals based on the thirteenth selection signal; a third selection circuit that selects one signal from the polyphase signals based on the fourteenth selection signal; a fourth selection circuit that selects one signal from the polyphase signals based on the fifteenth selection signal; a first synchronization circuit for generating a fourteenth phase signal by synchronizing the signal selected by the first selection circuit at the timing when the input clock signal transitions from the first logic to the second logic; a second synchronization circuit for generating a fifteenth phase signal by synchronizing the fourteenth phase signal with timing at which the input clock signal transitions from the second logic to the first logic; a third synchronizing circuit for generating a sixteen
  • a second control circuit for outputting the fifteenth selection signal consisting of bit string signals of By alternately changing the values, the phases of the signals selected by the first selection circuit and the second selection circuit are alternately changed by the minimum phase, and the eighth bit string signal and the ninth bit string signal are alternately changed. alternately changing the phases of the signals selected by the third selection circuit and the fourth selection circuit by a minimum phase by alternately changing a part of the bit values in the bit string signal;
  • the sixteenth selection signal is a tenth bit string signal; the seventeenth selection signal is an eleventh bit string signal;
  • the second control circuit alternately changes partial bit values in the tenth bit string signal and the eleventh bit string signal to generate the first phase signal, the second phase signal,
  • phase difference control circuit (20) a phase difference control circuit;
  • An electronic device comprising a phase difference detection circuit, The phase difference control circuit is Outputting a first phase signal and a second phase signal whose phases are different from each other based on a first selection signal from among the polyphase signals whose phases are different from each other, and outputting a phase signal whose phases are different from each other based on the second selection signal a selector that outputs different third phase signals and fourth phase signals; a first interpolator that outputs a fifth phase signal having a phase corresponding to the phase of the first phase signal and the phase of the second phase signal; a second interpolator that outputs a sixth phase signal having a phase corresponding to the phase of the third phase signal and the phase of the fourth phase signal;
  • the phase difference detection circuit uses the fifth phase signal as a reference phase signal and detects a phase difference from the sixth phase signal.

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Abstract

［課題］ＰＶＴ変動に対する耐性が高く、かつ高い時間分解能の信号を出力する。 ［解決手段］半導体回路は、それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、第１の位相信号の位相と第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、第３の位相信号の位相と第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を備える。

Description

半導体回路及び電子機器
　本開示は、半導体回路及び電子機器に関する。
　近年の電子機器の高機能化および多機能化に伴い、高速インターフェース回路、半導体センサを用いた距離測定回路など、さまざまな回路において、高精度かつ高速のクロック生成回路が必要になってきた。この種のクロック生成回路には、フェーズロックトループや、ディレイロックトループなどの帰還回路が広く用いられている。また、帰還回路を用いない回路としてインターポレータ回路もあるが、単体で利用するには課題が多く、フェーズロックトループやディレイロックトループなどの帰還回路の回路部品として用いられることが多い。
特許０３６４７３６４号公報 特許０３４９５３１１号公報
　この種のクロック生成回路では、より高い時間分解能と、ＰＶＴ(プロセス、電圧、温度）変動に対する耐性と、小面積かつ省電力とが求められている。
　そこで、本開示は、ＰＶＴ変動に対する耐性が高く、かつ高い時間分解能の信号を出力可能な半導体回路及び電子機器を提供することを目的とする。
　上記の課題を解決するために、本開示によれば、それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、
　前記第１の位相信号の位相と前記第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、
　前記第３の位相信号の位相と前記第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を備える、半導体回路が提供される。
　前記第１のインターポレータと前記第２のインターポレータとは、同一の回路構成を有してもよい。
　前記第５の位相信号を基準位相信号として、前記第６の位相信号との位相差を検出する位相差検出回路を備えてもよい。
　前記第１の位相信号と前記第２の位相信号とは、最小位相量の位相のずれを持ち、
　前記第３の位相信号と前記第４の位相信号とは、最小位相量の位相のずれを持ってもよい。
　入力クロック信号を分周した分周クロック信号の位相をシフトさせることにより、前記多相信号を生成する多相クロック生成回路を備え、
　前記セレクタは、前記入力クロック信号の１周期又は半周期分の位相が互いにずれた前記第１の位相信号及び前記第２の位相信号と、前記入力クロック信号の１周期又は半周期分の位相が互いにずれた前記第３の位相信号及び前記第４の位相信号とを出力してもよい。
　前記第１のインターポレータ及び前記第２のインターポレータのそれぞれは、
　それぞれ位相が異なる２つの位相信号の位相に応じた位相の第７の位相信号を出力する第３のインターポレータと、
　前記２つの位相信号の論理を反転させた２つの逆位相信号の位相に応じた位相の第８の位相信号を出力する第４のインターポレータと、
　前記第７の位相信号が所定の論理のときに第１論理になり、かつ前記第８の位相信号が前記所定の論理のときに第２論理になる第９の位相信号を出力するセットリセット回路と、を有し、
　前記２つの位相信号は、前記第１のインターポレータでは前記第１の位相信号及び前記第２の位相信号であり、前記第２のインターポレータでは前記第３の位相信号及び前記第４の位相信号であり、
　前記第９の位相信号は、前記第１のインターポレータでは前記第５の位相信号であり、前記第２のインターポレータでは前記第６の位相信号であってもよい。
　前記第１のインターポレータは、第３の選択信号に応じた位相の前記第５の位相信号を出力し、
　前記第２のインターポレータは、第４の選択信号に応じた位相の前記第６の位相信号を出力してもよい。
　前記第１のインターポレータは、前記前記第３の選択信号で選択可能な位相のうち、最も早い位相の前記第５の位相信号を出力してもよい。
　前記第１のインターポレータ及び前記第２のインターポレータのそれぞれは、
　それぞれ位相が異なる２つの位相信号から、前記第３の選択信号に応じた位相の第７の位相信号を生成する第３のインターポレータと、
　前記２つの位相信号の論理を反転させた２つの逆位相信号から、前記第４の選択信号に応じた位相の第８の位相信号を生成する第４のインターポレータと、
　前記第７の位相信号が所定の論理のときに論理が反転し、かつ前記第８の位相信号が前記所定の論理のときに論理が反転する第９の位相信号を出力するセットリセット回路と、を有し、
　前記２つの位相信号は、前記第１のインターポレータでは前記第１の位相信号及び前記第２の位相信号であり、前記第２のインターポレータでは前記第３の位相信号及び前記第４の位相信号であり、
　前記第９の位相信号は、前記第１のインターポレータでは前記第５の位相信号であり、前記第２のインターポレータでは前記第６の位相信号であってもよい。
　第５の選択信号に基づいて、前記第５の位相信号及び前記第６の位相信号の一方を選択する第１の二選択回路と、
　前記第５の選択信号に基づいて、前記第１の二選択回路が選択しなかった前記第５の位相信号及び前記第６の位相信号の他方を選択する第２の二選択回路と、を有してもよい。
　前記第１のインターポレータは、
　前記第１の位相信号と前記第２の位相信号とから、第６の選択信号に応じた位相の第１０の位相信号を生成する第５のインターポレータと、
　前記第１の位相信号と前記第２の位相信号とから、第７の選択信号に応じた位相の第１１の位相信号を生成する第６のインターポレータと、
　前記第１０の位相信号と前記第１１の位相信号とから、第８の選択信号に応じた位相の前記第５の位相信号を生成する第７のインターポレータを、を有し、
　前記第２のインターポレータは、
　前記第３の位相信号と前記第４の位相信号とから、第９の選択信号に応じた位相の第１２の位相信号を生成する第８のインターポレータと、
　前記第３の位相信号と前記第４の位相信号とから、第１０の選択信号に応じた位相の第１３の位相信号を生成する第９のインターポレータと、
　前記第１２の位相信号と前記第１３の位相信号とから、第１１の選択信号に応じた位相の前記第６の位相信号を生成する第１０のインターポレータと、を有してもよい。
　第１のビット列信号からなる前記第６の選択信号と、第２のビット列信号からなる前記第７の選択信号と、第３のビット列信号からなる前記第９の選択信号と、第４のビット列信号からなる前記第１０の選択信号とを出力する第１の制御回路を備え、
　前記第１の制御回路は、前記第１のビット列信号及び前記第２のビット列信号中の一部のビット値を交互に変化させることで、前記第１０の位相信号及び前記第１１の位相信号の位相を最小位相ずつシフトさせるとともに、前記第３のビット列信号及び前記第４のビット列信号中の一部のビット値を交互に変化させることで、前記第１２の位相信号及び前記第１３の位相信号の位相を最小位相ずつシフトさせてもよい。
　前記第１の制御回路は、前記第１のビット列信号及び前記第２のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、前記第１０の位相信号及び前記第１１の位相信号の位相を最小位相ずつシフトさせるとともに、前記第３のビット列信号及び前記第４のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、前記第１２の位相信号及び前記第１３の位相信号の位相を最小位相ずつシフトさせてもよい。
　前記第８の選択信号は、第４のビット列信号であり、
　前記第１１の選択信号は、第５のビット列信号であり、
　前記第１の制御回路は、前記第４のビット列信号中の一部のビット値を順に変化させることで、前記第５の位相信号の位相を最小位相ずつシフトさせるとともに、前記第５のビット列信号中の一部のビット値を順に変化させることで、前記第６の位相信号の位相を最小位相ずつシフトさせてもよい。
　前記第１の選択信号は、第１２の選択信号及び第１３の選択信号を含み、
　前記第２の選択信号は、第１４の選択信号及び第１５の選択信号を含み、
　前記セレクタは、
　前記第１２の選択信号に基づいて、前記多相信号から一つの信号を選択する第１の選択回路と、
　前記第１３の選択信号に基づいて、前記多相信号から一つの信号を選択する第２の選択回路と、
　前記第１４の選択信号に基づいて、前記多相信号から一つの信号を選択する第３の選択回路と、
　前記第１５の選択信号に基づいて、前記多相信号から一つの信号を選択する第４の選択回路と、
　前記第１の選択回路で選択された信号を入力クロック信号に同期化させた前記第１の位相信号を生成する第１の同期化回路と、
　前記第２の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第２の位相信号を生成する第２の同期化回路と、
　前記第３の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第３の位相信号を生成する第３の同期化回路と、
　前記第４の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第４の位相信号を生成する第４の同期化回路と、を有してもよい。
　前記第１の選択信号は、第１２の選択信号及び第１３の選択信号を含み、
　前記第２の選択信号は、第１４の選択信号及び第１５の選択信号を含み、
　前記セレクタは、
　前記第１２の選択信号に基づいて、前記多相信号から一つの信号を選択する第１の選択回路と、
　前記第１３の選択信号に基づいて、前記多相信号から一つの信号を選択する第２の選択回路と、
　前記第１４の選択信号に基づいて、前記多相信号から一つの信号を選択する第３の選択回路と、
　前記第１５の選択信号に基づいて、前記多相信号から一つの信号を選択する第４の選択回路と、
　前記第１の選択回路で選択された信号を入力クロック信号が第１論理から第２論理に遷移するタイミングで同期化させた第１４の位相信号を生成する第１の同期化回路と、
　前記第１４の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１５の位相信号を生成する第２の同期化回路と、
　前記第２の選択回路で選択された信号を前記入力クロック信号が前記第１論理から前記第２論理に遷移するタイミングで同期化させた第１６の位相信号を生成する第３の同期化回路と、
　前記第１６の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１７の位相信号を生成する第４の同期化回路と、
　前記第３の選択回路で選択された信号を前記入力クロック信号が第１論理から第２論理に遷移するタイミングで同期化させた第１８の位相信号を生成する第５の同期化回路と、　前記第１８の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１９の位相信号を生成する第６の同期化回路と、
　前記第４の選択回路で選択された信号を前記入力クロック信号が前記第１論理から前記第２論理に遷移するタイミングで同期化させた第２０の位相信号を生成する第７の同期化回路と、
　前記第２０の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第２１の位相信号を生成する第８の同期化回路と、
　前記第１４の位相信号の位相と前記第１５の位相信号の位相とに応じた位相の第２２の位相信号を生成する第１１のインターポレータと、
　前記第１６の位相信号の位相と前記第１７の位相信号の位相とに応じた位相の第２３の位相信号を生成する第１２のインターポレータと、
　前記第１８の位相信号の位相と前記第１９の位相信号の位相とに応じた位相の第２４の位相信号を生成する第１３のインターポレータと、
　前記第２０の位相信号の位相と前記第２１の位相信号の位相とに応じた位相の第２５の位相信号を生成する第１４のインターポレータと、
　第１６の選択信号に基づいて、前記第２２の位相信号と前記第２３の位相信号とのいずれか一方を選択する第３の二選択回路と、
　第１６の選択信号に基づいて、前記第２２の位相信号及び前記第２３の位相信号から、前記第３の二選択回路が選択した位相信号を選択する第４の二選択回路と、
　第１７の選択信号に基づいて、前記第２４の位相信号と前記第２５の位相信号とのいずれか一方を選択する第５の二選択回路と、
　第１７の選択信号に基づいて、前記第２４の位相信号及び前記第２５の位相信号から、前記第５の二選択回路が選択した位相信号を選択する第６の二選択回路と、
　前記第３の二選択回路が選択した位相信号の位相と、前記第４の二選択回路が選択した位相信号の位相とに応じた位相の前記第１の位相信号を生成する第１５のインターポレータと、
　前記第２２の位相信号の位相と前記第２３の位相信号の位相とに応じた位相の前記第２の位相信号を生成する第１６のインターポレータと、
　前記第５の二選択回路が選択した位相信号の位相と、前記第６の二選択回路が選択した位相信号の位相とに応じた位相の前記第３の位相信号を生成する第１７のインターポレータと、
　前記第２４の位相信号の位相と前記第２５の位相信号の位相とに応じた位相の前記第４の位相信号を生成する第１８のインターポレータと、を有してもよい。
　第６のビット列信号からなる前記第１２の選択信号と、第７のビット列信号からなる前記第１３の選択信号と、第８のビット列信号からなる前記第１４の選択信号と、第９のビット列信号からなる前記第１５の選択信号とを出力する第２の制御回路を備え、
　前記第２の制御回路は、前記第６のビット列信号及び前記第７のビット列信号中の一部のビット値を交互に変化させることで、前記第１の選択回路及び前記第２の選択回路で選択される信号の位相を最小位相ずつ交互に変化させるとともに、前記第８のビット列信号及び前記第９のビット列信号中の一部のビット値を交互に変化させることで、前記第３の選択回路及び前記第４の選択回路で選択される信号の位相を最小位相ずつ交互に変化させてもよい。
　前記第１６の選択信号は、第１０のビット列信号であり、
　前記第１７の選択信号は、第１１のビット列信号であり、
　前記第２の制御回路は、前記第１０のビット列信号及び前記第１１のビット列信号中の一部のビット値を交互に変化させることで、前記第１の位相信号、前記第２の位相信号、前記第３の位相信号、及び前記第４の位相信号の位相を最小位相ずつシフトさせてもよい。
　前記セレクタ、前記第１のインターポレータ、及び前記第２のインターポレータを構成する回路が配置されたスタンダードセルを備えてもよい。
　位相差制御回路と、
　位相差検出回路と、を備える電子機器であって、
　前記位相差制御回路は、
　それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、
　前記第１の位相信号の位相と前記第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、
　前記第３の位相信号の位相と前記第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を有し、
　前記位相差検出回路は、前記第５の位相信号を基準位相信号として、前記第６の位相信号との位相差を検出してもよい。
第１の実施形態による半導体回路のブロック図。 図１の半導体回路１を備える電子機器の概略的なブロック図。 第１のインターポレータと第２のインターポレータの一具体例を示す図。 図３Ａのクロックトインバータの内部構成の一例を示す回路図。 第２の実施形態による半導体回路の概略構成を示すブロック図。 図４の多相クロック生成＆セレクタ内の多相クロック生成回路の内部構成の一例を示す回路図。 図４の多相クロック生成＆セレクタ５内のセレクタの内部構成の一例を示す回路図。 図４の第１のインターポレータと第２のインターポレータの内部構成を示すブロック図。 図７の低リークＰＩの内部構成の一例を示す回路図。 図８の一変形例による低リークＰＩの内部構成を示す回路図。 図９の低リークＰＩのタイミング図。 第３の実施形態による半導体回路の概略構成を示すブロック図。 図１１の多相クロック生成＆セレクタ内の多相クロック生成回路の内部構成を示す回路図。 図１１の多相クロック生成＆セレクタ内のセレクタの内部構成を示す回路図。 図１３の第１１のインターポレータ～第１８のインターポレータの内部構成を示すブロック図。 図１４の低リークＤＩＶ２ＰＩの内部構成を示す回路図。 図１５の低リークＤＩＶ２ＰＩの第１の変形例による回路図。 図１５の低リークＤＩＶ２ＰＩの第２の変形例による回路図。 図１７の低リークＤＩＶ２ＰＩのタイミング図。 図１３のセレクタ２内の第１の選択回路及び第２の選択回路の動作を説明する図。 図１３のセレクタ内の第３の二選択回路及び第４の二選択回路の動作を説明する図。 図１１の半導体回路１内の第５のインターポレータと第６のインターポレータの動作を説明する図。 図１１の半導体回路１内の第７のインターポレータと第１０のインターポレータの動作を説明する図。 図１１の多相クロック生成＆セレクタの一変形例の内部構成を示すブロック図。 第４の実施形態による半導体回路の概略構成を示すブロック図。 図２４の構成に加えて、第１の微調インターポレータと、第２の微調インターポレータとを備える半導体回路１のブロック図。 第５の実施形態による半導体回路を備えた電子機器の概略構成を示すブロック図。
　以下、図面を参照して、半導体回路及び電子機器の実施形態について説明する。以下では、半導体回路及び電子機器の主要な構成部分を中心に説明するが、半導体回路及び電子機器には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は第１の実施形態による半導体回路１のブロック図である。図１の半導体回路１は、互いに位相が異なる２つの位相信号Ｏｕｔａ、Ｏｕｔｂを出力する。これら２つの位相信号Ｏｕｔａ、Ｏｕｔｂは、同一の半導体回路１で生成されるため、ＰＶＴ変動が同じである。ＰＶＴ変動とは、プロセスＰ、電源電圧Ｖ、温度Ｔの少なくとも一つの影響により、信号の特性が変化することを意味する。図１では不図示の後段の回路にて、ＰＶＴ変動が等しい２つの位相信号Ｏｕｔａ、Ｏｕｔｂの位相差を検出することで、ＰＶＴ変動が相殺された位相差信号を得ることができる。このように、図１の半導体回路１は、後段の回路でＰＶＴ変動が相殺された位相差信号を検出できるように、それぞれ位相が異なる２つの位相信号を出力する。
　図１の半導体回路１は、セレクタ２と、第１のインターポレータ（ＰＩ＿１）３ａと、第２のインターポレータ（ＰＩ＿２）３ｂとを備えている。
　セレクタ２は、それぞれ位相が異なる多相信号の中から、第１の選択信号ｎａｓに基づいて互いに位相が異なる第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２を出力するとともに、第２の選択信号ｎｂｓに基づいて互いに位相が異なる第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２を出力する。ここで、多相信号とは、それぞれ位相が異なる複数の信号である。図１では、多相信号がＮ相（Ｎは２以上の整数）である例を示している。多相信号は、後述するように、例えば入力クロック信号ＣＬＫを分周した分周クロック信号を入力クロック信号ＣＬＫで位相を複数通りにシフトさせることで生成可能である。
　第１の位相信号Ｐｎａ１と第２の位相信号Ｐｎａ２との位相差は任意であるが、典型的には、第１の位相信号Ｐｎａ１と第２の位相信号Ｐｎａ２とは、最小位相量の位相のずれを有する。最小位相量とは、多相クロック生成回路で生成される連続する２つのクロック信号の位相差である。例えば、後述（図５）に示すように入力クロック信号をＮ分周した分周クロック信号をシフトレジスタで位相シフトさせて生成される多相信号においては、第１の位相信号Ｐｎａ１と第２の位相信号Ｐｎａ２を生成するために用いられる入力クロック信号ＣＬＫの１周期又は半周期である。同様に、第３の位相信号Ｐｎｂ１と第４の位相信号Ｐｎｂ２との位相差は任意であるが、典型的には、第３の位相信号Ｐｎｂ１と第４の位相信号Ｐｎｂ２とは、最小位相量の位相のずれを有する。
　第１のインターポレータ３ａは、第１の位相信号Ｐｎａ１の位相と第２の位相信号Ｐｎａ２の位相とに応じた位相の第５の位相信号Ｏｕｔａを出力する。第２のインターポレータ３ｂは、第３の位相信号Ｐｎｂ１の位相と第４の位相信号Ｐｎｂ２の位相とに応じた位相の第６の位相信号Ｏｕｔｂを出力する。第５の位相信号Ｏｕｔａは、第１の位相信号Ｐｎａ１の位相と第２の位相信号Ｐｎａ２の位相との位相差の中から第３の選択信号ｍａｓにて選択可能な内分（インターポレート）比で選択された所定の位相を有する。第６の位相信号Ｏｕｔｂについても同様であり、第４の選択信号ｍｂｓにて選択可能な内分（インターポレート）比で選択された所定の位相を有する。
　第１のインターポレータ３ａと第２のインターポレータ３ｂは、同一の回路構成を有する。第１のインターポレータ３ａと第２のインターポレータ３ｂを同一の回路構成にすることで、第１のインターポレータ３ａから出力される第５の位相信号Ｏｕｔａと、第２のインターポレータ３ｂから出力される第６の位相信号ＯｕｔｂのＰＶＴ変動を同じにすることができる。
　第１のインターポレータ３ａは、第３の選択信号ｍａｓに応じた位相の第５の位相信号Ｏｕｔａを出力する。第２のインターポレータ３ｂは、第４の選択信号ｍｂｓに応じた位相の第６の位相信号Ｏｕｔｂを出力する。例えば、第１のインターポレータ３ａと第２のインターポレータ３ｂはそれぞれ、Ｍ相の位相から任意の位相を選択することができる。よって、セレクタ２がＮ相の多相信号から任意の位相信号を選択できるとすると、図１の半導体回路１は、Ｎ×Ｍ個の位相の候補から任意の位相の第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂを、それぞれ独立に選択して出力できる。
　第１のインターポレータ３ａは、第３の選択信号ｍａｓで選択可能な位相のうち、最も早い位相の第５の位相信号Ｏｕｔａを出力するようにしてもよい。この場合、第５の位相信号Ｏｕｔａを基準位相信号として用いることができる。第２のインターポレータ３ｂは、任意の位相の第６の位相信号Ｏｕｔｂを出力できるようにしてもよい。このように、第５の位相信号Ｏｕｔａを基準位相信号とし、かつ第６の位相信号Ｏｕｔｂを任意の位相の信号とすることで、第６の位相信号Ｏｕｔｂと第５の位相信号Ｏｕｔａとの位相差を検出することで、ＰＶＴ変動に依存しない種々の位相差信号を生成できる。
　図１の半導体回路１は、半導体基板上に配置可能である。後述するように、半導体基板上に予め形成されたスタンダードセルの少なくとも一部に、図１の半導体回路１を配置することができる。スタンダードセルを用いて図１の半導体回路１を設計することで、設計工数を削減でき、製造も容易になる。また、図１の半導体回路１は、他の機能を実現する別の半導体回路とともに、同一の半導体基板上に配置してパッケージング及びチップ化することも可能であり。これにより、ＬＳＩ（Large Scale Integrated chip）やＳｏＣ（Silicon on Chip）に図１の半導体回路１を組み込むことができる。
　図２は図１の半導体回路１を備える電子機器１０の概略的なブロック図である。図２の電子機器１０は、ＰＬＬ回路１１と、多相クロック生成回路１２と、図１の半導体回路１と、制御回路１３と、システム回路１４とを備えている。
　ＰＬＬ回路１１は、参照クロック信号を生成して出力する。多相クロック生成回路１２は、例えば入力クロック信号ＣＬＫを分周した分周クロック信号ＤＣＫを入力クロック信号ＣＬＫに同期させてシフトさせることにより、多相信号を生成する。分周クロック信号ＤＣＫを入力クロック信号ＣＬＫに同期させる際には、入力クロック信号ＣＬＫの例えば立ち上がりエッジ（又は立ち下がりエッジ）のタイミングで同期化させてもよいし、立ち上がりエッジと立ち下がりエッジの両方のタイミングで同期化させてもよい。
　制御回路１３は、上述した第１の選択信号ｎａｓ、第２の選択信号ｎｂｓ、第３の選択信号ｍａｓ、及び第４の選択信号ｍｂｓを生成して、半導体回路１に入力する。第１の選択信号ｎａｓと第２の選択信号ｎｂｓは、半導体回路１内のセレクタ２に入力されて、多相信号を生成するために用いられる。また、第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２は第５の位相信号Ｏｕｔａを生成するために用いられ、第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２は第６の位相信号Ｏｕｔｂを生成するために用いられる。
　後述するように、制御回路１３は、外部から入力される制御コードのビット列信号に基づいて、第１の選択信号ｎａｓ～第４の選択信号ｍｂｓを生成する。第１の選択信号ｎａｓ～第４の選択信号ｍｂｓのそれぞれは、複数ビットからなるビット列信号である。
　システム回路１４の機能及び内部構成は問わない。システム回路１４には、半導体回路１から出力された第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂが入力される。システム回路１４は、例えば、第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂとの位相差を検出して、ＰＶＴ変動に依存しない位相差信号を生成することができる。また、システム回路１４は、第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂをセンシング信号として使用することができる。より具体的には、基準位相信号である第５の位相信号Ｏｕｔａに同期した光信号を対象物に照射し、対象物からの反射光信号を第６の位相信号Ｏｕｔｂに同期させてサンプリングしてもよい。これにより、対象物までの距離を非接触で精度よく計測できる。
　図３Ａは第１のインターポレータ３ａと第２のインターポレータ３ｂの一具体例を示す図である。図３Ａは、第１のインターポレータ３ａと第２のインターポレータ３ｂのそれぞれが複数のクロックトインバータで構成される例を示している。以下、図３Ａの構成を有する第１のインターポレータ３ａについて説明する。
　図３Ａに示す第１のインターポレータ３ａは、入力位相信号Ｐnが入力されるノードと出力ノードとの間に並列接続される複数のクロックトインバータ４と、入力位相信号Ｐn+1が入力されるノードと出力ノードとの間に並列接続される複数のクロックトインバータ４とを有する。
　各クロックトインバータ４はイネーブル端子を有し、各クロックトインバータ４をイネーブル状態にするか否かを個別に設定することができる。具体的には、クロックトインバータ４の総数に応じたビット数の制御信号の各ビットの値により、各クロックトインバータ４をイネーブルにするか否かが決定される。イネーブル状態のクロックトインバータ４の数が多いほど、インターポレータから出力される信号の位相は早くなる。よって、制御信号の各ビットの値を調整することで、第１のインターポレータ３ａと第２のインターポレータ３ｂから出力される信号の位相を細かく調整できる。制御信号のビット数がＭであれば、図３Ａの第１のインターポレータ３ａは、Ｍ相の位相信号を出力できる。
　図３Ｂは図３Ａのクロックトインバータ４の内部構成の一例を示す回路図である。図３Ｂのクロックトインバータ４は、電源電圧ノードと接地ノードの間にカスコード接続される、ＰＭＯＳトランジスタＱ１、Ｑ２と、ＮＭＯＳトランジスタＱ３、Ｑ４とを有する。トランジスタＱ２，Ｑ３のゲートには入力位相信号ＩＮが入力され、トランジスタＱ１、Ｑ４のゲートには制御信号ＳＢ、Ｓが入力される。図３Ｂの回路構成において、トランジスタＱ１とＱ２を入れ替え、かつトランジスタＱ３とＱ４を入れ替えてもよい。
　このように、第１の実施形態では、セレクタ２から出力された第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２に基づいて、第１のインターポレータ３ａにて第５の位相信号Ｏｕｔａを生成し、セレクタ２から出力された第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２に基づいて、第２のインターポレータ３ｂにて第６の位相信号Ｏｕｔｂを生成する。これにより、第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂの位相を細かく調整することができる。
　また、第１のインターポレータ３ａと第２のインターポレータ３ｂの回路構成を同じにすることで、第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂの位相差信号については、ＰＶＴ変動を相殺することができ、ＰＶＴ変動に依存しない位相差信号を簡易に生成することができる。
　さらに、第１のインターポレータ３ａと第２のインターポレータ３ｂは、例えば並列接続された複数のクロックトインバータ４で構成でき、各クロックトインバータ４をイネーブルにするか否かで第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂの位相を簡易かつ細かく調整できる。よって、本実施形態によれば、簡易な回路構成と制御により、第５の位相信号Ｏｕｔａと第６の位相信号Ｏｕｔｂの位相を細かく調整できる。
　（第２の実施形態）
　第２の実施形態は、第１の実施形態をより具体化したものである。
　図４は第２の実施形態による半導体回路１の概略構成を示すブロック図である。図４の半導体回路１は、多相クロック生成＆セレクタ５と、第１のインターポレータ３ａと、第２のインターポレータ３ｂと、第１の二選択回路６と、第２の二選択回路７と、制御回路１３とを備えている。
　多相クロック生成＆セレクタ５は、多相クロック生成回路１２とセレクタ２とを有する。これらの回路の詳細な説明は後述する。
　図４のセレクタ２は、図１のセレクタ２と同様に、第１の選択信号ｎａｓに基づいて第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２を出力し、かつ第２の選択信号ｎｂｓに基づいて第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２を出力する。第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２は、互いに最小位相量だけ位相がずれた信号である。第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２は、第１のインターポレータ３ａに入力される。第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２は、互いに最小位相量だけ位相がずれた信号である。第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２は、第２のインターポレータ３ｂに入力される。第１のインターポレータ３ａは、第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２から、第３の選択信号ｍａｓに基づいて第５の位相信号ｎｍａを出力する。第２のインターポレータ３ｂは、第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２から、第４の選択信号ｍｂｓに基づいて第６の位相信号ｎｍｂを出力する。
　第１の二選択回路６は、第５の選択信号ｓｓに基づいて、第５の位相信号ｎｍａ及び第６の位相信号ｎｍｂの一方Ｏｕｔａを選択する。第２の二選択回路７は、第５の選択信号ｓｓに基づいて、第１の二選択回路６が選択しなかった第５の位相信号ｎｍａ及び第６の位相信号ｎｍｂの他方Ｏｕｔｂを選択する。
　第１の二選択回路６と第２の二選択回路７は、制御回路１３からの制御信号ｓｓにより、第５の位相信号ｎｍａと第６の位相信号ｎｍｂを入れ替えて出力することができる。これにより、第５の位相信号ｎｍａと第６の位相信号ｎｍｂが伝搬する経路の伝搬遅延時間の時間差を計測したり、第５の位相信号ｎｍａと第６の位相信号ｎｍｂの機能を逆にして、後段の処理を実行したりすることができる。
　図５は図４の多相クロック生成＆セレクタ５内の多相クロック生成回路１２の内部構成の一例を示す回路図である。多相クロック生成回路１２は、Ｎ分周回路８と、縦続接続された複数（Ｎ個）のフリップフロップ（以下、ＦＦと呼ぶ）９とを有する。
　Ｎ分周回路８は、入力クロック信号ＣＬＫをＮ分周した分周クロック信号ＤＣＫを出力する。分周クロック信号ＤＣＫは、入力クロック信号ＣＬＫの例えば立ち上がりエッジにて、各ＦＦ９で同期化される。これにより、縦続接続された複数のＦＦ９からは、入力クロック信号ＣＬＫの１周期分ずつ位相がずれた複数の分周クロック信号ＤＣＫを含む多相信号が出力される。より詳細には、縦続接続された複数のＦＦ９のうち、初段のＦＦ９からは０相信号が出力され、最終段のＦＦ９からは（Ｎ－１）相信号が出力される。
　図６は図４の多相クロック生成＆セレクタ５内のセレクタ２の内部構成の一例を示す回路図である。図６のセレクタ２は、第１の選択回路２１と、第２の選択回路２２と、第３の選択回路２３と、第４の選択回路２４と、第１の同期化回路２５と、第２の同期化回路２６と、第３の同期化回路２７と、第４の同期化回路２８とを有する。
　図６のセレクタ２には、図４の制御回路１３で生成された第１２の選択信号ｎａ、第１３の選択信号ｎａ１、第１４の選択信号ｎｂ、及び第１５の選択信号ｎｂ１が入力される。このうち、第１２の選択信号ｎａ及び第１３の選択信号ｎａ１は、図１のセレクタ２における第１の選択信号ｎａｓに対応する。また、図６のセレクタ２における第１４の選択信号ｎｂ及び第１５の選択信号ｎｂ１は、図１のセレクタ２における第２の選択信号ｎｂｓに対応する。
　第１の選択回路２１は、第１２の選択信号ｎａに基づいて、多相信号から一つの信号を選択する。第２の選択回路２２は、第１３の選択信号ｎａ１に基づいて、多相信号から一つの信号を選択する。第３の選択回路２３は、第１４の選択信号ｎｂに基づいて、多相信号から一つの信号を選択する。第４の選択回路２４は、第１５の選択信号ｎｂ１に基づいて、多相信号から一つの信号を選択する。
　第１の同期化回路２５は、第３の選択回路２３で選択された信号を入力クロック信号ＣＬＫに同期化させた第１の位相信号Ｐｎａ１を生成する。第２の同期化回路２６は、第４の選択回路２４で選択された信号を入力クロック信号ＣＬＫに同期化させた第２の位相信号Ｐｎａ２を生成する。第３の同期化回路２７は、第５の選択回路で選択された信号を入力クロック信号ＣＬＫに同期化させた第３の位相信号Ｐｎｂ１を生成する。第４の同期化回路２８は、第６の選択回路で選択された信号を入力クロック信号ＣＬＫに同期化させた第４の位相信号Ｐｎｂ２を生成する。第１の同期化回路２５～第４の同期化回路２８はそれぞれ、例えばＦＦ９で構成される。
　第１の同期化回路２５～第４の同期化回路２８を設けることで、第１の選択回路２１～第４の選択回路２４で選択された信号の位相差を、入力クロック信号ＣＬＫに同期化することができ、第１の選択回路２１～第４の選択回路２４で選択された信号の位相のばらつきを調整できる。
　図７は図４の第１のインターポレータ３ａと第２のインターポレータ３ｂの内部構成を示すブロック図である。第１のインターポレータ３ａと第２のインターポレータ３ｂの内部構成は同一である。第１のインターポレータ３ａと第２のインターポレータ３ｂは、フェーズインターポレータ３とも呼ばれる。フェーズインターポレータ３は、入力された２つの位相信号ＩＮ１、ＩＮ２の各位相に応じた位相を選択信号ｍａｓ又はｍｂｓに基づいて選択して、その選択された位相の位相信号を出力する。
　図７のフェーズインターポレータ３は、２つの低リークフェーズインターポレータ（以下、低リークＰＩと呼ぶこともある）３１、３２と、２つのインバータ３３、３４と、セットリセット回路３５とを有する。低リークとは、電源電圧ノードと接地ノードの間に貫通電流が流れないような回路構成であることを意味する。
　２つの低リークＰＩ３１、３２の内部構成は同じである。以下では、一方の低リークＰＩ３１を第３のインターポレータ３１、他方の低リークＰＩ３２を第４のインターポレータ３２と呼ぶこともある。
　第３のインターポレータ３１は、それぞれ位相が異なる２つの位相信号ＩＮ１、ＩＮ２から、選択信号ｍａｓ又はｍｂｓに応じた位相の第７の位相信号を生成する。第４のインターポレータ３２は、２つの位相信号ＩＮ１、ＩＮ２の論理をインバータ３３、３４で反転させた２つの逆位相信号から、選択信号ｍａｓ又はｍｂｓに応じた位相の第８の位相信号を生成する。
　セットリセット回路３５は、第７の位相信号が所定の論理のときに第１の論理になり、第８の位相信号が所定の論理のときに第２の論理になる第９の位相信号ＯＵＴを出力する。セットリセット回路３５は、例えば、２つのインバータ３６、３７と、２つのＮＡＮＤゲート３８、３９と、バッファ４０とを有する。第７の位相信号は、一方のインバータ３６で論理が反転された後、一方のＮＡＮＤゲート３８に入力される。第８の位相信号は、他方のインバータ３７で論理が反転された後、他方のＮＡＮＤゲート３９に入力される。一方のＮＡＮＤゲート３８は、他方のＮＡＮＤゲート３９の出力と第７の位相信号の論理反転信号との否定論理積信号を出力する。他方のＮＡＮＤゲート３９は、一方のＮＡＮＤゲート３８の出力と第８の位相信号の論理反転信号との否定論理積信号を出力する。一方のＮＡＮＤゲート３８の出力信号はバッファ４０を介して出力される。
　図７の第４のインターポレータ３２の出力信号がハイレベルになると、セットリセット回路３５はセット状態となり、図７のフェーズインターポレータ３からはハイレベルの信号が出力される。また、第３のインターポレータ３１の出力信号がハイレベルになると、セットリセット回路３５はリセット状態となり、図７のフェーズインターポレータ３からはローレベルの信号が出力される。第３のインターポレータ３１と第４のインターポレータ３２から出力された第７の位相信号及び第８の位相信号をセットリセット回路３５に入力することで、図７の低リークＰＩ３１、３２から出力される第９の位相信号のデューティ比のばらつきを改善できる。
　図８は図７の低リークＰＩ３１、３２（第３のインターポレータ３１と第４のインターポレータ３２）の内部構成の一例を示す回路図である。図８の低リークＰＩ３１、３２には、２つの位相信号ＩＮ１、ＩＮ２が入力される。２つの位相信号ＩＮ１、ＩＮ２は、図４の第１の位相信号Ｐｎａ１及び第２の位相信号Ｐｎａ２、又は図４の第３の位相信号Ｐｎｂ１及び第４の位相信号Ｐｎｂ２である。
　図８の低リークＰＩ３１、３２は、ＯＲゲート４１と、２つのバッファ４２、４３と、ＰＭＯＳトランジスタＱ５と、インバータ４４と、インバータ４４の入力ノードと接地ノードの間にカスコード接続されるＮ組の第１のトランジスタ群４５と、インバータ４４の入力ノードと接地ノードの間にカスコード接続されるＮ組の第２のトランジスタ群４６とを有する。各トランジスタ群４５、４６は、インバータ４４の入力ノードと接地ノードの間にカスコード接続される２つのＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）を有する。
　第１のトランジスタ群４５内の一方のＮＭＯＳトランジスタＱ６のゲートには、バッファ４２を介して、位相信号ＩＮ１が入力される。第１のトランジスタ群４５内の他方のＮＭＯＳトランジスタＱ７のゲートには、図７の第３の選択信号ｍａｓ又は第４の選択信号ｍｂｓ中の対応するビットの反転信号ＳＢ０～ＳＢＮ－１が入力される。
　第２のトランジスタ群４６内の一方のＮＭＯＳトランジスタＱ８のゲートには、バッファ４３を介して、位相信号ＩＮ２が入力される。第２のトランジスタ群４６内の他方のＮＭＯＳトランジスタＱ９のゲートには、図７の第３の選択信号ｍａｓ又は第４の選択信号ｍｂｓ中の対応するビット信号Ｓ０～ＳＮ－１が入力される。
　図８の低リークＰＩ３１、３２では、ＰＭＯＳトランジスタＱ５により、インバータ４４の入力ノードがハイレベルにチャージされた後、いずれかのトランジスタ群４５、４６内のカスコード接続された２つのＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）がともにオンすると、インバータ４４の入力ノードから接地ノードに電流が引き抜かれて、インバータ４４の入力ノードの電位が低下する。カスコード接続される２つのＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）がオンするトランジスタ群の数が多いほど、インバータ４４の入力ノードの電位が低下する速度が速くなる。インバータ４４の入力ノードの電位がインバータ４４の閾値電圧を下回ると、インバータ４４の出力は、ローレベルからハイレベルに遷移する。
　このように、図８の低リークＰＩ３１、３２は、カスコード接続される２つのＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）がともにオンするトランジスタ群の数を第３の選択信号ｍａｓ又は第４の選択信号ｍｂｓで制御することで、低リークＰＩ３１、３２から出力される位相信号の位相を調整できる。また、低リークＰＩ３１、３２に入力される２つの位相信号ＩＮ１、ＩＮ２の位相差の違いによっても、低リークＰＩ３１、３２から出力される位相信号の位相が変化する。位相信号ＩＮ１、ＩＮ２の位相差が小さいほど、その位相差に比例して、低リークＰＩ３１、３２から出力される位相信号の時間間隔も小さくなる。
　図９は図８の一変形例による低リークＰＩ３１、３２の内部構成を示す回路図である。図９の低リークＰＩ３１、３２は、図８の構成に加えて、２つのＡＮＤゲート４７、４８を有する。図９では、ＯＲゲート４１の出力信号をａ、一方のＡＮＤゲート４７の出力信号をｂ、他方のＡＮＤゲート４８の出力信号をｃとしている。一方のＡＮＤゲート４７は、位相信号ＩＮ１と、位相信号ＩＮ１をバッファ４２で遅延させた位相信号との論理積信号を出力する。一方のＡＮＤゲート４７の出力信号ｂは、第１のトランジスタ群４５内の一方のＮＭＯＳトランジスタＱ６のゲートに入力される。他方のＡＮＤゲート４８は、位相信号ＩＮ２と、位相信号ＩＮ２をバッファ４３で遅延させた位相信号との論理積信号を出力する。他方のＡＮＤゲート４８の出力信号ｃは、第２のトランジスタ群４６内の一方のＮＭＯＳトランジスタＱ８のゲートに入力される。
　図１０は図９の低リークＰＩ３１、３２のタイミング図である。図１０には、２つの位相信号ＩＮ１、ＩＮ２と、ＯＲゲート４１の出力信号ａと、一方のＡＮＤゲート４７の出力信号ｂと、他方のＡＮＤゲート４８の出力信号ｃとの信号波形が図示されている。位相信号ＩＮ１、ＩＮ２をバッファ４２、４３で遅延させた信号をＡＮＤゲート４７、４８に入力するため、ＡＮＤゲート４７、４８の出力ｂ、ｃがローレベルからハイレベルに遷移するタイミングは、ＯＲゲート４１の出力ａがハイレベルに遷移するタイミングよりもｔｄだけ遅くなる。このため、カスコード接続されたＰＭＯＳトランジスタＱ５が、ＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）と同時にオンしなくなり、電源電圧ノードから接地ノードに貫通電流が流れなくなる。
　これにより、位相信号ＩＮ１がハイレベルに遷移してから、位相信号ＩＮ２がハイレベルに遷移するまでの時間差Ｔの期間内にＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）で引き抜かれる電流を精度よく制御でき、これにより、図９の低リークＰＩ３１、３２から出力される位相信号の位相を高精度に制御できる。
　図８及び図９は、低リークＰＩ３１、３２の回路構成の一例にすぎず、図１０のようなタイミングを実現できるのであれば、具体的な回路構成は問わない。また、図８及び図９では、ＰＭＯＳトランジスタＱ５にて、インバータ４４の入力ノードの電位をチャージし、ＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）でインバータ４４の入力ノードから接地ノードに電流を引き抜く構成を示しているが、ＮＭＯＳトランジスタ（Ｑ６、Ｑ７）又は（Ｑ８、Ｑ９）とＰＭＯＳトランジスタＱ５の役割を逆にした回路構成にしてもよい。
　このように、第２の実施形態では、第１のインターポレータ３ａと第２のインターポレータ３ｂから出力された第５の位相信号ｎｍａと第６の位相信号ｎｍｂを交互に入れ替えて出力可能にしたため、第５の位相信号ｎｍａの信号伝搬時間と第６の位相信号ｎｍｂの信号伝搬時間との時間差を測定することができる。また、第１のインターポレータ３ａ及び第２のインターポレータ３ｂとして図８又は図９の低リークＰＩ３１、３２を用いることで、貫通電流が流れないようにしつつ、簡易な構成でありながら、位相を細かく、かつ精度よくずらした位相信号を生成できる。
　（第３の実施形態）
　第３の実施形態は、第２の実施形態よりもさらに細かい単位で位相がシフトする位相信号を生成することを特徴とする。
　図１１は第３の実施形態による半導体回路１の概略構成を示すブロック図である。図１１の半導体回路１は、多相クロック生成＆セレクタ５と、第５のインターポレータ（ＰＩ＿ｅａ）５１と、第６のインターポレータ（ＰＩ＿ｏａ）５２と、第７のインターポレータ（ＰＩ＿２ａ）５３と、第８のインターポレータ（ＰＩ＿ｅｂ）５４と、第９のインターポレータ（ＰＩ＿ｏｂ）５５と、第１０のインターポレータ（ＰＩ＿２ｂ）５６と、第１の二選択回路６と、第２の二選択回路７と、制御回路１３とを備えている。
　多相クロック生成＆セレクタ５は、多相クロック生成回路１２とセレクタ２とを有する。これらの回路の詳細な説明は後述する。多相クロック生成＆セレクタ５は、図１の第１の位相信号Ｐｎａ１に対応する第１の位相信号Ｐｎｅａと、第２の位相信号Ｐｎａ２に対応する第２の位相信号Ｐｎｏａと、第３の位相信号Ｐｎｂ１に対応する第３の位相信号Ｐｎｅｂと、第４の位相信号Ｐｎｂ２に対応する第３の位相信号Ｐｎｏｂとを出力する。
　第５のインターポレータ５１、第６のインターポレータ５２、及び第７のインターポレータ５３は、図１又は図４の第１のインターポレータ３ａに対応する。第５のインターポレータ５１は、第１の位相信号Ｐｎｅａと第２の位相信号Ｐｎｏａとから、第６の選択信号ｍｅａｓに応じた位相の第１０の位相信号ｎｍｅａを生成する。第６のインターポレータ５２は、第１の位相信号Ｐｎｅａと第２の位相信号Ｐｎｏａとから、第７の選択信号ｍｏａｓに応じた位相の第１１の位相信号ｎｍｏａを生成する。第７のインターポレータ５３は、第１０の位相信号ｎｍｅａと第１１の位相信号ｎｍｏａとから、第８の選択信号ｋａｓに応じた位相の第５の位相信号ｎｍｋａを生成する。
　第８のインターポレータ５４、第９のインターポレータ５５、及び第１０のインターポレータ５６は、図１又は図４の第２のインターポレータ３ｂに対応する。第８のインターポレータ５４は、第３の位相信号Ｐｎｅｂと第４の位相信号Ｐｎｏｂとから、第９の選択信号ｍｅｂｓに応じた位相の第１２の位相信号ｎｍｅｂを生成する。第９のインターポレータ５５は、第３の位相信号Ｐｎｅｂと第４の位相信号Ｐｎｏｂとから、第１０の選択信号ｍｏｂｓに応じた位相の第１３の位相信号ｎｍｏｂを生成する。第１０のインターポレータ５６は、第１２の位相信号ｎｍｅｂと第１３の位相信号ｎｍｏｂとから、第１１の選択信号ｋｂｓに応じた位相の第６の位相信号ｎｍｋｂを生成する。
　図１１の第１の二選択回路６と第２の二選択回路７は、図４と同様に、第５の位相信号ｎｍｋａと第６の位相信号ｎｍｋｂを入れ替えて出力することができる。
　制御回路１３は、外部から入力された制御コードに基づいて、セレクタ２を制御するためのｎ相選択信号及びｈ相選択信号を生成するとともに、第６の選択信号ｍｅａｓと、第７の選択信号ｍｏａｓと、第８の選択信号ｋａｓと、第９の選択信号ｍｅｂｓと、第１０の選択信号ｍｏｂｓと、第１１の選択信号ｋｂｓとを生成する。
　このように、図１１の半導体回路１は、複数のインターポレータを多段に接続しており、最終的に出力される第５の位相信号ｎｍｋａと第６の位相信号ｎｍｋｂは細かい単位で位相を変化させることができる。
　図１２は図１１の多相クロック生成＆セレクタ５内の多相クロック生成回路１２の内部構成を示す回路図である。図１２の多相クロック生成回路１２は、図５と同様に、Ｎ分周回路８と、縦続接続された複数のＦＦ９とを有する他に、インバータ１６を有する。このインバータ１６は、入力クロック信号ＣＬＫの論理を反転する。縦続接続された複数のＦＦ９には、入力クロック信号ＣＬＫと、インバータ１６で反転された反転クロック信号とが交互に入力される。これにより、複数のＦＦ９は、入力クロック信号ＣＬＫの半周期ごとに位相がずれた多相信号を出力する。よって、図１２の多相クロック生成回路１２は、図５の多相クロック生成回路１２よりも、細かい位相量で位相がシフトした多相信号を生成できる。図１２の回路構成において、ＦＦ９をラッチ回路に置換しても、同等の多相信号を出力できる。
　図１３は図１１の多相クロック生成＆セレクタ５内のセレクタ２の内部構成を示す回路図である。図１３のセレクタ２は、第１の選択回路２１と、第２の選択回路２２と、第３の選択回路２３と、第４の選択回路２４と、第１の同期化回路６１と、第２の同期化回路６２と、第３の同期化回路６３と、第４の同期化回路６４と、第５の同期化回路６５と、第６の同期化回路６６と、第７の同期化回路６７と、第８の同期化回路６８と、第１１のインターポレータ６９と、第１２のインターポレータ７０と、第１３のインターポレータ７１と、第１４のインターポレータ７２と、第３の二選択回路７３と、第４の二選択回路７４と、第５の二選択回路７５と、第６の二選択回路７６と、第１５のインターポレータ７７と、第１６のインターポレータ７８と、第１７のインターポレータ７９と、第１８のインターポレータ８０とを有する。
　図１３のセレクタ２に入力される第１２の選択信号ｎｅａｓ及び第１３の選択信号ｎｏａｓは、図１又は図４のセレクタ２における第１の選択信号ｎａｓに対応する。また、図１３のセレクタ２に入力される第１４の選択信号ｎｅｂｓ及び第１５の選択信号ｎｏｂｓは、図１又は図４のセレクタ２における第２の選択信号ｎｂｓに対応する。
　第１の選択回路２１は、第１２の選択信号ｎｅａｓに基づいて、多相信号から一つの信号を選択する。第２の選択回路２２は、第１３の選択信号ｎｏａｓに基づいて、多相信号から一つの信号を選択する。第３の選択回路２３は、第１４の選択信号ｎｅｂｓに基づいて、多相信号から一つの信号を選択する。第４の選択回路２４は、第１５の選択信号ｎｏｂｓに基づいて、多相信号から一つの信号を選択する。
　第１の同期化回路６１は、第１の選択回路２１で選択された信号を入力クロック信号ＣＬＫが第１論理から第２論理に遷移するタイミングで同期化させた第１４の位相信号を生成する。第２の同期化回路６２は、第１４の位相信号を入力クロック信号ＣＬＫが第２論理から第１論理に遷移するタイミングで同期化させた第１５の位相信号を生成する。第３の同期化回路６３は、第２の選択回路２２で選択された信号を入力クロック信号ＣＬＫが第１論理から第２論理に遷移するタイミングで同期化させた第１６の位相信号を生成する。第４の同期化回路６４は、第１６の位相信号を入力クロック信号ＣＬＫが第２論理から第１論理に遷移するタイミングで同期化させた第１７の位相信号を生成する。第５の同期化回路６５は、第３の選択回路２３で選択された信号を入力クロック信号ＣＬＫが第１論理から第２論理に遷移するタイミングで同期化させた第１８の位相信号を生成する。第６の同期化回路６６は、第１８の位相信号を入力クロック信号ＣＬＫが第２論理から第１論理に遷移するタイミングで同期化させた第１９の位相信号を生成する。第７の同期化回路６７は、第４の選択回路２４で選択された信号を入力クロック信号ＣＬＫが第１論理から第２論理に遷移するタイミングで同期化させた第２０の位相信号を生成する。第８の同期化回路６８は、第２０の位相信号を入力クロック信号ＣＬＫが第２論理から第１論理に遷移するタイミングで同期化させた第２１の位相信号を生成する。
　第１１のインターポレータ６９は、第１４の位相信号の位相と第１５の位相信号の位相とに応じた位相の第２２の位相信号ｎｅａを生成する。第１２のインターポレータ７０は、第１６の位相信号の位相と第１７の位相信号の位相とに応じた位相の第２３の位相信号ｎｏａを生成する。第１３のインターポレータ７１は、第１８の位相信号の位相と第１９の位相信号の位相とに応じた位相の第２４の位相信号ｎｅｂを生成する。第１４のインターポレータ７２は、第２０の位相信号の位相と第２１の位相信号の位相とに応じた位相の第２５の位相信号ｎｏｂを生成する。
　第３の二選択回路７３は、第１６の選択信号ｈａｓに基づいて、第２２の位相信号ｎｅａと第２３の位相信号ｎｏａとのいずれか一方を選択する。第４の二選択回路７４は、第１６の選択信号ｈａｓに基づいて、第２２の位相信号ｎｅａ及び第２３の位相信号ｎｏａから、第３の二選択回路７３が選択した位相信号を選択する。第５の二選択回路７５は、第１７の選択信号ｈｂｓに基づいて、第２４の位相信号ｎｅｂと第２５の位相信号ｎｏｂとのいずれか一方を選択する。第６の二選択回路７６は、第１７の選択信号ｈｂｓに基づいて、第２４の位相信号ｎｅｂ及び第２５の位相信号ｎｏｂから、第５の二選択回路７５が選択した位相信号を選択する。
　図１３のセレクタ２は、第３の二選択回路７３～第６の二選択回路７６とは別に、常に固定の選択を行う第７の二選択回路８１、第８の二選択回路８２、第９の二選択回路８３、及び第１０の二選択回路８４を有する。第７の二選択回路８１と第８の二選択回路８２には、第２２の位相信号ｎｅａと第２３の位相信号ｎｏａが入力される。第７の二選択回路８１は常に第２２の位相信号ｎｅａを選択し、第８の二選択回路８２は常に第２３の位相信号ｎｏａを選択する。同様に、第９の二選択回路８３と第１０の二選択回路８４には、第２４の位相信号ｎｅｂと第２５の位相信号ｎｏｂが入力される。第９の二選択回路８３は常に第２４の位相信号ｎｅｂを選択し、第１０の二選択回路８４は常に第２５の位相信号ｎｏｂを選択する。
　このように、第７の二選択回路８１～第１０の二選択回路８４は、選択動作を行うものではないが、第３の二選択回路７３～第６の二選択回路７６とタイミングを合わせるために設けられている。
　第１５のインターポレータ７７は、第３の二選択回路７３が選択した位相信号の位相と、第４の二選択回路７４が選択した位相信号の位相とに応じた位相の第１の位相信号Ｐｎｅａを生成する。第１６のインターポレータ７８は、第７の二選択回路８１で選択された第２２の位相信号ｎｅａの位相と、第８の二選択回路８２で選択された第２３の位相信号ｎｏａの位相とに応じた位相の第２の位相信号Ｐｎｏａを生成する。第１７のインターポレータ７９は、第５の二選択回路７５が選択した位相信号の位相と、第６の二選択回路７６が選択した位相信号の位相とに応じた位相の第３の位相信号Ｐｎｅｂを生成する。第１８のインターポレータ８０は、第９の二選択回路８３で選択された第２４の位相信号ｎｅｂの位相と、第１０の二選択回路８４で選択された第２５の位相信号ｎｏｂの位相とに応じた位相の第４の位相信号Ｐｎｏｂを生成する。
　図１３のセレクタ２は、第１２の選択信号ｎｅａｓ～第１７の選択信号ｈｂｓにより、入力クロック信号ＣＬＫの半周期分の最小位相量ずつ位相が順にずれた多相信号を生成することができる。
　図１４は図１３の第１１のインターポレータ６９～第１８のインターポレータ８０の内部構成を示すブロック図である。第１１のインターポレータ６９～第１８のインターポレータ８０はいずれも同じ構成を有し、２つの入力位相信号ＩＮ１、ＩＮ２の位相に応じた位相の位相信号を出力するため、以下では、第１１のインターポレータ６９～第１８のインターポレータ８０のそれぞれを総称してＤＩＶ２ＰＩと呼ぶ。
　図１４のＤＩＶ２ＰＩは、２つのインバータ８５、８６と、２つの低リークＤＩＶ２ＰＩ８７、８８と、セットリセット回路８９とを有する。２つの低リークＤＩＶ２ＰＩ８７、８８は同じ構成である。以下では、２つの低リークＤＩＶ２ＰＩ８７、８８を、第１の低リークＤＩＶ２ＰＩ８７及び第２の低リークＤＩＶ２ＰＩ８８と呼んで区別することもある。第１の低リークＤＩＶ２ＰＩ８７は、図１４のＤＩＶ２ＰＩに入力される２つの位相信号ＩＮ１、ＩＮ２の位相に応じた位相の位相信号を出力する。第２の低リークＤＩＶ２ＰＩ８８は、２つの位相信号ＩＮ１、ＩＮ２をインバータ８５、８６で反転した２つの位相信号の位相に応じた位相の位相信号を出力する。
　セットリセット回路８９は、図７のセットリセット回路３５と同じ回路構成であり、２つのインバータ９０、９１と、２つのＮＡＮＤゲート９２、９３と、バッファ９４とを有する。セットリセット回路８９は、第１の低リークＤＩＶ２ＰＩ８７から出力される位相信号がハイレベルになるとセット状態になり、ハイレベルの信号を出力する。また、セットリセット回路８９は、第２の低リークＤＩＶ２ＰＩ８８から出力される位相信号がハイレベルになると、リセット状態になり、ローレベルの信号を出力する。セットリセット回路８９を設けることで、第１の低リークＤＩＶ２ＰＩ８７から出力される位相信号と、第２の低リークＤＩＶ２ＰＩ８８から出力される位相信号とのデューティ比のばらつきを改善できる。
　図１５は図１４の低リークＤＩＶ２ＰＩ（第１の低リークＤＩＶ２ＰＩ８７及び第２の低リークＤＩＶ２ＰＩ８８）の内部構成を示す回路図である。図１５の低リークＤＩＶ２ＰＩ８７、８８は、ＯＲゲート９５と、２つのバッファ９６、９７と、電源電圧ノードと接地ノードの間にカスコード接続されるＰＭＯＳトランジスタＱ１０及びＮＭＯＳトランジスタＱ１１と、インバータ９８と、インバータ９８の入力ノードと接地ノードの間に接続されるＮＭＯＳトランジスタＱ１２とを有する。
　ＰＭＯＳトランジスタＱ１０のゲートには、ＯＲゲート９５の出力ノードが接続されている。低リークＤＩＶ２ＰＩ８７、８８に入力された２つの位相信号ＩＮ１、ＩＮ２のうち、位相信号ＩＮ１は、バッファ９６を介してＮＭＯＳトランジスタＱ１１のゲートに入力される。位相信号ＩＮ２は、バッファ９７を介してＮＭＯＳトランジスタＱ１２のゲートに入力される。
　位相信号ＩＮ１、ＩＮ２がともにローレベルのときに、ＰＭＯＳトランジスタＱ１０はオンし、インバータ９８の入力ノードはハイレベルにチャージされる。その後、位相信号ＩＮ１、ＩＮ２の少なくとも一方がオンになると、ＮＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２の少なくとも一方がオンし、インバータ９８の入力ノードから接地ノードに電流が引き抜かれて、インバータ９８の入力ノードの電位は低下する。１つのＮＭＯＳトランジスタがオンするよりも、２つのＮＭＯＳトランジスタがオンした方が、インバータ９８の入力ノードの電位はより迅速に低下し、低リークＤＩＶ２ＰＩ８７、８８の出力がローレベルからハイレベルに遷移するタイミングが早くなる。これにより、図１５の低リークＤＩＶ２ＰＩ８７、８８は、２つの位相信号ＩＮ１、ＩＮ２の位相に応じた位相の位相信号を出力できる。
　図１６は図１５の低リークＤＩＶ２ＰＩ８７、８８の第１の変形例による回路図である。図１６の低リークＤＩＶ２ＰＩ８７、８８は、図１５の構成に加えて、２つのＡＮＤゲート９９、１００を有する。一方のＡＮＤゲート９９は、位相信号ＩＮ１と、位相信号ＩＮ１をバッファ９６で遅延させた位相信号との論理積信号ｂを出力する。一方のＡＮＤゲート９９の出力信号ｂは、ＮＭＯＳトランジスタＱ１１のゲートに入力される。他方のＡＮＤゲート１００は、位相信号ＩＮ１と、位相信号ＩＮ１をバッファ９７で遅延させた位相信号との論理積信号ｃを出力する。他方のＡＮＤゲート１００の出力信号ｃは、ＮＭＯＳトランジスタＱ１２のゲートに入力される。
　これにより、図１６の低リークＤＩＶ２ＰＩ８７、８８では、ＯＲゲート９５の出力がハイレベルに遷移するタイミングよりも、ＡＮＤゲート９９、１００の出力がハイレベルに遷移するタイミングを確実に遅らせることができ、ＰＭＯＳトランジスタＱ１０とＮＭＯＳトランジスタＱ１１又はＱ１２とが同時にオンして、電源電圧ノードから接地ノードに貫通電流が流れるおそれを防止できる。
　図１７は図１５の低リークＤＩＶ２ＰＩ８７、８８の第２の変形例による回路図である。図１７の低リークＤＩＶ２ＰＩ８７、８８は、図１５の構成に加えて、２つのＯＲゲート１０１、１０２と、１つのＡＮＤゲート１０３と、２つのバッファ１０４、１０５と、ダミー回路１０６とを有する。なお、バッファ１０４、１０５は遅延調整のためのものであり、その接続段数は任意である。また、ＯＲゲート９５、１０１、１０２の代わりに、任意の論理ゲートやインバータを用いてもよい。
　一方のＯＲゲート１０１は、位相信号ＩＮ１をバッファ９６で遅延させた信号と、位相信号ＩＮ２との論理和信号ａを出力する。一方のＯＲゲート１０１の出力信号ａは、ＮＭＯＳトランジスタＱ１１のゲートに入力される。ＡＮＤゲート１０３は、位相信号ＩＮ２をバッファ１０４、１０５で遅延させた信号と、位相信号ＩＮ２との論理積信号を出力する。他方のＯＲゲート１０２は、ＡＮＤゲート１０３の出力信号と、位相信号ＩＮ２をバッファ９７で遅延させた信号との論理和信号ｃを出力する。この信号は、ＮＭＯＳトランジスタＱ１２のゲートに入力される。
　また、位相信号ＩＮ１の信号経路には、ダミー回路１０６が接続されている。このダミー回路１０６は、信号ＩＮ２の信号経路と同程度の負荷を信号ＩＮ１の信号経路に付加するものであり、ダミー回路１０６の内部構成は問わない。
　図１８は図１７の低リークＤＩＶ２ＰＩ８７、８８のタイミング図である。図１８には、位相信号ＩＮ１、位相信号ＩＮ２、ＯＲゲート９５の出力信号ａ、ＯＲゲート１０１の出力信号ｂ、ＯＲゲート１０２の出力信号ｃのタイミングが図示されている。
　図１７の低リークＤＩＶ２ＰＩでは、ＯＲゲート９５、１０１、１０２の出力信号ａ、ｂ、ｃがハイレベルに遷移する順番が入れ替わるおそれがない。このため、出力信号ｃよりも先にハイレベルに遷移する出力信号ｂのパルス幅を広げることができ、出力信号ａ、ｂ、ｃがハイレベルの期間を長くすることできる。よって、インバータ９８の入力ノードから接地ノードに確実に電流を引き抜くことができ、所望の位相の位相信号を生成できる。これは、位相信号ＩＮ１、ＩＮ２の補正可能なデューティ幅を広げることを可能とし、動作マージンを広げることができる。
　図１９は図１３のセレクタ２内の第１の選択回路２１及び第２の選択回路２２の動作を説明する図である。図１９には、図１１の半導体回路１に入力される制御コードのビット列と、第１の選択回路２１に入力される第１２の選択信号ｎｅａｓのビット列と、第２の選択回路２２に入力される第１３の選択信号ｎｏａｓのビット列との対応関係を示す図と、第１の選択回路２１で選択される信号の波形と、第２の選択回路２２で選択される信号の波形とが図示されている。なお、図１３のセレクタ２内の第３の選択回路２３及び第４の選択回路２４は、選択対象信号は異なるものの、第１の選択回路２１及び第２の選択回路２２と同様の選択動作を行うため、図１９では割愛している。
　制御コードは、例えば１３ビットからなるビット列信号である。ビット列信号の最上位から３ビットが第１の選択回路２１～第４の選択回路２４での選択に用いられる。制御コードの上位側３ビットは、８通りの値を有する。また、第１２の選択信号ｎｅａｓと第１３の選択信号ｎｏａｓも、それぞれ３ビットのビット列信号である。制御コードの上位側３ビットの値が変化すると、第１２の選択信号ｎｅａｓと第１３の選択信号ｎｏａｓのいずれか一方のビット値が変化する。より具体的には、制御コードのビット値が１だけ変化するたびに、第１２の選択信号ｎｅａｓ又は第１３の選択信号ｎｏａｓのビット値が１だけ交互に変化する。例えば、制御コードが０００から００１に変化すると、第１２の選択信号ｎｅａｓが０００から００１に変化するのに対し、第１３の選択信号ｎｏａｓは０００のままで変化しない。次に、制御コードが００１から０１０に変化すると、第１２の選択信号ｎｅａｓは００１のままで変化しないのに対し、第１３の選択信号ｎｏａｓは０００から００１に変化する。
　このように、制御コードのビット値が１変化すると、第１２の選択信号ｎｅａｓと第１３の選択信号ｎｏａｓの一方だけが１変化し、その後に制御コードが１変化すると、第１２の選択信号ｎｅａｓと第１３の選択信号ｎｏａｓの他方だけが１変化する。
　図１９の最上段の信号波形ｗ１は入力クロック信号ＣＬＫであり、２段目以降の信号波形ｗ２～ｗ１０はセレクタ２から出力される多相信号である。多相信号は、図１２に示すように、それぞれ位相が異なる分周クロック信号ＤＣＫである。制御コードが０００のときは、第２の選択回路２２にて、例えば信号波形ｗ３の分周クロック信号ＤＣＫが選択される。制御コードが００１のときは、第１の選択回路２１にて、信号波形ｗ４の分周クロック信号ＤＣＫが選択される。このように、制御コードが１変化するたびに、第１の選択回路２１と第２の選択回路２２は交互に、制御コードに応じた第１２の選択信号ｎｅａｓ又は第１３の選択信号ｎｏａｓに基づいて、最小位相量ずつ位相がシフトした分周クロック信号ＤＣＫを選択する。
　このように、図１１の制御回路（第２の制御回路）１３は、第６のビット列信号からなる第１２の選択信号ｎｅａｓと、第７のビット列信号からなる第１３の選択信号ｎｏａｓと、第８のビット列信号からなる第１４の選択信号ｎｅｂｓと、第９のビット列信号からなる第１５の選択信号ｎｏｂｓとを出力して、図１３のセレクタ２に入力する。そして、制御回路１３は、第６のビット列信号及び第７のビット列信号中の一部のビット値を交互に変化させることで、第１の選択回路２１及び第２の選択回路２２で選択される信号の位相を最小位相ずつ交互に変化させるとともに、第８のビット列信号及び第９のビット列信号中の一部のビット値を交互に変化させることで、第３の選択回路２３及び第４の選択回路２４で選択される信号の位相を最小位相ずつ交互に変化させる。
　また、制御回路１３は、第１０のビット列信号からなる第１６の選択信号ｈａｓと、第１１のビット列信号からなる第１７の選択信号ｈｂｓとを出力してもよい。この場合、制御回路１３は、第１０のビット列信号及び第１１のビット列信号中の一部のビット値を交互に変化させることで、第１の位相信号Ｐｎｅａ、第２の位相信号Ｐｎｏａ、第３の位相信号Ｐｎｅｂ、及び第４の位相信号Ｐｎｏｂの位相を最小位相ずつシフトさせる。
　図２０は図１３のセレクタ２内の第３の二選択回路７３及び第４の二選択回路７４の動作を説明する図である。図２０には、図１１の半導体回路１に入力される制御コード中の一部のビット列と、第３の二選択回路７３及び第４の二選択回路７４に入力される第１６の選択信号ｈａｓのビット列とが図示されている。
　なお、図１３のセレクタ２内の第５の二選択回路７５及び第６の二選択回路７６は、選択対象信号は異なるものの、第３の二選択回路７３及び第４の二選択回路７４と同様の選択動作を行うため、図２０では割愛している。
　図２０には、入力クロック信号ＣＬＫの信号波形ｗ１１と、第１１のインターポレータ６９から出力される第２２の位相信号ｎｅａの信号波形ｗ１２、ｗ１４と、第１２のインターポレータ７０から出力される第２３の位相信号ｎｏａの信号波形ｗ１３とが図示されている。第２２の位相信号ｎｅａと第２３の位相信号ｎｏａは、入力クロック信号ＣＬＫの半周期程度位相がシフトした信号である。第１１のインターポレータ６９は、その前段側の第１の選択回路２１が選択する信号に応じて、信号波形ｗ１２と信号波形ｗ１４に示すように、位相が相違する第２２の位相信号ｎｅａを出力する。
　図２０に示すように、制御コードのビット列信号のうち、例えば、最上位から４～５ビット目が第３の二選択回路７３と第４の二選択回路７４の選択に用いられる。例えば、制御コードが００のときは、第３の二選択回路７３と第４の二選択回路７４は第２２の位相信号ｎｅａを選択する。第１５のインターポレータ７７は、信号波形ｗ１５に示すように、第２２の位相信号ｎｅａの位相に応じた位相の第１の位相信号Ｐｎｅａを出力する。制御コードが０１のときは、第１６のインターポレータ７８は、信号波形ｗ１６に示すように、第７の二選択回路８１から出力された第２２の位相信号ｎｅａの位相と、第８の二選択回路８２から出力された第２３の位相信号ｎｏａの位相とに応じた位相の第２の位相信号Ｐｎｏａを出力する。制御コードが１０のときは、第３の二選択回路７３と第４の二選択回路７４はともに第２３の位相信号ｎｏａを出力する。第１５のインターポレータ７７は、信号波形ｗ１７に示すように、第２３の位相信号ｎｏａの位相に応じた位相の第１の位相信号Ｐｎｅａを出力する。制御コードが１１のときは、第１６のインターポレータ７８は、信号波形に示すように、第７の二選択回路８１から出力された第２２の位相信号ｎｅａの位相と、第８の二選択回路８２から出力された第２３の位相信号ｎｏａの位相とに応じた位相の第２の位相信号Ｐｎｏａを出力する。
　図１９の信号波形ｗ１２～ｗ１８に示すように、図１３のセレクタ２は、制御コードが１ビットずつ変化するたびに、最小位相量分の位相がシフトした第１の位相信号Ｐｎｅａ及び第２の位相信号Ｐｎｏａを出力する。
　図１３のセレクタ２内の第１７のインターポレータ７９と第１８のインターポレータ８０も同様であり、制御コードが１ビットずつ変化するたびに、最小位相量分の位相がシフトした第３の位相信号Ｐｎｅｂ及び第４の位相信号Ｐｎｏｂを出力する。
　図２１は図１１の半導体回路１内の第５のインターポレータ５１と第６のインターポレータ５２の動作を説明する図である。図２１には、図１１の半導体回路１に入力される制御コード中の一部のビット列と、第５のインターポレータ５１の位相選択を行うための第６の選択信号ｍｅａｓのビット列と、第６のインターポレータ５２の位相選択を行うための第７の選択信号ｍｏａｓのビット列と、これらビット列間の位相差とが図示されている。
　なお、図１１の半導体回路１内の第８のインターポレータ５４及び第９のインターポレータ５５は、選択対象信号は異なるものの、第５のインターポレータ５１及び第６のインターポレータ５２と同様の選択動作を行うため、図２１では割愛している。
　図２１には、入力クロック信号ＣＬＫの信号波形ｗ２１と、多相クロック生成＆セレクタ５から出力される第１の位相信号Ｐｎｅａの信号波形ｗ２２と、第２の位相信号Ｐｎｏａの信号波形ｗ２３と、信号波形ｗ２２の位相をずらした第１の位相信号Ｐｎｅａの信号波形ｗ２４とが図示されている。多相クロック生成＆セレクタ５に入力される第１の選択信号ｎａｓにより、第１の位相信号Ｐｎｅａの位相を信号波形ｗ２２にするか、信号波形ｗ２４にするかを選択することができる。
　図２１に示すように、制御コードのビット列信号のうち、例えば最上位から６～９ビット目のビット値により、第５のインターポレータ５１と第６のインターポレータ５２は、第１０の位相信号ｎｍｅａと第１１の位相信号ｎｍｏａを生成する。制御回路１３は、制御コードの最上位から６～９ビット目のビット値により、第５のインターポレータ５１の位相選択を行う第６の選択信号ｍｅａｓのビット列信号と、第６のインターポレータ５２の位相選択を行う第７の選択信号ｍｏａｓのビット列信号とを生成する。
　図２１に示すように、第６の選択信号ｍｅａｓ及び第７の選択信号ｍｏａｓのビット列信号はそれぞれ、例えば８ビットである。第６の選択信号ｍｅａｓのビット列信号と第７の選択信号ｍｏａｓのビット列信号は、下位側から上位側に向かって交互に２ビットずつビット値が変化する。より詳細には、制御コードの６ビット目が０の場合、第６の選択信号ｍｅａｓのビット列信号と第７の選択信号ｍｏａｓのビット列信号は、交互に２ビットずつ００から１１に変化する。変化する２ビットのビット位置は、各ビット列信号の下位側から上位側に向けてシフトする。このため、第６の選択信号ｍｅａｓのビット列信号を見ると、同じビット列信号が２回連続して続き、その後、下位側から２ビットずつ１１に変化したビット列信号が２回連続して続くという処理が繰り返し行われる。第７の選択信号ｍｏａｓのビット列信号も同様であるが、第６の選択信号ｍｅａｓと第７の選択信号ｍｏａｓでは、ビット列信号のうち２ビットが１１に変化するタイミングがずれている。このため、第６の選択信号ｍｅａｓのビット列信号と第７の選択信号ｍｏａｓのビット列信号の大小関係が交互に変化する。ビット列信号の大小関係が変化するということは、ビット列信号同士の位相差が変化することを意味し、図２１に示すように、位相の進みと遅れが交互に出現する。
　制御コードの最上位から６ビット目が０から１に変化すると、第５のインターポレータ５１に入力される第１の位相信号Ｐｎｅａの位相が変化して、信号波形ｗ２２から信号波形ｗ２４になる。その後、制御コードの最上位から７～９ビット目が１ビットずつ変化するのに従って、第６の選択信号ｍｅａｓのビット列信号と第７の選択信号ｍｏａｓのビット列信号は上位側から２ビットずつ００に変化する。
　より具体的には、制御コードの最上位から６～９ビット目が００００のときには、第６のインターポレータ５２は、信号波形ｗ２２に示す第１の位相信号Ｐｎｅａと、信号波形ｗ２３に示す第２の位相信号Ｐｎｏａから、信号波形ｗ２６に示す第１１の位相信号ｎｍｏａを生成する。
　制御コードの最上位から６～９ビット目が０００１のときには、第５のインターポレータ５１は、信号波形ｗ２２に示す第１の位相信号Ｐｎｅａと、信号波形ｗ２３に示す第２の位相信号Ｐｎｏａから、信号波形ｗ２７に示す第１０の位相信号ｎｍｅａを生成する。
　このように、制御コードの最上位から６～９ビット目のビット値が１ずつ変化するたびに、第５のインターポレータ５１と第６のインターポレータ５２は、交互に、最小位相量ずつずれた第１０の位相信号ｎｍｅａ又は第１１の位相信号ｎｍｏａを生成する。このとき、第５のインターポレータ５１の位相選択を行う第６の選択信号ｍｅａｓのビット列信号と、第６のインターポレータ５２の位相選択を行う第７の選択信号ｍｏａｓのビット列信号は、２ビットずつ交互に変化する。
　制御コードの最上位から６～９ビット目が１０００になると、第５のインターポレータ５１と第６のインターポレータ５２に入力される第１の位相信号Ｐｎｅａの位相が変化する（信号波形ｗ２４）。その後、制御コードの最上位から６～９ビット目が１０００のときには、第６のインターポレータ５２は、信号波形ｗ２４に示す第１の位相信号Ｐｎｅａと、信号波形ｗ２３に示す第２の位相信号Ｐｎｏａから、信号波形ｗ３４に示す第１１の位相信号ｎｍｏａを生成する。
　制御コードの最上位から６～９ビット目が１００１のときには、第５のインターポレータ５１は、信号波形ｗ２４に示す第１の位相信号Ｐｎｅａと、信号波形ｗ２３に示す第２の位相信号Ｐｎｏａから、信号波形ｗ３５に示す第１０の位相信号ｎｍｅａを生成する。制御コードの最上位から６ビット目が１の場合、第６の選択信号ｍｅａｓのビット列信号と第７の選択信号ｍｏａｓのビット列信号は、上位側から２ビットずつ、００に変化する。ただし、第５のインターポレータ５１と第６のインターポレータ５２から交互に出力される第１０の位相信号ｎｍｅａと第１１の位相信号ｎｍｏａの位相は、制御コードが１ビットずつ変化するたびに、最小位相量ずつ順に同じ方向にシフトする。
　図１１の半導体回路１内の第８のインターポレータ５４及び第９のインターポレータ５５も、第５のインターポレータ５１及び第６のインターポレータ５２と同様に、制御コードが１ビットずつ変化するたびに、第８のインターポレータ５４の位相選択を行う第９の選択信号ｍｅｂｓのビット列信号と、第９のインターポレータ５５の位相選択を行う第１０の選択信号ｍｏｂｓのビット列信号とが２ビットずつ変化して、第１２の位相信号ｎｍｅｂと第１３の位相信号ｎｍｏｂは、最小位相量ずつ交互に位相が変化する。
　図２１に示すように、制御コードと、第６の選択信号ｍｅａｓのビット列信号と、第７の選択信号ｍｏａｓのビット列信号とを対応づけることで、第５のインターポレータ５１から出力される第１０の位相信号ｎｍｅａと、第６のインターポレータ５２から出力される第１１の位相信号ｎｍｏａとを最小位相量ずつシフトさせることができる。
　図２２は図１１の半導体回路１内の第７のインターポレータ５３と第１０のインターポレータ５６の動作を説明する図である。図２２には、図１１の半導体回路１に入力される制御コード中の一部のビット列と、第７のインターポレータ５３の位相選択を行うための第８の選択信号ｋａｓのビット列信号とが図示されている。
　なお、図１１の半導体回路１内の第１０のインターポレータ５６は、選択対象信号は異なるものの、第７のインターポレータ５３と同様の選択動作を行うため、図２２では割愛している。
　図２２には、第１０の位相信号ｎｍｅａの信号波形ｗ５１と、第１１の位相信号ｎｍｏａの信号波形ｗ５２と、信号波形ｗ５１の位相をずらした第１０の位相信号ｎｍｅａの信号波形ｗ５３とが図示されている。多相クロック生成＆セレクタ５に入力される第１の選択信号ｎａｓと、第５のインターポレータ５１に入力される第６の選択信号ｍｅａｓと、第６のインターポレータ５２に入力される第７の選択信号ｍｏａｓにより、第１０の位相信号ｎｍｅａの位相を信号波形ｗ５１にするか、信号波形ｗ５３にするかを選択することができる。
　図２２に示すように、制御コードの例えば最上位から１０～１３ビット目のビット値により、第７のインターポレータ５３は、第５の位相信号ｎｍｋａを生成する。より具体的には、制御コードの最上位から１０～１３ビット目のビット値により、第８の選択信号ｋａｓのビット列信号が生成される。図２２に示すように、第８の選択信号ｋａｓのビット列信号は、例えば８ビットである。第８の選択信号ｋａｓのビット列信号は、１ビットずつビット値が変化する。より詳細には、制御コードの最上位から１０ビット目が０の場合、第８の選択信号ｋａｓのビット列信号は、下位側から上位側にかけて各ビットが０から１に順に変化する。制御コードの上位から１０ビット目が１の場合、第８の選択信号ｋａｓのビット列信号は、上位側から下位側にかけて各ビットが１から０に順に変化する。
　制御コードの最上位から１０～１３ビット目が００００のときには、第７のインターポレータ５３は、信号波形ｗ５１に示す第１０の位相信号ｎｍｅａと、信号波形ｗ５２に示す第１１の位相信号ｎｍｏａとから、信号波形ｗ５５に示す第５の位相信号ｎｍｋａを生成する。
　制御コードの最上位から１０～１３ビット目が０００１のときには、第７のインターポレータ５３は、信号波形ｗ５１に示す第１０の位相信号ｎｍｅａと、信号波形ｗ５２に示す第１１の位相信号ｎｍｏａとから、信号波形ｗ５６に示す第５の位相信号ｎｍｋａを生成する。
　以下同様に、制御コードが１ビットずつ変化するたびに、第７のインターポレータ５３の位相選択を行うための第８の選択信号ｋａｓのビット列信号は下位側から上位側にかけてビット値が１に変化し、第５の位相信号ｎｍｋａは最小位相量ずつ位相がシフトする。
　制御コードの最上位から１０～１３ビット目が１０００になると、第７のインターポレータ５３に入力される第１０の位相信号ｎｍｅａの位相が変化する（信号波形ｗ５３）。第７のインターポレータ５３は、信号波形ｗ５３に示す第１０の位相信号ｎｍｅａと、信号波形ｗ５２に示す第１１の位相信号ｎｍｏａとから、信号波形ｗ６３に示す第５の位相信号ｎｍｋａを生成する。
　以下同様に、制御コードが１ビットずつ変化するたびに、第７のインターポレータ５３の位相選択を行うための第８の選択信号ｋａｓのビット列信号は上位側から下位側にかけてビット値が０に変化し、第５の位相信号ｎｍｋａは最小位相量ずつ位相がシフトする。
　このように、図１１の制御回路（第１の制御回路）１３は、第１のビット列信号からなる第６の選択信号ｍｅａｓと、第２のビット列信号からなる第７の選択信号ｍｏａｓと、第３のビット列信号からなる第９の選択信号ｍｅｂｓと、第４のビット列信号からなる第１０の選択信号ｍｏｂｓとを出力する。制御回路１３は、第１のビット列信号及び第２のビット列信号中の一部のビット値を交互に変化させることで、第１０の位相信号ｎｍｅａ及び第１１の位相信号ｎｍｏａの位相を最小位相ずつシフトさせるとともに、第３のビット列信号及び第４のビット列信号中の一部のビット値を交互に変化させることで、第１２の位相信号ｎｍｅｂ及び第１３の位相信号ｎｍｏｂの位相を最小位相ずつシフトさせる。
　また、制御回路１３は、第１のビット列信号及び第２のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、第１０の位相信号ｎｍｅａ及び第１１の位相信号ｎｍｏａの位相を最小位相ずつシフトさせるとともに、第３のビット列信号及び第４のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、第１２の位相信号ｎｍｅｂ及び第１３の位相信号ｎｍｏｂの位相を最小位相ずつシフトさせる。
　制御回路１３は、第４のビット列信号である第８の選択信号ｋａｓ中の一部のビット値を順に変化させることで、第５の位相信号ｎｍｋａの位相を最小位相ずつシフトさせるとともに、第５のビット列信号である第１１の選択信号ｋｂｓ中の一部のビット値を順に変化させることで、第６の位相信号ｎｍｋｂの位相を最小位相ずつシフトさせる。
　図１１の半導体回路１内の多相クロック生成＆セレクタ５の内部構成は、種々の変更が可能である。図２３は図１１の多相クロック生成＆セレクタ５の一変形例の内部構成を示すブロック図である。図２３の多相クロック生成＆セレクタ５は、多相クロック生成回路１２とセレクタ２を一体化したものである。
　図１３のセレクタ２は、図１２の多相クロック生成回路１２からの多相信号を用いて第１の位相信号Ｐｎｅａ～第４の位相信号Ｐｎｏｂを生成していたが、図２３の多相クロック生成＆セレクタ５は、第１２の選択信号ｎｅａｓに基づいて第１の位相信号Ｐｎｅａを生成するための第１の多相クロック生成回路１２１と、第１３の選択信号ｎｏａｓに基づいて第２の位相信号Ｐｎｏａを生成するための第２の多相クロック生成回路１２２と、第１４の選択信号ｎｅｂｓに基づいて第３の位相信号Ｐｎｅｂを生成するための第３の多相クロック生成回路１２３と、第１５の選択信号ｎｏｂｓに基づいて第４の位相信号Ｐｎｏｂを生成するための第４の多相クロック生成回路１２４とを有する。
　第１の多相クロック生成回路１２１～第４の多相クロック生成回路１２４は、同じ内部構成を有するため、以下では、第１の多相クロック生成回路１２１の内部構成を説明する。第１の多相クロック生成回路１２１は、縦続接続された複数のＦＦ９と、各ＦＦ９の入力ノードに接続される複数の二選択回路１２５とを有する。各二選択回路１２５は、第１２の選択信号ｎｅａｓに基づいて、Ｎ分周回路８で生成された分周クロック信号ＤＣＫを次段のＦＦ９に入力するか、前段のＦＦ９の出力信号を次段のＦＦ９に入力するかを選択する。
　第１～第４の多相クロック生成回路１２１～１２４の後段側は、図１３の第１の選択回路２１～第４の選択回路２４の後段側と、基本的には同じ回路構成を有するため、説明を割愛する。
　このように、第３の実施形態による半導体回路１では、複数のインターポレータを多段に接続し、かつ、入力クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジを用いて多相信号を生成するため、各位相信号の位相のずれ量を小さくすることができる。また、本実施形態では、図１９～図２２に示すように、外部からの制御コードの一部のビット列に基づいて、例えば８ビットのビット列信号を生成し、ビット列信号の一部のビットを順にシフトさせることで、最小位相量ずつ順に位相をずらした位相信号を生成できる。
　（第４の実施形態）
　図２４は第４の実施形態による半導体回路１の概略構成を示すブロック図である。図２４の半導体回路１は、多相クロック生成回路１２と、複数のインターポレータ（ＰＩ）１２６と、位相選択回路１２７と、第１のインターポレータ３ａと、第２のインターポレータ３ｂとを備えている。
　多相クロック生成回路１２は、入力クロック信号ＣＬＫに同期させて、それぞれ位相が異なる多相信号を生成する。多相信号は、入力クロック信号ＣＬＫを分周した分周クロック信号ＤＣＫの位相を複数通りにシフトさせた信号である。多相信号の相数は問わない。
　複数のインターポレータ１２６は、多相クロック生成回路１２から出力された２つの分周クロック信号ＤＣＫの位相に応じた位相の位相信号をそれぞれ生成する。インターポレータ１２６の数は特に問わず、多相信号の相数に応じた数だけ設けられる。
　位相選択回路１２７は、複数のインターポレータ１２６から出力された複数の位相信号の中から、互いに位相が異なる第１の位相信号Ｐｎｅａ及び第２の位相信号Ｐｎｏａを選択するとともに、互いに位相が異なる第３の位相信号Ｐｎｅｂ及び第４の位相信号Ｐｎｏｂを選択する。また、複数のインターポレータ１２６と位相選択回路１２７を、上述した第３の実施形態による半導体回路１と同様に、多段に接続してもよい。
　第１のインターポレータ３ａは、第１の位相信号Ｐｎｅａの位相及び第２の位相信号Ｐｎｏａの位相に応じた位相の第５の位相信号Ｏｕｔａを出力する。第２のインターポレータ３ｂは、第３の位相信号Ｐｎｅｂの位相及び第４の位相信号Ｐｎｏｂの位相に応じた位相の第６の位相信号Ｏｕｔｂを出力する。
　第１のインターポレータ３ａが出力する第５の位相信号Ｏｕｔａは、基準位相信号である。第５の位相信号Ｏｕｔａを基準位相信号として、第６の位相信号Ｏｕｔｂとの位相差を検出することで、ＰＶＴ（プロセスＰ、電圧Ｖ、温度Ｔ）に依存せずに位相差を検出できる。
　また、基準位相信号である第５の位相信号Ｏｕｔａを微調整できるようにしてもよい。図２５は図２４の構成に加えて、第１の微調インターポレータ（微調ＰＩ）１２８と、第２の微調インターポレータ（微調ＰＩ）１２９とを備える半導体回路１のブロック図である。第１の微調インターポレータ１２８には、第１のインターポレータ３ａから出力された第５の位相信号が入力される。第１の微調インターポレータ１２８は、第５の位相信号の位相を微調整した第１の微調位相信号Ｏｕｔａを出力する。第２の微調インターポレータ１２９には、第２のインターポレータ３ｂから出力された第６の位相信号が入力される。第２の微調インターポレータ１２８は、第６の位相信号の位相を微調整した第２の微調位相信号Ｏｕｔｂを出力する。
　図２４及び図２５の半導体回路１は、論理ゲートとＦＦで構成されるため、半導体基板上に予め形成されたスタンダードセルの少なくとも一部に配置することができる。スタンダードセル上に図２４及び図２５の半導体回路１を配置することで、設計工数を削減できるとともに、チップ化も容易に行うことができる。
　（第５の実施形態）
　第１乃至第４の実施形態による半導体回路１は、ＴｏＦ（Time of Flight）方式による距離計測に用いることができる。図２６は第５の実施形態による半導体回路１を備えた電子機器１０の概略構成を示すブロック図である。図２６の電子機器１０は、図２５と同様の構成の半導体回路１と、投光部１１１と、受光部１１２と、位相差検出回路１１３とを備えている。図２６の電子機器１０は、１つ又は複数の半導体チップで構成可能である。例えば、投光部１１１は、垂直共振器面発光レーザ（ＶＣＳＥＬ：Vetrical Cavity Surface Emitting LASER）で構成可能である。受光部１１２は、ＳＰＡＤ（Single Photon Avalanche Diode）で構成可能である。
　第１の微調インターポレータ１２８から出力された第１の微調位相信号Ｏｕｔａは、投光部１１１の投光タイミング信号として用いられる。投光部１１１から投光された光は、対象物１５に照射され、対象物１５からの反射光が受光部１１２で受光される。第２の微調インターポレータ１２８から出力された第２の微調位相信号は、受光部１１２での受光信号をサンプリングするために用いられる。第２の微調位相信号の位相を少しずつずらすことで、受光信号をサンプリングするのに適した位相の第２の微調位相信号を生成できる。
　位相差検出回路１１３は、受光信号をサンプリングするのに適した第２の微調位相信号の位相と、第１の微調位相信号との位相差を検出する。これにより、プロセスＰ、電圧Ｖ、及び温度Ｔに依存しない位相差を検出できる。
　なお、本技術は以下のような構成を取ることができる。
　（１）それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、
　前記第１の位相信号の位相と前記第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、
　前記第３の位相信号の位相と前記第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を備える、半導体回路。
　（２）前記第１のインターポレータと前記第２のインターポレータとは、同一の回路構成を有する、（１）に記載の半導体回路。
　（３）前記第５の位相信号を基準位相信号として、前記第６の位相信号との位相差を検出する位相差検出回路を備える、（１）又は（２）に記載の半導体回路。
　（４）前記第１の位相信号と前記第２の位相信号とは、最小位相量の位相のずれを持ち、
　前記第３の位相信号と前記第４の位相信号とは、最小位相量の位相のずれを持つ、（１）乃至（３）のいずれか一項に記載の半導体回路。
　（５）入力クロック信号を分周した分周クロック信号の位相をシフトさせることにより、前記多相信号を生成する多相クロック生成回路を備え、
　前記セレクタは、前記入力クロック信号の１周期又は半周期分の位相が互いにずれた前記第１の位相信号及び前記第２の位相信号と、前記入力クロック信号の１周期又は半周期分の位相が互いにずれた前記第３の位相信号及び前記第４の位相信号とを出力する、（４）に記載の半導体回路。
　（６）前記第１のインターポレータ及び前記第２のインターポレータのそれぞれは、
　それぞれ位相が異なる２つの位相信号の位相に応じた位相の第７の位相信号を出力する第３のインターポレータと、
　前記２つの位相信号の論理を反転させた２つの逆位相信号の位相に応じた位相の第８の位相信号を出力する第４のインターポレータと、
　前記第７の位相信号が所定の論理のときに第１論理になり、かつ前記第８の位相信号が前記所定の論理のときに第２論理になる第９の位相信号を出力するセットリセット回路と、を有し、
　前記２つの位相信号は、前記第１のインターポレータでは前記第１の位相信号及び前記第２の位相信号であり、前記第２のインターポレータでは前記第３の位相信号及び前記第４の位相信号であり、
　前記第９の位相信号は、前記第１のインターポレータでは前記第５の位相信号であり、前記第２のインターポレータでは前記第６の位相信号である、（１）乃至（５）のいずれか一項に記載の半導体回路。
　（７）前記第１のインターポレータは、第３の選択信号に応じた位相の前記第５の位相信号を出力し、
　前記第２のインターポレータは、第４の選択信号に応じた位相の前記第６の位相信号を出力する、（１）乃至（５）のいずれか一項に記載の半導体回路。
　（８）前記第１のインターポレータは、前記前記第３の選択信号で選択可能な位相のうち、最も早い位相の前記第５の位相信号を出力する、（７）に記載の半導体回路。
　（９）前記第１のインターポレータ及び前記第２のインターポレータのそれぞれは、
　それぞれ位相が異なる２つの位相信号から、前記第３の選択信号に応じた位相の第７の位相信号を生成する第３のインターポレータと、
　前記２つの位相信号の論理を反転させた２つの逆位相信号から、前記第４の選択信号に応じた位相の第８の位相信号を生成する第４のインターポレータと、
　前記第７の位相信号が所定の論理のときに論理が反転し、かつ前記第８の位相信号が前記所定の論理のときに論理が反転する第９の位相信号を出力するセットリセット回路と、を有し、
　前記２つの位相信号は、前記第１のインターポレータでは前記第１の位相信号及び前記第２の位相信号であり、前記第２のインターポレータでは前記第３の位相信号及び前記第４の位相信号であり、
　前記第９の位相信号は、前記第１のインターポレータでは前記第５の位相信号であり、前記第２のインターポレータでは前記第６の位相信号である、（７）又は（８）に記載の半導体回路。
　（１０）第５の選択信号に基づいて、前記第５の位相信号及び前記第６の位相信号の一方を選択する第１の二選択回路と、
　前記第５の選択信号に基づいて、前記第１の二選択回路が選択しなかった前記第５の位相信号及び前記第６の位相信号の他方を選択する第２の二選択回路と、を有する、（１）乃至（９）のいずれか一項に記載の半導体回路。
　（１１）前記第１のインターポレータは、
　前記第１の位相信号と前記第２の位相信号とから、第６の選択信号に応じた位相の第１０の位相信号を生成する第５のインターポレータと、
　前記第１の位相信号と前記第２の位相信号とから、第７の選択信号に応じた位相の第１１の位相信号を生成する第６のインターポレータと、
　前記第１０の位相信号と前記第１１の位相信号とから、第８の選択信号に応じた位相の前記第５の位相信号を生成する第７のインターポレータを、を有し、
　前記第２のインターポレータは、
　前記第３の位相信号と前記第４の位相信号とから、第９の選択信号に応じた位相の第１２の位相信号を生成する第８のインターポレータと、
　前記第３の位相信号と前記第４の位相信号とから、第１０の選択信号に応じた位相の第１３の位相信号を生成する第９のインターポレータと、
　前記第１２の位相信号と前記第１３の位相信号とから、第１１の選択信号に応じた位相の前記第６の位相信号を生成する第１０のインターポレータと、を有する、（１）乃至（８）のいずれか一項に記載の半導体回路。
　（１２）第１のビット列信号からなる前記第６の選択信号と、第２のビット列信号からなる前記第７の選択信号と、第３のビット列信号からなる前記第９の選択信号と、第４のビット列信号からなる前記第１０の選択信号とを出力する第１の制御回路を備え、
　前記第１の制御回路は、前記第１のビット列信号及び前記第２のビット列信号中の一部のビット値を交互に変化させることで、前記第１０の位相信号及び前記第１１の位相信号の位相を最小位相ずつシフトさせるとともに、前記第３のビット列信号及び前記第４のビット列信号中の一部のビット値を交互に変化させることで、前記第１２の位相信号及び前記第１３の位相信号の位相を最小位相ずつシフトさせる、（１１）に記載の半導体回路。
　（１３）前記第１の制御回路は、前記第１のビット列信号及び前記第２のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、前記第１０の位相信号及び前記第１１の位相信号の位相を最小位相ずつシフトさせるとともに、前記第３のビット列信号及び前記第４のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、前記第１２の位相信号及び前記第１３の位相信号の位相を最小位相ずつシフトさせる、（１２）に記載の半導体回路。
　（１４）前記第８の選択信号は、第４のビット列信号であり、
　前記第１１の選択信号は、第５のビット列信号であり、
　前記第１の制御回路は、前記第４のビット列信号中の一部のビット値を順に変化させることで、前記第５の位相信号の位相を最小位相ずつシフトさせるとともに、前記第５のビット列信号中の一部のビット値を順に変化させることで、前記第６の位相信号の位相を最小位相ずつシフトさせる、（１２）又は（１３）に記載の半導体回路。
　（１５）前記第１の選択信号は、第１２の選択信号及び第１３の選択信号を含み、
　前記第２の選択信号は、第１４の選択信号及び第１５の選択信号を含み、
　前記セレクタは、
　前記第１２の選択信号に基づいて、前記多相信号から一つの信号を選択する第１の選択回路と、
　前記第１３の選択信号に基づいて、前記多相信号から一つの信号を選択する第２の選択回路と、
　前記第１４の選択信号に基づいて、前記多相信号から一つの信号を選択する第３の選択回路と、
　前記第１５の選択信号に基づいて、前記多相信号から一つの信号を選択する第４の選択回路と、
　前記第１の選択回路で選択された信号を入力クロック信号に同期化させた前記第１の位相信号を生成する第１の同期化回路と、
　前記第２の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第２の位相信号を生成する第２の同期化回路と、
　前記第３の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第３の位相信号を生成する第３の同期化回路と、
　前記第４の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第４の位相信号を生成する第４の同期化回路と、を有する、（１）乃至（１４）のいずれか一項に記載の半導体回路。
　（１６）前記第１の選択信号は、第１２の選択信号及び第１３の選択信号を含み、
　前記第２の選択信号は、第１４の選択信号及び第１５の選択信号を含み、
　前記セレクタは、
　前記第１２の選択信号に基づいて、前記多相信号から一つの信号を選択する第１の選択回路と、
　前記第１３の選択信号に基づいて、前記多相信号から一つの信号を選択する第２の選択回路と、
　前記第１４の選択信号に基づいて、前記多相信号から一つの信号を選択する第３の選択回路と、
　前記第１５の選択信号に基づいて、前記多相信号から一つの信号を選択する第４の選択回路と、
　前記第１の選択回路で選択された信号を入力クロック信号が第１論理から第２論理に遷移するタイミングで同期化させた第１４の位相信号を生成する第１の同期化回路と、
　前記第１４の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１５の位相信号を生成する第２の同期化回路と、
　前記第２の選択回路で選択された信号を前記入力クロック信号が前記第１論理から前記第２論理に遷移するタイミングで同期化させた第１６の位相信号を生成する第３の同期化回路と、
　前記第１６の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１７の位相信号を生成する第４の同期化回路と、
　前記第３の選択回路で選択された信号を前記入力クロック信号が第１論理から第２論理に遷移するタイミングで同期化させた第１８の位相信号を生成する第５の同期化回路と、　前記第１８の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１９の位相信号を生成する第６の同期化回路と、
　前記第４の選択回路で選択された信号を前記入力クロック信号が前記第１論理から前記第２論理に遷移するタイミングで同期化させた第２０の位相信号を生成する第７の同期化回路と、
　前記第２０の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第２１の位相信号を生成する第８の同期化回路と、
　前記第１４の位相信号の位相と前記第１５の位相信号の位相とに応じた位相の第２２の位相信号を生成する第１１のインターポレータと、
　前記第１６の位相信号の位相と前記第１７の位相信号の位相とに応じた位相の第２３の位相信号を生成する第１２のインターポレータと、
　前記第１８の位相信号の位相と前記第１９の位相信号の位相とに応じた位相の第２４の位相信号を生成する第１３のインターポレータと、
　前記第２０の位相信号の位相と前記第２１の位相信号の位相とに応じた位相の第２５の位相信号を生成する第１４のインターポレータと、
　第１６の選択信号に基づいて、前記第２２の位相信号と前記第２３の位相信号とのいずれか一方を選択する第３の二選択回路と、
　第１６の選択信号に基づいて、前記第２２の位相信号及び前記第２３の位相信号から、前記第３の二選択回路が選択した位相信号を選択する第４の二選択回路と、
　第１７の選択信号に基づいて、前記第２４の位相信号と前記第２５の位相信号とのいずれか一方を選択する第５の二選択回路と、
　第１７の選択信号に基づいて、前記第２４の位相信号及び前記第２５の位相信号から、前記第５の二選択回路が選択した位相信号を選択する第６の二選択回路と、
　前記第３の二選択回路が選択した位相信号の位相と、前記第４の二選択回路が選択した位相信号の位相とに応じた位相の前記第１の位相信号を生成する第１５のインターポレータと、
　前記第２２の位相信号の位相と前記第２３の位相信号の位相とに応じた位相の前記第２の位相信号を生成する第１６のインターポレータと、
　前記第５の二選択回路が選択した位相信号の位相と、前記第６の二選択回路が選択した位相信号の位相とに応じた位相の前記第３の位相信号を生成する第１７のインターポレータと、
　前記第２４の位相信号の位相と前記第２５の位相信号の位相とに応じた位相の前記第４の位相信号を生成する第１８のインターポレータと、を有する、（１）乃至（１４）のいずれか一項に記載の半導体回路。
　（１７）第６のビット列信号からなる前記第１２の選択信号と、第７のビット列信号からなる前記第１３の選択信号と、第８のビット列信号からなる前記第１４の選択信号と、第９のビット列信号からなる前記第１５の選択信号とを出力する第２の制御回路を備え、　前記第２の制御回路は、前記第６のビット列信号及び前記第７のビット列信号中の一部のビット値を交互に変化させることで、前記第１の選択回路及び前記第２の選択回路で選択される信号の位相を最小位相ずつ交互に変化させるとともに、前記第８のビット列信号及び前記第９のビット列信号中の一部のビット値を交互に変化させることで、前記第３の選択回路及び前記第４の選択回路で選択される信号の位相を最小位相ずつ交互に変化させる、（１６）に記載の半導体回路。
　（１８）前記第１６の選択信号は、第１０のビット列信号であり、
　前記第１７の選択信号は、第１１のビット列信号であり、
　前記第２の制御回路は、前記第１０のビット列信号及び前記第１１のビット列信号中の一部のビット値を交互に変化させることで、前記第１の位相信号、前記第２の位相信号、前記第３の位相信号、及び前記第４の位相信号の位相を最小位相ずつシフトさせる、（１７）に記載の半導体回路。
　（１９）前記セレクタ、前記第１のインターポレータ、及び前記第２のインターポレータを構成する回路が配置されたスタンダードセルを備える、（１）乃至（１８）のいずれか一項に記載の半導体回路。
　（２０）位相差制御回路と、
　位相差検出回路と、を備える電子機器であって、
　前記位相差制御回路は、
　それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、
　前記第１の位相信号の位相と前記第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、
　前記第３の位相信号の位相と前記第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を有し、
　前記位相差検出回路は、前記第５の位相信号を基準位相信号として、前記第６の位相信号との位相差を検出する、電子機器。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　半導体回路、２　セレクタ、３　フェーズインターポレータ、３ａ　第１のインターポレータ、３ｂ　第２のインターポレータ、４　クロックトインバータ、５　セレクタ、６　第１の二選択回路、７　第２の二選択回路、８　Ｎ分周回路、９　フリップフロップ、１０　電子機器、１１　ＰＬＬ回路、１２　多相クロック生成回路、１３　制御回路、１４　システム回路、１５　対象物、１６　インバータ、２１　第１の選択回路、２２　第２の選択回路、２３　第３の選択回路、２４　第４の選択回路、２５　第１の同期化回路、２６　第２の同期化回路、２７　第３の同期化回路、２８　第４の同期化回路、３１　第３のインターポレータ、３２　第４のインターポレータ、３３　インバータ、３４　インバータ、３５　セットリセット回路、３６　インバータ、３７　インバータ、３８、３９　ＮＡＮＤゲート、４０　バッファ、４１　ＯＲゲート、４２、４３　バッファ、４４　インバータ、４５　第１のトランジスタ群、４６　第２のトランジスタ群、４７、４８　ＡＮＤゲート、５１　第５のインターポレータ、５２　第６のインターポレータ、５３　第７のインターポレータ、５４　第８のインターポレータ、５５　第９のインターポレータ、５６　第１０のインターポレータ、６１　第１の同期化回路、６２　第２の同期化回路、６３　第３の同期化回路、６４　第４の同期化回路、６５　第５の同期化回路、６６　第６の同期化回路、６７　第７の同期化回路、６８　第８の同期化回路、６９　第１１のインターポレータ、７０　第１２のインターポレータ、７１　第１３のインターポレータ、７２　第１４のインターポレータ、７３　第３の二選択回路、７４　第４の二選択回路、７５　第５の二選択回路、７６　第６の二選択回路、７７　第１５のインターポレータ、７８　第１６のインターポレータ、７９　第１７のインターポレータ、８０　第１８のインターポレータ、８１　第７の二選択回路、８２　第８の二選択回路、８３　第９の二選択回路、８４　第１０の二選択回路、８５、８６　インバータ、８９　セットリセット回路、９０、９１　インバータ、９２、９３　ＮＡＮＤゲート、９４　バッファ、９５　ＯＲゲート、９６、９７　バッファ、９８　インバータ、９９、１００　ＡＮＤゲート、１０１、１０２　ＯＲゲート、１０３　ＡＮＤゲート、１０４、１０５　バッファ、１０６　ダミー回路、１１１　投光部、１１２　受光部、１１３　位相差検出回路、１２１　第４の多相クロック生成回路、１２２　第２の多相クロック生成回路、１２３　第３の多相クロック生成回路、１２４　第４の多相クロック生成回路、１２５　二選択回路、１２６　インターポレータ、１２７　位相選択回路、１２８　第１の微調インターポレータ、１２９　第２の微調インターポレータ（微調ＰＩ）

Claims (20)

  1. 　それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、
    　前記第１の位相信号の位相と前記第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、
    　前記第３の位相信号の位相と前記第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を備える、半導体回路。
  2. 　前記第１のインターポレータと前記第２のインターポレータとは、同一の回路構成を有する、請求項１に記載の半導体回路。
  3. 　前記第５の位相信号を基準位相信号として、前記第６の位相信号との位相差を検出する位相差検出回路を備える、請求項１に記載の半導体回路。
  4. 　前記第１の位相信号と前記第２の位相信号とは、最小位相量の位相のずれを持ち、
    　前記第３の位相信号と前記第４の位相信号とは、最小位相量の位相のずれを持つ、請求項１に記載の半導体回路。
  5. 　入力クロック信号を分周した分周クロック信号の位相をシフトさせることにより、前記多相信号を生成する多相クロック生成回路を備え、
    　前記セレクタは、前記入力クロック信号の１周期又は半周期分の位相が互いにずれた前記第１の位相信号及び前記第２の位相信号と、前記入力クロック信号の１周期又は半周期分の位相が互いにずれた前記第３の位相信号及び前記第４の位相信号とを出力する、請求項４に記載の半導体回路。
  6. 　前記第１のインターポレータ及び前記第２のインターポレータのそれぞれは、
    　それぞれ位相が異なる２つの位相信号の位相に応じた位相の第７の位相信号を出力する第３のインターポレータと、
    　前記２つの位相信号の論理を反転させた２つの逆位相信号の位相に応じた位相の第８の位相信号を出力する第４のインターポレータと、
    　前記第７の位相信号が所定の論理のときに第１論理になり、かつ前記第８の位相信号が前記所定の論理のときに第２論理になる第９の位相信号を出力するセットリセット回路と、を有し、
    　前記２つの位相信号は、前記第１のインターポレータでは前記第１の位相信号及び前記第２の位相信号であり、前記第２のインターポレータでは前記第３の位相信号及び前記第４の位相信号であり、
    　前記第９の位相信号は、前記第１のインターポレータでは前記第５の位相信号であり、前記第２のインターポレータでは前記第６の位相信号である、請求項１に記載の半導体回路。
  7. 　前記第１のインターポレータは、第３の選択信号に応じた位相の前記第５の位相信号を出力し、
    　前記第２のインターポレータは、第４の選択信号に応じた位相の前記第６の位相信号を出力する、請求項１に記載の半導体回路。
  8. 　前記第１のインターポレータは、前記前記第３の選択信号で選択可能な位相のうち、最も早い位相の前記第５の位相信号を出力する、請求項７に記載の半導体回路。
  9. 　前記第１のインターポレータ及び前記第２のインターポレータのそれぞれは、
    　それぞれ位相が異なる２つの位相信号から、前記第３の選択信号に応じた位相の第７の位相信号を生成する第３のインターポレータと、
    　前記２つの位相信号の論理を反転させた２つの逆位相信号から、前記第４の選択信号に応じた位相の第８の位相信号を生成する第４のインターポレータと、
    　前記第７の位相信号が所定の論理のときに論理が反転し、かつ前記第８の位相信号が前記所定の論理のときに論理が反転する第９の位相信号を出力するセットリセット回路と、を有し、
    　前記２つの位相信号は、前記第１のインターポレータでは前記第１の位相信号及び前記第２の位相信号であり、前記第２のインターポレータでは前記第３の位相信号及び前記第４の位相信号であり、
    　前記第９の位相信号は、前記第１のインターポレータでは前記第５の位相信号であり、前記第２のインターポレータでは前記第６の位相信号である、請求項７に記載の半導体回路。
  10. 　第５の選択信号に基づいて、前記第５の位相信号及び前記第６の位相信号の一方を選択する第１の二選択回路と、
    　前記第５の選択信号に基づいて、前記第１の二選択回路が選択しなかった前記第５の位相信号及び前記第６の位相信号の他方を選択する第２の二選択回路と、を有する、請求項１に記載の半導体回路。
  11. 　前記第１のインターポレータは、
    　前記第１の位相信号と前記第２の位相信号とから、第６の選択信号に応じた位相の第１０の位相信号を生成する第５のインターポレータと、
    　前記第１の位相信号と前記第２の位相信号とから、第７の選択信号に応じた位相の第１１の位相信号を生成する第６のインターポレータと、
    　前記第１０の位相信号と前記第１１の位相信号とから、第８の選択信号に応じた位相の前記第５の位相信号を生成する第７のインターポレータを、を有し、
    　前記第２のインターポレータは、
    　前記第３の位相信号と前記第４の位相信号とから、第９の選択信号に応じた位相の第１２の位相信号を生成する第８のインターポレータと、
    　前記第３の位相信号と前記第４の位相信号とから、第１０の選択信号に応じた位相の第１３の位相信号を生成する第９のインターポレータと、
    　前記第１２の位相信号と前記第１３の位相信号とから、第１１の選択信号に応じた位相の前記第６の位相信号を生成する第１０のインターポレータと、を有する、請求項１に記載の半導体回路。
  12. 　第１のビット列信号からなる前記第６の選択信号と、第２のビット列信号からなる前記第７の選択信号と、第３のビット列信号からなる前記第９の選択信号と、第４のビット列信号からなる前記第１０の選択信号とを出力する第１の制御回路を備え、
    　前記第１の制御回路は、前記第１のビット列信号及び前記第２のビット列信号中の一部のビット値を交互に変化させることで、前記第１０の位相信号及び前記第１１の位相信号の位相を最小位相ずつシフトさせるとともに、前記第３のビット列信号及び前記第４のビット列信号中の一部のビット値を交互に変化させることで、前記第１２の位相信号及び前記第１３の位相信号の位相を最小位相ずつシフトさせる、請求項１１に記載の半導体回路。
  13. 　前記第１の制御回路は、前記第１のビット列信号及び前記第２のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、前記第１０の位相信号及び前記第１１の位相信号の位相を最小位相ずつシフトさせるとともに、前記第３のビット列信号及び前記第４のビット列信号中の一部のビット値を下位ビット側から上位ビット側に向けて交互に変化させた後に、上位ビット側から下位ビット側に向けて交互に変化させることで、前記第１２の位相信号及び前記第１３の位相信号の位相を最小位相ずつシフトさせる、請求項１２に記載の半導体回路。
  14. 　前記第８の選択信号は、第４のビット列信号であり、
    　前記第１１の選択信号は、第５のビット列信号であり、
    　前記第１の制御回路は、前記第４のビット列信号中の一部のビット値を順に変化させることで、前記第５の位相信号の位相を最小位相ずつシフトさせるとともに、前記第５のビット列信号中の一部のビット値を順に変化させることで、前記第６の位相信号の位相を最小位相ずつシフトさせる、請求項１２に記載の半導体回路。
  15. 　前記第１の選択信号は、第１２の選択信号及び第１３の選択信号を含み、
    　前記第２の選択信号は、第１４の選択信号及び第１５の選択信号を含み、
    　前記セレクタは、
    　前記第１２の選択信号に基づいて、前記多相信号から一つの信号を選択する第１の選択回路と、
    　前記第１３の選択信号に基づいて、前記多相信号から一つの信号を選択する第２の選択回路と、
    　前記第１４の選択信号に基づいて、前記多相信号から一つの信号を選択する第３の選択回路と、
    　前記第１５の選択信号に基づいて、前記多相信号から一つの信号を選択する第４の選択回路と、
    　前記第１の選択回路で選択された信号を入力クロック信号に同期化させた前記第１の位相信号を生成する第１の同期化回路と、
    　前記第２の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第２の位相信号を生成する第２の同期化回路と、
    　前記第３の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第３の位相信号を生成する第３の同期化回路と、
    　前記第４の選択回路で選択された信号を前記入力クロック信号に同期化させた前記第４の位相信号を生成する第４の同期化回路と、を有する、請求項１に記載の半導体回路。
  16. 　前記第１の選択信号は、第１２の選択信号及び第１３の選択信号を含み、
    　前記第２の選択信号は、第１４の選択信号及び第１５の選択信号を含み、
    　前記セレクタは、
    　前記第１２の選択信号に基づいて、前記多相信号から一つの信号を選択する第１の選択回路と、
    　前記第１３の選択信号に基づいて、前記多相信号から一つの信号を選択する第２の選択回路と、
    　前記第１４の選択信号に基づいて、前記多相信号から一つの信号を選択する第３の選択回路と、
    　前記第１５の選択信号に基づいて、前記多相信号から一つの信号を選択する第４の選択回路と、
    　前記第１の選択回路で選択された信号を入力クロック信号が第１論理から第２論理に遷移するタイミングで同期化させた第１４の位相信号を生成する第１の同期化回路と、
    　前記第１４の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１５の位相信号を生成する第２の同期化回路と、
    　前記第２の選択回路で選択された信号を前記入力クロック信号が前記第１論理から前記第２論理に遷移するタイミングで同期化させた第１６の位相信号を生成する第３の同期化回路と、
    　前記第１６の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１７の位相信号を生成する第４の同期化回路と、
    　前記第３の選択回路で選択された信号を前記入力クロック信号が第１論理から第２論理に遷移するタイミングで同期化させた第１８の位相信号を生成する第５の同期化回路と、　前記第１８の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第１９の位相信号を生成する第６の同期化回路と、
    　前記第４の選択回路で選択された信号を前記入力クロック信号が前記第１論理から前記第２論理に遷移するタイミングで同期化させた第２０の位相信号を生成する第７の同期化回路と、
    　前記第２０の位相信号を前記入力クロック信号が前記第２論理から前記第１論理に遷移するタイミングで同期化させた第２１の位相信号を生成する第８の同期化回路と、
    　前記第１４の位相信号の位相と前記第１５の位相信号の位相とに応じた位相の第２２の位相信号を生成する第１１のインターポレータと、
    　前記第１６の位相信号の位相と前記第１７の位相信号の位相とに応じた位相の第２３の位相信号を生成する第１２のインターポレータと、
    　前記第１８の位相信号の位相と前記第１９の位相信号の位相とに応じた位相の第２４の位相信号を生成する第１３のインターポレータと、
    　前記第２０の位相信号の位相と前記第２１の位相信号の位相とに応じた位相の第２５の位相信号を生成する第１４のインターポレータと、
    　第１６の選択信号に基づいて、前記第２２の位相信号と前記第２３の位相信号とのいずれか一方を選択する第３の二選択回路と、
    　第１６の選択信号に基づいて、前記第２２の位相信号及び前記第２３の位相信号から、前記第３の二選択回路が選択した位相信号を選択する第４の二選択回路と、
    　第１７の選択信号に基づいて、前記第２４の位相信号と前記第２５の位相信号とのいずれか一方を選択する第５の二選択回路と、
    　第１７の選択信号に基づいて、前記第２４の位相信号及び前記第２５の位相信号から、前記第５の二選択回路が選択した位相信号を選択する第６の二選択回路と、
    　前記第３の二選択回路が選択した位相信号の位相と、前記第４の二選択回路が選択した位相信号の位相とに応じた位相の前記第１の位相信号を生成する第１５のインターポレータと、
    　前記第２２の位相信号の位相と前記第２３の位相信号の位相とに応じた位相の前記第２の位相信号を生成する第１６のインターポレータと、
    　前記第５の二選択回路が選択した位相信号の位相と、前記第６の二選択回路が選択した位相信号の位相とに応じた位相の前記第３の位相信号を生成する第１７のインターポレータと、
    　前記第２４の位相信号の位相と前記第２５の位相信号の位相とに応じた位相の前記第４の位相信号を生成する第１８のインターポレータと、を有する、請求項１に記載の半導体回路。
  17. 　第６のビット列信号からなる前記第１２の選択信号と、第７のビット列信号からなる前記第１３の選択信号と、第８のビット列信号からなる前記第１４の選択信号と、第９のビット列信号からなる前記第１５の選択信号とを出力する第２の制御回路を備え、
    　前記第２の制御回路は、前記第６のビット列信号及び前記第７のビット列信号中の一部のビット値を交互に変化させることで、前記第１の選択回路及び前記第２の選択回路で選択される信号の位相を最小位相ずつ交互に変化させるとともに、前記第８のビット列信号及び前記第９のビット列信号中の一部のビット値を交互に変化させることで、前記第３の選択回路及び前記第４の選択回路で選択される信号の位相を最小位相ずつ交互に変化させる、請求項１６に記載の半導体回路。
  18. 　前記第１６の選択信号は、第１０のビット列信号であり、
    　前記第１７の選択信号は、第１１のビット列信号であり、
    　前記第２の制御回路は、前記第１０のビット列信号及び前記第１１のビット列信号中の一部のビット値を交互に変化させることで、前記第１の位相信号、前記第２の位相信号、前記第３の位相信号、及び前記第４の位相信号の位相を最小位相ずつシフトさせる、請求項１７に記載の半導体回路。
  19. 　前記セレクタ、前記第１のインターポレータ、及び前記第２のインターポレータを構成する回路が配置されたスタンダードセルを備える、請求項１に記載の半導体回路。
  20. 　位相差制御回路と、
    　位相差検出回路と、を備える電子機器であって、
    　前記位相差制御回路は、
    　それぞれ位相が異なる多相信号の中から、第１の選択信号に基づいて互いに位相が異なる第１の位相信号及び第２の位相信号を出力するとともに、第２の選択信号に基づいて互いに位相が異なる第３の位相信号及び第４の位相信号を出力するセレクタと、
    　前記第１の位相信号の位相と前記第２の位相信号の位相とに応じた位相の第５の位相信号を出力する第１のインターポレータと、
    　前記第３の位相信号の位相と前記第４の位相信号の位相とに応じた位相の第６の位相信号を出力する第２のインターポレータと、を有し、
    　前記位相差検出回路は、前記第５の位相信号を基準位相信号として、前記第６の位相信号との位相差を検出する、電子機器。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001056723A (ja) * 1999-08-19 2001-02-27 Fujitsu Ltd 半導体集積回路
JP2001273048A (ja) * 2000-03-24 2001-10-05 Nec Corp クロック制御回路及びクロック制御方法
JP2002353808A (ja) * 2001-05-24 2002-12-06 Nec Corp クロック制御回路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001056723A (ja) * 1999-08-19 2001-02-27 Fujitsu Ltd 半導体集積回路
JP2001273048A (ja) * 2000-03-24 2001-10-05 Nec Corp クロック制御回路及びクロック制御方法
JP2002353808A (ja) * 2001-05-24 2002-12-06 Nec Corp クロック制御回路

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