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WO2022183653A1 - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

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Publication number
WO2022183653A1
WO2022183653A1 PCT/CN2021/105153 CN2021105153W WO2022183653A1 WO 2022183653 A1 WO2022183653 A1 WO 2022183653A1 CN 2021105153 W CN2021105153 W CN 2021105153W WO 2022183653 A1 WO2022183653 A1 WO 2022183653A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
bit line
material layer
forming
trench
Prior art date
Application number
PCT/CN2021/105153
Other languages
English (en)
French (fr)
Inventor
于业笑
刘忠明
方嘉
陈龙阳
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to EP21928731.5A priority Critical patent/EP4287256A4/en
Priority to US17/470,863 priority patent/US12193209B2/en
Publication of WO2022183653A1 publication Critical patent/WO2022183653A1/zh

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Definitions

  • the present application relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a fabrication method thereof.
  • DRAM dynamic random access memory
  • a semiconductor structure and a method of fabricating the same are provided.
  • a method of fabricating a semiconductor structure comprising:
  • first trench structure forming a first trench structure on the substrate, the first trench structure passing through the active region and the isolation region;
  • bit line contact structure in the first trench structure, the upper surface of the bit line contact structure is lower than the upper surface of the substrate;
  • bit line structure on the bit line contact structure, the bit line contact structure and the bit line structure fill the first trench structure, and the bit line structure is at least partially located in the first trench within the structure;
  • bit line protection structure covers at least the upper surface of the bit line structure, and has a second trench structure between adjacent bit line protection structures;
  • the capacitive contact structure includes a first capacitive contact structure and a second capacitive contact structure; wherein the first capacitive contact structure is located in the second trench structure, and the second capacitive contact structure covers The first capacitor contacts the upper surface and part of the sidewall of the structure.
  • a semiconductor structure comprising:
  • Substrate including active regions and isolation regions
  • a first trench structure located in the substrate and passing through the active region and the isolation region;
  • bit line contact structure located in the first trench structure, and the upper surface of which is lower than the upper surface of the substrate;
  • bit line structure located on the bit line contact structure, and the bit line structure is at least partially located in the first trench structure, and the bit line structure and the bit line contact structure fill the first trench slot structure;
  • bit line protection structure located on the bit line structure, the bit line protection structure at least covers the surface of the bit line structure, and a second trench structure is arranged between adjacent bit line protection structures;
  • a capacitive contact structure includes a first capacitive contact structure and a second capacitive contact structure; wherein the first capacitive contact structure is located in the second trench structure, and the second capacitive contact structure covers the first capacitive contact The upper surface and part of the sidewall of the structure.
  • FIG. 1 is a flowchart of a method for fabricating a semiconductor structure provided in an embodiment
  • 2-22 are cross-sectional or top-view structural diagrams of the structure obtained during the fabrication of the semiconductor structure provided in one embodiment
  • FIG. 23 is a schematic diagram of a semiconductor structure provided in an embodiment.
  • Spatial relational terms such as “under”, “below”, “below”, “under”, “above”, “above”, etc., in This may be used to describe the relationship of one element or feature to other elements or features shown in the figures. It should be understood that in addition to the orientation shown in the figures, the spatially relative terms encompass different orientations of the device in use and operation. For example, if the device in the figures is turned over, elements or features described as “below” or “beneath” or “beneath” other elements or features would then be oriented “above” the other elements or features. Thus, the exemplary terms “below” and “under” can encompass both an orientation of above and below. In addition, the device may also be otherwise oriented (eg, rotated 90 degrees or at other orientations) and the spatial descriptors used herein interpreted accordingly.
  • Embodiments of the invention are described herein with reference to cross-sectional illustrations that are schematic illustrations of idealized embodiments (and intermediate structures) of the invention, such that variations in the shapes shown may be contemplated due, for example, to manufacturing techniques and/or tolerances. Accordingly, embodiments of the present invention should not be limited to the particular shapes of the regions shown herein, but include shape deviations due, for example, to manufacturing techniques.
  • a method for fabricating a semiconductor structure including the following steps:
  • step S100 a substrate 100 is provided, and the substrate includes an active region 110 and an isolation region 120, please refer to FIG. 3;
  • step S200 a first trench structure 100a is formed on the substrate 100, and the first trench structure 100a penetrates the active region 110 and the isolation region 120, please refer to FIG. 5;
  • Step S500 forming a bit line contact structure 200 in the first trench structure 100a, the upper surface of the bit line contact structure 200 is lower than the upper surface of the substrate 100, please refer to FIG. 9;
  • Step S600 forming a bit line structure 300 on the bit line contact structure 200, the bit line contact structure 200 and the bit line structure 300 fill the first trench structure 100a, and the bit line structure 300 is at least partially located in the first trench structure 100a , see Figure 11;
  • bit line protection structure 400 is formed on the bit line structure 300 , the bit line protection structure 400 covers at least the upper surface of the bit line structure 300 , and a second trench structure 400 a is arranged between adjacent bit line protection structures 300 . See Figure 14;
  • Step S800 forming a capacitive contact structure 500, the capacitive contact structure 500 includes a first capacitive contact structure 510 and a second capacitive contact structure 520; wherein, the first capacitive contact structure 510 is located in the second trench structure 400a, and the second capacitive contact structure 520 covers the upper surface and part of the sidewalls of the first capacitive contact structure 510 , please refer to FIG. 23 .
  • the substrate 100 includes an active region 110 and an isolation region 120 .
  • the specific formation process of the substrate 100 may be as follows: First, several shallow trench structures 101a are formed in a semiconductor substrate 101 (eg, a silicon wafer, etc.), please refer to FIG. 2 . Then, the shallow trench structure is filled with an insulating medium (eg, silicon oxide, etc.), so as to form a shallow trench isolation structure first. The area where the shallow trench isolation structure is located is the isolation region 120 ; meanwhile, the shallow trench isolation structure isolates a plurality of spaced active regions 110 from the semiconductor substrate, please refer to FIG. 3 .
  • a semiconductor substrate 101 eg, a silicon wafer, etc.
  • an insulating medium eg, silicon oxide, etc.
  • step S200 the first trench structure 100 a is used to form the bit line structure 300 .
  • the same first trench structure 100a penetrates through the active region 110 and the isolation region 120, so that the bit line structure formed in the same first trench structure 100a is electrically connected to the source or drain of each memory cell in the same row.
  • FIG. 5 is a schematic cross-sectional structure diagram of the first trench structure 100 a formed on the substrate 100 .
  • step S500 the bit line contact structure 200 can effectively adjust the electrical properties of the finally formed device, thereby improving the yield of the device.
  • the material of the bit line contact structure 200 may be heavily doped polysilicon or the like, and the dopant ions in the polysilicon may be phosphorus, boron and the like.
  • the electrical properties of the final-formed device can be adjusted by adjusting the ion concentration of the dopant in the polysilicon to meet the application requirements.
  • step S600 all or part of the bit line structure 300 is located in the first trench structure 100a. That is, the bit line structure 300 is at least partially buried in the substrate 100 .
  • the material of the bit line structure 300 may include metal tungsten (W) or the like.
  • bit line protection structure 400 is provided corresponding to the bit line structure 300 and the bit line contact structure 200 .
  • a corresponding set of bit line protection structures 400 , bit line structures 300 and bit line contact structures 200 together form a bit line.
  • the bit line protection structure 400 can effectively isolate and protect the corresponding bit line structure 300 .
  • the bit line protection structures 400 are spaced apart, and a second trench structure 400 a is provided between adjacent bit line protection structures 400 .
  • the second trench structure 400a is used for the subsequent formation of the capacitor contact structure 500 .
  • the first capacitive contact structure 510 can effectively reduce the contact resistance between the active region 110 and the second capacitive contact structure 520 .
  • the second capacitive contact structure 520 is used for electrical connection with the capacitive structure.
  • the material of the first capacitive contact structure 510 may be heavily doped polysilicon or the like.
  • the material of the second capacitive contact structure 520 may be metal tungsten (W) or the like.
  • the bit line structure 300 is at least partially buried in the substrate 100 , so that the height of the bit line outside the first trench structure 100 a is reduced, thereby effectively improving the overall structural stability of the bit line.
  • the second trench structures 400 a between the bit lines outside the first trench structures 100 a are used to fill the first capacitive contact structures 510 . If its height is too high, filling voids are likely to be formed in the process of filling the first capacitive contact structure 510 , thereby affecting the resistance of the capacitive contact structure.
  • bit line structure 300 is buried in the substrate 100 , so that the height of the bit line outside the first trench structure 100 a is reduced, and further, the depth of the trench in the second trench structure 400 a is reduced. lower, thereby lowering the height of the first capacitive contact structure 510 filled in the second trench structure 400a.
  • the present embodiment can also effectively prevent filling voids from being formed in the process of filling the first capacitive contact structure 510 , thereby improving the filling quality of the first capacitive contact structure 510 , thereby effectively reducing the resistance of the first capacitive contact structure 510 .
  • the second capacitive contact structure 520 of the capacitive contact structure 500 covers the upper surface and part of the sidewall of the first capacitive contact structure 510, thereby effectively increasing the contact area of the two, thereby facilitating the realization of the capacitance Charge transfer between the structure and the source or drain of the active region.
  • step S200 includes:
  • Step S210 forming the stress buffer material layer 601 , the etching barrier material layer 701 and the first mask material layer 801 in sequence on the substrate 100 , please refer to FIG. 4 ;
  • Step S220 patterning the first mask material layer 801 to form the first mask layer 800, please refer to FIG. 5;
  • step S230 using the first mask layer 800 as a mask, part of the etch stop material layer 701 , part of the stress buffer material layer 601 and part of the substrate 100 are etched, please refer to FIG. 5 .
  • the material of the stress buffer material layer 601 may be, but not limited to, silicon oxide or the like.
  • the material of the etch stop material layer 701 may be, but not limited to, silicon nitride or the like.
  • the first mask material layer 801 may include one film layer, or may include multiple film layers. As an example, the first mask material layer 801 may include a polysilicon material layer and a silicon oxide material layer, etc., which are sequentially formed on the etch stop material layer 701 .
  • the first mask material layer 801 may be exposed, developed, and etched through a photolithography process, thereby forming the first mask layer 800 .
  • step S230 using the first mask layer 800 as a mask, appropriate etching gases are selected respectively, so that the etching barrier material layer 701 , the stress buffer material layer 601 and the substrate 100 are sequentially etched.
  • the remaining etch stop material layer 701 constitutes the etch stop layer 700
  • the remaining stress buffer material layer 601 constitutes the stress buffer layer 600 .
  • a first trench structure 100a is formed.
  • step S200 and before step S500 it further includes:
  • Step S300 referring to FIG. 6, removing the first mask layer 800;
  • step S400 referring to FIG. 7, a first sidewall protection layer 900 is formed, and the first sidewall protection layer 900 covers the sidewalls of the first trench structure 100a.
  • step S300 after removing the first mask layer 800, the etching barrier layer 700 is exposed.
  • step S400 the first sidewall protection layer 900 is used to prevent the subsequently formed bit line structure 300 from penetrating into the shallow trench isolation structure in the isolation region 120 , thereby degrading the device performance.
  • the material of the first sidewall protection layer 900 may be titanium nitride.
  • the first sidewall protection layer 900 is formed before the formation of the bit line contact structure 200 .
  • the present application is not limited to this, and the first sidewall protection layer 900 may also be formed after the formation of the bit line contact structure 200 and before the formation of the bit line structure 300 .
  • step S400 includes:
  • Step S410 referring to FIG. 6, forming a first sidewall material layer 901, the first sidewall material layer 901 covering the surface of the etching barrier layer 700, the sidewalls and the bottom of the first trench structure 100a;
  • step S420 referring to FIG. 7 , the first sidewall material layer 901 located on the surface of the etching barrier layer 700 and the first sidewall material layer 901 located at the bottom of the first trench structure 100 a are removed by an etching process.
  • the material of the first sidewall material layer 901 may be titanium nitride or the like.
  • step S420 after the above-mentioned part of the first sidewall material layer 901 is removed by an etching process, the remaining first sidewall material layer 901 is the first sidewall protection layer 900 .
  • step S500 includes:
  • bit line contact material layer 201 is formed, and the bit line contact material layer 201 fills the first trench structure 100a and covers the surface of the etching barrier layer 700;
  • step S520 referring to FIG. 9, the bit line contact material layer 201 located on the surface of the etching barrier layer 700 and a part of the bit line contact material layer 201 located in the first trench structure 100a are removed by an etching process.
  • step S520 after the etching process removes part of the bit line contact material layer 201 , the remaining bit line contact material layer 201 constitutes the bit line contact structure 200 .
  • step S600 includes:
  • Step S610 referring to FIG. 10, forming a metal barrier material layer 311, the metal barrier material layer 311 covering the surface of the bit line contact structure 200 and the etching barrier layer 700;
  • Step S620 referring to FIG. 10, forming a first metal conductive material layer 321, the first metal conductive material layer 321 covering the surface of the metal barrier material layer 311;
  • Step S630 referring to FIG. 11, remove the metal barrier material layer 311 and the first metal conductive material layer 321 above the etching barrier layer 700, the remaining metal barrier material layer 311 constitutes the metal barrier layer 310, and the remaining first metal conductive material The material layer 321 constitutes the first metal conductive layer 320;
  • the metal barrier layer 310 and the first metal conductive layer 320 constitute the bit line structure 300 .
  • the metal barrier material layer 311 is used to prevent the subsequently formed metal barrier material layer 311 from penetrating into the bit line contact structure 200 , thereby causing the device performance to be degraded.
  • the material of the metal barrier material layer 311 may be titanium nitride.
  • the material of the first metal conductive material layer 321 may be a material with good electrical conductivity such as metal tungsten.
  • step S630 part of the metal barrier material layer 311 and part of the first metal conductive material layer 321 may be removed by an etching process.
  • step S630 may include:
  • etching barrier layer 700 Using the etching barrier layer 700 as a stop layer, a chemical mechanical masking process is used to remove the metal barrier material layer 311 and the first metal conductive material layer 321 above the etching barrier layer.
  • step S700 includes:
  • Step S710 referring to FIG. 13, forming a first dielectric layer 410, the first dielectric layer 410 covering the upper surface of the bit line structure 300;
  • Step S720 referring to FIG. 14, forming a first insulating layer 420, the first insulating layer 420 covering the surface of the first dielectric layer 410;
  • Step S730 referring to FIG. 14, forming a second insulating layer 430, the second insulating layer 430 covering the surface of the first insulating layer 420;
  • Step S740 referring to FIG. 14, forming a third insulating layer 440, the third insulating layer 440 covering the surface of the second insulating layer 430;
  • the first dielectric layer 410 , the first insulating layer 420 , the second insulating layer 430 and the third insulating layer 440 constitute the bit line protection structure 400 .
  • step S710 may include:
  • Step S711 referring to FIG. 12, forming a first dielectric material layer 411, the first dielectric material layer 411 covering the etching barrier layer 700 and the bit line structure 300;
  • step S712 referring to FIG. 13 , an etching process is used to remove the first dielectric material layer 411 and the etching barrier layer 700 above the etching barrier layer 700 , and the remaining first dielectric material layer 411 constitutes the first dielectric layer 410 .
  • the materials of the first dielectric material layer 411 and the etch stop layer 700 may both be silicon nitride, which may be removed in the same process.
  • the second mask material layer 1001 may be formed on the first dielectric material layer 411 first, please refer to FIG. 12 .
  • the second mask material layer 1001 may specifically include one film layer, or may include multiple film layers. Then, through a photolithography process, the second mask material layer 1001 is patterned to form a second mask layer. Then, the first dielectric material layer 411 and the etching barrier layer 700 above the etch barrier layer 700 are removed by etching based on the second mask layer.
  • the material of the first insulating layer 420 may be the same as the material of the first dielectric layer 410, and both may be silicon nitride.
  • the material of the second insulating layer 430 may be silicon oxide.
  • the material of the third insulating layer 440 may be silicon nitride.
  • step S800 the step of forming the first capacitive contact structure 510 includes:
  • Step S810 referring to FIG. 17 , a first polysilicon layer 511 is formed, the first polysilicon layer 511 is located in the second trench structure 400 a and the upper surface of the first polysilicon layer 511 is lower than the bit line protection structure 400 the upper surface of the;
  • step S820 referring to FIG. 17, a first sacrificial layer 513 is formed, and the first sacrificial layer 513 covers the upper surface and part of the sidewalls of the bit line protection structure 400;
  • a second polysilicon layer 512 is formed.
  • the second polysilicon layer 512, the first polysilicon layer 511 and the first sacrificial layer 513 are filled with the second trench structure 400a and the second polysilicon layer 512 is filled.
  • the upper surface of the crystalline silicon layer 512 is flush with the upper surface of the first sacrificial layer 513;
  • step S840 referring to FIG. 20, the first sacrificial layer 513 is removed to form the third trench structure 510a;
  • the first polysilicon layer 511 and the second polysilicon layer 512 constitute the first capacitive contact structure 510 .
  • the capacitor contact structure 500 is used for electrically connecting the active region 110 and the capacitor structure. Therefore, before the first capacitive contact structure 510 is formed, part of the stress buffer layer 600 should be removed, please refer to FIG. 14 and FIG. 15 .
  • a first polysilicon material layer 5111 may be formed first, and the upper surface of the second polysilicon material layer 5111 is higher than the upper surface of the bit line protection structure 400 . Then, the first polysilicon material layer 5111 is etched back, and the remaining first polysilicon material layer 5111 constitutes the first polysilicon layer 511 , please refer to FIG. 17 .
  • the material of the first sacrificial layer 513 may be titanium nitride, and the material of the third insulating layer 440 may be silicon nitride.
  • a second polysilicon material layer 5121 may be formed first, and the upper surface of the second polysilicon material layer 513 is higher than that of the first sacrificial layer 513 surface, see Figure 18. Then, using the third insulating layer 440 as a stop layer, a chemical mechanical mask process is used to remove the second polysilicon material layer above the third insulating layer 440, and the remaining second polysilicon material layer constitutes a second polysilicon layer 512, see Figure 19.
  • the first sacrificial layer 513 is formed after the first polysilicon 511 is formed and before the second polysilicon 512 is formed, and is removed after the second polysilicon 512 is formed, thereby effectively exposing the first sacrificial layer 513 .
  • a capacitor contacts the sidewall of the structure 510 .
  • the second capacitive contact structure 520 formed subsequently can be in contact with the upper surface and the sidewall of the first capacitive contact structure 510 at the same time, thereby increasing the contact area and reducing the contact resistance.
  • step S800 the step of forming the second capacitive contact structure 520 includes:
  • Step S850 referring to FIG. 21, forming a second metal conductive material layer 521, the second metal conductive material layer 521 covering the first capacitor contact structure 510 and the upper surface of the bit line protection structure 400 and filling the third trench structure 510a;
  • Step S860 please refer to FIG. 23, remove part of the second metal conductive material layer 521 to form the fourth trench structure 520a;
  • the remaining second metal conductive material layer 521 constitutes the second capacitive contact structure 510 , and the second capacitive contact structure 520 and the fourth trench structure 520 a are spaced apart and correspond one-to-one.
  • a third mask material layer 1011 may be formed on the second metal conductive material layer 521 , please refer to FIG. 22 .
  • the third mask material layer 1011 may specifically include one film layer, or may include multiple film layers. Then, through a photolithography process, the three mask material layers 1011 are patterned to form a third mask layer. Then, a portion of the second metal conductive material layer 521 is removed by etching based on the second mask layer to form a fourth trench structure 520a and a second capacitive contact structure 520, please refer to FIG. 23 .
  • steps in the flowchart of FIG. 1 are shown in sequence according to the arrows, these steps are not necessarily executed in the sequence shown by the arrows. Unless otherwise expressly stated herein, there is no strict order in the execution of these steps, and these steps may be performed in other orders. Moreover, at least a part of the steps in FIG. 1 may include multiple steps or multiple stages, these steps or stages are not necessarily executed at the same time, but may be executed at different times, and the execution sequence of these steps or stages is also It does not have to be performed sequentially, but may be performed alternately or alternately with other steps or at least a portion of the steps or stages within the other steps.
  • the present invention further provides a semiconductor structure including a substrate 100 , a first trench structure 100 a , a bit line contact structure 200 , a bit line structure 300 , a bit line protection structure 400 and a capacitor contact structure 500 .
  • the substrate 100 includes an active region 110 and an isolation region 120 .
  • the first trench structure 100 a is located in the substrate and penetrates the active region 110 and the isolation region 120 .
  • the bit line contact structure 200 is located in the first trench structure 100 a, and the upper surface thereof is lower than the upper surface of the substrate 100 .
  • the bit line structure 300 is located on the bit line contact structure 200 , and the bit line structure 300 is located at least partially within the first trench structure 100 a and fills the first trench structure 100 a together with the bit line contact structure 200 .
  • the bit line protection structure 400 is located on the bit line structure 300 , at least covering the surface of the bit line structure 300 , and has a second trench structure 400 a between adjacent bit line protection structures 400 .
  • the bit line protection structure 400 is provided corresponding to the bit line structure 300 and the bit line contact structure 200 .
  • a corresponding set of bit line protection structures 400 , bit line structures 300 and bit line contact structures 200 together form a bit line.
  • the capacitive contact structure 500 includes a first capacitive contact structure 510 and a second capacitive contact structure 520 .
  • the first capacitive contact structure 510 is located in the second trench structure 400 a, and the second capacitive contact structure 520 covers the upper surface and part of the sidewall of the first capacitive contact structure 510 .
  • bit line structure 300 is buried in the substrate 100 , so that the height of the bit line outside the first trench structure 100 a is reduced, thereby effectively improving the overall structural stability of the bit line.
  • the second trench structures 400 a between the bit lines outside the first trench structures 100 a are used to fill the first capacitive contact structures 510 . If its height is too high, filling voids are likely to be formed in the process of filling the first capacitive contact structure 510 , thereby affecting the contact resistance.
  • bit line structure 300 is buried in the substrate 100 , so that the height of the bit line outside the first trench structure 100 a is reduced, and further, the depth of the trench in the second trench structure 400 a is reduced. lower, thereby lowering the height of the first capacitive contact structure 510 filled in the second trench structure 400a.
  • the present embodiment can also effectively prevent filling voids from being formed in the process of filling the first capacitive contact structure 510 , thereby improving the filling quality of the first capacitive contact structure 510 , thereby effectively reducing the resistance of the first capacitive contact structure 510 .
  • the second capacitive contact structure 520 of the capacitive contact structure 500 covers the upper surface and part of the sidewall of the first capacitive contact structure 510, thereby effectively increasing the contact area of the two, thereby facilitating the realization of the capacitance Charge transfer between the structure and the source or drain of the active region.
  • the semiconductor structure further includes a first sidewall protection layer 900, and the first sidewall protection layer 900 covers the sidewalls of the first trench structure 100a.
  • the first sidewall protection layer 900 can effectively prevent the bit line structure 300 from penetrating into the shallow trench isolation structure in the isolation region 120 .
  • the bit line protection structure 400 includes a first dielectric layer 410 , a first insulating layer 420 , a second insulating layer 430 and a third insulating layer 440 .
  • the first dielectric layer 410 covers the upper surface of the bit line structure 300 .
  • the first insulating layer 420 covers the surface of the first dielectric layer 410 .
  • the second insulating layer 430 covers the surface of the first insulating layer 420 .
  • the third insulating layer 440 covers the surface of the second insulating layer 430 .
  • the arrangement of the first dielectric layer 410 , the first insulating layer 420 , the second insulating layer 430 and the third insulating layer 440 can effectively isolate and protect the bit line structure 300 .
  • the material of the first insulating layer 420 may be silicon nitride
  • the material of the first insulating layer 420 may be silicon oxide
  • the material of the third insulating layer 440 may be silicon nitride.
  • the first capacitive contact structure 510 includes a first polysilicon layer 511 and a second polysilicon layer 512 .
  • the first polysilicon layer 511 is located in the second trench structure 400 a, and the upper surface of the first polysilicon layer 511 is lower than the upper surface of the bit line protection structure 400 .
  • the second polysilicon layer 512 is located on the first polysilicon layer 511 and is spaced from the bit line protection structure 400 .
  • the second capacitive contact structure 520 covers the upper surface and part of the sidewalls of the second polysilicon layer 512 .
  • the first capacitor contact structure 510 includes a first polysilicon layer 511 and a second polysilicon layer 512 , and the second polysilicon layer 512 is spaced apart from the bit line protection structure 400 , so that the second capacitor contacts
  • the structure 520 may cover the upper surface and part of the sidewall of the second polysilicon layer 512 , so that the second capacitive contact structure 520 may cover the upper surface and part of the sidewall of the first capacitive contact structure 510 . Therefore, the present embodiment can effectively increase the contact area between the second capacitive contact structure 520 and the first capacitive contact structure 510, thereby reducing the contact resistance.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明涉及一种半导体结构及其制作方法。半导体结构的制作方法，包括：提供衬底，衬底包括有源区和隔离区；于衬底上形成第一沟槽结构，第一沟槽结构贯穿有源区和隔离区；于第一沟槽结构内形成位线接触结构，位线接触结构的上表面低于衬底上表面；于位线接触结构上形成位线结构，位线结构至少部分位于第一沟槽结构内；于位线结构上形成位线保护结构，位线保护结构至少覆盖位线结构的上表面，且相邻位线保护结构之间具有第二沟槽结构；形成电容接触结构，电容接触结构包括第一电容接触结构和第二电容接触结构；其中，第二电容接触结构覆盖第一电容接触结构的上表面和部分侧壁。

Description

半导体结构及其制作方法
相关申请的交叉引用
本申请要求于2021年03月05日提交中国专利局、申请号为2021102468800、申请名称为“半导体结构及其制作方法”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制作方法。
背景技术
随着半导体技术的发展，存储器器件越来越追求高速度、高集成密度、低功耗等。随着半导体结构尺寸的微缩，尤其是在关键尺寸小于20nm的动态随机存取存储器(DRAM)中，位线的结构稳定性直接决定了DRAM在电性方面的优良与否。
此外，在半导体制造工艺中，随着关键尺寸的缩小，电阻问题是一种亟待解决的问题。
发明内容
根据一些实施例，提供一种半导体结构及其制作方法。
一种半导体结构的制作方法，包括：
提供衬底，所述衬底包括有源区和隔离区；
于所述衬底上形成第一沟槽结构，所述第一沟槽结构贯穿所述有源区和所述隔离区；
于所述第一沟槽结构内形成位线接触结构，所述位线接触结构的上表面低于所述衬底上表面；
于所述位线接触结构上形成位线结构，所述位线接触结构和所述位线结构填充满所述第一沟槽结构，且所述位线结构至少部分位于所述第一沟槽结构内；
于所述位线结构上形成位线保护结构，所述位线保护结构至少覆盖所述位线结构的上表面，且相邻所述位线保护结构之间具有第二沟槽结构；
形成电容接触结构，所述电容接触结构包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
一种半导体结构，包括：
衬底，包括有源区和隔离区；
第一沟槽结构，位于所述衬底内，且贯穿所述有源区和所述隔离区；
位线接触结构，位于所述第一沟槽结构内，且上表面低于所述衬底上表面；
位线结构，位于所述位线接触结构上，且所述位线结构至少部分位于所述第一沟槽结构内，所述位线结构与所述位线接触结构填充满所述第一沟槽结构；
位线保护结构，位于所述位线结构上，所述位线保护结构至少覆盖所述位线结构的表面，且相邻所述位线保护结构之间具有第二沟槽结构；
电容接触结构，包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技 术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的制作方法的流程图；
图2-图22为一实施例中提供的半导体结构的制作过程中所得结构的截面或俯视结构示意图；
图23一实施例中提供的半导体结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
在一个实施例中，请参阅图1，提供一种半导体结构的制作方法，包括如下步骤：
步骤S100，提供衬底100，衬底包括有源区110和隔离区120，请参阅图3；
步骤S200，于衬底100上形成第一沟槽结构100a，第一沟槽结构100a贯穿有源区110 和隔离区120，请参阅图5；
步骤S500，于第一沟槽结构100a内形成位线接触结构200，位线接触结构200的上表面低于衬底100上表面，请参阅图9；
步骤S600，于位线接触结构200上形成位线结构300，位线接触结构200和位线结构300填充满第一沟槽结构100a，且位线结构300至少部分位于第一沟槽结构100a内，请参阅图11；
步骤S700，于位线结构300上形成位线保护结构400，位线保护结构400至少覆盖位线结构300的上表面，且相邻位线保护结构300之间具有第二沟槽结构400a，请参阅图14；
步骤S800，形成电容接触结构500，电容接触结构500包括第一电容接触结构510和第二电容接触结构520；其中，第一电容接触结构510位于第二沟槽结构400a内，第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁，请参阅图23。
在步骤S100中，请参阅图3，衬底100包括有源区110和隔离区120。
衬底100的具体形成过程可以为：首先，在半导体基片101(如硅片等)中形成若干浅沟槽结构101a，请参阅图2。然后再在浅沟槽结构内填充满绝缘介质(如氧化硅等)，从而先形成浅沟槽隔离结构。浅沟槽隔离结构所在的区域即隔离区120；同时，浅沟槽隔离结构将半导体基片隔离出多个间隔排布的有源区110，请参阅图3。
在步骤S200中，第一沟槽结构100a用于形成位线结构300。同一第一沟槽结构100a贯穿有源区110和隔离区120，进而使得同一第一沟槽结构100a内形成的位线结构与位于同一行的各个存储单元中的源极或漏极电连接。
图5为于衬底100上形成第一沟槽结构100a后的一剖面结构示意图。
在步骤S500中，位线接触结构200可以有效的调节最终形成的器件的电性能，从而提高器件的良率。
作为示例，位线接触结构200的材料可以重掺杂的多晶硅等，多晶硅中的掺杂离子可以是磷、硼等离子。可以通过调节多晶硅中掺杂的离子浓度来调节最终形成的器件的电性能，进而满足应用需求。
在步骤S600中，位线结构300全部或者部分位于第一沟槽结构100a内。即位线结构300中至少部分埋入了衬底100内。
作为示例，位线结构300的材料可以包括金属钨(W)等。
在步骤S700中，位线保护结构400与位线结构300以及位线接触结构200相对应设置。相对应的一组位线保护结构400、位线结构300以及位线接触结构200共同形成一条位线。
位线保护结构400可以对相应的位线结构300进行有效的绝缘隔离以及保护。
各个位线保护结构400之间间隔设置，相邻位线保护结构400之间具有第二沟槽结构400a。第二沟槽结构400a用于后续形成电容接触结构500。
在步骤S800中，第一电容接触结构510可以有效降低有源区110与第二电容接触结构520之间的接触电阻。第二电容接触结构520，用于与电容结构电连接。
作为示例，第一电容接触结构510的材料可以重掺杂的多晶硅等。第二电容接触结构520的材料可以为金属钨(W)等。
在本实施例中，位线结构300中至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而有效提高位线整体的结构稳定性。
同时，第一沟槽结构100a外的各位线之间的第二沟槽结构400a用于填充第一电容接触结构510。如果其高度过高，易在填充第一电容接触结构510的过程中形成填充空隙，从而影响电容接触结构的阻值。
而在本实施例中，位线结构300的至少部分埋入了衬底100内，从而使得第一沟槽结 构100a外的位线高度降低，进而也使得在第二沟槽结构400a的槽深降低，从而降低在第二沟槽结构400a内填充的第一电容接触结构510的高度。
因此，本实施例也可以有效防止在填充第一电容接触结构510的过程中形成填充空隙，从而提高第一电容接触结构510的填充质量，进而有效降低第一电容接触结构510的阻值。
并且，在本实施例中，电容接触结构500的第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁，,进而有效增加了二者的接触面积，从而有利于实现电容结构与有源区的源极或者漏极之间的电荷转移。
在一个实施例中，步骤S200包括：
步骤S210，于衬底100上形成依次形成应力缓冲材料层601、刻蚀阻挡材料层701以及第一掩膜材料层801，请参阅图4；
步骤S220，图形化第一掩膜材料层801，以形成第一掩膜层800，请参阅图5；
步骤S230，以第一掩膜层800为掩膜，刻蚀部分刻蚀阻挡材料层701、部分应力缓冲材料层601和部分衬底100，请参阅图5。
在步骤S210中，应力缓冲材料层601的材料可以但不限于为氧化硅等。刻蚀阻挡材料层701的材料可以但不限于为氮化硅等。第一掩膜材料层801可以包括一个膜层，亦可以包括多个膜层。作为示例，第一掩膜材料层801可以包括在刻蚀阻挡材料层701上依次形成的多晶硅材料层与氧化硅材料层等。
步骤S220中，可以通过光刻工艺对第一掩膜材料层801进行曝光、显影以及刻蚀等处理，进而形成第一掩膜层800。
步骤S230中，以第一掩膜层800为掩膜，分别选择适合的刻蚀气体，从而对刻蚀阻挡材料层701、应力缓冲材料层601和衬底100依次进行刻蚀。
刻蚀后，剩余的刻蚀阻挡材料层701构成刻蚀阻挡层700，剩余的应力缓冲材料层601构成应力缓冲层600。而衬底100经过刻蚀后，形成了第一沟槽结构100a。
在一个实施例中，在步骤S200之后，且在步骤S500之前，还包括：
步骤S300，请参阅图6，去除第一掩膜层800；
步骤S400，请参阅图7，形成第一侧壁保护层900，第一侧壁保护层900覆盖第一沟槽结构100a的侧壁。
在步骤S300中，去除第一掩膜层800之后，刻蚀阻挡层700暴露出来。
步骤S400中，第一侧壁保护层900用于防止后续形成的位线结构300渗透至隔离区120内的浅沟槽隔离结构，从而导致器件性能下降。
作为示例，第一侧壁保护层900的材料可以为氮化钛。
这里，第一侧壁保护层900在位线接触结构200形成之前形成。当然，本申请并不以此为限制，第一侧壁保护层900也可以在位线接触结构200形成之后，而位线结构300形成之前形成。
在一个实施例中，步骤S400包括：
步骤S410，请参阅图6，形成第一侧壁材料层901，第一侧壁材料层901覆盖刻蚀阻挡层700的表面、第一沟槽结构100a的侧壁及底部；
步骤S420，请参阅图7，利用刻蚀工艺去除位于刻蚀阻挡层700表面的第一侧壁材料层901以及位于第一沟槽结构100a底部的第一侧壁材料层901。
在步骤S410中，第一侧壁材料层901的材料可以为氮化钛等。
在步骤S420中，通过刻蚀工艺去除上述部分第一侧壁材料层901后，剩余的第一侧壁材料层901即为第一侧壁保护层900。
在一个实施例中，步骤S500包括：
步骤S510，请参阅图8，形成位线接触材料层201，位线接触材料层201填充满第一 沟槽结构100a且覆盖刻蚀阻挡层700的表面；
步骤S520，请参阅图9，利用刻蚀工艺去除位于刻蚀阻挡层700表面的位线接触材料层201以及部分位于第一沟槽结构100a内的位线接触材料层201。
步骤S520中，刻蚀工艺去除部分位线接触材料层201后，剩余的位线接触材料层201构成位线接触结构200。
在一个实施例中，步骤S600包括：
步骤S610，请参阅图10，形成金属阻挡材料层311，金属阻挡材料层311覆盖位线接触结构200和刻蚀阻挡层700的表面；
步骤S620，请参阅图10，形成第一金属导电材料层321，第一金属导电材料层321覆盖金属阻挡材料层311的表面；
步骤S630，请参阅图11，去除刻蚀阻挡层700上方的金属阻挡材料层311和第一金属导电材料层321，剩余的金属阻挡材料层311构成金属阻挡层310，剩余的述第一金属导电材料层321构成第一金属导电层320；
其中，金属阻挡层310和第一金属导电层320构成位线结构300。
在步骤S610中，金属阻挡材料层311用于防止后续形成的金属阻挡材料层311渗透至位线接触结构200，从而导致器件性能下降。作为示例，金属阻挡材料层311的材料可以为氮化钛。
在步骤S620中，第一金属导电材料层321的材料可以为金属钨等具有良好导电性的材料。
在步骤S630可以通过刻蚀工艺去除部分金属阻挡材料层311以及部分第一金属导电材料层321。
作为示例，步骤S630可以包括：
以刻蚀阻挡层700为停止层，采用化学机械掩膜工艺去除刻蚀阻挡层上方的金属阻挡材料层311和第一金属导电材料层321。
在一个实施例中，步骤S700包括：
步骤S710，请参阅图13，形成第一介质层410，第一介质层410覆盖位线结构300的上表面；
步骤S720，请参阅图14，形成第一绝缘层420，第一绝缘层420覆盖第一介质层410的表面；
步骤S730，请参阅图14，形成第二绝缘层430，第二绝缘层430覆盖第一绝缘层420的表面；
步骤S740，请参阅图14，形成第三绝缘层440，第三绝缘层440覆盖第二绝缘层430的表面；
其中，第一介质层410、第一绝缘层420、第二绝缘层430和第三绝缘层440构成位线保护结构400。
作为示例，在步骤S710可以包括：
步骤S711，请参阅图12，形成第一介质材料层411，第一介质材料层411覆盖刻蚀阻挡层700和位线结构300；
步骤S712，请参阅图13，采用刻蚀工艺去除刻蚀阻挡层700上方的第一介质材料层411、刻蚀阻挡层700，剩余的第一介质材料层411构成第一介质层410。
此时，第一介质材料层411和刻蚀阻挡层700的材料可以均为氮化硅，进而可以在同一工艺过程中去除。
具体地，可以首先在第一介质材料层411上形成第二掩膜材料层1001，请参阅图12。第二掩膜材料层1001具体可以包括一个膜层，也可以包括多个膜层。然后，通过光刻工艺，图形化第二掩膜材料层1001，形成第二掩膜层。之后基于第二掩膜层刻蚀去除刻蚀 阻挡层700上方的第一介质材料层411以及刻蚀阻挡层700。
在步骤S720中，第一绝缘层420的材料可以与第一介质层410的材料相同，二者可以均为氮化硅。
在步骤S730中，第二绝缘层430材料可以为氧化硅。
在步骤S740中，第三绝缘层440材料可以为氮化硅。
在一个实施例中，步骤S800中，形成第一电容接触结构510的步骤包括：
步骤S810，请参阅图17，形成第一多晶硅层511，第一多晶硅层511位于第二沟槽结构400a内且第一多晶硅层511的上表面低于位线保护结构400的上表面；
步骤S820，请参阅图17，形成第一牺牲层513，第一牺牲层513覆盖位线保护结构400的上表面和部分侧壁；
步骤S830，请参阅图19，形成第二多晶硅层512，第二多晶硅层512、第一多晶硅层511和第一牺牲层513填充满第二沟槽结构400a且第二多晶硅层512的上表面和第一牺牲层513的上表面齐平；
步骤S840，请参阅图20，去除第一牺牲层513，形成第三沟槽结构510a；
其中，第一多晶硅层511和第二多晶硅层512构成第一电容接触结构510。
可以理解的是，电容接触结构500是用于电连接有源区110与电容结构的。因此，第一电容接触结构510形成之前，还要去除部分应力缓冲层600，请参阅图14以及图15。
在步骤S810中，请参阅图16，可以首先形成第一多晶硅材料层5111，第二多晶硅材料层5111的上表面高于位线保护结构400的上表面。然后，回刻第一多晶硅材料层5111，剩余的第一多晶硅材料层5111构成第一多晶硅层511，请参阅图17。
在步骤S820中，第一牺牲层513的材料可以为氮化钛，第三绝缘层440的材料可以为氮化硅。
此时，步骤S830，形成第二多晶硅层512的过程中，可以首先形成第二多晶硅材料层5121，第二多晶硅材料层513的上表面高于第一牺牲层513的上表面，请参阅图18。然后，以第三绝缘层440为停止层，采用化学机械掩膜工艺去除第三绝缘层440上方的第二多晶硅材料层，剩余的第二多晶硅材料层构成第二多晶硅层512，请参阅图19。
本实施例通过在形成第一多晶硅511之后，形成第二多晶硅512之前，形成第一牺牲层513，并且在形成第二多晶硅512之后将其去除，从而有效地暴露了第一电容接触结构510的侧壁。此时，后续形成的第二电容接触结构520可以同时与第一电容接触结构510的上表面和侧壁同时接触，进而增大接触面积，从降低接触电阻。
在一个实施例中，步骤S800中，形成第二电容接触结构520的步骤包括：
步骤S850，请参阅图21，形成第二金属导电材料层521，第二金属导电材料层521覆盖第一电容接触结构510以及位线保护结构400的上表面并且填充满第三沟槽结构510a；
步骤S860，请参阅图23，去除部分第二金属导电材料层521，以形成第四沟槽结构520a；
其中，剩余的第二金属导电材料层521构成第二电容接触结构510，第二电容接触结构520和第四沟槽结构520a间隔分布且一一对应。
步骤S860中，具体地，首先可以在第二金属导电材料层521形成第三掩膜材料层1011，请参阅图22。第三掩膜材料层1011具体可以包括一个膜层，也可以包括多个膜层。然后通过光刻工艺，图形化三掩膜材料层1011，形成第三掩膜层。之后基于第二掩膜层刻蚀去除部分第二金属导电材料层521，以形成第四沟槽结构520a以及第二电容接触结构520，请参阅图23。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执 行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参阅图23，本发明还提供一种半导体结构，包括衬底100、第一沟槽结构100a、位线接触结构200、位线结构300、位线保护结构400以及电容接触结构500。
衬底100包括有源区110和隔离区120。第一沟槽结构100a位于衬底内，且贯穿有源区110和隔离区120。
位线接触结构200位于第一沟槽结构100a内，且上表面低于衬底100上表面。位线结构300位于位线接触结构200上，且位线结构300至少部分位于第一沟槽结构100a内并且与位线接触结构200一起填充满第一沟槽结构100a。位线保护结构400位于位线结构300上，至少覆盖位线结构300的表面，且相邻位线保护结构400之间具有第二沟槽结构400a。位线保护结构400与位线结构300以及位线接触结构200相对应设置。相对应的一组位线保护结构400、位线结构300以及位线接触结构200共同形成一条位线。
电容接触结构500，包括第一电容接触结构510和第二电容接触结构520。其中，第一电容接触结构510位于第二沟槽结构400a内，第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁。
在本实施例中，位线结构300的至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而有效提高位线整体的结构稳定性。
同时，第一沟槽结构100a外的各位线之间的第二沟槽结构400a用于填充第一电容接触结构510。如果其高度过高，易在填充第一电容接触结构510的过程中形成填充空隙，从而影响接触阻值。
而在本实施例中，位线结构300的至少部分埋入了衬底100内，从而使得第一沟槽结构100a外的位线高度降低，进而也使得在第二沟槽结构400a的槽深降低，从而降低在第二沟槽结构400a内填充的第一电容接触结构510的高度。
因此，本实施例也可以有效防止在填充第一电容接触结构510的过程中形成填充空隙，从而提高第一电容接触结构510的填充质量，进而有效降低第一电容接触结构510的阻值。
并且，在本实施例中，电容接触结构500的第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁，,进而有效增加了二者的接触面积，从而有利于实现电容结构与有源区的源极或者漏极之间的电荷转移。
在一个实施例中，半导体结构还包括第一侧壁保护层900，第一侧壁保护层900覆盖第一沟槽结构100a的侧壁。
第一侧壁保护层900可以有效防止位线结构300渗透至隔离区120内的浅沟槽隔离结构。
在一个实施例中，位线保护结构400包括第一介质层410、第一绝缘层420、第二绝缘层430以及第三绝缘层440。第一介质层410覆盖位线结构300的上表面。第一绝缘层420覆盖第一介质层410的表面。第二绝缘层430覆盖第一绝缘层420的表面。第三绝缘层440覆盖第二绝缘层430的表面。
通过第一介质层410、第一绝缘层420、第二绝缘层430以及第三绝缘层440的设置可以对位线结构300进行有效的绝缘隔离以及保护。其中，第一绝缘层420的材料可以为氮化硅，第一绝缘层420的材料可以为氧化硅，第三绝缘层440的材料可以为氮化硅。通过不同材料的组合设置成位线保护结构400，可以在对位线结构300进行有效的绝缘隔离的同时减小寄生电容，提高半导体器件的性能。
在一个实施例中，第一电容接触结构510包括第一多晶硅层511以及第二多晶硅层512。第一多晶硅层511位于第二沟槽结构400a内，且第一多晶硅层511上表面低于位线保护结构400上表面。第二多晶硅层512位于第一多晶硅层511上，且与位线保护结构400间隔设置。
第二电容接触结构520覆盖第二多晶硅层512的上表面和部分侧壁。
本实施例通过使得第一电容接触结构510包括第一多晶硅层511以及第二多晶硅层512，而第二多晶硅层512与位线保护结构400间隔设置，使得第二电容接触结构520可以覆盖第二多晶硅层512的上表面和部分侧壁，从而实现第二电容接触结构520覆盖第一电容接触结构510的上表面和部分侧壁。因此，本实施例可以有效增加第二电容接触结构520与第一电容接触结构510的接触面积，从而降低接触电阻。
关于半导体结构的具体限定可以参见上文中对于半导体结构制作方法的限定，在此不再赘述。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (15)

  1. 一种半导体结构的制作方法，包括：
    提供衬底，所述衬底包括有源区和隔离区；
    于所述衬底上形成第一沟槽结构，所述第一沟槽结构贯穿所述有源区和所述隔离区；
    于所述第一沟槽结构内形成位线接触结构，所述位线接触结构的上表面低于所述衬底上表面；
    于所述位线接触结构上形成位线结构，所述位线接触结构和所述位线结构填充满所述第一沟槽结构，且所述位线结构至少部分位于所述第一沟槽结构内；
    于所述位线结构上形成位线保护结构，所述位线保护结构至少覆盖所述位线结构的上表面，且相邻所述位线保护结构之间具有第二沟槽结构；及
    形成电容接触结构，所述电容接触结构包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
  2. 根据权利要求1所述的方法，其中所述于所述衬底上形成第一沟槽结构，包括：
    于所述衬底上形成依次形成应力缓冲材料层、刻蚀阻挡材料层以及第一掩膜材料层；
    图形化所述第一掩膜材料层，以形成第一掩膜层；
    以所述第一掩膜层为掩膜，刻蚀部分所述刻蚀阻挡材料层、部分所述应力缓冲材料层和部分所述衬底；
    其中，剩余的所述刻蚀阻挡材料层构成刻蚀阻挡层，剩余的所述应力缓冲材料层构成应力缓冲层。
  3. 根据权利要求2所述的方法，其中在形成所述第一沟槽结构之后，在于所述第一沟槽结构内形成位线接触结构之前，还包括：
    去除所述第一掩膜层；
    形成第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。
  4. 根据权利要求3所述的方法，其中所述形成所述第一侧壁保护层包括：
    形成第一侧壁材料层，所述第一侧壁材料层覆盖所述刻蚀阻挡层的表面、所述第一沟槽结构的侧壁及底部；
    利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述第一侧壁材料层以及位于所述第一沟槽结构底部的所述第一侧壁材料层。
  5. 根据权利要求4所述的方法，其中所述于所述第一沟槽结构内形成位线接触结构包括：
    形成位线接触材料层，所述位线接触材料层填充满所述第一沟槽结构且覆盖所述刻蚀阻挡层的表面；
    利用刻蚀工艺去除位于所述刻蚀阻挡层表面的所述位线接触材料层以及部分位于所述第一沟槽结构内的所述位线接触材料层。
  6. 根据权利要求5所述的方法，其中所述于所述位线接触结构上形成位线结构包括：
    形成金属阻挡材料层，所述金属阻挡材料层覆盖所述位线接触结构和所述刻蚀阻挡层的表面；
    形成第一金属导电材料层，所述第一金属导电材料层覆盖所述金属阻挡材料层的表面；
    去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层，剩余的所述金属阻挡材料层构成金属阻挡层，剩余的述第一金属导电材料层构成第一金属导电层；
    其中，所述金属阻挡层和所述第一金属导电层构成所述位线结构。
  7. 根据权利要求6所述的方法，其中所述去除所述刻蚀阻挡层上方的所述金属阻挡材 料层和所述第一金属导电材料层包括：
    以所述刻蚀阻挡层为停止层，采用化学机械掩膜工艺去除所述刻蚀阻挡层上方的所述金属阻挡材料层和所述第一金属导电材料层。
  8. 根据权利要求7所述的方法，其中于所述位线接触结构上形成位线保护结构包括：
    形成第一介质层，所述第一介质层覆盖所述位线结构的上表面；
    形成第一绝缘层，所述第一绝缘层覆盖所述第一介质层的表面；
    形成第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层的表面；
    形成第三绝缘层，所述第三绝缘层覆盖所述第二绝缘层的表面；
    其中，所述第一介质层、所述第一绝缘层、所述第二绝缘层和所述第三绝缘层构成所述位线保护结构。
  9. 根据权利要求8所述的方法，其中所述形成第一介质层包括：
    形成第一介质材料层，所述第一介质材料层覆盖所述刻蚀阻挡层和所述位线结构；
    采用刻蚀工艺去除所述刻蚀阻挡层上方的所述第一介质材料层、所述刻蚀阻挡层，剩余的所述第一介质材料层构成第一介质层。
  10. 根据权利要求1所述的方法，其中形成所述第一电容接触结构包括：
    形成第一多晶硅层，所述第一多晶硅层位于所述第二沟槽结构内且所述第一多晶硅层的上表面低于所述位线保护结构的上表面；
    形成第一牺牲层，所述第一牺牲层覆盖所述位线保护结构的上表面和部分侧壁；
    形成第二多晶硅层，所述第二多晶硅层、所述第一多晶硅层和所述第一牺牲层填充满所述第二沟槽结构且所述第二多晶硅层的上表面和所述第一牺牲层的上表面齐平；
    去除第一牺牲层，形成第三沟槽结构；
    其中，所述第一多晶硅层和所述第二多晶硅层构成所述第一电容接触结构。
  11. 根据权利要求10所述的方法，其中形成所述第二电容接触结构包括：
    形成第二金属导电材料层，所述第二金属导电材料层覆盖所述第一电容接触结构以及所述位线保护结构的上表面并且填充满所述第三沟槽结构；
    去除部分所述第二金属导电材料层，以形成第四沟槽结构；
    其中，剩余的所述第二金属导电材料层构成所述第二电容接触结构，所述第二电容接触结构和所述第四沟槽结构间隔分布且一一对应。
  12. 一种半导体结构，包括：
    衬底，包括有源区和隔离区；
    第一沟槽结构，位于所述衬底内，且贯穿所述有源区和所述隔离区；
    位线接触结构，位于所述第一沟槽结构内，且所述位线接触结构的上表面低于所述衬底上表面；
    位线结构，位于所述位线接触结构上，且所述位线结构至少部分位于所述第一沟槽结构内，所述位线结构与所述位线接触结构填充满所述第一沟槽结构；
    位线保护结构，位于所述位线结构上，所述位线保护结构至少覆盖所述位线结构的表面，且相邻所述位线保护结构之间具有第二沟槽结构；及
    电容接触结构，包括第一电容接触结构和第二电容接触结构；其中，所述第一电容接触结构位于所述第二沟槽结构内，所述第二电容接触结构覆盖所述第一电容接触结构的上表面和部分侧壁。
  13. 根据权利要求12所述的半导体结构，其中所述半导体结构还包括第一侧壁保护层，所述第一侧壁保护层覆盖所述第一沟槽结构的侧壁。
  14. 根据权利要求13所述的半导体结构，其中所述位线保护结构包括：
    第一介质层，覆盖所述位线结构的上表面；
    第一绝缘层，覆盖所述第一介质层的表面；
    第二绝缘层，覆盖所述第一绝缘层的表面；
    第三绝缘层，覆盖所述第二绝缘层的表面。
  15. 根据权利要求12所述的半导体结构，其中所述第一电容接触结构包括第一多晶硅层以及第二多晶硅层，所述第一多晶硅层位于所述第二沟槽结构内，且所述第一多晶硅层上表面低于所述位线保护结构上表面，所述第二多晶硅层位于所述第一多晶硅层上，且与所述位线保护结构间隔设置，所述第二电容接触结构覆盖所述第二多晶硅层的上表面和部分侧壁。
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