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WO2020199059A1 - 多通道多载波收发机 - Google Patents

多通道多载波收发机 Download PDF

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WO2020199059A1
WO2020199059A1 PCT/CN2019/080695 CN2019080695W WO2020199059A1 WO 2020199059 A1 WO2020199059 A1 WO 2020199059A1 CN 2019080695 W CN2019080695 W CN 2019080695W WO 2020199059 A1 WO2020199059 A1 WO 2020199059A1
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WO
WIPO (PCT)
Prior art keywords
frequency
signal
carrier
circuit
adpll
Prior art date
Application number
PCT/CN2019/080695
Other languages
English (en)
French (fr)
Inventor
毛懿鸿
高鹏
Original Assignee
华为技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 华为技术有限公司 filed Critical 华为技术有限公司
Priority to PCT/CN2019/080695 priority Critical patent/WO2020199059A1/zh
Priority to CN201980093427.1A priority patent/CN113508529A/zh
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Definitions

  • the configuration circuit is used to configure a plurality of spurious frequencies, and the configuration circuit is connected to a plurality of the signal generation circuits in parallel; the plurality of signal generation circuits connected in parallel is used to configure each signal
  • the single-tone complex signal generated by the single-tone complex signal generation circuit in each signal generation circuit can eliminate multiple spurs at the same time.
  • the configuration circuit can configure multiple signal generating circuits with multiple spurious frequency rates at the same time, so that multiple signal generating circuits can eliminate multiple spurs and improve configuration efficiency.
  • Flo_B is the frequency of the second carrier, that is, the frequency of the phase-locked loop 2 working
  • Div_B is the division rate of the local oscillator connected to the second ADPLL
  • Flo_B*Div_B is the second frequency, namely DCO frequency of PLL 2.
  • traction spur elimination is a closed-loop calibration of real-time monitoring, calculation and elimination. Therefore, traction spurs are a time-varying signal.
  • the single-tone complex signal generating circuit 251 generates a frequency f spur complex tone signal e j2 ⁇ Fspur * t, the same frequency spurious tones complex signal frequency f spur.
  • the configuration circuit 13 can obtain the spurious frequency.
  • the configuration circuit 13 configures the frequency of the stray as the absolute value of the difference between the first frequency and the second frequency, the first frequency is the frequency of the signal output by the DCO of the interference source, and the second frequency is the interfered The frequency of the signal output by the source's DCO.
  • the adaptive algorithm circuit 252 and the cancellation signal generation circuit 254 need to use the above-mentioned single-tone complex signal, the adaptive algorithm circuit 252 and the cancellation signal generation circuit 254 have a phase shift due to the phase-locked loop to the traction spurs, so the loop
  • the phase compensation circuit 253 performs phase compensation on the single-tone complex signal and the converged signal to obtain a compensated signal
  • the cancellation signal generation circuit 254 combines the converged signal output by the adaptive algorithm circuit 252 and the compensated signal output by the loop phase compensation circuit 253 to generate a spurious cancellation signal A cl *sin(2 ⁇ f spur *t+ ⁇ comp + ⁇ cl ).
  • the frequency of the spurious cancellation signal is the same as the frequency of the spurious, the amplitude and phase of the spurious cancellation signal have been converged by the adaptive algorithm, and the spurious amplitude in the signal output by the digital filter is reduced to meet the system requirements. Therefore, the signal The spurs are basically eliminated.
  • the traction spurious component of the frequency fspur in the TDC output signal disappears, so the output of the spur cancellation circuit only leaves the signal and the traction spurious cancellation signal.
  • the traction spurious component will not disappear completely, but it can still be reduced to the acceptable range of the system.
  • a plurality of signal generating circuits are connected between the TDC and the digital filter as an example (the solution of the TDC and DCO connecting the signal generating circuit can also adopt this implementation), If the output of the TDC includes spurs of multiple frequencies, the parallel spur elimination structure is shown in Figure 8.
  • the configuration circuit can be connected in parallel with multiple signal generating circuits, and the configuration circuit can be used to configure multiple spurs. Frequency of.
  • the multiple signal generating circuits connected in parallel are used to eliminate multiple spurs at the same time according to the single tone complex signal generated by the single tone complex signal generating circuit in each signal generating circuit.
  • the configuration circuit is used to configure the frequencies of multiple strays, and the configuration circuit is serially connected to a plurality of the signal generating circuits;
  • the two serially connected signal generating circuits are used for sequentially eliminating the multiple spurs according to the single-tone complex signal generated by the single-tone complex signal generating circuit in each signal generating circuit.
  • the adaptive algorithm circuits in the multiple signal generating circuits are connected in series to extract the spurious amplitude and phase of each frequency, and the other circuits of the signal generating circuit are connected in parallel to the corresponding adaptive algorithm as a whole. Circuit.
  • the phase-locked loop is configured according to the combined information of multiple carriers, so that the phase-locked loop can eliminate the spurious caused by the frequency pulling of multiple carriers and improve Improve the reliability of multi-channel multi-carrier communication.
  • An embodiment of the application also provides a multi-channel multi-carrier transceiver, including: a first channel, used to transmit a first carrier; a second channel, used to transmit a second carrier; a first ADPLL, coupled to the first channel , Used to provide the local oscillator signal for the first channel; the second ADPLL, coupled to the second channel, used to provide the local oscillator signal for the second channel; the first ADPLL and the second ADPLL in the layout Place the top side by side in parallel.
  • the inductance of the first ADPLL is adjacent to the inductance of the second ADPLL.
  • This application provides a multi-channel multi-carrier transceiver.
  • Multiple phase-locked loops can be placed side by side in parallel on the layout, which is not limited to the loop bandwidth of the phase-locked loop, and can save area overhead, and the area cost introduced by itself Very small.
  • the computer instructions can be sent from one website, computer, server, or data center to another via wired (such as coaxial cable, optical fiber, digital subscriber line (DSL)) or wireless (such as infrared, wireless, microwave, etc.) A website, computer, server or data center for transmission.
  • the computer-readable storage medium may be any available medium that can be accessed by a computer or a data storage device such as a server or data center integrated with one or more available media.
  • the usable medium can be read-only memory (ROM), random access memory (RAM), or magnetic medium, such as floppy disk, hard disk, magnetic tape, magnetic disk, or optical medium, for example, Digital versatile disc (DVD) or semiconductor media, for example, solid state disk (SSD), etc.

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Abstract

一种多通道多载波收发机，包括：第一通道，用于传输第一载波；第二通道，用于传输第二载波；第一ADPLL，耦合至第一通道，用于为第一通道提供本振信号；第二ADPLL，耦合至第二通道，用于为第二通道提供本振信号；以及配置电路，分别耦合至第一ADPLL和第二ADPLL，用于根据第一载波和第二载波的组合信息，对第一ADPLL或者第二ADPLL进行配置。通过根据多个载波的组合信息，对锁相环进行配置，使得锁相环可以消除多个载波的频率牵引导致的杂散，提高了多通道多载波通信的可靠性；多个锁相环在版图上可以并排平行放置，不受限于锁相环的环路带宽，并且可以节约面积开销，而自身引入的面积代价很小。

Description

多通道多载波收发机 技术领域
本申请涉及电子技术领域，尤其涉及一种多通道多载波收发机。
背景技术
在无线射频芯片中，锁相环用于给发射机和接收机提供稳定的本地振荡器(local oscillator，LO)信号。其中，如图1所示的射频收发机中的全数字锁相环(all digital phase-locked loop，ADPLL)的结构示意图，与传统锁相环相比，ADPLL的面积能够更灵活地随工艺尺寸的下降而减小，因此应用越来越广泛。ADPLL一般包括时间-数字转换器(time-digital converter，TDC)、数字滤波器、数字控制振荡器(digital-controlled oscillator，DCO)和反馈分频器(Ndivider)。锁相环的原理是以一个高精度时钟作为参考源产生其若干倍频的高频信号，通过分频器(如图1中的LO Div)产生实际需要的LO信号，在发射机中经过上变频混频器(如图1中的up-converter)及功率放大器(power amplifier，PA)后将基带信号发射出去，或者在接收机中经过下变频混频器(mixer)将低噪声放大器(low noise amplifier，LNA)接收到的射频信号转换为基带信号。
当芯片上存在多个锁相环同时工作时，例如非连续载波聚合的场景，多个DCO之间还存在频率牵引导致的杂散或干扰。这些杂散都使锁相环的输出信号在相应的频偏处超出发射系统定义的频谱模板，恶化接收系统定义的阻塞场景下的噪声系数，或者直接恶化锁相环的噪声。由于系统中多个本振频率和时钟共存，并且干扰途径很多，杂散成为锁相环的工程设计中最关键的指标。
现有的一种降低杂散或干扰的方法主要为利用锁相环中滤波器的低通特性，对杂散进行滤波。对于噪声要求不高的低阶调制系统，降低环路带宽可有效地抑制带外杂散。如图2所示的带宽对杂散的抑制示意图，环路带宽从150kHz减小到70kHz左右后，spur减小约12dB。
然而，随着系统对锁相环的积分相位噪声要求越来越高，使用小带宽无法满足系统的噪声要求，而增大带宽后环路对杂散的抑制能力恶化，甚至当杂散落入环路带宽以内后环路对杂散没有任何抑制能力。这种情况下，就无法再通过优化带宽来同时满足低噪声和低杂散的要求。此外，由于5G应用中最小的raster为15kHz，理论上可以产生15kHz及其谐波的spur，而锁相环的典型带宽都远大于15kHz，因此无法通过减小带宽的方式抑制杂散。
除了优化带宽外，另外一种降低杂散或干扰的方法是，如图3所示的干扰源与被干扰源隔离方案示意图，通过小心的版图布局和走线，提高各干扰源(如DCO/PA/电源等)与被干扰源(时钟走线/DCO/电源等)之间的隔离度，也可以提高较好的杂散性能。例如，两个DCO的电感之间的距离为100um，pulling导致的spur为-40dBc，如果拉远到200um，spur可以降低到-50dBc，对积分相噪的影响降低。或者时钟走线与DCO电感之间的距离为100um，导致输出频谱上的小数spur为-60dBc，无法满足发射机的频谱模板要求，如果拉远到200um，spur降低到-70dBc，则满足要求。
然而，增加干扰源与被干扰源之间隔离度的方法往往是需要拉远干扰源和被干扰源，或使用保护环/保护带，或对不同工作频率的模块使用不同的电源，以得到足够的隔离度， 这些方式都会导致芯片面积增加。此外，随着通信系统越来越复杂，片上子系统越来越多，干扰源与干扰途径也大量增加，仅通过增加隔离度的方式提高杂散性能变得越来越困难，代价也越来越大。
发明内容
本申请实施例提供了一种多通道多载波收发机，以提高多通道多载波通信的可靠性。
第一方面，提供了一种多通道多载波收发机，包括：第一通道，用于传输第一载波；第二通道，用于传输第二载波；第一全数字锁相环ADPLL，耦合至所述第一通道，用于为所述第一通道提供本振信号；第二ADPLL，耦合至所述第二通道，用于为所述第二通道提供本振信号；以及配置电路，分别耦合至所述第一ADPLL和所述第二ADPLL，用于根据所述第一载波和所述第二载波的组合信息，对所述第一ADPLL或者所述第二ADPLL进行配置。在该方面中，通过根据多个载波的组合信息，对锁相环进行配置，使得锁相环可以消除多个载波的频率牵引导致的杂散，提高了多通道多载波通信的可靠性。
在一个实现中，所述第一ADPLL或所述第二ADPLL还包括信号产生电路，所述信号产生电路耦合至所述配置电路，所述信号产生电路用于根据所述配置电路配置的杂散的频率，消除所述杂散。在该实现中，信号产生电路可以根据配置电路配置的杂散的频率，准确地消除多个载波的频率牵引导致的杂散。
在又一个实现中，所述配置电路具体用于配置所述杂散的频率为第一频率与第二频率的差值的绝对值，其中，所述第一频率为所述第一载波的频率，所述第二频率为所述第二载波的频率。在该实现中，配置杂散的频率为第一载波的频率与第二载波的频率的差值的绝对值，可以准确地确定杂散的频率。
在又一个实现中，配置的所述杂散的频率Fspur_A_B＝Abs(Flo_A*Div_A-Flo_B*Div_B)，其中，Flo_A为所述第一载波的频点，Div_A为与所述第一ADPLL连接的本地振荡器的除率，Flo_A*Div_A为所述第一频率，Flo_B为所述第二载波的频点，Div_B为与所述第二ADPLL连接的本地振荡器的除率，Flo_B*Div_B为所述第二频率。在该实现中，杂散的频率与各个载波的频点、本地振荡器的除率有关。
在又一个实现中，所述信号产生电路包括相互连接的单音复信号产生电路、自适应算法电路、环路相位补偿电路、抵消信号产生电路和杂散抵消电路；所述单音复信号产生电路耦合至所述配置电路；所述单音复信号产生电路用于根据所述配置电路配置的所述杂散的频率，产生单音复信号，所述单音复信号的频率与所述杂散的频率相同；所述自适应算法电路用于根据所述单音复信号，对所述杂散进行自适应收敛，得到收敛后的信号；所述环路相位补偿电路用于对所述单音复信号和所述收敛后的信号进行相位补偿，得到补偿后的信号；所述抵消信号产生电路用于根据所述收敛后的信号、以及所述补偿后的信号，生成所述杂散抵消信号；以及所述杂散抵消电路用于采用所述杂散抵消信号抵消所述信号中的杂散。在该实现中，信号产生电路生成的杂散抵消信号的频率与杂散的频率相同，杂散抵消信号的幅度和相位通过自适应算法进行收敛，使得DCO信号中的杂散幅度降低到满足系统要求，从而通过全数字方式，可以消除多个DCO之间的频率牵引导致的杂散。
在又一个实现中，所述配置电路用于配置多个杂散的频率，所述配置电路与多个所述 信号产生电路并行连接；所述多个并行连接的信号产生电路用于分别根据每个信号产生电路中的单音复信号产生电路产生的单音复信号，同时对多个杂散进行消除。在该实现中，配置电路可以同时给多个信号产生电路配置多个杂散的频率率，使得多个信号产生电路可以对多个杂散进行消除，同时提高了配置效率。
在又一个实现中，所述配置电路用于配置多个杂散的频率，所述配置电路与多个所述信号产生电路串行连接；所述多个串行连接的信号产生电路用于根据每个信号产生电路中的单音复信号产生电路产生的单音复信号，依次对所述多个杂散进行消除。在该实现中，配置电路可以依次给多个信号产生电路配置多个杂散的频率，使得多个信号产生电路可以对多个杂散进行消除。
第二方面，提供了一种多通道多载波收发机，包括：第一通道，用于传输第一载波；第二通道，用于传输第二载波；第一全数字锁相环ADPLL，耦合至所述第一通道，用于为所述第一通道提供本振信号；第二ADPLL，耦合至所述第二通道，用于为所述第二通道提供本振信号；所述第一ADPLL和第二ADPLL在版图上并排平行放置。在该方面中，多个锁相环在版图上可以并排平行放置，不受限于锁相环的环路带宽，并且可以节约由于隔离度限制或分电源导致的面积开销，而自身引入的面积代价很小。
在一个实现中，所述第一ADPLL的电感与第二ADPLL的电感相邻。
在又一个实现中，所述收发机还包括一配置电路，分别耦合至所述第一ADPLL和所述第二ADPLL，用于根据所述第一载波和所述第二载波的组合信息，对所述第一ADPLL或者所述第二ADPLL进行配置。
在又一个实现中，所述第一ADPLL或所述第二ADPLL还包括一信号产生电路，所述信号产生电路耦合至所述配置电路，所述信号产生电路用于根据所述配置电路的配置的杂散的频率，消除所述杂散。
在又一个实现中，所述配置电路具体用于配置所述杂散的频率为第一频率与第二频率的差值的绝对值，其中，所述第一频率为所述第一载波的频率，所述第二频率为所述第二载波的频率。
在又一个实现中，配置的所述杂散的频率Fspur_A_B＝Abs(Flo_A*Div_A-Flo_B*Div_B)，其中，Flo_A为所述第一载波的频点，Div_A为与所述第一ADPLL连接的本地振荡器的除率，Flo_A*Div_A为所述第一频率，Flo_B为所述第二载波的频点，Div_B为与所述第二ADPLL连接的本地振荡器的除率，Flo_B*Div_B为所述第二频率。
在又一个实现中，所述信号产生电路包括相互连接的单音复信号产生电路、自适应算法电路、环路相位补偿电路、抵消信号产生电路和杂散抵消电路；所述单音复信号产生电路耦合至所述配置电路；所述单音复信号产生电路用于根据所述配置电路配置的所述杂散的频率，产生单音复信号，所述单音复信号的频率与所述杂散的频率相同；所述自适应算法电路用于根据所述单音复信号，对所述杂散进行自适应收敛，得到收敛后的信号；所述环路相位补偿电路用于对所述单音复信号和所述收敛后的信号进行相位补偿，得到补偿后的信号；所述抵消信号产生电路用于根据所述收敛后的信号、以及所述补偿后的信号，生成所述杂散抵消信号；所述杂散抵消电路用于采用所述杂散抵消信号抵消所述信号中的杂散。
附图说明
图1为射频收发机中的全数字锁相环的结构示意图；
图2为带宽对杂散的抑制示意图；
图3为干扰源与被干扰源隔离方案示意图；
图4为示例的一种多通道多载波收发机的结构示意图；
图5为本申请实施例提供的一种多通道多载波收发机的结构示意图；
图6a为本申请实施例提供的一种锁相环的内部结构示意图；
图6b为本申请实施例提供的另一种锁相环的内部结构示意图；
图7a为图6a所示实施例中信号产生电路25a的详细的结构示意图；
图7b为图6b所示实施例中信号产生电路25b的详细的结构示意图；
图8为本申请实施例提供的并行杂散消除的结构示意图；
图9为两个锁相环的版图排布示意图。
具体实施方式
下面结合上述附图对本申请的技术方案进行描述。
请参阅图4，为示例的一种多通道多载波收发机的结构示意图。图4以第五代(5 thgeneration，5G)移动通信接收系统应用的载波聚合(carrier aggregation，CA)组合Band28和Band79为示意，两载波载频分别为：Fsig1＝800MHz，Fsig2＝4800.2MHz；两接收通道本振频率分别为：Flo1＝800MHz，Flo2＝4800.2MHz；LO1和LO2的分频比分别选择为12和2，则两个频综输出的DCO频率分别为Fdco1＝9600MHz，Fdco2＝9600.4MHz，则两个DCO互相牵引会产生Fspur＝0.4MHz的杂散，这种杂散称为频率牵引杂散(pulling)。如果两个DCO之间隔离度不足，则产生的spur会严重恶化锁相环的积分噪声。
相关场景还包括发射系统或接收系统的带间载波聚合(inter-band carrier aggregation，inter-band CA)和带内非连续载波聚合(intra-band non-contiguous carrier aggregation，intra-band NC-CA)，双卡双待(dual carrier dual standby，DSDS)等多个DCO同时工作的情况。由于5G应用中CA组合非常多，因此存在很多DCO频率相近的场景。
有鉴于此，本申请提供了一种多通道多载波收发机，通过根据多个载波的组合信息，对锁相环进行配置，使得锁相环可以消除多个载波的频率牵引导致的杂散，提高了多通道多载波通信的可靠性；多个锁相环在版图上可以并排平行放置，不受限于锁相环的环路带宽，并且可以节约面积开销，而自身引入的面积代价很小。
请参阅图5，图5为本申请实施例提供的一种多通道多载波收发机的结构示意图，该收发机包括第一通道(图中未示出)，用于传输第一载波；第二通道(图中未示出)，用于传输第二载波；第一ADPLL11，耦合至所述第一通道，用于为所述第一通道提供本振信号；第二ADPLL12，耦合至所述第二通道，用于为所述第二通道提供本振信号；以及配置电路13，分别耦合至所述第一ADPLL11和所述第二ADPLL12，用于根据所述第一载波和所述第二载波的组合信息，对所述第一ADPLL11或者所述第二ADPLL12进行配置。
具体地，该配置电路用于配置杂散的频率。该杂散是两个载波的频率牵引导致的，具体是两个锁相环的DCO的频率牵引导致的。
具体地，该配置电路用于配置所述杂散的频率为第一频率与第二频率的差值的绝对值，其中，所述第一频率为所述第一载波的频率，所述第二频率为所述第二载波的频率。
如表1所示，假设锁相环1工作在频段A，锁相环2工作在频段B，则配置牵引杂散的频率为Fspur_A_B＝Abs(Flo_A*Div_A-Flo_B*Div_B)。其中，Flo_A为所述第一载波的频点，也即锁相环1工作的频点，Div_A为与所述第一ADPLL连接的本地振荡器的除率，Flo_A*Div_A为所述第一频率，即锁相环1的DCO频率。Flo_B为所述第二载波的频点，也即锁相环2工作的频点，Div_B为与所述第二ADPLL连接的本地振荡器的除率，Flo_B*Div_B为所述第二频率，即锁相环2的DCO频率。
假设锁相环1工作在频段C，锁相环2工作在频段D，则配置牵引杂散的频率为Fspur_C_D＝Abs(Flo_C*Div_C-Flo_D*Div_D)。其中，Flo_C为所述第一载波的频点，Div_C为与所述第一ADPLL连接的本地振荡器的除率，Flo_C*Div_C为所述第一频率，即锁相环1的DCO频率。Flo_D为所述第二载波的频点，Div_D为与所述第二ADPLL连接的本地振荡器的除率，Flo_D*Div_D为所述第二频率，即锁相环2的DCO频率。
当然，这里锁相环1工作在频段A或频段C，锁相环2工作在频段B或频段D仅为示例，本申请对此不作限定。
可以预先配置表1的参数，当确定第一ADPLL和第二ADPLL工作的频段，即可确定需配置的杂散频率。
表1
Figure PCTCN2019080695-appb-000001
如表2所示，给出了锁相环工作的具体的频段、频点、LO除率和DCO频率的示例，可以将上述参数的值代入上述牵引杂散频率配置的公式，计算得到具体的牵引杂散的频率值。例如，假设锁相环1工作在频段B3，锁相环2工作在频段B8，则Fspur＝Abs(1875*4-937.6*8)＝Abs(7500-7500.8)＝0.8。
表2
Figure PCTCN2019080695-appb-000002
如表3所示，假设LO除率是固定的，也可以仅预先配置频点。则也可以根据锁相环所在的频段、该固定的LO除率和预先配置的频点，得到牵引杂散频率。
表3
Figure PCTCN2019080695-appb-000003
如表4所示，给出了锁相环工作的具体的频段、频点的示例，假设锁相环1对应的LO除率为4，锁相环2对应的LO除率为8，则可以将上述参数的值代入上述牵引杂散频率配置的公式，计算得到具体的牵引杂散的频率值。例如，假设锁相环1工作在频段B3，锁相环2工作在频段B8，则Fspur＝Abs(1875*4-937.6*8)＝Abs(7500-7500.8)＝0.8。
表4
Figure PCTCN2019080695-appb-000004
配置方式(配置的锁相环、工作频段、工作频点)需要在用户手册中列出，如表1～表4。其中表格1仅供设计人员使用，可以不需要写入用户手册，仅提供表格3的信息即可。
进一步地，如图6a和图6b所示的锁相环的内部结构示意图，一个ADPLL(包括上述第一ADPLL11和第二ADPLL12)包括依次耦合的时间-数字转换器21、数字滤波器22、数字控制振荡器23和反馈分频器24。在本实施例中，该ADPLL中还可以包括信号产生电路。在图6a中，该信号产生电路25连接在TDC21和DCO23之间；在图6b中，该信号产生电路25连接在TDC21和数字滤波器22之间。并且该信号产生电路还耦合至配置电路。该信号产生电路用于根据配置电路配置的杂散的频率，消除杂散。
其中，TDC21的输出TDC_OUT中包括一个幅度为A spur，频率为f spur，相位为φ spur的杂散信号。该信号产生电路25用于产生频率与杂散的频率相同的单音复信号，并根据TDC的输出中的杂散信号的幅度和相位，生成杂散抵消信号，通过自适应算法对杂散抵消信号的幅度进行收敛，对杂散抵消信号的相位进行补偿，使得TDC输出的信号中的杂散幅度降低到满足系统要求，从而最终降低锁相环输出信号的杂散能量。
具体地，请参阅图7a，为图6a所示的信号产生电路25的详细的结构示意图。如图7a所示，该信号产生电路25可以包括相互耦合的单音复信号产生电路251、自适应算法电路252、环路相位补偿电路253、抵消信号产生电路254和杂散抵消电路255。该信号产生电路25耦合至上述配置电路13，该配置电路13连接上述单音复信号产生电路251。TDC21输出中包括信号和牵引杂散，其中，该牵引杂散是一个时变信号。TDC21输出的信号和牵引杂散经数字滤波器22，数字滤波器22输出滤波后的信号(称为“信号_滤波”)和滤波后的牵引杂散(称为“牵引杂散_滤波”)，其中，该牵引杂散_滤波也是一个时变信号。信号产生电路25用产生的牵引杂散抵消信号消除数字滤波器22输出后的牵引杂散_滤波，得到滤波后的信号。
图7b为图6b所示的信号产生电路25的详细的结构示意图，该信号产生电路25的内部结构与图7a所示的信号产生电路25的内部结构相同，所不同的是，该信号产生电路25 连接在TDC21和数字滤波器22之间。
与小数杂散的开环校准方式不同的是，牵引杂散消除是一种实时监测、计算和消除的闭环校准，因此牵引杂散是一种时变信号，本实施例中，单音复信号产生电路251产生频率为f spur的单音复信号e j2πFspur*t，该单音复信号的频率与杂散的频率f spur相同。
ADPLL无法直接获得牵引杂散的频率信息，而负责配置ADPLL工作频率的软件可以根据工作场景，即CA组合信息，知道牵引杂散的频率信息，因此该杂散的频率可以是由上述配置电路13配置的。在干扰源DCO(Aggressor)和受干扰源DCO(victim)频率已知的情况下，配置电路13可以获得杂散的频率。具体地，配置电路13配置杂散的频率为第一频率与第二频率的差值的绝对值，所述第一频率为干扰源的DCO输出的信号的频率，所述第二频率为受干扰源的DCO输出的信号的频率。例如，如图4所示，子系统1锁定在f dco1，打开即将工作在f dco2的子系统2后，可以配置需要消除的杂散频率为f spur＝|f dco1-f dco2|。
多个DCO之间频率牵引会产生杂散。TDC21的输出中包括这种杂散。自适应算法电路252根据单音复信号的频率，检测TDC251的输出中该频率对应的牵引杂散的幅度A cl和相位φ cl，并进行自适应收敛，得到收敛后的信号
Figure PCTCN2019080695-appb-000005
由于自适应算法电路252和抵消信号产生电路254都需要使用上述单音复信号，而自适应算法电路252和抵消信号产生电路254之间由于锁相环对牵引杂散存在相移，因此，环路相位补偿电路253对所述单音复信号和所述收敛后的信号进行相位补偿，得到补偿后的信号
Figure PCTCN2019080695-appb-000006
抵消信号产生电路254结合自适应算法电路252输出的收敛后的信号，以及环路相位补偿电路253输出的补偿后的信号，生成杂散抵消信号A cl*sin(2πf spur*t+φ comp+φ cl)。
由于杂散抵消信号的频率与杂散的频率相同，杂散抵消信号的幅度和相位已通过自适应算法进行收敛，数字滤波器输出的信号中的杂散幅度降低到满足系统要求，因此，信号中杂散基本被消除。
干扰源DCO(aggressor)直接干扰被干扰DCO(victim)，被干扰DCO上存在频率牵引杂散，频率为fspur＝|fdco_victim-fdco_aggressor|。由于TDC的输出信号可以直接反映出DCO上调制的杂散，因此TDC输出包括信号和牵引杂散。对数字滤波器的输入或输出注入一个频率为fspur、幅度为Acal、相位为φcal的牵引杂散抵消信号，其中幅度Acal和相位φcal是检测TDC输出并通过自适应算法来计算得到，其中Acal和φcal在自适应算法收敛过程中为时变信号。当自适应算法收敛后，理想情况下TDC输出信号中频率为fspur的牵引杂散分量消失，因此杂散抵消电路的输出只剩下信号和牵引杂散抵消信号。实际实现时，由于抵消信号的精度受限，牵引杂散分量不会完全消失，但是仍然可以降低到系统能接受的范围内。
在上述的实施例中，进一步地，在一个实现中，以TDC和数字滤波器之间连接有多个信号产生电路为例(TDC和DCO连接信号产生电路的方案也可以采用本实现方式)，如果TDC的输出中包括多种频率的杂散，则如图8所示的并行杂散消除的结构示意图，配置电路可与多个信号产生电路并行连接，配置电路可以用于配置多个杂散的频率。多个并行连接的信号产生电路用于分别根据每个信号产生电路中的单音复信号产生电路产生的单音复信号，同时对多个杂散进行消除。具体地，TDC的输出为信号
Figure PCTCN2019080695-appb-000007
则在TDC和数字滤波器中可以并联多个信号产生电路：杂散1信号产生电路、杂散2信号产生电路、......杂散k信号产生电路。其中，杂散1信号产生电路生成杂散抵消信号
Figure PCTCN2019080695-appb-000008
以抵消spur_1；类似的，杂散2信号产生电路生成杂散抵消信号
Figure PCTCN2019080695-appb-000009
以抵消spur_2，杂散k信号产生电路生成杂散抵消信号
Figure PCTCN2019080695-appb-000010
以抵消spur_k。其中，这多个信号产生电路是可以同时工作的。从而，这多个并行的信号产生电路可以最终消除TDC的输出中的全部杂散。具体地，信号产生电路并行工作是指，每个信号产生电路包括的上述电路是作为一个整体并行连接的。
在另一个实现中，如果TDC的输出中包括多种频率的杂散，配置电路用于配置多个杂散的频率，所述配置电路与多个所述信号产生电路串行连接；所述多个串行连接的信号产生电路用于根据每个信号产生电路中的单音复信号产生电路产生的单音复信号，依次对所述多个杂散进行消除。具体地，多个信号产生电路中的自适应算法电路串行连接，分别提取每种频率的杂散的幅度和相位，信号产生电路的其它电路则是作为一个整体并联连接至对应的自适应算法电路。
根据本申请实施例提供的一种多通道多载波收发机，通过根据多个载波的组合信息，对锁相环进行配置，使得锁相环可以消除多个载波的频率牵引导致的杂散，提高了多通道多载波通信的可靠性。
本申请实施例还提供一种多通道多载波收发机，包括：第一通道，用于传输第一载波；第二通道，用于传输第二载波；第一ADPLL，耦合至所述第一通道，用于为所述第一通道提供本振信号；第二ADPLL，耦合至所述第二通道，用于为所述第二通道提供本振信号；所述第一ADPLL和第二ADPLL在版图上并排平行放置。可选地，所述第一ADPLL的电感与第二ADPLL的电感相邻。
如图9所示的两个锁相环的版图排布示意图，示例了N个锁相环的版图排布，每个锁相环在版图上并排平行放置。且各个锁相环的电感相邻。
多个锁相环在版图上可以并排平行放置，不受限于锁相环的环路带宽，并且可以节约面积开销，而自身引入的面积代价很小。
进一步地，所述收发机还包括一配置电路，分别耦合至所述第一ADPLL和所述第二ADPLL，用于根据所述第一载波和所述第二载波的组合信息，对所述第一ADPLL或者所述第二ADPLL进行配置。关于杂散的频率的配置可以参考上述实施例。
进一步地，所述第一ADPLL或所述第二ADPLL还包括一信号产生电路，所述信号产生电路耦合至所述配置电路，所述信号产生电路用于根据所述配置电路的配置的杂散的频率，消除所述杂散。关于信号产生电路如何进行杂散的消除可以参考上述实施例。
应用上述信号产生电路后，片上DCO可以并排平行放置且间距可以小于1mm，或者在芯片顶层进行布局布线时优先优化其它电路，而不需要受限于DCO之间的牵引杂散，使得芯片的顶层布局更加灵活。
本申请提供了一种多通道多载波收发机，多个锁相环在版图上可以并排平行放置，不受限于锁相环的环路带宽，并且可以节约面积开销，而自身引入的面积代价很小。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，该单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。所显示或讨论的相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行该计算机程序指令时，全部或部分地产生按照本申请实施例的流程或功能。该计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。该计算机指令可以存储在计算机可读存储介质中，或者通过该计算机可读存储介质进行传输。该计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(digital subscriber line，DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。该计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。该可用介质可以是只读存储器(read-only memory，ROM)，或随机存储存储器(random access memory，RAM)，或磁性介质，例如，软盘、硬盘、磁带、磁碟、或光介质，例如，数字通用光盘(digital versatile disc，DVD)、或者半导体介质，例如，固态硬盘(solid state disk，SSD)等。

Claims (14)

  1. 一种多通道多载波收发机，其特征在于，包括：
    第一通道，用于传输第一载波；
    第二通道，用于传输第二载波；
    第一全数字锁相环ADPLL，耦合至所述第一通道，用于为所述第一通道提供本振信号；
    第二ADPLL，耦合至所述第二通道，用于为所述第二通道提供本振信号；
    配置电路，分别耦合至所述第一ADPLL和所述第二ADPLL，用于根据所述第一载波和所述第二载波的组合信息，对所述第一ADPLL或者所述第二ADPLL进行配置。
  2. 根据权利要求1所述的多通道多载波收发机，其特征在于，所述第一ADPLL或所述第二ADPLL还包括信号产生电路，所述信号产生电路耦合至所述配置电路，所述信号产生电路用于根据所述配置电路配置的杂散的频率，消除所述杂散。
  3. 根据权利要求2所述的多通道多载波收发机，其特征在于，所述配置电路具体用于配置所述杂散的频率为第一频率与第二频率的差值的绝对值，其中，所述第一频率为所述第一载波的频率，所述第二频率为所述第二载波的频率。
  4. 根据权利要求3所述的多通道多载波收发机，其特征在于，配置的所述杂散的频率Fspur_A_B＝Abs(Flo_A*Div_A-Flo_B*Div_B)，其中，Flo_A为所述第一载波的频点，Div_A为与所述第一ADPLL连接的本地振荡器的除率，Flo_A*Div_A为所述第一频率，Flo_B为所述第二载波的频点，Div_B为与所述第二ADPLL连接的本地振荡器的除率，Flo_B*Div_B为所述第二频率。
  5. 根据权利要求2～4任一项所述的多通道多载波收发机，其特征在于，所述信号产生电路包括相互连接的单音复信号产生电路、自适应算法电路、环路相位补偿电路、抵消信号产生电路和杂散抵消电路；所述单音复信号产生电路耦合至所述配置电路；
    所述单音复信号产生电路用于根据所述配置电路配置的所述杂散的频率，产生单音复信号，所述单音复信号的频率与所述杂散的频率相同；
    所述自适应算法电路用于根据所述单音复信号，对所述杂散进行自适应收敛，得到收敛后的信号；
    所述环路相位补偿电路用于对所述单音复信号和所述收敛后的信号进行相位补偿，得到补偿后的信号；
    所述抵消信号产生电路用于根据所述收敛后的信号、以及所述补偿后的信号，生成所述杂散抵消信号；
    所述杂散抵消电路用于采用所述杂散抵消信号抵消所述信号中的杂散。
  6. 根据权利要求5所的多通道多载波收发机，其特征在于，所述配置电路用于配置多个杂散的频率，所述配置电路与多个所述信号产生电路并行连接；
    所述多个并行连接的信号产生电路用于分别根据每个信号产生电路中的单音复信号产生电路产生的单音复信号，同时对多个杂散进行消除。
  7. 根据权利要求2～5任一项所的多通道多载波收发机，其特征在于，所述配置电路用于配置多个杂散的频率，所述配置电路与多个所述信号产生电路串行连接；
    所述多个串行连接的信号产生电路用于根据每个信号产生电路中的单音复信号产生电路产生的单音复信号，依次对所述多个杂散进行消除。
  8. 一种多通道多载波收发机，其特征在于，包括：
    第一通道，用于传输第一载波；
    第二通道，用于传输第二载波；
    第一全数字锁相环ADPLL，耦合至所述第一通道，用于为所述第一通道提供本振信号；
    第二ADPLL，耦合至所述第二通道，用于为所述第二通道提供本振信号；
    所述第一ADPLL和第二ADPLL在版图上并排平行放置。
  9. 根据权利要求8所述的多通道多载波收发机，其特征在于，所述第一ADPLL的电感与第二ADPLL的电感相邻。
  10. 根据权利要求8或9所述的多通道多载波收发机，其特征在于，所述收发机还包括一配置电路，分别耦合至所述第一ADPLL和所述第二ADPLL，用于根据所述第一载波和所述第二载波的组合信息，对所述第一ADPLL或者所述第二ADPLL进行配置。
  11. 根据权利要求10所述的多通道多载波收发机，其特征在于，所述第一ADPLL或所述第二ADPLL还包括一信号产生电路，所述信号产生电路耦合至所述配置电路，所述信号产生电路用于根据所述配置电路的配置的杂散的频率，消除所述杂散。
  12. 根据权利要求11所述的多通道多载波收发机，其特征在于，所述配置电路具体用于配置所述杂散的频率为第一频率与第二频率的差值的绝对值，其中，所述第一频率为所述第一载波的频率，所述第二频率为所述第二载波的频率。
  13. 根据权利要求12所述的多通道多载波收发机，其特征在于，配置的所述杂散的频率Fspur_A_B＝Abs(Flo_A*Div_A-Flo_B*Div_B)，其中，Flo_A为所述第一载波的频点，Div_A为与所述第一ADPLL连接的本地振荡器的除率，Flo_A*Div_A为所述第一频率，Flo_B为所述第二载波的频点，Div_B为与所述第二ADPLL连接的本地振荡器的除率，Flo_B*Div_B为所述第二频率。
  14. 根据权利要求11～13任一项所述的多通道多载波收发机，其特征在于，所述信号产生电路包括相互连接的单音复信号产生电路、自适应算法电路、环路相位补偿电路、抵消信号产生电路和杂散抵消电路；所述单音复信号产生电路耦合至所述配置电路；
    所述单音复信号产生电路用于根据所述配置电路配置的所述杂散的频率，产生单音复信号，所述单音复信号的频率与所述杂散的频率相同；
    所述自适应算法电路用于根据所述单音复信号，对所述杂散进行自适应收敛，得到收敛后的信号；
    所述环路相位补偿电路用于对所述单音复信号和所述收敛后的信号进行相位补偿，得到补偿后的信号；
    所述抵消信号产生电路用于根据所述收敛后的信号、以及所述补偿后的信号，生成所述杂散抵消信号；
    所述杂散抵消电路用于采用所述杂散抵消信号抵消所述信号中的杂散。
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