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WO2019131546A1 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

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Publication number
WO2019131546A1
WO2019131546A1 PCT/JP2018/047351 JP2018047351W WO2019131546A1 WO 2019131546 A1 WO2019131546 A1 WO 2019131546A1 JP 2018047351 W JP2018047351 W JP 2018047351W WO 2019131546 A1 WO2019131546 A1 WO 2019131546A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
nitride semiconductor
semiconductor device
gate
impurity
Prior art date
Application number
PCT/JP2018/047351
Other languages
English (en)
French (fr)
Inventor
範和 伊藤
岳利 田中
健 中原
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to CN201880084650.5A priority Critical patent/CN111527592A/zh
Priority to DE112018006715.7T priority patent/DE112018006715B4/de
Priority to JP2019561669A priority patent/JP7194120B2/ja
Priority to US16/958,090 priority patent/US11393905B2/en
Publication of WO2019131546A1 publication Critical patent/WO2019131546A1/ja
Priority to US17/805,787 priority patent/US20220302262A1/en

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    • H10D86/01—Manufacture or treatment
    • H10D86/03—Manufacture or treatment wherein the substrate comprises sapphire, e.g. silicon-on-sapphire [SOS]

Definitions

  • the present invention relates to a nitride semiconductor device.
  • Patent Document 1 is formed on a support substrate, a buffer layer on the support substrate, an electron transit layer on the buffer layer, an electron supply layer on the electron transit layer, and an electron supply layer to reach the electron transit layer
  • a gate recess, an insulating film formed on the wall surface of the gate recess and the electron supply layer, a gate electrode embedded on the insulating film, and an electron supply layer are formed in ohmic contact with each other, and two-dimensional via the electron supply layer A HEMT is disclosed that includes a source electrode and a drain electrode electrically connected to an electron gas layer.
  • the gate threshold voltage is not too low in order to achieve reliable normally-off operation.
  • C (carbon) and Fe (iron) are mentioned as an acceptor which can be used for a GaN system device.
  • C and Fe form deep levels in the GaN layer, they are not highly responsive to the gate voltage, and may cause threshold shift (Vth shift) or current collapse.
  • An embodiment of the present invention provides a nitride semiconductor device capable of achieving a relatively high gate threshold voltage and achieving good normally-off operation, as well as achieving good response to gate voltage.
  • One embodiment of the invention consists of Al 1-x Ga x N ( 0 ⁇ X ⁇ 1) based material, the depth of the acceptor level of the valence band (E T -E V) is more than 0.3eV
  • a nitride semiconductor device including a gate electrode disposed on a traveling layer, and a source electrode and a drain electrode disposed so as to sandwich the gate electrode and electrically connected to the electron supply layer.
  • FIG. 1 is a schematic plan view of a nitride semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic plan view showing the internal structure of the nitride semiconductor device of FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG.
  • FIG. 4 is a view schematically showing a layer configuration of the semiconductor multilayer structure of FIG.
  • FIG. 5 is a graph showing the relationship between the depth of the Fermi level (E F -E V ) from the valence band of the semiconductor and the hole concentration.
  • FIG. 6 is a graph showing the relationship between the depth (E T -E V ) of the acceptor level from the valence band and the hole emission time.
  • FIG. 1 is a schematic plan view of a nitride semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a schematic plan view showing the internal structure of the nitride semiconductor device of FIG.
  • FIG. 3 is a cross
  • FIG. 7 is a diagram showing a time constant from the acceptor level formed by C to the release of holes when a voltage is applied.
  • FIG. 8 is a diagram showing a time constant from the acceptor level formed by Zn to the release of holes when a voltage is applied.
  • FIG. 9 is a diagram for explaining the controllability of the doping amount of Zn.
  • FIG. 10 is a diagram showing a concentration profile at the interface between the impurity doped region and the undoped region.
  • FIG. 11 is a schematic cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.
  • FIG. 12 is a view schematically showing a layer configuration of the semiconductor multilayer structure of FIG.
  • FIG. 13 is a graph showing gate voltage-drain voltage characteristics of the HEMT.
  • FIG. 14 is a diagram showing the relationship between the Zn concentration and C concentration and the gate threshold voltage (Vth).
  • FIG. 15 is a schematic cross-sectional view of a nitride semiconductor device according to another embodiment of the present invention.
  • FIG. 16 is a graph showing the relationship between the film thickness of each of GaN (Zn) and GaN (Mg) and the drain current.
  • FIG. 17 is a graph showing the relationship between the impurity concentration of GaN (Zn) and GaN (Mg) and the drain current.
  • FIG. 18 is a graph showing the relationship between the film thickness of each of GaN (Zn) and GaN (Mg) and the mutual inductance (gm).
  • FIG. 19 is a graph showing the relationship between the impurity concentration of GaN (Zn) and GaN (Mg) and the drain current.
  • FIG. 20 is a graph showing the relationship between the film thickness of each of GaN (Zn) and GaN (Mg) and the gate leak current.
  • FIG. 21 is a graph showing the relation between the impurity concentration of GaN (Zn) and GaN (Mg) and the gate leak current.
  • FIG. 22 is a diagram showing the rising behavior when Zn and Mg are doped into GaN.
  • FIG. 23 is a view showing a doping profile when Zn is doped to GaN.
  • FIG. 24 is a diagram showing the results of TDDB measurement of a Zn-doped HEMT.
  • FIG. 25 is a diagram showing the relationship between gate current and breakdown time (only Zn).
  • FIG. 26 is a diagram showing the relation between gate current and breakdown time (comparison of Zn and Mg).
  • FIG. 27 is a diagram showing Id-Vg characteristics of the Mg-doped HEMT.
  • FIG. 28 is a diagram showing Id-Vg characteristics of the Mg-doped HEMT.
  • FIG. 29 is a diagram showing Id-Vg characteristics of the Mg-doped HEMT.
  • FIG. 30 is a diagram showing Id-Vg characteristics of the Mg-doped HEMT.
  • FIG. 31 is a diagram showing Id-Vg characteristics of the Zn-doped HEMT.
  • FIG. 32 is a diagram showing Id-Vg characteristics of the Zn-doped HEMT.
  • FIG. 33 is a diagram showing Id-Vg characteristics of a Zn-doped HEMT.
  • FIG. 34 is a diagram showing Id-Vg characteristics of a Zn-doped HEMT.
  • FIG. 35 is a diagram showing the relationship between the Zn concentration and the gate threshold voltage.
  • FIG. 36 is a diagram showing the relationship between the film thickness of GaN (Zn) and the gate threshold voltage.
  • FIG. 37 is a diagram showing Vg-Ron characteristics of each of Zn-doped HEMT and Mg-doped HEMT.
  • FIG. 38 is a view showing the relationship between the film thickness of GaN (Zn) and the gate applied voltage.
  • FIG. 1 is a schematic plan view of a nitride semiconductor device 1 according to an embodiment of the present invention.
  • FIG. 2 is a schematic plan view showing the internal structure of nitride semiconductor device 1 of FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG.
  • FIG. 4 is a view schematically showing a layer configuration of the semiconductor multilayer structure 5 of FIG. In FIG. 4, the surface insulating film 21 is omitted.
  • the nitride semiconductor device 1 may be a chip formed in a rectangular shape in plan view as shown in FIG.
  • the nitride semiconductor device 1 is formed in a square shape in plan view, and, for example, the first side 11, the second side 12, the third side 13, and the fourth side 14 continuously in the clockwise direction. have.
  • the length L1 of the first side 11 and the third side 13 of the nitride semiconductor device 1 is, for example, 0.5 mm to 10 mm, and the length L2 of the second side 12 and the fourth side 14 is, for example, 0.1. It may be 5 mm to 10 mm.
  • An active region 44 is formed substantially at the center of the nitride semiconductor device 1.
  • the units are parallel to each other, with a set of the gate electrode 34 and the source electrode 38 and the drain electrode 39 arranged to sandwich the gate electrode 34 from both sides as one unit. It has a structure arranged side by side.
  • Gate electrode 34 includes a plurality of electrode portions 46 extending in the X direction in parallel to each other, and two base portions 47 connecting corresponding ends of the plurality of electrode portions 46, respectively.
  • the source electrode 38 (S), the electrode portion 46 (G) of the gate electrode 34 and the drain electrode 39 (D) are periodically arranged in the Y direction in the order of DGSGDGS.
  • an element structure is configured by sandwiching the electrode portion 46 (G) of the gate electrode 34 with the source electrode 38 (S) and the drain electrode 39 (D).
  • the surface region on the semiconductor multilayer structure 5 is composed of an active region 44 including the element structure and a nonactive region 45 other than the active region 44.
  • reference numeral 48 denotes an isolation line which is a boundary between the active region 44 and the nonactive region 45.
  • the base portions 47 of the gate electrodes 34 respectively connect corresponding end portions of the plurality of electrode portions 46 in the non-active region 45.
  • the active region 44 is formed in a rectangular shape in plan view having a width substantially equal to the length L1 of the first side 11 in this embodiment.
  • a source electrode film 15, a gate electrode film 16 and a drain electrode film 17 are disposed as electrodes drawn from the source electrode 38, the drain electrode 39 and the gate electrode 34 of each unit in the active region 44.
  • a metal film such as an Al film can be applied.
  • the source electrode film 15, the gate electrode film 16, and the drain electrode film 17 may be referred to as a source metal, a gate metal, and a drain metal, respectively, based on the constituent materials. It may be referred to as an electrode, a gate electrode and a drain electrode.
  • the source electrode film 15 is disposed on the third side 13 side with respect to the active region 44.
  • the source electrode film 15 is formed in a rectangular shape in plan view having a width smaller than that of the active region 44.
  • a region 20 formed of a step formed by the difference in width between the active region 44 and the source electrode film 15 is formed.
  • the region 20 may be formed at the intersection of the first side 11 and the second side 12 of the nitride semiconductor device 1 as shown in FIG.
  • Gate electrode film 16 is formed in a region 20 formed by a step between active region 44 and source electrode film 15 (in this embodiment, a crossing portion between first side 11 and second side 12 of nitride semiconductor device 1). It is arrange
  • the drain electrode film 17 is disposed between the active region 44 and the third side 13 of the nitride semiconductor device 1 and has a rectangular shape in a plan view having a width substantially equal to the length L1 of the first side 11. It is formed. That is, the drain electrode film 17 may be formed in a rectangular shape elongated in the direction along the first side 11 and the third side 13.
  • the source electrode film 15, the gate electrode film 16 and the drain electrode film 17 are covered with the surface insulating film 21.
  • SiN or the like can be applied as the surface insulating film 21.
  • openings 25, 26 and 27 are formed to expose a part of the source electrode film 15, the gate electrode film 16 and the drain electrode film 17 as the source pad 22, the gate pad 23 and the drain pad 24 respectively. It is done.
  • the source pad 22 is formed, for example, in the vicinity of the first side 11 of the nitride semiconductor device 1 in a substantially elliptical shape along the first side 11. As shown in FIG. 1, the substantially elliptical source pad 22 has a pair of straight lines facing each other along the first side 11 in the direction intersecting the first side 11 and each end of the pair of sides. It may have a shape including a semicircle connecting the two.
  • the gate pad 23 is disposed along the first side 11 of the nitride semiconductor device 1 at a distance from the source pad 22. That is, the source pad 22 and the gate pad 23 may be arranged side by side along the first side 11 of the nitride semiconductor device 1. Further, the shape of the gate pad 23 may be a substantially elliptical shape along the first side 11 as in the case of the source pad 22.
  • the drain pad 24 is formed in, for example, a substantially elliptical shape along the third side 13 near the third side 13 of the nitride semiconductor device 1.
  • the substantially elliptical drain pad 24 has a pair of straight lines facing each other along the third side 13 in the direction intersecting the third side 13 and each end of the pair of sides. It may have a shape including a semicircle connecting the two.
  • the length of the pair of straight lines may be substantially equal to the length L1 of the first side 11 of the nitride semiconductor device 1.
  • the drain pad 24 may face both the source pad 22 and the gate pad 23 in the direction intersecting the first side 11.
  • the nitride semiconductor device 1 includes the first surface 2 and the substrate 4 having the second surface 3 opposite to the first surface 2, and the substrate 4. And a semiconductor multilayer structure 5 formed on the first surface 2.
  • an insulating substrate such as a sapphire substrate, a semiconductor substrate such as a Si substrate, a SiC substrate, or a GaN substrate can be used.
  • the thickness of the substrate 4 may be, for example, 400 ⁇ m to 1000 ⁇ m.
  • the first surface 2 and the second surface 3 of the substrate 4 may be referred to as the front surface and the back surface of the substrate 4 respectively.
  • the second surface 3 of the substrate 4 may be an exposed surface on which a structure such as an electrode or a semiconductor multilayer structure is not formed.
  • the semiconductor multilayer structure 5 is a multilayer structure composed of a plurality of semiconductor layers having different compositions.
  • the semiconductor multilayer structure 5 includes the buffer layer 6, the first impurity layer 7, the electron transit layer 8, the electron supply layer 9, and the cap layer 10 in order from the side closer to the first surface 2 of the substrate 4.
  • These layers 6 to 10 may be formed by epitaxially growing the raw material on the first surface 2 of the substrate 4.
  • the buffer layer 6 is not particularly limited as long as it can alleviate the lattice mismatch of the electron transit layer 8 with the substrate 4, for example.
  • the buffer layer 6 may be an AlGaN layer, or a superlattice structure in which an AlN layer and a GaN layer are repeatedly stacked.
  • the layer may be included.
  • the thickness of buffer layer 6 may be, for example, 0.1 ⁇ m to 2 ⁇ m.
  • the first impurity layer 7 contains Zn at a concentration one digit or more larger than C.
  • This difference in concentration means that, for example, Zn was intentionally doped as an impurity of the first impurity layer 7 in the crystal growth process of the first impurity layer 7, while C was unintentionally mixed in the crystal growth process. caused by. Therefore, although C can function as an acceptor in GaN, it does not function as an acceptor in the first impurity layer 7 based on the above concentration difference.
  • the thickness of the first impurity layer 7 may be, for example, 0.5 ⁇ m to 5 ⁇ m.
  • the first impurity layer 7 may have a function of alleviating lattice mismatch of the electron transit layer 8 with the substrate 4, and in this case, between the buffer layer 6 in contact with the substrate 4 and the electron transit layer 8. May be referred to as a second buffer layer of
  • an undoped nitride semiconductor can be applied, and specifically, a layer made of an undoped Al 1-x Ga x N (0 ⁇ X ⁇ 1) based material may be used.
  • the undoped nitride semiconductor layer means, for example, a semiconductor layer which is intentionally formed without being doped with an impurity in the crystal growth process of the electron transit layer 8, as in C of the first impurity layer 7 described above.
  • some other element may be unintentionally mixed.
  • Zn contained in the first impurity layer 7 in contact with the electron transit layer 8 may be contained in a region near the first impurity layer 7 in the electron transit layer 8.
  • the concentration of Zn in the electron transit layer 8 is 0.05 ⁇ m or less on the electron transit layer 8 side from the interface 28 between the first impurity layer 7 and the electron transit layer 8 with respect to the Zn concentration of the first impurity layer 7 It may be reduced by an order of magnitude in thickness.
  • the Zn concentration at the interface 28 is 5 ⁇ 10 17 cm ⁇ 3
  • the Zn concentration at a depth of 0.05 ⁇ m from the interface 28 to the electron traveling layer 8 side is 5 ⁇ 10 16 cm ⁇ 3 or less It may be.
  • the thickness of the electron transit layer 8 is, for example, 0.3 ⁇ m or less, and may be 0.01 ⁇ m or more.
  • the electron transit layer 8 is a layer in which a two-dimensional electron gas 29 described later is formed and a channel of the nitride semiconductor device 1 is formed, and may be referred to as a channel layer.
  • the electron supply layer 9 for example, applying a layer of the electron transit layer 8 and the Al composition of different Al 1-x Ga x N ( 0 ⁇ X ⁇ 1) based material.
  • the electron transit layer 8 may be a GaN layer
  • the electron supply layer 9 may be an AlN layer.
  • the thickness of the electron supply layer 9 can be, for example, the electron supply layer 9 is a 1 nm ⁇ 5 nm if AlN, the electron supply layer 9 Al 1-x Ga x N ( 0 ⁇ X ⁇ 1) And may be 10 nm to 100 nm.
  • the electron supply layer 9 may be referred to as a barrier layer.
  • the electron transit layer 8 and the electron supply layer 9 are made of nitride semiconductors different in Al composition, and lattice mismatch occurs between them. Then, due to the polarization caused by the lattice mismatch, a position close to the interface between the electron transit layer 8 and the electron supply layer 9 (for example, a position at a distance of about several ⁇ from the interface) The two-dimensional electron gas 29 is spreading.
  • the cap layer 10 is formed, for example, on the electron supply layer 9 in order to suppress the oxidation of the electron supply layer 9, and may be made of a nitride semiconductor layer having a composition not containing Al.
  • cap layer 10 may be comprised of a GaN layer.
  • the thickness of the cap layer 10 may be, for example, 0.5 nm to 10 nm.
  • the semiconductor multilayer structure 5 is formed with a recess 30 which is dug from the surface toward the electron transit layer 8.
  • the recess 30 has a wall surface 31 straddling the cap layer 10 and the electron supply layer 9, and a bottom surface 32 formed of the electron transit layer 8. Since there is no interface between the electron supply layer 9 and the electron transit layer 8 in the recess 30, the two-dimensional electron gas 29 has its distribution region divided at the recess 30 as a boundary. Thereby, the normally off operation of the nitride semiconductor device 1 is achieved.
  • the insulating layer 33 is formed to cover the wall surface 31 and the bottom surface 32 of the recess 30, and the gate electrode 34 is formed on the insulating layer 33.
  • the gate electrode 34 is disposed to face the electron transit layer 8 exposed as the bottom surface 32 of the recess 30. A part of the gate electrode 34 is exposed as the above-mentioned gate electrode film 16 at a position not shown.
  • the gate electrode 34 is disposed to be biased toward the drain electrode 39 (described later) with respect to the recess 30, thereby providing an asymmetric structure in which the gate-drain distance is longer than the gate-source distance. There is.
  • This asymmetric structure reduces the high electric field generated between the gate and the drain and contributes to the improvement of the withstand voltage.
  • the insulating layer 33 SiN or the like can be applied as the insulating layer 33, and TiN or the like can be applied as the gate electrode 34, for example.
  • the thickness of insulating layer 33 may be, for example, 10 nm to 100 nm, and the thickness of gate electrode 34 may be, for example, 50 nm to 200 nm.
  • the insulating layer 33 may be referred to as a gate insulating film.
  • a second insulating layer 35 is formed on the semiconductor multilayer structure 5 so as to cover the gate electrode 34.
  • SiO 2 or the like can be applied as the second insulating layer 35.
  • the thickness of the second insulating layer 35 may be, for example, 500 nm to 3 ⁇ m.
  • the second insulating layer 35 may be referred to as an interlayer insulating film.
  • a source contact hole 36 and a drain contact hole 37 which penetrate the second insulating layer 35, the insulating layer 33 and the cap layer 10 and reach the electron supply layer 9 are formed.
  • the source electrode 38 and the drain electrode 39 are embedded in the source contact hole 36 and the drain contact hole 37, respectively.
  • the source electrode 38 may have, for example, a lower layer 40 in ohmic contact with the electron supply layer 9 and an upper layer 41 stacked on the lower layer 40.
  • the lower layer 40 may be Ti
  • the upper layer 41 may be an Al layer.
  • the interface between the upper layer 41 and the lower layer 40 is located midway in the depth direction of the source contact hole 36. In the upper layer 41, a portion outside the source contact hole 36 is exposed as the above-described source electrode film 15.
  • the drain electrode 39 may have, for example, a lower layer 42 in ohmic contact with the electron supply layer 9 and an upper layer 43 stacked on the lower layer 42.
  • the lower layer 42 may be Ti
  • the upper layer 43 may be an Al layer.
  • the interface between the upper layer 43 and the lower layer 42 is located in the middle of the drain contact hole 37 in the depth direction. In the upper layer 43, the portion outside the drain contact hole 37 is exposed as the above-described drain electrode film 17.
  • FIG. 5 is a graph showing the relationship between the depth of the Fermi level (E F -E V ) from the valence band of the semiconductor and the hole concentration.
  • FIG. 6 is a graph showing the relationship between the depth (E T -E V ) of the acceptor level from the valence band and the hole emission time.
  • FIG. 7 is a diagram showing a time constant from the acceptor level formed by C to the release of holes when a voltage is applied.
  • FIG. 8 is a diagram showing a time constant from the acceptor level formed by Zn to the release of holes when a voltage is applied.
  • the depth (E T ⁇ E V ) of the acceptor level from the valence band is at least 0.3 eV and less than 0.6 eV. It contains an impurity (for example, Zn).
  • the hole concentration is 1 ⁇ 10 15 cm when E F -E V is less than 0.3 eV. As a result of exceeding -3 , insulation is not sufficient.
  • the hole concentration of the first impurity layer 7 becomes about 1 ⁇ 10 16 cm ⁇ 3. .
  • the hole concentration can be suppressed to 1 ⁇ 10 15 cm ⁇ 3 or less, and the insulating property can be improved ( Since the resistance can be made high), the leak current from the electron transit layer 8 to the substrate 4 can be suppressed. That is, since the first impurity layer 7 can be made to have a high resistance, the leak current can be suppressed without increasing the thickness of the semiconductor multilayer structure 5.
  • the hole emission time may exceed 1 s (1 ⁇ 10 0 s) is there.
  • the hole release time can be calculated based on the time until the current value is stabilized when the nitride semiconductor structure shown in FIGS. 7 and 8 is made conductive. For example, as shown in FIG.
  • the threshold shift is, for example, the fluctuation of the threshold Vth which occurs when a gate voltage or a drain voltage is applied. If the threshold shift is small, the semiconductor device operates as a semiconductor device. Is stable.
  • the AlGaN layer concerned was 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3. It has been found that the Zn concentration can be adjusted well in the range of That is, since the Al 1-x Ga x N ( 0 ⁇ X ⁇ 1) system the doping amount of Zn with respect to the first impurity layer 7 made of a material can be well controlled, the design breakdown voltage or the like of the nitride semiconductor device 1 The doping amount of Zn can be easily adjusted according to the characteristics.
  • the concentration profile of Zn as an impurity is steeper at the interface between the doped region and the undoped region (during impurity supply off) than Mg, for example.
  • Mg has a thickness of about 0.15 ⁇ m because the concentration decreases by an order of magnitude after the supply is turned off (in FIG. 10, it decreases from 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 ). (Depth) is necessary.
  • the concentration decreases by one digit after the supply is turned off (in FIG. 10, it decreases from 3 ⁇ 10 19 cm ⁇ 3 to 3 ⁇ 10 18 cm ⁇ 3 , or 1 ⁇ 10 17 from cm -3 to 1 ⁇ reduced to 10 16 cm -3) for a sufficient thickness of about 0.02 [mu] m (depth). Therefore, the impurity characteristics of the semiconductor layer formed on the first impurity layer 7 are hardly affected.
  • an undoped nitride semiconductor layer which does not intentionally contain an impurity can be favorably formed on the nitride semiconductor layer having the same composition as the first impurity layer 7.
  • the nitride semiconductor device 50 of FIG. 11 and 12 Al 1-x Ga x N formed on the electron transit layer 8 made of (0 ⁇ X ⁇ 1) based material, an acceptor level of the valence band
  • the second impurity layer 51 As an impurity contained in the 2nd impurity layer 51, Zn etc. are applicable like the 1st impurity layer 7, for example.
  • the second impurity layer 51 contains Zn, its concentration may be, for example, 5 ⁇ 10 17 cm ⁇ 3 to 5 ⁇ 10 19 cm ⁇ 3 .
  • the thickness of the second impurity layer 51 may be, for example, 60 nm to 100 nm.
  • the contact layer 52 for example, a layer made of an undoped Al 1-x Ga x N (0 ⁇ X ⁇ 1) based material can be applied, and for example, an undoped GaN layer or an undoped AlGaN layer may be used. Further, the Zn concentration of the contact layer 52 may be 5 ⁇ 10 16 cm ⁇ 3 or less. Also, the thickness of the contact layer 52 may be, for example, 10 nm or less.
  • nitride semiconductor device 50 includes, as a part of semiconductor multilayer structure 5, mesa multilayer portion 54 having wall surface 53 straddling contact layer 52 and second impurity layer 51, and electron supply layer 9 is mesa multilayer portion 54.
  • the source electrode 38 and the drain electrode 39 are connected to the extending portions 55, 55, respectively.
  • the gate electrode 34 is directly bonded to the contact layer 52 without an insulating film.
  • the contact layer 52 is formed in contact with the second impurity layer 51, but the steepness of the concentration profile of Zn shown in FIG. Therefore, since the contact layer 52 can be favorably formed as an undoped layer, the gate electrode 34 can be well in Schottky junction with the contact layer 52. As a result, a Schottky barrier can be formed between the gate electrode 34 and the contact layer 52, so that the leak current to the gate electrode 34 can be reduced.
  • the first impurity layer 7 contains C at a concentration of 1 ⁇ 10 18 cm ⁇ 3 , 1 ⁇ 10 17 cm ⁇ 3 , 1 ⁇ 10 18 cm ⁇ 3 and The degree of change in gate threshold voltage was compared with the case of containing Zn at a concentration of 1 ⁇ 10 19 cm ⁇ 3 .
  • the gate threshold voltage could be increased as compared with the case of containing C regardless of the Zn concentration. Also, as shown in FIG. 14, as the Zn concentration increases, the gate threshold voltage also increases accordingly, but it is considered that convergence occurs at 1 ⁇ 10 19 cm ⁇ 3 .
  • the gate threshold voltage can be relatively high, the nitride semiconductor device 1 can achieve a good normally-off operation.
  • FIG. 15 is a schematic cross-sectional view of a nitride semiconductor device 60 according to another embodiment of the present invention.
  • the same reference numerals are attached to elements common to the constituent elements of nitride semiconductor device 1 of FIG. 3, and the description thereof is omitted.
  • the nitride semiconductor device 60 according to this embodiment is different from the nitride semiconductor device 1 in the arrangement of the gate electrode 34.
  • the gate electrode 34 is formed on the insulating layer 33 covering the inner surface of the concave portion 30 of the semiconductor multilayer structure 5.
  • the recess 30 is not formed in the semiconductor multilayer structure 5.
  • the cap layer 10 is not formed on the electron supply layer 9.
  • the gate layer 61 is formed on the electron supply layer 9, and the gate electrode 34 is formed on the gate layer 61.
  • the gate layer 61 is, for example, Al 1-x Ga x N (0 ⁇ X ⁇ 1) made of material, for example, may be a GaN layer. In this embodiment, the gate layer 61 contains Zn as an impurity.
  • the thickness of the gate layer 61 is, for example, 60 nm or more, preferably 60 nm to 165 nm, and more preferably 80 nm to 165 nm.
  • the Zn concentration of the gate layer 61 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more, and preferably 1 ⁇ 10 19 cm ⁇ 3 to 9 ⁇ 10 19 cm ⁇ 3 .
  • the positive polarization charge generated in the vicinity of the hetero interface with the electron transit layer 8 in the electron supply layer 9 is canceled by the spontaneous polarization generated in the gate layer 61, and as a result, directly below the gate electrode 34.
  • the two-dimensional electron gas 29 selectively disappears in the region of. Thereby, in the two-dimensional electron gas 29, the distribution region is divided at the boundary immediately below the gate electrode 34, and the normally-off operation of the nitride semiconductor device 60 is achieved.
  • each characteristic was measured using a nitride semiconductor device having a configuration different from nitride semiconductor device 60 in that buffer layer 6 and first impurity layer 7 were not provided. .
  • FIG. 16 is a graph showing the relationship between the film thickness of each of GaN (Zn) and GaN (Mg) and the drain current.
  • FIG. 17 is a graph showing the relationship between the impurity concentration of GaN (Zn) and GaN (Mg) and the drain current.
  • GaN (Zn) means a gate layer made of GaN containing only Zn as an impurity
  • GaN (Mg) means a gate layer made of GaN containing only Mg as an impurity (the same applies hereinafter) ). Note that, in both gate layers, a slight amount of impurity which is unintentionally mixed may be contained.
  • the drain current is stable regardless of the film thickness and the Zn concentration. For example, even if the thickness of the gate layer 61 is increased from 60 nm to 100 nm (see FIG. 16), the Zn concentration of the gate layer 61 is increased from 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 . There is almost no effect on the magnitude of the drain current (see FIG. 17).
  • the drain current decreases as the film thickness and the Mg concentration increase.
  • the thickness of the gate layer 61 is 80 nm and when the Mg concentration of the gate layer 61 is 1 ⁇ 10 20 cm ⁇ 3 , the drain current has a very small value. That is, it can be seen from FIG. 16 and FIG. 17 that when the gate layer 61 contains Mg, the device characteristics deteriorate with the increase of the film thickness and the Mg concentration.
  • FIG. 18 is a graph showing the relationship between the film thickness of each of GaN (Zn) and GaN (Mg) and the mutual inductance (gm).
  • FIG. 19 is a graph showing the relationship between the impurity concentration of GaN (Zn) and GaN (Mg) and the drain current.
  • the gate layer 61 contains Zn
  • the mutual inductance (gm) tends to decrease as the film thickness and Zn concentration increase, but the operation as a HEMT device was confirmed.
  • the film thickness of the gate layer 61 increases from 60 nm to 100 nm
  • the distance between the gate electrode 34 and the two-dimensional electron gas 29 increases and the mutual inductance (gm) tends to decrease.
  • the gate layer 61 contains Mg
  • the mutual inductance (gm) sharply decreases as the film thickness and the Mg concentration increase.
  • the thickness of the gate layer 61 is 80 nm
  • the Mg concentration of the gate layer 61 is 1 ⁇ 10 20 cm ⁇ 3
  • the mutual inductance (gm) is 0 and the operation as a HEMT device can not be confirmed.
  • FIG. 18 and FIG. 19 it can be seen that when the gate layer 61 contains Mg, the device characteristics deteriorate as the film thickness and the Mg concentration increase.
  • FIG. 20 is a graph showing the relationship between the film thickness of each of GaN (Zn) and GaN (Mg) and the gate leak current.
  • FIG. 21 is a graph showing the relation between the impurity concentration of GaN (Zn) and GaN (Mg) and the gate leak current.
  • the thickness of the gate layer 61 is smaller or larger than 60 nm at the boundary of 60 nm. An increase can be seen.
  • the influence of the increase and decrease of the Mg concentration of the gate layer 61 on the magnitude of the gate leak current can not be particularly confirmed as in the case of Zn. That is, it is understood from FIG. 20 that in order to reduce the gate leak current, it is preferable to adopt the gate layer 61 containing Zn and further to increase the film thickness of the gate layer 61.
  • Zn is superior in controllability of doping to GaN as compared with Mg.
  • Mg is not doped at a concentration according to the supply profile, and concentration variations occur.
  • Zn has a stable doping concentration substantially in accordance with the supply profile.
  • the doping profile shape substantially matches the supply profile shape. That is, Mg is more difficult to control the doping profile than Zn, due to the effect of the memory effect.
  • FIG. 24 is a diagram showing the results of TDDB measurement of a Zn-doped HEMT.
  • FIG. 25 is a diagram showing the relationship between gate current and breakdown time (only Zn).
  • FIG. 26 is a diagram showing the relation between gate current and breakdown time (comparison of Zn and Mg).
  • TDDB Time Dependent Dielectric Breakdown
  • FIGS. 27 to 30 show Id-Vg characteristics of the Mg-doped (with the Mg-containing gate layer 61) HEMT.
  • 31 to 34 are diagrams showing Id-Vg characteristics of a Zn-doped (with Zn-containing gate layer 61) HEMT.
  • the Id-Vg characteristics of the Mg-doped HEMT and the Zn-doped HEMT depended on the thickness of the gate layer 61 and the concentrations of Mg and Zn.
  • Vd 1.0 V
  • the film thickness of the gate layer 61 and the Mg and Zn concentrations are variables.
  • the gate threshold voltage Vth means a voltage when the drain current becomes 1.0 ⁇ 10 ⁇ 4 (A).
  • the gate threshold voltage Vth is 1.0 V or more, and the threshold is relatively high.
  • the drain current is not stable at all, and the function as a device is not almost fulfilled.
  • the gate leak current in the Zn-doped HEMT, can be relatively low, and the Id-Vg characteristic is also good. Furthermore, the gate threshold voltage Vth can be suppressed low (0.4 V or less in this evaluation) within the range in which the normally-off operation can be achieved. In particular, when the film thickness of the gate layer 61 is 60 nm or more, the reduction effect of the gate leakage current becomes high, and when the film thickness is 80 nm, the gate leakage current can be suppressed to a very low level.
  • FIG. 35 is a diagram showing the relationship between the Zn concentration and the gate threshold voltage.
  • FIG. 36 is a diagram showing the relationship between the film thickness of GaN (Zn) and the gate threshold voltage.
  • the gate threshold voltage Vth increases as the Zn concentration in the gate layer 61 increases.
  • the gate threshold voltage depends on the Zn concentration but does not depend on the film thickness of the gate layer 61.
  • FIG. 37 is a diagram showing Vg-Ron characteristics of each of Zn-doped HEMT and Mg-doped HEMT.
  • FIG. 38 is a view showing the relationship between the film thickness of GaN (Zn) and the gate applied voltage.
  • the film thickness of the gate layer 61 of the Zn-doped HEMT As described above, as the film thickness of the gate layer 61 of the Zn-doped HEMT is larger, the reduction effect of the gate leak current is more remarkable. On the other hand, it was examined whether the film thickness of the gate layer 61 did not affect the on-resistance.
  • drain voltage Vd 1 V
  • the on resistance of the Zn-doped HEMT decreases with the increase of the gate voltage regardless of the film thickness of the gate layer 61 and the Zn concentration, and converges to a substantially constant value.
  • the dependence of the gate voltage on the film thickness of the gate layer 61 was examined.
  • the correlation shown in FIG. 38 was obtained. From FIG. 38, it can be seen that as the thickness of the gate layer 61 increases, the gate voltage at which the on resistance Ron of 100 ohm can be obtained increases. For example, a GaN-HEMT in which the electron transit layer 8 is GaN is generally operated at a gate voltage of about 6V. Therefore, it is necessary to keep the on resistance at a gate voltage of 6 V or less to 100 ohms or less. From FIG. 38, it can be seen that if the film thickness of the gate layer 61 is 165 nm or less, the on resistance Ron of the HEMT can be suppressed to 100 ohm or less. Therefore, in combination with the results of FIGS. 31 to 34, the thickness of the gate layer 61 is preferably in the range of 60 nm to 165 nm.
  • the gate layer 61 containing Zn is provided as in the nitride semiconductor device 60 according to this embodiment, the gate leak current can be reduced, and a favorable normally-off operation can be achieved.
  • the on resistance Ron can be suppressed to a low level.
  • the effect of the introduction of the Zn-containing gate layer 61 has been described using the HEMT not including the first impurity layer 7. However, even if the first impurity layer 7 is provided, no problem occurs. Absent. Rather, by providing the first impurity layer 7, in addition to the effects of the introduction of the Zn-containing gate layer 61, the effects shown in FIGS. 1 to 14 can also be achieved.
  • a thickness of the gate layer is 60 nm to 165 nm.
  • a thickness of the gate layer is 80 nm or more.
  • Zn was mentioned as an example of the impurities contained in the first impurity layer 7 and the second impurity layer 51, but the depth of the acceptor level from the valence band (E T -E V No particular limitation is imposed on the impurity as long as the impurity has an impurity concentration of 0.3 eV or more and less than 0.6 eV.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

窒化物半導体装置は、Ａｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第１不純物を含有する第１不純物層と、前記第１不純物層上に形成された電子走行層と、前記電子走行層上に形成された電子供給層と、前記電子走行層上に配置されたゲート電極と、前記ゲート電極を挟むように配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含む。

Description

窒化物半導体装置
　本発明は、窒化物半導体装置に関する。
　たとえば、特許文献１は、支持基板と、支持基板上のバッファ層と、バッファ層上の電子走行層と、電子走行層上の電子供給層と、電子供給層に形成され、電子走行層に達するゲートリセスと、ゲートリセスの壁面および電子供給層上に形成された絶縁膜と、絶縁膜上に埋め込まれたゲート電極と、電子供給層にオーミック接触するように形成され、電子供給層を介して２次元電子ガス層と電気的に接続されたソース電極およびドレイン電極とを含む、ＨＥＭＴを開示している。
特開２０１４－２０７２８７号公報
　たとえば、ノーマリオフ型のＨＥＭＴデバイスにおいては、確実なノーマリオフ動作を達成するために、ゲートしきい値電圧は低すぎない方が好ましい。この点、ゲートしきい値電圧を高めるために、アクセプタとして機能する不純物を半導体層にドープすることが検討される。たとえば、ＧａＮ系デバイスに使用できるアクセプタとして、Ｃ（炭素）やＦｅ（鉄）が挙げられる。
　しかしながら、ＣやＦｅは、ＧａＮ層に深い準位を形成するため、ゲート電圧に対する応答性が高くなく、しきい値シフト（Ｖｔｈシフト）や電流コラプスの要因になる場合がある。
　本発明の一実施形態は、ゲートしきい値電圧を比較的高くでき良好なノーマリオフ動作を達成できると共に、ゲート電圧に対して良好な応答性を達成できる窒化物半導体装置を提供する。
　本発明の一実施形態は、Ａｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第１不純物を含有する第１不純物層と、前記第１不純物層上に形成された電子走行層と、前記電子走行層上に形成された電子供給層と、前記電子走行層上に配置されたゲート電極と、前記ゲート電極を挟むように配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含む、窒化物半導体装置を提供する。
図１は、本発明の一実施形態に係る窒化物半導体装置の模式的な平面図である。 図２は、図１の窒化物半導体装置の内部構造を示す模式的な平面図である。 図３は、図２のIII－III断面を示す図である。 図４は、図３の半導体積層構造の層構成を模式的に示す図である。 図５は、半導体の価電子帯からのフェルミ準位の深さ（ＥＦ－ＥＶ）とホール濃度との関係を示すグラフである。 図６は、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）とホール放出時間との関係を示すグラフである。 図７は、電圧が印加されたとき、Ｃが形成するアクセプタ準位から正孔が放出するまでの時定数を示す図である。 図８は、電圧が印加されたとき、Ｚｎが形成するアクセプタ準位から正孔が放出するまでの時定数を示す図である。 図９は、Ｚｎのドープ量の制御性を説明するための図である。 図１０は、不純物のドープ領域とアンドープ領域との界面部における濃度プロファイルを示す図である。 図１１は、本発明の他の実施形態に係る窒化物半導体装置の模式的な断面図である。 図１２は、図１１の半導体積層構造の層構成を模式的に示す図である。 図１３は、ＨＥＭＴのゲート電圧－ドレイン電圧特性を示す図である。 図１４は、Ｚｎ濃度およびＣ濃度とゲートしきい値電圧（Ｖｔｈ）との関係を示す図である。 図１５は、本発明の他の実施形態に係る窒化物半導体装置の模式的な断面図である。 図１６は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各膜厚とドレイン電流との関係とを示すグラフである。 図１７は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各不純物濃度とドレイン電流との関係とを示すグラフである。 図１８は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各膜厚と相互インダクタンス（ｇｍ）との関係とを示すグラフである。 図１９は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各不純物濃度とドレイン電流との関係とを示すグラフである。 図２０は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各膜厚とゲートリーク電流との関係とを示すグラフである。 図２１は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各不純物濃度とゲートリーク電流との関係とを示すグラフである。 図２２は、Ｚｎ，ＭｇをＧａＮにドーピングしたときの立ち上がり挙動を示す図である。 図２３は、ＺｎをＧａＮにドーピングしたときのドーピングプロファイルを示す図である。 図２４は、ＺｎドープＨＥＭＴのＴＤＤＢ測定の結果を示す図である。 図２５は、ゲート電流と破壊時間との関係を示す図である（Ｚｎのみ）。 図２６は、ゲート電流と破壊時間との関係を示す図である（ＺｎとＭｇとの比較）。 図２７は、ＭｇドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図２８は、ＭｇドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図２９は、ＭｇドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図３０は、ＭｇドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図３１は、ＺｎドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図３２は、ＺｎドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図３３は、ＺｎドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図３４は、ＺｎドープＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。 図３５は、Ｚｎ濃度とゲートしきい値電圧との関係を示す図である。 図３６は、ＧａＮ（Ｚｎ）の膜厚とゲートしきい値電圧との関係を示す図である。 図３７は、ＺｎドープＨＥＭＴおよびＭｇドープＨＥＭＴそれぞれのＶｇ－Ｒｏｎ特性を示す図である。 図３８は、ＧａＮ（Ｚｎ）の膜厚とゲート印加電圧との関係を示す図である。
　以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態に係る窒化物半導体装置１の模式的な平面図である。図２は、図１の窒化物半導体装置１の内部構造を示す模式的な平面図である。図３は、図２のIII－III断面を示す図である。図４は、図３の半導体積層構造５の層構成を模式的に示す図である。なお、図４では、表面絶縁膜２１を省略して示している。
　窒化物半導体装置１は、図１に示すように、平面視四角形状に形成されたチップであってもよい。この実施形態では、窒化物半導体装置１は、平面視正方形状に形成されており、たとえば、時計回りに連続して、第１辺１１、第２辺１２、第３辺１３および第４辺１４を有している。
　窒化物半導体装置１の第１辺１１および第３辺１３の長さＬ１は、たとえば、０．５ｍｍ～１０ｍｍであり、第２辺１２および第４辺１４の長さＬ２は、たとえば、０．５ｍｍ～１０ｍｍであってもよい。
　窒化物半導体装置１上の略中央部には、アクティブ領域４４が形成されている。アクティブ領域４４は、図２に示すように、ゲート電極３４と、ゲート電極３４を両側から挟むように配置されたソース電極３８およびドレイン電極３９とのセットを１ユニットとして、当該ユニットが互いに平行に並んで配列された構造を有している。
　より具体的には、ソース電極３８およびドレイン電極３９はＸ方向に延びている。ゲート電極３４は、互いに平行にＸ方向に延びた複数の電極部４６と、これらの複数の電極部４６の対応する端部どうしをそれぞれ連結する２つのベース部４７とを含む。
　図２の例では、ソース電極３８（Ｓ）、ゲート電極３４の電極部４６（Ｇ）およびドレイン電極３９（Ｄ）は、Ｙ方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース電極３８（Ｓ）およびドレイン電極３９（Ｄ）でゲート電極３４の電極部４６（Ｇ）を挟むことによって素子構造が構成されている。半導体積層構造５上の表面の領域は、当該素子構造を含むアクティブ領域４４と、アクティブ領域４４以外のノンアクティブ領域４５とからなる。図２Ａおよび図２Ｂにおいて、符号４８は、アクティブ領域４４とノンアクティブ領域４５との境界線である素子分離線（isolation line）を示している。ゲート電極３４のベース部４７は、ノンアクティブ領域４５において、複数の電極部４６の対応する端部どうしをそれぞれ連結している。
　アクティブ領域４４は、この実施形態では、第１辺１１の長さＬ１とほぼ同等の大きさの幅を有する平面視長方形状に形成されている。
　アクティブ領域４４の各ユニットのソース電極３８、ドレイン電極３９およびゲート電極３４から引き出された電極として、ソース電極膜１５、ゲート電極膜１６およびドレイン電極膜１７が配置されている。ソース電極膜１５、ゲート電極膜１６およびドレイン電極膜１７としては、たとえば、Ａｌ膜等の金属膜を適用できる。なお、ソース電極膜１５、ゲート電極膜１６およびドレイン電極膜１７は、それぞれ、構成材料に基づいて、ソースメタル、ゲートメタルおよびドレインメタルと称してもよいし、機能面に基づいて、単に、ソース電極、ゲート電極およびドレイン電極と称してもよい。
　ソース電極膜１５は、アクティブ領域４４に対して第３辺１３側に配置されている。この実施形態では、ソース電極膜１５は、アクティブ領域４４よりも狭い幅を有する平面視長方形状に形成されている。
　窒化物半導体装置１上の領域には、アクティブ領域４４とソース電極膜１５との幅の差によって形成された段差からなる領域２０が形成されている。領域２０は、図１に示すように、窒化物半導体装置１の第１辺１１と第２辺１２との交差部に形成されていてもよい。
　ゲート電極膜１６は、アクティブ領域４４とソース電極膜１５との段差によって形成された領域２０（この実施形態では、窒化物半導体装置１の第１辺１１と第２辺１２との交差部）に配置され、平面視四角形状に形成されている。
　ドレイン電極膜１７は、アクティブ領域４４と窒化物半導体装置１の第３辺１３との間に配置され、第１辺１１の長さＬ１とほぼ同等の大きさの幅を有する平面視長方形状に形成されている。つまり、ドレイン電極膜１７は、第１辺１１および第３辺１３に沿う方向に長手な長方形状に形成されていてもよい。
　そして、ソース電極膜１５、ゲート電極膜１６およびドレイン電極膜１７は、表面絶縁膜２１で覆われている。表面絶縁膜２１としては、たとえば、ＳｉＮ等を適用できる。表面絶縁膜２１には、ソース電極膜１５、ゲート電極膜１６およびドレイン電極膜１７の一部を、それぞれ、ソースパッド２２、ゲートパッド２３およびドレインパッド２４として露出させる開口２５，２６，２７が形成されている。
　ソースパッド２２は、たとえば、窒化物半導体装置１の第１辺１１の近傍に、第１辺１１に沿う略楕円形状に形成されている。略楕円形状のソースパッド２２は、図１に示すように、第１辺１１に沿い、第１辺１１に交差する方向に互いに対向する１対の直線と、当該１対の辺の各端部同士を繋ぐ半円とを含む形状であってもよい。
　ゲートパッド２３は、窒化物半導体装置１の第１辺１１に沿って、ソースパッド２２と間隔を空けて配置されている。つまり、窒化物半導体装置１の第１辺１１に沿って、ソースパッド２２およびゲートパッド２３が、並べて配置されていてもよい。また、ゲートパッド２３の形状としては、ソースパッド２２と同様に、第１辺１１に沿う略楕円形状であってもよい。
　ドレインパッド２４は、たとえば、窒化物半導体装置１の第３辺１３の近傍に、第３辺１３に沿う略楕円形状に形成されている。略楕円形状のドレインパッド２４は、図１に示すように、第３辺１３に沿い、第３辺１３に交差する方向に互いに対向する１対の直線と、当該１対の辺の各端部同士を繋ぐ半円とを含む形状であってもよい。この実施形態では、１対の直線の長さは、窒化物半導体装置１の第１辺１１の長さＬ１とほぼ同等の大きさであってもよい。この場合、ドレインパッド２４は、第１辺１１に交差する方向において、ソースパッド２２およびゲートパッド２３の両方に対向していてもよい。
　なお、ソースパッド２２、ゲートパッド２３およびドレインパッド２４の形状、配置、個数等について、上記の例はあくまでも一例であり、設計により適宜変更してもよい。
　次に、断面構造に関して、図３および図４に示すように、窒化物半導体装置１は、第１面２および第１面２の反対側の第２面３を有する基板４と、基板４の第１面２上に形成された半導体積層構造５とを含む。
　基板４としては、たとえば、サファイア基板等の絶縁性基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板等の半導体基板を適用できる。また、基板４の厚さは、たとえば、４００μｍ～１０００μｍであってもよい。なお、基板４の第１面２および第２面３は、それぞれ、基板４の表面および裏面と称してもよい。また、基板４の第２面３は、電極や半導体積層構造等の構造物が形成されていない露出面であってもよい。
　半導体積層構造５は、互いに異なる組成からなる複数の半導体層で構成された積層構造である。この実施形態では、半導体積層構造５は、基板４の第１面２に近い側から順に、バッファ層６、第１不純物層７、電子走行層８、電子供給層９およびキャップ層１０を含む。これらの層６～１０は、基板４の第１面２に、原料をエピタキシャル成長させることによって形成されていてもよい。
　バッファ層６としては、たとえば、基板４に対する電子走行層８の格子不整合を緩和できるものであれば特に制限されない。たとえば、基板４がＳｉ基板であり、電子走行層８がＧａＮ層である場合には、バッファ層６は、ＡｌＧａＮ層であってもよいし、ＡｌＮ層およびＧａＮ層を繰り返し積層した超格子構造を有する層であってもよい。また、バッファ層６の厚さは、たとえば、０．１μｍ～２μｍであってもよい。
　第１不純物層７は、Ａｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、たとえば、ＧａＮ層またはＡｌＧａＮ層であってもよい。また、第１不純物層７は、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第１不純物を含有している。このような不純物としては、たとえば、Ｚｎ等を適用できる。第１不純物層７がＺｎを含有する場合、その濃度は、たとえば、５×１０１７ｃｍ－３～５×１０１９ｃｍ－３であってもよい。一方、第１不純物層７は、たとえば、Ｃを５×１０１７ｃｍ－３未満の濃度で含有していてもよい。
　つまり、第１不純物層７は、Ｃに比べて１桁以上大きい濃度でＺｎを含有している。この濃度差は、たとえば、第１不純物層７の結晶成長過程において、Ｚｎを意図的に第１不純物層７の不純物としてドープする一方、Ｃは、当該結晶成長過程において意図せずに混入したことに起因する。したがって、ＧａＮにおいてアクセプタとして機能し得るＣであるが、上記の濃度差に基づき、第１不純物層７においてアクセプタとして機能するものではない。
　また、第１不純物層７の厚さは、たとえば、０．５μｍ～５μｍであってもよい。なお、第１不純物層７は、基板４に対する電子走行層８の格子不整合を緩和できる機能を有していてもよく、この場合、基板４に接するバッファ層６と電子走行層８との間の第２バッファ層と称してもよい。
　電子走行層８としては、たとえば、アンドープの窒化物半導体を適用でき、具体的には、アンドープのＡｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなる層であってもよい。アンドープの窒化物半導体層とは、たとえば、電子走行層８の結晶成長過程において、意図的に不純物がドープされずに形成された半導体層を意味し、前述の第１不純物層７のＣのように、電子走行層８を構成するＡｌ、ＧａおよびＮの他に、何種類かの別の元素が意図せずに混入していてもよい。
　たとえば、電子走行層８に接する第１不純物層７に含有されたＺｎが、電子走行層８における第１不純物層７の近傍領域に含有されていてもよい。この場合、電子走行層８におけるＺｎの濃度は、第１不純物層７のＺｎ濃度に対して、第１不純物層７と電子走行層８との界面２８から電子走行層８側に０．０５μｍ以下の厚さで１桁減少していてもよい。たとえば、界面２８におけるＺｎ濃度が５×１０１７ｃｍ－３である場合に、当該界面２８から電子走行層８側に０．０５μｍの深さ位置におけるＺｎ濃度が５×１０１６ｃｍ－３以下であってもよい。
　また、電子走行層８の厚さは、たとえば、０．３μｍ以下であり、０．０１μｍ以上であってもよい。なお、電子走行層８は、後述する二次元電子ガス２９が形成され、窒化物半導体装置１のチャネルが形成される層であるから、チャネル層と称してもよい。
　電子供給層９としては、たとえば、電子走行層８とＡｌ組成が異なるＡｌ１－ｘＧａｘＮ（０≦Ｘ＜１）系材料からなる層を適用できる。たとえば、電子走行層８がＧａＮ層であり、電子供給層９がＡｌＮ層であってもよい。また、電子供給層９の厚さは、たとえば、電子供給層９がＡｌＮであれば１ｎｍ～５ｎｍであってもよく、電子供給層９がＡｌ１－ｘＧａｘＮ（０＜Ｘ＜１）であれば１０ｎｍ～１００ｎｍであってもよい。なお、電子供給層９は、バリア層と称してもよい。
　このように、電子走行層８と電子供給層９とは、Ａｌ組成の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。そして、この格子不整合に起因する分極のために、電子走行層８と電子供給層９との界面に近い位置（たとえば界面から数Å程度の距離の位置）には、その分極に起因する二次元電子ガス２９が広がっている。
　キャップ層１０は、たとえば、電子供給層９の酸化を抑制するために電子供給層９上に形成されるものであり、Ａｌを含まない組成の窒化物半導体層からなっていてもよい。たとえば、キャップ層１０は、ＧａＮ層からなっていてもよい。また、キャップ層１０の厚さは、たとえば、０．５ｎｍ～１０ｎｍであってもよい。
　半導体積層構造５には、その表面から電子走行層８に向かって掘り込まれた凹部３０が形成されている。凹部３０は、キャップ層１０および電子供給層９に跨る壁面３１と、電子走行層８からなる底面３２とを有している。凹部３０において電子供給層９と電子走行層８の界面がないことから、二次元電子ガス２９は、この凹部３０を境界にして分布領域が分断されている。これにより、窒化物半導体装置１のノーマリオフ動作が達成されている。
　そして、凹部３０の壁面３１および底面３２を覆うように絶縁層３３が形成され、この絶縁層３３上にゲート電極３４が形成されている。ゲート電極３４は、凹部３０の底面３２として露出する電子走行層８に対向するように配置されている。このゲート電極３４の一部は、図示しない位置において、前述のゲート電極膜１６として露出している。
　また、ゲート電極３４は、凹部３０に対してドレイン電極３９（後述）寄りに偏って配置され、これにより、ゲート－ソース間距離よりもゲート－ドレイン間距離の方を長くした非対称構造となっている。この非対称構造は、ゲート－ドレイン間に生じる高電界を緩和して耐圧向上に寄与する。
　絶縁層３３としては、たとえば、ＳｉＮ等を適用でき、ゲート電極３４としては、たとえば、ＴｉＮ等を適用できる。また、絶縁層３３の厚さは、たとえば、１０ｎｍ～１００ｎｍであってもよく、ゲート電極３４の厚さは、たとえば、５０ｎｍ～２００ｎｍであってもよい。なお、絶縁層３３は、ゲート絶縁膜と称してもよい。
　半導体積層構造５上には、ゲート電極３４を覆うように第２絶縁層３５が形成されている。第２絶縁層３５としては、たとえば、ＳｉＯ２等を適用できる。また、第２絶縁層３５の厚さは、たとえば、５００ｎｍ～３μｍであってもよい。なお、第２絶縁層３５は、層間絶縁膜と称してもよい。
　第２絶縁層３５の表面から、第２絶縁層３５、絶縁層３３およびキャップ層１０を貫通して電子供給層９に達するソースコンタクトホール３６およびドレインコンタクトホール３７が形成されている。そして、ソースコンタクトホール３６およびドレインコンタクトホール３７には、それぞれ、ソース電極３８およびドレイン電極３９が埋め込まれている。
　ソース電極３８は、たとえば、電子供給層９にオーミック接触する下層４０と、下層４０に積層された上層４１とを有していてもよい。下層４０はＴｉであってもよく、上層４１はＡｌ層であってもよい。上層４１と下層４０との界面は、ソースコンタクトホール３６の深さ方向途中部に位置している。また、上層４１は、ソースコンタクトホール３６外の部分が、前述のソース電極膜１５として露出している。
　ドレイン電極３９は、たとえば、電子供給層９にオーミック接触する下層４２と、下層４２に積層された上層４３とを有していてもよい。下層４２はＴｉであってもよく、上層４３はＡｌ層であってもよい。上層４３と下層４２との界面は、ドレインコンタクトホール３７の深さ方向途中部に位置している。また、上層４３は、ドレインコンタクトホール３７外の部分が、前述のドレイン電極膜１７として露出している。
　次に、図５～図８を参照して、第１不純物層７を導入することによる効果について説明する。
　図５は、半導体の価電子帯からのフェルミ準位の深さ（ＥＦ－ＥＶ）とホール濃度との関係を示すグラフである。図６は、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）とホール放出時間との関係を示すグラフである。図７は、電圧が印加されたとき、Ｃが形成するアクセプタ準位から正孔が放出するまでの時定数を示す図である。図８は、電圧が印加されたとき、Ｚｎが形成するアクセプタ準位から正孔が放出するまでの時定数を示す図である。
　電流は基板に負バイアスが印加されると、アクセプタ準位から正孔が放出され、アクセプタ準位が負帯電する。アクセプタ準位が負帯電することによって二次元電子ガス密度が減少し、ソース－ドレイン間の電流が減少する。
　図７では、１０００秒程度かけて電流が減少しているのに対して、図８では、１ｍ秒程度で電流が減少している。つまり、電圧が印加されたときＣが形成するアクセプタ準位（ＥＴ－ＥＶ＝０．９ｅＶ）は１０００秒かけて負帯電するのに対して、Ｚｎが形成するアクセプタ準位（ＥＴ－ＥＶ＝０．３ｅＶ）は１ｍ秒で負帯電する。
　前述のように、窒化物半導体装置１の第１不純物層７は、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第１不純物（たとえば、Ｚｎ）を含有している。アクセプタ不純物がドープされたとき、不純物層のフェルミ準位は、ＥＴ－ＥＶ＝ＥＦ－ＥＶとなるようにアクセプタ準位に固定化される。
　まず、図５に示すように、フェルミ・ディラク分布関数より、ホール濃度のＥＦ－ＥＶ依存性を計算すると、ＥＦ－ＥＶが０．３ｅＶ未満では、ホール濃度が１×１０１５ｃｍ－３を超える結果となり、絶縁性が十分ではなくなる。たとえば、第１不純物層７に不純物としてＭｇ（ＥＦ－ＥＶ＝０．２ｅＶ）がドープされていると、第１不純物層７のホール濃度が１×１０１６ｃｍ－３程度となってしまう。
　これに対し、ＥＴ－ＥＶが０．３ｅＶ以上（たとえば、Ｚｎ＝０．３ｅＶ）であれば、ホール濃度を１×１０１５ｃｍ－３以下に抑え、絶縁性を向上することができる（高抵抗にすることができる）ので、電子走行層８から基板４へ向かうリーク電流を抑制することができる。つまり、第１不純物層７を高抵抗にできるため、半導体積層構造５の厚さを厚くせず、リーク電流を抑制することができる。
　一方、図６に示すように、ＥＴ－ＥＶが０．６ｅＶ以上では、使用温度条件（３００Ｋ、４００Ｋまたは５００Ｋ）によっては、ホール放出時間が１ｓ（１×１００ｓ）を超える場合がある。このホール放出時間は、図７および図８に示す窒化物半導体構造を導通状態にしたときの電流値が安定するまでの時間に基づいて算出できる。たとえば、図７に示すように、第１不純物層７に不純物としてＣ（ＥＴ－ＥＶ＝０．６ｅＶ～０．９ｅＶ）がドープされていると、第１不純物層７に深い準位が形成されるため、電圧に対する応答性が１０００ｓ以上と高くなく、電圧を印加したときにデバイス内部の電荷状態が１０００秒以上かけて変化するため、しきい値シフト（Ｖｔｈシフト）や電流コラプス等、経時的なデバイス特性の変化の要因となる。これに対し、ＥＴ－ＥＶが０．６ｅＶ未満（たとえば、Ｚｎ＝０．３ｅＶ）であれば、電圧に対する応答性が１ｍｓ以下であるため、デバイス特性の安定性はＣを使用する場合に比べて遥かに優れていることが分かる。
　なお、しきい値シフト（Ｖｔｈシフト）とは、たとえば、ゲート電圧やドレイン電圧を印加したときに生じるしきい値Ｖｔｈの変動のことであり、しきい値シフトが小さければ、半導体装置としての動作が安定しているといえる。
　次に、図９および図１０を参照して、第１不純物層７に含有される第１不純物の一例としてのＺｎのドープ特性について説明する。
　まず、図９に示すように、ＺｎをドープしながらＡｌＧａＮ層（３．５μｍ厚さ）を結晶成長させたところ、当該ＡｌＧａＮ層において、１×１０１７ｃｍ－３～１×１０１９ｃｍ－３の範囲で、Ｚｎ濃度を良好に調整できることが分かった。つまり、Ａｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなる第１不純物層７に対するＺｎのドープ量を良好に制御することができるので、窒化物半導体装置１の設計耐圧等の特性に合わせて、Ｚｎのドープ量を簡単に調整することができる。
　次に、図１０に示すように、不純物としてのＺｎは、たとえばＭｇに比べて、ドープ領域とアンドープ領域との界面部（不純物供給オフ時）における濃度プロファイルが急峻になる。たとえば、Ｍｇは、供給をオフしてから、濃度が１桁減少する（図１０では、１×１０１９ｃｍ－３から１×１０１８ｃｍ－３まで減少）ために、０．１５μｍ程度の厚さ（深さ）が必要である。
　これに対し、Ｚｎであれば、供給をオフしてから、濃度が１桁減少する（図１０では、３×１０１９ｃｍ－３から３×１０１８ｃｍ－３まで減少、または１×１０１７ｃｍ－３から１×１０１６ｃｍ－３まで減少）ために、０．０２μｍ程度の厚さ（深さ）で十分である。そのため、第１不純物層７上に形成される半導体層の不純物特性に影響を与えることが少ない。
　したがって、上記第１不純物層７を同様の組成を有する窒化物半導体層上には、意図的に不純物を含有させないアンドープの窒化物半導体層を良好に形成することができる。
　そこで、図１１および図１２の窒化物半導体装置５０は、電子走行層８上に形成されたＡｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第２不純物を含有する第２不純物層５１と、第２不純物層５１上に形成されたアンドープのコンタクト層５２とを備えている。
　第２不純物層５１に含有される不純物としては、第１不純物層７と同様に、たとえば、Ｚｎ等を適用できる。第２不純物層５１がＺｎを含有する場合、その濃度は、たとえば、５×１０１７ｃｍ－３～５×１０１９ｃｍ－３であってもよい。また、第２不純物層５１の厚さは、たとえば、６０ｎｍ～１００ｎｍであってもよい。
　コンタクト層５２としては、たとえば、アンドープのＡｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなる層を適用でき、たとえば、アンドープＧａＮ層またはアンドープＡｌＧａＮ層であってもよい。また、コンタクト層５２のＺｎ濃度は、５×１０１６ｃｍ－３以下であってもよい。また、コンタクト層５２の厚さは、たとえば、１０ｎｍ以下であってもよい。
　また、窒化物半導体装置５０は、半導体積層構造５の一部として、コンタクト層５２および第２不純物層５１に跨る壁面５３を有するメサ積層部５４を含み、電子供給層９は、メサ積層部５４に対してメサ積層部５４の積層方向に交差する方向に延びる延出部５５，５５を含み、ソース電極３８およびドレイン電極３９は、延出部５５，５５に接続されている。
　そして、ゲート電極３４は、絶縁膜を介さずに、コンタクト層５２に直接接合されている。コンタクト層５２は、第２不純物層５１に接するように形成されているが、図１０に示したＺｎの濃度プロファイルの急峻性によって、Ｚｎによる影響が少なくて済む。そのため、コンタクト層５２を良好にアンドープ層として形成できるため、ゲート電極３４をコンタクト層５２に対して良好にショットキー接合させることができる。その結果、ゲート電極３４とコンタクト層５２との間にショットキー障壁を形成できるので、ゲート電極３４へのリーク電流を低減することができる。
　次に、図１３および図１４を参照して、窒化物半導体装置１の動作特性について説明する。
　図１３および図１４に示すように、第１不純物層７として、１×１０１８ｃｍ－３の濃度でＣを含有する場合と、１×１０１７ｃｍ－３、１×１０１８ｃｍ－３および１×１０１９ｃｍ－３の濃度でＺｎを含有する場合とで、ゲートしきい値電圧がどの程度変化するかを比較した。
　図から明らかなように、Ｚｎを含有する場合では、Ｚｎ濃度に関わらず、Ｃを含有する場合に比べてゲートしきい値電圧を高くすることができた。また、図１４に示すように、Ｚｎ濃度が増加するほど、それに伴ってゲートしきい値電圧も高くなるが、１×１０１９ｃｍ－３台で収束するであると考えられる。
　このように、ゲートしきい値電圧を比較的高くできるので、窒化物半導体装置１においては、良好なノーマリオフ動作を達成することができる。
　図１５は、本発明の他の実施形態に係る窒化物半導体装置６０の模式的な断面図である。図１５において、図３の窒化物半導体装置１の構成要素と共通する要素については、同一の参照符号を付して、その説明を省略する。
　この実施形態に係る窒化物半導体装置６０では、ゲート電極３４の配置形態に関して、窒化物半導体装置１と異なっている。
　より具体的には、窒化物半導体装置１では、半導体積層構造５の凹部３０の内面を覆う絶縁層３３上に、ゲート電極３４が形成されていた。これに対し、窒化物半導体装置６０では、半導体積層構造５に凹部３０が形成されていない。また、窒化物半導体装置７０では、電子供給層９上にキャップ層１０が形成されていない。代わりに、電子供給層９上には、ゲート層６１が形成されており、このゲート層６１上に、ゲート電極３４が形成されている。
　ゲート層６１は、たとえば、Ａｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、たとえば、ＧａＮ層であってもよい。この実施形態では、ゲート層６１は、Ｚｎを不純物として含有している。
　また、ゲート層６１の厚さは、たとえば、６０ｎｍ以上であり、好ましくは、６０ｎｍ～１６５ｎｍであり、さらに好ましくは、８０ｎｍ～１６５ｎｍである。また、ゲート層６１のＺｎ濃度は、たとえば、１×１０１９ｃｍ－３以上であり、好ましくは、１×１０１９ｃｍ－３～９×１０１９ｃｍ－３である。
　窒化物半導体装置６０では、電子供給層９における電子走行層８とのヘテロ界面付近に発生した正の分極電荷が、ゲート層６１内に生じる自発分極によって打ち消され、結果として、ゲート電極３４の直下の領域において選択的に二次元電子ガス２９が消失する。これにより、二次元電子ガス２９は、このゲート電極３４の直下の領域を境界にして分布領域が分断され、窒化物半導体装置６０のノーマリオフ動作が達成されている。
　次に、図１６～図３８を参照して、Ｚｎを含有するゲート層６１の導入による効果について説明する。なお、以下に示す評価にあたっては、バッファ層６および第１不純物層７を備えていない点が窒化物半導体装置６０と異なる構成の窒化物半導体装置を評価用デバイスとして使用し、各特性を測定した。
　図１６は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各膜厚とドレイン電流との関係とを示すグラフである。図１７は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各不純物濃度とドレイン電流との関係とを示すグラフである。なお、ＧａＮ（Ｚｎ）は、Ｚｎのみを不純物として含有するＧａＮからなるゲート層を意味し、ＧａＮ（Ｍｇ）は、Ｍｇのみを不純物として含有するＧａＮからなるゲート層を意味している（以下同じ）。なお、両ゲート層ともに、意図せずに混入する微量な不純物は含有していてもよい。
　図１６および図１７に示すように、ゲート層６１がＺｎを含有している場合は、膜厚およびＺｎ濃度に関わらず、ドレイン電流が安定している。たとえば、ゲート層６１の厚さが６０ｎｍから１００ｎｍへ増加しても（図１６参照）、ゲート層６１のＺｎ濃度が１×１０１９ｃｍ－３から１×１０２０ｃｍ－３へ増加しても（図１７参照）、ドレイン電流の大きさに与える影響はほとんど見受けられない。
　これに対し、ゲート層６１がＭｇを含有している場合は、膜厚およびＭｇ濃度の増加に伴い、ドレイン電流が減少している。たとえば、ゲート層６１の厚さが８０ｎｍの場合、およびゲート層６１のＭｇ濃度が１×１０２０ｃｍ－３の場合は、ドレイン電流が非常に小さな値である。すなわち、図１６および図１７からは、ゲート層６１がＭｇを含有している場合、膜厚およびＭｇ濃度の増加に伴いデバイス特性が低下することが見受けられる。
　図１８は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各膜厚と相互インダクタンス（ｇｍ）との関係とを示すグラフである。図１９は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各不純物濃度とドレイン電流との関係とを示すグラフである。
　図１８および図１９に示すように、ゲート層６１がＺｎを含有している場合は、膜厚およびＺｎ濃度の増加に伴い、相互インダクタンス（ｇｍ）が下がる傾向にあるが、ＨＥＭＴデバイスとしての動作を確認できた。たとえば、図１８に示すように、ゲート層６１の膜厚が６０ｎｍから１００ｎｍへ増加すると、ゲート電極３４と二次元電子ガス２９との距離が長くなり、相互インダクタンス（ｇｍ）が下がる傾向にある。
　これに対し、ゲート層６１がＭｇを含有している場合は、膜厚およびＭｇ濃度の増加に伴い、相互インダクタンス（ｇｍ）が急激に低下するポイントが見受けられる。たとえば、ゲート層６１の厚さが８０ｎｍの場合、およびゲート層６１のＭｇ濃度が１×１０２０ｃｍ－３の場合は、相互インダクタンス（ｇｍ）が０となり、ＨＥＭＴデバイスとしての動作を確認できなかった。すなわち、図１８および図１９からも、ゲート層６１がＭｇを含有している場合、膜厚およびＭｇ濃度の増加に伴いデバイス特性が低下することが見受けられる。
　図２０は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各膜厚とゲートリーク電流との関係とを示すグラフである。図２１は、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）の各不純物濃度とゲートリーク電流との関係とを示すグラフである。
　図２０に示すように、ゲート層６１がＺｎを含有している場合は、膜厚の増加に伴い、ゲートリーク電流が減少することを確認できる。一方、図２１に示すように、ゲート層６１のＺｎ濃度の増減がゲートリーク電流の大きさに与える影響ついては、特に確認できない。
　これに対し、ゲート層６１がＭｇを含有している場合は、図２０に示すように、ゲート層６１の膜厚が６０ｎｍを境界にして、６０ｎｍより薄くても厚くても、ゲートリーク電流の増加が見受けられる。一方、図２１に示すように、ゲート層６１のＭｇ濃度の増減がゲートリーク電流の大きさに与える影響ついては、Ｚｎの場合と同様に、特に確認できない。すなわち、図２０から、ゲートリーク電流を減少させるには、Ｚｎを含有するゲート層６１を採用し、さらに、ゲート層６１の膜厚を大きくすることが好ましいことが分かる。
　また、図２２および図２３に示すように、Ｚｎは、ＧａＮに対するドーピングの制御性が、Ｍｇに比べて優れている。たとえば、図２２に示すように、ドーピングの立ち上がり挙動に関して、Ｍｇは供給プロファイルに従った濃度でドーピングされず、濃度にばらつきが生じる。一方、Ｚｎは、ほぼ供給プロファイルに従ってドーピング濃度が安定している。
　さらに、図２３に示すように、ＧａＮ表面から段階的に供給濃度を増加させ、ＧａＮ表面から深くＺｎをドーピングする場合でも、ドーピングプロファイル形状が、供給プロファイル形状にほぼ一致している。すなわち、Ｍｇは、メモリ効果の影響により、ドーピングプロファイルを制御することが、Ｚｎに比べて難しい。
　図２４は、ＺｎドープＨＥＭＴのＴＤＤＢ測定の結果を示す図である。図２５は、ゲート電流と破壊時間との関係を示す図である（Ｚｎのみ）。図２６は、ゲート電流と破壊時間との関係を示す図である（ＺｎとＭｇとの比較）。
　次に、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）それぞれのゲート層６１を備えるＨＥＭＴに対して、ＴＤＤＢ（Time Dependent Dielectric Breakdown）試験を行い、ＺｎおよびＭｇドープのどちらのゲート層が短時間で破壊するかを比較した。なお、ゲート層６１の厚さは１００ｎｍとし、ＺｎおよびＭｇそれぞれの濃度は５×１０１９ｃｍ－３とした。
　図２４および図２５に示すように、ＺｎドープＨＥＭＴでは、ゲート電圧Ｖｇを８．５Ｖ、９Ｖ、９．５Ｖおよび１０Ｖと高くするほど、ゲートリーク電流が大きくなり、ゲート層６１の破壊に至るまでの時間ｔＢが短くなっている。そして、図２６に示すように、ＧａＮ（Ｚｎ）およびＧａＮ（Ｍｇ）を比較すると、同じ大きさのゲートリーク電流が流れていても、ＧａＮ（Ｚｎ）の方が、ＧａＮ（Ｍｇ）よりも、破壊に至るまでの時間ｔＢが短いことが分かる。すなわち、図２４～図２６から、ゲートの信頼性を高めるためには、Ｚｎを含有するゲート層６１を採用し、さらに、ゲート層６１の膜厚を大きくすることが好ましいことが分かる。
　図２７～図３０は、Ｍｇドープ（Ｍｇ含有ゲート層６１を備える）ＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。図３１～図３４は、Ｚｎドープ（Ｚｎ含有ゲート層６１を備える）ＨＥＭＴのＩｄ－Ｖｇ特性を示す図である。
　次に、ＭｇドープＨＥＭＴおよびＺｎドープＨＥＭＴのＩｄ－Ｖｇ特性が、ゲート層６１の膜厚およびＭｇ，Ｚｎ濃度にどのように依存しているかについて調べた。なお、Ｉｄ－Ｖｇ特性の測定にあたっては、Ｖｄ＝１．０Ｖとし、ゲート層６１の膜厚およびＭｇ，Ｚｎ濃度を変数とした。また、図２７～図３４において、ゲートしきい値電圧Ｖｔｈは、ドレイン電流が１．０×１０－４（Ａ）となる時点での電圧を意味している。
　図２７～図３０に示すように、ＭｇドープＨＥＭＴでは、ゲート層６１の膜厚が６０ｎｍの場合に（図２８）ゲートリーク電流が低くなっているが、ゲート層６１の膜厚が６０ｎｍを境界にして薄い側の４０ｎｍ（図２７）や、厚い側の８０ｎｍ（図２９，３０）の場合に、ゲートリーク電流の増加が見受けられる。
　また、ＭｇドープＨＥＭＴ全般を通して、ノーマリオフ動作は達成されているが、いずれもゲートしきい値電圧Ｖｔｈが１．０Ｖ以上であり、比較的しきい値が高いものである。さらに、ゲート層６１の膜厚が８０ｎｍおよびＭｇ濃度が９×１０１９ｃｍ－３の場合（図２９）には、ドレイン電流が全く安定せず、デバイスとしての機能がほぼ果たされていない。これらから、ＭｇドープＨＥＭＴでは、膜厚＝６０ｎｍおよびＭｇ濃度＝３×１０１９ｃｍ－３の条件であれば、ゲートリーク電流を低減でき、Ｉｄ－Ｖｇ特性も良好で、かつノーマリオフ動作も達成可能である。しかしながら、条件が非常に狭い範囲であり、また、前述のようにＭｇのＧａＮに対するドーピングプロファイルの制御性が低いという観点から、ゲート層６１にＭｇを主として採用することは難しいと考えられる。
　これに対し、図３１～図３４に示すように、ＺｎドープＨＥＭＴでは、ゲートリーク電流を比較的低くでき、かつＩｄ－Ｖｇ特性も良好である。さらに、ノーマリオフ動作を達成できる範囲内で、ゲートしきい値電圧Ｖｔｈを低く抑えることができる（この評価では０．４５Ｖ以下）。特に、ゲート層６１の膜厚が６０ｎｍ以上で、ゲートリーク電流の低減効果が高くなり、膜厚が８０ｎｍでは、ゲートリーク電流を非常に低く抑えることができる。
　図３５は、Ｚｎ濃度とゲートしきい値電圧との関係を示す図である。図３６は、ＧａＮ（Ｚｎ）の膜厚とゲートしきい値電圧との関係を示す図である。
　次に、Ｚｎ濃度およびＧａＮ（Ｚｎ）の膜厚とゲートしきい値電圧との関係についても調べた。図３５に示すように、ゲートしきい値電圧Ｖｔｈは、ゲート層６１のＺｎ濃度が増加すればするほど増加する一方、図３６に示すように、ゲート層６１の膜厚の増減に対して相関していない。これから、ゲートしきい値電圧はＺｎ濃度に依存するが、ゲート層６１の膜厚には依存しないことが分かる。
　図３７は、ＺｎドープＨＥＭＴおよびＭｇドープＨＥＭＴそれぞれのＶｇ－Ｒｏｎ特性を示す図である。図３８は、ＧａＮ（Ｚｎ）の膜厚とゲート印加電圧との関係を示す図である。
　上記のように、ＺｎドープＨＥＭＴのゲート層６１の膜厚が厚くなるほど、ゲートリーク電流の低減効果が顕著であった。一方で、ゲート層６１の膜厚がオン抵抗に影響を与えないか否か調べた。
　より具体的には、ゲート層６１の膜厚およびＭｇ，Ｚｎ濃度が異なる複数のサンプルのＩｄ－Ｖｇ特性（ドレイン電圧Ｖｄ＝１Ｖ）に基づいて、オン抵抗Ｒｏｎを計算した。その結果、図３７に示すように、ＺｎドープＨＥＭＴのオン抵抗は、ゲート層６１の膜厚およびＺｎ濃度によらず、ゲート電圧の増加に伴って低下し、ほぼ一定値に収束することが分かる。ここで、オン抵抗Ｒｏｎ＝１００ｏｈｍの点に着目し、ゲート電圧のゲート層６１の膜厚に対する依存性について調べた。
　その結果、図３８に示す相関関係が得られた。図３８から、ゲート層６１の厚さの増加に伴って、１００ｏｈｍのオン抵抗Ｒｏｎを得ることができるゲート電圧が増加することが分かる。たとえば、電子走行層８がＧａＮであるＧａＮ－ＨＥＭＴは、一般的にゲート電圧＝６Ｖ程度で動作させる。したがって、ゲート電圧が６Ｖでのオン抵抗を１００ｏｈｍ以下に留める必要がある。図３８から、ゲート層６１の膜厚が１６５ｎｍ以下であれば、ＨＥＭＴのオン抵抗Ｒｏｎを１００ｏｈｍ以下に抑えることができることが分かる。よって、図３１～図３４の結果と合わせて、ゲート層６１の膜厚は、６０ｎｍ～１６５ｎｍの範囲が適している。
　以上、この実施形態に係る窒化物半導体装置６０のように、Ｚｎを含有するゲート層６１を備えていれば、ゲートリーク電流を低減でき良好なノーマリオフ動作を達成することができる。
　また、ゲート層６１の厚さを適切な範囲に設定することによって、オン抵抗Ｒｏｎを低く抑えることもできる。
　なお、この実施形態では、第１不純物層７を備えていないＨＥＭＴを用いて、Ｚｎを含有するゲート層６１の導入による効果を説明したが、第１不純物層７を備えていても何ら問題はない。むしろ、第１不純物層７を備えることによって、Ｚｎを含有するゲート層６１の導入による効果に加えて、図１～図１４を用いて示した効果も達成することができる。
　また、この実施形態の内容から、請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
（１）
　電子走行層と、
　前記電子走行層上に形成された電子供給層と、
　前記電子走行層上に配置されたゲート電極と、
　前記電子供給層と前記ゲート電極との間に配置され、かつＺｎを不純物として含有する窒化物半導体からなるゲート層と
　前記ゲート電極を挟むように配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含む、窒化物半導体装置。
（２）
　前記ゲート層の厚さが６０ｎｍ以上であり、前記ゲート層のＺｎ濃度が１×１０１９ｃｍ－３以上である、（１）に記載の窒化物半導体装置。
（３）
　前記ゲート層の厚さは、６０ｎｍ～１６５ｎｍである、（２）に記載の窒化物半導体装置。
（４）
　前記ゲート層の厚さは、８０ｎｍ以上である、（２）または（３）に記載の窒化物半導体装置。
　以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。
　たとえば、前述の実施形態では、第１不純物層７および第２不純物層５１に含有される不純物の一例としてＺｎを挙げたが、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満である不純物であれば特に制限されない。
　その他、請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　本出願は、２０１７年１２月２８日に日本国特許庁に提出された特願２０１７－２５３２０２号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　１　窒化物半導体装置
　２　（基板）第１面
　３　（基板）第２面
　４　基板
　５　半導体積層構造
　６　バッファ層
　７　第１不純物層
　８　電子走行層
　９　電子供給層
　１０　キャップ層
　１１　第１辺
　１２　第２辺
　１３　第３辺
　１４　第４辺
　１５　ソース電極膜
　１６　ゲート電極膜
　１７　ドレイン電極膜
　２０　領域
　２１　表面絶縁膜
　２２　ソースパッド
　２３　ゲートパッド
　２４　ドレインパッド
　２５　開口
　２６　開口
　２７　開口
　２８　界面
　２９　二次元電子ガス
　３０　凹部
　３１　壁面
　３２　底面
　３３　絶縁層
　３４　ゲート電極
　３５　第２絶縁層
　３６　ソースコンタクトホール
　３７　ドレインコンタクトホール
　３８　ソース電極
　３９　ドレイン電極
　４０　（ソース電極）下層
　４１　（ソース電極）上層
　４２　（ドレイン電極）下層
　４３　（ドレイン電極）上層
　４４　アクティブ領域
　５０　窒化物半導体層
　５１　第２不純物層
　５２　コンタクト層
　５３　壁面
　５４　メサ積層部
　５５　延出部
　６０　窒化物半導体装置
　６１　ゲート層

Claims (20)

  1. 　Ａｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第１不純物を含有する第１不純物層と、
    　前記第１不純物層上に形成された電子走行層と、
    　前記電子走行層上に形成された電子供給層と、
    　前記電子走行層上に配置されたゲート電極と、
    　前記ゲート電極を挟むように配置され、前記電子供給層に電気的に接続されたソース電極およびドレイン電極とを含む、窒化物半導体装置。
  2. 　ホール放出時間が１ｓ以下である、請求項１に記載の窒化物半導体装置。
  3. 　前記電子走行層は、アンドープの第１窒化物半導体層を含む、請求項１または２に記載の窒化物半導体装置。
  4. 　前記アンドープの第１窒化物半導体層は、アンドープのＡｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなる層を含む、請求項３に記載の窒化物半導体装置。
  5. 　前記電子走行層は、０．３μｍ以下の厚さを有する、請求項１～４のいずれか一項に記載の窒化物半導体装置。
  6. 　前記第１不純物層と前記電子走行層との界面から前記電子走行層側に０．０５μｍ以下の厚さで、前記第１不純物の濃度が１桁減少している、請求項１～５のいずれか一項に記載の窒化物半導体装置。
  7. 　前記第１不純物は、Ｚｎである、請求項１～６のいずれか一項に記載の窒化物半導体装置。
  8. 　前記第１不純物層のＺｎ濃度が５×１０１７ｃｍ－３～５×１０１９ｃｍ－３であり、かつ前記第１不純物層は、Ｃを５×１０１７ｃｍ－３未満の濃度で含有している、請求項７に記載の窒化物半導体装置。
  9. 　前記電子走行層に達するように前記電子供給層を選択的に貫通して形成された凹部と、
    　前記凹部内に形成された絶縁層とを含み、
    　前記ゲート電極は、前記凹部に露出する前記電子走行層に対向するように前記絶縁層上に形成されている、請求項１～８のいずれか一項に記載の窒化物半導体装置。
  10. 　前記絶縁層は、ＳｉＮ膜である、請求項９に記載の窒化物半導体装置。
  11. 　前記電子供給層は、ＡｌＮ層であり、
    　前記ＡｌＮ層に積層されたＧａＮからなるキャップ層をさらに含む、請求項９または１０に記載の窒化物半導体装置。
  12. 　前記電子走行層上に形成されたＡｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなり、価電子帯からのアクセプタ準位の深さ（ＥＴ－ＥＶ）が０．３ｅＶ以上、０．６ｅＶ未満となる第２不純物を含有する第２不純物層と、
    　前記第２不純物層上に形成されたアンドープの第２窒化物半導体層とを含み、
    　前記絶縁層は、前記アンドープの第２窒化物半導体層に接するように形成されている、請求項１～８のいずれか一項に記載の窒化物半導体装置。
  13. 　前記アンドープの第２窒化物半導体層および前記第２不純物層に跨る壁面を有するメサ積層部を含み、
    　前記電子供給層は、前記メサ積層部に対して前記メサ積層部の積層方向に交差する方向に延びる延出部を含み、
    　前記ソース電極および前記ドレイン電極は、前記延出部に接続されている、請求項１２に記載の窒化物半導体装置。
  14. 　前記第２不純物は、Ｚｎである、請求項１２または１３に記載の窒化物半導体装置。
  15. 　前記第２不純物層のＺｎ濃度が５×１０１７ｃｍ－３～５×１０１９ｃｍ－３である、請求項１４に記載の窒化物半導体装置。
  16. 　前記アンドープの第２窒化物半導体層は、アンドープのＡｌ１－ｘＧａｘＮ（０＜Ｘ≦１）系材料からなる層を含み、Ｚｎ濃度が５×１０１６ｃｍ－３以下である、請求項１５に記載の窒化物半導体装置。
  17. 　前記電子供給層と前記ゲート電極との間に配置され、かつＺｎを不純物として含有する窒化物半導体からなるゲート層をさらに含む、請求項１～８のいずれか一項に記載の窒化物半導体装置。
  18. 　前記ゲート層の厚さが６０ｎｍ以上であり、前記ゲート層のＺｎ濃度が１×１０１９ｃｍ－３以上である、請求項１７に記載の窒化物半導体装置。
  19. 　前記ゲート層の厚さは、６０ｎｍ～１６５ｎｍである、請求項１８に記載の窒化物半導体装置。
  20. 　前記ゲート層の厚さは、８０ｎｍ以上である、請求項１８または１９に記載の窒化物半導体装置。
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