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WO2019123064A1 - 表示装置、及び電子機器 - Google Patents

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WO2019123064A1
WO2019123064A1 PCT/IB2018/059591 IB2018059591W WO2019123064A1 WO 2019123064 A1 WO2019123064 A1 WO 2019123064A1 IB 2018059591 W IB2018059591 W IB 2018059591W WO 2019123064 A1 WO2019123064 A1 WO 2019123064A1
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WO
WIPO (PCT)
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transistor
terminal
potential
image data
wiring
Prior art date
Application number
PCT/IB2018/059591
Other languages
English (en)
French (fr)
Inventor
高橋圭
楠紘慈
川島進
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
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Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
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Priority to CN201880079028.5A priority patent/CN111433838B/zh
Priority to US16/771,052 priority patent/US11120764B2/en
Priority to KR1020207018441A priority patent/KR20200098548A/ko
Publication of WO2019123064A1 publication Critical patent/WO2019123064A1/ja
Priority to JP2023138726A priority patent/JP2023165703A/ja
Priority to JP2024124262A priority patent/JP7704942B2/ja

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    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes
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    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Definitions

  • One embodiment of the present invention relates to a display device and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in the present specification and the like relates to an object, a method, or a method of manufacturing.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, the technical field of one embodiment of the present invention disclosed in this specification more specifically includes a semiconductor device, a display device, a liquid crystal display device, a light emitting device, a power storage device, an imaging device, a memory device, a processor, an electronic device, A system, a method of driving them, a method of manufacturing them, or a method of inspecting them can be mentioned as an example.
  • Patent Document 1 discloses an invention of a source driver IC of a display device having a liquid crystal element using a multi-gradation linear digital-to-analog conversion circuit to display multi-gradation images.
  • a switching element included in a pixel circuit included in a display device a technique in which a transistor in which an oxide semiconductor is a semiconductor thin film is applied can be given.
  • Oxide semiconductor materials are widely known as semiconductor thin films applicable to transistors, but oxide semiconductors are attracting attention as other materials.
  • oxide semiconductor for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • oxides of multi-element metals in particular, research on In-Ga-Zn oxide (hereinafter also referred to as IGZO) has been actively conducted.
  • Non-Patent Documents 1 to 3 a c-axis aligned crystalline (CAAC) structure and an nc (nanocrystalline) structure which are neither single crystal nor amorphous are found in an oxide semiconductor (see Non-Patent Documents 1 to 3) ).
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • non-patent documents 4 and 5 show that even oxide semiconductors that are less crystalline than the CAAC structure and the nc structure have minute crystals.
  • Patent Document 2 discloses an invention in which a transistor including IGZO in an active layer is used for a pixel circuit of a display device.
  • the display device As a condition for the display device to display a high-quality image, the display device is required to have, for example, high resolution, multiple gradations, and a wide color gamut.
  • a display device including a light emitting element such as an organic EL (Electro Luminescence) element or a liquid crystal element such as a transmissive liquid crystal element or a reflective liquid crystal element
  • a source driver circuit is preferable to realize multi-tone images. You need to design.
  • An object of one embodiment of the present invention is to provide a display device capable of generating multi-tone image data. Another object of one embodiment of the present invention is to provide a novel display device. Another object of one embodiment of the present invention is to provide a novel electronic device including the display device.
  • the problem of one embodiment of the present invention is not limited to the problems listed above.
  • the issues listed above do not disturb the existence of other issues.
  • Still other problems are problems which are not mentioned in this item described in the following description.
  • the problems not mentioned in this item can be derived by the person skilled in the art from the description such as the specification or the drawings, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention is to solve at least one of the above-listed problems and the other problems. Note that one embodiment of the present invention does not have to solve all of the above-listed problems and the other problems.
  • One embodiment of the present invention includes a first circuit, a second circuit, and an image signal line, and the first circuit includes an image data holding portion and a display element, and the second circuit includes The second circuit is electrically connected to the image signal line, the image signal line is electrically connected to the first circuit, and the image data holding unit is electrically connected to the display element.
  • the first circuit has a function of holding the first image data in an image data holding unit
  • the second circuit has a function of holding correction data in a correction data holding unit, an image signal line and an image And a function of correcting the first image data held in the data holding unit into the second image data according to the correction data
  • the display element has a function of displaying an image according to the second image data It is a display device.
  • the second circuit includes first to third switches and a first capacitive element, and the first circuit includes a fourth switch;
  • the first terminal of the first switch is electrically connected to the first terminal of the first capacitor and the image signal line, and the second terminal of the first switch is
  • the correction data holding unit is electrically connected to the second terminal of the second switch, the second terminal of the first capacitive element, and the first terminal of the third switch.
  • the first terminal of the fourth switch is electrically connected to the image signal line, and the image data holding unit is electrically connected to the second terminal of the fourth switch and the second capacitive element. Display device.
  • one embodiment of the present invention is the display according to the above (2), in which at least one of the first to fourth switches is a transistor, and the transistor includes one of a metal oxide or silicon in a channel formation region. It is an apparatus.
  • one aspect of the present invention has the first to fourth functions in the above configuration (2) or (3), and the first function turns off the second switch and turns on the third switch.
  • the image data holding unit has a function to electrically float, and the third function turns off the first switch and the third switch, turns on the second switch, and holds correction data.
  • a display device having a function of changing to a fourth potential according to image data, and a fourth function of turning off the fourth switch and driving a display element in accordance with the fourth potential .
  • the second potential is a potential corresponding to the upper bit of the second image data
  • the third potential corresponds to the lower bit of the second image data. It is a display device which has a different potential.
  • the display element is a liquid crystal element, and the first terminal of the liquid crystal element is electrically connected to the image data holding portion. It is a connected display device.
  • the display element is a light emitting element, includes a driver circuit portion, and the driver circuit portion includes a driver transistor.
  • the gate of the drive transistor is electrically connected to the image data storage unit, and the first terminal of the drive transistor is electrically connected to the second terminal of the second capacitive element and the input terminal of the light emitting element. Display device.
  • one embodiment of the present invention is an electronic device including the display device having any one of the structures (1) to (7) and a housing.
  • a display device capable of generating multi-tone image data can be provided. Further, according to one embodiment of the present invention, a novel display device can be provided. According to one embodiment of the present invention, an electronic device including the display device can be provided.
  • a display device having a source driver circuit with a small circuit area can be provided. Further, according to one embodiment of the present invention, a display device having a source driver circuit with low power consumption can be provided.
  • the effect of one embodiment of the present invention is not limited to the effects listed above.
  • the above listed effects do not disturb the existence of other effects.
  • Still other effects are the effects not mentioned in this item, which will be described in the following description.
  • the effects not mentioned in this item can be derived by the person skilled in the art from the description such as the specification or the drawings, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the effects listed above and the other effects. Therefore, one aspect of the present invention may not have the effects listed above in some cases.
  • FIG. 2 is a block diagram illustrating an example of a display device.
  • FIG. 2 is a block diagram illustrating an example of a display device.
  • FIG. 10 is a circuit diagram illustrating an example of a display device.
  • FIG. 2 is a circuit diagram showing an example of a pixel.
  • FIG. 10 is a circuit diagram illustrating an example of a circuit included in a display device.
  • FIG. 10 is a circuit diagram illustrating an example of a display device.
  • 5 is a timing chart for explaining an operation example of a display device.
  • FIG. 6 is a top view illustrating an example of a display device.
  • FIG. 2 is a perspective view showing an example of a touch panel.
  • FIG. 7 is a cross-sectional view showing an example of a display device.
  • FIG. 10 is a circuit diagram illustrating an example of a display device.
  • FIG. 10 is a circuit diagram illustrating an example of a display device.
  • FIG. 2 is a circuit diagram showing an
  • FIG. 7 is a cross-sectional view showing a configuration example of a transistor.
  • FIG. 7 is a cross-sectional view showing a configuration example of a transistor.
  • FIG. 2 is a perspective view showing an example of an electronic device.
  • FIG. 2 is a perspective view showing an example of an electronic device.
  • Sectional drawing which shows the structural example of DOSRAM.
  • BRIEF DESCRIPTION OF THE DRAWINGS The circuit diagram which shows the display apparatus handled by an Example.
  • FIG. 17 is a view showing fluctuation of potential according to image data by writing potential according to correction data in the display device of FIG. 16;
  • the metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductor or simply OS), and the like.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case where the metal oxide can form a channel formation region of a transistor having at least one of an amplification action, a rectification action, and a switching action, the metal oxide is referred to as a metal oxide semiconductor (metal oxide semiconductor). It can be called OS.
  • OS metal oxide semiconductor
  • the transistor can be put in another way as a transistor having a metal oxide or an oxide semiconductor.
  • metal oxides having nitrogen may also be collectively referred to as metal oxides.
  • a metal oxide having nitrogen may be referred to as metal oxynitride.
  • Embodiment 1 In this embodiment, a display device of one embodiment of the present invention will be described.
  • FIG. 1 is a block diagram showing an example of a display device having a display element.
  • the display device DD includes a display unit PA, a source driver circuit SD, and a gate driver circuit GD.
  • the display unit PA has a plurality of pixels PIX.
  • FIG. 1 only one of the plurality of pixels PIX included in the display unit PA is illustrated, and the other pixels PIX are omitted. Further, it is preferable that the plurality of pixels PIX included in the display unit PA be arranged in a matrix.
  • the pixel PIX is electrically connected to the source driver circuit SD through the wiring SL functioning as an image signal line.
  • the pixel PIX is electrically connected to the gate driver circuit GD through the wiring GL functioning as a selection signal line.
  • the display portion PA includes a plurality of pixels PIX, a plurality of pixels PIX electrically connected to the wiring SL may be provided.
  • a plurality of pixels PIX may be electrically connected to the wiring GL.
  • a plurality of wirings SL and wirings GL may be provided in accordance with the number of pixels PIX included in the display portion PA.
  • a plurality of wirings SL or a plurality of wirings GL may be electrically connected to one pixel PIX.
  • the pixel PIX can be configured to have one or more sub-pixels.
  • the pixel PIX has a configuration having one sub-pixel (any one color such as red (R), green (G), blue (B), white (W), etc.) and three sub-pixels. (Three colors of red (R), green (G), and blue (B), etc.) or a configuration having four sub-pixels (red (R), green (G), blue (B), white (W) Or four colors of red (R), green (G), blue (B), and yellow (Y).
  • the color elements applied to the sub-pixels are not limited to the above combinations, and cyan (C) and magenta (M) may be combined as needed.
  • the source driver circuit SD has a function of generating image data to be input to the pixel PIX included in the display unit PA, and a function of transmitting the image data to the pixel PIX.
  • the source driver circuit SD can have, for example, a shift register SR, a latch circuit LAT, a level shift circuit LVS, a digital-to-analog converter circuit DAC, an amplifier circuit AMP, and a data bus wiring DB.
  • the output terminal of shift register SR is electrically connected to the clock input terminal of latch circuit LAT
  • the input terminal of latch circuit LAT is electrically connected to data bus wiring DB
  • the output terminal of latch circuit LAT is
  • the output terminal of the level shift circuit LVS is electrically connected to the input terminal of the digital analog conversion circuit DAC
  • the output terminal of the digital analog conversion circuit DAC is electrically connected to the input terminal of the level shift circuit LVS. It is electrically connected to the input terminal, and the output terminal of the amplifier circuit AMP is electrically connected to the display unit PA.
  • the latch circuit LAT, the level shift circuit LVS, the digital / analog conversion circuit DAC, and the amplifier circuit AMP, which are illustrated in FIG. 1, are provided for one wiring SL. That is, it is necessary to provide a plurality of latch circuits LAT, level shift circuits LVS, digital-to-analog conversion circuits DAC, and amplifier circuits AMP in accordance with the number of wirings SL.
  • the shift register SR may be configured to sequentially transmit pulse signals to each of the clock input terminals of the plurality of latch circuits LAT.
  • the data bus wiring DB is a wiring for transmitting a digital signal including image data to be input to the display unit PA.
  • the image data has a gradation, and the larger the gradation, the smoother the change in color or brightness can be expressed, and an image close to natural can be displayed on the display unit PA.
  • the larger the gradation the larger the data amount of the image data, and it is necessary to use a high-resolution digital-to-analog converter.
  • a digital signal including image data is input from the data bus wiring DB to the input terminal of the latch circuit LAT. Then, the latch circuit LAT performs one operation of holding the image data or outputting the held image data from the output terminal according to a signal transmitted from the shift register SR.
  • the level shift circuit LVS has a function of converting an input signal into an output signal of a larger amplitude voltage or a smaller amplitude voltage. In FIG. 1, it has a role of converting the amplitude voltage of a digital signal including image data sent from the latch circuit LAT into an amplitude voltage which the digital-to-analog conversion circuit DAC properly operates.
  • the digital-to-analog conversion circuit DAC has a function of converting a digital signal including input image data into an analog signal, and a function of outputting the analog signal from an output terminal.
  • the digital-to-analog converter circuit DAC needs to be a high-resolution digital-to-analog converter circuit.
  • the amplifier circuit AMP has a function of amplifying an analog signal input to an input terminal and outputting the amplified signal to an output terminal.
  • image data can be stably transmitted to the display unit PA.
  • a voltage follower circuit having an operational amplifier or the like can be applied.
  • the offset voltage of the differential input circuit be as close to 0 V as possible.
  • the source driver circuit SD can convert a digital signal including image data sent from the data bus wiring DB into an analog signal and transmit it to the display unit PA by performing the above-described operation.
  • the gate driver circuit GD has a function of selecting a pixel PIX as an input destination of image data among the plurality of pixels PIX included in the display unit PA.
  • the gate driver circuit GD transmits a selection signal to a plurality of pixels PIX electrically connected to a certain one of the wirings GL
  • the write switching element for image data included in PIX is turned on, and thereafter, the image data may be transmitted from the source driver circuit SD to the plurality of pixels PIX via the wiring SL to write the image data.
  • the wiring GL can be paraphrased as a gate line, a selection signal line, and the like
  • the wiring SL can be paraphrased as a source line, a data line, an image signal line, and the like.
  • one embodiment of the present invention is not limited to the structure of the display device DD illustrated in FIG. According to one aspect of the present invention, for example, the components of the display device DD can be changed as appropriate depending on conditions such as design specifications and purposes.
  • the resolution of the digital-to-analog conversion circuit DAC may be increased, but in this case, the circuit area of the source driver circuit SD May increase. If the circuit elements such as transistors and capacitors included in the circuit included in the source driver circuit SD are reduced in order to reduce the circuit area of the source driver circuit SD, the effect of parasitic resistance or variations in the structure due to the fabrication of the circuit elements There is a possibility that the electrical characteristics of the circuit element may be impaired due to the influence.
  • the display device is configured in view of the above, and the potential of the holding portion of the image data of the pixel PIX is higher in accuracy than the potential that can be output from the digital analog conversion circuit DAC by capacitive coupling. It is configured to be varied to the potential.
  • a potential with higher resolution than the digital analog conversion circuit DAC can be applied to the holding portion of the image data of the pixel PIX.
  • the circuit area of the source driver circuit SD including the digital analog conversion circuit DAC can be reduced, and the power consumption of the source driver circuit SD can be reduced.
  • FIGS. 1-10 Structural examples of the display device of one embodiment of the present invention are illustrated in FIGS.
  • the block diagram in FIG. 2A illustrates an example of a display device including a liquid crystal element, and the display device DD1 includes a display portion PA and a circuit provided around the display portion PA.
  • the display device DD1 illustrated in FIG. 2A includes the correction data holding unit 104 in addition to the display unit PA, the gate driver circuit GD, and the source driver circuit SD illustrated in FIG. .
  • the pixel PIX included in the display unit PA includes an image data holding unit 101 and a display element 103.
  • the input terminal of the correction data holding unit 104 is electrically connected to the output terminal of the source driver circuit SD, and the output terminal of the correction data holding unit 104 is electrically connected to the wiring SL.
  • the display unit PA shown in FIG. 2A has a plurality of pixels PIX, similarly to the display unit PA shown in FIG. Note that FIG. 2A illustrates only one of the plurality of pixels PIX included in the display unit PA, and the other pixels PIX are omitted.
  • the image data holding unit 101 is electrically connected to the display element 103 in the pixel PIX included in the display unit PA.
  • the image data holding unit 101 is electrically connected to the wiring SL.
  • the image data holding unit 101 has a function of holding image data sent from the source driver circuit SD via the correction data holding unit 104 and the wiring SL.
  • the image data holding unit 101 can also have a write switching element, a capacitive element, and the like for holding image data.
  • the display element 103 included in the pixel PIX illustrated in FIG. 2A has a function of controlling light emitted from the pixel PIX.
  • the intensity of the light (which can be rephrased as luminance, height of gradation, etc.) is determined according to the image data stored in the image data storage unit 101.
  • a liquid crystal element can be used as the display element 103.
  • the liquid crystal element include a transmissive liquid crystal element and a reflective liquid crystal element.
  • an electrophoretic element for example, an electrophoretic element, a display element using an electronic powder fluid (registered trademark), a display element of an electrowetting method, and the like can be mentioned. Note that the case of applying a light emitting element such as an inorganic EL element or an organic EL element as the display element 103 will be described later.
  • the wiring VA illustrated in FIG. 2A is electrically connected to the pixel PIX.
  • the wiring VA can be, for example, a capacitor line for holding image data in the image data holding unit 101, a wiring for applying a potential to one terminal of a liquid crystal element of the display element 103, or the like. Therefore, the wiring VA can be one or more wirings.
  • the wiring GL is described as having a function of transmitting a selection signal in advance when writing image data to the pixel PIX.
  • the wiring GL and the wiring in FIG. It may have a function of controlling the on state and the off state between the VA and the device. Therefore, the wiring GL can be one or more wirings. Thus, the application of voltage and / or the supply of current from the wiring VA can be temporarily stopped.
  • the block diagram in FIG. 2B illustrates an example of a display device including a light-emitting element such as an organic EL element or an inorganic EL element.
  • the display device DD2 shown in FIG. 2B has substantially the same configuration as the pixel PIX of the display device DD1, the pixel PIX included in the display unit PA is connected to the drive circuit unit 102. It differs from the display device DD1 in that it has. Therefore, as for the display device DD2, only portions different from the above-described display device DD1 will be described, and description of the same portions as the display device DD1 will be omitted.
  • the drive circuit unit 102 is electrically connected to the image data holding unit 101 and the display element 103.
  • the drive circuit unit 102 has a function of driving the display element 103 in accordance with the image data held in the image data holding unit 101.
  • the driver circuit portion 102 can include a driving transistor which controls the current. Note that the driving transistor has a function of supplying a driving current to the display element 103.
  • a light-emitting element can be applied as described above.
  • a light emitting element an inorganic EL element, an organic EL element, etc. are mentioned, for example.
  • micro LED etc. are mentioned, for example.
  • the wiring VA in FIG. 2B is electrically connected to the pixel PIX similarly to the wiring VA illustrated in FIG. 2A.
  • the wiring VA here can be a capacitor line for holding image data in the image data holding unit 101, a voltage supply line for driving the drive circuit unit 102, a wiring for supplying current to a light emitting element, or the like. . Therefore, the wiring VA in FIG. 2B can be one or more wirings like the wiring VA illustrated in FIG. 2A.
  • FIG. 3 is a circuit diagram showing a parasitic capacitance and wiring resistance of the wiring SL, a circuit configuration example of the pixel PIX, and a circuit configuration example of the correction data holding unit 104.
  • FIG. 3 illustrates the source driver circuit SD in order to show the connection relationship with the correction data holding unit 104.
  • the pixel PIX only circuit elements of the switch SWC and the capacitive element Cs are illustrated, and description of the other circuit elements is omitted.
  • FIG. 3 illustrates the wiring SL electrically connected to the pixel PIX, the wiring for transmitting the selection signal to the pixel PIX (corresponding to the wiring GL illustrated in FIGS. 1 and 2) Wiring, wiring for applying a predetermined potential to a specific node (wiring corresponding to wiring VA shown in FIG. 2), and the like are omitted.
  • the wiring SL illustrated in FIG. 3 illustrates the parasitic capacitance of the wiring SL and the wiring resistance.
  • the wiring SL includes, for one pixel PIX, a resistance element Rp as a wiring resistance and a capacitive element Cp as a parasitic capacitance.
  • the display unit PA illustrated in FIG. 3 includes N pixels PIX (N is an integer of 1 or more) for one column, and the wiring SL includes N resistance elements Rp connected in series. And N capacitive elements Cp connected in parallel. Further, in FIG. 3, it is assumed that one pixel PIX is electrically connected to an electrical connection point between the first terminal of the capacitive element Cp and the first terminal of the resistive element Rp.
  • the pixel PIX provided in the i-th row (i is an integer of 1 or more and N or less) is illustrated as a pixel PIX [i]. Further, in the present specification, the description of the address of each of the pixel PIX [1] to the pixel PIX [N] may be omitted unless otherwise specified. Further, in FIG. 3, the pixel PIX [1], the pixel PIX [2], and the pixel PIX [N] are illustrated, and the other pixels PIX are omitted.
  • the pixel PIX has a switch SWC and a capacitive element Cs.
  • the first terminal of the switch SWC is electrically connected to the first terminal of the capacitive element Cs, and the second terminal of the switch SWC is electrically connected to the wiring SL.
  • the second terminal of the capacitive element Cs is electrically connected to the wiring VC.
  • the switching between the on state and the off state of the switch SWC is performed by, for example, a selection signal from the line GL or the like which is sent to the pixel PIX.
  • the capacitive element Cs can be, for example, a capacitive element for holding image data, which is included in the image data holding unit 101 described with reference to FIG.
  • the wiring VC can be, for example, a wiring for applying an appropriate potential to the second terminal of the capacitive element Cs in order to hold the image data.
  • the wiring VP is assumed to be electrically connected to the second terminal of the capacitive element Cp functioning as a parasitic capacitance.
  • the wiring VP can be, for example, a wiring GL for transmitting a selection signal to the pixel PIX, a wiring VC, or the like.
  • the correction data holding unit 104 includes switches SW1 to SW3 and a capacitive element Cd.
  • the first terminal of the switch SW1 is electrically connected to the first terminal of the capacitive element Cd and the wiring SL, and the second terminal of the switch SW1 is the first terminal of the switch SW2, the source driver circuit SD, Are connected electrically.
  • the first terminal of the switch SW3 is electrically connected to the second terminal of the capacitive element Cd and the second terminal of the switch SW2, and the second terminal of the switch SW3 is electrically connected to the wiring VG .
  • an electrical connection point between the second terminal of the switch SW2, the second terminal of the capacitive element Cd, and the first terminal of the switch SW3 is referred to as a node ND3.
  • the correction data holding unit can write the correction data to the second terminal (node ND3) of the capacitive element Cd by turning on the switch SW2.
  • the wiring VG is a wiring for resetting the correction data held in the correction data holding unit 104, and can be, for example, a wiring for applying a reference potential.
  • a pixel PIX illustrated in FIG. 4A1 includes a transistor Tr1, a capacitor C1, and a liquid crystal element LC.
  • the wiring DL, the wiring GL, and the wiring VCOM are electrically connected to the pixel PIX.
  • the transistor Tr1 functions as a switching element.
  • the transistor Tr1 functions as a transistor that electrically connects or disconnects the first terminal of the liquid crystal element LC and the wiring DL. That is, the transistor Tr1 can correspond to the switch SWC included in the pixel PIX of FIG.
  • the configuration described in Embodiment 3 can be applied to the transistor Tr1.
  • the line DL is a line for transmitting image data to the pixel PIX, and is a line corresponding to the line SL shown in FIGS. 1 to 3.
  • the wiring GL is a selection signal line for the pixel PIX, and corresponds to the wiring GL shown in FIGS. 1 and 2.
  • the wiring VCOM is a wiring for applying a predetermined potential to the second terminal of the liquid crystal element LC.
  • the predetermined potential can be, for example, a reference potential, a low level potential, or a potential lower than them.
  • the wiring VCOM can apply a common potential to the second terminals of the liquid crystal elements LC included in each of the plurality of pixels PIX included in the display portion PA.
  • the first terminal of the transistor Tr1 is electrically connected to the first terminal of the capacitive element C1
  • the second terminal of the transistor Tr1 is electrically connected to the wiring DL
  • the gate of the transistor Tr1 is electrically connected to the wiring GL It is connected to the.
  • an electrical connection point between the first terminal of the transistor Tr1, the first terminal of the capacitor C1, and the first terminal of the liquid crystal element LC is referred to as a node ND1.
  • the second terminal of the liquid crystal element LC is electrically connected to the wiring VCOM. Further, the second terminal of the capacitive element C1 is electrically connected to the wiring VCOM.
  • the capacitive element C1 has a function of holding a potential difference between the first terminal of the transistor Tr1 and the wiring VCOM.
  • the capacitive element C1 can correspond to the capacitive element Cs included in the pixel PIX shown in FIG.
  • the wiring VC illustrated in FIG. 3 can correspond to the wiring VCOM in FIG. 4A1. Note that since the capacitive element C1 only has to play a role of holding the potential of the first terminal of the capacitive element C1, the second terminal of the capacitive element C1 is electrically connected to a wiring which applies a constant potential other than the wiring VCOM. It may be done.
  • the transistor Tr1 and the capacitive element C1 can correspond to circuit elements included in the image data holding unit 101 of the pixel PIX illustrated in FIG. 2A.
  • the liquid crystal element LC can correspond to the display element 103 of the pixel PIX illustrated in FIG.
  • liquid crystal molecules included in the liquid crystal element LC are at a voltage between the first terminal and the second terminal of the liquid crystal element LC by holding a potential corresponding to image data at the node ND1.
  • the aligned liquid crystal molecules transmit light from the backlight unit included in the display device or reflect light incident from the outside of the display device by a reflective electrode included in the display device. Light can be emitted according to the image data.
  • the transistor Tr1 is preferably an OS transistor.
  • the OS transistor is preferably an oxide containing at least one of indium, an element M (the element M is aluminum, gallium, yttrium, or tin), or zinc in a channel formation region.
  • the oxide is described in detail in Embodiment 4.
  • the transistor Tr1 for example, a transistor having silicon in a channel formation region can be applied (hereinafter, referred to as a Si transistor).
  • silicon for example, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the transistor Tr1 illustrated in FIG. 4A1 may be a transistor including a back gate.
  • the pixel PIX illustrated in FIG. 4A2 has a configuration in which a back gate is provided in the transistor Tr1 included in the pixel PIX illustrated in FIG. 4A1.
  • the gate and the back gate are electrically connected in the transistor Tr1, so that the gate and the back gate are electrically connected can increase the on-state current flowing to the transistor, so that the pixel PIX operates at high speed by adopting the configuration of the pixel PIX illustrated in FIG. 4A2. can do.
  • the pixel PIX illustrated in FIG. 4A2 is configured to connect the gate and the back gate of the transistor Tr1, the back gate of the transistor Tr1 may be configured to be supplied with a potential by another wiring.
  • a pixel PIX illustrated in FIG. 4B1 includes transistors Tr2 to Tr4, a capacitor C2, and a light emitting element LD.
  • the wiring DL, the wiring GL1, the wiring AL, the wiring VL, and the wiring CAT are electrically connected to the pixel PIX.
  • Each of the transistor Tr2 and the transistor Tr4 functions as a switching element. Since the writing of the image data is performed by controlling the transistor Tr2, the transistor Tr2 can correspond to the switch SWC included in the pixel PIX of FIG.
  • the transistor Tr3 functions as a drive transistor that controls the current flowing to the light emitting element LD.
  • the configurations described in Embodiment 3 can be applied to the transistors Tr2 to Tr4.
  • the wiring DL is a wiring for transmitting image data to the pixel PIX, and can correspond to the wiring SL illustrated in FIGS. 1 to 3.
  • the wiring GL1 is a selection signal line for the pixel PIX, and can correspond to the wiring GL illustrated in FIGS. 1 and 2.
  • the wiring VL is a wiring for applying a predetermined potential to a specific node in the pixel PIX.
  • the wiring AL is a wiring for supplying a current for causing the light emitting element LD to flow.
  • the wiring VL and the wiring AL can correspond to the wiring VA illustrated in FIG.
  • the wiring CAT is a wiring for applying a predetermined potential to the output terminal of the light emitting element LD.
  • the predetermined potential can be, for example, a reference potential, a low level potential, or a potential lower than them.
  • the wire CAT can correspond to the wire VA shown in FIG.
  • the wiring CAT preferably functions as a wiring for applying a common potential in the plurality of pixels PIX included in the display unit PA.
  • the first terminal of the transistor Tr2 is electrically connected to the first terminal of the capacitive element C2 and the gate of the transistor Tr3, and the second terminal of the transistor Tr2 is electrically connected to the wiring DL.
  • the gate is electrically connected to the wiring GL1.
  • a first terminal of the transistor Tr3 is electrically connected to the wiring AL, and a second terminal of the transistor Tr3 is a second terminal of the capacitive element C2, a first terminal of the transistor Tr4, and an input terminal of the light emitting element LD.
  • the second terminal of the transistor Tr4 is electrically connected to the wiring VL, and the gate of the transistor Tr4 is electrically connected to the wiring GL1.
  • the output terminal of the light emitting element LD is electrically connected to the wiring CAT.
  • an electrical connection point between the first terminal of the transistor Tr2, the first terminal of the capacitive element C2, and the gate of the transistor Tr3 is referred to as a node ND2.
  • the capacitive element C2 has a function of holding a potential difference between the second terminal of the transistor Tr3 and the gate. Also, the capacitive element C2 can correspond to the capacitive element Cs included in the pixel PIX shown in FIG.
  • the transistor Tr2 and the capacitive element C2 can correspond to circuit elements included in the image data storage unit 101 of the pixel PIX illustrated in FIG. 2B.
  • the transistor Tr3 and the transistor Tr4 can correspond to circuit elements included in the drive circuit portion 102 of the pixel PIX illustrated in FIG. 2B.
  • the light emitting element LD can correspond to the display element 103 of the pixel PIX illustrated in FIG. 2B.
  • the node ND2 holds a potential corresponding to the image data, so that the current corresponding to the gate-source voltage of the transistor Tr3 which is a driving transistor is the source-drain of the transistor Tr3. It flows in between. Since the current flows to the input terminal of the light emitting element LD, the light emitting element LD emits light. Therefore, the pixel PIX can emit light according to the image data.
  • At least one of the transistors Tr2 to Tr4 is preferably an OS transistor.
  • the OS transistor is preferably an oxide containing at least one of indium, an element M (the element M is aluminum, gallium, yttrium, or tin), or zinc in a channel formation region.
  • the oxide is described in detail in Embodiment 4.
  • the OS transistor to all of the transistors Tr2 to Tr4, the respective transistors can be formed at the same time, which may shorten the manufacturing process of the display portion PA. That is, since the production time of the display unit PA can be reduced, the number of productions per fixed time can be increased.
  • a Si transistor having silicon in a channel formation region can be applied to at least one of the transistors Tr2 to Tr4.
  • silicon for example, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the channel formation regions of the transistors Tr2 to Tr4 are preferably the same material. Further, depending on the situation, the pixel PIX may be configured such that some of the transistors Tr2 to Tr4 are Si transistors and the remaining transistors are OS transistors.
  • a switching element may be provided at the input terminal of the light emitting element LD.
  • the pixel PIX illustrated in FIG. 4B is between the light emitting element LD and the electrical connection point between the second terminal of the transistor Tr3, the second terminal of the capacitive element C2, and the first terminal of the transistor Tr4.
  • the transistor Tr5 is provided as a switching element. That is, the first terminal of the transistor Tr5 is electrically connected to the second terminal of the transistor Tr3, the second terminal of the capacitive element C2, and the first terminal of the transistor Tr4, and the second terminal of the transistor Tr5 is It is electrically connected to the input terminal of the light emitting element LD.
  • the gate of the transistor Tr5 is electrically connected to the wiring GL2 which is one of the selection signal lines.
  • the pixel PIX shown in FIG. 4 (B1) in order to stop the light emission of the light emitting element LD, it is not necessary to flow a current to the input terminal of the light emitting element LD, the potential applied to the wiring AL in accordance with the timing You can lower the In this case, a driver circuit for controlling the wiring AL needs to be separately provided, which may increase the cost of manufacturing the display device.
  • the supply of the current to the light emitting element LD may be stopped by applying a low level potential to the wiring GL2 to turn off the transistor Tr5.
  • the transistor Tr5 is the above-described OS transistor, light emission of the light-emitting element LD due to the off current can be prevented.
  • the transistor Tr5 can correspond to a circuit element included in the drive circuit portion 102 of the pixel PIX illustrated in FIG. 2B.
  • the correction data holding unit 104 shown in FIG. 5A has a circuit configuration example in which the transistors SWT1 to SWT3 are applied as the switches SW1 to SW3 of the correction data holding unit 104 shown in FIG.
  • the display unit PA and the source driver circuit SD are illustrated in order to show the connection relationship with the correction data holding unit 104.
  • the first terminal of the transistor SWT1 is electrically connected to the first terminal of the capacitive element Cd and the wiring SL (wiring DL), and the second terminal of the transistor SWT1 is the first terminal of the transistor SWT2, a source driver
  • the gate of the transistor SWT1 is electrically connected to the circuit SD1 and the gate of the transistor SWT1 is electrically connected to the wiring CRL1.
  • the gate of the transistor SWT2 is electrically connected to the wiring CRL2.
  • the first terminal of the transistor SWT3 is electrically connected to the second terminal of the capacitive element Cd and the second terminal of the transistor SWT2, and the second terminal of the transistor SWT3 is electrically connected to the wiring VG.
  • the gate of SWT3 is electrically connected to the wiring CRL1.
  • the electrical connection point between the second terminal of the transistor SWT2, the second terminal of the capacitive element Cd, and the first terminal of the transistor SWT3 is a node ND3.
  • the wirings CRL1 and CRL2 are wirings for switching on / off of the transistors SWT1 to SWT3.
  • the transistors SWT1 and SWT3 are turned on by applying a high level potential or a low level potential to the wiring CRL1.
  • the off state can be switched simultaneously. It is not necessary to switch on and off of the transistor SWT1 and the transistor SWT3 simultaneously, and switching of the on and off states of the transistor SWT1 and the transistor SWT3 may be performed independently.
  • the correction data holding unit 104 may be configured such that the respective gates of the transistor SWT1 and the transistor SWT3 are electrically connected to different wirings.
  • An OS transistor is preferably used as at least one of the transistors SWT1 to SWT3. Since the OS transistor has a very low off current, for example, by applying the OS transistor as the transistor SWT2 and / or the transistor SWT3, destruction of data held in the node ND3 due to the off current You can prevent. In addition, when all the transistors SWT1 to SWT3 are OS transistors, the respective transistors can be formed at the same time, which may shorten the manufacturing process of the display portion PA.
  • At least one of the transistors SWT1 to SWT3 illustrated in FIG. 5A may be a transistor including a back gate.
  • all of the transistors SWT1 to SWT3 have a back gate, and the gate and the back gate of each of the transistors are electrically connected.
  • the transistor in which the gate and the back gate are electrically connected can increase the on-state current flowing to the transistor, so that the pixel PIX operates at high speed by adopting the configuration of the pixel PIX illustrated in FIG. 5B. can do.
  • the pixel PIX illustrated in FIG. 5B has a configuration in which the gate and the back gate are connected to each of the transistors SWT1 to SWT3; however, another wiring is used to apply a potential to the back gate of each transistor It may be
  • a Si transistor may be applied to at least one of the transistors SWT1 to SWT3. Further, among the transistors SWT1 to SWT3, a part of the transistors may be a Si transistor, and the remaining transistors may be OS transistors.
  • FIG. 5A and 5B show an example of a circuit configuration in which the transistors SWT1 to SWT3 are applied as the switches SW1 to SW3 of the correction data holding unit 104 shown in FIG. 3, respectively.
  • the switches SW1 to SW3 of the data holding unit 104 may be switches constituted by CMOS (Complementary MOS) circuits, for example, analog switches.
  • CMOS Complementary MOS
  • the channel formation regions of the transistors SWT1 to SWT3 and the transistors included in the pixel PIX are preferably formed of the same material.
  • correction data holding unit 104 and source driver circuit SD are formed on the same semiconductor substrate. It is preferable to form.
  • the source driver circuit SD is formed on the semiconductor substrate, and the source driver circuit SD is formed. It is preferable to have a stacked structure in which the correction data holding unit 104 is formed on the upper side.
  • the transistors SWT1 to SWT3 of the correction data holding unit 104 can be configured as OS transistors, and the source driver circuit SD can be configured using Si transistors.
  • correction data holding unit 104 and the source driver circuit SD may be configured such that the substrate on which the correction data holding unit 104 is formed is mounted on the semiconductor substrate on which the source driver circuit SD is formed. Further, the correction data holding unit 104 may be included in the source driver circuit SD.
  • a substrate on which the pixel PIX, the correction data holding unit 104, the source driver circuit SD and the like are formed for example, a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (eg yttria stabilized zirconia substrate), a resin substrate And insulator substrates.
  • the compound semiconductor substrate which consists of semiconductor substrates, such as silicon and germanium, or silicon carbide, silicon germanium, gallium arsenide, an indium phosphide, zinc oxide, and gallium oxide, is mentioned, for example.
  • the substrate for example, an SOI (Silicon On Insulator) substrate in which an insulating region is included in a semiconductor substrate can be given.
  • SOI Silicon On Insulator
  • conductor substrates such as a graphite board
  • the display device handled in this operation example is a display device DD3 shown in FIG.
  • the display device DD3 uses the pixel PIX as the pixel PIX shown in FIG. 4A, the wiring SL as the wiring SL shown in FIG. 3, and the correction data holding unit 104 as the correction data shown in FIG.
  • the configuration is the holding unit 104.
  • the resistor element Rp indicating the wiring resistance of the wiring SL illustrated in FIG. 3 is omitted. Further, in the source driver circuit SD shown in FIG. 6, only the amplifier circuit AMP is illustrated, and circuits and elements electrically connected to the input terminal of the amplifier circuit are omitted.
  • FIG. 7 is a timing chart showing an operation example of the display device DD3.
  • the timing chart shown in FIG. 7 shows the output voltages of the wiring GL, the wiring VCOM, the wiring CRL1, the wiring CRL2, the wiring VG, the wiring DL, and the amplifier circuit (at AMP_out in FIG. 7) at time T1 to time T6 and their neighboring times. Changes in the potentials of the node ND1 and the node ND3. Note that high described in FIG. 7 indicates a high level potential, and low indicates a low level potential. Further, V GND described in FIG. 7 indicates a reference potential.
  • V GND is always applied to the wiring VCOM and the wiring VG at time T1 to time T6 and in the vicinity thereof.
  • the transistor Tr1 and the transistors SWT1 to SWT3 include the case where they finally operate in the linear region in the ON state unless otherwise specified. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of the transistor Tr1 and the transistors SWT1 to SWT3 are appropriately biased to voltages in the range of operating in the linear region.
  • the transistor Tr2 and the transistor Tr4 are operated in a linear region, and the transistor Tr3 is operated in a saturation region. preferable.
  • a low level potential is applied to the wiring GL.
  • the potential of the wiring GL is a low level potential
  • a low level potential is applied to the gate of the transistor Tr1, so that the transistor Tr1 is turned off. That is, the wiring DL and the node ND1 are in a non-conductive state.
  • a low level potential is applied to the wiring CRL1.
  • a low level potential is applied to the gate of each of the transistor SWT1 and the transistor SWT3, so that each of the transistor SWT1 and the transistor SWT3 is turned off. That is, the source driver circuit SD and the display portion PA do not conduct, and the node ND3 and the wiring VG do not conduct.
  • liquid crystal molecules contained in the liquid crystal element LC are aligned in accordance with the potential difference.
  • the aligned liquid crystal molecules transmit light from the backlight unit included in the display device DD1, and the light is thus emitted from the pixel PIX. Since the intensity of the light is determined by the voltage applied between the first terminal (node ND1) and the second terminal of the liquid crystal element LC, that is, the potential of the node ND1, gray scale display is performed by adjusting the potential. be able to. Note that before time T1 in the timing chart shown in FIG.
  • V Ini1 a potential difference between the first terminal (node ND1) and the second terminal of the liquid crystal element LC occurs to such an extent that light is not emitted from the pixel PIX.
  • V INI1 the potential of the node ND1 is described as V Ini1 .
  • V INI1 is, V GND, or a potential lower than V GND.
  • V Ini1 will be described as a potential which is larger than V GND and at which light is not emitted from the pixel PIX.
  • the potential of the wiring CRL2 changes from the high level potential to the low level potential.
  • the potential of the wiring CRL2 is a high level potential
  • a high level potential is applied to the gate of the transistor SWT2, and thus the transistor SWT2 is turned on. That is, the source driver circuit SD and the node ND3 are in a conductive state.
  • the potential output from the output terminal of the amplifier circuit AMP of the source driver circuit SD is applied to the node ND3.
  • the transistor SWT2 is turned off; thus, the source driver circuit SD and the node ND3 are turned off.
  • V INI2 is V GND, or a potential lower than V GND, but this operation example, V INI2 is greater potential than V GND.
  • the wiring DL is at an appropriate potential. Note that in FIG. 7, the potential of the wiring DL is illustrated as a potential higher than V GND .
  • a high level potential is applied to the wiring CRL1. Therefore, a high level potential is applied to the gate of each of the transistor SWT1 and the transistor SWT3 from time T1 to time T2, so that the transistor SWT1 and the transistor SWT3 are turned on. A conduction state is established between node ND3 and wiring VG.
  • V data1 is output as an analog signal from the output terminal of the amplifier circuit at time T1.
  • V data1 is a potential that can be output by the digital-to-analog conversion circuit DAC included in the source driver circuit SD.
  • the transistor SWT1 since the transistor SWT1 is in the on state, the potential of the wiring DL is V data1 . Further, since the transistor Tr1 is in the ON state, the potential of the node ND1 of the pixel PIX also becomes V data1 .
  • the transistor SWT3 since the transistor SWT3 is in the on state, the potential of the node ND3 is V GND . Further, since the transistor SWT2 is in the OFF state, the potential V data1 output from the output terminal of the amplifier circuit AMP is not applied to the node ND3.
  • the voltage between the first terminal and the second terminal of the capacitive element Cd is V data1 .
  • the wiring DL and the source driver circuit SD are turned off. Therefore, the wiring DL and the node ND1 are in an electrically floating state. Further, when the transistor SWT3 is turned off, the node ND3 and the wiring VG are also brought out of conduction, so the node ND3 is also brought into an electrically floating state.
  • V data2 is output as an analog signal from the output terminal of the amplifier circuit AMP.
  • V data2 is a potential that can be output by the digital-to-analog conversion circuit DAC included in the source driver circuit SD.
  • the transistor SWT2 since the transistor SWT2 is in the on state, the potential V data2 output from the output terminal of the amplifier circuit AMP is applied to the node ND3. Further, since the transistor SWT3 is in the off state, no current flows from the source driver circuit SD to the wiring VG, and the potential of the node ND3 is increased from V GND to V data2 .
  • V ND1 V ND1
  • the parasitic capacitance generated between the first terminal and the second terminal of the liquid crystal element LC is neglected in the formulas (E1) and (E2).
  • the first terminal of liquid crystal element LC and the first terminal of capacitive element C1 are electrically connected to each other, and the second terminal of liquid crystal element LC and the second terminal of capacitive element C1 are electrically connected to wiring VCOM. Because they are connected, they can be regarded as electrically connected in parallel. Therefore, formula (E1), the value C B of the capacitance of the formula (E2) can be handled as a value in consideration of the parasitic capacitance of the liquid crystal element.
  • the source driver circuit SD and the node ND3 become nonconductive. Further, since the transistor SWT3 is in the off state, the node ND3 is in the electrically floating state. Therefore, the potential of the node ND3 is held by the capacitive element Cd.
  • V AN is output as an analog signal from the output terminal of the amplifier circuit AMP. Similar to V data1 and V data2 , V AN is a potential that can be output by the digital-to-analog converter circuit DAC included in the source driver circuit SD.
  • the luminance of the light emitted from the pixel PIX is determined by the voltage applied between the first terminal and the second terminal of the liquid crystal element LC.
  • the potential of resolution higher than that of the digital analog conversion circuit DAC It can be applied to the image data storage unit (node ND1) of the pixel PIX.
  • V data1 written to the wiring DL and the node ND1 takes values from “000000” to “111111” in binary notation.
  • the voltage value of “111111” is 6.3 V
  • possible voltage values of V data1 that can be output by the digital-analog conversion circuit DAC are in the range of 0 V to 6.3 V in 0.1 V steps.
  • V data1 in the range of 0 V to 6.3 V can be written to the wiring DL and the node ND1 from time T1 to time T2.
  • a potential (image data) with higher resolution than the 6-bit digital-to-analog conversion circuit DAC can be written to the pixel PIX.
  • V data1 provided by the 6-bit digital-to-analog conversion circuit DAC corresponds to the upper 6 bits of the image data
  • ⁇ V applied to node ND1 by capacitive coupling by capacitive element Cd of correction data holding unit 104 g corresponds to the lower 6 bits of the image data. That is, by using the display device DD1 to the display device DD3 according to one embodiment of the present invention, the lower 6 bits of image data can be interpolated to the upper 6 bits of image data supplied by the digital-to-analog conversion circuit DAC. Image data equivalent to 12 bits can be displayed on PA.
  • a potential higher than V GND is applied as correction data to the node ND3 of the correction data holding unit 104 between time T3 and time T4, but correction data is applied more than V GND.
  • a low potential may be applied. That is, ⁇ V g provided to the node ND1 by capacitive coupling by the capacitive element Cd of the correction data holding unit 104 may be set to a negative potential.
  • the structure of the display device according to one embodiment of the present invention is not limited to the structures illustrated in FIGS. 1 to 3 and 6.
  • the components of the display device can be changed as appropriate depending on, for example, conditions such as design specifications and purposes.
  • the pixel PIX illustrated in FIG. 4 (B1) (B2) has a configuration in which the transistors Tr2 to Tr4 are provided with the back gate. (Not shown).
  • an operation method of a display device of one embodiment of the present invention is not limited to the above operation example or specific example.
  • the order of applying potentials to elements, circuits, wirings, and the like, and the value of the potentials can be changed as appropriate.
  • the operation method of the display device may be changed according to the structure.
  • Second Embodiment a structural example of a display device using a liquid crystal element is described.
  • the description of the operation and function of applying the image data of lower bits to the image data output from the source driver circuit SD described in the first embodiment will be omitted.
  • the display device illustrated in FIG. 8A includes a first substrate 4001 and a second substrate 4006.
  • a sealant 4005 is provided to surround the display portion 215 provided over the first substrate 4001, and the display portion 215 is sealed with the sealant 4005 and the second substrate 4006.
  • the display unit 215 is provided with a pixel array having the pixel PIX described in Embodiment 1.
  • the scan line driver circuit 221a, the signal line driver circuit 231a, the signal line driver circuit 232a, and the common line driver circuit 241a each include a plurality of integrated circuits 4042 provided over a printed substrate 4041.
  • the integrated circuit 4042 is formed of a single crystal semiconductor or a polycrystalline semiconductor.
  • the signal line driver circuit 231a and the signal line driver circuit 232a have the function of the source driver circuit SD described in the first embodiment.
  • the scanning line drive circuit 221 a has the function of the gate driver circuit GD described in Embodiment 1.
  • the common line drive circuit 241 a has a function of supplying a prescribed potential to the wiring VCOM described in Embodiment 1.
  • the integrated circuit 4042 included in the scan line driver circuit 221 a and the common line driver circuit 241 a has a function of supplying a selection signal to the display portion 215.
  • the integrated circuit 4042 included in the signal line driver circuit 231 a and the signal line driver circuit 232 a has a function of supplying an image signal to the display portion 215.
  • the integrated circuit 4042 is mounted in a region different from a region surrounded by the sealant 4005 on the first substrate 4001.
  • connection method of the integrated circuit 4042 is not particularly limited, and wire bonding, COG (chip on glass), TCP (tape carrier package), COF (chip on film), or the like may be used. it can.
  • FIG. 8B shows an example in which the integrated circuit 4042 included in the signal line driver circuit 231a and the signal line driver circuit 232a is mounted by a COG method.
  • part or the whole of the driver circuit can be integrally formed over the same substrate 4001 as the display portion 215, whereby a system on panel can be formed.
  • FIG. 8B illustrates an example in which the scan line driver circuit 221 a and the common line driver circuit 241 a are formed over the same substrate as the display portion 215.
  • a sealant 4005 is provided so as to surround the display portion 215 provided over the first substrate 4001, the scan line driver circuit 221a, and the common line driver circuit 241a.
  • a second substrate 4006 is provided over the display portion 215, the scan line driver circuit 221a, and the common line driver circuit 241a.
  • FIG. 8B illustrates an example in which the signal line driver circuit 231 a and the signal line driver circuit 232 a are separately formed and mounted on the first substrate 4001, the present invention is not limited to this structure.
  • the scan line driver circuit may be separately formed and mounted, or part of the signal line driver circuit or part of the scan line driver circuit may be separately formed and mounted.
  • the display device may include a panel in which the display element is sealed and a module in which an IC or the like including a controller is mounted on the panel.
  • the display portion and the scan line driver circuit provided over the first substrate each include a plurality of transistors.
  • An OS transistor or a Si transistor can be applied as the transistor.
  • the structures of the transistors included in the peripheral drive circuit and the transistors included in the pixel circuit of the display portion may be the same or different.
  • the transistors included in the peripheral drive circuit may all have the same structure, or two or more types of structures may be used in combination.
  • the transistors included in the pixel circuit may all have the same structure, or two or more types of structures may be used in combination.
  • an input device 4200 (not shown, and the input device 4200 will be described later) can be provided over the second substrate 4006.
  • the structure in which the input device 4200 is provided in the display device illustrated in FIG. 8 can function as a touch panel.
  • the sensing element also referred to as a sensor element included in the touch panel of one embodiment of the present invention is not limited.
  • Various sensors capable of detecting the proximity or contact of a detection object such as a finger or a stylus can be applied as the detection element.
  • various systems such as an electrostatic capacity system, a resistance film system, a surface acoustic wave system, an infrared system, an optical system, a pressure-sensitive system, can be used, for example.
  • a touch panel having a capacitive sensing element is described as an example.
  • a capacitance method there are a surface type capacitance method, a projection type capacitance method, and the like. Further, as a projected capacitive system, there are a self-capacitance system, a mutual capacitance system, and the like. The mutual capacitance method is preferable because simultaneous multipoint detection becomes possible.
  • the touch panel according to one embodiment of the present invention has a structure in which a display device and a detection element which are separately manufactured are attached to each other, a structure in which a substrate supporting the display element and / or an opposite substrate are provided with electrodes forming the detection element Various configurations can be applied.
  • FIG. 9A is a perspective view of the touch panel 4210.
  • FIG. 9B is a schematic perspective view of the input device 4200. Note that only representative components are shown for the sake of clarity.
  • the touch panel 4210 has a structure in which a display device and a detection element which are separately manufactured are attached to each other.
  • the touch panel 4210 includes an input device 4200 and a display device, and these are provided in an overlapping manner.
  • the input device 4200 includes a substrate 4263, an electrode 4227, an electrode 4228, a plurality of wirings 4237, a plurality of wirings 4238, and a plurality of wirings 4239.
  • the electrode 4227 can be electrically connected to the wiring 4237 or the wiring 4239.
  • the electrode 4228 can be electrically connected to the wiring 4239.
  • the FPC 4272 b is electrically connected to each of the plurality of wirings 4237 and the plurality of wirings 4238.
  • the FPC 4272 b can be provided with an IC 4273 b.
  • a touch sensor may be provided between the first substrate 4001 and the second substrate 4006 of the display device.
  • a touch sensor is provided between the first substrate 4001 and the second substrate 4006, an optical touch sensor using a photoelectric conversion element may be used in addition to a capacitive touch sensor.
  • FIG. 10 is a cross-sectional view of a portion indicated by a chain line N1-N2 in FIG. 8B.
  • the display device illustrated in FIG. 10 includes an electrode 4015, and the electrode 4015 is electrically connected to a terminal of the FPC 4018 through an anisotropic conductive layer 4019.
  • the electrode 4015 is electrically connected to the wiring 4014 in an opening formed in the insulating layer 4112, the insulating layer 4111, and the insulating layer 4110.
  • the electrode 4015 is formed of the same conductive layer as the first electrode layer 4030, and the wiring 4014 is formed of the same conductive layer as the source electrode and the drain electrode of the transistor 4010 and the transistor 4011.
  • the display portion 215 and the scan line driver circuit 221a provided over the first substrate 4001 have a plurality of transistors, and in FIG. 10, the transistor 4010 included in the display portion 215 and the scan line driver circuit 221a.
  • the transistor 4011 included in FIG. Note that although bottom-gate transistors are illustrated as the transistors 4010 and 4011 in FIG. 10, top-gate transistors may be used. In addition, the transistor 4011 may be included in the gate driver circuit GD described in Embodiment 1.
  • the insulating layer 4112 is provided over the transistor 4010 and the transistor 4011.
  • the transistor 4010 and the transistor 4011 are provided over the insulating layer 4102.
  • the transistor 4010 and the transistor 4011 each include an electrode 4017 formed over the insulating layer 4111.
  • the electrode 4017 can function as a back gate electrode.
  • the display device illustrated in FIG. 10 includes a capacitor 4020.
  • the capacitor 4020 includes an electrode 4021 formed in the same step as the gate electrode of the transistor 4010, and an electrode formed in the same step as the source electrode and the drain electrode.
  • the respective electrodes overlap with each other through the insulating layer 4103.
  • the capacitive element 4020 can be, for example, the capacitive element C1 of the pixel PIX described in Embodiment 1.
  • the capacitance of a capacitor provided in a pixel portion of a display device is set so as to be able to hold charge during a predetermined period, in consideration of leakage current or the like of a transistor provided in the pixel portion.
  • the capacitance of the capacitor may be set in consideration of the off current of the transistor and the like.
  • FIG. 10 shows an example of a liquid crystal display device using a transmissive liquid crystal element as a display element.
  • a liquid crystal element 4013 which is a display element includes a first electrode layer 4030, a second electrode layer 4031, and a liquid crystal layer 4008.
  • an insulating layer 4032 and an insulating layer 4033 which function as alignment films are provided so as to sandwich the liquid crystal layer 4008.
  • the second electrode layer 4031 is provided on the second substrate 4006 side, and the first electrode layer 4030 and the second electrode layer 4031 overlap with each other through the liquid crystal layer 4008.
  • the transistor 4010 provided in the display portion 215 is electrically connected to the liquid crystal element 4013. That is, the transistor 4010 can be, for example, the transistor Tr1 described in Embodiment 1, and the liquid crystal element 4013 can be, for example, a liquid crystal element LC of the pixel PIX described in Embodiment 1.
  • a conductive material which transmits visible light is preferably used.
  • a material including one or more selected from indium (In), zinc (Zn), and tin (Sn) can be used.
  • indium oxide, indium tin oxide (ITO), indium zinc oxide, indium oxide including tungsten oxide, indium zinc oxide including tungsten oxide, indium oxide including titanium oxide, titanium oxide Indium tin oxide, indium tin oxide containing silicon oxide (ITSO), zinc oxide, zinc oxide containing gallium, and the like can be given.
  • a film containing graphene can be used. The film containing graphene can be formed, for example, by reducing a film containing graphene oxide formed over the film.
  • the liquid crystal element 4013 can be, for example, a liquid crystal element to which a Fringe Field Switching (FFS) mode is applied.
  • liquid crystal materials include positive liquid crystal materials having positive dielectric anisotropy ( ⁇ ) and negative liquid crystal materials having negative dielectric anisotropy. Both materials can be applied to the liquid crystal element 4013 described in this embodiment, and an optimal liquid crystal material can be used in accordance with the mode and design to be applied.
  • the display device described in this embodiment it is preferable to use a negative liquid crystal material.
  • the influence of the flexoelectric effect derived from the polarization of liquid crystal molecules can be suppressed, and there is almost no difference in transmittance due to the polarity. Therefore, it is possible to suppress the flicker from being viewed by the user of the display device.
  • the flexoelectric effect is a phenomenon in which polarization occurs due to orientation distortion mainly due to molecular shape.
  • a negative liquid crystal material is less likely to cause orientation distortion of spreading deformation or bending deformation.
  • liquid crystal element 4013 an element to which the FFS mode is applied is used as the liquid crystal element 4013 here, a liquid crystal element to which various modes are applied can be used without limitation thereto.
  • VA Vertical Alignment
  • TN Transmission Nematic
  • IPS In-Plane-Switching
  • ASM Analy Symmetrically Aligned Micro-cell
  • OCB Optically Compensated Birefringence
  • FLC Fluoroelectric Liquid Crystal
  • Liquid crystal elements to which AFLC (Anti Ferroelectric Liquid Crystal) mode, ECB (Electrically Controlled Birefringence) mode, VA-IPS mode, guest host mode, etc. are applied can be used. .
  • a normally black liquid crystal display device such as a transmissive liquid crystal display device adopting a vertical alignment (VA) mode may be applied to the display device described in this embodiment.
  • VA vertical alignment
  • an MVA (Multi-Domain Vertical Alignment) mode, a PVA (Pattered Vertical Alignment) mode, an ASV (Advanced Super View) mode, or the like can be used as the vertical alignment mode.
  • a liquid crystal element is an element that controls transmission or non-transmission of light by an optical modulation action of liquid crystal.
  • the optical modulation action of the liquid crystal is controlled by an electric field (including a horizontal electric field, a vertical electric field or an oblique electric field) applied to the liquid crystal.
  • an electric field including a horizontal electric field, a vertical electric field or an oblique electric field
  • liquid crystals used for liquid crystal elements thermotropic liquid crystals, low molecular weight liquid crystals, polymer liquid crystals, polymer dispersed liquid crystals (PDLC), ferroelectric liquid crystals, antiferroelectric liquid crystals, etc. can be used. .
  • These liquid crystal materials exhibit a cholesteric phase, a smectic phase, a cubic phase, a chiral nematic phase, an isotropic phase, etc. depending on conditions.
  • FIG. 10 illustrates an example of a display device including a vertical electric field liquid crystal element
  • a display device including a horizontal electric field liquid crystal element can be applied to one embodiment of the present invention.
  • liquid crystal exhibiting a blue phase which does not use an alignment film may be used.
  • the blue phase is one of the liquid crystal phases, and is a phase which appears immediately before the cholesteric liquid phase is changed to the isotropic phase when the temperature of the cholesteric liquid crystal is raised. Since the blue phase appears only in a narrow temperature range, a liquid crystal composition in which 5% by weight or more of a chiral agent is mixed is used for the liquid crystal layer 4008 in order to improve the temperature range.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent has a short response speed and exhibits optical isotropy.
  • a liquid crystal composition containing a liquid crystal exhibiting a blue phase and a chiral agent does not require alignment treatment and has a small viewing angle dependency.
  • rubbing processing is also unnecessary, so electrostatic breakdown caused by rubbing processing can be prevented, and defects or breakage of the liquid crystal display device in the manufacturing process can be reduced. .
  • the spacer 4035 is a columnar spacer obtained by selectively etching the insulating layer, and is provided to control a distance (cell gap) between the first electrode layer 4030 and the second electrode layer 4031. .
  • a spherical spacer may be used.
  • an optical member such as a black matrix (light shielding layer), a colored layer (color filter), a polarizing member, a retardation member, and an antireflective member may be provided as appropriate.
  • an optical member such as a black matrix (light shielding layer), a colored layer (color filter), a polarizing member, a retardation member, and an antireflective member
  • circular polarization by a polarization substrate and a retardation substrate may be used.
  • a backlight unit, a side light unit, or the like may be used as a light source.
  • the surface of the second substrate 4006 opposite to the surface on which the colored layer 4131 and the light shielding layer 4132 are provided
  • the back surface of the first substrate 4001 insulating layer 41012.
  • a polarization substrate may be provided on the opposite side of the surface provided with the backlight unit, and a backlight unit may be provided on the back surface side of the first substrate 4001 via the polarization substrate (not shown).
  • a light shielding layer 4132, a coloring layer 4131, and an insulating layer 4133 are provided between the second substrate 4006 and the second electrode layer 4031.
  • Examples of the material that can be used as the light shielding layer 4132 include carbon black, titanium black, metals, metal oxides, and composite oxides containing a solid solution of a plurality of metal oxides.
  • the light shielding layer may be a film containing a resin material or a thin film of an inorganic material such as metal.
  • a stacked film of films containing a material of the colored layer 4131 can be used.
  • a stacked structure of a film containing a material used for the colored layer 4131 which transmits light of a certain color and a film containing a material used for the colored layer 4131 which transmits light of another color can be used. It is preferable to use a common material for the colored layer 4131 and the light shielding layer 4132 because the apparatus can be shared and the process can be simplified.
  • a material which can be used for the coloring layer 4131 a metal material, a resin material, a resin material containing a pigment or a dye, and the like can be given.
  • the formation method of the light shielding layer and the colored layer may be performed in the same manner as the formation method of each layer described above. For example, it may be performed by an inkjet method.
  • the insulating layer 4133 is preferably an overcoat having a planarization function.
  • a flat insulating film can be formed over the surface on which the colored layer 4131 and the light shielding layer 4132 having different thicknesses are formed.
  • the second electrode layer 4031 can be formed flat; thus, variation in thickness of the liquid crystal layer 4008 can be reduced.
  • An acrylic resin etc. are mentioned as such an insulating layer 4133.
  • the display device illustrated in FIG. 10 includes the insulating layer 4111 and the insulating layer 4102.
  • As the insulating layer 4111 and the insulating layer 4102 an insulating layer which hardly transmits an impurity element is used. By sandwiching the transistor between the insulating layer 4111 and the insulating layer 4102, entry of impurities into the semiconductor layer from the outside can be prevented.
  • a circuit structure, a circuit element, or the like may be changed as appropriate depending on the situation.
  • a protective circuit for protecting the driver circuit is preferably provided.
  • the protection circuit is preferably configured using a non-linear element.
  • the semiconductor device or the display device of one embodiment of the present invention can be manufactured using various types of transistors such as a bottom-gate transistor and a top-gate transistor. Therefore, according to the existing manufacturing line, the material of the semiconductor layer to be used and the transistor structure can be easily replaced.
  • FIG. 11A1 is a cross-sectional view of a channel protective transistor 810 which is a kind of bottom gate transistor.
  • the transistor 810 is formed over a substrate 771.
  • the transistor 810 includes an electrode 746 over the substrate 771 with the insulating layer 772 interposed therebetween.
  • the semiconductor layer 742 is provided over the electrode 746 with the insulating layer 726 interposed therebetween.
  • the electrode 746 can function as a gate electrode.
  • the insulating layer 726 functions as a gate insulating layer.
  • the insulating layer 741 is provided over the channel formation region of the semiconductor layer 742.
  • an electrode 744 a and an electrode 744 b are provided over the insulating layer 726 in contact with part of the semiconductor layer 742.
  • the electrode 744a can function as one of a source electrode and a drain electrode.
  • the electrode 744 b can function as the other of the source electrode and the drain electrode.
  • a portion of the electrode 744 a and a portion of the electrode 744 b are formed over the insulating layer 741.
  • the insulating layer 741 can function as a channel protective layer. By providing the insulating layer 741 over the channel formation region, exposure of the semiconductor layer 742 which is generated at the time of formation of the electrodes 744a and 744b can be prevented. Thus, the channel formation region of the semiconductor layer 742 can be prevented from being etched when the electrode 744a and the electrode 744b are formed. According to one embodiment of the present invention, a transistor with favorable electrical characteristics can be realized.
  • the transistor 810 includes the insulating layer 728 over the electrode 744a, the electrode 744b, and the insulating layer 741, and the insulating layer 729 over the insulating layer 728.
  • an oxide semiconductor for the semiconductor layer 742 a material capable of generating oxygen vacancy by removing oxygen from part of the semiconductor layer 742 in at least a portion of the electrode 744 a and the electrode 744 b in contact with the semiconductor layer 742 is used.
  • the region of the semiconductor layer 742 in which oxygen vacancies occur has an increased carrier concentration, and the region becomes n-type to become an n-type region (n + region). Thus, the region can function as a source region or a drain region.
  • tungsten, titanium, or the like can be given as an example of a material that can deprive the semiconductor layer 742 of oxygen and cause oxygen vacancies.
  • the contact resistance between the electrode 744 a and the electrode 744 b and the semiconductor layer 742 can be reduced. Accordingly, electrical characteristics of the transistor such as field effect mobility and threshold voltage can be improved.
  • a layer functioning as an n-type semiconductor or a p-type semiconductor is preferably provided between the semiconductor layer 742 and the electrode 744 a and between the semiconductor layer 742 and the electrode 744 b.
  • a layer functioning as an n-type semiconductor or a p-type semiconductor can function as a source region or a drain region of a transistor.
  • the insulating layer 729 is preferably formed using a material having a function of preventing or reducing diffusion of impurities into the transistor from the outside. Note that the insulating layer 729 can be omitted as needed.
  • a transistor 811 illustrated in FIG. 11A2 is different from the transistor 810 in that an electrode 723 which can function as a back gate electrode is provided over the insulating layer 729.
  • the electrode 723 can be formed by the same material and method as the electrode 746.
  • the back gate electrode is formed of a conductive layer, and the gate electrode and the back gate electrode are disposed so as to sandwich the channel formation region of the semiconductor layer.
  • the back gate electrode can function similarly to the gate electrode.
  • the potential of the back gate electrode may be the same as that of the gate electrode, or may be the ground potential (GND potential) or any potential.
  • the threshold voltage of the transistor can be changed by changing the potential of the back gate electrode independently without interlocking with the gate electrode.
  • the electrode 746 and the electrode 723 can both function as a gate electrode.
  • the insulating layer 726, the insulating layer 728, and the insulating layer 729 can each function as a gate insulating layer.
  • the electrode 723 may be provided between the insulating layer 728 and the insulating layer 729.
  • the other is referred to as a “back gate electrode”.
  • the electrode 746 when the electrode 723 is referred to as a “gate electrode”, the electrode 746 is referred to as a “back gate electrode”.
  • the transistor 811 can be considered as a kind of top gate transistor.
  • one of the electrode 746 and the electrode 723 may be referred to as “first gate electrode”, and the other may be referred to as “second gate electrode”.
  • the region in which the carriers flow in the semiconductor layer 742 becomes larger in the film thickness direction.
  • the amount of carrier movement increases.
  • the on current of the transistor 811 is increased, and the field effect mobility is increased.
  • the transistor 811 is a transistor having a large on current with respect to the occupied area. That is, the area occupied by the transistor 811 can be reduced with respect to the on current required. According to one embodiment of the present invention, the area occupied by the transistor can be reduced. Thus, according to one embodiment of the present invention, a semiconductor device with a high degree of integration can be realized.
  • the gate electrode and the back gate electrode are formed of a conductive layer, a function to prevent an electric field generated outside the transistor from acting on the semiconductor layer in which a channel formation region is formed (in particular, electric field shielding function against static electricity) Have. Note that the electric field shielding function can be enhanced by forming the back gate electrode larger than the semiconductor layer and covering the semiconductor layer with the back gate electrode.
  • the back gate electrode is formed using a light-shielding conductive film
  • light can be prevented from entering the semiconductor layer from the back gate electrode side. Accordingly, light deterioration of the semiconductor layer can be prevented, and deterioration of the electrical characteristics such as shift of the threshold voltage of the transistor can be prevented.
  • a highly reliable transistor can be realized.
  • a highly reliable semiconductor device can be realized.
  • FIG. 11B1 is a cross-sectional view of a channel protective transistor 820 which is one of bottom-gate transistors.
  • the transistor 820 has substantially the same structure as the transistor 810, but differs from the transistor 810 in that the insulating layer 741 covers the end of the semiconductor layer 742.
  • the semiconductor layer 742 and the electrode 744 a are electrically connected to each other in an opening formed by selectively removing part of the insulating layer 741 overlapping with the semiconductor layer 742.
  • the semiconductor layer 742 and the electrode 744 b are electrically connected to each other in another opening which is formed by selectively removing part of the insulating layer 741 overlapping with the semiconductor layer 742.
  • the region of the insulating layer 741 overlapping with the channel formation region can function as a channel protective layer.
  • a transistor 821 illustrated in FIG. 11B2 is different from the transistor 820 in that an electrode 723 which can function as a back gate electrode is provided over the insulating layer 729.
  • the insulating layer 741 can prevent the semiconductor layer 742 from being exposed when the electrodes 744a and 744b are formed. Thus, thinning of the semiconductor layer 742 can be prevented at the time of formation of the electrodes 744a and 744b.
  • the distance between the electrode 744a and the electrode 746 and the distance between the electrode 744b and the electrode 746 are longer than those in the transistors 810 and 811.
  • parasitic capacitance generated between the electrode 744a and the electrode 746 can be reduced.
  • parasitic capacitance generated between the electrode 744 b and the electrode 746 can be reduced.
  • a transistor with favorable electrical characteristics can be realized.
  • a transistor 825 illustrated in FIG. 11C1 is a channel etching transistor which is one of bottom-gate transistors.
  • the transistor 825 forms the electrode 744a and the electrode 744b without using the insulating layer 741. Therefore, part of the semiconductor layer 742 exposed when forming the electrode 744a and the electrode 744b may be etched. On the other hand, since the insulating layer 741 is not provided, productivity of the transistor can be improved.
  • a transistor 826 illustrated in FIG. 11C2 is different from the transistor 825 in that the electrode 723 which can function as a back gate electrode is provided over the insulating layer 729.
  • the transistor 842 illustrated in FIG. 12A1 is one of top-gate transistors.
  • the transistor 842 is different from the transistors 810, 811, 820, 821, 825, and 826 in that the electrode 744a and the electrode 744b are formed after the insulating layer 729 is formed.
  • the electrode 744a and the electrode 744b are electrically connected to the semiconductor layer 742 in an opening formed in the insulating layer 728 and the insulating layer 729.
  • a portion of the insulating layer 726 which does not overlap with the electrode 746 is removed, and the impurity 755 is introduced into the semiconductor layer 742 using the electrode 746 and the remaining insulating layer 726 as a mask, whereby self-alignment in the semiconductor layer 742 ( Impurity regions can be formed in a self alignment manner.
  • the transistor 842 has a region where the insulating layer 726 extends beyond the end of the electrode 746.
  • the impurity concentration of the region into which the impurity 755 is introduced through the insulating layer 726 of the semiconductor layer 742 is smaller than that of the region into which the impurity 755 is introduced without interposing the insulating layer 726.
  • a lightly doped drain (LDD) region is formed in a region which does not overlap with the electrode 746.
  • the transistor 843 illustrated in FIG. 12A2 is different from the transistor 842 in that the electrode 723 is provided.
  • the transistor 843 has an electrode 723 formed over the substrate 771.
  • the electrode 723 has a region overlapping with the semiconductor layer 742 with the insulating layer 772 interposed therebetween.
  • the electrode 723 can function as a back gate electrode.
  • the transistor 844 illustrated in FIG. 12B1 and the transistor 845 illustrated in FIG. 12B2 all the insulating layer 726 in a region which does not overlap with the electrode 746 may be removed.
  • the insulating layer 726 may be left.
  • the transistors 842 to 847 can also form impurity regions in the semiconductor layer 742 in a self-aligned manner by introducing the impurity 755 into the semiconductor layer 742 using the electrode 746 as a mask after forming the electrode 746. .
  • a transistor with favorable electrical characteristics can be realized.
  • a semiconductor device with a high degree of integration can be realized.
  • CAC-OS Cloud-Aligned Composite Oxide Semiconductor
  • CAAC-OS c-axis Aligned Crystalline Oxide Semiconductor
  • the CAC-OS or CAC-metal oxide has a conductive function in part of the material and an insulating function in part of the material, and functions as a semiconductor throughout the material.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is electrons serving as carriers. Is a function that does not A function of switching (function of turning on / off) can be imparted to the CAC-OS or the CAC-metal oxide by causing the conductive function and the insulating function to be complementary to each other.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as connected in a cloud shape with a blurred periphery.
  • the conductive region and the insulating region are each dispersed in the material with a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap resulting from the insulating region and a component having a narrow gap resulting from the conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the above-described CAC-OS or CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on current, and high field effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite (matrix composite) or a metal matrix composite (metal matrix composite).
  • Oxide semiconductors can be divided into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single crystal oxide semiconductor for example, CAAC-OS, polycrystalline oxide semiconductor, nc-OS (nanocrystalline oxide semiconductor), pseudo-amorphous oxide semiconductor (a-like OS: a-like OS: a-like OS), and There are amorphous oxide semiconductors and the like.
  • the CAAC-OS has c-axis orientation, and a plurality of nanocrystals are connected in the a-b plane direction to form a strained crystal structure.
  • distortion refers to a portion where the orientation of the lattice arrangement changes between the region in which the lattice arrangement is aligned and the region in which another lattice arrangement is aligned in the region where the plurality of nanocrystals are connected.
  • the nanocrystals are based on hexagons, but may not be regular hexagons and may be non-hexagonal. Moreover, distortion may have a lattice arrangement such as pentagon and heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the a-b plane direction, or that the bonding distance between atoms is changed due to metal element substitution. It is thought that it is for.
  • a CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer containing element M, zinc and oxygen (hereinafter referred to as (M, Zn) layer) are stacked. It tends to have a structure (also referred to as a layered structure).
  • In layer a layer containing indium and oxygen
  • M, Zn zinc and oxygen
  • indium and the element M can be substituted with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as a (In, M, Zn) layer.
  • indium in the In layer is substituted with the element M, it can also be represented as an (In, M) layer.
  • the CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS can not confirm clear crystal grain boundaries, so that it can be said that the decrease in electron mobility due to crystal grain boundaries does not easily occur.
  • the crystallinity of the oxide semiconductor may be lowered due to the mixing of impurities, generation of defects, or the like, so that the CAAC-OS can also be said to be an oxide semiconductor with few impurities or defects (such as oxygen vacancies). Therefore, the oxide semiconductor having a CAAC-OS has stable physical properties. Therefore, an oxide semiconductor having a CAAC-OS is resistant to heat and has high reliability.
  • the CAAC-OS is stable also to a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when CAAC-OS is used for the OS transistor, the degree of freedom of the manufacturing process can be expanded.
  • the nc-OS has periodicity in atomic arrangement in a minute region (eg, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • nc-OS has no regularity in crystal orientation among different nanocrystals. Therefore, no orientation can be seen in the entire film. Therefore, the nc-OS may not be distinguished from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a wrinkle or low density region. That is, a-like OS has lower crystallinity than nc-OS and CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may have two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor with low carrier density is preferably used for the transistor.
  • the impurity concentration in the oxide semiconductor film may be reduced to reduce the density of defect states.
  • the low impurity concentration and the low density of defect level states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / cm 3. It should be cm 3 or more.
  • the density of trap states may also be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave like fixed charge. Therefore, in the transistor having a channel formation region in an oxide semiconductor with high trap state density, electrical characteristics may be unstable.
  • the impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect state may be formed and a carrier may be generated. Therefore, a transistor including an oxide semiconductor which contains an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in an oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 in SIMS. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, still more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which may form an oxygen vacancy.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons which are carriers may be generated.
  • a part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier.
  • a transistor including an oxide semiconductor which contains hydrogen is likely to be normally on.
  • hydrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIG. 13A illustrates a laptop personal computer which is a type of information terminal device, which includes a housing 5401, a display portion 5402, a keyboard 5403, a pointing device 5404, and the like.
  • FIG. 13B illustrates a smart watch which is a type of wearable terminal, which includes a housing 5901, a display portion 5902, operation buttons 5903, an operator 5904, a band 5905, and the like.
  • a display device to which a function as a position input device is added may be used as the display portion 5902.
  • the function as a position input device can be added by providing a touch panel on the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element also called a photosensor in a pixel portion of a display device.
  • the operation button 5903 can be provided with a power switch for activating a smart watch, a button for operating an application of the smart watch, a volume adjustment button, or a switch for lighting or extinguishing the display portion 5902.
  • the number of operation buttons 5903 is two, but the number of operation buttons included in the smart watch is not limited to this.
  • the operator 5904 functions as a crown that adjusts the time of the smart watch.
  • the operation element 5904 may be used as an input interface for operating an application of the smart watch.
  • the smart watch illustrated in FIG. 13B includes the operators 5904. However, without limitation thereto, the smart watch illustrated in FIG. 13B may not include the operators 5904.
  • the semiconductor device or the display device of one embodiment of the present invention can be applied to a video camera.
  • the video camera illustrated in FIG. 13C includes a first housing 5801, a second housing 5802, a display portion 5803, operation keys 5804, a lens 5805, a connection portion 5806, and the like.
  • the operation key 5804 and the lens 5805 are provided in the first housing 5801
  • the display portion 5803 is provided in the second housing 5802.
  • the first housing 5801 and the second housing 5802 are connected by the connection portion 5806, and the angle between the first housing 5801 and the second housing 5802 can be changed by the connection portion 5806. is there.
  • the video in the display portion 5803 may be switched in accordance with the angle between the first housing 5801 and the second housing 5802 in the connection portion 5806.
  • FIG. 13D illustrates a mobile phone having a function of an information terminal, which includes a housing 5501, a display portion 5502, a microphone 5503, a speaker 5504, and an operation button 5505.
  • a display device to which a function as a position input device is added may be used for the display portion 5502.
  • the function as a position input device can be added by providing a touch panel on the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element also called a photosensor in a pixel portion of a display device.
  • the operation button 5505 can be provided with any of a power switch for activating a mobile phone, a button for operating an application of the mobile phone, a volume adjustment button, and a switch for lighting or extinguishing the display portion 5502.
  • the number of the operation buttons 5505 is two, the number of operation buttons included in the mobile phone is not limited thereto.
  • the mobile phone illustrated in FIG. 13D may have a light-emitting device as a flash light or a lighting application.
  • the semiconductor device or the display device of one embodiment of the present invention can be applied to a television set.
  • the television set illustrated in FIG. 13E includes a housing 9000, a display portion 9001, a speaker 9003, an operation key 9005 (including a power switch or an operation switch), a connection terminal 9006, and the like.
  • the television set can incorporate a large screen, eg, a display 9001 of 50 inches or more, or 100 inches or more.
  • the semiconductor device or the display device of one embodiment of the present invention can be applied around the driver's seat of a mobile vehicle.
  • FIG. 13F is a diagram showing the area around the windshield in the interior of a car.
  • FIG. 13F illustrates a display panel 5704 attached to a pillar, in addition to the display panel 5701 attached to a dashboard, the display panel 5702, and the display panel 5703.
  • the display panel 5701 to the display panel 5703 can provide various information by displaying navigation information, a speedometer or tachometer, a travel distance, a fuel gauge, a gear state, settings of an air conditioner, and the like.
  • display items, layouts, and the like displayed on the display panel can be appropriately changed in accordance with the user's preference, and design can be enhanced.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 By projecting an image from an imaging unit provided on the vehicle body on the display panel 5704, it is possible to complement the view (dead angle) blocked by the pillar. That is, by displaying the image from the imaging means provided on the outside of the automobile, the blind spot can be compensated and the safety can be enhanced. In addition, by displaying an image that complements the invisible part, it is possible to check the safety more naturally and without discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • FIG. 14A shows an example of a digital signage that can be attached to a wall.
  • FIG. 14A shows the electronic signboard 6200 attached to the wall 6201.
  • FIG. 14B shows a tablet-type information terminal having a foldable structure.
  • the information terminal illustrated in FIG. 14B includes a housing 5321 a, a housing 5321 b, a display portion 5322, and an operation button 5323.
  • the display portion 5322 has a flexible base material, and the base material can realize a foldable structure.
  • the housing 5321a and the housing 5321b are connected by a hinge portion 5321c, and can be folded in two by the hinge portion 5321c.
  • the display portion 5322 is provided in the housing 5321a, the housing 5321b, and the hinge portion 5321c.
  • the electronic devices illustrated in FIGS. 13A to 13C and 14E and FIGS. 14A and 14B may have a microphone and a speaker.
  • the above-described electronic device can have a voice input function.
  • the electronic devices shown in FIGS. 13A, 13B, 13D, 14A, and 14B may have a camera.
  • the electronic devices illustrated in FIGS. 13A to 13F, 14A, and 14B have sensors (force, displacement, position, velocity, acceleration) inside the housing. , Angular velocity, number of rotations, distance, light, liquid, magnetism, temperature, chemicals, voice, time, hardness, electric field, current, voltage, electric power, radiation, flow rate, humidity, inclination, vibration, odor or infrared light etc. It may be a configuration having a function). In particular, by providing the mobile phone shown in FIG.
  • a detection device having a sensor such as a gyro, an acceleration sensor, or the like for detecting an inclination, the direction of the mobile phone (the To automatically switch the screen display of the display unit 5502 in accordance with the orientation of the mobile phone.
  • the electronic devices illustrated in FIGS. 13A to 13F, 14A, and 14B are devices that acquire biological information such as fingerprints, veins, irises, or voiceprints. It may have a configuration. By applying this configuration, an electronic device having a biometric authentication function can be realized.
  • a flexible base material may be used as the display portion of the electronic device illustrated in FIGS. 13A to 13F and FIG. 14A.
  • the display portion may have a structure in which a transistor, a capacitor, a display element, and the like are provided over a flexible substrate.
  • a material having a light transmitting property to visible light is exemplified.
  • PET Polyethylene terephthalate resin
  • PEN polyethylene naphthalate resin
  • PES polyether sulfone resin
  • acrylic resin polyimide resin
  • polymethyl methacrylate resin polycarbonate resin
  • polyamide resin polycycloolefin resin
  • Polystyrene resin polyamide imide resin
  • polypropylene resin polyester resin
  • polyhalogenated vinyl resin aramid resin
  • epoxy resin etc.
  • these materials may be used by mixing or laminating.
  • DOSRAM registered trademark
  • the name "DOSRAM” is derived from Dynamic Oxide Semiconductor Random Access Memory.
  • a DOSRAM is a memory device in which a memory cell is a 1T1C (one transistor / one capacitor) type cell and a write transistor is a transistor to which an oxide semiconductor is applied.
  • a sense amplifier unit 1002 for reading data and a cell array unit 1003 for storing data are stacked.
  • the sense amplifier unit 1002 is provided with a bit line BL and Si transistors Ta10 and Ta11.
  • the Si transistors Ta10 and Ta11 have a semiconductor layer on a single crystal silicon wafer.
  • the Si transistors Ta10 and Ta11 form a sense amplifier and are electrically connected to the bit line BL.
  • the cell array unit 1003 has a plurality of memory cells 1001.
  • the memory cell 1001 includes a transistor Tw1 and a capacitive element C10.
  • two transistors Tw1 share a semiconductor layer.
  • the semiconductor layer and the bit line BL are electrically connected by a conductor (not shown).
  • the stacked structure as shown in FIG. 15 can be applied to various semiconductor devices configured by stacking a plurality of circuits each including a transistor group.
  • the metal oxide, the insulator, the conductor, and the like in FIG. 15 may be a single layer or a stack.
  • Various film forming methods such as sputtering method, molecular beam epitaxy method (MBE method), pulse laser ablation method (PLA method), CVD method, atomic layer deposition method (ALD method), etc. can be used for these fabrications.
  • the CVD method includes a plasma CVD method, a thermal CVD method, an organic metal CVD method and the like.
  • the semiconductor layer of the transistor Tw1 is formed of a metal oxide (oxide semiconductor).
  • a metal oxide oxide semiconductor
  • the semiconductor layer is preferably composed of a metal oxide containing In, Ga, and Zn.
  • the carrier density may be increased to reduce resistance.
  • a source region or a drain region can be provided in the semiconductor layer.
  • boron or phosphorus is typically mentioned.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas element, or the like may be used.
  • the rare gas element include helium, neon, argon, krypton, xenon and the like.
  • the concentration of the element can be measured using secondary ion mass spectrometry (SIMS) or the like.
  • boron and phosphorus are preferable because they can use equipment of an amorphous silicon or low-temperature polysilicon production line. By diverting the apparatus of the manufacturing line, equipment investment can be suppressed.
  • the transistor including the semiconductor layer whose resistance is selectively reduced can be formed, for example, by using a dummy gate.
  • a dummy gate may be provided over the semiconductor layer, and the element that reduces the resistance of the semiconductor layer may be added using the dummy gate as a mask. That is, in the region where the semiconductor layer does not overlap with the dummy gate, the element is added to form a low-resistance region.
  • an ion injection method in which an ionized source gas is separated by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, etc. Can be used.
  • the conductive material used for the conductor includes a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, silicide such as nickel silicide, molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, There is a metal such as scandium or a metal nitride (tantalum nitride, titanium nitride, molybdenum nitride, tungsten nitride) or the like containing the above-described metal as a component.
  • an impurity element such as phosphorus
  • silicide such as nickel silicide, molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium
  • a metal such as scandium or a metal nitride (tantalum nitride, titanium nitride, molybdenum nitride, tungsten nit
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide are added.
  • Conductive materials such as indium tin oxide can be used.
  • the insulating materials used for the insulator include aluminum nitride, aluminum oxide, aluminum nitride oxide, aluminum oxynitride, magnesium oxide, silicon oxide, silicon oxide, silicon nitride oxide, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, There are zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, aluminum silicate and the like.
  • oxynitride refers to a compound in which the content of oxygen is higher than nitrogen
  • nitrided oxide refers to a compound in which the content of nitrogen is higher than oxygen.
  • the software used in the calculation is a circuit simulator called SmartSpice (version 4.26.7. R) manufactured by SILVACO. Using the circuit simulator, calculation was performed using the image data and the correction data as input data and using the corrected image data as output data.
  • FIG. 16 shows the source driver circuit SD, the correction data holding unit 104, and the display unit PA.
  • the operational amplifier OPA corresponds to the amplifier circuit AMP in FIG. 1, and is a CMOS circuit configured of Si transistors.
  • the output terminal of the digital-to-analog conversion circuit DAC is electrically connected to the non-inverting input terminal of the operational amplifier OPA.
  • the inverting input terminal of the operational amplifier OPA is electrically connected to the output terminal of the operational amplifier OPA, and the output terminal of the operational amplifier OPA is the second terminal of the switch SW1 of the correction data holding unit 104 and the first terminal of the switch SW2. , Are electrically connected to each.
  • the operational amplifier OPA functions as a voltage follower circuit by the above-described connection configuration.
  • the high power supply input terminal of the operational amplifier OPA is electrically connected to the wiring VDL, and the low power supply input terminal of the operational amplifier OPA is electrically connected to the wiring VGL.
  • correction data holding unit 104 For the correction data holding unit 104, the description of the correction data holding unit 104 in FIG. 3 of the first embodiment can be referred to.
  • the second terminal of the switch SW3 is electrically connected to the wiring VG, but in the correction data holding unit 104 of FIG. 16, the second terminal of the switch SW3 is It is electrically connected to the wiring VGL via the DC power supply VD.
  • the switches SW1 to SW3 each apply an analog switch (a switch having a CMOS circuit configuration) as a switching element.
  • a resistive element Rpa indicating a resistance of the wiring SL (wiring DL)
  • a capacitive element Cc as a capacitance obtained by combining the parasitic capacitance of the wiring SL (wiring DL) and the capacitive element C1 of the pixel PIX.
  • an electrical connection point between the resistive element Rpa and the capacitive element Cc is a node ND.
  • the capacitance of the capacitive element Cd of the correction data holding unit 104 is 1 pF, and the capacitance of the capacitive element Cc is 31 pF. This corresponds to interpolation of lower five bits of the voltage output from the digital-to-analog conversion circuit DAC from the specific example of the first embodiment.
  • the voltage of the DC power supply VD is 0.5V.
  • the value of the resistance element Rpa is 10 k ⁇ .
  • the digital-to-analog conversion circuit DAC outputs potentials ranging from 0.5 V to 8.5 V in 0.25 V steps.
  • the operational amplifier OPA since the operational amplifier OPA is configured as a voltage follower circuit, the operational amplifier OPA must be a circuit that can handle the range of potentials that can be output by the digital-to-analog conversion circuit DAC. Therefore, the potential given by the wiring VDL electrically connected to the high power supply input terminal of the operational amplifier OPA is 9 V, and the potential provided by the wiring VGL electrically connected to the low power supply input terminal of the operational amplifier OPA is a reference potential There is.
  • the graph shown in FIG. 17 shows the correction data output from the digital-to-analog conversion circuit DAC and changes in the potential of the node ND in the first period and the second period.
  • the vertical axis represents the potential V ND of the node ND
  • the horizontal axis represents time.
  • each of the first period and the second period is from time T1 to time T2 and from time T2 to time T4.
  • time T1 is set to 0 seconds (calculation start time) in FIG. 17 and time T2 is set to 1.0 ⁇ 10 ⁇ 5 seconds (image data write completion time).
  • the switch SW1 and the switch SW3 are turned on by the signal F1
  • the switch SW2 is turned off by the signal F2
  • 4.0 V is output as a potential corresponding to the image data from the digital analog conversion circuit DAC.
  • An operation of writing the potential to the node ND is performed.
  • the switch SW1 and the switch SW3 are turned off by the signal F1 and the switch SW2 is turned on by the signal F2, and 0.5 V to 8.5 V in 0.25 V steps as correction data from the digital to analog conversion circuit DAC.
  • An operation of writing one of the potentials up to the potential and writing the output potential to the node ND3 is performed.
  • a potential according to the correction data is written to the node ND3, whereby the potential V ND fluctuates.
  • potentials from 0.5 V to 8.5 V are described as V 0 to V 32 in 0.25 V steps as potentials according to correction data, and in FIG. 17, V 0 , V 10 ,. Only the symbols V 20 , V 30 and V 32 are illustrated.
  • V 0 (0.5 V) is written to the node ND3 as correction data in the second period. Since the potential of the node ND3 is 0.5 V in the first period, the potential of the node ND3 remains unchanged at 0.5 V even after transition from the first period to the second period. Therefore, the potential V ND remains unchanged at 4.0 V due to capacitive coupling by the capacitive element Cd.
  • V 10 (3.0 V) is written to the node ND3 as correction data in the second period. Since the potential of the node ND3 is 0.5 V in the first period, transition to the second period causes the potential of the node ND3 to increase 2.5 V.
  • V 20 as correction data (5.5V), V 30 (8.0V )
  • V 30 8.0V
  • transition to the second period causes the potential of the node ND3 to rise by 5.0 V, 7.5 V, and 8.0 V in each case.
  • the digital-to-analog conversion circuit DAC outputs a potential in 0.25V steps, but the correction data holding unit 104 can generate a potential with a step width smaller than 0.25V.
  • image data with higher resolution than the digital-to-analog conversion circuit DAC included in the source driver circuit SD can be generated by the correction data holding unit.
  • the display portion of the display device can display a multi-tone image.
  • contents described in one certain embodiment or example may be other contents (or part of the contents) described in the embodiment or example; Application, combination, replacement, or the like can be performed on at least one of the contents described in one or more other embodiments (or some of the contents).
  • a figure (may be a part) described in one embodiment or an example is another figure (may be a part) described in another part of the figure, the embodiment, or the example. More figures can be configured by combining with at least one figure with one or more other embodiments or the figures (may be part of the figures) described in the examples.
  • the terms indicating the arrangement such as “above” and “below” are used for the sake of convenience to explain the positional relationship between the configurations with reference to the drawings.
  • the positional relationship between the components changes appropriately in accordance with the direction in which each component is depicted. Therefore, the words and phrases indicating the arrangement are not limited to the description described in the specification and the like, and can be appropriately paraphrased depending on the situation. For example, in the expression "insulator located on the upper surface of the conductor”, it can be rephrased as "insulator located on the lower surface of the conductor” by rotating the direction of the drawing shown by 180 degrees.
  • electrode B does not have to be formed in direct contact with insulating layer A, and another configuration may be provided between insulating layer A and electrode B. Do not exclude those that contain elements.
  • the sizes, the thicknesses of layers, or the regions are shown in arbitrary sizes for the convenience of description. Therefore, it is not necessarily limited to the scale.
  • the drawings are schematically shown for the sake of clarity, and are not limited to the shapes or values shown in the drawings. For example, variations in signal, voltage or current due to noise, or variations in signal, voltage or current due to timing deviation can be included.
  • a channel formation region refers to a region in which a channel is formed, and this region is formed by applying a potential to a gate, so that current can flow between the source and the drain.
  • the functions of the source and the drain may be switched when adopting transistors of different polarities or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” can be used interchangeably.
  • electrode and “wiring” do not functionally limit these components.
  • electrodes may be used as part of “wirings” and vice versa.
  • the terms “electrode” and “wiring” include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • the voltage and the potential can be appropriately rephrased.
  • the voltage is a potential difference from a reference potential.
  • the reference potential is a ground potential (ground potential)
  • the voltage can be rephrased as a potential.
  • the ground potential does not necessarily mean 0 V. Note that the potential is relative, and the potential given to the wiring or the like may be changed depending on the reference potential.
  • membrane and layer can be replaced with each other depending on the situation or depending on the situation.
  • the terms “insulating layer” and “insulating film” may be able to be changed to the term "insulator”.
  • terms such as “wiring”, “signal line”, and “power supply line” can be replaced with each other depending on the case or depending on the situation. For example, it may be possible to change the term “wiring” to the term “signal line”. Also, for example, it may be possible to change the term “wiring” to a term such as "power supply line”. Also, the reverse is also true, and it may be possible to change the terms such as “signal line” and “power supply line” to the term “wiring”. Terms such as “power supply line” may be able to be changed to terms such as “signal line”. Also, the reverse is also true, and terms such as “signal line” may be able to be changed to terms such as "power supply line”.
  • the term “potential” applied to the wiring may be changed to the term “signal” or the like. Also, the reverse is also true, and a term such as “signal” may be able to be changed to the term “potential”.
  • the impurity of the semiconductor means, for example, elements other than the main components of the semiconductor layer.
  • an element having a concentration of less than 0.1 atomic% is an impurity.
  • the inclusion of impurities may cause, for example, formation of DOS (Density of States) in a semiconductor, reduction in carrier mobility, or reduction in crystallinity.
  • examples of the impurity that changes the characteristics of the semiconductor include elements other than the group 1 element, the group 2 element, the group 13 element, the group 14 element, the group 15 element, and the main component.
  • transition metals and the like there are transition metals and the like, and in particular, for example, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • oxygen vacancies may be formed by mixing of impurities such as hydrogen.
  • the semiconductor is a silicon layer
  • examples of the impurity that changes the characteristics of the semiconductor include oxygen, a group 1 element excluding hydrogen, a group 2 element, a group 13 element, and a group 15 element.
  • a switch is a switch which is turned on (on) or turned off (off) and has a function of controlling whether current flows or not.
  • a switch refers to one having a function of selecting and switching a path through which current flows.
  • an electrical switch or a mechanical switch can be used. That is, the switch may be any switch that can control the current, and is not limited to a specific switch.
  • Examples of electrical switches include transistors (eg, bipolar transistors, MOS transistors, etc.), diodes (eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, or a logic circuit combining these.
  • transistors eg, bipolar transistors, MOS transistors, etc.
  • diodes eg, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes.
  • MIM Metal Insulator Metal
  • MIS Metal Insulator Semiconductor
  • the “conductive state” of the transistor refers to a state in which the source electrode and the drain electrode of the transistor can be considered to be electrically shorted.
  • the “non-conductive state” of a transistor refers to a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically disconnected.
  • the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch is a switch using MEMS (micro-electro-mechanical system) technology, such as a digital micro mirror device (DMD).
  • MEMS micro-electro-mechanical system
  • DMD digital micro mirror device
  • the switch has a mechanically movable electrode, and the movement of the electrode operates to control conduction and non-conduction.
  • connection relation for example, the connection relation shown in the figure or the sentence, and includes other than the connection relation shown in the figure or the sentence.
  • X, Y, and the like used here are objects (eg, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, and the like).
  • an element for example, a switch, a transistor, a capacitor, an inductor, a resistor, a diode, a display, or the like
  • the switch has a function of controlling on and off. That is, the switch has a function of turning on (on) or non-conducting (off) and controlling whether current flows or not.
  • a circuit for example, a logic circuit (for example, an inverter, a NAND circuit, a NOR circuit, etc.) that enables functional connection of X and Y, signal conversion Circuits (DA converter circuit, AD converter circuit, gamma correction circuit, etc.), potential level converter circuits (power supply circuits (boost circuit, step-down circuit etc.), level shifter circuits for changing the potential level of signals, etc.) voltage source, current source, switching A circuit, an amplifier circuit (a circuit capable of increasing the signal amplitude or current amount, etc., an operational amplifier, a differential amplifier circuit, a source follower circuit, a buffer circuit, etc.), a signal generation circuit, a memory circuit, a control circuit, etc. It is possible to connect one or more in between. As an example, even if another circuit is interposed between X and Y, X and Y are functionally connected if the signal output from X is transmitted to Y. Do.
  • the source (or the first terminal or the like) of the transistor is electrically connected to X via (or not via) Z1 and the drain (or the second terminal or the like) of the transistor is or the transistor Z2
  • the source of the transistor (or the first terminal or the like) is directly connected to a part of Z1
  • another part of Z1 Is directly connected to X
  • the drain (or the second terminal, etc.) of the transistor is directly connected to a part of Z2
  • another part of Z2 is directly connected to Y
  • X and Y, the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are electrically connected to each other, and X, the source of the transistor (or the first And the like), the drain (or the second terminal or the like) of the transistor, and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal, etc.) is electrically connected to X, the drain of the transistor (or the second terminal, etc. is electrically connected to Y, X, the source of the transistor ( Alternatively, it can be expressed that “the drain (or the second terminal) of the transistor (such as the second terminal) and Y are electrically connected in this order”.
  • X is electrically connected to Y through the source (or the first terminal or the like) and the drain (or the second terminal or the like) of the transistor
  • X, the source of the transistor (or the first A terminal or the like), a drain (or a second terminal or the like) of the transistor, and Y can be expressed as “provided in this order of connection”.
  • the source (or the first terminal or the like) and the drain (or the second terminal or the like) of the transistor can be defined.
  • these expression methods are an example and are not limited to these expression methods.
  • X, Y, Z1, and Z2 each denote an object (eg, a device, an element, a circuit, a wiring, an electrode, a terminal, a conductive film, a layer, or the like).
  • DD display device
  • DD1 display device
  • DD2 display device
  • DD3 display device
  • PA display unit
  • GD gate driver circuit
  • SD source driver circuit
  • PIX pixel
  • SR shift register
  • LAT latch circuit
  • LVS level shift circuit
  • DAC digital analog conversion circuit
  • AMP amplifier circuit
  • SL wiring
  • VA wiring
  • VC wiring
  • VP wiring
  • VG wiring
  • DL wiring
  • AL wiring
  • VL wiring
  • VCOM wiring
  • CAT wiring
  • CRL1 wiring
  • CRL2 wiring
  • DB data bus wiring
  • Rp resistive element
  • Cs capacitive element
  • Cp capacitive element
  • Cpa capacitive element
  • Cd capacitive element
  • C2 capacitive element
  • Tr3 transistor Ta
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Abstract

要約書 回路面積が小さく、消費電力の低い表示装置を提供する。 画像信号線と、画像データ保持部と、補正データ保持部と、表示素子と、を有する表示装置であって、 補正データ保持部は画像信号線に電気的に接続され、画像信号線は画像データ保持部に電気的に接続 され、画像データ保持部は表示素子に電気的に接続されている。画像信号線は、寄生容量によって、 第１画像データを保持する機能を有し、 画像データ保持部は、 第１画像データを保持する機能を有す る。 補正データ保持部は、 補正データを保持する機能と、 画像データ保持部が第１画像データを保持 した後に、 補正データ保持部に補正データを保持することによって、 第１画像データ及び補正データ に応じて、第１画像データよりも多階調の第２画像データを生成する機能を有する。

Description

表示装置、及び電子機器
　本発明の一態様は、表示装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソナルコンピュータ）、携帯ゲーム機等が有する表示装置において、様々な面で改良が進められている。例えば、解像度を大きくする、色再現性を高くする、駆動回路を小さくする、消費電力を低減する、等の表示装置の開発が行われている。また、例えば、多階調の画像を表示するため、多階調リニアデジタルアナログ変換回路を用いた、液晶素子を有する表示装置のソースドライバＩＣの発明が、特許文献１に開示されている。
　また、表示装置が有する画素回路に含まれるスイッチング素子として、酸化物半導体を半導体薄膜としたトランジスタを適用する技術などが挙げられる。
　トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
　ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
　さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよび表示装置が報告されている（非特許文献７および非特許文献８参照。）。また、特許文献２には、ＩＧＺＯを活性層に含むトランジスタを、表示装置の画素回路に用いる発明が開示されている。
米国特許第８４６２１４５号明細書 特開２０１０−１５６９６３号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　表示装置が高品位な画像を表示する条件として、表示装置は、例えば、高解像度、多階調、広色域などであることが求められる。例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの発光素子、又は透過型液晶素子や反射型液晶素子などの液晶素子を含む表示装置において、多階調の画像を実現するには、ソースドライバ回路を好適に設計する必要がある。
　多階調の画像データを扱うには、ソースドライバ回路に含まれる、デジタルアナログ変換回路の分解能を高くする必要があり、デジタルアナログ変換回路は、その分解能を高くすることによって、アナログ値（電圧）をより細かく出力することができる。しかし、分解能の高いデジタルアナログ変換回路を設計する場合、当該デジタルアナログ変換回路の回路面積が増大してしまう。
　本発明の一態様は、多階調の画像データを生成できる表示装置を提供することを課題の一とする。また、本発明の一態様は、新規の表示装置を提供することを課題の一とする。また、本発明の一態様は、当該表示装置を有する新規の電子機器を提供することを課題の一とする。
　また、本発明の一態様は、回路面積の小さいソースドライバ回路を有する表示装置を提供することを課題の一とする。また、本発明の一態様は、消費電力の小さいソースドライバ回路を有する表示装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１回路と、第２回路と、画像信号線と、を有し、第１回路は、画像データ保持部と、表示素子と、を有し、第２回路は、補正データ保持部を有し、第２回路は、画像信号線に電気的に接続され、画像信号線は、第１回路に電気的に接続され、画像データ保持部は、表示素子に電気的に接続され、第１回路は、画像データ保持部に、第１画像データを保持する機能を有し、第２回路は、補正データ保持部に、補正データを保持する機能と、画像信号線と画像データ保持部に保持されている第１画像データを補正データに応じて第２画像データに補正する機能と、を有し、表示素子は、第２画像データに応じた画像を表示する機能を有する表示装置である。
（２）
　又は、本発明の一態様は、上記（１）の構成において、第２回路は、第１乃至第３スイッチと、第１容量素子と、を有し、第１回路は、第４スイッチと、第２容量素子と、を有し、第１スイッチの第１端子は、第１容量素子の第１端子と、画像信号線と、に電気的に接続され、第１スイッチの第２端子は、第２スイッチの第１端子に電気的に接続され、補正データ保持部は、第２スイッチの第２端子と、第１容量素子の第２端子と、第３スイッチの第１端子と、に電気的に接続され、第４スイッチの第１端子は、画像信号線と電気的に接続され、画像データ保持部は、第４スイッチの第２端子と、第２容量素子と、電気的に接続される表示装置である。
（３）
　又は、本発明の一態様は、上記（２）の構成において、第１乃至第４スイッチの少なくとも一は、トランジスタであり、トランジスタは、チャネル形成領域に、金属酸化物又はシリコンの一方を有する表示装置である。
（４）
　又は、本発明の一態様は、上記（２）、又は（３）の構成において、第１乃至第４機能を有し、第１機能は、第２スイッチをオフ状態にし、第３スイッチをオン状態にして、補正データ保持部にに第１電位を書き込む機能と、第２スイッチをオフ状態にし、第１スイッチ及び第４スイッチのそれぞれをオン状態にして、画像信号線と、前記画像データ保持部と、に第１画像データに応じた第２電位を書き込む機能と、を有し、第２機能は、第１スイッチをオフ状態にし、第４スイッチをオン状態にして、画像信号線と、画像データ保持部と、を電気的に浮遊状態にする機能を有し、第３機能は、第１スイッチ及び第３スイッチのそれぞれをオフ状態にし、第２スイッチをオン状態にして、補正データ保持部に補正データに応じた第３電位を書き込む機能と、第１容量素子の第２端子の電位が、第１電位から第３電位に変動したことによって、画像信号線と画像データ保持部とによって保持されている第２電位が、第２画像データに応じた第４電位に変動する機能と、を有し、第４機能は、第４スイッチをオフ状態にして、第４電位に応じて表示素子を駆動する機能を有する表示装置である。
（５）
　又は、本発明の一態様は、上記（４）の構成において、第２電位は、第２画像データの上位ビットに応じた電位であり、第３電位は、第２画像データの下位ビットに応じた電位である表示装置である。
（６）
　又は、本発明の一態様は、上記（２）乃至（５）のいずれか一の構成において、表示素子は、液晶素子であり、液晶素子の第１端子は、画像データ保持部に電気的に接続されている表示装置である。
（７）
　又は、本発明の一態様は、上記（２）乃至（５）のいずれか一の構成において、表示素子は、発光素子であり、駆動回路部を有し、駆動回路部は駆動トランジスタを有し、駆動トランジスタのゲートは、画像データ保持部に電気的に接続され、駆動トランジスタの第１端子は、第２容量素子の第２端子と、発光素子の入力端子と、に電気的に接続されている表示装置である。
（８）
　又は、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成の表示装置と、筐体と、を有する電子機器である。
　本発明の一態様によって、多階調の画像データを生成できる表示装置を提供することができる。また、本発明の一態様によって、新規の表示装置を提供することができる。また、本発明の一態様によって、当該表示装置を有する電子機器を提供することができる。
　また、本発明の一態様によって、回路面積の小さいソースドライバ回路を有する表示装置を提供することができる。また、本発明の一態様によって、消費電力の小さいソースドライバ回路を有する表示装置を提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
表示装置の一例を示すブロック図。 表示装置の一例を示すブロック図。 表示装置の一例を示す回路図。 画素の一例を示す回路図。 表示装置が有する回路の一例を示す回路図。 表示装置の一例を示す回路図。 表示装置の動作例を説明するためのタイミングチャート。 表示装置の一例を示す上面図。 タッチパネルの一例を示す斜視図。 表示装置の一例を示す断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 電子機器の一例を示す斜視図。 電子機器の一例を示す斜視図。 ＤＯＳＲＡＭの構成例を示す断面図。 実施例で扱う表示装置を示す回路図。 図１６の表示装置において、補正データに応じた電位の書き込みによって、画像データに応じた電位の変動を示す図。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ　ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
（実施の形態１）
　本実施の形態では、本発明の一態様の表示装置について説明する。
＜表示装置の構成例１＞
　初めに、表示装置の構成例について説明する。図１は、表示素子を有する表示装置の一例を示したブロック図である。表示装置ＤＤは、表示部ＰＡと、ソースドライバ回路ＳＤと、ゲートドライバ回路ＧＤと、を有する。
　表示部ＰＡは、複数の画素ＰＩＸを有する。なお、図１では、表示部ＰＡが有する複数の画素ＰＩＸのうち一つのみが図示されており、他の画素ＰＩＸについては省略している。また、表示部ＰＡが有する複数の画素ＰＩＸは、マトリクス状に配置されていることが好ましい。
　図１では、画素ＰＩＸは、画像信号線として機能する配線ＳＬを介して、ソースドライバ回路ＳＤと電気的に接続されている。加えて、画素ＰＩＸは、選択信号線として機能する配線ＧＬを介して、ゲートドライバ回路ＧＤと電気的に接続されている。なお、表示部ＰＡは、画素ＰＩＸを複数有しているため、配線ＳＬに電気的に接続されている画素ＰＩＸは複数としてもよい。同様に、配線ＧＬに電気的に接続される画素ＰＩＸも複数としてもよい。また、配線ＳＬ及び配線ＧＬのそれぞれは、表示部ＰＡに含まれる画素ＰＩＸの個数に応じて、複数設けてもよい。更に、画素ＰＩＸの回路構成によっては、一つの画素ＰＩＸに対して、複数の配線ＳＬ、又は複数の配線ＧＬを電気的に接続する構成としてもよい。
　画素ＰＩＸは、１つ以上の副画素を有する構成とすることができる。例えば、画素ＰＩＸには、副画素を１つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）などのいずれか一つの色）、副画素を３つ有する構成（赤色（Ｒ）、緑色（Ｇ）、及び青色（Ｂ）の３色など）、あるいは、副画素を４つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４色、または、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４色など）を適用できる。なお、副画素に適用される色要素は、上記の組み合わせに限定されず、必要に応じて、シアン（Ｃ）及びマゼンタ（Ｍ）などを組み合わせてもよい。
　ソースドライバ回路ＳＤは、表示部ＰＡに含まれる画素ＰＩＸに入力するための画像データを生成する機能と、当該画像データを画素ＰＩＸに送信する機能と、を有する。
　ソースドライバ回路ＳＤは、例えば、シフトレジスタＳＲと、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、データバス配線ＤＢと、を有することができる。図１では、シフトレジスタＳＲの出力端子がラッチ回路ＬＡＴのクロック入力端子に電気的に接続され、ラッチ回路ＬＡＴの入力端子がデータバス配線ＤＢに電気的に接続され、ラッチ回路ＬＡＴの出力端子がレベルシフト回路ＬＶＳの入力端子に電気的に接続され、レベルシフト回路ＬＶＳの出力端子がデジタルアナログ変換回路ＤＡＣの入力端子に電気的に接続され、デジタルアナログ変換回路ＤＡＣの出力端子がアンプ回路ＡＭＰの入力端子に電気的に接続され、アンプ回路ＡＭＰの出力端子が表示部ＰＡに電気的に接続されている。
　なお、図１に図示しているラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、は１本の配線ＳＬに対して設けられている。つまり、配線ＳＬの本数に応じて、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、のそれぞれを複数設ける必要がある。なお、この場合、シフトレジスタＳＲは、複数のラッチ回路ＬＡＴのクロック入力端子のそれぞれに対して、順次パルス信号を送信する構成とすればよい。
　データバス配線ＤＢは、表示部ＰＡに入力するための画像データを含むデジタル信号を送信するための配線である。当該画像データは、階調度を有しており、階調度が大きいほど、色又は明るさの変化をよりなめらかに表現でき、自然に近い画像を表示部ＰＡに表示することができる。但し、階調度が大きいほど、当該画像データのデータ量は大きくなり、且つ分解能の高いデジタルアナログ変換回路を用いる必要がある。
　ラッチ回路ＬＡＴの入力端子には、データバス配線ＤＢから画像データを含むデジタル信号が入力される。そして、ラッチ回路ＬＡＴは、シフトレジスタＳＲから送信される信号によって、当該画像データの保持、又は保持した当該画像データを出力端子から出力、のどちらか一方の動作を行う。
　レベルシフト回路ＬＶＳは、入力信号をより大きい振幅電圧またはより小さい振幅電圧の出力信号に変換する機能を有する。図１では、ラッチ回路ＬＡＴから送られる画像データを含むデジタル信号の振幅電圧を、デジタルアナログ変換回路ＤＡＣが適切に動作する振幅電圧に変換する役割を有する。
　デジタルアナログ変換回路ＤＡＣは、入力された画像データを含むデジタル信号をアナログ信号に変換する機能と、当該アナログ信号を出力端子から出力する機能と、を有する。特に、表示部ＰＡに多階調の画像データを表示する場合、デジタルアナログ変換回路ＤＡＣは高分解能のデジタルアナログ変換回路とする必要がある。
　アンプ回路ＡＭＰは、入力端子に入力されたアナログ信号を増幅して、出力端子に出力する機能を有する。デジタルアナログ変換回路ＤＡＣと表示部ＰＡとの間にアンプ回路ＡＭＰを設けることにより、画像データを安定的に表示部ＰＡに送ることができる。アンプ回路ＡＭＰとしては、オペアンプなどを有するボルテージフォロワ回路などを適用することができる。なお、アンプ回路として差動入力回路を有する回路を用いる場合、当該差動入力回路のオフセット電圧は、限りなく０Ｖに近い電圧とすることが好ましい。
　ソースドライバ回路ＳＤは、上述の動作を行うことによって、データバス配線ＤＢから送られる、画像データを含むデジタル信号をアナログ信号に変換して、表示部ＰＡに送信することができる。
　ゲートドライバ回路ＧＤは、表示部ＰＡに含まれる複数の画素ＰＩＸのうち、画像データの入力先となる画素ＰＩＸを選択する機能を有する。
　表示部ＰＡに画像データを入力する方法としては、例えば、ゲートドライバ回路ＧＤは、ある一本の配線ＧＬに電気的に接続されている複数の画素ＰＩＸに選択信号を送信して、複数の画素ＰＩＸに含まれる、画像データの書き込みスイッチング素子をオン状態とし、その後、ソースドライバ回路ＳＤから、配線ＳＬを介して、複数の画素ＰＩＸに画像データを送信して、画像データの書き込みを行えばよい。そのため、本明細書等では、配線ＧＬはゲート線、選択信号線などと言い換えることができ、配線ＳＬはソース線、データ線、画像信号線などと言い換えることができる。
　なお、本発明の一態様は、図１に示した表示装置ＤＤの構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、表示装置ＤＤの構成要素を適宜変更したものとすることができる。
　ところで、多階調の画像を表示部ＰＡに表示する場合、デジタルアナログ変換回路ＤＡＣの分解能を高くすればよいが、この場合、デジタルアナログ変換回路ＤＡＣが大きくなるため、ソースドライバ回路ＳＤの回路面積が大きくなる場合がある。ソースドライバ回路ＳＤの回路面積を小さくするため、ソースドライバ回路ＳＤが有する回路に含まれるトランジスタや容量素子などの回路素子を小さくすると、寄生抵抗の影響や回路素子の作製時に起因する構造のバラつきの影響などによって、回路素子の電気的特性が損なわれる可能性がある。
＜表示装置の構成例２＞
　本発明の一態様の表示装置は、上記を鑑み構成されたもので、画素ＰＩＸの画像データの保持部の電位を、容量結合によって、デジタルアナログ変換回路ＤＡＣの出力可能な電位よりも精度の大きい電位に変動させる構成となっている。換言すれば、本発明の一態様の表示装置によって、デジタルアナログ変換回路ＤＡＣよりも高い分解能の電位を、画素ＰＩＸの画像データの保持部に与えることができる。これにより、デジタルアナログ変換回路の分解能を高くする必要がなくなるため、分解能の低いデジタルアナログ変換回路を用いることができる。そのため、デジタルアナログ変換回路ＤＡＣを含むソースドライバ回路ＳＤの回路面積を低くすることができ、またソースドライバ回路ＳＤの消費電力を低減することができる。
　本発明の一態様の表示装置の構成例を図２（Ａ）（Ｂ）に示す。
　図２（Ａ）のブロック図は、液晶素子を有する表示装置の一例を示しており、表示装置ＤＤ１は、表示部ＰＡと、表示部ＰＡの周辺に設けられる回路と、を有する。
　具体的には、図２（Ａ）に示す表示装置ＤＤ１は、図１に示した表示部ＰＡと、ゲートドライバ回路ＧＤと、ソースドライバ回路ＳＤと、の他に、補正データ保持部１０４を有する。そして、表示部ＰＡに含まれる画素ＰＩＸは、画像データ保持部１０１と、表示素子１０３と、を有する。
　補正データ保持部１０４の入力端子は、ソースドライバ回路ＳＤの出力端子と電気的に接続され、補正データ保持部１０４の出力端子は、配線ＳＬと電気的に接続されている。
　図２（Ａ）に示す表示部ＰＡは、図１に示す表示部ＰＡと同様に、複数の画素ＰＩＸを有する。なお、図２（Ａ）は、表示部ＰＡに含まれる複数の画素ＰＩＸのうち一つのみを図示しており、他の画素ＰＩＸについては省略している。表示部ＰＡに含まれる画素ＰＩＸにおいて、画像データ保持部１０１は、表示素子１０３と電気的に接続されている。また、画像データ保持部１０１は、配線ＳＬと電気的に接続されている。
　画像データ保持部１０１は、ソースドライバ回路ＳＤから、補正データ保持部１０４と配線ＳＬとを介して、送られる画像データを保持する機能を有する。また、画像データ保持部１０１は、画像データを保持するための、書き込みスイッチング素子、容量素子などを有することができる。
　図２（Ａ）に示す画素ＰＩＸに含まれる表示素子１０３は、画素ＰＩＸから射出される光を制御する機能を有する。当該光の強さ（輝度、階調の高さなどと言い換えることができる。）は、画像データ保持部１０１に保持された画像データに応じて決まる。
　表示素子１０３としては、上述した通り、液晶素子を適用することができる。当該液晶素子としては、例えば、透過型液晶素子、反射型液晶素子などが挙げられる。また、液晶素子以外としては、例えば、電気泳動素子、電子粉流体（登録商標）を用いた表示素子、エレクトロウェッティング方式の表示素子などが挙げられる。なお、表示素子１０３として、無機ＥＬ素子、有機ＥＬ素子などの発光素子を適用する場合については、後述する。
　図２（Ａ）に示す配線ＶＡは、画素ＰＩＸに電気的に接続されている。配線ＶＡは、例えば、画像データ保持部１０１に画像データを保持するための容量線、表示素子１０３の液晶素子の一方の端子に電位を与えるための配線などとすることができる。そのため、配線ＶＡは、一又は複数の配線とすることができる。
　図１の表示装置ＤＤの説明では、配線ＧＬは、画素ＰＩＸに画像データを書き込む際に、事前に選択信号を送信する機能を有する、と説明したが、図２（Ａ）の画素ＰＩＸと配線ＶＡとの間をオン状態、オフ状態を制御する機能を有してもよい。そのため、配線ＧＬは、一又は複数の配線とすることができる。これにより、配線ＶＡからの電圧の印加及び／又は電流の供給を一時的に停止することができる。
　図２（Ｂ）のブロック図は、有機ＥＬ素子や無機ＥＬ素子などの発光素子を有する表示装置の一例を示している。
　具体的には、図２（Ｂ）に示す表示装置ＤＤ２は、表示装置ＤＤ１の画素ＰＩＸとほぼ同様の構成を有しているが、表示部ＰＡに含まれる画素ＰＩＸが、駆動回路部１０２を有している点で、表示装置ＤＤ１と異なる。そのため、表示装置ＤＤ２については、上述の表示装置ＤＤ１と異なる部分のみ説明を行い、表示装置ＤＤ１と同じ部分の説明を省略する。
　駆動回路部１０２は、画像データ保持部１０１と、表示素子１０３と、に電気的に接続されている。
　駆動回路部１０２は、画像データ保持部１０１に保持された画像データに応じて、表示素子１０３を駆動する機能を有する。例えば、表示素子１０３として、有機ＥＬ素子など電流によって発光輝度が決まる発光素子を適用している場合、駆動回路部１０２は、当該電流を制御する駆動トランジスタを有することができる。なお、駆動トランジスタは表示素子１０３に対して、駆動電流を流す機能を有する。
　図２（Ｂ）に示す画素ＰＩＸが有する表示素子１０３としては、例えば、上述したとおり、発光素子を適用することができる。発光素子としては、例えば、無機ＥＬ素子、有機ＥＬ素子などが挙げられる。また、それ以外としては、例えば、マイクロＬＥＤなどが挙げられる。
　図２（Ｂ）の配線ＶＡは、図２（Ａ）に示す配線ＶＡと同様に画素ＰＩＸに電気的に接続されている。ここでの配線ＶＡは、画像データ保持部１０１に画像データを保持するための容量線、駆動回路部１０２を駆動するための電圧供給線、発光素子に電流を供給する配線などとすることができる。そのため、図２（Ｂ）の配線ＶＡは、図２（Ａ）に示す配線ＶＡと同様に一又は複数の配線とすることができる。
　次に、補正データ保持部１０４と、画像信号線として機能する配線ＳＬと、画素ＰＩＸについて詳述する。図３は、配線ＳＬの寄生容量及び配線抵抗と、画素ＰＩＸの回路構成例と、補正データ保持部１０４の回路構成例と、を示した回路図である。なお、図３では、補正データ保持部１０４との接続関係を示すため、ソースドライバ回路ＳＤを図示している。また、画素ＰＩＸでは、スイッチＳＷＣと、容量素子Ｃｓと、の回路素子のみを図示しており、それ以外の回路素子の記載を省略している。また、図３では、画素ＰＩＸに電気的に接続されている配線ＳＬを図示しているが、画素ＰＩＸに対して選択信号を送信するための配線（図１及び図２に示す配線ＧＬに相当する配線）、特定のノードに所定の電位を与えるための配線（図２に示す配線ＶＡに相当する配線）などは省略している。
　図３に示す配線ＳＬには、上述のとおり、配線ＳＬが有する寄生容量と、配線抵抗と、を図示している。具体的には、配線ＳＬは、１個の画素ＰＩＸに対して、配線抵抗として抵抗素子Ｒｐと、寄生容量として容量素子Ｃｐを有している。図３に示す表示部ＰＡは、１列に対して画素ＰＩＸをＮ個（Ｎは１以上の整数である。）有しており、配線ＳＬは、直列に接続されたＮ個の抵抗素子Ｒｐと、並列に接続されたＮ個の容量素子Ｃｐと、を有するものとする。また、図３では、容量素子Ｃｐの第１端子と抵抗素子Ｒｐの第１端子との電気的接続点に、１個の画素ＰＩＸが電気的に接続されているものとする。
　図３に示す表示部ＰＡにおいて、ｉ行目（ｉは１以上Ｎ以下の整数である。）に設けられている画素ＰＩＸを、画素ＰＩＸ［ｉ］と図示している。また、本明細書では、特に断らない限り、画素ＰＩＸ［１］乃至画素ＰＩＸ［Ｎ］のそれぞれのアドレスの記載を省略する場合がある。また、図３では、画素ＰＩＸ［１］、画素ＰＩＸ［２］、画素ＰＩＸ［Ｎ］を図示しており、それ以外の画素ＰＩＸについては省略している。
　画素ＰＩＸは、スイッチＳＷＣと、容量素子Ｃｓと、を有する。スイッチＳＷＣの第１端子は、容量素子Ｃｓの第１端子と電気的に接続され、スイッチＳＷＣの第２端子は、配線ＳＬと電気的に接続されている。容量素子Ｃｓの第２端子は、配線ＶＣと電気的に接続されている。スイッチＳＷＣのオン状態、オフ状態の切り替えは、例えば、画素ＰＩＸに対して送られる、配線ＧＬなどからの選択信号によって行われる。
　容量素子Ｃｓは、例えば、図２で説明した画像データ保持部１０１に含まれる、画像データを保持するための容量素子とすることができる。また、配線ＶＣは、例えば、当該画像データを保持するために、容量素子Ｃｓの第２端子に適切な電位を与えるための配線とすることができる。
　寄生容量として機能する容量素子Ｃｐの第２端子は、配線ＶＰが電気的に接続されているものとする。配線ＶＰとしては、例えば、画素ＰＩＸに対する選択信号を送信するための配線ＧＬ、配線ＶＣなどとすることができる。
　補正データ保持部１０４は、スイッチＳＷ１乃至スイッチＳＷ３と、容量素子Ｃｄと、を有する。スイッチＳＷ１の第１端子は、容量素子Ｃｄの第１端子と、配線ＳＬと、に電気的に接続され、スイッチＳＷ１の第２端子は、スイッチＳＷ２の第１端子と、ソースドライバ回路ＳＤと、に電気的に接続されている。スイッチＳＷ３の第１端子は、容量素子Ｃｄの第２端子と、スイッチＳＷ２の第２端子と、に電気的に接続され、スイッチＳＷ３の第２端子は、配線ＶＧと電気的に接続されている。
　なお、本実施の形態では、スイッチＳＷ２の第２端子と、容量素子Ｃｄの第２端子と、スイッチＳＷ３の第１端子と、の電気的接続点をノードＮＤ３と呼称する。
　補正データ保持部は、スイッチＳＷ２をオン状態にすることで、容量素子Ｃｄの第２端子（ノードＮＤ３）に補正データを書き込むことができる。
　配線ＶＧは、補正データ保持部１０４に保持した補正データをリセットするための配線であり、例えば、基準電位を与える配線とすることができる。
＜画素の回路構成例＞
　次に、図１乃至図３に示す画素ＰＩＸに適用できる、回路構成例について説明する。
　図４（Ａ１）に示す画素ＰＩＸは、トランジスタＴｒ１と、容量素子Ｃ１と、液晶素子ＬＣと、を有する。また、配線ＤＬ、配線ＧＬ、配線ＶＣＯＭは、画素ＰＩＸと電気的に接続されている。
　トランジスタＴｒ１は、スイッチング素子として機能する。特に、トランジスタＴｒ１は、液晶素子ＬＣの第１端子と配線ＤＬとの間を電気的に接続する、又は非接続にするトランジスタとして機能する。つまり、トランジスタＴｒ１は、図３の画素ＰＩＸに含まれるスイッチＳＷＣに相当することができる。また、トランジスタＴｒ１は、実施の形態３に記載の構成を適用することができる。
　配線ＤＬは、画素ＰＩＸに画像データを送信するための配線であり、図１乃至図３に示す配線ＳＬに相当する配線である。加えて、配線ＧＬは、画素ＰＩＸに対する選択信号線であり、図１及び図２に示す配線ＧＬに相当する配線である。
　配線ＶＣＯＭは、液晶素子ＬＣの第２端子に所定の電位を与えるための配線である。所定の電位としては、例えば、基準電位、低レベル電位、それらよりも低い電位などとすることができる。また、配線ＶＣＯＭは、表示部ＰＡが有する複数の画素ＰＩＸのそれぞれに含まれる液晶素子ＬＣの第２端子に対して、共通の電位を与えることができる。
　トランジスタＴｒ１の第１端子は、容量素子Ｃ１の第１端子に電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＤＬに電気的に接続され、トランジスタＴｒ１のゲートは、配線ＧＬに電気的に接続されている。
　なお、本実施の形態では、トランジスタＴｒ１の第１端子と、容量素子Ｃ１の第１端子と、液晶素子ＬＣの第１端子と、の電気的接続点をノードＮＤ１と呼称する。
　液晶素子ＬＣの第２端子は、配線ＶＣＯＭに電気的に接続されている。また、容量素子Ｃ１の第２端子は、配線ＶＣＯＭと電気的に接続されている。
　容量素子Ｃ１は、トランジスタＴｒ１の第１端子と配線ＶＣＯＭとの間の電位差を保持する機能を有する。また、容量素子Ｃ１は、図３に示す画素ＰＩＸに含まれる容量素子Ｃｓに相当することができる。この場合、図３に示す配線ＶＣは、図４（Ａ１）の配線ＶＣＯＭに相当することができる。なお、容量素子Ｃ１は、容量素子Ｃ１の第１端子の電位を保持する役割を有すればよいため、容量素子Ｃ１の第２端子は、配線ＶＣＯＭ以外の定電位を与える配線と電気的に接続されていてもよい。
　また、図４（Ａ１）に示す画素ＰＩＸにおいて、トランジスタＴｒ１及び容量素子Ｃ１は、図２（Ａ）に示す画素ＰＩＸの画像データ保持部１０１が有する回路素子に相当することができる。また、図４（Ａ１）に示す画素ＰＩＸにおいて、液晶素子ＬＣは、図２（Ａ）に示す画素ＰＩＸの表示素子１０３に相当することができる。
　図４（Ａ１）に示す画素ＰＩＸは、ノードＮＤ１に画像データに応じた電位を保持することで、液晶素子ＬＣに含まれる液晶分子が、液晶素子ＬＣの第１端子‐第２端子間に電圧に従って配向する。配向された液晶分子は、表示装置に含まれるバックライトユニットからの光を透過するため、又は、表示装置に含まれる反射電極によって表示装置の外から入射された光を反射するため、画素ＰＩＸから画像データに応じた光を射出することができる。
　図４（Ａ１）の画素ＰＩＸにおいて、トランジスタＴｒ１は、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する酸化物であることが好ましい。また、当該酸化物は、実施の形態４で詳述する。このようなＯＳトランジスタをトランジスタＴｒ１に適用することで、トランジスタのオフ電流を非常に低くすることができる。容量素子Ｃ１の第１端子（ノードＮＤ１）にデータを保持する場合、トランジスタＴｒ１をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ１に保持されたデータの破壊を防ぐことができる。
　また、トランジスタＴｒ１としては、例えば、チャネル形成領域にシリコンを有するトランジスタを適用することができる（以後、Ｓｉトランジスタと記載する。）。シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。
　なお、図４（Ａ１）に示すトランジスタＴｒ１は、バックゲートを有するトランジスタであってもよい。図４（Ａ２）に示す画素ＰＩＸは、図４（Ａ１）に示す画素ＰＩＸが有するトランジスタＴｒ１にバックゲートを設けた構成となっている。図４（Ａ２）では、トランジスタＴｒ１は、ゲートとバックゲートとが電気的に接続されている。ゲートとバックゲートとが電気的に接続されたトランジスタは、当該トランジスタに流れるオン電流を高くすることができるため、図４（Ａ２）に示す画素ＰＩＸの構成にすることによって、画素ＰＩＸを速く動作することができる。なお、図４（Ａ２）に示す画素ＰＩＸは、トランジスタＴｒ１のゲートとバックゲートと接続した構成としているが、トランジスタＴｒ１のバックゲートには別の配線によって電位を与える構成としてもよい。
　また、図１乃至図３に示す画素ＰＩＸに適用できる、図４（Ａ１）（Ａ２）とは別の回路構成例について説明する。
　図４（Ｂ１）に示す画素ＰＩＸは、トランジスタＴｒ２乃至トランジスタＴｒ４と、容量素子Ｃ２と、発光素子ＬＤと、を有する。また、配線ＤＬ、配線ＧＬ１、配線ＡＬ、配線ＶＬ、配線ＣＡＴは、画素ＰＩＸと電気的に接続されている。
　トランジスタＴｒ２、トランジスタＴｒ４のそれぞれは、スイッチング素子として機能する。画像データの書き込みは、トランジスタＴｒ２を制御することによって行われるため、トランジスタＴｒ２は、図３の画素ＰＩＸに含まれるスイッチＳＷＣに相当することができる。トランジスタＴｒ３は、発光素子ＬＤに流れる電流を制御する駆動トランジスタとして機能する。また、トランジスタＴｒ２乃至トランジスタＴｒ４は、実施の形態３に記載の構成を適用することができる。
　配線ＤＬは、画素ＰＩＸに画像データを送信するための配線であり、図１乃至図３に示す配線ＳＬに相当することができる。加えて、配線ＧＬ１は、画素ＰＩＸに対する選択信号線であり、図１及び図２に示す配線ＧＬに相当することができる。
　配線ＶＬは、画素ＰＩＸ内の特定のノードに所定の電位を与えるための配線である。加えて、配線ＡＬは、発光素子ＬＤに流すための電流を供給するための配線である。配線ＶＬ及び配線ＡＬは、図２に示す配線ＶＡに相当することができる。
　配線ＣＡＴは、発光素子ＬＤの出力端子に所定の電位を与えるための配線である。所定の電位としては、例えば、基準電位、低レベル電位、それらよりも低い電位などとすることができる。また、配線ＣＡＴは、図２に示す配線ＶＡに相当することができる。配線ＣＡＴは、表示部ＰＡに含まれる複数の画素ＰＩＸにおいて、共通電位を与える配線として機能することが望ましい。
　トランジスタＴｒ２の第１端子は、容量素子Ｃ２の第１端子と、トランジスタＴｒ３のゲートと、に電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＤＬに電気的に接続され、トランジスタＴｒ２のゲートは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ３の第１端子は、配線ＡＬと電気的に接続され、トランジスタＴｒ３の第２端子は、容量素子Ｃ２の第２端子と、トランジスタＴｒ４の第１端子と、発光素子ＬＤの入力端子と、に電気的に接続されている。トランジスタＴｒ４の第２端子は、配線ＶＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ１に電気的に接続されている。発光素子ＬＤの出力端子は、配線ＣＡＴと電気的に接続されている。
　なお、本実施の形態では、トランジスタＴｒ２の第１端子と、容量素子Ｃ２の第１端子と、トランジスタＴｒ３のゲートと、の電気的接続点をノードＮＤ２と呼称する。
　容量素子Ｃ２は、トランジスタＴｒ３の第２端子とゲートとの間の電位差を保持する機能を有する。また、容量素子Ｃ２は、図３に示す画素ＰＩＸに含まれる容量素子Ｃｓに相当することができる。
　また、図４（Ｂ１）に示す画素ＰＩＸにおいて、トランジスタＴｒ２及び容量素子Ｃ２は、図２（Ｂ）に示す画素ＰＩＸの画像データ保持部１０１が有する回路素子に相当することができる。また、図４（Ｂ１）に示す画素ＰＩＸにおいて、トランジスタＴｒ３及びトランジスタＴｒ４は、図２（Ｂ）に示す画素ＰＩＸの駆動回路部１０２が有する回路素子に相当することができる。また、図４（Ｂ１）に示す画素ＰＩＸにおいて、発光素子ＬＤは、図２（Ｂ）に示す画素ＰＩＸの表示素子１０３に相当することができる。
　図４（Ｂ１）に示す画素ＰＩＸは、ノードＮＤ２に画像データに応じた電位を保持することで、駆動トランジスタであるトランジスタＴｒ３のゲート‐ソース間電圧に応じた電流が、トランジスタＴｒ３のソース‐ドレイン間に流れる。当該電流は、発光素子ＬＤの入力端子に流れるため、発光素子ＬＤは発光する。そのため、画素ＰＩＸは画像データに応じた光を射出することができる。
　図４（Ｂ１）の画素ＰＩＸにおいて、トランジスタＴｒ２乃至トランジスタＴｒ４の少なくとも一は、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）、亜鉛の少なくとも一を有する酸化物であることが好ましい。また、当該酸化物は、実施の形態４で詳述する。このようなＯＳトランジスタをトランジスタＴｒ２乃至トランジスタＴｒ４の少なくとも一に適用することで、適用したトランジスタのオフ電流を非常に低くすることができる。容量素子Ｃ２の第１端子（ノードＮＤ２）にデータを保持する場合、トランジスタＴｒ２をＯＳトランジスタとすることで、オフ電流による、ノードＮＤ２に保持されたデータの破壊を防ぐことができる。また、トランジスタＴｒ２乃至トランジスタＴｒ４の全てに、ＯＳトランジスタを適用することによって、それぞれのトランジスタを同時に形成することができるため、表示部ＰＡの作製工程を短縮することができる場合がある。つまり、表示部ＰＡの生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
　また、トランジスタＴｒ２乃至トランジスタＴｒ４の少なくとも一に、例えば、チャネル形成領域にシリコンを有するＳｉトランジスタを適用することができる。シリコンとしては、例えば、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。
　また、トランジスタＴｒ２乃至トランジスタＴｒ４のチャネル形成領域は同一の材料であることが好ましい。また、状況に応じて、画素ＰＩＸを、トランジスタＴｒ２乃至トランジスタＴｒ４のうち、一部のトランジスタをＳｉトランジスタとし、残りのトランジスタをＯＳトランジスタとした構成としてもよい。
　なお、図４（Ｂ１）に示す画素ＰＩＸは、発光素子ＬＤの入力端子にスイッチング素子を設けてもよい。図４（Ｂ２）に示す画素ＰＩＸは、トランジスタＴｒ３の第２端子と、容量素子Ｃ２の第２端子と、トランジスタＴｒ４の第１端子と、の電気的接続点と、発光素子ＬＤとの間に、スイッチング素子としてトランジスタＴｒ５が設けられた構成となっている。つまり、トランジスタＴｒ５の第１端子は、トランジスタＴｒ３の第２端子と、容量素子Ｃ２の第２端子と、トランジスタＴｒ４の第１端子と、に電気的に接続され、トランジスタＴｒ５の第２端子は、発光素子ＬＤの入力端子と電気的に接続されている。また、トランジスタＴｒ５のゲートは、選択信号線の一である配線ＧＬ２と電気的に接続されている。
　図４（Ｂ１）に示す画素ＰＩＸの場合、発光素子ＬＤの発光を止めるには、発光素子ＬＤの入力端子に電流を流さなければよいので、そのタイミングに合わせて配線ＡＬに印加されている電位を下げるなどを行えばよい。この場合、配線ＡＬを制御するためのドライバ回路を別途設ける必要があるため、表示装置の作製時のコストが上がってしまうことがある。一方、図４（Ｂ２）に示す画素ＰＩＸの場合、配線ＧＬ２に低レベル電位を印加してトランジスタＴｒ５をオフ状態にすることによって、発光素子ＬＤへの電流の供給を止めればよい。また、トランジスタＴｒ５を上述したＯＳトランジスタとすることで、オフ電流による発光素子ＬＤの発光を防ぐことができる。
　また、図４（Ｂ２）に示す画素ＰＩＸにおいて、トランジスタＴｒ５は、図２（Ｂ）に示す画素ＰＩＸの駆動回路部１０２が有する回路素子に相当することができる。
＜補正データ保持部の回路構成例＞
　次に、図１乃至図３に示す補正データ保持部１０４に適用できる、回路構成例について説明する。
　図５（Ａ）に示す補正データ保持部１０４は、図３に示す補正データ保持部１０４のスイッチＳＷ１乃至スイッチＳＷ３としてそれぞれトランジスタＳＷＴ１乃至トランジスタＳＷＴ３を適用した回路構成例となっている。なお、図５（Ａ）では、補正データ保持部１０４との接続関係を示すため、表示部ＰＡと、ソースドライバ回路ＳＤと、を図示している。
　トランジスタＳＷＴ１の第１端子は、容量素子Ｃｄの第１端子と、配線ＳＬ（配線ＤＬ）と、に電気的に接続され、トランジスタＳＷＴ１の第２端子は、トランジスタＳＷＴ２の第１端子と、ソースドライバ回路ＳＤと、に電気的に接続され、トランジスタＳＷＴ１のゲートは、配線ＣＲＬ１と電気的に接続されている。トランジスタＳＷＴ２のゲートは、配線ＣＲＬ２と電気的に接続されている。トランジスタＳＷＴ３の第１端子は、容量素子Ｃｄの第２端子と、トランジスタＳＷＴ２の第２端子と、に電気的に接続され、トランジスタＳＷＴ３の第２端子は、配線ＶＧと電気的に接続され、トランジスタＳＷＴ３のゲートは、配線ＣＲＬ１と電気的に接続されている。
　なお、図３と同様に、図５では、トランジスタＳＷＴ２の第２端子と、容量素子Ｃｄの第２端子と、トランジスタＳＷＴ３の第１端子と、の電気的接続点をノードＮＤ３としている。
　配線ＣＲＬ１及び配線ＣＲＬ２は、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３のオン状態、オフ状態の切り替えを行うための配線である。特に、トランジスタＳＷＴ１とトランジスタＳＷＴ３のそれぞれのゲートは、配線ＣＲＬ１に電気的に接続されているため、配線ＣＲＬ１に高レベル電位、又は低レベル電位を与えることによって、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のオン状態、オフ状態の切り替えを同時に行うことができる。なお、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれのオン状態、オフ状態の切り替えは同時に行う必要は無く、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のオン状態、オフ状態の切り替えをそれぞれ独立に行ってもよい。その場合、補正データ保持部１０４は、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれのゲートが異なる配線に電気的に接続されている構成とすればよい。
　トランジスタＳＷＴ１乃至トランジスタＳＷＴ３の少なくとも一は、ＯＳトランジスタを用いるのが好ましい。ＯＳトランジスタは、オフ電流が非常に低いという特性を有しているため、例えば、トランジスタＳＷＴ２及び／又はトランジスタＳＷＴ３としてＯＳトランジスタを適用することによって、オフ電流による、ノードＮＤ３に保持されたデータの破壊を防ぐことができる。また、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３の全てをＯＳトランジスタとすることによって、それぞれのトランジスタを同時に形成することができるため、表示部ＰＡの作製工程を短縮することができる場合がある。
　また、図５（Ａ）に示すトランジスタＳＷＴ１乃至トランジスタＳＷＴ３の少なくとも一は、バックゲートを有するトランジスタとしてもよい。図５（Ｂ）は、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３の全てが、バックゲートを有するトランジスタとなっており、それぞれのトランジスタは、ゲートとバックゲートとが電気的に接続されている。ゲートとバックゲートとが電気的に接続されたトランジスタは、当該トランジスタに流れるオン電流を高くすることができるため、図５（Ｂ）に示す画素ＰＩＸの構成にすることによって、画素ＰＩＸを速く動作することができる。なお、図５（Ｂ）に示す画素ＰＩＸは、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３のそれぞれにおいて、ゲートとバックゲートと接続した構成としているが、それぞれのトランジスタのバックゲートには別の配線によって電位を与える構成としてもよい。
　また、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３の少なくとも一は、Ｓｉトランジスタを適用してもよい。また、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３のうち、一部のトランジスタをＳｉトランジスタとし、残りのトランジスタをＯＳトランジスタとしてもよい。
　また、図５（Ａ）（Ｂ）は、図３に示す補正データ保持部１０４のスイッチＳＷ１乃至スイッチＳＷ３としてそれぞれトランジスタＳＷＴ１乃至トランジスタＳＷＴ３を適用した回路構成例を示したが、図３に示す補正データ保持部１０４のスイッチＳＷ１乃至スイッチＳＷ３はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ）回路によって構成されたスイッチ、例えば、アナログスイッチとしてもよい。
　更に、補正データ保持部１０４と画素ＰＩＸを同一の基板に形成する場合、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３と画素ＰＩＸに含まれるトランジスタとのそれぞれのチャネル形成領域は同一の材料で形成されるのが好ましい。
　また、補正データ保持部１０４とソースドライバ回路ＳＤとに含まれるそれぞれのトランジスタのチャネル形成領域を同一の材料で形成する場合、補正データ保持部１０４とソースドライバ回路ＳＤとは同一の半導体基板上に形成するのが好ましい。また、補正データ保持部１０４とソースドライバ回路ＳＤとに含まれるそれぞれのトランジスタのチャネル形成領域を互いに異なる材料で形成する場合、ソースドライバ回路ＳＤを半導体基板上に形成し、当該ソースドライバ回路ＳＤの上方に補正データ保持部１０４を形成する積層構造とするのが好ましい。この場合、補正データ保持部１０４のトランジスタＳＷＴ１乃至トランジスタＳＷＴ３をＯＳトランジスタとして構成し、ソースドライバ回路ＳＤをＳｉトランジスタで構成することができる。また、補正データ保持部１０４及びソースドライバ回路ＳＤは、ソースドライバ回路ＳＤが形成された半導体基板上に、補正データ保持部１０４が形成された基板が実装された構成としてもよい。また、ソースドライバ回路ＳＤの内部に、補正データ保持部１０４が含まれる構成としてもよい。
　なお、画素ＰＩＸ、補正データ保持部１０４、ソースドライバ回路ＳＤなどが形成される基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などの絶縁体基板が挙げられる。また、当該基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板が挙げられる。また、当該基板としては、例えば、半導体基板に絶縁性領域が含まれるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などが挙げられる。また、当該基板としては、例えば、黒鉛基板、金属基板、合金基板、導電性樹脂基板などの導電体基板などが挙げられる。
＜＜動作例＞＞
　次に、本発明の一態様の表示装置の動作例について説明する。なお、本動作例で扱う表示装置としては、図６に示す表示装置ＤＤ３とする。表示装置ＤＤ３は、表示装置ＤＤ１において、画素ＰＩＸを図４（Ａ１）に示す画素ＰＩＸとし、配線ＳＬを図３に示す配線ＳＬとし、補正データ保持部１０４を図５（Ａ）に示す補正データ保持部１０４とした構成となっている。なお、図６において、容量素子Ｃｐａは、図３に図示した配線ＳＬの寄生容量とした容量素子Ｃｐの総和であり、配線ＳＬに電気的に接続されている画素ＰＩＸがＮ個であるとき、Ｃｐａ＝Ｎ×Ｃｐとなる。また、図６では、図３に図示した配線ＳＬの配線抵抗を示す抵抗素子Ｒｐを省略している。また、図６に示すソースドライバ回路ＳＤでは、アンプ回路ＡＭＰのみ図示しており、アンプ回路の入力端子に電気的に接続されている回路、及び素子は、省略している。
　図７は、表示装置ＤＤ３の動作例を示したタイミングチャートである。図７に示すタイミングチャートは、時刻Ｔ１乃至時刻Ｔ６及びその近傍の時刻における、配線ＧＬ、配線ＶＣＯＭ、配線ＣＲＬ１、配線ＣＲＬ２、配線ＶＧ、配線ＤＬ、アンプ回路の出力電圧（図７では、ＡＭＰ＿ｏｕｔと記載している。）、ノードＮＤ１、及びノードＮＤ３の電位の変化を示している。なお、図７に記載しているｈｉｇｈは高レベル電位を指し、ｌｏｗは低レベル電位を指す。また、図７に記載しているＶＧＮＤは、基準電位を指す。
　なお、配線ＶＣＯＭ及び配線ＶＧは、時刻Ｔ１乃至時刻Ｔ６及びその近傍の時刻において、常にＶＧＮＤが印加されているものとする。
　なお、本動作例において、トランジスタＴｒ１と、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３と、は、特に断りのない場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、トランジスタＴｒ１と、トランジスタＳＷＴ１乃至トランジスタＳＷＴ３と、のゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。なお、表示装置ＤＤ１の画素ＰＩＸとして、図４（Ｂ１）（Ｂ２）に記載の画素ＰＩＸを適用する場合、トランジスタＴｒ２、トランジスタＴｒ４を線形領域で動作させ、トランジスタＴｒ３を飽和領域で動作させるのが好ましい。
［時刻Ｔ１より前］
　時刻Ｔ１より前において、配線ＧＬには低レベル電位が印加されている。配線ＧＬの電位が低レベル電位であるとき、トランジスタＴｒ１のゲートに、低レベル電位が印加されるため、トランジスタＴｒ１がオフ状態となる。つまり、配線ＤＬと、ノードＮＤ１と、の間は、非導通状態となる。
　また、配線ＣＲＬ１には低レベル電位が印加されている。配線ＣＲＬ１の電位が低レベル電位であるとき、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれのゲートに、低レベル電位が印加されるため、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれはオフ状態となる。つまり、ソースドライバ回路ＳＤと、表示部ＰＡと、の間は、非導通状態となり、ノードＮＤ３と、配線ＶＧと、の間も非導通状態となる。
　ところで、液晶素子ＬＣの第１端子（ノードＮＤ１）と第２端子との間に一定以上の電位差が生じた場合、液晶素子ＬＣに含まれる液晶分子が当該電位差に従って配向する。配向された液晶分子は、表示装置ＤＤ１に含まれているバックライトユニットからの光を透過するため、これにより、画素ＰＩＸから当該光が射出される。当該光の強度は、液晶素子ＬＣの第１端子（ノードＮＤ１）と第２端子との間にかかる電圧、つまり、ノードＮＤ１の電位によって決まるため、当該電位を調整することで階調表示を行うことができる。なお、図７に示すタイミングチャートの時刻Ｔ１より前において、画素ＰＩＸから光が射出されない程度に、液晶素子ＬＣの第１端子（ノードＮＤ１）と第２端子との間の電位差が生じているものとし、このような電位を、ＶＩｎｉ１とする。つまり、図７に示すタイミングチャートにおいて、ノードＮＤ１の電位をＶＩｎｉ１と記載している。なお、ＶＩｎｉ１は、ＶＧＮＤ、又はＶＧＮＤよりも低い電位であってもよい。本動作例では、ＶＩｎｉ１は、ＶＧＮＤよりも大きく、かつ画素ＰＩＸから光が射出されない程度の電位として、説明する。
　時刻Ｔ１より前において、配線ＣＲＬ２の電位は、高レベル電位から低レベル電位に変化する。配線ＣＲＬ２の電位が高レベル電位であるとき、トランジスタＳＷＴ２のゲートに、高レベル電位が印加されるため、トランジスタＳＷＴ２はオン状態となる。つまり、ソースドライバ回路ＳＤと、ノードＮＤ３と、の間は、導通状態となる。このとき、ソースドライバ回路ＳＤのアンプ回路ＡＭＰの出力端子から出力された電位がノードＮＤ３に印加される。また、配線ＣＲＬ２の電位が低レベル電位になったとき、トランジスタＳＷＴ２はオフ状態となるため、ソースドライバ回路ＳＤと、ノードＮＤ３と、の間は、非導通状態となる。
　また、本動作例を簡易的に説明するため、時刻Ｔ１より前における、ノードＮＤ３の電位をＶＩｎｉ２とする。なお、ＶＩｎｉ２は、ＶＧＮＤ、又はＶＧＮＤよりも低い電位であってもよいが、本動作例では、ＶＩｎｉ２は、ＶＧＮＤよりも大きい電位とする。
　時刻Ｔ１より前において、配線ＤＬは、適当な電位であるものとする。なお、図７では、配線ＤＬの電位は、ＶＧＮＤよりも大きい電位として図示している。
［時刻Ｔ１］
　時刻Ｔ１において、配線ＧＬには高レベル電位が印加される。そのため、時刻Ｔ１から時刻Ｔ２までの間において、トランジスタＴｒ１のゲートに、高レベル電位が印加されるため、トランジスタＴｒ１がオン状態となる。これにより、配線ＤＬと、ソースドライバ回路ＳＤと、の間が導通状態となる。
　また、時刻Ｔ１において、配線ＣＲＬ１には高レベル電位が印加される。そのため、時刻Ｔ１から時刻Ｔ２までの間において、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれのゲートに、高レベル電位が印加されるため、トランジスタＳＷＴ１及びトランジスタＳＷＴ３がオン状態となる。ノードＮＤ３と、配線ＶＧと、の間が導通状態となる。
　ここで、時刻Ｔ１において、アンプ回路の出力端子からアナログ信号として電位Ｖｄａｔａ１が出力されたものとする。Ｖｄａｔａ１は、ソースドライバ回路ＳＤが有するデジタルアナログ変換回路ＤＡＣが出力可能な電位とする。このとき、トランジスタＳＷＴ１がオン状態となっているため、配線ＤＬの電位は、Ｖｄａｔａ１となる。また、トランジスタＴｒ１はオン状態となっているため、画素ＰＩＸのノードＮＤ１の電位も、Ｖｄａｔａ１となる。
　一方、トランジスタＳＷＴ３がオン状態となっているため、ノードＮＤ３の電位は、ＶＧＮＤとなる。また、トランジスタＳＷＴ２はオフ状態となっているため、アンプ回路ＡＭＰの出力端子から出力される電位Ｖｄａｔａ１がノードＮＤ３に印加されることはない。
　このとき、容量素子Ｃｄの第１端子‐第２端子間の電圧は、Ｖｄａｔａ１となる。
［時刻Ｔ２］
　時刻Ｔ２において、配線ＣＲＬ１には低レベル電位が印加される。そのため、時刻Ｔ２から時刻Ｔ３までの間において、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれのゲートに、低レベル電位が印加されるため、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれがオフ状態となる。
　トランジスタＳＷＴ１がオフ状態となると、配線ＤＬと、ソースドライバ回路ＳＤと、の間が非導通状態となる。このため、配線ＤＬとノードＮＤ１は、電気的に浮遊状態となる。また、トランジスタＳＷＴ３がオフ状態となると、ノードＮＤ３と、配線ＶＧと、の間も非導通状態になるため、ノードＮＤ３も電気的に浮遊状態となる。
　更に、時刻Ｔ２から時刻Ｔ３までの間において、アンプ回路ＡＭＰの出力端子からアナログ信号として電位Ｖｄａｔａ２が出力されるものとする。Ｖｄａｔａ２は、Ｖｄａｔａ１と同様に、ソースドライバ回路ＳＤが有するデジタルアナログ変換回路ＤＡＣが出力可能な電位とする。
［時刻Ｔ３］
　時刻Ｔ３において、配線ＣＲＬ２には高レベル電位が印加される。そのため、時刻Ｔ３から時刻Ｔ４までの間において、トランジスタＳＷＴ２のゲートに、高レベル電位が印加されるため、トランジスタＳＷＴ２がオン状態となる。
　このとき、トランジスタＳＷＴ２がオン状態であるため、アンプ回路ＡＭＰの出力端子から出力される電位Ｖｄａｔａ２がノードＮＤ３に印加される。また、トランジスタＳＷＴ３はオフ状態であるため、ソースドライバ回路ＳＤから配線ＶＧに電流は流れず、ノードＮＤ３の電位は、ＶＧＮＤからＶｄａｔａ２まで高くなる。
　また、配線ＤＬとノードＮＤ１は電気的に浮遊状態となっているため、ノードＮＤ３の電位が変動することで、容量素子Ｃｄの容量結合によって、配線ＤＬとノードＮＤ１とのそれぞれの電位も変動する。図７のタイミングチャートでは、配線ＤＬとノードＮＤ１とのそれぞれの電位の変動量をΔＶｇと記載しているが、容量素子Ｃｄの静電容量の値をＣＡとし、配線ＳＬの寄生容量としている容量素子Ｃｐａと、画素ＰＩＸの容量素子Ｃ１とを合成した静電容量の値をＣＢとしたとき、ΔＶｇは次の式（Ｅ１）で見積もることができる。
Figure JPOXMLDOC01-appb-M000001
　したがって、ノードＮＤ１の電位をＶＮＤ１としたとき、ＶＮＤ１は次の式（Ｅ２）で表される。
Figure JPOXMLDOC01-appb-M000002
　なお、式（Ｅ１）、式（Ｅ２）については、液晶素子ＬＣの第１端子と第２端子との間に発生する寄生容量を無視している。しかし、液晶素子ＬＣの第１端子と容量素子Ｃ１の第１端子は互いに電気的に接続され、液晶素子ＬＣの第２端子と容量素子Ｃ１の第２端子のそれぞれは、配線ＶＣＯＭと電気的に接続されているため、両者は電気的に並列に接続された構成とみなせる。したがって、式（Ｅ１）、式（Ｅ２）の静電容量の値ＣＢは、液晶素子の寄生容量を考慮した値として扱うことができる。
［時刻Ｔ４］
　時刻Ｔ４において、配線ＧＬには低レベル電位が印加される。そのため、時刻Ｔ４から時刻Ｔ５までの間において、トランジスタＴｒ１のゲートに、低レベル電位が印加されるため、トランジスタＴｒ１がオフ状態となる。
　トランジスタＴｒ１がオフ状態となると、配線ＤＬと、ノードＮＤ１と、の間が非導通状態となる。そのため、ノードＮＤ１の電位ＶＮＤ１は、容量素子Ｃ１によって保持される。
［時刻Ｔ５］
　時刻Ｔ５において、配線ＣＲＬ２には低レベル電位が印加される。そのため、時刻Ｔ５から時刻Ｔ６までの間において、トランジスタＳＷＴ２のゲートに低レベル電位が印加されるため、トランジスタＳＷＴ２がオフ状態となる。
　トランジスタＳＷＴ２がオフ状態となると、ソースドライバ回路ＳＤと、ノードＮＤ３と、の間が非導通状態となる。また、トランジスタＳＷＴ３がオフ状態となっているため、ノードＮＤ３は、電気的に浮遊状態となる。そのため、ノードＮＤ３の電位は、容量素子Ｃｄによって保持される。
［時刻Ｔ６］
　時刻Ｔ６において、配線ＣＲＬ１には高レベル電位が印加される。そのため、時刻Ｔ６以降において、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれのゲートに、高レベル電位が印加されるため、トランジスタＳＷＴ１及びトランジスタＳＷＴ３のそれぞれがオン状態となる。
　また、時刻Ｔ６において、アンプ回路ＡＭＰの出力端子からアナログ信号として電位ＶＡＮが出力されるものとする。ＶＡＮは、Ｖｄａｔａ１及びＶｄａｔａ２と同様に、ソースドライバ回路ＳＤが有するデジタルアナログ変換回路ＤＡＣが出力可能な電位とする。
　トランジスタＳＷＴ１がオン状態となっているため、配線ＤＬには、アンプ回路ＡＭＰの出力端子からの電位が印加される。これにより、配線ＤＬの電位は、ＶＡＮとなる。
　また、トランジスタＳＷＴ３がオン状態となっているため、ノードＮＤ３には、配線ＶＧからの電位ＶＧＮＤが印加される。
　ここで、時刻Ｔ４以降の液晶素子ＬＣについて着目する。液晶素子ＬＣの第１端子と第２端子との間には、ＶＮＤ１＝Ｖｄａｔａ１＋ΔＶｇの電圧がかかっている。このため、時刻Ｔ４以降において、液晶素子ＬＣに含まれる液晶分子は、電位ＶＮＤ１に応じて配向し、画素ＰＩＸから光が射出される。
　なお、画素ＰＩＸから射出される光の輝度は、液晶素子ＬＣの第１端子‐第２端子間にかかる電圧によって決まる。
　上記の通り、図６に図示した表示装置ＤＤ３について、図７のタイミングチャートの時刻Ｔ１乃至時刻Ｔ６及びその近傍の時刻の動作を行うことにより、デジタルアナログ変換回路ＤＡＣよりも高い分解能の電位を、画素ＰＩＸの画像データの保持部（ノードＮＤ１）に与えることができる。
＜＜具体例＞＞
　ここでは、上述の動作例によって、デジタルアナログ変換回路ＤＡＣから出力される画像データよりも多階調の画像データを、表示装置ＤＤ３の表示部ＰＡに表示する一例について説明する。
　この一例では、ソースドライバ回路ＳＤのデジタルアナログ変換回路ＤＡＣとして、６ビットのデジタルアナログ変換回路を設け、補正データ保持部１０４に含まれる容量素子Ｃｄの静電容量の値ＣＡと、配線ＳＬの寄生容量としている容量素子Ｃｐａ及び画素ＰＩＸの容量素子Ｃ１の合成した静電容量の値ＣＢと、の比が、ＣＡ：ＣＢ＝１：６３であるものとする。
　デジタルアナログ変換回路ＤＡＣとして、６ビットのデジタルアナログ変換回路ＤＡＣを用いることによって、配線ＤＬ、及びノードＮＤ１に書き込まれるＶｄａｔａ１は、２進数表記で“００００００”から“１１１１１１”までの値をとることができる。ここで、“１１１１１１”の電圧値を６．３Ｖとすると、デジタルアナログ変換回路ＤＡＣが出力できるＶｄａｔａ１の取り得る電圧値は、０．１Ｖ刻みで、０Ｖから６．３Ｖまでの範囲となる。
　したがって、上述の動作例において、時刻Ｔ１から時刻Ｔ２までの間において、配線ＤＬ、及びノードＮＤ１には、０Ｖから６．３Ｖまでの範囲のＶｄａｔａ１を書き込むことができる。
　容量素子Ｃｄの静電容量の値ＣＡと、配線ＳＬの寄生容量としている容量素子Ｃｐａ及び画素ＰＩＸの容量素子Ｃ１の合成した静電容量の値ＣＢと、の比は、ＣＡ：ＣＢ＝１：６３なので、式（Ｅ１）は、次の式（Ｅ３）となる。
Figure JPOXMLDOC01-appb-M000003
　ここで、Ｖｄａｔａ２を出力するデジタルアナログ変換回路は、例えば、Ｖｄａｔａ１を出力するデジタルアナログ変換回路ＤＡＣと同じものを用いる場合、Ｖｄａｔａ２は、Ｖｄａｔａ１と同様に２進数表記で“００００００”から“１１１１１１”までの値をとることができる。このとき、Ｖｄａｔａ２の取り得る電圧値も、０．１Ｖ刻みで、０Ｖから６．３Ｖまでの範囲となる。つまり、式（Ｅ３）より、ΔＶｇは、０．１／６４Ｖ（＝０．００１５６２５Ｖ）刻みで、０Ｖから６．３／６４Ｖ（＝０．０９８４３７５Ｖ）までの値を取り得る。
　したがって、上述の動作例において、時刻Ｔ３から時刻Ｔ４までの間において、画素ＰＩＸのノードＮＤ１の電位は、式（Ｅ２）、（Ｅ３）より、０．１／６４Ｖ（＝０．００１５６２５Ｖ）刻みで、０Ｖから６．３＋６．３／６４Ｖ（＝６．３９８４３７５Ｖ）までの値をとることができる。
　つまり、本発明の一態様の表示装置ＤＤ１乃至表示装置ＤＤ３において、上述の動作例を行うことにより、６ビットのデジタルアナログ変換回路ＤＡＣでは出力できない、より細かい電圧値を画素ＰＩＸのノードＮＤ１に与えることができる。上述の具体例では、デジタルアナログ変換回路ＤＡＣでは０．１Ｖ刻みの電位の出力を行うが、画素ＰＩＸのノードＮＤ１には、０．１／６４Ｖ（＝０．００１５６２５Ｖ）刻みの電位を書き込むことができる。換言すると、６ビットのデジタルアナログ変換回路ＤＡＣよりも高い分解能の電位（画像データ）を画素ＰＩＸに書き込むことができる。
　上述の具体例では、６ビットのデジタルアナログ変換回路ＤＡＣが与えるＶｄａｔａ１は、画像データの上位６ビットに相当し、補正データ保持部１０４の容量素子Ｃｄによる容量結合によってノードＮＤ１に付与されるΔＶｇは、画像データの下位６ビットに相当する。つまり、本発明の一態様の表示装置ＤＤ１乃至表示装置ＤＤ３を用いることで、デジタルアナログ変換回路ＤＡＣが与える上位６ビットの画像データに、下位６ビットの画像データを補間することができ、表示部ＰＡに１２ビット相当の画像データを表示することができる。
　また、上述の動作例では、時刻Ｔ３から時刻Ｔ４までの間において、補正データ保持部１０４のノードＮＤ３に、補正データとしてＶＧＮＤよりも高い電位を与えているが、補正データとしてＶＧＮＤよりも低い電位を与えてもよい。つまり、補正データ保持部１０４の容量素子Ｃｄによる容量結合によってノードＮＤ１に付与されるΔＶｇを負の電位としてもよい。
　なお、本発明の一態様に係る表示装置の構成は、図１乃至図３、図６に図示された構成に限定されない。本発明の一態様は、例えば、設計仕様、目的などの状況に応じて、当該表示装置の構成要素を適宜変更したものとすることができる。
　また、本実施の形態で扱った構成例の一は、他の構成例と組み合わせることができる。例えば、図４（Ａ２）のトランジスタＴｒ１にバックゲートが設けられた画素ＰＩＸと同様に、図４（Ｂ１）（Ｂ２）の示す画素ＰＩＸは、トランジスタＴｒ２乃至トランジスタＴｒ４にバックゲートが設けられた構成としてもよい（図示しない。）。
　また、本発明の一態様の表示装置の動作方法は、上述の動作例、又は具体例に限定されない。当該動作方法は、例えば、素子、回路、配線などに電位を与える順序や、当該電位の値を適宜変更することができる。また、上述の通り、本発明の一態様の表示装置の構成を適宜変更することができるため、当該構成に応じて、表示装置の動作方法も変更してもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、液晶素子を用いた表示装置の構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した、ソースドライバ回路ＳＤから出力された画像データに、下位ビットの画像データを付与する動作および機能の説明は省略する。
　図８（Ａ）に示す表示装置は、第１の基板４００１と、第２の基板４００６と、を有する。当該表示装置において、第１の基板４００１上に設けられた表示部２１５を囲むようにして、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板４００６によって封止されている。
　表示部２１５には、実施の形態１に示した画素ＰＩＸを有する画素アレイが設けられる。
　図８（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実施の形態１に示したソースドライバ回路ＳＤの機能を有する。走査線駆動回路２２１ａは、実施の形態１に示したゲートドライバ回路ＧＤの機能を有する。共通線駆動回路２４１ａは、実施の形態１に示した配線ＶＣＯＭに規定の電位を供給する機能を有する。
　走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）４０１８を介して供給される。
　走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像信号を供給する機能を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に実装されている。
　なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディング法、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）法などを用いることができる。
　図８（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全体を表示部２１５と同じ基板４００１上に一体形成して、システムオンパネルを形成することができる。
　図８（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同時に形成することで、部品点数を削減することができる。よって、生産性を高めることができる。
　また、図８（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。
　また、図８（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部または走査線駆動回路の一部を別途形成して実装してもよい。
　また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
　また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有している。当該トランジスタとして、ＯＳトランジスタ、又は、Ｓｉトランジスタを適用することができる。
　周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。
　また、第２の基板４００６上には入力装置４２００（図示しない。また、入力装置４２００については後述する。）を設けることができる。図８に示す表示装置に入力装置４２００を設けた構成はタッチパネルとして機能させることができる。
　本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを、検知素子として適用することができる。
　センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。
　本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する。
　静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いると、同時多点検知が可能となるため好ましい。
　本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する電極等を設ける構成等、様々な構成を適用することができる。
　図９（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図９（Ａ）は、タッチパネル４２１０の斜視図である。図９（Ｂ）は、入力装置４２００の斜視概略図である。なお、明瞭化のため、代表的な構成要素のみを示している。
　タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成である。
　タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設けられている。
　入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７３ｂを設けることができる。
　または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサを適用してもよい。
　図１０は、図８（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面図である。図１０に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、図１０では、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
　電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
　また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、トランジスタを複数有しており、図１０では、表示部２１５に含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。なお、図１０では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。また、トランジスタ４０１１は、実施の形態１で説明したゲートドライバ回路ＧＤに含まれていてもよい。
　図１０では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が設けられている。
　また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能することができる。
　また、図１０に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層４１０３を介して重なっている。なお、容量素子４０２０は、例えば、実施の形態１で説明した画素ＰＩＸの容量素子Ｃ１とすることができる。
　一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間に、電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
　図１０は、表示素子として透過型液晶素子を用いた液晶表示装置の一例である。図１０において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。表示部２１５に設けられたトランジスタ４０１０は、液晶素子４０１３と電気的に接続されている。つまり、トランジスタ４０１０は、例えば、実施の形態１で説明したトランジスタＴｒ１とすることができ、液晶素子４０１３は、例えば、実施の形態１で説明した画素ＰＩＸの液晶素子ＬＣとすることができる。
　第１の電極層４０３０、及び第２の電極層４０３１としては、可視光を透過する導電性材料を用いるのが好適である。当該導電性材料としては、例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）から選ばれた一種以上を含む材料を用いることができる。具体的には、酸化インジウム、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、ガリウムを含む酸化亜鉛等が挙げられる。なお、グラフェンを含む膜を用いることができる。グラフェンを含む膜は、例えば膜上に形成された酸化グラフェンを含む膜を還元して形成することができる。
　液晶素子４０１３としては、例えば、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードが適用された液晶素子とすることができる。また、一般的に、液晶材料には、誘電率の異方性（Δε）が正であるポジ型の液晶材料と、負であるネガ型の液晶材料がある。本実施の形態に示す、液晶素子４０１３には、両者の材料を適用することができ、適用するモード及び設計に応じて最適な液晶材料を用いることができる。
　本実施の形態に示す表示装置では、ネガ型の液晶材料を用いることが好ましい。ネガ型液晶では、液晶分子の分極に由来するフレクソエレクトリック効果の影響を抑制でき、極性による透過率の差がほとんどない。したがって、表示装置の使用者からフリッカーが視認されることを抑制できる。フレクソエレクトリック効果とは、主に分子形状に起因し、配向歪みにより分極が発生する現象である。ネガ型の液晶材料は、広がり変形や曲げ変形の配向歪みが生じにくい。
　なお、ここでは液晶素子４０１３としてＦＦＳモードが適用された素子を用いたが、これに限られず様々なモードが適用された液晶素子を用いることができる。例えば、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＶＡ−ＩＰＳモード、ゲストホストモード等が適用された液晶素子を用いることができる。
　また、本実施の形態に示す表示装置にノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置を適用してもよい。垂直配向モードとしては、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モードなどを用いることができる。
　なお、液晶素子は、液晶の光学変調作用によって光の透過または非透過を制御する素子である。液晶の光学的変調作用は、液晶にかかる電界（横方向の電界、縦方向の電界または斜め方向の電界を含む）によって制御される。液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
　図１０では、縦電界方式の液晶素子を有する表示装置の例を示したが、本発明の一態様には、横電界方式の液晶素子を有する表示装置を適用することができる。横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性を示す。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良または破損を軽減することができる。
　スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
　また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバックライトユニット、サイドライトユニットなどを用いてもよい。また、上記バックライトユニット、およびサイドライトユニットとして、マイクロＬＥＤなどを用いても良い。図１０に図示された表示装置の場合、例えば、第２の基板４００６の表面（着色層４１３１及び遮光層４１３２が設けられた面の反対側）と、第１の基板４００１の裏面（絶縁層４１０２が設けられた面の反対側）と、にそれぞれ偏光基板を設け、第１の基板４００１裏面側に、偏光基板を介して、バックライトユニットを設けた構成とすればよい（図示しない。）。
　図１０に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。
　遮光層４１３２として用いることのできる材料としては、カーボンブラック、チタンブラック、金属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また、遮光層４１３２に、着色層４１３１の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光を透過する着色層４１３１に用いる材料を含む膜と、他の色の光を透過する着色層４１３１に用いる材料を含む膜との積層構造を用いることができる。着色層４１３１と遮光層４１３２の材料を共通化することで、装置を共通化できるほか工程を簡略化できるため好ましい。
　着色層４１３１に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含まれた樹脂材料などが挙げられる。遮光層および着色層の形成方法は、前述した各層の形成方法と同様に行なえばよい。例えば、インクジェット法などで行なってもよい。
　絶縁層４１３３としては、平坦化機能を有するオーバーコートであることが好ましい。絶縁層４１３３が平坦化機能を有することによって、それぞれの厚さが異なる着色層４１３１及び遮光層４１３２の形成面上に、平坦な絶縁膜を形成することができる。絶縁層４１３３が平坦化することによって、第２の電極層４０３１を平坦に形成することができるため、液晶層４００８の厚さのばらつきを低減することができる。このような絶縁層４１３３としては、アクリル樹脂などが挙げられる。
　また、図１０に示す表示装置は、絶縁層４１１１と絶縁層４１０２を有する。絶縁層４１１１と絶縁層４１０２として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１１１と絶縁層４１０２でトランジスタを挟むことで、外部から半導体層への不純物の浸入を防ぐことができる。
　また、本実施の形態では、表示装置の構成例について説明したが、状況に応じて、適宜、回路構成、回路素子などの変更を行ってもよい。例えば、トランジスタ４０１１は静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
　なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置、又は表示装置に用いることができるトランジスタの構成について説明する。
　本発明の一態様の半導体装置、又は表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
〔ボトムゲート型トランジスタ〕
　図１１（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ８１０の断面図である。図１１（Ａ１）において、トランジスタ８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層として機能する。
　また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電極７４４ｂの一部は、絶縁層７４１上に形成される。
　絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
　また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
　半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋領域）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
　半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
　半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
　絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略することもできる。
　図１１（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極７４６と同様の材料および方法で形成することができる。
　一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
　電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よって、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設けてもよい。
　なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
　半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
　したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
　また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネル形成領域が形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
　また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
　本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
　図１１（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトランジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点で、トランジスタ８１０と異なる。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
　図１１（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
　絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に半導体層７４２の薄膜化を防ぐことができる。
　また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
　図１１（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
　図１１（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
〔トップゲート型トランジスタ〕
　図１２（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つである。トランジスタ８４２は、絶縁層７２９を形成した後に電極７４４ａおよび電極７４４ｂを形成する点がトランジスタ８１０、８１１、８２０、８２１、８２５、８２６と異なる。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成した開口部において半導体層７４２と電気的に接続する。
　また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域が形成される。
　図１２（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３は、バックゲート電極として機能することができる。
　また、図１２（Ｂ１）に示すトランジスタ８４４および図１２（Ｂ２）に示すトランジスタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。また、図１２（Ｃ１）に示すトランジスタ８４６および図１２（Ｃ２）に示すトランジスタ８４７のように、絶縁層７２６を残してもよい。
　トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ‐ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ‐ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、本明細書等において、ＣＡＣは機能、または材料の構成の一例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると、製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域を有するトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　本実施の形態は、他の実施の形態、又は実施例の記載と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上述の実施の形態で説明した半導体装置、又は表示装置を電子機器に適用した製品例について説明する。
＜ノート型パーソナルコンピュータ＞
　本発明の一態様の半導体装置、又は表示装置は、情報端末装置に備えられるディスプレイに適用することができる。図１３（Ａ）は、情報端末装置の一種であるノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
＜スマートウォッチ＞
　本発明の一態様の半導体装置、又は表示装置は、ウェアラブル端末に適用することができる。図１３（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１３（Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図１３（Ｂ）に示したスマートウォッチでは、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を有さない構成であってもよい。
＜ビデオカメラ＞
　本発明の一態様の半導体装置、又は表示装置は、ビデオカメラに適用することができる。図１３（Ｃ）に示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としてもよい。
＜携帯電話＞
　本発明の一態様の半導体装置、又は表示装置は、携帯電話に適用することができる。図１３（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
　また、図１３（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図１３（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
＜テレビジョン装置＞
　本発明の一態様の半導体装置、又は表示装置は、テレビジョン装置に適用することができる。図１３（Ｅ）に示すテレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
＜移動体＞
　本発明の一態様の半導体装置、又は表示装置は、移動体である自動車の運転席周辺に適用することができる。
　例えば、図１３（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。図１３（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
＜電子広告用の電子機器＞
　本発明の一態様の半導体装置、又は表示装置は、電子広告を用途とするディスプレイに適用することができる。図１４（Ａ）は、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図１４（Ａ）は、電子看板６２００が壁６２０１に取り付けられている様子を示している。
＜折り畳み式のタブレット型情報端末＞
　本発明の一態様の半導体装置、又は表示装置は、タブレット型の情報端末に適用することができる。図１４（Ｂ）には、折り畳むことができる構造を有するタブレット型の情報端末を示している。図１４（Ｂ）に示す情報端末は、筐体５３２１ａと、筐体５３２１ｂと、表示部５３２２と、操作ボタン５３２３と、を有している。特に、表示部５３２２は可撓性を有する基材を有しており、当該基材によって折り畳むことができる構造を実現できる。
　また、筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されており、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。
　また、図示していないが、図１３（Ａ）乃至（Ｃ）、（Ｅ）、図１４（Ａ）、（Ｂ）に示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、例えば、上述した電子機器に音声入力機能を付することができる。
　また、図示していないが、図１３（Ａ）、（Ｂ）、（Ｄ）、図１４（Ａ）、（Ｂ）に示した電子機器は、カメラを有する構成であってもよい。
　また、図示していないが、図１３（Ａ）乃至（Ｆ）、図１４（Ａ）、（Ｂ）に示した電子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、図１３（Ｄ）に示す携帯電話に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。
　また、図示していないが、図１３（Ａ）乃至（Ｆ）、図１４（Ａ）、（Ｂ）に示した電子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現することができる。
　また、図１３（Ａ）乃至（Ｆ）、図１４（Ａ）に示した電子機器の表示部として、可撓性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図１３（Ａ）乃至（Ｆ）、図１４（Ａ）に示した電子機器のように平らな面を有する筐体だけでなく、図１３（Ｆ）に示したダッシュボード、ピラーのように、曲面を有するような筐体の電子機器を実現することができる。
　図１３（Ａ）乃至（Ｆ）、図１４（Ａ）、（Ｂ）の表示部に適用できる、可撓性を有する基材としては、可視光に対する透光性を有する材料を例に挙げると、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で例示した電子機器に適用可能な半導体装置について説明する。以下で例示する半導体装置は、記憶装置として機能することができる。
　本実施の形態では、酸化物半導体を用いた記憶装置の一例として、ＤＯＳＲＡＭ（登録商標）について説明する。なお、「ＤＯＳＲＡＭ」の名称は、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙに由来する。ＤＯＳＲＡＭとは、メモリセルが、１Ｔ１Ｃ（１トランジスタ１容量）型セルであり、かつ書込みトランジスタが、酸化物半導体が適用されたトランジスタである記憶装置のことである。
　図１５を用いて、ＤＯＳＲＡＭ１０００の積層構造例について説明する。ＤＯＳＲＡＭ１０００は、データの読み出しを行うセンスアンプ部１００２と、データを格納するセルアレイ部１００３とが積層されている。
　図１５に示すように、センスアンプ部１００２には、ビット線ＢＬ、ＳｉトランジスタＴａ１０、Ｔａ１１が設けられている。ＳｉトランジスタＴａ１０、Ｔａ１１は、単結晶シリコンウエハに半導体層をもつ。ＳｉトランジスタＴａ１０、Ｔａ１１は、センスアンプを構成し、ビット線ＢＬに電気的に接続されている。
　セルアレイ部１００３は複数のメモリセル１００１を有する。メモリセル１００１は、トランジスタＴｗ１及び容量素子Ｃ１０を有する。セルアレイ部１００３において、２個のトランジスタＴｗ１は半導体層を共有する。半導体層とビット線ＢＬとは図示しない導電体により電気的に接続されている。
　図１５に示すような積層構造は、トランジスタ群を有する回路を複数積層して構成される様々な半導体装置に適用できる。
　図１５中の金属酸化物、絶縁体、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
　ここでは、トランジスタＴｗ１の半導体層は、金属酸化物（酸化物半導体）で構成されている。ここでは、半導体層が３層の金属酸化物層で構成されている例を示している。半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む金属酸化物で構成されることが好ましい。
　ここで、金属酸化物は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア密度が増大し、低抵抗化する場合がある。例えば、金属酸化物を用いた半導体層を選択的に低抵抗化することで、半導体層にソース領域またはドレイン領域を設けることができる。
　なお、金属酸化物を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定することができる。
　特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。当該製造ラインの装置を転用することによって、設備投資を抑制することができる。
　選択的に低抵抗化した半導体層を有するトランジスタは、例えば、ダミーゲートを用いることで形成することができる。具体的には、半導体層上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記半導体層を低抵抗化する元素を添加するとよい。つまり、半導体層が、ダミーゲートと重畳していない領域に、当該元素が添加され、低抵抗化した領域が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
　導電体に用いられる導電性材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
　絶縁体に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
　なお、本実施の形態は、本明細書で示す他の実施の形態、又は実施例と適宜組み合わせることができる。
　実施の形態１で説明した表示装置の動作において、画像データの補正が適切に行われているかどうかを確認するため、回路シミュレータを用いて計算を行った。本実施例では、当該計算及びその結果について説明する。
　当該計算で使用したソフトウェアは、ＳＩＬＶＡＣＯ社のＳｍａｒｔＳｐｉｃｅ（ｖｅｒｓｉｏｎ４．２６．７．Ｒ）という回路シミュレータである。当該回路シミュレータを用いて、画像データと補正データを入力データとし、補正された画像データを出力データとして計算を行った。
　当該計算で用いた回路構成を図１６に示す。図１６では、ソースドライバ回路ＳＤと、補正データ保持部１０４と、表示部ＰＡと、を示している。
　図１６のソースドライバ回路ＳＤでは、デジタルアナログ変換回路ＤＡＣと、オペアンプＯＰＡと、のみ図示している。オペアンプＯＰＡは、図１におけるアンプ回路ＡＭＰに相当し、Ｓｉトランジスタによって構成されたＣＭＯＳ回路としている。
　デジタルアナログ変換回路ＤＡＣの出力端子は、オペアンプＯＰＡの非反転入力端子に電気的に接続されている。また、オペアンプＯＰＡの反転入力端子は、オペアンプＯＰＡの出力端子に電気的に接続され、オペアンプＯＰＡの出力端子は、補正データ保持部１０４のスイッチＳＷ１の第２端子と、スイッチＳＷ２の第１端子と、のそれぞれに電気的に接続されている。なお、オペアンプＯＰＡは、上述の接続構成により、ボルテージフォロワ回路として機能する。
　また、オペアンプＯＰＡの高電源入力端子は、配線ＶＤＬに電気的に接続され、オペアンプＯＰＡの低電源入力端子は、配線ＶＧＬに電気的に接続されている。
　補正データ保持部１０４については、実施の形態１の図３の補正データ保持部１０４の説明の記載を参酌する。
　なお、実施の形態１の説明では、スイッチＳＷ３の第２端子は配線ＶＧと電気的に接続されていると説明したが、図１６の補正データ保持部１０４では、スイッチＳＷ３の第２端子は、直流電源ＶＤを介して、配線ＶＧＬと電気的に接続されている。また、スイッチＳＷ１乃至スイッチＳＷ３は、それぞれスイッチング素子としてアナログスイッチ（ＣＭＯＳ回路の構成のスイッチ）を適用している。
　図１６の表示部ＰＡでは、配線ＳＬ（配線ＤＬ）が有する抵抗を示す抵抗素子Ｒｐａと、配線ＳＬ（配線ＤＬ）の寄生容量と画素ＰＩＸの容量素子Ｃ１とを合成した容量として容量素子Ｃｃと、を図示している。また、抵抗素子Ｒｐａと、容量素子Ｃｃと、の電気的接続点をノードＮＤとしている。
　次に、計算条件について説明する。補正データ保持部１０４の容量素子Ｃｄの静電容量の値を１ｐＦとし、容量素子Ｃｃの静電容量の値を３１ｐＦとしている。これは、実施の形態１の具体例より、デジタルアナログ変換回路ＤＡＣから出力される電圧に対して、下位５ビット分の電圧を補間することに相当する。
　また、直流電源ＶＤの電圧を０．５Ｖとしている。
　また、抵抗素子Ｒｐａの値を、１０ｋΩとしている。
　デジタルアナログ変換回路ＤＡＣは、０．２５Ｖ刻みで０．５Ｖから８．５Ｖまでの範囲の電位を出力するものとする。
　また、オペアンプＯＰＡはボルテージフォロワ回路の構成となっているため、オペアンプＯＰＡは、デジタルアナログ変換回路ＤＡＣが出力可能な電位の範囲を扱える回路でなくてはならない。そのため、オペアンプＯＰＡの高電源入力端子に電気的に接続されている配線ＶＤＬが与える電位を９Ｖとし、オペアンプＯＰＡの低電源入力端子に電気的に接続されている配線ＶＧＬが与える電位を基準電位としている。
　図１７に示すグラフは、デジタルアナログ変換回路ＤＡＣから出力された補正データと、第１期間と第２期間におけるノードＮＤの電位の変化を示している。具体的には、図１７には、縦軸にノードＮＤの電位ＶＮＤ、横軸に時刻を示している。第１期間及び第２期間のそれぞれは、実施の形態１の動作例において、時刻Ｔ１から時刻Ｔ２までの間、及び時刻Ｔ２から時刻Ｔ４までの間としている。具体的には、時刻Ｔ１を図１７における０秒（計算開始時点）とし、時刻Ｔ２を１．０×１０−５秒（画像データ書き込み完了時刻）としている。
　第１期間では、信号Ｆ１によってスイッチＳＷ１及びスイッチＳＷ３をオン状態にし、信号Ｆ２によってスイッチＳＷ２をオフ状態にして、デジタルアナログ変換回路ＤＡＣから画像データに応じた電位として４．０Ｖを出力して、ノードＮＤに当該電位を書き込む動作が行われている。
　第２期間では、信号Ｆ１によってスイッチＳＷ１及びスイッチＳＷ３をオフ状態にし、信号Ｆ２によってスイッチＳＷ２をオン状態にして、デジタルアナログ変換回路ＤＡＣから補正データとして０．２５Ｖ刻みで０．５Ｖから８．５Ｖまでの電位の一を出力して、ノードＮＤ３に当該出力電位を書き込む動作が行われる。そして、ノードＮＤ３に当該補正データに応じた電位が書き込まれることによって、電位ＶＮＤが変動する。なお、本実施例では、補正データに応じた電位として０．２５Ｖ刻みで０．５Ｖから８．５Ｖまでの電位をそれぞれＶ０乃至Ｖ３２と記載し、図１７では、Ｖ０、Ｖ１０、Ｖ２０、Ｖ３０、Ｖ３２の符号のみを図示している。
　ここで、第２期間において、補正データとしてＶ０（０．５Ｖ）をノードＮＤ３に書き込んだ場合を考える。第１期間においてノードＮＤ３の電位は０．５Ｖであったため、第１期間から第２期間に移行しても、ノードＮＤ３の電位は０．５Ｖのまま変動しない。そのため、容量素子Ｃｄによる容量結合による、電位ＶＮＤは変動せず、４．０Ｖのままとなっている。
　次に、第２期間において、補正データとしてＶ１０（３．０Ｖ）をノードＮＤ３に書き込んだ場合を考える。第１期間においてノードＮＤ３の電位は０．５Ｖであったため、第２期間に移行することで、ノードＮＤ３の電位は２．５Ｖ上昇する。ここで、式（Ｅ２）より、電位ＶＮＤの電位は、４＋２．５／３２Ｖ（＝４．０７８１２５Ｖ）と見積もることができ、図１７の結果と概ね一致する。
　同様に、第２期間において、補正データとしてＶ２０（５．５Ｖ）、Ｖ３０（８．０Ｖ）、Ｖ３２（８．５Ｖ）のそれぞれをノードＮＤ３に書き込んだ場合を考える。第１期間においてノードＮＤ３の電位は０．５Ｖであったため、第２期間に移行することで、ノードＮＤ３の電位はそれぞれの場合で５．０Ｖ、７．５Ｖ、８．０Ｖ上昇する。ここで、式（Ｅ２）より、電位ＶＮＤの電位は、それぞれの場合で４＋５．０／３２Ｖ（＝４．１５６２５Ｖ）、４＋７．５／３２Ｖ（＝４．２３４３７５Ｖ）、４＋８．０／３２Ｖ（＝４．２５Ｖ）と見積もることができ、図１７の結果と概ね一致する。
　上述の通り、デジタルアナログ変換回路ＤＡＣは０．２５Ｖ刻みで電位の出力を行うが、補正データ保持部１０４によって、０．２５Ｖよりも小さい刻み幅の電位を生成することができる。
　つまり、本発明の一態様の表示装置を用いることによって、ソースドライバ回路ＳＤが有するデジタルアナログ変換回路ＤＡＣよりも高い分解能の画像データを、補正データ保持部によって生成することができる。また、当該画像データを当該表示装置に含まれる画素に書き込むことによって、当該表示装置の表示部は、多階調の画像を表示することができる。
（本明細書等の記載に関する付記）
　本明細書に記載の実施の形態、及び実施例における各構成の説明について、以下に付記する。
＜実施の形態、実施例で述べた本発明の一態様に関する付記＞
　各実施の形態、及び実施例に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態、又は実施例の中で述べる内容（一部の内容でもよい）は、その実施の形態、又は実施例で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態、又は実施例の中で述べる内容とは、各々の実施の形態、又は実施例において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態、又は実施例において述べる図（一部でもよい）は、その図の別の部分、その実施の形態、又は実施例において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態、又は実施例において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
＜序数詞に関する付記＞
　本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素が、他の実施の形態（又は実施例）、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態（又は実施例）の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
＜図面を説明する記載に関する付記＞
　実施の形態（又は実施例）について図面を参照しながら説明している。但し、実施の形態（又は実施例）は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態（又は実施例）の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成（又は実施例の構成）において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書等で説明した記載に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
＜言い換え可能な記載に関する付記＞
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。なお、本明細書等において、チャネル形成領域はチャネルが形成される領域を指し、ゲートに電位を印加することでこの領域が形成されて、ソース‐ドレイン間に電流を流すことができる。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
＜語句の定義に関する付記＞
　以下では、上記実施の形態、及び実施例で言及した語句の定義について説明する。
＜＜半導体の不純物について＞＞
　半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
＜＜スイッチについて＞＞
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。
　なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
＜＜接続について＞＞
　本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
　ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
　なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
　例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
ＤＤ：表示装置、ＤＤ１：表示装置、ＤＤ２：表示装置、ＤＤ３：表示装置、ＰＡ：表示部、ＧＤ：ゲートドライバ回路、ＳＤ：ソースドライバ回路、ＰＩＸ：画素、ＳＲ：シフトレジスタ、ＬＡＴ：ラッチ回路、ＬＶＳ：レベルシフト回路、ＤＡＣ：デジタルアナログ変換回路、ＡＭＰ：アンプ回路、ＧＬ：配線、ＧＬ１：配線、ＧＬ２：配線、ＳＬ：配線、ＶＡ：配線、ＶＣ：配線、ＶＰ：配線、ＶＧ：配線、ＤＬ：配線、ＡＬ：配線、ＶＬ：配線、ＶＣＯＭ：配線、ＣＡＴ：配線、ＣＲＬ１：配線、ＣＲＬ２：配線、ＤＢ：データバス配線、Ｒｐ：抵抗素子、Ｃｓ：容量素子、Ｃｐ：容量素子、Ｃｐａ：容量素子、Ｃｄ：容量素子、Ｃ１：容量素子、Ｃ２：容量素子、Ｔｒ１：トランジスタ、Ｔｒ２：トランジスタ、Ｔｒ３：トランジスタ、Ｔｒ４：トランジスタ、Ｔｒ５：トランジスタ、ＳＷＴ１：トランジスタ、ＳＷＴ２：トランジスタ、ＳＷＴ３：トランジスタ、ＳＷＣ：スイッチ、ＳＷ１：スイッチ、ＳＷ２：スイッチ、ＳＷ３：スイッチ、ＬＣ：液晶素子、ＬＤ：発光素子、ＮＤ１：ノード、ＮＤ２：ノード、ＮＤ３：ノード、ＶＤＬ：配線、ＶＧＬ：配線、Ｒｐａ：抵抗素子、Ｃｃ：容量素子、ＮＤ：ノード、ＢＬ：ビット線、Ｔａ１０：Ｓｉトランジスタ、Ｔａ１１：Ｓｉトランジスタ、Ｔｗ１：トランジスタ、Ｃ１０：容量素子、１０１：画像データ保持部、１０２：駆動回路部、１０３：表示素子、１０４：補正データ保持部、２１５：表示部、２２１ａ：走査線駆動回路、２３１ａ：信号線駆動回路、２３２ａ：信号線駆動回路、２４１ａ：共通線駆動回路、７２３：電極、７２６：絶縁層、７２８：絶縁層、７２９：絶縁層、７４１：絶縁層、７４２：半導体層、７４４ａ：電極、７４４ｂ：電極、７４６：電極、７５５：不純物、７７１：基板、７７２：絶縁層、８１０：トランジスタ、８１１：トランジスタ、８２０：トランジスタ、８２１：トランジスタ、８２５：トランジスタ、８２６：トランジスタ、８４２：トランジスタ、８４３：トランジスタ、８４４：トランジスタ、８４５：トランジスタ、８４６：トランジスタ、８４７：トランジスタ、１０００：ＤＯＳＲＡＭ、１００１：メモリセル、１００２：センスアンプ部、１００３：セルアレイ部、４００１：第１の基板、４００５：シール材、４００６：第２の基板、４０１０：トランジスタ、４０１１：トランジスタ、４０１３：液晶素子、４０１４：配線、４０１５：電極、４０１７：電極、４０１８：ＦＰＣ、４０１９：異方性導電層、４０２０：容量素子、４０２１：電極、４０３０：第１の電極層、４０３１：第２の電極層、４０３２：絶縁層、４０３３：絶縁層、４０３５：スペーサ、４０４１：プリント基板、４０４２：集積回路、４１０２：絶縁層、４１０３：絶縁層、４１１０：絶縁層、４１１１：絶縁層、４１１２：絶縁層、４１３３　絶　縁層、４２００：入力装置、４２１０：タッチパネル、４２２７：電極、４２２８：電極、４２３７：配線、４２３８：配線、４２３９：配線、４２６３：基板、４２７２ｂ：ＦＰＣ、４２７３ｂ：ＩＣ、５３２１ａ：筐体、５３２１ｂ：筐体、５３２１ｃ：ヒンジ部、５３２２：表示部、５３２３：操作ボタン、５４０１：筐体、５４０２：表示部、５４０３：キーボード、５４０４：ポインティングデバイス、５５０１：筐体、５５０２：表示部、５５０３：マイク、５５０４：スピーカ、５５０５：操作ボタン、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８０１：第１筐体、５８０２：第２筐体、５８０３：表示部、５８０４：操作キー、５８０５：レンズ、５８０６：接続部、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６２００：電子看板、６２０１：壁、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子

Claims (8)

  1. 　第１回路と、第２回路と、画像信号線と、を有し、
    　前記第１回路は、画像データ保持部と、表示素子と、を有し、
    　前記第２回路は、補正データ保持部を有し、
    　前記第２回路は、前記画像信号線に電気的に接続され、
    　前記画像信号線は、前記第１回路に電気的に接続され、
    　前記画像データ保持部は、前記表示素子に電気的に接続され、
    　前記第１回路は、前記画像データ保持部に、前記第１画像データを保持する機能を有し、
    　前記第２回路は、
    　前記補正データ保持部に、補正データを保持する機能と、
    　前記画像信号線と前記画像データ保持部に保持されている前記第１画像データを、前記補正データに応じて第２画像データに補正する機能と、を有し、
    　前記表示素子は、前記第２画像データに応じた画像を表示する機能を有する表示装置。
  2. 　請求項１において、
    　前記第２回路は、第１乃至第３スイッチと、第１容量素子と、を有し、
    　前記第１回路は、第４スイッチと、第２容量素子と、を有し、
    　前記第１スイッチの第１端子は、前記第１容量素子の第１端子と、前記画像信号線と、に電気的に接続され、
    　前記第１スイッチの第２端子は、前記第２スイッチの第１端子に電気的に接続され、
    　前記補正データ保持部は、前記第２スイッチの第２端子と、前記第１容量素子の第２端子と、前記第３スイッチの第１端子と、に電気的に接続され、
    　前記第４スイッチの第１端子は、前記画像信号線と電気的に接続され、
    　前記画像データ保持部は、前記第４スイッチの第２端子と、前記第２容量素子と、に電気的に接続される表示装置。
  3. 　請求項２において、
    　前記第１乃至第４スイッチの少なくとも一は、トランジスタであり、
    　前記トランジスタは、チャネル形成領域に、金属酸化物又はシリコンの一方を有する表示装置。
  4. 　請求項２、又は請求項３において、
    　第１乃至第４機能を有し、
    　前記第１機能は、
    　前記第２スイッチをオフ状態にし、前記第３スイッチをオン状態にして、前記補正データ保持部に第１電位を書き込む機能と、
    　前記第２スイッチをオフ状態にし、前記第１スイッチ及び前記第４スイッチのそれぞれをオン状態にして、前記画像信号線と、前記画像データ保持部と、に前記第１画像データに応じた第２電位を書き込む機能と、を有し、
    　前記第２機能は、
    　前記第１スイッチをオフ状態にし、前記第４スイッチをオン状態にして、前記画像信号線と、前記画像データ保持部と、を電気的に浮遊状態にする機能を有し、
    　前記第３機能は、
    　前記第１スイッチ及び前記第３スイッチのそれぞれをオフ状態にし、前記第２スイッチをオン状態にして、前記補正データ保持部に前記補正データに応じた第３電位を書き込む機能と、
    　前記第１容量素子の第２端子の電位が、前記第１電位から前記第３電位に変動したことによって、前記画像信号線と前記画像データ保持部とによって保持されている第２電位が、前記第２画像データに応じた第４電位に変動する機能と、を有し、
    　前記第４機能は、
    　前記第４スイッチをオフ状態にして、前記第４電位に応じて前記表示素子を駆動する機能を有する表示装置。
  5. 　請求項４において、
    　前記第２電位は、前記第２画像データの上位ビットに応じた電位であり、
    　前記第３電位は、前記第２画像データの下位ビットに応じた電位である表示装置。
  6. 　請求項２乃至請求項５のいずれか一において、
    　前記表示素子は、液晶素子であり、
    　前記液晶素子の第１端子は、前記画像データ保持部に電気的に接続されている表示装置。
  7. 　請求項２乃至請求項５のいずれか一において、
    　前記表示素子は、発光素子であり、
    　駆動回路部を有し、
    　前記駆動回路部は駆動トランジスタを有し、
    　前記駆動トランジスタのゲートは、前記画像データ保持部に電気的に接続され、
    　前記駆動トランジスタの第１端子は、前記第２容量素子の第２端子と、前記発光素子の入力端子と、に電気的に接続されている表示装置。
  8. 　請求項１乃至請求項７のいずれか一に記載の表示装置と、筐体と、を有する電子機器。
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