[go: up one dir, main page]

WO2019013189A1 - 撮像パネル及びその製造方法 - Google Patents

撮像パネル及びその製造方法 Download PDF

Info

Publication number
WO2019013189A1
WO2019013189A1 PCT/JP2018/025985 JP2018025985W WO2019013189A1 WO 2019013189 A1 WO2019013189 A1 WO 2019013189A1 JP 2018025985 W JP2018025985 W JP 2018025985W WO 2019013189 A1 WO2019013189 A1 WO 2019013189A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
terminal
substrate
barrier layer
layer
Prior art date
Application number
PCT/JP2018/025985
Other languages
English (en)
French (fr)
Inventor
克紀 美▲崎▼
松原　邦夫
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/628,275 priority Critical patent/US20200161367A1/en
Publication of WO2019013189A1 publication Critical patent/WO2019013189A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H10F39/189—X-ray, gamma-ray or corpuscular radiation imagers
    • H10F39/1898—Indirect radiation image sensors, e.g. using luminescent members
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G01T1/2006—Measuring radiation intensity with scintillation detectors using a combination of a scintillator and photodetector which measures the means radiation intensity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • H04N5/321—Transforming X-rays with video transmission of fluoroscopic images
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/016—Manufacture or treatment of image sensors covered by group H10F39/12 of thin-film-based image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/804—Containers or encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor

Definitions

  • the present invention relates to an imaging panel and a method of manufacturing the same.
  • an X-ray imaging apparatus that captures an X-ray image by an imaging panel including a plurality of pixel units.
  • the irradiated X-rays are converted into charges by a photodiode.
  • the converted charge is read out by operating a thin film transistor (hereinafter, also referred to as “TFT”) included in the pixel portion.
  • TFT thin film transistor
  • the elements such as the TFT and the photodiode are formed on a substrate such as glass.
  • a substrate such as glass.
  • it may carry out thin plate processing of the substrate with the liquid mixture using hydrofluoric acid for the purpose of weight reduction of an imaging panel.
  • thin plate processing if there is a scratch on the substrate, the processing speed of the portion of the scratch is increased and dimples are generated. Further, at this time, when part of the TFT, the insulating layer, and the like disappear from the part where the dimples are generated, disconnection occurs.
  • An object of the present invention is to provide a lightweight X-ray imaging panel free from disconnection and a method of manufacturing the same.
  • An imaging panel for solving the above-mentioned problems is an imaging panel for generating an image based on scintillation light obtained from X-rays passing through a subject, and is formed on a substrate and one surface of the substrate An active area, a terminal area provided outside the active area, and a protective layer provided in the active area and the terminal area on one surface of the substrate, wherein the active area is a switching element And the terminal region includes a terminal element connected to one of the plurality of elements, and the protective layer is a barrier in contact with one surface of the substrate.
  • a layer, which is provided below the plurality of elements and the element for terminals, and the barrier layer is made of a material resistant to an etching material capable of etching the substrate No.
  • FIG. 4 is a cross-sectional view of the pixel shown in FIG. 3 taken along line AA. It is the top view which represented typically G terminal area
  • FIG. 6 is a cross-sectional view of the G terminal area shown in FIG. 5 taken along the line B-B and a cross-sectional view of the B terminal area shown in FIG. 6 taken along the line C-C.
  • FIG. 7 is a cross-sectional view showing a step of forming an oxide semiconductor in a pixel region. It is sectional drawing which shows the process of forming the metal film as a source electrode and a drain electrode in a pixel area
  • FIG. 8K It is sectional drawing which shows the process of patterning the transparent conductive film in FIG. 8K. It is sectional drawing which shows the process of patterning the semiconductor layer in FIG. 8L. It is sectional drawing which shows the process of forming a 3rd insulating film in a pixel area
  • An imaging panel is an imaging panel that generates an image based on scintillation light obtained from X-rays passing through a subject, and is formed on a substrate and one surface of the substrate An active area, a terminal area provided outside the active area, and a protective layer provided in the active area and the terminal area on one surface of the substrate, wherein the active area is a switching element And the terminal region includes a terminal element connected to one of the plurality of elements, and the protective layer is a barrier in contact with one surface of the substrate.
  • a layer, which is provided below the plurality of elements and the terminal element, and the barrier layer contains a material having resistance to an etching material capable of etching the substrate.
  • the protective layer is provided below the plurality of elements in the active region and the terminal in the terminal region.
  • the protective layer comprises a barrier layer that is resistant to the etching material used to etch the substrate. Therefore, in thin plate processing at the time of manufacturing the imaging panel, even if there is a flaw or the like in the substrate, the protective layer makes it difficult for the elements in the active area and part of the terminals in the terminal area to disappear. As a result, a lightweight imaging panel can be obtained without disconnection in the active area and the terminal area.
  • the protective layer may further include an inorganic insulating film in contact with the barrier layer, and the inorganic insulating film may be provided in a lower layer than the plurality of elements and the element for terminals (first 2)).
  • the inorganic insulating film and the barrier layer are disposed in a lower layer than the plurality of elements and the element for terminals. Therefore, even if dimples are formed on the substrate by thin plate processing at the time of manufacturing the imaging panel, contaminants such as moisture are less likely to enter from the dimple portions, and adverse effects on the characteristics of the switching element in the active region are less likely to occur.
  • the barrier layer may be formed of a conductive film (third configuration).
  • the barrier layer may be formed of a semiconductor film (fourth configuration).
  • the barrier layer may be formed of an organic insulating film (fifth configuration).
  • a method of manufacturing an imaging panel is a method of manufacturing an imaging panel that generates an image based on scintillation light obtained from X-rays that have passed through a subject, and is active on one surface of a substrate.
  • a step of forming a terminal element, a step of etching the substrate, and the barrier layer contains a material having resistance to an etching material when the substrate is etched (first manufacturing method) .
  • the barrier layer is provided below the plurality of elements in the active region and the terminal in the terminal region.
  • the barrier layer is resistant to the etching material used to etch the substrate. In the step of etching the substrate, even if the substrate is scratched or the like, elements such as switching elements in the active region and part of the terminals in the terminal region are unlikely to disappear due to the barrier layer. Therefore, it is possible to manufacture a light-weighted imaging panel without disconnection in the active area and the terminal area.
  • the method may further include the step of forming an inorganic insulating film on the barrier layer, and the plurality of elements may be formed above the inorganic insulating film (second manufacturing method). ).
  • the inorganic insulating film and the barrier layer are disposed in a lower layer than the plurality of elements and the element for terminals. Therefore, even if dimples are formed on the substrate by thin plate processing at the time of manufacturing the imaging panel, contaminants such as moisture are less likely to enter from the dimple portions, and adverse effects on the characteristics of the switching element in the active region are less likely to occur.
  • the etching material may include hydrofluoric acid (third manufacturing method).
  • FIG. 1 is a schematic view showing an X-ray imaging apparatus in the present embodiment.
  • the X-ray imaging apparatus 1000 includes an imaging panel 1 and a control unit 2.
  • Control unit 2 includes a gate control unit 2A and a signal reading unit 2B.
  • the subject S is irradiated with X-rays from the X-ray source 3, and the X-rays transmitted through the subject S are converted into fluorescence (hereinafter, scintillation light) by the scintillator 1 A disposed on the top of the imaging panel 1.
  • the X-ray imaging apparatus 1000 acquires an X-ray image by imaging scintillation light with the imaging panel 1 and the control unit 2.
  • FIG. 2 is a schematic view showing a schematic configuration of the imaging panel 1. As shown in FIG. 2, in the imaging panel 1, a plurality of source wirings 10 and a plurality of gate wirings 11 intersecting the plurality of source wirings 10 are formed. The gate wiring 11 is connected to the gate control unit 2A, and the source wiring 10 is connected to the signal reading unit 2B.
  • the imaging panel 1 has a TFT 13 connected to the source wiring 10 and the gate wiring 11 at a position where the source wiring 10 and the gate wiring 11 intersect.
  • a photodiode 12 is provided in a region (hereinafter referred to as a pixel) surrounded by the source wiring 10 and the gate wiring 11. In the pixels, the scintillation light obtained by converting the X-rays transmitted through the subject S is converted by the photodiode 12 into a charge corresponding to the amount of light.
  • Each gate line 11 is sequentially switched to the selected state by the gate control unit 2A, and the TFT 13 connected to the selected gate line 11 is turned on.
  • the TFT 13 is turned on, a signal corresponding to the charge converted by the photodiode 12 is output to the signal reading unit 2B via the source wiring 10.
  • FIG. 3 is an enlarged plan view of a part of a pixel area (active area) in which pixels are formed in the imaging panel 1.
  • the lower electrode 14a, the photoelectric conversion layer 15, and the upper electrode 14b constituting the photodiode 12 are disposed in an overlapping manner.
  • bias wiring 16 is disposed so as to overlap the gate wiring 11 and the source wiring 10 in plan view.
  • the bias wiring 16 supplies a bias voltage to the photodiode 12.
  • the TFT 13 has a gate electrode 13a integrated with the gate wiring 11, a semiconductor active layer 13b, a source electrode 13c integrated with the source wiring 10, and a drain electrode 13d.
  • the drain electrode 13d and the lower electrode 14a are connected via the contact hole CH1. Further, a transparent conductive film 17 disposed so as to overlap the bias wiring 16 is provided, and the transparent conductive film 17 and the upper electrode 14 b are connected via the contact hole CH2.
  • FIG. 4 shows a cross-sectional view taken along line AA of the pixel region shown in FIG.
  • dimples 100 j are provided on the back surface side of the substrate 100, that is, on the surface opposite to the surface irradiated with X-rays.
  • the substrate 100 is, for example, an insulating substrate such as a glass substrate, a silicon substrate, a heat-resistant plastic substrate, or a resin substrate.
  • a barrier layer 101 a is provided on the entire surface of the substrate 100 opposite to the back surface thereof to form a pixel region.
  • the barrier layer 101 a covers a portion of the dimple 100 j formed on the substrate 100.
  • the barrier layer 101a contains a material having etching resistance to hydrofluoric acid.
  • the barrier layer 101a includes, for example, a conductive film of any of molybdenum (Mo), tungsten (W), tantalum (Ta), lead (Pb), and ITO (Indium Tin Oxide).
  • the film thickness of the barrier layer 101a is, for example, about 300 nm.
  • An inorganic insulating film 101 b is provided on the barrier layer 101 a so as to cover the barrier layer 101 a.
  • the inorganic insulating film 101 b includes, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), and silicon oxynitride (SiON).
  • the film thickness of the inorganic insulating film 101b is, for example, about 300 nm.
  • a gate electrode 13a integrated with the gate wiring 11 is formed on the inorganic insulating film 101b.
  • the gate electrode 13a and the gate wiring 11 are made of, for example, aluminum (Al), tungsten (W), molybdenum (Mo), molybdenum nitride (MoN), tantalum (Ta), chromium (Cr), titanium (Ti), copper (copper It consists of metals, such as Cu), or these alloys, or these metal nitrides.
  • the gate electrode 13a and the gate wiring 11 have a laminated structure in which a metal film made of titanium (Ti) and a metal film made of aluminum (Al) are laminated in this order.
  • the film thickness of these metal films is, for example, about 100 nm for titanium and about 300 nm for aluminum.
  • a gate insulating film 102 is provided on the inorganic insulating film 101 b so as to cover the gate electrode 13 a.
  • the gate insulating film 102 may be made of, for example, silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiO x N y) (x> y), silicon nitride oxide (SiN x O y) (x> y), or the like.
  • the gate insulating film 102 has a laminated structure in which silicon oxide (SiO 2 ) and silicon nitride (SiN) are sequentially laminated.
  • the thickness of the gate insulating film 102 is about 50 nm for silicon oxide (SiO 2 ) and about 400 nm for silicon nitride (SiN).
  • a semiconductor active layer 13 b and a source electrode 13 c and a drain electrode 13 d connected to the semiconductor active layer 13 b are formed on the gate electrode 13 a via the gate insulating film 102.
  • the semiconductor active layer 13 b is formed in contact with the gate insulating film 102.
  • the semiconductor active layer 13 b is made of an oxide semiconductor.
  • the oxide semiconductor is, for example, InGaO 3 (ZnO) 5 , magnesium zinc oxide (MgxZn 1 -xO), cadmium zinc oxide (CdxZn 1 -xO), cadmium oxide (CdO), InSnZnO (In (indium), Sn (tin) ), Including Zn (zinc), In (indium) -Al (aluminium) -Zn (zinc) -O (oxygen), or indium (In), gallium (Ga) and zinc (Zn).
  • an amorphous oxide semiconductor or the like may be used.
  • materials of “amorphous” and “crystalline (including polycrystal, microcrystalline, c-axis orientation)” are also applicable. In the case of a laminated structure, any combination is included (not excluding a specific combination).
  • the semiconductor active layer 13 b is made of an amorphous oxide semiconductor containing indium (In), gallium (Ga) and zinc (Zn) in a predetermined ratio, and the film thickness thereof is 70 nm, for example.
  • the semiconductor active layer 13 b and an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) By applying the semiconductor active layer 13 b and an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O), the off-leakage of the TFT 13 as compared to amorphous silicon (a-Si). The current can be reduced.
  • the off leak current of the TFT 13 is small, the off leak current of the photoelectric conversion layer 15 is also reduced, the QE (quantum efficiency) of the photoelectric conversion layer 15 is improved, and the detection sensitivity of X-rays can be improved.
  • the source electrode 13 c and the drain electrode 13 d are formed in contact with the semiconductor active layer 13 b and the gate insulating film 102.
  • the source electrode 13 c is integrated with the source wiring 10.
  • the drain electrode 13d is connected to the lower electrode 14a via the contact hole CH1.
  • the source electrode 13c and the drain electrode 13d are formed on the same layer, and for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (copper) It consists of metals, such as Cu) or these alloys, or these metal nitrides.
  • the source electrode 13c and the drain electrode 13d may be, for example, a stack of a plurality of metal films.
  • the source electrode 13c, the source wiring 10, and the drain electrode 13d are a metal film made of titanium (Ti), a metal film made of aluminum (Al), and a metal film made of titanium (Ti), It has the laminated structure laminated
  • the film thickness of titanium (Ti) in the lower layer is about 100 nm
  • the film thickness of aluminum (Al) is about 500 nm
  • the film thickness of titanium (Ti) in the upper layer is about 50 nm.
  • a first insulating film 103 is provided to cover the source electrode 13c and the drain electrode 13d.
  • the first insulating film 103 may have a single layer structure made of silicon oxide (SiO 2 ) or silicon nitride (SiN), or may have a laminated structure in which silicon nitride (SiN) and silicon oxide (SiO 2 ) are laminated in this order.
  • the film thickness of silicon nitride (SiN) is about 330 nm
  • the film thickness of silicon oxide (SiO 2 ) is about 200 nm.
  • a second insulating film 104 is provided on the first insulating film 103.
  • the second insulating film 104 is made of, for example, an organic transparent resin such as an acrylic resin or a siloxane resin, and its film thickness is, for example, 2.5 ⁇ m.
  • a contact hole CH1 penetrating the second insulating film 104 and the first insulating film 103 is formed on the drain electrode 13d.
  • the lower electrode 14a is made of, for example, molybdenum niobium (MoN), and its film thickness is, for example, 200 ⁇ m.
  • MoN molybdenum niobium
  • the photoelectric conversion layer 15 having a smaller width in the X-axis direction than the lower electrode 14a is formed on the lower electrode 14a.
  • the photoelectric conversion layer 15 has a PIN structure in which an n-type amorphous semiconductor layer 151, an intrinsic amorphous semiconductor layer 152, and a p-type amorphous semiconductor layer 153 are sequentially stacked.
  • the n-type amorphous semiconductor layer 151 is made of amorphous silicon doped with an n-type impurity (for example, phosphorus).
  • the film thickness of the n-type amorphous semiconductor layer 151 is, for example, 30 nm.
  • the intrinsic amorphous semiconductor layer 152 is made of intrinsic amorphous silicon.
  • the intrinsic amorphous semiconductor layer 152 is formed in contact with the n-type amorphous semiconductor layer 151.
  • the film thickness of the intrinsic amorphous semiconductor layer is, for example, 1000 nm.
  • the p-type amorphous semiconductor layer 153 is made of amorphous silicon doped with p-type impurities (for example, boron).
  • the p-type amorphous semiconductor layer 153 is formed in contact with the intrinsic amorphous semiconductor layer 152.
  • the film thickness of the p-type amorphous semiconductor layer 153 is, for example, 5 nm.
  • An upper electrode 14 b is formed on the p-type amorphous semiconductor layer 153.
  • the upper electrode 14 b has a smaller width in the X-axis direction than the photoelectric conversion layer 15.
  • the upper electrode 14 b is made of, for example, ITO (Indium Tin Oxide), and the film thickness thereof is, for example, 70 nm.
  • a third insulating film 105 is formed to cover the photodiode 12.
  • the third insulating film 105 is, for example, an inorganic insulating film made of silicon nitride (SiN), and the film thickness thereof is, for example, 300 nm.
  • the contact hole CH2 is formed at a position overlapping with the upper electrode 14b.
  • a fourth insulating film 106 is formed on the third insulating film 105 outside the contact hole CH2.
  • the fourth insulating film 106 is, for example, an organic transparent resin film made of an acrylic resin or a siloxane resin, and has a film thickness of, for example, 2.5 ⁇ m.
  • the bias wiring 16 is formed on the fourth insulating film 106.
  • the bias wiring 16 has, for example, a laminated structure in which a metal film made of titanium (Ti), a metal film made of aluminum (Al), and a metal film made of titanium (Ti) are sequentially laminated.
  • the film thickness of titanium (Ti) in the lower layer is about 100 nm
  • the film thickness of aluminum (Al) is about 500 nm
  • the film thickness of titanium (Ti) in the upper layer is about 50 nm.
  • a transparent conductive film 17 is formed on the fourth insulating film 106 so as to overlap with the bias wiring 16.
  • the transparent conductive film 17 is in contact with the upper electrode 14b in the contact hole CH2.
  • the transparent conductive film 17 is made of, for example, ITO, and its film thickness is about 70 nm.
  • the bias wiring 16 is connected to the control unit 2 (see FIG. 1).
  • the bias wiring 16 applies a bias voltage input from the control unit 2 to the upper electrode 14 b via the conductive film 17 and the contact hole CH2.
  • a fifth insulating film 107 is formed on the fourth insulating film 106 so as to cover the transparent conductive film 17.
  • the fifth insulating film 107 is, for example, an inorganic insulating film made of silicon nitride (SiN), and the film thickness thereof is about 200 nm.
  • a sixth insulating film 108 is formed on the fifth insulating film 107.
  • the sixth insulating film 108 is made of, for example, an organic transparent resin made of an acrylic resin or a siloxane resin, and has a film thickness of about 2.0 ⁇ m.
  • FIGS. 5 and 6 show plan views in which a part of the area outside the pixel area (hereinafter referred to as the active area) of the imaging panel 1 is enlarged.
  • FIG. 5 shows a terminal area P2 provided with a terminal (hereinafter, G terminal) for connecting the gate electrode 13a and the gate wiring 11 shown in FIG. 3 to the gate control unit 2A (see FIG. 1).
  • G terminal a terminal for connecting the gate electrode 13a and the gate wiring 11 shown in FIG. 3 to the gate control unit 2A (see FIG. 1).
  • FIG. 6 shows a terminal area P3 provided with a terminal (hereinafter, S terminal) for connecting the source electrode 31c and the source wiring 10 shown in FIG. 3 to the signal readout unit 2B (see FIG. 1)
  • the terminal area P4 provided with a terminal (hereinafter, B terminal) for connecting the bias wiring 16 and the control unit 2 is shown.
  • the B terminal is connected to the bias wiring 16 through the contact hole CH5.
  • the terminal area P2 is referred to as a G terminal area
  • the terminal area P3 is referred to as an S terminal area
  • the terminal area P4 is referred to as a B terminal area.
  • FIG. 7 is a cross-sectional view taken along the line BB of the G terminal area P3 shown in FIG. 5 and a cross section taken along the line CC of the S terminal area P3 and the B terminal area P4 shown in FIG.
  • the same components as those in the pixel region shown in FIG. 4 are denoted by the same reference numerals as those in FIG. 4. Since the terminal structures of the S terminal area P3 and the B terminal area P4 are similar to each other, the S terminal area P3 will be described below as an example.
  • the G terminal region P2 has dimples 100j similar to the pixel region on the back surface side of the substrate 100.
  • a barrier layer 101a similar to the pixel region is provided so as to cover the dimple 100j.
  • an inorganic insulating film 101b similar to the pixel region is provided on the barrier layer 101a.
  • the gate layer 131 is disposed on the inorganic insulating film 101b.
  • the gate layer 131 is connected to the gate electrode 13 a and the gate wiring 11 (see FIGS. 2 and 3 and the like) provided in the pixel region, and is integrally formed with the gate electrode 13 a and the gate wiring 11.
  • a gate insulating film 102 is provided on the gate layer 131, and a first insulating film 103 is provided on the gate insulating film 102. Further, on the gate layer 131, a contact hole CH3 penetrating the gate insulating film 102 and the first insulating film 103 is provided.
  • a transparent conductive layer 171 connected to the gate layer 131 via the contact hole CH3 is provided on the first insulating film 103.
  • the transparent conductive layer 171 is made of the same material as the transparent conductive film 17 (see FIG. 4) provided in the pixel region.
  • a fifth insulating film 107 is provided on the first insulating film 103 and the transparent conductive layer 171 outside the contact hole CH3.
  • S terminal area As shown in FIG. 7, in the S terminal region P3, a barrier layer 101a similar to the pixel region is provided on the back surface side of the substrate 100, and an inorganic insulating film 101b similar to the pixel region is provided on the barrier layer 101a. It is provided.
  • the gate insulating film 102 is provided on the inorganic insulating film 101 b, and the source layer 132 is provided on the gate insulating film 102.
  • the source layer 132 is integrally formed with the source electrode 13c and the source wiring 10 (see FIGS. 3 and 4) provided in the pixel region.
  • the first insulating film 103 is spaced apart, and a contact hole CH4 is provided.
  • the source layer 132 of the B terminal region P4 is connected to the bias wiring 16 through the contact hole CH5 (see FIG. 6).
  • a transparent conductive layer 171 connected to the source layer 132 via the contact hole CH4 is disposed on the first insulating film 103.
  • a fifth insulating film 107 is provided on the first insulating film 103 and the transparent conductive layer 171 outside the contact hole CH4.
  • FIG. 8A to 8Y are cross-sectional views showing the manufacturing steps of the pixel area of the imaging panel 1, and the G terminal area P2 and the S terminal area P3, respectively, wherein the AA cross section of the pixel in FIG. It is a figure which shows the BB cross section of a terminal area
  • a conductive film made of, for example, molybdenum (Mo) is formed as a barrier layer 101a over the entire surface of the substrate 100 by using a sputtering method or a vapor deposition method.
  • a thin film made of silicon nitride (SiN), for example is formed as the inorganic insulating film 101 b by plasma CVD so as to cover the barrier layer 101 a.
  • the gate electrode 13a is formed as shown in the AA cross section of FIG. 8B.
  • the gate layer 131 is formed on the inorganic insulating film 101b.
  • the metal film 130g in the S terminal region is removed as shown in the CC cross section of FIG. 8B.
  • a gate insulating film 102 in which silicon oxide (SiO 2 ) and silicon nitride (SiN) are sequentially stacked is formed over the pixel region and the entire terminal region by plasma CVD.
  • a semiconductor layer made of an amorphous oxide semiconductor containing indium (In), gallium (Ga) and zinc (Zn) in a predetermined ratio is formed on the gate insulating film 102, and the photolithography method and dry etching To pattern the semiconductor layer (see FIG. 8C).
  • the semiconductor active layer 13b is formed on the gate insulating film 102 at a position overlapping the gate electrode 13a.
  • the gate insulating film 102 is formed so as to cover the gate layer 131, and the semiconductor layer is removed.
  • the gate insulating film 102 is formed on the inorganic insulating film 101b, and the semiconductor layer is removed.
  • a metal film 130s in which titanium (Ti), aluminum (Al), and titanium (Ti) are sequentially stacked is formed over the entire pixel region and the terminal region by using, for example, a sputtering method (see FIG. 8D).
  • the metal film 130s are formed with the source electrode 13c and the drain electrode 13d which are disposed apart from each other on the semiconductor active layer 13b, whereby the TFT 13 is formed.
  • the metal film 130s is removed from the G terminal area, and the S terminal area is on the gate insulating film 102 as shown in the C-C cross section of FIG. 8E.
  • Source layer 132 is formed.
  • a first insulating film 103 made of silicon nitride (SiN) is formed on the entire pixel region and the entire terminal region by using, for example, a plasma CVD method (see FIG. 8F).
  • the opening 103a of the first insulating film 103 is formed on the drain electrode 13d.
  • a contact hole CH3 penetrating the gate insulating film 102 and the first insulating film 103 is formed on the gate layer 131.
  • the contact hole CH4 is formed on the source layer 132.
  • a second insulating film 104 made of an acrylic resin or a siloxane resin is applied to the entire pixel region and the entire terminal region by, for example, a slit coating method (see FIG. 8H).
  • the second insulating film 104 is patterned by photolithography (see FIG. 8I). Thereby, in the pixel region, as shown in the cross section AA of FIG. 8I, the opening 104a of the second insulating film 104 is formed on the opening 103a, and the contact hole CH1 is formed. The second insulating film 104 in the terminal region is removed as shown in the BB cross section and the CC cross section in FIG. 8I.
  • a metal film made of molybdenum and niobium (MoN) is formed by sputtering, for example, over the entire pixel region and terminal region, and photolithography and wet etching are performed to pattern the metal film (see FIG. 8J). ).
  • MoN molybdenum and niobium
  • an n-type amorphous semiconductor layer 151, an intrinsic amorphous semiconductor layer 152, and a p-type amorphous semiconductor layer 153 are sequentially formed over the entire pixel region and terminal region by, for example, plasma CVD.
  • a transparent conductive film 141 made of ITO is formed on the p-type amorphous semiconductor layer 153, for example, by sputtering (see FIG. 8K).
  • the transparent conductive film 141 is removed.
  • the photoelectric conversion layer 15 is formed in the pixel region as shown in the cross section AA of FIG. 8M. Further, as shown in the BB cross section and the CC cross section in FIG. 8M, the p-type amorphous semiconductor layer 153, the intrinsic amorphous semiconductor layer 152, and the n-type amorphous semiconductor layer 153 in the terminal region are removed. Ru.
  • a third insulating film 105 made of silicon nitride (SiN) is formed on the entire pixel region and terminal region by, for example, plasma CVD (see FIG. 8N).
  • the third insulating film 105 is formed on the upper electrode 14b. Further, as shown in the cross sections BB and CC in FIG. 8O, the third insulating film 105 in the terminal region is removed.
  • a fourth insulating film 106 made of an acrylic resin or a siloxane resin is formed on the entire pixel region and terminal region, for example, by a slit coating method (see FIG. 8P). Thereafter, photolithography and wet etching are performed to pattern the fourth insulating film 106 (see FIG. 8Q).
  • the opening 106a of the fourth insulating film 106 is formed on the opening 105a of the third insulating film 105, and the contact hole CH2 is formed.
  • the fourth insulating film 106 in the terminal region is removed.
  • a metal film 160 in which titanium (Ti), aluminum (Al), and titanium (Ti) are sequentially stacked is formed, for example, by sputtering over the entire pixel region and terminal region (see FIG. 8R). . Thereafter, photolithography and wet etching are performed to pattern the metal film 160 (see FIG. 8S). As a result, as shown in the cross section AA in FIG. 8S, the bias wiring 16 is formed outside the contact hole CH2 on the fourth protective layer 106 in the pixel region. Further, as shown in the BB cross section and the CC cross section in FIG. 8S, the metal film 160 in the terminal region is removed.
  • a transparent conductive film 170 made of ITO is formed on the entire pixel region and terminal region, for example, by sputtering (see FIG. 8T). Thereafter, photolithography and dry etching are performed to pattern the transparent conductive film 170 (see FIG. 8U).
  • the pixel region is connected to the bias wiring 16 on the fourth insulating film 106, and is transparently conductive connected to the upper electrode 14b through the contact hole CH2.
  • a film 17 is formed.
  • a transparent conductive layer 171 connected to the gate layer 131 via the contact hole CH3 is formed.
  • a transparent conductive layer 171 connected to the source layer 132 via the contact hole CH4 is formed.
  • a fifth insulating film 107 made of silicon nitride (SiN) is formed, for example, by plasma CVD over the entire pixel region and terminal region, and then the fifth insulating film 107 is patterned using photolithography. (See FIG. 8V).
  • the fifth insulating film 107 covering the transparent conductive film 17 is formed on the fourth insulating film 106.
  • the fifth insulating film 107 overlapping with a part of the transparent conductive layer 171 is formed outside the contact hole CH3, and the opening 107b of the fifth insulating film 107 is formed.
  • the fifth insulating film 107 overlapping with a part of the transparent conductive layer 171 is formed outside the contact hole CH4, and the opening 107c of the fifth insulating film 107 is formed. It is formed.
  • a sixth insulating film 108 made of an acrylic resin or a siloxane resin is applied to the entire pixel region and terminal region by, for example, a slit coating method (see FIG. 8W). Thereafter, the sixth insulating film 108 is patterned by photolithography and dry etching (see FIG. 8X). As a result, as shown in the cross sections BB and CC in FIG. 8X, the sixth insulating film 108 in the terminal region is removed.
  • the thin plate processing process is a process of etching the back surface side of the substrate 100 using an etching solution containing hydrofluoric acid.
  • dimples 100 j are formed from the flaws 100 i on the back surface of the substrate 100. Since the barrier layer 101a provided on the substrate 100 contains a material having etching resistance to hydrofluoric acid, the barrier layer 101a is not etched by thin plate processing, and the dimple 100j is unlikely to spread over the barrier layer 101a.
  • the gate electrode 13a, the source electrode 13c, the drain electrode 13d, the gate insulating film 102, and the like of the TFT 13 in the pixel region do not disappear by the thin plate processing. Further, the gate layer 131 and the source layer 132 in the terminal region also do not disappear due to the thin plate processing due to the presence of the barrier layer 101a. As a result, the pixel region and the terminal region can be properly conducted without disconnection in the pixel region and the terminal region.
  • the inorganic insulating film 101b is provided on the barrier layer 101a, and alkali ions, moisture, and the like contained in the substrate 100 enter from the dimple 100j formed on the substrate 100 through the barrier layer 101a. Hateful. Therefore, even if thin plate processing is performed, the characteristics of the TFT 13 in the pixel region are unlikely to be adversely affected.
  • X-ray imaging apparatus 1000 Opera of the X-ray imaging apparatus 1000 shown in FIG. 1 will be described.
  • the control unit 2 applies a predetermined voltage (bias voltage) to the bias wiring 16 (see FIG. 3 and the like).
  • the X-ray emitted from the X-ray source 3 passes through the subject S and enters the scintillator 1A.
  • the X-rays incident on the scintillator 1 A are converted into fluorescence (scintillation light), and the scintillation light is incident on the imaging panel 1.
  • the scintillation light When scintillation light is incident on the photodiode 12 provided in each pixel in the imaging panel 1, the scintillation light is changed by the photodiode 12 to a charge corresponding to the light amount of the scintillation light.
  • the signal corresponding to the charge converted by the photodiode 12 turns on the TFT 13 (see FIGS. 2 and 3) by the gate voltage (plus voltage) output from the gate control unit 2A through the gate wiring 11 Is read by the signal reading unit 2B (see FIG. 2 etc.) through the source wiring 10. Then, the control unit 2 generates an X-ray image corresponding to the read signal.
  • the material is not limited to this as long as it is a material having resistance to hydrofluoric acid.
  • a semiconductor film may be used, or an organic insulating film may be used.
  • the barrier layer 101a As a semiconductor film used for the barrier layer 101a, amorphous silicon or amorphous silicon to which an impurity is added may be used. Further, as the semiconductor film, polysilicon or polysilicon to which an impurity is added may be used, or microcrystalline or a microcrystalline to which an impurity is added may be used. When the semiconductor film is used, the film thickness of the barrier layer 101a is preferably about 200 nm. When the above semiconductor film is used as the barrier layer 101a, the barrier layer 101a is formed by plasma CVD in the process of FIG. 8A.
  • polyimide may be used as the organic insulating film used for the barrier layer 101a.
  • the film thickness of the barrier layer 101a is preferably about 1 ⁇ m.
  • polyimide is applied to one surface of the substrate 100 using a resin coating device, and then annealing treatment is performed to form the barrier layer 101a.
  • the example including the barrier layer 101a and the inorganic insulating film 101b as the protective layer has been described, but at least the barrier layer 101a may be provided as the protective layer.
  • the barrier layer 101a when thin plate processing is performed on the substrate 100, the gate electrode 13a, the source electrode 13b, the drain electrode 13d of the TFT 13 and the gate layer 131 and the source layer 132 in the terminal region do not disappear, and at least disconnection occurs. Can be prevented.

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Molecular Biology (AREA)
  • Health & Medical Sciences (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

撮像パネル１は、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する。撮像パネル１は、基板１００上にアクティブ領域と端子領域とを有する。アクティブ領域と端子領域において、基板の一方の面に保護層を備える。アクティブ領域Ｐ１は、スイッチング素子１３を含む複数の素子を有する。端子領域Ｐ２、Ｐ３は、複数の素子のうちのいずれかの素子と接続された端子用素子１３１、１３２を有する。保護層は、基板１００の一方の面に接するバリア層１０１ａを含み、複数の素子及び端子用素子１３１、１３２よりも下層に設けられる。バリア層１０１ａは、基板１００をエッチング可能なエッチング材料に対して耐性を有する材料を含む。

Description

撮像パネル及びその製造方法
　本発明は、撮像パネル及びその製造方法に関する。
　複数の画素部を備える撮像パネルにより、Ｘ線画像を撮影するＸ線撮像装置が知られている。このようなＸ線撮像装置においては、例えば、フォトダイオードにより、照射されたＸ線が電荷に変換される。変換された電荷は、画素部が備える薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」とも称する。）を動作させることにより、読み出される。このようにして電荷が読み出されることにより、Ｘ線画像が得られる。特開２０１３－４６０４３号公報には、このような撮像パネルが開示されている。
　ところで、上記ＴＦＴやフォトダイオード等の素子はガラス等の基板上に形成される。撮像パネルを形成する際、ＴＦＴやフォトダイオード等の素子を形成後、撮像パネルの軽量化を目的として基板をフッ酸を用いた混合液で薄板加工することがある。薄板加工の際、基板に傷があると、その傷の部分の加工速度が速くなり、ディンプルが発生する。さらに、このとき、ディンプルが発生した部分からＴＦＴの一部や絶縁層等が消失すると、断線が発生する。
　本発明は、断線が生じることなく軽量化されたＸ線の撮像パネル及びその製造方法を提供することを目的とする。
　上記課題を解決する本発明の撮像パネルは、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、基板と、前記基板の一方の面に形成されたアクティブ領域と、前記アクティブ領域の外側に設けられた端子領域と、前記基板の一方の面において、前記アクティブ領域と前記端子領域に設けられた保護層と、を備え、前記アクティブ領域は、スイッチング素子を含む複数の素子を有し、前記端子領域は、前記複数の素子のうちのいずれかの素子と接続された端子用素子を有し、前記保護層は、前記基板の一方の面に接するバリア層を含み、前記複数の素子及び前記端子用素子よりも下層に設けられ、前記バリア層は、前記基板をエッチング可能なエッチング材料に対して耐性を有する材料を含む。
　本発明によれば、断線が生じることなく軽量化されたＸ線の撮像パネルを提供することができる。
実施形態におけるＸ線撮像装置を示す模式図である。 図１に示す撮像パネルの概略構成を示す模式図である。 図２に示す撮像パネルの一の画素部分を模式的に表した平面図である。 図３に示す画素をＡ－Ａ線で切断した断面図である。 図１に示す撮像パネルのＧ端子領域を模式的に表した平面図である。 図１に示す撮像パネルのＳ端子領域とＢ端子領域とを模式的に表した平面図である。 図５に示すＧ端子領域をＢ－Ｂ線で切断した断面図と、図６に示すＢ端子領域をＣ－Ｃ線で切断した断面図である。 画素領域と端子領域の製造工程を説明する図であって、基板にバリア層と、無機絶縁膜と、ゲート電極としての金属膜とを順に形成する工程を示す断面図である。 図８Ａに示す金属膜をパターンニングする工程を示す断面図である。 画素領域に酸化物半導体を形成する工程を示す断面図である。 画素領域と端子領域にソース電極及びドレイン電極としての金属膜を形成する工程を示す断面図である。 図８Ｄに示す金属膜をパターンニングする工程を示す断面図である。 画素領域と端子領域に第１絶縁膜を形成する工程を示す断面図である。 図８Ｆに示す第１絶縁膜をパターンニングする工程を示す断面図である。 画素領域と端子領域に第２絶縁膜を形成する工程を示す断面図である。 図８Ｈに示す第２絶縁膜をパターンニングする工程を示す断面図である。 画素領域に下部電極を形成する工程を示す断面図である。 画素領域と端子領域に半導体層と上部電極としての透明導電膜とを形成する工程を示す断面図である。。 図８Ｋにおける透明導電膜をパターンニングする工程を示す断面図である。 図８Ｌにおける半導体層をパターンニングする工程を示す断面図である。 画素領域と端子領域に第３絶縁膜を形成する工程を示す断面図である。 図８Ｎにおける第３絶縁膜をパターンニングする工程を示す断面図である。 画素領域と端子領域に第４絶縁膜を形成する工程を示す断面図である。 図８Ｐにおける第４絶縁膜をパターンニングする工程を示す断面図である。 画素領域と端子領域にバイアス配線としての金属膜を形成する工程を示す断面図である。 図８Ｒにおける金属膜をパターンニングする工程を示す断面図である。 画素領域と端子領域に透明導電膜を形成する工程を示す断面図である。 図８Ｔにおける透明導電膜をパターンニングする工程を示す断面図である。 画素領域と端子領域に第５絶縁膜を形成する工程を示す断面図である。 画素領域と端子領域に第６絶縁膜を形成する工程を示す断面図である。 図８Ｗにおける第６絶縁膜をパターンニングする工程を示す断面図である。 図８Ｘに示す基板に対して薄板加工を行った状態を示す断面図である。
　本発明の一実施形態に係る撮像パネルは、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、基板と、前記基板の一方の面に形成されたアクティブ領域と、前記アクティブ領域の外側に設けられた端子領域と、前記基板の一方の面において、前記アクティブ領域と前記端子領域に設けられた保護層と、を備え、前記アクティブ領域は、スイッチング素子を含む複数の素子を有し、前記端子領域は、前記複数の素子のうちのいずれかの素子と接続された端子用素子を有し、前記保護層は、前記基板の一方の面に接するバリア層を含み、前記複数の素子及び前記端子用素子よりも下層に設けられ、前記バリア層は、前記基板をエッチング可能なエッチング材料に対して耐性を有する材料を含む（第１の構成）。
　第１の構成によれば、アクティブ領域における複数の素子、及び端子領域における端子よりも下層に保護層が設けられる。保護層は、基板のエッチングに用いるエッチング材料に対して耐性を有するバリア層を含む。そのため、撮像パネルを作製する際の薄板加工において、基板に傷等があっても、保護層によってアクティブ領域の素子と端子領域の端子の一部が消失しにくい。その結果、アクティブ領域と端子領域において断線が生じることなく軽量化された撮像パネルが得られる。
　第１の構成において、前記保護層は、さらに、前記バリア層に接する無機絶縁膜を含み、前記無機絶縁膜は、前記複数の素子及び前記端子用素子より下層に設けられることとしてもよい（第２の構成）。第２の構成によれば、複数の素子及び端子用素子より下層に、無機絶縁膜とバリア層とが重なって配置される。そのため、撮像パネルを作製する際の薄板加工によって基板にディンプルが形成されていても、ディンプル部分から水分等の汚染物質が入り込みにくく、アクティブ領域におけるスイッチング素子の特性に悪影響が及びにくい。
　第１又は第２の構成において、前記バリア層は、導電膜で構成されることとしてもよい（第３の構成）。
　第１又は第２の構成において、前記バリア層は、半導体膜で構成されることとしてもよい（第４の構成）。
　第１又は第２の構成において、前記バリア層は、有機絶縁膜で構成されることとしてもよい（第５の構成）。
　本発明の一実施形態に係る撮像パネルの製造方法は、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルの製造方法であって、基板の一方の面のアクティブ領域と端子領域にバリア層を形成する工程と、前記アクティブ領域において、前記バリア層より上層に、スイッチング素子を含む複数の素子を形成する工程と、前記端子領域において、前記無機絶縁膜より上層に、端子用素子を形成する工程と、前記基板をエッチングする工程と、含み、前記バリア層は、前記基板をエッチングする際のエッチング材料に対して耐性を有する材料を含む（第１の製造方法）。
　第１の製造方法によれば、アクティブ領域における複数の素子、及び端子領域における端子よりも下層にバリア層が設けられる。バリア層は、基板のエッチングに用いるエッチング材料に対して耐性を有する。基板をエッチングする工程において、基板に傷等があっても、バリア層によってアクティブ領域におけるスイッチング素子等の素子や、端子領域における端子の一部が消失しにくい。そのため、アクティブ領域と端子領域において断線が生じることなく軽量化された撮像パネルを作製することができる。
　第１の製造方法において、前記バリア層の上に無機絶縁膜を形成する工程をさらに含み、前記複数の素子は、前記無機絶縁膜より上層に形成されることとしてもよい（第２の製造方法）。第２の製造方法によれば、複数の素子及び端子用素子より下層に、無機絶縁膜とバリア層とが重なって配置される。そのため、撮像パネルを作製する際の薄板加工によって基板にディンプルが形成されていても、ディンプル部分から水分等の汚染物質が入り込みにくく、アクティブ領域におけるスイッチング素子の特性に悪影響が及びにくい。
　第１又は第２の製造方法において、前記エッチング材料は、フッ酸を含むこととしてもよい（第３の製造方法）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
　（構成）
　図１は、本実施形態におけるＸ線撮像装置を示す模式図である。Ｘ線撮像装置１０００は、撮像パネル１と、制御部２とを備える。制御部２は、ゲート制御部２Ａと信号読出部２Ｂとを含む。被写体Ｓに対しＸ線源３からＸ線が照射され、被写体Ｓを透過したＸ線が、撮像パネル１の上部に配置されたシンチレータ１Ａによって蛍光（以下、シンチレーション光）に変換される。Ｘ線撮像装置１０００は、シンチレーション光を撮像パネル１及び制御部２によって撮像することにより、Ｘ線画像を取得する。
　図２は、撮像パネル１の概略構成を示す模式図である。図２に示すように、撮像パネル１には、複数のソース配線１０と、複数のソース配線１０と交差する複数のゲート配線１１とが形成されている。ゲート配線１１は、ゲート制御部２Ａと接続され、ソース配線１０は、信号読出部２Ｂと接続されている。
　撮像パネル１は、ソース配線１０とゲート配線１１とが交差する位置に、ソース配線１０及びゲート配線１１に接続されたＴＦＴ１３を有する。また、ソース配線１０とゲート配線１１とで囲まれた領域（以下、画素）には、フォトダイオード１２が設けられている。画素において、フォトダイオード１２により、被写体Ｓを透過したＸ線を変換したシンチレーション光がその光量に応じた電荷に変換される。
　各ゲート配線１１は、ゲート制御部２Ａによって順次選択状態に切り替えられ、選択状態のゲート配線１１に接続されたＴＦＴ１３がオン状態となる。ＴＦＴ１３がオン状態になると、フォトダイオード１２によって変換された電荷に応じた信号がソース配線１０を介して信号読出部２Ｂに出力される。
　図３は、撮像パネル１において画素が形成された画素領域（アクティブ領域）の一部を拡大した平面図である。図３に示すように、ゲート配線１１及びソース配線１０に囲まれた画素には、フォトダイオード１２を構成する下部電極１４ａ、光電変換層１５、及び上部電極１４ｂが重なって配置されている。
　また、ゲート配線１１及びソース配線１０と平面視で重なるようにバイアス配線１６が配置されている。バイアス配線１６は、フォトダイオード１２にバイアス電圧を供給する。
　ＴＦＴ１３は、ゲート配線１１と一体化されたゲート電極１３ａと、半導体活性層１３ｂと、ソース配線１０と一体化されたソース電極１３ｃと、ドレイン電極１３ｄとを有する。
　ドレイン電極１３ｄと下部電極１４ａはコンタクトホールＣＨ１を介して接続されている。また、バイアス配線１６に重なって配置された透明導電膜１７が設けられ、透明導電膜１７と上部電極１４ｂとがコンタクトホールＣＨ２を介して接続されている。
　ここで、図４に、図３に示す画素領域のＡ－Ａ線の断面図を示す。図４に示すように、基板１００の裏面側、すなわち、Ｘ線が照射される面とは反対側の面にディンプル１００ｊを有する。基板１００は、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板、又は樹脂基板等、絶縁性を有する基板である。
　基板１００の裏面と反対側の面には、画素領域を形成する部分全体にバリア層１０１ａが設けられている。バリア層１０１ａは、基板１００に形成されたディンプル１００ｊの部分を覆っている。バリア層１０１ａは、フッ酸に対してエッチング耐性を有する材料を含む。具体的には、バリア層１０１ａは、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、鉛（Ｐｂ）、及びＩＴＯ（Indium Tin Oxide）のいずれかの導電膜を含む。バリア層１０１ａの膜厚は、例えば約３００ｎｍである。
　バリア層１０１ａの上には、バリア層１０１ａを覆うように、無機絶縁膜１０１ｂが設けられている。無機絶縁膜１０１ｂは、例えば、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）を含む。無機絶縁膜１０１ｂの膜厚は、例えば約３００ｎｍである。
　無機絶縁膜１０１ｂの上に、ゲート配線１１と一体化されたゲート電極１３ａが形成されている。ゲート電極１３ａ及びゲート配線１１は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデンナイトライド（ＭｏＮ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、又はこれらの合金、若しくはこれら金属窒化物からなる。本実施形態では、ゲート電極１３ａ及びゲート配線１１は、チタン（Ｔｉ）からなる金属膜とアルミニウム（Ａｌ）からなる金属膜とがこの順番で積層された積層構造を有する。これら金属膜の膜厚は、例えば、チタンが約１００ｎｍ、アルミニウムが約３００ｎｍである。
　無機絶縁膜１０１ｂの上において、ゲート電極１３ａを覆うようにゲート絶縁膜１０２が設けられている。ゲート絶縁膜１０２は、例えば、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いてもよい。本実施形態では、ゲート絶縁膜１０２は、酸化ケイ素（ＳｉＯ２）と、窒化ケイ素（ＳｉＮ）とが順に積層された積層構造を有する。ゲート絶縁膜１０２の膜厚は、酸化ケイ素（ＳｉＯ２）が約５０ｎｍ、窒化ケイ素（ＳｉＮ）が約４００ｎｍである。
　ゲート絶縁膜１０２を介してゲート電極１３ａの上には、半導体活性層１３ｂと、半導体活性層１３ｂに接続されたソース電極１３ｃ及びドレイン電極１３ｄとが形成されている。
　半導体活性層１３ｂは、ゲート絶縁膜１０２に接して形成されている。半導体活性層１３ｂは、酸化物半導体からなる。酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）、酸化カドミウム（ＣｄＯ）、ＩｎＳｎＺｎＯ（Ｉｎ（インジウム）、Ｓｎ（スズ）、Ｚｎ（亜鉛）を含む）もの、Ｉｎ（インジウム）－Ａｌ（アルミニウム）－Ｚｎ（亜鉛）－Ｏ（酸素）系、又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体等を用いてもよい。また、酸化物半導体としては、「非晶質」、「結晶質（多結晶，微結晶，ｃ軸配向，を含む）」の材料も適用可能である。積層構造の場合は、何れの組合せも含まれる（特定の組合せを排除しない）。
　本実施形態では、半導体活性層１３ｂは、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体からなり、その膜厚は、例えば７０ｎｍである。半導体活性層１３ｂと、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を適用することで、アモルファスシリコン（ａ－Ｓｉ）と比べ、ＴＦＴ１３のオフリーク電流を低減することができる。ＴＦＴ１３のオフリーク電流が小さいと、光電変換層１５のオフリーク電流も低減され、光電変換層１５のＱＥ（量子効率）が向上し、Ｘ線の検出感度を改善することができる。
　ソース電極１３ｃ及びドレイン電極１３ｄは、半導体活性層１３ｂ及びゲート絶縁膜１０２に接して形成されている。ソース電極１３ｃは、ソース配線１０と一体化されている。ドレイン電極１３ｄは、コンタクトホールＣＨ１を介して下部電極１４ａに接続されている。
　ソース電極１３ｃ及びドレイン電極１３ｄは、同一層上に形成され、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はこれらの合金、若しくはこれら金属窒化物からなる。また、ソース電極１３ｃ及びドレイン電極１３ｄの材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料及びそれらを適宜組み合わせたものを用いてもよい。
　ソース電極１３ｃ及びドレイン電極１３ｄは、例えば、複数の金属膜を積層したものであってもよい。具体的には、ソース電極１３ｃ、ソース配線１０、及びドレイン電極１３ｄは、チタン（Ｔｉ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、チタン（Ｔｉ）からなる金属膜とが、この順番で積層された積層構造を有する。下層のチタン（Ｔｉ）の膜厚は約１００ｎｍ、アルミニウム（Ａｌ）の膜厚は約５００ｎｍ、上層のチタン（Ｔｉ）の膜厚は約５０ｎｍである。
　ソース電極１３ｃ及びドレイン電極１３ｄを覆うように、第１絶縁膜１０３が設けられている。第１絶縁膜１０３は、酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）からなる単層構造でもよいし、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）をこの順に積層した積層構造でもよい。積層構造とする場合、窒化ケイ素（ＳｉＮ）の膜厚は約３３０ｎｍであり、酸化ケイ素（ＳｉＯ２）の膜厚は約２００ｎｍである。
　第１絶縁膜１０３の上には、第２絶縁膜１０４が設けられている。第２絶縁膜１０４は、例えば、アクリル系樹脂又はシロキサン系樹脂などの有機系透明樹脂からなり、その膜厚は、例えば２．５μｍである。
　ドレイン電極１３ｄの上には、第２絶縁膜１０４と第１絶縁膜１０３とを貫通するコンタクトホールＣＨ１が形成されている。
　第２絶縁膜１０４の上には、コンタクトホールＣＨ１においてドレイン電極１３ｄと接続された下部電極１４ａが形成されている。下部電極１４ａは、例えば、モリブデンニオブ（ＭｏＮ）で構成され、その膜厚は例えば２００μｍである。
　下部電極１４ａの上には、下部電極１４ａよりもＸ軸方向の幅が小さい光電変換層１５が形成されている。光電変換層１５は、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２と、ｐ型非晶質半導体層１５３が順に積層されたＰＩＮ構造を有する。
　ｎ型非晶質半導体層１５１は、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。ｎ型非晶質半導体層１５１の膜厚は、例えば、３０ｎｍである。
　真性非晶質半導体層１５２は、真性のアモルファスシリコンからなる。真性非晶質半導体層１５２は、ｎ型非晶質半導体層１５１に接して形成されている。真性非晶質半導体層の膜厚は、例えば１０００ｎｍである。
　ｐ型非晶質半導体層１５３は、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。ｐ型非晶質半導体層１５３は、真性非晶質半導体層１５２に接して形成されている。ｐ型非晶質半導体層１５３のは膜厚は、例えば５ｎｍである。
　ｐ型非晶質半導体層１５３の上には、上部電極１４ｂが形成されている。上部電極１４ｂは、光電変換層１５よりもＸ軸方向の幅が小さい。上部電極１４ｂは、例えば、ＩＴＯ（Indium Tin Oxide）で構成され、その膜厚は、例えば７０ｎｍである。
　フォトダイオード１２を覆うように第３絶縁膜１０５が形成されている。第３絶縁膜１０５は、例えば、窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、例えば３００ｎｍである。
　第３絶縁膜１０５において、上部電極１４ｂと重なる位置にコンタクトホールＣＨ２が形成されている。
　第３絶縁膜１０５の上において、コンタクトホールＣＨ２の外側に、第４絶縁膜１０６が形成されている。第４絶縁膜１０６は、例えばアクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂膜であり、その膜厚は、例えば２．５μｍである。
　第４絶縁膜１０６の上にはバイアス配線１６が形成されている。バイアス配線１６は、例えば、チタン（Ｔｉ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、チタン（Ｔｉ）からなる金属膜とを順に積層した積層構造を有する。下層のチタン（Ｔｉ）の膜厚は約１００ｎｍ、アルミニウム（Ａｌ）の膜厚は約５００ｎｍ、上層のチタン（Ｔｉ）の膜厚は約５０ｎｍである。
　第４絶縁膜１０６の上において、バイアス配線１６と重なるように透明導電膜１７が形成されている。透明導電膜１７は、コンタクトホールＣＨ２において上部電極１４ｂと接する。透明導電膜１７は、例えばＩＴＯで構成され、その膜厚は約７０ｎｍである。
　バイアス配線１６は、制御部２（図１参照）に接続されている。バイアス配線１６は、制御部２から入力されるバイアス電圧を、導電膜１７とコンタクトホールＣＨ２を介して上部電極１４ｂに印加する。
　第４絶縁膜１０６の上には、透明導電膜１７を覆うように第５絶縁膜１０７が形成されている。第５絶縁膜１０７は、例えば窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は約２００ｎｍである。
　第５絶縁膜１０７の上には、第６絶縁膜１０８が形成されている。第６絶縁膜１０８は、例えば、アクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は約２．０μｍである。
　ここで、図５及び図６に、撮像パネル１の画素領域（以下、アクティブ領域）の外側の領域の一部を拡大した平面図を示す。
　図５は、図３に示すゲート電極１３ａ及びゲート配線１１とゲート制御部２Ａ（図１参照）とを接続するための端子（以下、Ｇ端子）が設けられた端子領域Ｐ２を示している。
　図６は、図３に示すソース電極３１ｃ及びソース配線１０と信号読出部２Ｂ（図１参照）とを接続するための端子（以下、Ｓ端子）が設けられる端子領域Ｐ３と、図３に示すバイアス配線１６と制御部２とを接続するための端子（以下、Ｂ端子）が設けられた端子領域Ｐ４を示している。Ｂ端子は、コンタクトホールＣＨ５を介してバイアス配線１６と接続される。以下、端子領域Ｐ２をＧ端子領域、端子領域Ｐ３をＳ端子領域、端子領域Ｐ４をＢ端子領域と称し、これらを区別しないときは単に端子領域と称する。
　図７は、図５に示すＧ端子領域Ｐ３のＢ－Ｂ線の断面図と、図６に示すＳ端子領域Ｐ３及びＢ端子領域Ｐ４のＣ－Ｃ線の断面図である。図７において、図４に示す画素領域の構成と同様の構成には、図４と同じ符号が付されている。Ｓ端子領域Ｐ３とＢ端子領域Ｐ４の端子構造は同様であるため、以下、Ｓ端子領域Ｐ３を例に説明する。
　（Ｇ端子領域）
　図７に示すように、Ｇ端子領域Ｐ２は、基板１００の裏面側に画素領域と同様のディンプル１００ｊを有する。基板１００の裏面と反対側の面には、ディンプル１００ｊを覆うように、画素領域と同様のバリア層１０１ａが設けられている。また、バリア層１０１ａの上には、画素領域と同様の無機絶縁膜１０１ｂが設けられている。
　無機絶縁膜１０１ｂの上には、ゲート層１３１が配置されている。ゲート層１３１は、画素領域に設けられたゲート電極１３ａ及びゲート配線１１（図２、３等参照）と接続され、ゲート電極１３ａ及びゲート配線１１と一体的に形成されている。
　ゲート層１３１の上には、ゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２の上には第１絶縁膜１０３が設けられている。また、ゲート層１３１の上において、ゲート絶縁膜１０２と第１絶縁膜１０３とを貫通するコンタクトホールＣＨ３が設けられている。
　第１絶縁膜１０３の上には、コンタクトホールＣＨ３を介してゲート層１３１と接続された透明導電層１７１が設けられている。透明導電層１７１は、画素領域に設けられた透明導電膜１７（図４参照）と同じ材料で構成される。
　第１絶縁膜１０３と透明導電層１７１の上には、コンタクトホールＣＨ３より外側に第５絶縁膜１０７が設けられている。
　（Ｓ端子領域）
　図７に示すように、Ｓ端子領域Ｐ３は、基板１００の裏面側に、画素領域と同様のバリア層１０１ａが設けられ、バリア層１０１ａの上には、画素領域と同様の無機絶縁膜１０１ｂが設けられている。
　無機絶縁膜１０１ｂの上にはゲート絶縁膜１０２が設けられ、ゲート絶縁膜１０２の上には、ソース層１３２が設けられている。ソース層１３２は、画素領域に設けられたソース電極１３ｃ及びソース配線１０（図３、４参照）と一体的に形成されている。
　ソース層１３２の上には、第１絶縁膜１０３が離間して配置され、コンタクトホールＣＨ４が設けられている。なお、Ｂ端子領域Ｐ４のソース層１３２は、コンタクトホールＣＨ５（図６参照）を介してバイアス配線１６と接続される。
　第１絶縁膜１０３の上には、コンタクトホールＣＨ４を介してソース層１３２と接続された透明導電層１７１が配置されている。
　第１絶縁膜１０３及び透明導電層１７１の上には、コンタクトホールＣＨ４より外側に第５絶縁膜１０７が設けられている。
　（撮像パネル１の製造方法）
　次に、撮像パネル１の製造方法について説明する。図８Ａ～図８Ｙは、撮像パネル１の画素領域と、Ｇ端子領域Ｐ２及びＳ端子領域Ｐ３の各製造工程を示す断面図であって、図４における画素のＡ－Ａ断面、図５におけるＧ端子領域のＢ－Ｂ断面、図６におけるＳ端子領域のＣ－Ｃ断面を示す図である。
　図８Ａに示すように、基板１００の一方の面全体に、バリア層１０１ａとして、例えば、モリブデン（Ｍｏ）からなる導電膜をスパッタリング法又は蒸着法を用いて成膜する。その後、バリア層１０１ａを覆うように、無機絶縁膜１０１ｂとして、例えば、窒化ケイ素（ＳｉＮ）からなる薄膜をプラズマＣＶＤ法により形成する。続いて、無機絶縁膜１０１ｂを覆うように、例えば、チタン（Ｔｉ）からなる金属膜とアルミニウム（Ａｌ）からなる金属膜とを順に積層した金属膜１３０ｇをスパッタリング法により形成する。
　次に、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１３０ｇをパターンニングする（図８Ｂ参照）。これにより、画素領域は、図８ＢのＡ－Ａ断面に示すように、ゲート電極１３ａが形成される。また、Ｇ端子領域は、図８ＢのＢ－Ｂ断面に示すように無機絶縁膜１０１ｂの上にゲート層１３１が形成される。Ｓ端子領域の金属膜１３０ｇは、図８ＢのＣ－Ｃ断面に示すように除去される。
　続いて、プラズマＣＶＤ法により、画素領域と端子領域全体に、酸化ケイ素（ＳｉＯ２）と、窒化ケイ素（ＳｉＮ）とを順に積層したゲート絶縁膜１０２を形成する。その後、ゲート絶縁膜１０２の上に、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体からなる半導体層を成膜し、フォトリソグラフィ法及びドライエッチングを行って半導体層をパターンニングする（図８Ｃ参照）。
　これにより、画素領域は、図８ＣのＡ－Ａ断面に示すように、ゲート絶縁膜１０２の上においてゲート電極１３ａと重なる位置に半導体活性層１３ｂが形成される。Ｇ端子領域は、図８ＣのＢ－Ｂ断面に示すように、ゲート層１３１を覆うようにゲート絶縁膜１０２が形成され、半導体層は除去される。また、Ｓ端子領域は、図８ＣのＣ－Ｃ断面に示すように、無機絶縁膜１０１ｂ上にゲート絶縁膜１０２が形成され、半導体層は除去される。
　その後、例えば、スパッタリング法を用いて、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）を順に積層した金属膜１３０ｓを画素領域と端子領域全体に成膜する（図８Ｄ参照）。
　そして、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１３０ｓをパターンニングする（図８Ｅ参照）。これにより、画素領域は、図８ＥのＡ－Ａ断面に示すように、半導体活性層１３ｂの上で離間して配置されたソース電極１３ｃ及びドレイン電極１３ｄが形成され、ＴＦＴ１３が形成される。また、Ｇ端子領域は、図８ＥのＢ－Ｂ断面に示すように、金属膜１３０ｓが除去され、Ｓ端子領域は、図８ＥのＣ－Ｃ断面に示すように、ゲート絶縁膜１０２の上にソース層１３２が形成される。
　次に、画素領域と端子領域全体に、例えば、プラズマＣＶＤ法を用いて、窒化ケイ素（ＳｉＮ）からなる第１絶縁膜１０３を形成する（図８Ｆ参照）。
　続いて、フォトリソグラフィ法及びウェットエッチングを行い、第１絶縁膜１０３をパターンニングする（図８Ｇ参照）。これにより、画素領域は、図８ＧのＡ－Ａ断面に示すように、ドレイン電極１３ｄの上に第１絶縁膜１０３の開口１０３ａが形成される。また、Ｇ端子領域は、図８ＧのＢ－Ｂ断面に示すように、ゲート層１３１の上に、ゲート絶縁膜１０２と第１絶縁膜１０３とを貫通するコンタクトホールＣＨ３が形成される。Ｓ端子領域は、図８ＧのＣ－Ｃ断面に示すように、ソース層１３２の上にコンタクトホールＣＨ４が形成される。
　次に、画素領域と端子領域全体に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第２絶縁膜１０４を塗布する（図８Ｈ参照）。
　その後、フォトリソグラフィ法により、第２絶縁膜１０４をパターンニングする（図８Ｉ参照）。これにより、画素領域は、図８ＩのＡ－Ａ断面に示すように、開口１０３ａの上に、第２絶縁膜１０４の開口１０４ａが形成され、コンタクトホールＣＨ１が形成される。端子領域における第２絶縁膜１０４は、図８ＩのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように除去される。
　続いて、画素領域及び端子領域全体に、例えば、スパッタリング法により、モリブデンニオブ（ＭｏＮ）からなる金属膜を成膜し、フォトリソグラフィ法及びウェットエッチングを行い、金属膜をパターンニングする（図８Ｊ参照）。これにより、画素領域は、図８ＪのＡ－Ａ断面に示すように、第２絶縁膜１０４の上に、コンタクトホールＣＨ１を介してドレイン電極１３ｄと接続された下部電極１４ａが形成される。図８ＪのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域に形成された金属膜は除去される。
　次に、画素領域及び端子領域全体に、例えば、プラズマＣＶＤ法により、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、ｐ型非晶質半導体層１５３を順に成膜する。そして、ｐ型非晶質半導体層１５３の上に、例えば、スパッタリング法により、ＩＴＯからなる透明導電膜１４１を成膜する（図８Ｋ参照）。
　その後、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜１４１をパターンニングする（図８Ｌ参照）。これにより、画素領域は、図８ＬのＡ－Ａ断面に示すように、ｐ型非晶質半導体層１５３の上に上部電極１４ｂが形成される。また、図８ＬのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域における透明導電膜１４１は除去される。
　続いて、フォトリソグラフィ法及びドライエッチングを行い、ｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、ｎ型非晶質半導体層１５３をパターンニングする（図８Ｍ参照）。これにより、画素領域には、図８ＭのＡ－Ａ断面に示すように、光電変換層１５が形成される。また、図８ＭのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域におけるｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、ｎ型非晶質半導体層１５３は除去される。
　次に、画素領域及び端子領域全体に、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第３絶縁膜１０５を形成する（図８Ｎ参照）。
　その後、フォトリソグラフィ法及びウェットエッチングを行い、第３絶縁膜１０５をパターンニングする（図８Ｏ参照）。これにより、画素領域は、図８ＯのＡ－Ａ断面に示すように、上部電極１４ｂの上に第３絶縁膜１０５の開口１０３ａが形成される。また、図８ＯのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域における第３絶縁膜１０５は、除去される。
　続いて、画素領域及び端子領域全体に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第４絶縁膜１０６を形成する（図８Ｐ参照）。その後、フォトリソグラフィ法及びウェットエッチングを行い、第４絶縁膜１０６をパターンニングする（図８Ｑ参照）。これにより、画素領域は、図８ＱのＡ－Ａ断面に示すように、第３絶縁膜１０５の開口１０５ａの上に、第４絶縁膜１０６の開口１０６ａが形成され、コンタクトホールＣＨ２が形成される。図８ＱのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域における第４絶縁膜１０６は除去される。
　次に、画素領域及び端子領域全体に、例えば、スパッタリング法により、チタン（Ｔｉ）と、アルミニウム（Ａｌ）と、チタン（Ｔｉ）とを順に積層した金属膜１６０を成膜する（図８Ｒ参照）。その後、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１６０をパターンニングする（図８Ｓ参照）。これにより、画素領域は、図８ＳのＡ－Ａ断面に示すように、第４保護層１０６の上において、コンタクトホールＣＨ２の外側にバイアス配線１６が形成される。また、図８ＳのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域における金属膜１６０は除去される。
　続いて、画素領域及び端子領域全体に、例えば、スパッタリング法により、ＩＴＯからなる透明導電膜１７０を成膜する（図８Ｔ参照）。その後、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜１７０をパターンニングする（図８Ｕ参照）。これにより、画素領域は、図８ＵのＡ－Ａ断面に示すように、第４絶縁膜１０６の上において、バイアス配線１６と接続され、コンタクトホールＣＨ２を介して上部電極１４ｂと接続された透明導電膜１７が形成される。また、Ｇ端子領域は、図８ＵのＢ－Ｂ断面に示すように、コンタクトホールＣＨ３を介してゲート層１３１と接続された透明導電層１７１が形成される。Ｓ端子領域は、図８ＵのＣ－Ｃ断面に示すように、コンタクトホールＣＨ４を介してソース層１３２と接続された透明導電層１７１が形成される。
　次に、画素領域及び端子領域全体に、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第５絶縁膜１０７を形成し、その後、フォトリソグラフィ法を用いて第５絶縁膜１０７をパターンニングする（図８Ｖ参照）。これにより、画素領域は、図８ＶのＡ－Ａ断面に示すように、第４絶縁膜１０６の上に、透明導電膜１７を覆う第５絶縁膜１０７が形成される。Ｇ端子領域は、図８ＶのＢ－Ｂ断面に示すように、コンタクトホールＣＨ３の外側に透明導電層１７１の一部と重なる第５絶縁膜１０７が形成され、第５絶縁膜１０７の開口１０７ｂが形成される。Ｓ端子領域は、図８ＶのＣ－Ｃ断面に示すように、コンタクトホールＣＨ４の外側に透明導電層１７１の一部と重なる第５絶縁膜１０７が形成され、第５絶縁膜１０７の開口１０７ｃが形成される。
　続いて、画素領域及び端子領域全体に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第６絶縁膜１０８を塗布する（図８Ｗ参照）。その後、フォトリソグラフィ法及びドライエッチングにより、第６絶縁膜１０８をパターンニングする（図８Ｘ参照）。これにより、図８ＸのＢ－Ｂ断面、Ｃ－Ｃ断面に示すように、端子領域における第６絶縁膜１０８が除去される。
　図８Ｘの工程によって、画素領域と端子領域における全ての素子が基板１００の一方の面上に形成された状態となる。この例では、図８Ｘに示すように、基板１００の裏面側において、画素領域と端子領域が設けられた部分に傷１００ｉが存在する。
　この状態において、基板１００に対して薄板加工処理を行う。薄板加工処理は、フッ酸を含むエッチング液を用いて基板１００の裏面側をエッチングする処理である。薄板加工処理により、図８Ｙに示すように、基板１００の裏面における傷１００ｉ部分からディンプル１００ｊが形成される。基板１００に設けられたバリア層１０１ａは、フッ酸に対してエッチング耐性を有する材料を含むため、バリア層１０１ａは薄板加工によってエッチングされず、バリア層１０１ａより上層にディンプル１００ｊが広がりにくい。そのため、画素領域におけるＴＦＴ１３のゲート電極１３ａやソース電極１３ｃ及びドレイン電極１３ｄ、ゲート絶縁膜１０２等が薄板加工処理によって消失しない。また、端子領域におけるゲート層１３１やソース層１３２も、バリア層１０１ａの存在により、薄板加工処理によって消失しない。その結果、画素領域と端子領域において断線が生じることなく、画素領域と端子領域との間を適切に導通させることができる。
　また、この例では、バリア層１０１ａの上に無機絶縁膜１０１ｂが設けられており、基板１００に形成されたディンプル１００ｊからバリア層１０１ａを介して、基板１００に含まれるアルカリイオンや水分等が入り込みにくい。そのため、薄板加工を行っても、画素領域におけるＴＦＴ１３の特性に悪影響を及ぼしにくい。
　（Ｘ線撮像装置１０００の動作）
　ここで、図１に示すＸ線撮像装置１０００の動作について説明しておく。まず、Ｘ線源３からＸ線が照射される。このとき、制御部２は、バイアス配線１６（図３等参照）に所定の電圧（バイアス電圧）を印加する。Ｘ線源３から照射されたＸ線は、被写体Ｓを透過し、シンチレータ１Ａに入射する。シンチレータ１Ａに入射したＸ線は蛍光（シンチレーション光）に変換され、撮像パネル１にシンチレーション光が入射する。撮像パネル１における各画素に設けられたフォトダイオード１２にシンチレーション光が入射すると、フォトダイオード１２により、シンチレーション光の光量に応じた電荷に変化される。フォトダイオード１２によって変換された電荷に応じた信号は、ゲート制御部２Ａからゲート配線１１を介して出力されるゲート電圧（プラスの電圧）によってＴＦＴ１３（図２、３等参照）がＯＮ状態となっているときに、ソース配線１０を通じて信号読出部２Ｂ（図２等参照）により読み出される。そして、読み出された信号に応じたＸ線画像が、制御部２において生成される。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
　（１）上述した実施形態では、バリア層１０１ａとして、フッ酸に対して耐性を有する導電膜を用いる例を説明したが、フッ酸に対して耐性を有する材料であればこれに限定されない。例えば、バリア層１０１ａとして、半導体膜を用いてもよいし、有機絶縁膜を用いてもよい。
　バリア層１０１ａに用いる半導体膜としては、アモルファスシリコン又は不純物が添加されたアモルファスシリコンを用いてもよい。また、半導体膜として、ポリシリコン若しくは不純物が添加されたポリシリコンを用いてもよいし、マイクロクリスタル若しくは不純物が添加されたマイクロクリスタルを用いてもよい。半導体膜を用いた場合のバリア層１０１ａの膜厚は約２００ｎｍが好ましい。バリア層１０１ａとして上記の半導体膜を用いる場合、図８Ａの工程において、プラズマＣＶＤ法を用いてバリア層１０１ａを形成する。
　また、バリア層１０１ａに用いる有機絶縁膜としては、ポリイミドを用いてもよい。有機絶縁膜を用いた場合のバリア層１０１ａの膜厚は約１μｍが好ましい。この場合には、図８Ａの工程において、樹脂塗布装置を用いてポリイミドを基板１００の一方の面に塗布した後、アニール処理を行ってバリア層１０１ａを形成する。
　（２）上述した実施形態では、保護層として、バリア層１０１ａと無機絶縁膜１０１ｂとを含む例を説明したが、保護層は少なくともバリア層１０１ａが設けられていればよい。バリア層１０１ａを備えることにより、基板１００に薄板加工処理を行った際、ＴＦＴ１３のゲート電極１３ａやソース電極１３ｂ及びドレイン電極１３ｄ、端子領域におけるゲート層１３１やソース層１３２が消失せず、少なくとも断線を防止することができる。

Claims (8)

  1. 　被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、
    　基板と、
    　前記基板の一方の面に形成されたアクティブ領域と、前記アクティブ領域の外側に設けられた端子領域と、
    　前記基板の一方の面において、前記アクティブ領域と前記端子領域に設けられた保護層と、を備え、
    　前記アクティブ領域は、スイッチング素子を含む複数の素子を有し、
    　前記端子領域は、前記複数の素子のうちのいずれかの素子と接続された端子用素子を有し、
    　前記保護層は、前記基板の一方の面に接するバリア層を含み、前記複数の素子及び前記端子用素子よりも下層に設けられ、
    　前記バリア層は、前記基板をエッチング可能なエッチング材料に対して耐性を有する材料を含む、撮像パネル。
  2. 　前記保護層は、さらに、前記バリア層に接する無機絶縁膜を含み、
    　前記無機絶縁膜は、前記複数の素子及び前記端子用素子より下層に設けられる、請求項１に記載の撮像パネル。
  3. 　前記バリア層は、導電膜で構成される、請求項１又は２に記載の撮像パネル。
  4. 　前記バリア層は、半導体膜で構成される、請求項１又は２に記載の撮像パネル。
  5. 　前記バリア層は、有機絶縁膜で構成される、請求項１又は２に記載の撮像パネル。
  6. 　被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルの製造方法であって、
    　基板の一方の面のアクティブ領域と端子領域にバリア層を形成する工程と、
    　前記アクティブ領域において、前記バリア層より上層に、スイッチング素子を含む複数の素子を形成する工程と、
    　前記端子領域において、前記無機絶縁膜より上層に、端子用素子を形成する工程と、
    　前記基板をエッチングする工程と、含み、
    　前記バリア層は、前記基板をエッチングする際のエッチング材料に対して耐性を有する材料を含む、製造方法。
  7. 　前記バリア層の上に無機絶縁膜を形成する工程をさらに含み、
    　前記複数の素子は、前記無機絶縁膜より上層に形成される、請求項６に記載の製造方法。
  8. 　前記エッチング材料は、フッ酸を含む、請求項６又は７に記載の製造方法。
PCT/JP2018/025985 2017-07-12 2018-07-10 撮像パネル及びその製造方法 WO2019013189A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/628,275 US20200161367A1 (en) 2017-07-12 2018-07-10 Imaging panel and method for producing same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-136056 2017-07-12
JP2017136056 2017-07-12

Publications (1)

Publication Number Publication Date
WO2019013189A1 true WO2019013189A1 (ja) 2019-01-17

Family

ID=65002591

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/025985 WO2019013189A1 (ja) 2017-07-12 2018-07-10 撮像パネル及びその製造方法

Country Status (2)

Country Link
US (1) US20200161367A1 (ja)
WO (1) WO2019013189A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102598375B1 (ko) * 2018-08-01 2023-11-06 이데미쓰 고산 가부시키가이샤 결정 구조 화합물, 산화물 소결체, 스퍼터링 타깃, 결정질 산화물 박막, 아모르퍼스 산화물 박막, 박막 트랜지스터, 및 전자 기기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040649A1 (ja) * 2002-11-01 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
JP2010041042A (ja) * 2008-07-10 2010-02-18 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014078717A (ja) * 2012-10-11 2014-05-01 Boe Technology Group Co Ltd 薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置
WO2016195001A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040649A1 (ja) * 2002-11-01 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
JP2010041042A (ja) * 2008-07-10 2010-02-18 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014078717A (ja) * 2012-10-11 2014-05-01 Boe Technology Group Co Ltd 薄膜トランジスタおよびその製作方法、アレイ基板並びに表示装置
WO2016195001A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板

Also Published As

Publication number Publication date
US20200161367A1 (en) 2020-05-21

Similar Documents

Publication Publication Date Title
US8507963B2 (en) Photoelectric conversion device and its manufacturing method
CN110268525B (zh) 摄像面板及其制造方法
CN110364542B (zh) 有源矩阵基板和具备有源矩阵基板的x射线摄像面板
CN109804468B (zh) 摄像面板及其制造方法
WO2016195000A1 (ja) フォトセンサ基板
WO2016163347A1 (ja) フォトセンサ基板
WO2016195001A1 (ja) アクティブマトリクス基板
US9780140B2 (en) X-ray image sensor substrate
US11133345B2 (en) Active matrix substrate, X-ray imaging panel with the same, and method of manufacturing the same
US20210111218A1 (en) Imaging panel and method for manufacturing same
US10879304B2 (en) Active matrix substrate, x-ray imaging panel including same and producing method thereof
US20190170884A1 (en) Imaging panel and method for producing same
JP6448784B2 (ja) アクティブマトリクス基板
WO2018123905A1 (ja) 撮像パネル及びその製造方法
WO2019013189A1 (ja) 撮像パネル及びその製造方法
US20200135797A1 (en) Active matrix substrate, x-ray imaging panel with the same, and method of manufacturing the same
US11011570B2 (en) Imaging panel and method for manufacturing same
CN111668244B (zh) 摄像面板及其制造方法
CN112310131B (zh) 摄像面板
US20190259798A1 (en) Active matrix substrate, x-ray imaging panel including same, and producing method thereof
US20210151477A1 (en) Imaging panel and method for producing same
JP2019145594A (ja) アクティブマトリクス基板及びそれを備えた撮像パネルと製造方法
CN110880521A (zh) 摄像面板及其制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18831148

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18831148

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP