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WO2017152414A1 - 一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 - Google Patents

一种具有强电压钳制和esd鲁棒性的嵌入式高压ldmos-scr器件 Download PDF

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Publication number
WO2017152414A1
WO2017152414A1 PCT/CN2016/076111 CN2016076111W WO2017152414A1 WO 2017152414 A1 WO2017152414 A1 WO 2017152414A1 CN 2016076111 W CN2016076111 W CN 2016076111W WO 2017152414 A1 WO2017152414 A1 WO 2017152414A1
Authority
WO
WIPO (PCT)
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metal
polysilicon gate
region
implant region
embedded
Prior art date
Application number
PCT/CN2016/076111
Other languages
English (en)
French (fr)
Inventor
梁海莲
刘湖云
顾晓峰
丁盛
Original Assignee
江南大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 江南大学 filed Critical 江南大学
Priority to US15/748,492 priority Critical patent/US10290627B2/en
Priority to PCT/CN2016/076111 priority patent/WO2017152414A1/zh
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    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • H10D89/813—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements specially adapted to provide an electrical current path other than the field-effect induced current path
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    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices

Definitions

  • the present invention relates to the field of electrostatic discharge protection of integrated circuits, and relates to a high voltage ESD protection device, and particularly relates to an embedded high voltage LDMOS-SCR device with strong voltage clamping and ESD robustness, which can be used for improving high voltage integrated circuits. The reliability of on-chip ESD protection.
  • ESD electrostatic discharge
  • On-chip ESD protection of high-voltage ICs faces more severe challenges due to the high-voltage ICs typically operating in high-intensity environments such as high voltages, high currents, strong electromagnetic interference, frequent hot swapping, ultra-high or below room temperature. Therefore, designers need to make additional technical considerations for the ESD protection design of power ICs.
  • LDMOS Laterally diffused metal oxide semiconductor
  • the ESD high voltage protection device forms an ESD current bleed path with LDMOS-SCR structure, enhances the current bleed capability and ESD robustness of the device, and has embedded PMOS and NMOS interdigital structures.
  • the RC-coupled current bleed path allows the device to quickly trigger when the ESD pulse is coming, with easy triggering.
  • the PMOS and NMOS multi-finger structure on the one hand, can increase the parasitic capacitance of the device, improve the device startup speed and trigger current; on the other hand, after the device is turned on, the sustain current increases, which can reduce the device SCR path.
  • the electron and hole emissivity in the device thereby increasing the device's sustain voltage and voltage clamping capability.
  • the present invention designs an embedded high voltage LDMOS-SC R device with strong voltage clamping and ESD robustness, which fully utilizes the characteristics of LDMOS-SCR device with high voltage resistance and strong ESD robustness, and utilizes
  • the large-capacitance parasitic effect of the embedded PMOS and NMOS interdigital structures is used to form an ESD current conduction path with an LDM OS-SCR structure, and a parasitic RC coupling current guide with embedded PMOS and NMOS interdigital structures.
  • the pass path improves the device's sustain voltage and current, enhances the device's latch-up resistance and ESD robustness, and is suitable for on-chip ESD protection of high voltage ICs.
  • An embedded high voltage LDMOS-SCR device with strong voltage clamping and ESD robustness comprising a RC-finger structure with a NMOS interdigital structure embedded in a source end and a PMOS interdigital structure with a drain-embedded PMOS interdigital structure and having The ESD current bleed path of the LD MOS-SCR structure enhances the ESD robustness of the device and improves the voltage clamping capability.
  • the main features are: P substrate, P well, N well, first field oxygen isolation region, a P+ implant region, a second field oxide isolation region, a first N+ implant region, a first fin polysilicon gate, a second N+ implant region, a second fin polysilicon gate, a third N+ implant region, and a third fin polysilicon gate , polysilicon gate, fourth fin polycrystal Silicon gate, second P+ implant region, fifth fin poly gate, third P+ implant region, sixth fin poly gate, fourth P+ implant region, third field oxygen isolation region, fourth N+ implant region, and fourth Field oxygen isolation zone;
  • the P-well and the N-well are sequentially disposed from left to right in a surface region of the P substrate, and a left edge of the P substrate is connected to a left edge of the P-well, The right side of the P well is connected to the left side of the N well, and the right side of the N well is connected to the right edge of the P substrate;
  • the first field oxygen isolation region, the first P+ implantation region, the second field oxygen isolation region, and the embedded NMOS fork are sequentially disposed from left to right in a surface region of the P well.
  • the N+ implant region and the third fin polysilicon gate are formed, and may be alternately extended by the N+ implant region and the fin polysilicon gate in the device width direction according to actual requirements, the first field oxygen isolation region.
  • the left side of the first field is connected to the left side of the P-well
  • the right side of the first field oxygen isolation area is connected to the left side of the first P+ implant area
  • the right side of the first P+ injection area is a second field of the oxygen isolation region is connected to the left side
  • a right side of the second field oxygen isolation region is connected to the left side of the embedded NMOS interdigital structure
  • the embedded PMOS interdigital structure, the third field oxygen isolation region, the fourth N+ implantation region, and the fourth field oxygen are sequentially disposed from left to right in a surface region of the N well An isolation region, the embedded PMOS interdigital structure, the fourth Fin polysilicon gate, the second P+ implant region, the fifth fin polysilicon gate, the third P+ implant region, and the sixth fin
  • the polysilicon gate, the fourth P+ implant region is formed, and can be alternately extended in the device width range by the N+ implant region and the fin polysilicon gate in the device width direction according to actual requirements, and the embedded PMOS interdigital structure
  • the right side is connected to the left side of the third field oxygen isolation region, the right side of the third field oxygen isolation region is connected to the left side of the fourth N+ injection region, and the right side of the fourth N+ injection region is Connected to the left side of the fourth field oxygen isolation region, the right side of the fourth field oxygen isolation region is connected to the right edge of the N well;
  • the polysilicon gate spans a surface portion of the P well and the N well, and a left side of the polysilicon gate is connected to a right side of the embedded NMOS interdigital structure, and the polysilicon gate The right side is connected to the left side of the embedded PM OS interdigital structure;
  • the first P+ implant region is connected to the first metal 1
  • the first N+ implant region is connected to the second metal 1
  • the first fin polysilicon gate is connected to the third metal 1
  • the second The N+ implanted region is connected to the fourth metal 1
  • the second fin polysilicon gate is connected to the fifth metal 1
  • the third N+ implant region is connected to the sixth metal 1
  • the third fin polysilicon gate is connected to the seventh metal 1
  • the polysilicon gate and The eighth metal 1 is connected
  • the fourth fin poly gate is connected to the ninth metal 1
  • the second P+ implant region is connected to the tenth metal 1
  • the fifth fin poly gate is connected to the eleventh metal 1.
  • the third P+ implant region is connected to the twelfth metal 1
  • the sixth fin polysilicon gate is connected to the thirteenth metal 1
  • the fourth P+ implant region is connected to the fourteenth metal 1
  • the a four N+ implant region is connected to the fifteenth metal 1;
  • the first metal 1, the second metal 1, the third metal 1, the fifth metal 1, the sixth metal 1, the seventh metal 1 and the first metal 2 Connected, drawing an electrode from the first metal 2 to serve as a metal cathode of the device;
  • the eighth metal 1, the ninth metal 1, the tenth metal 1, the eleventh metal 1, the thirteenth metal 1, the fourteenth metal, and the The fifteenth metal 1 is connected to the second metal 2, and the electrode is taken out from the second metal 2 to serve as a metal anode of the device;
  • the fourth metal 1 is connected to the third metal 2, and the twelfth metal 1 is connected to the third metal 2.
  • the fourth fin polysilicon gate, the second P+ implant region, the fifth fin polysilicon gate, and the third P+ implant region The embedded PMOS interdigital structure formed by the sixth fin polysilicon gate and the fourth P+ implant region can improve the sustain voltage of the device and enhance the voltage clamping capability of the device.
  • the first N+ implant region, the first fin polysilicon gate, the second N+ implant region, and the second fin polysilicon gate The embedded NMOS interdigital structure formed by the third N+ implant region and the third fin polysilicon gate can reduce the trigger voltage of the device and increase the ESD robustness and voltage clamping capability of the device.
  • the embedded PMOS interdigital structure and the embedded NMOS interdigital structure in the device of the present invention can increase the parasitic capacitance of the device, and the RC coupling effect is caused by the transient ESD pulse.
  • the trigger current on the parasitic resistance of the P-well and the N-well can be increased, the trigger voltage of the device can be reduced, the voltage clamping capability of the device can be enhanced, and the surface current conduction uniformity of the device can be improved.
  • FIG. 1 is a three-dimensional schematic diagram of a device structure of an example of the present invention.
  • FIG. 2 is a schematic view showing the metal connection of the device of the example of the present invention.
  • FIG. 3 is a schematic diagram of the ESD current bleed paths CP1 and CP2 of the device of the present invention under the action of an ESD pulse.
  • FIG. 4 is a cross-sectional structure of the device of the present invention at the current path CP1 and an internal equivalent circuit diagram of the ESD pulse.
  • the present invention provides an embedded high voltage LDMOS-SC R device with strong voltage clamping and ESD robustness, combined with strong ESD robustness of LDMOS-SCR structure and large parasitic capacitance of PMOS and NMOS interdigital structures.
  • the advantage is to enhance the voltage clamping and latch-up resistance of the device under high voltage ESD pulses.
  • a three-dimensional schematic diagram of a device structure of an example of the present invention as shown in FIG. 1 is specifically an embedded high voltage LDMOS-SCR device with strong voltage clamping and ESD robustness, including a source-embedded NMOS interdigital finger Structure and drain embedded PMOS finger-finger resistor-capacitance coupling trigger current path and ESD high current bleed path with LDMOS-SCR structure to enhance device ESD robustness, improve voltage clamping capability and device startup speed
  • the main structure is: a P substrate 101, a P well 102, an N well 103, a first field oxygen isolation region 104, a first P+ implant region 105, a second field oxide isolation region 106, and a first N+ implant region 107.
  • District 121 and Field oxide isolation region 122 configured;
  • the P well 102 and the N well 103 are sequentially disposed from left to right in a surface region of the P substrate 101, and a left edge of the P substrate 101 and a left side of the P well 102 The side edges are connected, the right side of the P well 102 is connected to the left side of the N well 103, and the right side of the N well 103 is connected to the right side edge of the P substrate 101;
  • the first field oxygen isolation region 104 the first portion is sequentially disposed from left to right in a surface region of the P well 102 a P+ implant region 105, the second field oxide isolation region 106, and the embedded NMOS interdigital structure, the embedded NMOS interdigital structure from the first N+ implant region 107, the first fin polysilicon
  • the gate 108, the second N+ implant region 109, the second fin polysilicon gate 110, the third N+ implant region 111, and the third fin polysilicon gate 112 are formed, and may be within a device width range according to The actual requirements are alternately extended by the N+ implant region and the fin polysilicon gate in the device width direction, and the left side of the first field oxygen isolation region 104 is connected to the left edge of the P well 102, the first field oxygen
  • the right side of the isolation region 104 is connected to the left side of the first P+ implantation region 105, and the right side of the first P+ implantation region 105 is connected to the left side of the second field oxygen isolation region
  • the in-line PMOS interdigital structure, the third field oxygen isolation region 120, the fourth N+ implantation region 121, and the first portion are sequentially disposed from left to right in a surface region of the N well 103 a four-field oxygen isolation region 122, the embedded PMOS interdigital structure by the fourth fin polysilicon gate 114, the second P+ implant region 115, the fifth fin polysilicon gate 116, and the third P+
  • the implantation region 117, the sixth fin polysilicon gate 118, and the fourth P+ implant region 119 are formed, and may be alternately arranged in the device width range by the N+ implant region and the fin polysilicon gate in the device width direction according to actual needs.
  • the right side of the embedded PMOS interdigital structure is connected to the left side of the third field oxygen isolation region 120, and the right side of the third field oxygen isolation region 120 and the fourth N+ implantation region 121 are Connected to the left side, the right side of the fourth N+ implant region 121 is connected to the left side of the fourth field oxygen isolation region 122, the right side of the fourth field oxygen isolation region 122 and the right side of the N well 103 Side edges connected;
  • the polysilicon gate 113 spans a surface portion of the P well 102 and the N well 103, and a left side of the polysilicon gate 113 is connected to a right side of the embedded NMOS interdigital structure. The right side of the polysilicon gate 113 is connected to the left side of the embedded PMOS interdigital structure;
  • the third fin polysilicon gate 112 is connected to the seventh metal 1 207
  • the polysilicon gate 113 is connected to the eighth metal 1 208
  • the fourth fin polysilicon gate 114 is connected to the ninth metal 1 209.
  • the second P+ implant region 115 is connected to the tenth metal 1 210
  • the implantation region 119 is connected to the fourteenth metal 1 214, and the fourth N+ implantation region 121 is connected to the fifteenth metal 1 215;
  • the first metal 1 201, the second metal 1 202, the third metal 1 203, the fifth metal 1 205, the sixth metal 1 206, and the seventh metal 1 207 Both are connected to the first metal 2 301, and the electrode 304 is taken out from the first metal 2 301 to serve as a metal cathode of the device;
  • the metal 1 214 and the fifteenth metal 1 215 are both connected to the second metal 2 302, and the electrode 305 is taken out from the second metal 2 302 to serve as a metal anode of the device;
  • the fourth metal 1 204 is connected to the third metal 2 303, and the twelfth metal 1 212 is connected to the third metal 2 303;
  • the polysilicon gate 113, the P well 102, the first N+ implant region 107, the first P+ implant region 105, and the metal cathode constitute an ESD large current bleed path CP1 having an LDMOS-SCR structure, thereby Enhance the secondary failure current and voltage clamping capability of the device;
  • the P-well 102, the second N+ implant region 109, the second fin polysilicon gate 110, the third N+ implant region 111, the first P+ implant region 105, and the metal cathode are configured.
  • the N-well 103, the fourth P+ The embedded PMOS interdigital structure formed by the implantation region 119, the sixth fin polysilicon gate 118 and the third P+ implant region 117 may be equivalent to a parasitic capacitance C p , the capacitance C p and the N well
  • the well resistance R NW of 103 may form a first resistance-capacitance coupling effect; and the P-well 102, the second N+ implant region 109, the second fin polysilicon gate 110, and the third N+ implant region 111
  • the embedded NMOS interdigital structure can be equivalent to a parasitic capacitance C n , the capacitance.
  • the P well can be improved by the combination of the first RC coupling effect and the second RC coupling effect 102 or current on the parasitic resistance of the N-well 103.
  • the voltage on the resistor R NW or the resistor R PW rises rapidly to 0.7 V ⁇ , the parasitic transistor Q1 or Q2 inside the LDMOS-SCR structure
  • the ESD high current bleeder path CP1 is formed, thereby increasing the sustain voltage and current of the device.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种具有强电压钳制和ESD鲁棒性的嵌入式高压LDMOS-SCR器件，可用于高压IC的片上ESD防护。该器件主要由P衬底（101）、P阱（102）、N阱（103）、第一场氧隔离区（104）、第一P+注入区（105）、第二场氧隔离区（106）、第一N+注入区（107）、第一鳍式多晶硅栅（108）、第二N+注入区（109）、第二鳍式多晶硅栅（110）、第三N+注入区（111）、第三鳍式多晶硅栅（112）、多晶硅栅（113）、第四鳍式多晶硅栅（114）、第二P+注入区（115）、第五鳍式多晶硅栅（116）、第三P+注入区（117）、第六鳍式多晶硅栅（118）、第四P+注入区（119）、第三场氧隔离区（120）、第四N+注入区（121）和第四场氧隔离区（122）构成。该器件在ESD脉冲作用下，可形成源端内嵌NMOS叉指结构和漏端内嵌PMOS叉指结构的阻容耦合电流路径和LDMOS-SCR结构的ESD电流泄放路径，以增强器件的ESD鲁棒性，提高电压钳制能力。

Description

一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 LDMOS-SCR器件
技术领域
[0001] 本发明属于集成电路的静电放电保护领域， 涉及一种高压 ESD保护器件， 具体 涉及一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 LDMOS-SCR器件， 可用于 提高高压集成电路片上 ESD保护的可靠性。
背景技术
[0002] 随着半导体集成技术的不断改进， 电路系统不断向高密度、 集成化方向发展。
为满足电路系统高度集成化的发展需求， 功率半导体集成技术在电路系统中应 用日益广泛。 尽管静电放电 (ESD)对 CMOS集成电路的损害已引起了电路工程师 和科研人员的广泛关注与重视， 传统的低压 ESD防护方法与措施已取得一定的效 果。 但是， 因功率半导体集成技术的引入导致电路系统的工作电压不断升高， 传统的低压 ESD防护方法和措施不能简单的移植到当今功率半导体集成电路系统 中， 功率半导体集成电路或片上高压集成电路 （高压 IC) 的 ESD防护已成为静电 防护领域的一个重要问题与研究热点。 因高压 IC通常工作在大电压、 大电流、 强电磁干扰、 频繁热插拔、 超高或低于室温等高强度的工作环境下， 高压 IC的 片上 ESD防护面临着更严峻的挑战。 因此设计人员需要对功率 IC的 ESD保护设计 做额外的技术考量。
[0003] 横向扩散金属氧化物半导体 （LDMOS) 器件因其具有耐高压和低导通电阻的 特性， 在高压 IC的输出端常被用作负载的驱动管和 ESD自保护器件。 但是， 随着 IC制备工艺特征尺寸的不断减小， 高压 IC的芯片面积不断缩小， LDMOS单位面 积的电压钳制能力和 ESD鲁棒性也受到削弱， 难以达到国际电工委员会规定的电 子产品要求人体模型不低于 2000 V的静电防护标准 (IEC6000-4-2)。 经过科研人员 的不断摸索， 人们发现在 LDMOS器件结构内部嵌入可控硅 （SCR) ， 获得的 LD MOS-SCR结构可大幅提高器件的 ESD鲁棒性。 然而， 嵌入了 SCR的 LDMOS器件 在 ESD脉冲作用下幵启后的维持电压大幅减小， 极易产生闩锁效应。 若能提高 L DMOS-SCR器件的维持电压或电流， 则可有效避免器件产生闩锁。 本发明实例 通过结合 LDMOS-SCR强鲁棒性与叉指 MOS结构的大电容优势， 设计了一个具有 易触发， 高维持电压与电流特性的强电压钳制和 ESD鲁棒性的嵌入式高压 LDMO S-SCR器件。 在 ESD脉冲作用下， 该 ESD高压保护器件会形成具有 LDMOS-SCR 结构的 ESD电流泄放路径， 增强器件的电流泄放能力和 ESD鲁棒性， 另外， 具有 内嵌 PMOS和 NMOS叉指结构的阻容耦合电流泄放路径， 可促使器件在 ESD脉冲 来临吋快速触发幵启， 具有易触发特性。 而且， PMOS和 NMOS多叉指结构， 一 方面， 可增大器件的寄生电容， 提高器件幵启速度和触发电流； 另一方面， 当 器件幵启之后， 维持电流增大， 可降低器件 SCR路径中的电子与空穴发射率， 从 而提高器件的维持电压和电压钳制能力。
技术问题
[0004] 针对现有高压 IC中的片上 ESD防护器件普遍存在维持电压低、 抗闩锁和电压钳 制能力不足的问题。
问题的解决方案
技术解决方案
[0005] 本发明实例设计了一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 LDMOS-SC R器件， 既充分利用了 LDMOS-SCR器件耐高压和强 ESD鲁棒性的特点， 又利用 了嵌入式 PMOS与 NMOS叉指结构的大电容寄生效应的特点， 以形成既具有 LDM OS-SCR结构的 ESD电流导通路径， 又具有嵌入式 PMOS与 NMOS叉指结构的寄 生阻容耦合电流导通路径， 提高器件的维持电压和电流， 增强器件的抗闩锁能 力和 ESD鲁棒性， 可适用于高压 IC的片上 ESD保护。
[0006] 本发明通过以下技术方案实现：
[0007] 一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 LDMOS-SCR器件， 其包括源 端内嵌 NMOS叉指结构和漏端内嵌 PMOS叉指结构的阻容耦合电流路径和具有 LD MOS-SCR结构的 ESD电流泄放路径， 以增强器件的 ESD鲁棒性， 提高电压钳制 能力， 其特征在于： 主要由 P衬底、 P阱、 N阱、 第一场氧隔离区、 第一 P+注入区 、 第二场氧隔离区、 第一 N+注入区、 第一鰭式多晶硅栅、 第二 N+注入区、 第二 鰭式多晶硅栅、 第三 N+注入区、 第三鰭式多晶硅栅、 多晶硅栅、 第四鰭式多晶 硅栅、 第二 P+注入区、 第五鰭式多晶硅栅、 第三 P+注入区、 第六鰭式多晶硅栅 、 第四 P+注入区、 第三场氧隔离区、 第四 N+注入区和第四场氧隔离区构成；
[0008] 在所述 P衬底的表面区域从左至右依次设有所述 P阱和所述 N阱， 所述 P衬底的 左侧边缘与所述 P阱的左侧边缘相连， 所述 P阱的右侧与所述 N阱的左侧相连， 所 述 N阱的右侧与所述 P衬底的右侧边缘相连；
[0009] 在所述 P阱的表面区域从左至右依次设有所述第一场氧隔离区、 所述第一 P+注 入区、 所述第二场氧隔离区和所述内嵌 NMOS叉指结构， 所述内嵌 NMOS叉指结 构由所述第一 N+注入区、 所述第一鰭式多晶硅栅、 所述第二 N+注入区、 所述第 二鰭式多晶硅栅、 所述第三 N+注入区和所述第三鰭式多晶硅栅构成， 并可在器 件宽度范围内根据实际需求沿器件宽度方向依次由 N+注入区和鰭式多晶硅栅进 行交替延展， 所述第一场氧隔离区的左侧与所述 P阱的左侧边缘相连， 所述第一 场氧隔离区的右侧与所述第一 P+注入区的左侧相连， 所述第一 P+注入区右侧与 所述第二场氧隔离区的左侧相连， 所述第二场氧隔离区的右侧与所述内嵌 NMOS 叉指结构的左侧相连；
[0010] 在所述 N阱的表面区域从左至右依次设有所述内嵌 PMOS叉指结构、 所述第三 场氧隔离区、 所述第四 N+注入区和所述第四场氧隔离区， 所述内嵌 PMOS叉指 结构由所述第四鰭式多晶硅栅、 所述第二 P+注入区、 所述第五鰭式多晶硅栅所 述第三 P+注入区、 所述第六鰭式多晶硅栅、 所述第四 P+注入区构成， 并可在器 件宽度范围内根据实际需求沿器件宽度方向依次由 N+注入区和鰭式多晶硅栅进 行交替延展， 所述内嵌 PMOS叉指结构的右侧与所述第三场氧隔离区的左侧相连 ， 所述第三场氧隔离区的右侧与所述第四 N+注入区的左侧相连， 所述第四 N+注 入区的右侧与所述第四场氧隔离区的左侧相连， 所述第四场氧隔离区的右侧与 所述 N阱的右侧边缘相连；
[0011] 所述多晶硅栅横跨在所述 P阱和所述 N阱的表面部分区域， 所述多晶硅栅的左 侧与所述内嵌 NMOS叉指结构的右侧相连， 所述多晶硅栅的右侧与所述内嵌 PM OS叉指结构的左侧相连；
[0012] 所述第一 P+注入区与第一金属 1相连， 所述第一 N+注入区与第二金属 1相连， 所述第一鰭式多晶硅栅与第三金属 1相连， 所述第二 N+注入区与第四金属 1相连 ， 所述第二鰭式多晶硅栅与第五金属 1相连， 所述第三 N+注入区与第六金属 1相 连， 所述第三鰭式多晶硅栅与第七金属 1相连， 所述多晶硅栅与第八金属 1相连 ， 所述第四鰭式多晶硅栅与第九金属 1相连， 所述第二 P+注入区与第十金属 1相 连， 所述第五鰭式多晶硅栅与第十一金属 1相连， 所述第三 P+注入区与第十二金 属 1相连， 所述第六鰭式多晶硅栅与第十三金属 1相连， 所述第四 P+注入区与第 十四金属 1相连， 所述第四 N+注入区与第十五金属 1相连；
[0013] 所述第一金属 1、 所述第二金属 1、 所述第三金属 1、 所述第五金属 1、 所述第六 金属 1、 所述第七金属 1均与第一金属 2相连， 从所述第一金属 2引出电极， 用作 器件的金属阴极；
[0014] 所述第八金属 1、 所述第九金属 1、 所述第十金属 1、 所述第十一金属 1、 所述第 十三金属 1、 所述第十四金属 1和所述第十五金属 1均与第二金属 2相连， 从所述 第二金属 2引出电极， 用作器件的金属阳极；
[0015] 所述第四金属 1与第三金属 2相连， 所述第十二金属 1与所述第三金属 2相连。
发明的有益效果
有益效果
[0016] 本发明的有益技术效果为：
[0017] (1) 在本发明实例器件的漏端区域， 由所述第四鰭式多晶硅栅、 所述第二 P+ 注入区、 所述第五鰭式多晶硅栅、 所述第三 P+注入区、 所述第六鰭式多晶硅栅 、 所述第四 P+注入区构成的所述内嵌 PMOS叉指结构， 可提高器件的维持电压， 增强器件的电压钳制能力。
[0018] (2) 在本发明实例器件的源端区域， 由所述第一 N+注入区、 所述第一鰭式多 晶硅栅、 所述第二 N+注入区、 所述第二鰭式多晶硅栅、 所述第三 N+注入区和所 述第三鰭式多晶硅栅构成的所述内嵌 NMOS叉指结构， 可降低器件的触发电压， 增高器件的 ESD鲁棒性和电压钳制能力。
[0019] (3) 本发明实例器件中的所述内嵌 PMOS叉指结构和所述内嵌 NMOS叉指结构 可增大器件的寄生电容， 在瞬态 ESD脉冲作用下， 因阻容耦合效应可增大所述 P 阱和所述 N阱的寄生电阻上的触发电流， 降低器件的触发电压， 增强器件的电 压钳制能力， 提高器件的表面电流导通均匀性。 对附图的简要说明
附图说明
[0020] 图 1是本发明实例器件结构的三维示意图；
[0021] 图 2是本发明实例器件金属连接示意图；
[0022] 图 3是本发明实例器件在 ESD脉冲作用下 ESD电流泄放路径 CP1和 CP2的示意图
[0023] 图 4是本发明实例器件在电流路径 CP1处的剖面结构及其 ESD脉冲作用下的内部 等效电路图。
本发明的实施方式
[0024] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0025] 本发明实例设计了一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 LDMOS-SC R器件， 通过结合 LDMOS-SCR结构强 ESD鲁棒性与 PMOS与 NMOS叉指结构大寄 生电容的优势， 增强器件在高压 ESD脉冲作用下的电压箝制和抗闩锁能力。
[0026] 如图 1所示的本发明实例器件结构的三维示意图， 具体为为一种具有强电压钳 制和 ESD鲁棒性的嵌入式高压 LDMOS-SCR器件， 其包括源端内嵌 NMOS叉指结 构和漏端内嵌 PMOS叉指结构的阻容耦合触发电流路径和具有 LDMOS-SCR结构 的 ESD大电流泄放路径， 以增强器件的 ESD鲁棒性， 提高电压钳制能力和器件的 幵启速度， 其特征在于： 主要由 P衬底 101、 P阱 102、 N阱 103、 第一场氧隔离区 1 04、 第一 P+注入区 105、 第二场氧隔离区 106、 第一 N+注入区 107、 第一鰭式多晶 硅栅 108、 第二 N+注入区 109、 第二鰭式多晶硅栅 110、 第三 N+注入区 111、 第三 鰭式多晶硅栅 112、 多晶硅栅 113、 第四鰭式多晶硅栅 114、 第二 P+注入区 115、 第五鰭式多晶硅栅 116、 第三 P+注入区 117、 第六鰭式多晶硅栅 118、 第四 P+注入 区 119、 第三场氧隔离区 120、 第四 N+注入区 121和第四场氧隔离区 122构成；
[0027] 在所述 P衬底 101的表面区域从左至右依次设有所述 P阱 102和所述 N阱 103， 所 述 P衬底 101的左侧边缘与所述 P阱 102的左侧边缘相连， 所述 P阱 102的右侧与所 述 N阱 103的左侧相连， 所述 N阱 103的右侧与所述 P衬底 101的右侧边缘相连；
[0028] 在所述 P阱 102的表面区域从左至右依次设有所述第一场氧隔离区 104、 所述第 一 P+注入区 105、 所述第二场氧隔离区 106和所述内嵌 NMOS叉指结构， 所述内 嵌 NMOS叉指结构由所述第一 N+注入区 107、 所述第一鰭式多晶硅栅 108、 所述 第二 N+注入区 109、 所述第二鰭式多晶硅栅 110、 所述第三 N+注入区 111和所述 第三鰭式多晶硅栅 112构成， 并可在器件宽度范围内根据实际需求沿器件宽度方 向依次由 N+注入区和鰭式多晶硅栅进行交替延展， 所述第一场氧隔离区 104的左 侧与所述 P阱 102的左侧边缘相连， 所述第一场氧隔离区 104的右侧与所述第一 P+ 注入区 105的左侧相连， 所述第一 P+注入区 105右侧与所述第二场氧隔离区 106的 左侧相连， 所述第二场氧隔离区 106的右侧与所述内嵌 NMOS叉指结构的左侧相 连；
[0029] 在所述 N阱 103的表面区域从左至右依次设有所述内嵌 PMOS叉指结构、 所述第 三场氧隔离区 120、 所述第四 N+注入区 121和所述第四场氧隔离区 122， 所述内嵌 PMOS叉指结构由所述第四鰭式多晶硅栅 114、 所述第二 P+注入区 115、 所述第五 鰭式多晶硅栅 116、 所述第三 P+注入区 117、 所述第六鰭式多晶硅栅 118、 所述第 四 P+注入区 119构成， 并可在器件宽度范围内根据实际需求沿器件宽度方向依次 由 N+注入区和鰭式多晶硅栅进行交替延展， 所述内嵌 PMOS叉指结构的右侧与 所述第三场氧隔离区 120的左侧相连， 所述第三场氧隔离区 120的右侧与所述第 四 N+注入区 121的左侧相连， 所述第四 N+注入区 121的右侧与所述第四场氧隔离 区 122的左侧相连， 所述第四场氧隔离区 122的右侧与所述 N阱 103的右侧边缘相 连；
[0030] 所述多晶硅栅 113横跨在所述 P阱 102和所述 N阱 103的表面部分区域， 所述多晶 硅栅 113的左侧与所述内嵌 NMOS叉指结构的右侧相连， 所述多晶硅栅 113的右侧 与所述内嵌 PMOS叉指结构的左侧相连；
[0031] 如图 2所示， 所述第一 P+注入区 105与第一金属 1
201相连， 所述第-一 N+注入区 107与第二金属 1
202相连， 所述第-一鰭式多晶硅栅 108与第三金属 1
203相连， 所述第-二 N+注入区 109与第四金属 1
204相连， 所述第-二鰭式多晶硅栅 110与第五金属 1
205相连， 所述第-三 N+注入区 111与第六金属 1 206相连， 所述第三鰭式多晶硅栅 112与第七金属 1 207相连， 所述多晶硅栅 113与 第八金属 1 208相连， 所述第四鰭式多晶硅栅 114与第九金属 1 209相连， 所述第 二 P+注入区 115与第十金属 1 210相连， 所述第五鰭式多晶硅栅
116与第十一金属 1 211相连， 所述第三 P+注入区 117与第十二金属 1 212相连， 所 述第六鰭式多晶硅栅 118与第十三金属 1 213相连， 所述第四 P+注入区 119与第十 四金属 1 214相连， 所述第四 N+注入区 121与第十五金属 1 215相连；
[0032] 所述第一金属 1 201、 所述第二金属 1 202、 所述第三金属 1 203、 所述第五金属 1 205、 所述第六金属 1 206、 所述第七金属 1 207均与第一金属 2 301相连， 从所述 第一金属 2 301引出电极 304， 用作器件的金属阴极；
[0033] 所述第八金属 1 208、 所述第九金属 1 209、 所述第十金属 1 210、 所述第十一金 属 1 211、 所述第十三金属 1 213、 所述第十四金属 1 214和所述第十五金属 1 215 均与第二金属 2 302相连， 从所述第二金属 2 302引出电极 305， 用作器件的金属 阳极；
[0034] 所述第四金属 1 204与第三金属 2 303相连， 所述第十二金属 1 212与所述第三金 属 2 303相连；
[0035] 如图 3所示， 由所述金属阳极、 所述 N阱 103、 所述第四 N+注入区 121、 所述 第二 P+注入区 115、 所述第四鰭式多晶硅栅 114、 所述多晶硅栅 113、 所述 P阱 102、 所述第一 N+注入区 107、 所述第一 P+注入区 105和所述金属阴极构成一 条具有 LDMOS-SCR结构的 ESD大电流泄放路径 CP1， 从而增强器件的二次失效 电流和电压钳制能力；
[0036] 由所述金属阳极、 所述 N阱 103、 所述第四 N+注入区 121、 所述第四 P+注入区 119、 所述第六鰭式多晶硅栅 118、 所述第三 P+注入区 117、 所述 P阱 102、 所 述第二 N+注入区 109、 所述第二鰭式多晶硅栅 110、 所述第三 N+注入区 111 、 所述第一 P+注入区 105和所述金属阴极构成一条源端所述内嵌 NMOS叉指结构 和漏端所述内嵌 PMOS叉指结构的阻容耦合触发电流路径 CP2， 通过鰭式栅形状 的所述内嵌 NMOS叉指结构和所述内嵌 PMOS叉指结构， 增大器件表面的寄生电 容， 从而提高器件的触发电流和幵启速度；
[0037] 如图 4所示， 当 ESD脉冲作用于发明实例器件吋， 由所述 N阱 103、 所述第四 P+ 注入区 119、 所述第六鰭式多晶硅栅 118和所述第三 P+注入区 117构成的所述内嵌 PMOS叉指结构可等效寄生电容 C p， 所述电容 C p与所述 N阱 103的阱电阻 R NW可 形成第一阻容耦合效应； 由所述 P阱 102、 所述第二 N+注入区 109、 所述第二鰭式 多晶硅栅 110和所述第三 N+注入区 111构成的所述内嵌 NMOS叉指结构可等效寄 生电容 C n， 所述电容。„与所述 P阱 102的阱电阻 R PW可形成第二阻容耦合效应； 在所述第一阻容耦合效应和所述第二阻容耦合效应的共同作用下， 可提高所述 P 阱 102或所述 N阱 103寄生电阻上的电流。 当所述电阻 R NW或所述电阻 R PW上的电 压快速上升至 0.7 V吋， 所述 LDMOS-SCR结构内部的寄生三极管 Q1或 Q2幵启， 从而形成所述 ESD大电流泄放路径 CP1， 从而提高器件的维持电压和电流。 最后说明的是， 以上实施例仅用以说明本发明的技术方案而非限制， 尽管参照 较佳实施例对本发明进行了详细说明， 本领域的普通技术人员应当理解， 可以 对本发明的技术方案进行修改或者等同替换， 而不脱离本发明技术方案的宗旨 和范围， 其均应涵盖在本发明的权利要求范围当中。

Claims

权利要求书
[权利要求 1] 一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 LDMOS-SCR器件， 其包括源端内嵌 NMOS和漏端内嵌 PMOS叉指结构的阻容耦合电流路 径和具有 LDMOS-SCR结构的 ESD电流泄放路径， 以增强器件的 ESD 鲁棒性， 提高电压钳制能力， 其特征在于： 主要由 P衬底 （101) 、 P 阱 （102) 、 N阱 （103) 、 第一场氧隔离区 （104) 、 第一 P+注入区 (105) 、 第二场氧隔离区 （106) 、 第一 N+注入区 （107) 、 第一鰭 式多晶硅栅 （108) 、 第二 N+注入区 （109) 、 第二鰭式多晶硅栅 （1 10) 、 第三 N+注入区 （111) 、 第三鰭式多晶硅栅 （112) 、 多晶硅 栅 （113) 、 第四鰭式多晶硅栅 （114) 、 第二 P+注入区 （115) 、 第 五鰭式多晶硅栅 （116) 、 第三 P+注入区 （117) 、 第六鰭式多晶硅 栅 （118) 、 第四 P+注入区 （119) 、 第三场氧隔离区 （120) 、 第四 N+注入区 （121) 和第四场氧隔离区 （122) 构成； 在所述 P衬底 （101) 的表面区域从左至右依次设有所述 P阱 （102) 和所述 N阱 （103) ， 所述 P衬底 （101) 的左侧边缘与所述 P阱 （102 ) 的左侧边缘相连， 所述 P阱 （102) 的右侧与所述 N阱 （103) 的左 侧相连， 所述 N阱 （103) 的右侧与所述 P衬底 （101) 的右侧边缘相 连；
在所述 P阱 （102) 的表面区域从左至右依次设有所述第一场氧隔离区
(104) 、 所述第一 P+注入区 （105) 、 所述第二场氧隔离区 （106) 和内嵌 MOS叉指结构， 所述内嵌 MOS叉指结构由所述第一 N+注入区 (107) 、 所述第一鰭式多晶硅栅 （108) 、 所述第二 N+注入区 （109 ) 、 所述第二鰭式多晶硅栅 （110) 、 所述第三 N+注入区 （111) 和 所述第三鰭式多晶硅栅 （112) 构成， 并可在器件宽度范围内根据实 际需求沿器件宽度方向依次由 N+注入区和鰭式多晶硅栅进行交替延 展， 所述第一场氧隔离区 （104) 的左侧与所述 P阱 （102) 的左侧边 缘相连， 所述第一场氧隔离区 （104) 的右侧与所述第一 P+注入区 ( 105) 的左侧相连， 所述第一 P+注入区 （105) 右侧与所述第二场氧 隔离区 （106) 的左侧相连， 所述第二场氧隔离区 （106) 的右侧与所 述内嵌 MOS叉指结构的左侧相连；
在所述 N阱 （103) 的表面区域从左至右依次设有内嵌 PMOS叉指结构 、 所述第三场氧隔离区 （120) 、 所述第四 N+注入区 （121) 和所述 第四场氧隔离区 （122) ， 所述内嵌 PMOS叉指结构由所述第四鰭式 多晶硅栅 （114) 、 所述第二 P+注入区 （115) 、 所述第五鰭式多晶 硅栅 （116) 、 所述第三 P+注入区 （117) 、 所述第六鰭式多晶硅栅 (118) 、 所述第四 P+注入区 （119) 构成， 并可在器件宽度范围内 根据实际需求沿器件宽度方向依次由 N+注入区和鰭式多晶硅栅进行 交替延展， 所述内嵌 PMOS叉指结构的右侧与所述第三场氧隔离区 ( 120) 的左侧相连， 所述第三场氧隔离区 （120) 的右侧与所述第四 N +注入区 （121) 的左侧相连， 所述第四 N+注入区 （121) 的右侧与所 述第四场氧隔离区 （122) 的左侧相连， 所述第四场氧隔离区 （122) 的右侧与所述 N阱 （103) 的右侧边缘相连；
所述多晶硅栅 （113) 横跨在所述 P阱 （102) 和所述 N阱 （103) 的表 面部分区域， 所述多晶硅栅 （113) 的左侧与所述内嵌 NMOS叉指结 构的右侧相连， 所述多晶硅栅 （113) 的右侧与所述内嵌 PMOS叉指 结构的左侧相连；
所述第一 P+注入区 （105) 与第一金属 1 (201) 相连， 所述第一 N+注 入区 （107) 与第二金属 1 (202) 相连， 所述第一鰭式多晶硅栅 （108 ) 与第三金属 1 (203) 相连， 所述第二 N+注入区 （109) 与第四金属 1 (204) 相连， 所述第二鰭式多晶硅栅 （110) 与第五金属 1 (205) 相连， 所述第三 N+注入区 （111) 与第六金属 1 (206) 相连， 所述第 三鰭式多晶硅栅 （112) 与第七金属 1 (207) 相连， 所述多晶硅栅 （1 13) 与第八金属 1 (208) 相连， 所述第四鰭式多晶硅栅 （114) 与第 九金属 1 (209) 相连， 所述第二 P+注入区 （115) 与第十金属 1 (210 ) 相连， 所述第五鰭式多晶硅栅 （116) 与第十一金属 1 (211) 相连 ， 所述第三 P+注入区 （117) 与第十二金属 1 (212) 相连， 所述第六 鰭式多晶硅栅 （118) 与第十三金属 1 (213) 相连， 所述第四 P+注入 区 （119) 与第十四金属 1 (214) 相连， 所述第四 N+注入区 （121) 与第十五金属 1 (215) 相连；
所述第一金属 1 (201) 、 所述第二金属 1 (202) 、 所述第三金属 1 (2 03) 、 所述第五金属 1 (205) 、 所述第六金属 1 (206) 、 所述第七金 属 1 (207) 均与第一金属 2 (301) 相连， 从所述第一金属 2 (301) 引 出电极 (304)， 用作器件的金属阴极；
所述第八金属 1 (208) 、 所述第九金属 1 (209) 、 所述第十金属 1 (2 10) 、 所述第十一金属 1 (211) 、 所述第十三金属 1 (213) 、 所述第 十四金属 1 (214) 和所述第十五金属 1 (215) 均与第二金属 2 (302) 相连， 从所述第二金属 2 (302) 引出电极 (305)， 用作器件的金属阳 极；
所述第四金属 1 (204) 与第三金属 2 (303) 相连， 所述第十二金属 1 (212) 与所述第三金属 2 (303) 相连。
[权利要求 2] 如权利要求 1所述的一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 L
DMOS-SCR器件， 其特征在于： 在漏端区域， 由所述第四鰭式多晶 硅栅 （114) 、 所述第二 P+注入区 （115) 、 所述第五鰭式多晶硅栅
(116) 、 所述第三 P+注入区 （117) 、 所述第六鰭式多晶硅栅 （118 ) 、 所述第四 P+注入区 （119) 构成的所述内嵌 PMOS叉指结构， 可 提高器件的维持电压， 增强器件的电压钳制能力。
[权利要求 3] 如权利要求 1所述的一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 L
DMOS-SCR器件， 其特征在于： 在源端区域， 由所述第一 N+注入区 (107) 、 所述第一鰭式多晶硅栅 （108) 、 所述第二 N+注入区 （109 ) 、 所述第二鰭式多晶硅栅 （110) 、 所述第三 N+注入区 （111) 和 所述第三鰭式多晶硅栅 （112) 构成的所述内嵌 NMOS叉指结构， 可 降低器件的触发电压， 增高器件的 ESD鲁棒性和电压钳制能力。
[权利要求 4] 如权利要求 1所述的一种具有强电压钳制和 ESD鲁棒性的嵌入式高压 L
DMOS-SCR器件， 其特征在于： 所述内嵌 PMOS叉指结构和所述内嵌 NMOS叉指结构可增大器件的寄生电容， 在瞬态 ESD脉冲作用下， 因 阻容耦合效应可增大所述 P阱 （102) 和所述 N阱 （103) 的寄生电阻 上的触发电流， 降低器件的触发电压， 增强器件的电压钳制能力， 提 高器件的表面电流导通均匀性。
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