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WO2017113266A1 - FinFET的掺杂方法 - Google Patents

FinFET的掺杂方法 Download PDF

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Publication number
WO2017113266A1
WO2017113266A1 PCT/CN2015/100058 CN2015100058W WO2017113266A1 WO 2017113266 A1 WO2017113266 A1 WO 2017113266A1 CN 2015100058 W CN2015100058 W CN 2015100058W WO 2017113266 A1 WO2017113266 A1 WO 2017113266A1
Authority
WO
WIPO (PCT)
Prior art keywords
fin
doping
dielectric layer
sidewall
top surface
Prior art date
Application number
PCT/CN2015/100058
Other languages
English (en)
French (fr)
Inventor
洪俊华
陈炯
金光耀
张劲
何川
Original Assignee
上海凯世通半导体有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 上海凯世通半导体有限公司 filed Critical 上海凯世通半导体有限公司
Priority to CN201580085589.2A priority Critical patent/CN108431928B/zh
Priority to PCT/CN2015/100058 priority patent/WO2017113266A1/zh
Priority to TW105114121A priority patent/TWI567797B/zh
Publication of WO2017113266A1 publication Critical patent/WO2017113266A1/zh

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer

Definitions

  • the present invention relates to a doping method, and more particularly to a doping method of a FinFET.
  • FinFET Fin Field Effect Transistor
  • Fin Fin is a fin, FinFET named according to the shape of the transistor and the fin similarity
  • Channeling has an absolute advantage in suppressing subthreshold currents and gate leakage currents.
  • the aspect ratio of the FinFET structure (the ratio of the height of Fin to the distance between two Fin) increases, the angle of ion implantation (injection direction and The angle of the Fin top normal is getting smaller and smaller, so the ions injected into the top will be more than the ions injected into the sidewall, and for each complete injection of the top and the two sidewalls. Since it is not vertical injection, there is only one ion implantation per sidewall, and the top surface has undergone two ion implantations, which undoubtedly exacerbates the severe unevenness of the doping dose of the top of Fin and the sidewall of Fin.
  • this non-uniformity is extremely significant, even reaching a ratio of top to side doping dose of 20:1, and optimally, reaching 10:1. That is to say, the doping amount of the top is much larger than that of the sidewall, and this unevenness is extremely disadvantageous for the optimization of device performance.
  • the energy of high-dose ion implantation is generally higher, and the bombardment of the Fin by the ions after the higher-energy ion implantation may destroy the single crystal structure of Fin to cause a problem of amorphization.
  • k diffuses a P-type dopant into Fin to form a PFET
  • the technical problem to be solved by the present invention is to overcome the defects of severe unevenness of the doping amount of the top and side walls of Fin in the prior art, the amorphization of Fin in the doping process, and the hard masking in the doping process.
  • the defects of the film and the process are complicated, and a FinFET doping method is provided.
  • the doping element is not directly injected into the Fin, but the dielectric layer is covered on the top and sidewall of the Fin to block the doping element from directly entering the Fin and passing through
  • the heat treatment after ion implantation forms a doping of Fin to control the doping amount of the top and sidewalls and protect Fin from direct bombardment of ions.
  • the FinFET includes a substrate and a plurality of Fins disposed in parallel on the substrate, each Fin including a top surface, opposite first sidewalls and second sidewalls, characterized by The plurality of Fins includes a first Fin for forming an NFET and a second Fin for forming a PFET, and the doping method includes the following steps:
  • S1 forming a dielectric layer on a surface of the first Fin and a surface of the second Fin, the dielectric layer covering a top surface of the first Fin, a first sidewall and a second sidewall, and a top surface, the first side covering the second Fin a wall and a second side wall;
  • the dielectric layer has a thickness of at least 1 nm, and the implantation energy of the N-type element and the P-type element is 2 keV or less.
  • the direction of ion implantation will be at an angle to the top surface, so that the top surface will undergo two dopings, and each sidewall will be doped. Only one doping is experienced; in addition, as the degree of integration increases, the injection angle is relatively small, and the projected dose of the top surface will be much larger than the projected dose of the sidewall.
  • the doping element does not directly bombard the Fin, and a part of the doping element stays in the dielectric layer, so that the doping element can be uniformly distributed after the heat treatment. Fin's top surface and two side walls.
  • the process steps of the present invention are significantly reduced compared to the IBM process.
  • the PFET portion in order to form different doping types, for example, when forming an NFET, the PFET portion must be covered with a hard mask (because the photoresist is not resistant to diffusion doping).
  • the high temperature required so only a hard mask of silicon oxide or silicon nitride can be used.
  • the portion of the NFET When forming a PFET, the portion of the NFET must also be covered with a hard mask to protect the NFET that has been doped.
  • the steps of forming a hard mask and removing the hard mask itself are very complicated, which increases the difficulty of the entire process. Degree and uncertainty.
  • the present invention at least omits the step of forming a hard mask and removing the hard mask at a time; and further, because ion implantation is used as a doping means, even a photoresist which is not resistant to high temperature can be used as The mask blocks areas that do not need to be implanted.
  • the implanting of each doping element comprises the steps of: doping element implantation on a dielectric layer covering the first sidewall and the top surface of the Fin at a first implantation angle, the first implantation angle being an injection direction and The angle formed by the normal of the top surface;
  • the first injection angle and/or the second injection angle is greater than 0° and less than or equal to 45°.
  • the thickness of the dielectric layer overlying the top surface is greater than the thickness of the dielectric layer overlying the first and second sidewalls.
  • the implantation energy of the doping element in step S3 or step S5 is 1 keV or less, and preferably, the implantation energy of the doping element in step S3 or step S5 is 800 eV or less.
  • the dose of the implanted doping element is at least 3e15/cm 2 , preferably, the dose of the implanted doping element is 1e16-1e17/cm 2 .
  • the dielectric layer has a thickness of from 1 nm to 10 nm.
  • the dielectric layer covering the top surface has a thickness of 3 nm to 5 nm, and the dielectric layer covering the sidewall has a thickness of 2 nm to 3 nm.
  • the dielectric layer is a nitride or an oxide or a carbide, preferably the dielectric layer is silicon nitride or silicon dioxide or aluminum oxide.
  • the heat treatment in step S6 is performed by RTA (rapid thermal annealing), and/or the heat treatment temperature in step S6 is 950 ° C - 1200 ° C.
  • the present invention also provides a method of doping a FinFET, the FinFET comprising a substrate and Fin disposed in parallel on the substrate, each Fin comprising a top surface, an opposite first sidewall and a second sidewall, wherein the FinFET is characterized in that
  • the doping method comprises the following steps:
  • the dielectric layer has a thickness of at least 1 nm, and the implantation energy of the doping element is 2 keV or less.
  • the present invention can use a combination of an ion implantation process and a dielectric layer to block a region that does not need to be doped, and omits at least one conventional diffusion process.
  • a step of forming a hard mask and removing the hard mask is also considered.
  • the first injection angle and/or the second injection angle is greater than 0° and less than or equal to 45°.
  • the thickness of the dielectric layer overlying the top surface is greater than the thickness of the dielectric layer overlying the first and second sidewalls.
  • the implantation energy of the doping element in step S2 or step S3 is 1 keV or less, and preferably, the implantation energy of the doping element in step S2 or step S3 is 800 eV or less.
  • the dose of the implanted doping element is at least 3e15/cm 2 , preferably, the dose of the implanted doping element is 1e16-1e17/cm 2 .
  • the dielectric layer has a thickness of from 1 nm to 10 nm.
  • the dielectric layer covering the top surface has a thickness of 3 nm to 5 nm, and the dielectric layer covering the sidewall has a thickness of 2 nm to 3 nm.
  • the dielectric layer is a nitride or an oxide or a carbide, preferably the dielectric layer is silicon nitride or silicon dioxide or aluminum oxide.
  • the heat treatment in step S4 employs RTA, and/or the heat treatment temperature in step S4 is 950 ° C - 1200 ° C.
  • the present invention also provides a method of doping a FinFET, the FinFET comprising a substrate and Fin disposed in parallel on the substrate, each Fin comprising a top surface, an opposite first sidewall and a second sidewall, wherein the FinFET is characterized in that
  • the doping method comprises the following steps:
  • the dielectric layer has a thickness of at least 1 nm.
  • the thickness of the dielectric layer overlying the top surface is greater than the thickness of the dielectric layer overlying the first and second sidewalls.
  • the dielectric layer has a thickness of from 1 nm to 10 nm.
  • the dielectric layer covering the top surface has a thickness of 3 nm to 5 nm, and the dielectric layer covering the sidewall has a thickness of 2 nm to 3 nm.
  • the dielectric layer is a nitride or oxide or carbide of the dielectric layer, preferably the dielectric layer is silicon nitride or silicon dioxide or aluminum oxide.
  • the heat treatment in step S3 employs RTA, and/or the heat treatment temperature in step S3 is 950 ° C - 1200 ° C. .
  • the doping element is not directly injected into the Fin, but a lower energy implantation is used, and a different selection of the thickness of the dielectric layer can be achieved: a part of the doping element stays in the dielectric In the layer, another part of the doping element enters the Fin, and the top surface and the sidewall of the Fin actually after the heat treatment are uniformly distributed, thereby improving the doping uniformity of the top surface and the sidewall of the Fin.
  • the combination of doping the dielectric layer and thermal diffusion eliminates the step of forming the hard mask at least once and removing the hard mask at least once.
  • the photoresist can be used to cover the portion that is not doped, simplifying the overall process.
  • FIG. 1 is a schematic structural view of Fin when undoped in Embodiment 1 of the present invention.
  • Embodiment 2 is a schematic view showing the formation of a dielectric layer in Embodiment 1 of the present invention.
  • FIG. 3 is a schematic view showing that a PFET is blocked by a photoresist in Embodiment 1 of the present invention.
  • FIG. 4 is a schematic view showing the injection of an N-type element from the first sidewall side in Embodiment 1 of the present invention.
  • Fig. 5 is a schematic view showing the injection of an N-type element from the side of the second side wall in the first embodiment of the present invention.
  • FIG. 6 is a schematic view showing the NFET blocked by the photoresist in Embodiment 1 of the present invention.
  • Fig. 7 is a schematic view showing the injection of a P-type element from the side of the first side wall in the first embodiment of the present invention.
  • Figure 8 is a schematic view showing the injection of a P-type element from the second sidewall side in Embodiment 1 of the present invention.
  • FIG. 9 is a schematic view showing formation of an N-type doped region and a P-type doped region in Embodiment 1 of the present invention.
  • FIG. 10 is a schematic structural view of Fin after removing a dielectric layer in Embodiment 1 of the present invention.
  • Figure 11 is a schematic view showing the structure of Fin when undoped in Example 2 of the present invention.
  • Figure 12 is a schematic view showing the formation of a dielectric layer in Embodiment 2 of the present invention.
  • Figure 13 is a schematic view showing the implantation of a doping element from the first sidewall side in Embodiment 2 of the present invention.
  • Figure 14 is a schematic view showing the implantation of a doping element from the second sidewall side in Embodiment 2 of the present invention.
  • Figure 15 is a schematic view showing the formation of a doped region in Embodiment 2 of the present invention.
  • FIG. 16 is a schematic structural view of Fin after removing a dielectric layer in Embodiment 2 of the present invention.
  • Fig. 17 is a simulation diagram showing the distribution of boron element implantation in Fin covering a 5 nm dielectric layer.
  • Fig. 18 is a simulation diagram showing the distribution of boron element implantation in Fin covering a 3 nm dielectric layer.
  • the FinFET includes a substrate 1 and a plurality of Fins disposed in parallel on the substrate.
  • two Fins are shown, each of which includes a top surface, an opposite first sidewall, and a first Two sidewalls, the plurality of Fins including a first Fin 21 for forming an NFET and a second Fin 22 for forming a PFET, the doping method comprising the steps of:
  • a dielectric layer such as silicon nitride
  • the silicon nitride covers the top surface and both sidewalls of all Fins
  • the silicon nitride covering the top surface is indicated by 31, covering the sidewalls.
  • the silicon nitride is represented by 32, and the thickness of the silicon nitride on the top surface (for example, 5 nm) is larger than the thickness of the silicon nitride (2 nm) on the sidewall.
  • the second Fin is protected with photoresist 4.
  • an N-type element is implanted from the first sidewall side (for example, the right side) of the first Fin, the implantation direction is 10° from the first Fin top normal, and the implantation energy is 500 eV. Due to the protection of the photoresist 4, the second Fin is not affected.
  • an N-type element is implanted from the second sidewall side (for example, the left side) of the first Fin, and the angle of the injection direction to the first Fin top normal is also 10°, and the implantation energy is 500 eV. Since the implantation energy is low, a part of the N-type element stays in the silicon nitride, and only another part of the N-type element is injected into the first Fin. The photoresist overlying the second Fin is then removed.
  • a photoresist (also denoted by reference numeral 4) is overlaid on the silicon nitride on the first Fin to protect the structure that has been implanted.
  • P-type elements are implanted from the right side and the left side, respectively, with an implantation angle of 10° and an implantation energy of 300 eV. Such a portion of the P-type element stays in the silicon nitride overlying the second Fin, and another portion of the P-type element is implanted in the second Fin.
  • the structure shown in FIG. 9 is heat-treated, so that the N-type element and the P-type element in the silicon nitride enter the first Fin and the second Fin, respectively, and are activated, and additionally injected into Doping elements in the first Fin and the second Fin are also activated.
  • the silicon nitride is subsequently removed.
  • the doping of the NFET and the PFET can be completed by forming only one dielectric layer and removing the primary dielectric layer, and the steps are greatly reduced compared to the IBM process, and the process is greatly simplified.
  • the injection must be at an angle to the top surface.
  • the top surface of Fin In order to ensure that the two sidewalls of Fin are doped, the top surface of Fin must be implanted twice. The injection angle is relatively small, and the projection dose of the top surface is much larger than the projection dose of the side surface, which is the fundamental reason why the doping uniformity of Fin is very poor.
  • the doping element is not directly implanted into the Fin, but the dielectric layer is first formed and then injected and combined with the heat treatment to diffuse the doping element to the Fin. In this way, the doping difference between the top surface and the sidewall of the Fin after the heat treatment is greatly reduced.
  • the doping element does not directly bombard Fin, but directly bombards the dielectric layer, the seed layer is well preserved in Fin, thereby alleviating the problem of amorphization.
  • the FinFET includes a substrate 100 and Fin 200 disposed in parallel spaced apart on the substrate, each Fin including a top surface 201, opposing first and second sidewalls (where the sidewalls are each indicated at 202)
  • the doping method comprises the following steps:
  • a dielectric layer is formed on the surface of each Fin, the dielectric layer covering the top surface of the Fin, the first sidewall and the second sidewall, and the substrate between adjacent Fins, which is covered by 300a in FIG.
  • the top dielectric layer, 300b represents the dielectric layer overlying the first sidewall and the second sidewall.
  • the dielectric layer has a thickness of at least 2 nm.
  • the first sidewall (for example, the right side) and the top surface of Fin are implanted with a doping element at a first implantation angle, and the first implantation angle is an angle between the injection direction and the normal of the top surface. ;
  • the second sidewall (left side) and the top surface of Fin are implanted with a doping element at a second implantation angle, which is an angle between the injection direction and the normal of the top surface.
  • the injection angle is 10°.
  • the implantation energy of the doping element is 500 eV or less, such that a part of the doping element stays in the dielectric layer and the other part enters the Fin.
  • heat treatment of the structure obtained in Fig. 14 causes the doping element implanted into the dielectric layer to enter Fin and be activated, and the doping element injected into Fin is also activated, thereby being on the top of Fin and Fin Doped regions are formed on both sidewalls, denoted by 41 and 42, respectively.
  • the dielectric layer is then removed.
  • the doped structure of Fin is obtained, and the doping of the top and sidewalls of Fin is completed.
  • the problem of Fin amorphization is greatly alleviated. Furthermore, the doped regions of the top and sidewalls of Fin are obtained by the diffusion of heat treatment, so the doping region obtained by the doping method of the present invention is relatively uniform compared to the direct ion implantation of Fin. .
  • Embodiment 3 The basic principle of Embodiment 3 is the same as that of Embodiment 1, except that:
  • the thickness of the dielectric layer covering the top surface is greater than the thickness of the dielectric covering the first sidewall and the second sidewall.
  • the dielectric layer covering the top surface of the Fin has a thickness of 5 nm and covers both sidewalls of the Fin.
  • the dielectric layer has a thickness of 3 nm.
  • 300eV boron ion implantation is used as an example (simulated by the simulation software TRIM), using silicon nitride and silicon dioxide as dielectric layers, respectively, and the injection angle is still 10° (ie for the top surface of Fin)
  • the angle between the injection direction and the top normal is 10°
  • the angle between the injection direction and the sidewall normal is 80°, respectively
  • the dielectric layer thickness is 5 nm
  • the abscissa indicates the injection depth (in nm)
  • the ordinate indicates the atomic concentration (unit cm -3 )
  • silicon nitride is used in the case where the atomic concentration of boron in the final silicon nitride is 2.8e16/cm 3 and the atomic concentration in the Si is 1.7e13/cm. 3 .
  • the atomic concentration in the silica was 2.7 e16/cm 3 and the atomic concentration in the Si was 1.1e15/cm 3 .
  • the dielectric layer is 3 nm, for the top surface, silicon nitride is used: the atomic concentration of boron in the final silicon nitride is 2.5e15/cm 3 , and the atomic concentration into the Si is 1.3e13/cm. 3 .
  • the atomic concentration in the silica was 2.3e15/cm 3 and the atomic concentration in the Si was 1.6e14/cm 3 .

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Abstract

一种FinFET的掺杂方法，该FinFET包括衬底(1)和位于衬底(1)上平行间隔设置的Fin(21,22)，每根Fin(21,22)包括顶面、相对的第一侧壁和第二侧壁，掺杂方法包括：在每根Fin(21,22)的表面形成电介质层(31,32)，该电介质层(31,32)覆盖Fin(21,22)的顶面、第一侧壁和第二侧壁；分别自该第一侧壁侧和第二侧壁侧对Fin(21,22)进行掺杂元素的注入；热处理使得掺杂元素扩散至Fin(21,22)中并被激活，其中该电介质层(31,32)的厚度至少为1nm，掺杂元素的注入能量为2keV以下。通过不直接将掺杂元素注入至Fin(21,22)中，而是在Fin(21,22)的顶部和侧壁覆盖电介质层(31,32)来阻挡掺杂元素直接进入Fin(21,22)，并通过热处理来形成对Fin(21,22)的掺杂从而对顶部和侧壁的掺杂剂量进行控制，并保护Fin(21,22)不受离子的直接轰击。

Description

FinFET的掺杂方法 技术领域
本发明涉及一种掺杂方法，特别是涉及一种FinFET的掺杂方法。
背景技术
随着集成电路从22nm技术节点往更小尺寸发展，制程会采用FinFET(鳍式场效晶体管，Fin是鱼鳍的意思，FinFET命名根据晶体管的形状与鱼鳍的相似性)结构，旨在减少沟道效应，在抑制亚阈值电流和栅漏电流方面有着绝对的优势。随着集成度的提高，FinFET器件取代传统平面器件将是必然的趋势。
从器件结构上讲，随着14nm以下制程的发展，FinFET结构高宽比(aspect ratio，即Fin的高度和两根Fin之间的距离之比)的增大，离子注入的角度(注入方向和Fin顶面法线的夹角)也就越来越小，那么注入至顶部的离子势必会多于注入侧壁的离子，再者，对于每一次顶面和两个侧壁的完整注入来说，由于不是垂直注入，每个侧壁仅仅有一次离子注入，而顶面却经历了两次的离子注入，这无疑加剧了Fin的顶部和Fin的侧壁掺杂剂量的严重不均。目前，这种不均匀性是极为显著的，甚至达到了顶部和侧壁掺杂剂量之比为20:1，最优的，也要达到10:1。也就是说，顶部的掺杂量要远远大于侧壁，这种不均匀性对于器件性能的优化是极为不利的。
再者，大剂量离子注入的能量一般也较高，那么在较高能量的离子注入之后由于离子对Fin的轰击会破坏Fin的单晶结构从而产生非晶化的问题。
从工艺上讲，现有制程步骤繁复，在掺杂时必须引入硬掩膜(hard mask)，这就进一步复杂化了整个制程。IBM公司于今年公开了一项专利申请(US20150079773)其中涉及一种FinFET的掺杂方法，为了要在衬底上形成NFET(N型场效应管)和PFET(P型场效应管)，IBM采用了以下制程：
a在所有Fin表面覆盖氧化层；
b在形成PFET的Fin上覆盖光刻胶；
c将覆盖于待形成NFET的Fin上的氧化层去除，同时去除光刻胶；
d整体沉积N型掺杂剂；
e使N型掺杂剂扩散至Fin中形成NFET；
f去除剩余的N型掺杂剂以及待形成PFET的Fin上的氧化层；
g再次形成一氧化层以覆盖NFET和未掺杂的Fin(即待形成PFET的Fin)；
h在NFET上形成光刻胶；
i将未掺杂的Fin上的氧化层去除，同时去除光刻胶；
j整体沉积P型掺杂剂；
k使P型掺杂剂扩散至Fin中形成PFET；
l去除剩余的P型掺杂剂以及NFET上的氧化层。
为了要形成不同掺杂类型的FET，必须要形成掩膜将无需掺杂的部分保护住，由于加上扩散掺杂过程的高温，那么这道掩膜必须是能够承受高温的，多为氧化层，这是一种hard mask，其形成工艺和去除工艺本身比较复杂，步骤非常繁复。
发明内容
本发明要解决的技术问题是为了克服现有技术中Fin的顶部和侧壁的掺杂剂量严重不均匀的缺陷、Fin在掺杂过程中被非晶体化以及掺杂过程中必须用到硬掩膜、工艺复杂的缺陷，提供一种FinFET的掺杂方法，不直接将掺杂元素注入至Fin中，而是在Fin的顶部和侧壁覆盖电介质层来阻挡掺杂元素直接进入Fin，并通过离子注入后的热处理来形成对Fin的掺杂从而对顶部和侧壁的掺杂剂量进行控制，并保护Fin不受离子的直接轰击。
本发明是通过下述技术方案来解决上述技术问题的：
一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的多根Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，其特点在 于，该多根Fin中包括用于形成NFET的第一Fin和用于形成PFET的第二Fin，该掺杂方法包括以下步骤：
S1：在第一Fin的表面和第二Fin的表面形成电介质层，该电介质层覆盖第一Fin的顶面、第一侧壁和第二侧壁以及覆盖第二Fin的顶面、第一侧壁和第二侧壁；
S2：在第二Fin对应的电介质层上形成光刻胶；
S3：分别自第一Fin的第一侧壁侧和第一Fin的第二侧壁侧对第一Fin进行N型掺杂元素注入，之后去除第二Fin对应的电介质层上的光刻胶；
S4：在第一Fin对应的电介质层上形成光刻胶；
S5：分别自第二Fin的第一侧壁侧和第二Fin的第二侧壁侧对第二Fin进行P型掺杂元素注入，之后去除第一Fin对应的电介质层上的光刻胶；
S6：热处理使得N型掺杂元素扩散至第一Fin中并被激活以及使得P型掺杂元素扩散至第二Fin中并被激活，
其中该电介质层的厚度至少为1nm，N型元素和P型元素的注入能量为2keV以下。
因为Fin的立体结构，若要对Fin的侧壁进行掺杂，那么离子注入的方向将会与顶面呈一定角度，由此顶面将会经历两次掺杂，而每个侧壁则均只经历一次掺杂；再加上随着集成度的提高，注入角度相对较小，顶面的投影剂量将远大于侧壁的投影剂量。在本发明的技术方案中，由于电介质层的存在，掺杂元素并未直接轰击Fin，有一部分掺杂元素更是会停留于电介质层中，这样在热处理之后掺杂元素将能均匀地分布于Fin的顶面和两个侧壁中。
与IBM的工艺相比，本发明的工艺步骤明显减少了。在IBM的工艺中，由于采用了扩散掺杂的方法，为了形成不同的掺杂类型，例如形成NFET时，必须先将PFET的部分用硬掩膜覆盖起来(因为光刻胶不耐扩散掺杂需要的高温，因此只能采用氧化硅或氮化硅的硬掩膜)，而在形成PFET时，必须将NFET的部分也用硬掩膜覆盖起来以保护已经掺杂形成的NFET。然而形成硬掩膜和去除硬掩膜的步骤本身是非常繁复的，这就增加了整个工艺的难 度和不确定性。对比本发明的步骤可以看出，本发明至少省略了一次形成硬掩膜和去除硬掩膜的步骤；再者因为采用离子注入作为掺杂手段，即使是不耐高温的光刻胶也可作为掩膜挡住无需注入的区域。
优选地，每种掺杂元素的注入包括以下步骤：以一第一注入角度对覆盖于Fin的第一侧壁和顶面的电介质层进行掺杂元素注入，该第一注入角度为注入方向与顶面的法线所成夹角；
以一第二注入角度对覆盖于Fin的第二侧壁和顶面的电介质层进行掺杂元素的注入，该第二注入角度为注入方向与顶面的法线所成夹角，
第一注入角度和/或该第二注入角度大于0°、小于等于45°。
优选地，覆盖于顶面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质层的厚度。
优选地，步骤S3或步骤S5中掺杂元素的注入能量为1keV以下，优选地，步骤S3或步骤S5中掺杂元素的注入能量为800eV以下。
优选地，注入的掺杂元素的剂量至少为3e15/cm2，优选地，注入的掺杂元素的剂量为1e16-1e17/cm2。
优选地，该电介质层的厚度为1nm-10nm。优选地，覆盖于顶面的电介质层厚度为3nm-5nm，覆盖于侧壁的电介质层厚度为2nm-3nm。
优选地，该电介质层为氮化物或氧化物或碳化物，优选地，该电介质层为氮化硅或为二氧化硅或为氧化铝。
优选地，步骤S6中热处理采用RTA(rapid thermal annealing，快速热退火)，和/或，步骤S6中热处理温度为950℃-1200℃。
本发明还提供一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，其特点在于，该掺杂方法包括以下步骤：
S1：在每根Fin的表面形成电介质层，该电介质层覆盖Fin的顶面、第一侧壁和第二侧壁；
S2：以一第一注入角度自该第一侧壁侧对Fin进行掺杂元素的注入，该 第一注入角度为注入方向与顶面的法线所成夹角；
S3：以一第二注入角度自该第二侧壁侧对Fin进行掺杂元素的注入，该第二注入角度为注入方向与顶面的法线所成夹角；
S4：热处理使得掺杂元素扩散至Fin中并被激活，
其中该电介质层的厚度至少为1nm，掺杂元素的注入能量为2keV以下。
除了能优化Fin的掺杂均匀性以及改善非晶化程度，本发明通过离子注入工艺和电介质层的结合，可以采用光刻胶来阻挡无需掺杂的区域，而省略至少一次传统扩散工艺中的形成硬掩膜和去除硬掩膜的步骤。
优选地，第一注入角度和/或该第二注入角度大于0°、小于等于45°。
优选地，覆盖于顶面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质层的厚度。
优选地，步骤S2或步骤S3中掺杂元素的注入能量为1keV以下，优选地，步骤S2或步骤S3中掺杂元素的注入能量为800eV以下。
优选地，注入的掺杂元素的剂量至少为3e15/cm2，优选地，注入的掺杂元素的剂量为1e16-1e17/cm2。
优选地，该电介质层的厚度为1nm-10nm。优选地，覆盖于顶面的电介质层厚度为3nm-5nm，覆盖于侧壁的电介质层厚度为2nm-3nm。
优选地，该电介质层为氮化物或氧化物或碳化物，优选地，该电介质层为氮化硅或为二氧化硅或为氧化铝。
优选地，步骤S4中热处理采用RTA，和/或，步骤S4中热处理温度为950℃-1200℃。
本发明还提供一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，其特点在于，该掺杂方法包括以下步骤：
S1：在每根Fin的表面形成电介质层，该电介质层覆盖Fin的顶面、第一侧壁和第二侧壁；
S2：对Fin进行等离子体掺杂；
S3：热处理使得掺杂元素扩散至Fin中并被激活，
其中该电介质层的厚度至少为1nm。
优选地，覆盖于顶面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质层的厚度。
优选地，该电介质层的厚度为1nm-10nm。优选地，覆盖于顶面的电介质层厚度为3nm-5nm，覆盖于侧壁的电介质层厚度为2nm-3nm。
优选地，该电介质层为该电介质层为氮化物或氧化物或碳化物，优选地，该电介质层为氮化硅或为二氧化硅或为氧化铝。
优选地，步骤S3中热处理采用RTA，和/或，步骤S3中热处理温度为950℃-1200℃。。
在符合本领域常识的基础上，上述各优选条件，可任意组合，即得本发明各较佳实例。
本发明的积极进步效果在于：
1、本发明的掺杂方法中并不直接将掺杂元素注入至Fin中，而是采用较低的能量注入，加上对电介质层厚度的不同选择，可以实现：部分掺杂元素停留于电介质层中，另外一部分掺杂元素进入Fin中，经过热处理后实际进入Fin的顶面和侧壁将均匀分布，从而提高Fin的顶面与侧壁的掺杂均匀性。
2、采用离子注入的方案中，由于未对Fin直接轰击，因此不会对Fin造成很大损伤，使得Fin中得以较好的保留种籽层，有效缓解了Fin的非晶化问题。
3、通过掺杂电介质层与热扩散的结合省去了至少一次形成硬掩膜和至少一次去除硬掩膜的步骤，可以使用光刻胶来覆盖无需掺杂的部分，简化了整体制程。
附图说明
图1为本发明实施例1中未掺杂时的Fin的结构示意图。
图2为本发明实施例1中形成电介质层的示意图。
图3为本发明实施例1中PFET被光刻胶遮挡的示意图。
图4为本发明实施例1中N型元素自第一侧壁侧注入的示意图。
图5为本发明实施例1中N型元素自第二侧壁侧注入的示意图。
图6为本发明实施例1中NFET被光刻胶遮挡的示意图。
图7为本发明实施例1中P型元素自第一侧壁侧注入的示意图。
图8为本发明实施例1中P型元素自第二侧壁侧注入的示意图。
图9为本发明实施例1中形成N型掺杂区域和P型掺杂区域的示意图。
图10为本发明实施例1中去除电介质层后的Fin的结构示意图。
图11为本发明实施例2中未掺杂时的Fin的结构示意图。
图12为本发明实施例2中形成电介质层的示意图。
图13为本发明实施例2中掺杂元素自第一侧壁侧注入的示意图。
图14为本发明实施例2中掺杂元素自第二侧壁侧注入的示意图。
图15为本发明实施例2中形成掺杂区域的示意图。
图16为本发明实施例2中去除电介质层后的Fin的结构示意图。
图17为硼元素注入覆盖5nm电介质层的Fin中的分布情况模拟图。
图18为硼元素注入覆盖3nm电介质层的Fin中的分布情况模拟图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。下列实施例中未注明具体条件的实验方法，按照常规方法和条件，或按照商品说明书选择。
实施例1
参考图1-图10，FinFET包括衬底1和位于衬底上平行间隔设置的多根Fin，本实施例中示出两根Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，该多根Fin中包括用于形成NFET的第一Fin21和用于形成PFET的第二Fin22，该掺杂方法包括以下步骤：
参考图2，首先在Fin的表面形成电介质层，例如氮化硅，该氮化硅覆盖所有Fin的顶面和两个侧壁，覆盖于顶面的氮化硅以31表示，覆盖于侧壁的氮化硅以32表示，顶面的氮化硅厚度(例如5nm)大于侧壁的氮化硅厚度(2nm)。
参考图3，将第二Fin用光刻胶4保护起来。参考图4，自第一Fin的第一侧壁侧(例如右侧)注入N型元素，注入方向与第一Fin顶面法线的夹角为10°，注入能量为500eV。由于光刻胶4的保护，第二Fin不会受到影响。接着参考图5，自第一Fin的第二侧壁侧(例如左侧)注入N型元素，注入方向与第一Fin顶面法线的夹角也为10°，注入能量为500eV。由于注入能量较低，一部分的N型元素停留在氮化硅中，只有另一部分的N型元素被注入至第一Fin中。接着去除覆盖于第二Fin处的光刻胶。
参考图6，在第一Fin上的氮化硅上覆盖光刻胶(依然以附图标记4来表示)以保护已经注入过的结构。参考图7-图8，分别从右侧和左侧进行P型元素的注入，注入角度为10°，注入能量为300eV。这样一部分的P型元素停留于覆盖于第二Fin之上的氮化硅中，另一部分的P型元素被注入于第二Fin中。
参考图9，去除光刻胶4之后对图9所示结构进行热处理，使得氮化硅中的N型元素和P型元素分别进入第一Fin中和第二Fin中并被激活，另外注入至第一Fin和第二Fin中的掺杂元素也被激活。参考图10，之后去除该氮化硅。
在本实施例中，仅形成一次电介质层、去除一次电介质层即可完成NFET和PFET的掺杂，比起IBM的工艺而言步骤大为减少，工艺大为简化。
再者，由于Fin的三维结构，注入时必然是要与顶面呈一定角度的，为了保证Fin的两个侧壁都形成掺杂，Fin的顶面必然会有两次注入掺杂，加上注入角度比较小，顶面的投影剂量比侧面的投影剂量大很多，这就是Fin的掺杂均匀性非常差的根本原因。在本实施例中，并不直接将掺杂元素注入至Fin中，而是先形成电介质层再行注入并结合热处理使掺杂元素扩散至Fin 中，这样经过热处理之后的Fin的顶面和侧壁的掺杂差异大为缩小。
而且，正因为掺杂元素并未直接轰击Fin，而是直接轰击电介质层，因此Fin中得以较为良好地保留种籽层，从而缓解了非晶化的问题。
实施例2
参考图11-图16，FinFET包括衬底100和位于衬底上平行间隔设置的Fin200，每根Fin包括顶面201、相对的第一侧壁和第二侧壁(这里侧壁均以202表示)，该掺杂方法包括以下步骤：
参考图12，在每根Fin的表面形成电介质层，该电介质层覆盖Fin的顶面、第一侧壁和第二侧壁以及相邻Fin之间的衬底，图12中以300a表示覆盖于顶面的电介质层，以300b表示覆盖于第一侧壁、第二侧壁上的电介质层。该电介质层的厚度至少为2nm。
参考图13，以一第一注入角度对Fin的第一侧壁(例如右侧)和顶面进行掺杂元素的注入，该第一注入角度为注入方向与顶面的法线所成夹角；
继续参考图14，以一第二注入角度对Fin的第二侧壁(左侧)和顶面进行掺杂元素的注入，该第二注入角度为注入方向与顶面的法线所成夹角，在本实施例中注入角度均为10°。其中，掺杂元素的注入能量为500eV以下，这样有一部分掺杂元素停留于电介质层中，而另一部分则进入Fin中。
参考图15，热处理图14得到的结构使得被注入至电介质层中的掺杂元素进入Fin中并被激活，被注入至Fin中的掺杂元素也被激活，由此在Fin的顶部和Fin的两侧壁上形成掺杂区域，分别以41和42来表示。之后去除该电介质层，参考图16，得到Fin的掺杂结构，至此Fin的顶部及侧壁的掺杂就完成了。
由于没有对Fin造成直接的轰击，而且离子注入之后有一部分的掺杂元素停留在电介质层中，因此Fin非晶化的问题得到较大缓解。再者，Fin的顶部和侧壁的掺杂区域是通过热处理的扩散作用得到的，因此相比直接对Fin进行离子注入而言，通过本发明的掺杂方法得到的掺杂区域是比较均匀的。
实施例3
实施例3的基本原理与实施例1相同，不同之处在于：
覆盖于顶面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质的厚度，例如，覆盖于Fin顶面的电介质层的厚度为5nm，覆盖于Fin两个侧壁上的电介质层的厚度为3nm。
模拟实验
离子注入至电介质层的分布情况模拟
参考图17和图18，以300eV的硼离子注入为例(用模拟软件TRIM来模拟)，分别采用氮化硅和二氧化硅作为电介质层，注入角度依然为10°(即对于Fin的顶面来说，注入方向与顶面法线的夹角为10°；而对于Fin的侧壁来说，注入方向与侧壁法线的夹角为80°)，分别模拟了电介质层厚度为5nm(结果参见图17)和电介质层为3nm(结果参见图18)的情况。其中，横坐标表示注入深度(单位nm)，纵坐标表示原子浓度(atomic concentration，单位cm-3)
电介质层为5nm的情况下，对于顶面来说，采用氮化硅的情况为：最终氮化硅中硼的原子浓度为2.8e16/cm3，而进入Si中的原子浓度为1.7e13/cm3。采用二氧化硅的情况为：二氧化硅中的原子浓度为2.7e16/cm3，进入Si中的原子浓度为1.1e15/cm3。
电介质层为3nm的情况下，对于顶面来说，采用氮化硅的情况为：最终氮化硅中硼的原子浓度为2.5e15/cm3，而进入Si中的原子浓度为1.3e13/cm3。采用二氧化硅的情况为：二氧化硅中的原子浓度为2.3e15/cm3，进入Si中的原子浓度为1.6e14/cm3。
为了清楚地显示Fin及电介质层和掺杂区域，附图中的上述各个部分的大小并非按比例描绘，本领域技术人员应当理解附图中的比例并非对本发明的限制。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本 领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (21)

  1. 一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的多根Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，其特征在于，该多根Fin中包括用于形成NFET的第一Fin和用于形成PFET的第二Fin，该掺杂方法包括以下步骤：
    S1：在第一Fin的表面和第二Fin的表面形成电介质层，该电介质层覆盖第一Fin的顶面、第一侧壁和第二侧壁以及覆盖第二Fin的顶面、第一侧壁和第二侧壁；
    S2：在第二Fin对应的电介质层上形成光刻胶；
    S3：分别自第一Fin的第一侧壁侧和第一Fin的第二侧壁侧对第一Fin进行N型掺杂元素注入，去除第二Fin对应的电介质层上的光刻胶；
    S4：在第一Fin对应的电介质层上形成光刻胶；
    S5：分别自第二Fin的第一侧壁侧和第二Fin的第二侧壁侧对第二Fin进行P型掺杂元素注入，去除第一Fin对应的电介质层上的光刻胶；
    S6：热处理使得N型掺杂元素扩散至第一Fin中并被激活以及使得P型掺杂元素扩散至第二Fin中并被激活，
    其中该电介质层的厚度至少为1nm，N型元素和P型元素的注入能量为2keV以下。
  2. 如权利要求1所述的FinFET的掺杂方法，其特征在于，每种掺杂元素的注入包括以下步骤：以一第一注入角度对覆盖于Fin的第一侧壁和顶面的电介质层进行掺杂元素注入，该第一注入角度为注入方向与顶面的法线所成夹角；
    以一第二注入角度对覆盖于Fin的第二侧壁和顶面的电介质层进行掺杂元素的注入，该第二注入角度为注入方向与顶面的法线所成夹角，
    第一注入角度和/或该第二注入角度大于0°、小于等于45°。
  3. 如权利要求1所述的FinFET的掺杂方法，其特征在于，覆盖于顶面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质层的厚度。
  4. 如权利要求1所述的FinFET的掺杂方法，其特征在于，步骤S3或步骤S5中掺杂元素的注入能量为1keV以下，优选地，步骤S3或步骤S5中掺杂元素的注入能量为800eV以下。
  5. 如权利要求1所述的FinFET的掺杂方法，其特征在于，注入的掺杂元素的剂量至少为3e15/cm2，优选地，注入的掺杂元素的剂量为1e16-1e17/cm2。
  6. 如权利要求1所述的FinFET的掺杂方法，其特征在于，该电介质层的厚度为1nm-10nm。
  7. 如权利要求1所述的FinFET的掺杂方法，其特征在于，该电介质层为氮化物或氧化物或碳化物，优选地，该电介质层为氮化硅或为二氧化硅或为氧化铝。
  8. 如权利要求1所述的FinFET的掺杂方法，其特征在于，步骤S6中热处理采用RTA，和/或，步骤S6中热处理温度为950℃-1200℃。
  9. 一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，其特征在于，该掺杂方法包括以下步骤：
    S1：在每根Fin的表面形成电介质层，该电介质层覆盖Fin的顶面、第一侧壁和第二侧壁；
    S2：以一第一注入角度自该第一侧壁侧对Fin进行掺杂元素的注入，该第一注入角度为注入方向与顶面的法线所成夹角；
    S3：以一第二注入角度自该第二侧壁侧对Fin进行掺杂元素的注入，该第二注入角度为注入方向与顶面的法线所成夹角；
    S4：热处理使得掺杂元素扩散至Fin中并被激活，
    其中该电介质层的厚度至少为1nm，掺杂元素的注入能量为2keV以下。
  10. 如权利要求9所述的FinFET的掺杂方法，其特征在于，第一注入角度和/或该第二注入角度大于0°、小于等于45°。
  11. 如权利要求9所述的FinFET的掺杂方法，其特征在于，覆盖于顶 面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质层的厚度。
  12. 如权利要求9所述的FinFET的掺杂方法，其特征在于，步骤S2或步骤S3中掺杂元素的注入能量为1keV以下，优选地，步骤S2或步骤S3中掺杂元素的注入能量为800eV以下。
  13. 如权利要求9所述的FinFET的掺杂方法，其特征在于，注入的掺杂元素的剂量至少为3e15/cm2，优选地，注入的掺杂元素的剂量为1e16-1e17/cm2。
  14. 如权利要求9所述的FinFET的掺杂方法，其特征在于，该电介质层的厚度为1nm-10nm。
  15. 如权利要求9所述的FinFET的掺杂方法，其特征在于，该电介质层为氮化物或氧化物或碳化物，优选地，该电介质层为氮化硅或为二氧化硅或为氧化铝。
  16. 如权利要求9所述的FinFET的掺杂方法，其特征在于，步骤S4中热处理采用RTA，和/或，步骤S4中热处理温度为950℃-1200℃。
  17. 一种FinFET的掺杂方法，该FinFET包括衬底和位于衬底上平行间隔设置的Fin，每根Fin包括顶面、相对的第一侧壁和第二侧壁，其特征在于，该掺杂方法包括以下步骤：
    S1：在每根Fin的表面形成电介质层，该电介质层覆盖Fin的顶面、第一侧壁和第二侧壁；
    S2：对Fin进行等离子体掺杂；
    S3：热处理使得掺杂元素扩散至Fin中并被激活，
    其中该电介质层的厚度至少为1nm。
  18. 如权利要求17所述的FinFET的掺杂方法，其特征在于，覆盖于顶面的电介质层的厚度大于覆盖于第一侧壁和第二侧壁上的电介质层的厚度。
  19. 如权利要求17所述的FinFET的掺杂方法，其特征在于，该电介质层的厚度为1nm-10nm。
  20. 如权利要求17所述的FinFET的掺杂方法，其特征在于，该电介质 层为该电介质层为氮化物或氧化物或碳化物，优选地，该电介质层为氮化硅或为二氧化硅或为氧化铝。
  21. 如权利要求17所述的FinFET的掺杂方法，其特征在于，步骤S3中热处理采用RTA，和/或，步骤S3中热处理温度为950℃-1200℃。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515205A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种FinFET沟道掺杂方法
CN103594341A (zh) * 2012-08-14 2014-02-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其掺杂方法、鳍式场效应管的形成方法
CN104934325A (zh) * 2014-03-20 2015-09-23 中国科学院微电子研究所 一种半导体器件的掺杂方法
CN105097495A (zh) * 2014-05-09 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4302952B2 (ja) * 2002-08-30 2009-07-29 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7129140B2 (en) * 2004-03-11 2006-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming polysilicon gate structures with specific edge profiles for optimization of LDD offset spacing
EP1916717A3 (en) * 2006-08-23 2010-12-22 Imec Method for doping a fin-based semiconductor device
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
SG2014007199A (en) * 2011-09-30 2014-04-28 Intel Corp Non-planar transistors and methods of fabrication thereof
US9583398B2 (en) * 2012-06-29 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having FinFETS with different fin profiles
US9029226B2 (en) * 2013-03-13 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for doping lightly-doped-drain (LDD) regions of finFET devices
CN104465389B (zh) * 2013-09-25 2017-07-11 中国科学院微电子研究所 FinFet器件源漏区的形成方法
CN104733313B (zh) * 2013-12-18 2018-02-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9299781B2 (en) * 2014-04-01 2016-03-29 Globalfoundries Inc. Semiconductor devices with contact structures and a gate structure positioned in trenches formed in a layer of material

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515205A (zh) * 2012-06-28 2014-01-15 中芯国际集成电路制造(上海)有限公司 一种FinFET沟道掺杂方法
CN103594341A (zh) * 2012-08-14 2014-02-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其掺杂方法、鳍式场效应管的形成方法
CN104934325A (zh) * 2014-03-20 2015-09-23 中国科学院微电子研究所 一种半导体器件的掺杂方法
CN105097495A (zh) * 2014-05-09 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

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