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WO2017017771A1 - 光発電素子及びその製造方法 - Google Patents

光発電素子及びその製造方法 Download PDF

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Publication number
WO2017017771A1
WO2017017771A1 PCT/JP2015/071294 JP2015071294W WO2017017771A1 WO 2017017771 A1 WO2017017771 A1 WO 2017017771A1 JP 2015071294 W JP2015071294 W JP 2015071294W WO 2017017771 A1 WO2017017771 A1 WO 2017017771A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
copper
transparent conductive
amorphous semiconductor
conductive film
Prior art date
Application number
PCT/JP2015/071294
Other languages
English (en)
French (fr)
Inventor
公一 橋本
小林　英治
誠治 佐藤
Original Assignee
長州産業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 長州産業株式会社 filed Critical 長州産業株式会社
Priority to JP2015560461A priority Critical patent/JP6053082B1/ja
Priority to PCT/JP2015/071294 priority patent/WO2017017771A1/ja
Priority to TW105123720A priority patent/TW201719914A/zh
Publication of WO2017017771A1 publication Critical patent/WO2017017771A1/ja

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/20—Electrodes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a photovoltaic device and a manufacturing method thereof.
  • solar cells have attracted particular attention as clean power generation means that does not generate CO 2 or other greenhouse gases, or as power generation means with high operational safety that can replace nuclear power generation.
  • a solar cell photovoltaic element
  • a cell having a layer structure in which a transparent conductive film is provided on the outer surface is widely used, and a collecting electrode for collecting generated electricity is disposed on the outer surface of the transparent conductor. ing.
  • the collector electrode disposed on the outer surface is linear, and the amount of light taken in can be increased by thinning the collector electrode.
  • a method of forming a thinned collector electrode a method of forming a collector electrode by plating using a resist film (also referred to as a mask) has been developed (see Japanese Patent Application Laid-Open No. 2010-98232).
  • a resist film also referred to as a mask
  • the silver plating electrode layer is formed by plating.
  • silver cyanide or the like is usually used as a plating solution, and it is desirable to form a plating layer made of another metal from the viewpoint of safety.
  • the present invention has been made based on the circumstances as described above, and an object of the present invention is to provide a photovoltaic device that has a small contact resistance of the collector electrode and can improve conversion efficiency by thinning the collector electrode, and a method for manufacturing the photovoltaic device. Is to provide.
  • the present invention made in order to solve the above problems has a layer structure having a transparent conductive film as at least one outer layer and generating an electromotive force by light irradiation, and a line disposed on the outer surface of the transparent conductive film And a collector layer, the collector electrode being laminated on the outer surface of the transparent conductive film, and a barrier layer containing silver, at least one of palladium and gallium, and copper, and It is characterized by having a copper layer laminated on the outer surface of this barrier layer and containing copper as a main component.
  • the barrier layer containing silver, at least one of palladium and gallium, and copper.
  • the barrier layer itself having such a composition also has a small increase in resistance due to oxidation.
  • the diffusion of the copper layer is also suppressed by this barrier layer. Therefore, according to the photovoltaic device, since the increase in resistance can be suppressed while increasing the amount of light taken in by thinning the collector electrode, the conversion efficiency can be increased.
  • the collector electrode further has a coating layer laminated on the outer surface of the copper layer.
  • a coating layer By having a coating layer, oxidation of the copper layer surface can be suppressed, and as a result, a decrease in conversion efficiency can be suppressed.
  • the coating layer contains tin as a main component.
  • the surface oxidation of the copper layer can be effectively suppressed by the coating layer containing tin as a main component.
  • tin has a high light reflectance, light reflected on the outer surface of the transparent conductive film is easily reflected again on the back surface of the coating film, and the amount of light taken up can be increased.
  • wettability during soldering can be improved.
  • the layer structure includes a p-type or n-type crystal semiconductor substrate, and a first intrinsic amorphous semiconductor layer and a p-type amorphous layer stacked on one surface side of the crystal semiconductor substrate in the following order: A semiconductor layer, and an n-layer-side intermediate layer and an n-type amorphous semiconductor layer stacked in the following order on the other surface side of the crystalline semiconductor substrate, the n-layer-side intermediate layer comprising:
  • the second intrinsic amorphous semiconductor layer or a high resistance n-type amorphous semiconductor layer having a higher resistivity than the n-type amorphous semiconductor layer is preferable.
  • the inventor improves the passivation capability of an intrinsic amorphous semiconductor layer or the like that suppresses carrier recombination by annealing, and the output of the photovoltaic device We know that the characteristics will increase.
  • the collector electrode of the photovoltaic device since the collector electrode of the photovoltaic device has the barrier layer, oxidation and diffusion of the copper layer can be suppressed even by annealing, and the increase in contact resistance of the collector electrode is small. Therefore, conversion efficiency and the like can be further increased by employing the photovoltaic element as a heterojunction element.
  • Another invention made in order to solve the above-mentioned problem is to have a transparent conductive film as at least one outermost layer, and silver, palladium, and gallium on the outer surface of the layer structure in which electromotive force is generated by light irradiation.
  • a step of laminating a metal film containing at least one kind and copper, a step of forming a resist film on a part of the outer surface of the metal film, and a plating treatment to include copper as a main component in the exposed portion of the outer surface of the metal film A step of laminating a copper layer, a step of laminating a coating layer on the outer surface of the copper layer by plating, a step of removing the resist film, and a step of removing the metal film in a region where the resist film has been removed. It is a manufacturing method of the photovoltaic device provided in this order.
  • a photovoltaic device having a high conversion efficiency can be obtained by reducing the contact resistance of the collector electrode and thinning the collector electrode.
  • a step of annealing the layer structure after the metal film removing step By performing the annealing in this manner, the performance of the heterojunction photoelectric conversion element can be improved, and the oxidation and diffusion of the copper layer are suppressed even if the annealing is performed. A conversion element can be obtained.
  • main component means a component having the highest content on a mass basis.
  • the “amorphous system” in the amorphous semiconductor layer includes not only a completely amorphous body but also a microcrystal existing in an amorphous body.
  • intrinsic in an intrinsic amorphous semiconductor layer means that impurities are not intentionally doped, and there are impurities that are originally included in the raw material or impurities that are unintentionally mixed in the manufacturing process. It also includes the meaning.
  • the contact resistance of the collector electrode is small, and the conversion efficiency can be increased by thinning the collector electrode. Moreover, according to the manufacturing method of the photovoltaic device of this invention, such a photovoltaic device can be manufactured.
  • FIG. 1 is a schematic cross-sectional view of a photovoltaic device according to an embodiment of the present invention.
  • 2A to 2F are schematic cross-sectional views showing a method for manufacturing the photovoltaic device shown in FIG.
  • FIG. 3 is a graph showing the results of contact resistance measurement in the example.
  • the photovoltaic element 10 in FIG. 1 includes a layer structure 11 that generates an electromotive force when irradiated with light.
  • the layer structure 11 includes an n-type crystal semiconductor substrate 12 and a first intrinsic amorphous semiconductor layer 13 stacked in the following order on one surface side (the upper side in FIG. 1) of the n-type crystal semiconductor substrate 12.
  • the p-type amorphous semiconductor layer 14 and the first transparent conductive film 15 and the n-layer side intermediate layer laminated in the following order on the other surface side (lower side in FIG. 1) of the n-type crystal semiconductor substrate 12 A layer 16, an n-type amorphous semiconductor layer 17, and a second transparent conductive film 18.
  • the first transparent conductive film 15 and the second transparent conductive film 18 are the outermost layers of the layer structure 11.
  • the photovoltaic element 10 has a plurality of linear shapes disposed on the outer surface (front surface and back surface) of the layer structure 11, that is, on the outer surface of the first transparent conductive film 15 and the outer surface of the second transparent conductive film 18.
  • a collector electrode 19 is provided.
  • the “outer surface” refers to the surface opposite to the n-type crystal semiconductor substrate 12 with the n-type crystal semiconductor substrate 12 as the center. Further, the “inner surface” refers to a surface on the n-type crystal semiconductor substrate 12 side.
  • the n-type crystal semiconductor substrate 12 is formed from an n-type crystal semiconductor.
  • An n-type crystal semiconductor is usually a crystal formed by adding a trace amount of a pentavalent element to a semiconductor such as silicon.
  • Examples of the crystal semiconductor constituting the n-type crystal semiconductor substrate 12 include SiC and SiGe in addition to silicon (Si), but silicon is preferable from the viewpoint of productivity.
  • the n-type crystal semiconductor substrate 12 may be a single crystal or a polycrystal.
  • a pyramidal fine concavo-convex structure is formed on both surfaces of the n-type crystal semiconductor substrate 12.
  • the height and size of the uneven structure may be uneven, and adjacent uneven parts may overlap.
  • a vertex and a trough part may be roundish.
  • the height of the unevenness is about several ⁇ m to several tens of ⁇ m.
  • Such a concavo-convex structure can be obtained, for example, by immersing the substrate material in an etching solution containing about 1 to 5% by mass of sodium hydroxide and anisotropically etching the (100) plane of the substrate material.
  • the average thickness of the n-type crystal semiconductor substrate 12 is not particularly limited.
  • the upper limit of the average thickness is, for example, 300 ⁇ m, and preferably 200 ⁇ m. Moreover, as this minimum, it can be set as 50 micrometers, for example.
  • the first intrinsic amorphous semiconductor layer 13 is a layer interposed between the n-type crystal semiconductor substrate 12 and the p-type amorphous semiconductor layer 14 and functions as a passivation layer that suppresses carrier recombination. It is a layer to do.
  • the first intrinsic amorphous semiconductor layer 13 is usually made of silicon. With such an intrinsic amorphous semiconductor layer, carrier recombination can be suppressed and output characteristics can be improved.
  • the average thickness of the first intrinsic amorphous semiconductor layer 13 can be, for example, 1 nm or more and 10 nm or less.
  • the p-type amorphous semiconductor layer 14 is usually an amorphous layer obtained by adding a small amount of a trivalent element to silicon.
  • the average thickness of the p-type amorphous semiconductor layer 14 can be, for example, 1 nm or more and 20 nm or less.
  • the n-layer-side intermediate layer 16 is a layer interposed between the n-type crystal semiconductor substrate 12 and the n-type amorphous semiconductor layer 17 and functions as a passivation layer that suppresses carrier recombination.
  • the n-layer side intermediate layer 16 is a second intrinsic amorphous semiconductor layer or a high-resistance n-type amorphous semiconductor layer having a higher resistivity than the n-type amorphous semiconductor layer 17.
  • this layer is usually made of silicon.
  • the n-layer side intermediate layer 16 is a high-resistance n-type amorphous semiconductor layer, it is usually an amorphous layer obtained by adding a trace amount of a pentavalent element to silicon.
  • the high-resistance n-type amorphous semiconductor layer has a higher resistance than the n-type amorphous semiconductor layer 17 because the addition amount of the pentavalent element (dopant amount) is smaller.
  • an n-layer side intermediate layer 16 intrinsic amorphous semiconductor layer or high resistance n-type amorphous semiconductor layer
  • carrier recombination can be suppressed and output characteristics can be improved.
  • middle layer 16 it is 1 nm or more and 10 nm or less, for example.
  • the n-type amorphous semiconductor layer 17 is usually an amorphous layer obtained by adding a trace amount of a pentavalent element to silicon.
  • the average thickness of the n-type amorphous semiconductor layer 17 can be, for example, 1 nm or more and 20 nm or less.
  • the transparent conductive material constituting the first transparent conductive film 15 and the second transparent conductive film 18 examples include indium tin oxide (ITO), indium tungsten oxide (IWO), and indium cerium oxide (ICO). Can be mentioned. Although it does not restrict
  • Each collector electrode 19 is a layer structure having a barrier layer 20, a copper layer 21, and a coating layer 22.
  • the barrier layer 20 is laminated on the outer surface of the transparent conductive film (the first transparent conductive film 15 and the second transparent conductive film 18).
  • the barrier layer 20 contains silver (Ag), at least one of palladium (Pd) and gallium (Ga), and copper (Cu).
  • the barrier layer 20 containing such a component exhibits a good barrier property between the copper layer 21 and the first transparent conductive film 15 or the second transparent conductive film 18, Oxidation due to the contact of can be suppressed.
  • the barrier layer 20 itself having such a composition has a small increase in resistance due to oxidation.
  • the barrier layer 20 can also suppress the diffusion of copper forming the copper layer 21. Furthermore, by forming the barrier layer 20 from such components, the copper layer 21 can be efficiently laminated on the barrier layer 20 by plating or the like.
  • the barrier layer 20 is preferably made of an Ag—Pd—Cu-based or Ag—Ga—Cu-based silver alloy containing Ag as a main component and added with at least one of Pd and Ga and Cu.
  • the barrier layer 20 may contain both Pd and Ga, and the total content of Pd and Ga can be, for example, 0.2 atomic% or more and 5 atomic% or less.
  • the barrier layer 20 As content of Cu in the barrier layer 20, it is 0.1 atomic% or more and 5 atomic% or less, for example.
  • the barrier layer 20 can function more favorably as the barrier layer of the copper layer 21.
  • the barrier layer 20 may contain other components as long as the effects of the present invention are not impaired.
  • the average thickness of the barrier layer 20 is not particularly limited, but the lower limit is preferably, for example, 10 nm, more preferably 20 nm, and further preferably 30 nm.
  • the upper limit is preferably 300 nm, more preferably 150 nm, and even more preferably 100 nm.
  • productivity is reduced, for example, it is not easy to remove unnecessary portions (etch back) in the manufacturing process.
  • the copper layer 21 is laminated on the outer surface of the barrier layer 20.
  • the copper layer 21 contains copper (Cu) as a main component.
  • Cu copper
  • average thickness of the copper layer 21 Although it does not specifically limit as average thickness of the copper layer 21, For example, they are 1 micrometer or more and 50 micrometers or less. When the average thickness of the copper layer 21 is less than the above lower limit, sufficient conductivity, current collection, and the like may not be exhibited. On the other hand, when the average thickness of the copper layer 21 exceeds the above upper limit, there is a possibility that the cost is high and the productivity is lowered.
  • the covering layer 22 is preferably laminated on the outer surface of the copper layer 21.
  • the coating layer 22 can prevent the surface of the copper layer 21 from being oxidized.
  • the covering layer 22 is usually made of metal. Although it does not specifically limit as a metal which forms the coating layer 22, It is preferable that the coating layer 22 contains tin (Sn) as a main component. Since Sn has a high light reflectivity, for example, light reflected on the outer surface of the first transparent conductive film 15 is easily reflected again on the back surface (inner surface) of the coating film 22, and the amount of light taken in can be increased. Further, by using Sn for the coating layer 22, the wettability of the solder can be improved.
  • Sn in coating layer 22 As a minimum of content of Sn in coating layer 22, it is 80 mass%, for example, 95 mass% is preferred and 99 mass% is more preferred. This upper limit may be 100% by weight. However, the coating layer 22 may contain other components other than Sn as long as the effects of the present invention are not impaired.
  • average thickness of the coating layer 22 Although it does not specifically limit as average thickness of the coating layer 22, For example, they are 0.5 micrometer or more and 5 micrometers or less. When the average thickness of the coating layer 22 is less than the lower limit, a sufficient function may not be exhibited. On the contrary, when the average thickness of the coating layer 22 exceeds the upper limit, there is a possibility that the cost is increased and the productivity is lowered.
  • the plurality of linear collector electrodes 19 are arranged in parallel to each other.
  • the lower limit of the line width of the collector electrode 19 is preferably 5 ⁇ m, for example, and more preferably 10 ⁇ m.
  • the upper limit of the line width is preferably 100 ⁇ m, for example, and more preferably 50 ⁇ m.
  • the pitch of the collector electrodes 19 (the distance between the centers of the adjacent collector electrodes 19) is not particularly limited, but the lower limit is preferably 0.5 mm and more preferably 1 mm. On the other hand, as this upper limit, 10 mm is preferable and 5 mm is more preferable. By setting the pitch of the collector electrodes 19 within the above range, it is possible to secure current collecting properties while increasing the amount of light taken in.
  • the light incident surface may be on the first transparent conductive film 15 side or the second transparent conductive film 18 side. It may be used to receive light from both sides.
  • the photovoltaic elements 10 are usually used by connecting a plurality thereof in series. By using a plurality of photovoltaic elements 10 connected in series, the generated voltage can be increased.
  • the method for manufacturing the photovoltaic device 10 includes a step of obtaining the layer structure 11 and a step of forming the collector electrode 19.
  • the layer structure 11 can be obtained by a known method. Specifically, a step of laminating the first intrinsic amorphous semiconductor layer 13 on one surface side of the n-type crystal semiconductor substrate 12, and p A step of laminating the type amorphous semiconductor layer 14, a step of laminating the first transparent conductive film 15, a step of laminating the n-layer side intermediate layer 16 on the other surface side of the n-type crystal semiconductor substrate 12, and a step of laminating the n-type amorphous semiconductor layer 17 and a step of laminating the second transparent conductive film 18.
  • the order of the steps is not particularly limited as long as the order in which the layer structure of the layer structure 11 can be obtained.
  • Examples of a method for stacking the first intrinsic amorphous semiconductor layer 13 and the n-layer side intermediate layer 16 as the intrinsic amorphous semiconductor layer include known methods such as chemical vapor deposition.
  • Examples of chemical vapor deposition include plasma CVD and catalytic CVD (also called hot wire CVD).
  • a mixed gas of SiH 4 and H 2 can be used as the source gas.
  • the p-type amorphous semiconductor layer 14 and the n-type amorphous semiconductor layer 17 are stacked by a known method such as chemical vapor deposition similar to the stacking of the intrinsic amorphous semiconductor layer. A film can be formed.
  • a mixed gas of SiH 4 , H 2, and B 2 H 6 can be used as the source gas.
  • a mixed gas of SiH 4 , H 2, and PH 3 can be used in the n-type amorphous semiconductor layer 17, for example.
  • the n-layer side intermediate layer 16 as the high-resistance n-type amorphous semiconductor layer can also be formed by a known method such as chemical vapor deposition.
  • the high resistance n-type amorphous semiconductor layer can be formed by reducing the amount of dopant compared to the n-type amorphous semiconductor layer 17.
  • a high resistance n is obtained by forming a film with an introduction amount of PH 3 as a dopant based on SiH 4 being 1000 ppm or less.
  • Type amorphous semiconductor layers can be obtained.
  • the amount (concentration) of PH 3 introduced when the high resistance n-type amorphous semiconductor layer is formed is the amount introduced (concentration) when the n-type amorphous semiconductor layer 17 is formed. 1/100 or more and 1/5 or less.
  • Examples of the method for laminating the first transparent conductive film 15 and the second transparent conductive film 18 include a sputtering method, a vacuum deposition method, an ion plating method (reactive plasma deposition method), and the like. And the ion plating method are preferred.
  • the sputtering method is excellent in film thickness controllability and the like, and can be performed at a lower cost than the ion plating method.
  • the ion plating method it is possible to perform film formation while suppressing generation of defects.
  • the collector electrode 19 can be formed, for example, by performing the following steps (a) to (f) in this order.
  • Step (a) of laminating a metal film containing silver, at least one of palladium and gallium, and copper on the outer surface of the layer structure 11 Forming a resist film on a part of the outer surface of the metal film (b); Step (c) of laminating a copper layer containing copper as a main component on the exposed portion of the outer surface of the metal film by plating. Step (d) of laminating a coating layer on the outer surface of the copper layer by plating. Removing the resist film (e) Step (f) of removing the metal film in the region where the resist film has been removed;
  • each step will be described with reference to FIG.
  • a metal film 30 containing silver, at least one of palladium and gallium, and copper is laminated on the outer surface of the layer structure 11 (see FIG. 2A).
  • the outermost layer of the layer structure 11 is the first transparent conductive film 15 or the second transparent conductive film 18 (not shown in FIG. 2).
  • the metal film 30 becomes the barrier layer 20 of the photovoltaic device 10 of FIG.
  • the method for laminating the metal film 30 is not particularly limited, but it can be suitably laminated by sputtering. This sputtering can be performed using a sputtering target made of the composition of the barrier layer 20. Alternatively, a sputtering target of each element constituting the barrier layer 20 may be used, and the film may be formed by simultaneously controlling the discharge amount and performing sputtering.
  • a resist film 31 is formed on a part of the outer surface of the metal film 30 (see FIG. 2B).
  • the resist film 31 is also referred to as a mask, a plating resist, or the like, and a portion where the resist film 31 is not stacked is a portion where the collector electrode 19 is formed.
  • the resist film 31 can be formed by, for example, ink jet printing.
  • the material for forming the resist film 31 is not particularly limited, and a commonly used inorganic material or organic material can be used. As the resist material, it is preferable to use paraffin wax when the resist film 31 is formed by ink jet printing.
  • the resist film 31 When the heated molten paraffin wax is printed on the surface of the metal film 30 by ink jet printing, the paraffin wax is cured on the surface of the metal film after printing. As a result, the resist film 31 having a steep side surface can be efficiently formed. Further, the resist film 31 formed of paraffin wax can be easily removed. Note that the resist film 31 may be formed of other materials such as a photoresist material.
  • step (c) a copper layer 21 containing copper as a main component is laminated on the exposed portion of the outer surface of the metal film 30 by plating (see FIG. 2C).
  • This copper plating can be performed by a known method such as a sulfate bath.
  • Step (d) In the step (d), a coating layer 22 is laminated on the outer surface of the copper layer 21 by plating (see FIG. 2D).
  • This plating treatment can be performed by a known method. For example, when tin plating is performed, it can be performed by a sulfate bath or the like.
  • step (e) the resist film 31 is removed (see FIG. 2E).
  • the removal of the resist film 31 can be performed using an acid solution, an alkaline solution, or the like.
  • the resist film 31 can be efficiently removed with, for example, an aqueous potassium hydroxide solution.
  • concentration of this aqueous potassium hydroxide solution is, for example, about 1% by mass to 5% by mass.
  • Step (f) In the step (f), the metal film 30 in a region where the resist film 31 is removed, that is, a region where the copper layer 21 is not laminated is removed (etched back) (see FIG. 2F). Thereby, the collector electrode 19 is formed.
  • the removal of the metal film 30 can be performed with an etching solution that can dissolve the metal film 30.
  • an etchant include a phosphoric acid aqueous solution.
  • the phosphoric acid content is 50% by mass or more and 70% or less
  • the nitric acid content is 0.1% by mass or more and 9.9% by mass or less
  • the acetic acid content is 10% by mass or more.
  • An aqueous solution having a content of 30% by mass or less and an ammonium fluoride content of 0.1% by mass to 2.0% by mass is preferable.
  • the collector electrode 19 shown in FIG. 2F obtained by such a process has a shape in which the upper surface is slightly wider than the bottom surface and the side surface is slightly curved in a concave shape.
  • the light reflected by the outer surface of the transparent conductive film is reflected again by the side surface of the collector electrode 19 or the like, and easily enters the transparent conductive film. As a result, the amount of light taken in can be increased.
  • the manufacturing method further includes a step of annealing the layer structure 11 after removing the metal film 30 in the region where the copper layer 21 is not laminated.
  • a step of annealing the passivation ability of the first intrinsic amorphous semiconductor layer 13 and the like can be improved, and the output characteristics of the heterojunction photoelectric conversion element can be improved.
  • the collector electrode 19 is also annealed. However, even if this annealing is performed, oxidation and diffusion of the copper layer 21 are suppressed by the barrier layer 20, so that the resistance does not increase greatly and power generation A photoelectric conversion element having excellent efficiency can be obtained.
  • the conditions for the annealing treatment are not particularly limited.
  • the treatment temperature may be 150 ° C. or higher and 250 ° C. or lower.
  • the processing time can be 10 minutes or more and 1 hour or less.
  • the collector electrode on the back side of the collector electrodes on both sides may be formed of a metal or the like laminated on the entire surface.
  • a metal silver, an Ag—Pd—Cu alloy, an Ag—Ga—Cu alloy, or the like can be preferably used.
  • a p-type crystal semiconductor substrate may be used.
  • a transparent conductive film may be formed at least on the incident surface side, and the transparent conductive film may not be formed on the back surface side.
  • generation of defect levels can be suppressed and conversion efficiency can be increased.
  • Example 1 First transparent conductive film / p-type amorphous silicon layer / first intrinsic amorphous silicon layer / n-type crystalline silicon substrate / second intrinsic amorphous silicon layer (n-layer side intermediate layer) A layer structure composed of / n-type amorphous silicon layer / second transparent conductive film was prepared.
  • n-type crystal silicon substrate a single crystal substrate having a fine concavo-convex structure (texture structure) having innumerable pyramid shapes on both surfaces was used. This concavo-convex structure was formed by immersing the substrate material in an etching solution containing about 3% by mass of sodium hydroxide and anisotropically etching the (100) plane of the substrate material.
  • Each silicon layer was laminated by a plasma CVD method.
  • Each transparent conductive film was laminated by sputtering using indium oxide containing 3% by mass of tin oxide (a sputtering target of Umicore).
  • the p-type amorphous silicon layer, the first intrinsic amorphous silicon layer, the n-type crystalline silicon substrate, the second intrinsic amorphous silicon layer, and the n-type amorphous silicon layer are respectively It corresponds to a p-type amorphous semiconductor layer, a first intrinsic amorphous semiconductor layer, an n-type crystal semiconductor substrate, a second intrinsic amorphous semiconductor layer, and an n-type amorphous semiconductor layer.
  • a plurality of linear collector electrodes (line width 30 ⁇ m, pitch 2 mm) were formed on the outer surfaces of the first transparent conductive film and the second transparent conductive film by the following method.
  • an Ag—Pd—Cu-based metal film having an average thickness of 50 nm was formed on both surfaces of the layer structure by sputtering using an APC-TR target manufactured by Furuya Metal Co., Ltd.
  • a resist film for plating was formed on the metal film by ink jet printing.
  • a copper plating layer having an average thickness of about 4 ⁇ m was formed on the exposed metal film by plating.
  • a tin plating layer having an average thickness of about 1 ⁇ m was formed on the copper plating layer by plating.
  • the paraffin wax which is a resist film was removed by immersing in a 3 mass% potassium hydroxide solution at 25 ° C. for 1 minute.
  • the exposed metal film was removed by dipping in a phosphoric acid aqueous solution for 10 seconds. Thereafter, annealing was performed at 200 ° C. for 30 minutes. Thereby, the photovoltaic device of Example 1 was obtained.
  • Example 2 Using an AGC target (Ag: 97.0 to 99.7% by mass, Ga: 0.2 to 1.5% by mass, Cu: 0.1 to 1.5% by mass) by sputtering on both sides of the layer structure A photovoltaic device of Example 2 was obtained in the same manner as Example 1 except that an Ag—Ga—Cu-based metal film having an average thickness of 50 nm was formed.
  • AGC target Al: 97.0 to 99.7% by mass, Ga: 0.2 to 1.5% by mass, Cu: 0.1 to 1.5% by mass
  • Comparative Example 1 A photovoltaic device of Comparative Example 1 was obtained in the same manner as Example 1 except that the collector electrode (line width 80 ⁇ m, pitch 2 mm) was formed by screen printing using a silver paste.
  • Comparative Example 2 A photovoltaic device of Comparative Example 1 was obtained in the same manner as in Example 1 except that the collector electrode (line width: 30 ⁇ m, pitch: 2 mm) was formed by screen printing using a silver paste.
  • Example 1 As shown in Table 1, it can be seen that the photovoltaic elements of Example 1 and Example 2 have a large curve factor and excellent conversion efficiency.
  • test film (average thickness 50 nm) was formed on the surface of the transparent conductive film made of indium oxide containing 3% by mass of tin oxide by sputtering, and then annealed (200 ° C., 30 minutes). The contact resistivity of each test film before and after annealing was measured. The measurement results are shown in FIG.
  • the test films 1 and 2 (Ag—Pd—Cu alloy film) were formed using the APC-TR target used in Example 1.
  • Test films 3 and 4 (Ag—Ga—Cu alloy films) were formed using the AGC target used in Example 2.
  • Test film 1 Ag—Pd—Cu alloy (before annealing)
  • Test film 2 Ag—Pd—Cu alloy (after annealing)
  • Test film 3 Ag—Ga—Cu alloy (before annealing)
  • Test film 4 Ag—Ga—Cu alloy (after annealing)
  • Test film 5 Al—Ni alloy (before annealing)
  • Test film 6 Al—Ni alloy (after annealing)
  • Test film 8 Mo (after annealing) All annealing treatments were performed at 200 ° C. for 30 minutes.
  • an Al—Ni alloy generally used as a barrier metal has a high resistance (test film 5), and the resistance is further increased by annealing treatment (test film 6). ).
  • Mo is used (test films 7 and 8)
  • the resistance is lower than that of the Al—Ni alloy, but it is difficult to deposit a copper layer on the Mo by plating.
  • the photovoltaic device of the present invention can increase the conversion efficiency and can be suitably used for photovoltaic power generation.
  • Photoelectric power generation element 11
  • Layer structure 12 N-type crystalline semiconductor substrate 13 1st intrinsic amorphous semiconductor layer 14 p-type amorphous semiconductor layer 15 1st transparent conductive film 16 n layer side intermediate
  • Collector electrode 20 Barrier layer 21 Copper layer 22 Coating layer 30
  • Metal film 31 Resist film

Landscapes

  • Photovoltaic Devices (AREA)

Abstract

　集電極の接触抵抗が小さく、集電極の細線化により変換効率を高めることができる光発電素子及びその製造方法を提供する。本発明は、透明導電膜を少なくとも一方の最外層として有し、光照射により起電力が生じる層構造体と、上記透明導電膜の外面に配設される線状の集電極とを備える光発電素子であって、上記集電極が、上記透明導電膜の外面に積層され、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含むバリア層、及びこのバリア層の外面に積層され、銅を主成分として含む銅層を有することを特徴とする。上記層構造体が、ｐ型又はｎ型の結晶半導体基板と、この結晶半導体基板の一方の面側に以下の順で積層される第１の真性非晶質系半導体層及びｐ型非晶質系半導体層と、上記結晶半導体基板の他方の面側に以下の順で積層されるｎ層側中間層及びｎ型非晶質系半導体層とをさらに有することが好ましい。

Description

光発電素子及びその製造方法
　本発明は、光発電素子及びその製造方法に関する。
　ＣＯ２等の温室効果ガスを発生しないクリーンな発電手段として、あるいは原子力発電に代わる操業安全性の高い発電手段として、太陽電池が近年特に注目されている。太陽電池（光発電素子）としては、外面に透明導電膜が設けられた層構造のセルが広く用いられており、この透明導電体の外面には、発生した電気を集める集電極が配設されている。
　外面に配設される集電極は線状であり、この集電極を細線化することにより光取り込み量を増やすことができる。細線化された集電極を形成する方法としては、レジスト膜（マスク等ともいう）を用いたメッキ処理により集電極を形成する方法が開発されている（特開２０１０－９８２３２号公報参照）。しかし、集電極を細線化すると、透明導電膜との接触抵抗が大きくなるとともに、その集電極に沿って流れる電流に対する抵抗損失が大きくなり、発電した電力を十分に取り出すことができない。そこで、集電極としては、線状電極に沿う方向の導電性が良好な金属を用いることが好ましく、上記公報においても、メッキ処理により銀メッキ電極層を形成している。しかし、銀メッキを行う場合は、メッキ液に、通常シアン化銀等を用いることとなり、安全性等の面から他の金属からなるメッキ層を形成することが望まれる。
　そこで、銀に次いで導電性が高い銅によりメッキ層を形成することが考えられる。しかし、銅は酸化しやすく、また、透明導電膜は、通常酸化物から形成されている。従って、銅を透明導電膜上に積層した場合、銅が透明導電膜との界面で酸化しやすく、接触抵抗が上昇する。また、銅は、アニーリングにより透明導電膜側への拡散が生じやすく、これも導電性が低下する要因となる。
特開２０１０－９８２３２号公報
　本発明は、以上のような事情に基づいてなされたものであり、その目的は、集電極の接触抵抗が小さく、集電極の細線化により変換効率を高めることができる光発電素子及びその製造方法を提供することである。
　上記課題を解決するためになされた本発明は、透明導電膜を少なくとも一方の最外層として有し、光照射により起電力が生じる層構造体と、上記透明導電膜の外面に配設される線状の集電極とを備える光発電素子であって、上記集電極が、上記透明導電膜の外面に積層され、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含むバリア層、及びこのバリア層の外面に積層され、銅を主成分として含む銅層を有することを特徴とする。
　当該光発電素子においては、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含むバリア層により、銅層の透明導電膜による酸化を抑えることができる。一方、このような組成を有するバリア層自体も、酸化による抵抗上昇が小さい。さらに、このバリア層により銅層の拡散も抑制される。従って、当該光発電素子によれば、集電極の細線化により光の取り込み量を増やしつつ、抵抗の上昇を抑えることができるため、変換効率を高めることができる。
　上記集電極が、上記銅層の外面に積層される被覆層をさらに有することが好ましい。被覆層を有することで、銅層表面の酸化を抑制し、その結果変換効率の低下を抑制することができる。
　上記被覆層が、錫を主成分として含むことが好ましい。錫を主成分として含む被覆層により銅層の表面酸化を効果的に抑制することができる。また、錫は光反射率が高いため、透明導電膜外面で反射した光が、被覆膜の裏面で再度反射しやすく、光の取り込み量を増やすことができる。さらに、錫を被覆層に用いることで、はんだ付けの際の濡れ性を高めることなどができる。
　上記層構造体が、ｐ型又はｎ型の結晶半導体基板と、この結晶半導体基板の一方の面側に以下の順で積層される第１の真性非晶質系半導体層及びｐ型非晶質系半導体層と、上記結晶半導体基板の他方の面側に以下の順で積層されるｎ層側中間層及びｎ型非晶質系半導体層とをさらに有し、上記ｎ層側中間層が、第２の真性非晶質系半導体層、又は上記ｎ型非晶質系半導体層より抵抗率の高い高抵抗ｎ型非晶質系半導体層であることが好ましい。発明者は、光発電素子がこのような所謂ヘテロ接合型である場合、アニール処理により、キャリアの再結合を抑制する真性非晶質系半導体層等のパッシベーション能力が向上し、光発電素子の出力特性が高まることを知見している。一方、当該光発電素子の集電極は、上記バリア層を有するため、アニール処理によっても銅層の酸化や拡散が抑えられ、集電極の接触抵抗の上昇が小さい。従って、当該光発電素子をヘテロ接合型の素子に採用することによって、変換効率等をより高めることができる。
　上記課題を解決するためになされた別の発明は、透明導電膜を少なくとも一方の最外層として有し、光照射により起電力が生じる層構造体の外面に、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含む金属膜を積層する工程、上記金属膜の外面の一部にレジスト膜を形成する工程、メッキ処理により、上記金属膜の外面の露出部分に銅を主成分として含む銅層を積層する工程、メッキ処理により、上記銅層の外面に被覆層を積層する工程、上記レジスト膜を除去する工程、及び上記レジスト膜が除去された領域の上記金属膜を除去する工程をこの順に備える光発電素子の製造方法である。
　当該製造方法によれば、集電極の接触抵抗が小さく、集電極を細線化することにより変換効率の高い光発電素子を得ることができる。
　上記金属膜除去工程後に、上記層構造体をアニール処理する工程をさらに備えることが好ましい。このようにアニーリングを行うことで、ヘテロ接合型の光電変換素子の性能を高めることができ、また、アニーリングを行っても銅層の酸化や拡散が抑えられているため、より出力特性に優れる光電変換素子を得ることができる。
　ここで、「主成分」とは、質量基準で最も含有量が多い成分をいう。非晶質系半導体層における「非晶質系」とは、完全な非晶質体のみならず、非晶質中に微結晶が存在するものも含む。また、真性非晶質系半導体層における「真性」とは、不純物が意図的にドープされていないことをいい、原料に本来含まれる不純物や製造過程において非意図的に混入した不純物が存在するものも含む意味である。
　本発明の光発電素子によれば、集電極の接触抵抗が小さく、集電極の細線化により変換効率を高めることができる。また、本発明の光発電素子の製造方法によれば、このような光発電素子を製造することができる。
図１は、本発明の一実施形態に係る光発電素子の模式的断面図である。 図２（ａ）～（ｆ）は、図１の光発電素子の製造方法を示す模式的断面図である。 図３は、実施例における接触抵抗測定の結果を示すグラフである。
　以下、適宜図面を参照にしつつ、本発明の一実施形態に係る光発電素子及びその製造方法について詳説する。
＜光発電素子＞
　図１の光発電素子１０は、光が照射されることにより起電力が生じる層構造体１１を備える。層構造体１１は、ｎ型結晶半導体基板１２と、ｎ型結晶半導体基板１２の一方の面側（図１における上側）に以下の順で積層される第１の真性非晶質系半導体層１３、ｐ型非晶質系半導体層１４及び第１の透明導電膜１５と、ｎ型結晶半導体基板１２の他方の面側（図１における下側）に以下の順で積層されるｎ層側中間層１６、ｎ型非晶質系半導体層１７及び第２の透明導電膜１８とを有する。すなわち、第１の透明導電膜１５と第２の透明導電膜１８とは、層構造体１１の最外層である。さらに、光発電素子１０は、層構造体１１の外面（表面及び裏面）、すなわち第１の透明導電膜１５の外面及び第２の透明導電膜１８の外面に配設される複数の線状の集電極１９を備える。なお「外面」とは、ｎ型結晶半導体基板１２を中心とし、ｎ型結晶半導体基板１２と反対側の面をいう。また、「内面」とは、ｎ型結晶半導体基板１２側の面をいう。
　ｎ型結晶半導体基板１２は、ｎ型結晶半導体から形成されている。ｎ型の基板を用いることで、ｐ型の基板に特有の光劣化現象を回避することができる。ｎ型結晶半導体とは、通常、シリコン等の半導体に微量の５価の元素が添加されてなる結晶体である。ｎ型結晶半導体基板１２を構成する結晶半導体としては、シリコン（Ｓｉ）の他、ＳｉＣ、ＳｉＧｅ等を挙げることができるが、生産性等の点からシリコンが好ましい。ｎ型結晶半導体基板１２は、単結晶体であってもよいし、多結晶体であってもよい。
　ｎ型結晶半導体基板１２の両面には、ピラミッド状の微細な凹凸構造が形成されている。このような構造により、光の閉じ込め機能を高めることができる。この凹凸構造（テクスチャー構造）の高さや大きさは不揃いであってよく、隣り合う凹凸の一部が重なっていてもよい。また、頂点や谷部が丸みを帯びていてもよい。この凹凸の高さとしては、数μｍ～数十μｍ程度である。このような凹凸構造は、例えば、約１～５質量％の水酸化ナトリウムを含むエッチング液に基板材料を浸漬し、基板材料の（１００）面を異方性エッチングすることにより得ることができる。
　ｎ型結晶半導体基板１２の平均厚さとしては特に制限されない。この平均厚さの上限としては、例えば３００μｍであり、２００μｍが好ましい。また、この下限としては、例えば５０μｍとすることができる。このようにｎ型結晶半導体基板１２を薄型化することにより、光発電素子１０自体の小型化、低コスト化等を図ることができる。
　第１の真性非晶質系半導体層１３は、ｎ型結晶半導体基板１２とｐ型非晶質系半導体層１４との間に介在する層であり、キャリアの再結合を抑制するパッシベーション層として機能する層である。第１の真性非晶質系半導体層１３は、通常、シリコンから形成されている。このような真性非晶質系半導体層により、キャリアの再結合を抑制し、出力特性を高めることができる。なお、第１の真性非晶質系半導体層１３の平均厚さとしては、例えば１ｎｍ以上１０ｎｍ以下とすることができる。
　ｐ型非晶質系半導体層１４は、通常、シリコンに微量の３価の元素が添加されてなる非晶質層である。ｐ型非晶質系半導体層１４の平均厚さとしては、例えば１ｎｍ以上２０ｎｍ以下とすることができる。
　ｎ層側中間層１６は、ｎ型結晶半導体基板１２とｎ型非晶質系半導体層１７との間に介在する層であり、キャリアの再結合を抑制するパッシベーション層として機能する層である。ｎ層側中間層１６は、第２の真性非晶質系半導体層、又はｎ型非晶質系半導体層１７より抵抗率の高い高抵抗ｎ型非晶質系半導体層である。ｎ層側中間層１６が真性非晶質系半導体層である場合、この層は、通常シリコンから形成されている。ｎ層側中間層１６が高抵抗ｎ型非晶質系半導体層である場合、通常、シリコンに微量の５価の元素が添加されてなる非晶質層である。高抵抗ｎ型非晶質系半導体層は、ｎ型非晶質系半導体層１７より、５価の元素の添加量（ドーパント量）が少ないことにより、高抵抗となっている。このようなｎ層側中間層１６（真性非晶質系半導体層又は高抵抗ｎ型非晶質系半導体層）により、キャリアの再結合を抑制し、出力特性を高めることができる。なお、ｎ層側中間層１６の平均厚さとしては、例えば１ｎｍ以上１０ｎｍ以下とすることができる。
　ｎ型非晶質系半導体層１７は、通常、シリコンに微量の５価の元素が添加されてなる非晶質層である。ｎ型非晶質系半導体層１７の平均厚さとしては、例えば１ｎｍ以上２０ｎｍ以下とすることができる。
　第１の透明導電膜１５及び第２の透明導電膜１８を構成する透明導電性材料としては、例えばインジウムスズ酸化物（ＩＴＯ）、インジウムタングステン酸化物（ＩＷＯ）、インジウムセリウム酸化物（ＩＣＯ）等を挙げることができる。第１の透明導電膜１５及び第２の透明導電膜１８の平均膜厚としては特に制限されないが、例えばそれぞれ４０ｎｍ以上２００ｎｍ以下とすることができる。
　各集電極１９は、バリア層２０、銅層２１及び被覆層２２を有する層構造体である。
　バリア層２０は、透明導電膜（第１の透明導電膜１５及び第２の透明導電膜１８）の外面に積層されている。バリア層２０は、銀（Ａｇ）と、パラジウム（Ｐｄ）及びガリウム（Ｇａ）の少なくとも一種と、銅（Ｃｕ）とを含む。このような成分を含むバリア層２０が、銅層２１と第１の透明導電膜１５又は第２の透明導電膜１８との間の良好なバリア性を発揮し、銅層２１の透明導電膜との接触による酸化を抑えることができる。一方、このような組成を有するバリア層２０自体は、酸化による抵抗上昇が小さい。また、このバリア層２０は、銅層２１を形成する銅の拡散も抑制することができる。さらに、バリア層２０をこのような成分から形成することにより、このバリア層２０上にメッキ処理等により効率的に銅層２１を積層することができる。
　バリア層２０は、好ましくはＡｇを主成分とし、Ｐｄ及びＧａの少なくとも一種並びにＣｕが添加されてなるＡｇ－Ｐｄ－Ｃｕ系又はＡｇ－Ｇａ－Ｃｕ系銀合金から形成される。バリア層２０におけるＡｇの含有量としては、例えば９０原子％以上９９原子％以下とすることができる。バリア層２０におけるＰｄの含有量としては、例えば０．２原子％以上５原子％以下とすることができる。バリア層２０におけるＧａの含有量としては、例えば０．２原子％以上５原子％以下とすることができる。バリア層２０はＰｄ及びＧａの両方を含有しても良く、Ｐｄ及びＧａの合計の含有量としては、例えば０．２原子％以上５原子％以下とすることができる。バリア層２０におけるＣｕの含有量としては、例えば０．１原子％以上５原子％以下とすることができる。バリア層２０がこのような組成の銀合金から形成されていることにより、銅層２１のバリア層としてより良好に機能することができる。なお、バリア層２０には、本発明の効果を阻害しない範囲で、その他の成分が含有されていてもよい。
　バリア層２０の平均厚みとしては、特に限定されないが、下限として例えば１０ｎｍが好ましく、２０ｎｍがより好ましく、３０ｎｍがさらに好ましい。一方、この上限としては、３００ｎｍが好ましく、１５０ｎｍがより好ましく、１００ｎｍがさらに好ましい。バリア層２０の平均厚みが上記下限未満の場合は、十分なバリア性を発現できない場合がある。逆に、バリア層２０の平均厚みが上記上限を超える場合は、製造工程において不要な部分の除去（エッチバック）が容易ではなくなるなど、生産性が低下する。
　銅層２１は、バリア層２０の外面に積層されている。銅層２１は、銅（Ｃｕ）を主成分として含む。銅層２１におけるＣｕの含有量の下限としては、例えば８０質量％であり、９５質量％が好ましく、９９質量％がより好ましい。この上限は、１００質量％であってよい。但し、本発明の効果を阻害しない範囲で、銅層２１には、Ｃｕ以外の他の成分が含有されていてもよい。
　銅層２１の平均厚みとしては、特に限定されないが、例えば１μｍ以上５０μｍ以下とすることができる。銅層２１の平均厚みが上記下限未満の場合は、十分な導電性や集電性等を発揮できない場合がある。逆に、銅層２１の平均厚みが上記上限を超える場合は、コスト高や生産性の低下につながるおそれがある。
　被覆層２２は、銅層２１の外面に積層されていることが好ましい。被覆層２２により銅層２１表面の酸化を防ぐことができる。被覆層２２は、通常金属から形成されている。被覆層２２を形成する金属としては、特に限定されないが、被覆層２２が主成分として錫（Ｓｎ）を含むことが好ましい。Ｓｎは光反射率が高いため、例えば第１の透明導電膜１５の外面で反射した光が、被覆膜２２の裏面（内面）で再度反射しやすく、光の取り込み量を増やすことができる。また、Ｓｎを被覆層２２に用いることで、はんだの濡れ性を高めることなどができる。被覆層２２におけるＳｎの含有量の下限としては、例えば８０質量％であり、９５質量％が好ましく、９９質量％がより好ましい。この上限は、１００質量％であってよい。但し、本発明の効果を阻害しない範囲で、被覆層２２には、Ｓｎ以外の他の成分が含有されていてもよい。
　被覆層２２の平均厚みとしては、特に限定されないが、例えば０．５μｍ以上５μｍ以下とすることができる。被覆層２２の平均厚みが上記下限未満の場合は、十分な機能を発現できない場合がある。逆に、被覆層２２の平均厚みが上記上限を超える場合は、コスト高や生産性の低下につながるおそれがある。
　複数の線状の集電極１９は、互いに平行に配設されている。集電極１９の線幅の下限としては、例えば５μｍが好ましく、１０μｍがより好ましい。一方、この線幅の上限としては、例えば１００μｍが好ましく、５０μｍがより好ましい。集電極１９の線幅を上記範囲とすることで、光取り込み量を増やしつつ、導電性を確保することができる。
　集電極１９のピッチ（隣接する集電極１９の中心間の距離）としては特に限定されないが、下限として、０．５ｍｍが好ましく、１ｍｍがより好ましい。一方、この上限としては、１０ｍｍが好ましく、５ｍｍがより好ましい。集電極１９のピッチを上記範囲とすることで、光取り込み量を増やしつつ、集電性を確保することができる。
　当該光発電素子１０において、光入射面は、第１の透明導電膜１５側であってもよいし、第２の透明導電膜１８側であってもよい。両面から受光するように使用してもよい。光発電素子１０は、通常、複数を直列に接続して使用される。複数の光発電素子１０を直列接続して使用することで、発電電圧を高めることができる。
＜光発電素子の製造方法＞
　光発電素子１０の製造方法は、層構造体１１を得る工程と、集電極１９を形成する工程とを備える。
　層構造体１１は公知の方法により得ることができるが、具体的には、ｎ型結晶半導体基板１２の一方の面側に第１の真性非晶質系半導体層１３を積層する工程、さらにｐ型非晶質系半導体層１４を積層する工程、さらに第１の透明導電膜１５を積層する工程、ｎ型結晶半導体基板１２の他方の面側にｎ層側中間層１６を積層する工程、さらにｎ型非晶質系半導体層１７を積層する工程、及びさらに第２の透明導電膜１８を積層する工程を有する。なお、各工程の順は、層構造体１１の層構造を得ることができる順である限り特に限定されるものではない。
　第１の真性非晶質系半導体層１３、及び真性非晶質系半導体層としてのｎ層側中間層１６を積層する方法としては、例えば化学気相成長法などの公知の方法が挙げられる。化学気相成長法としては、例えばプラズマＣＶＤ法や触媒ＣＶＤ法（別名ホットワイヤＣＶＤ法）等が挙げられる。プラズマＣＶＤ法による場合、原料ガスとしては例えばＳｉＨ４とＨ２との混合ガスを用いることができる。
　ｐ型非晶質系半導体層１４及びｎ型非晶質系半導体層１７を積層する方法としても、真性非晶質系半導体層の積層と同様の、化学気相成長法などの公知の方法により成膜することができる。プラズマＣＶＤ法による場合、原料ガスとしては、ｐ型非晶質系半導体層１４においては、例えばＳｉＨ４とＨ２とＢ２Ｈ６との混合ガスを用いることができる。ｎ型非晶質系半導体層１７においては、例えばＳｉＨ４とＨ２とＰＨ３との混合ガスを用いることができる。
　高抵抗ｎ型非晶質系半導体層としてのｎ層側中間層１６も、ｎ型非晶質系半導体層１７と同様に、化学気相成長法などの公知の方法により成膜することができる。高抵抗ｎ型非晶質系半導体層は、ｎ型非晶質系半導体層１７よりもドーパント量を少なくすることにより形成することができる。例えば、ＳｉＨ４とＰＨ３とを含む混合ガスを用いたプラズマＣＶＤ法により形成する場合、ＳｉＨ４を基準としたドーパントとしてのＰＨ３の導入量を１０００ｐｐｍ以下として製膜することにより、高抵抗ｎ型非晶質系半導体層を得ることができる。また、この高抵抗ｎ型非晶質系半導体層を製膜する際の上記ＰＨ３の導入量（濃度）は、ｎ型非晶質系半導体層１７を製膜する際の導入量（濃度）の１／１００以上１／５以下とすることができる。
　第１の透明導電膜１５及び第２の透明導電膜１８を積層する方法としては、例えばスパッタリング法、真空蒸着法、イオンプレーティング法（反応性プラズマ蒸着法）等を挙げることができるが、スパッタリング法及びイオンプレーティング法によることが好ましい。スパッタリング法は、膜厚制御性等に優れ、また、イオンプレーティング法等に比べて低コストで行うことができる。一方、イオンプレーティング法によれば、欠陥の発生を抑制した成膜を行うことができる。
　集電極１９は、例えば以下の工程（ａ）～（ｆ）をこの順に経ることにより形成することができる。
　層構造体１１の外面に、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含む金属膜を積層する工程（ａ）
　上記金属膜の外面の一部にレジスト膜を形成する工程（ｂ）
　メッキ処理により、上記金属膜の外面の露出部分に銅を主成分として含む銅層を積層する工程（ｃ）
　メッキ処理により、上記銅層の外面に被覆層を積層する工程（ｄ）
　上記レジスト膜を除去する工程（ｅ）
　上記レジスト膜が除去された領域の上記金属膜を除去する工程（ｆ）
　以下、図２を参照にしつつ、各工程について説明する。
［工程（ａ）］
　工程（ａ）においては、層構造体１１の外面に、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含む金属膜３０を積層する（図２（ａ）参照）。なお、層構造体１１の最外層は、第１の透明導電膜１５あるいは第２の透明導電膜１８である（図２においては図示しない）。金属膜３０が、図１の光発電素子１０のバリア層２０になる。金属膜３０の積層方法としては特に限定されないが、スパッタリングにより好適に積層することができる。このスパッタリングは、バリア層２０の組成からなるスパッタリングターゲットを用いて行うことができる。また、バリア層２０を構成する各元素のスパッタリングターゲットを用い、放電量を制御して同時にスパッタリングすることにより成膜してもよい。
［工程（ｂ）］
　工程（ｂ）においては、金属膜３０の外面の一部にレジスト膜３１を形成する（図２（ｂ）参照）。レジスト膜３１は、マスク、メッキレジスト等とも称されるものであり、レジスト膜３１が積層されていない部分が、集電極１９が形成される部分となる。レジスト膜３１は、例えばインクジェット印刷により形成することができる。レジスト膜３１を形成する材料としては、特に限定されず、通常使用される無機材料や有機材料を用いることができる。レジスト材料としては、インクジェット印刷によりレジスト膜３１を形成する場合、パラフィンろうを用いることが好ましい。加熱した溶融状態のパラフィンろうをインクジェット印刷により金属膜３０表面に印刷すると、印刷後パラフィンろうが金属膜表面で硬化する。これにより、側面が急こう配であるレジスト膜３１を効率的に形成することができる。また、パラフィンろうで形成されたレジスト膜３１は、除去も容易に行うことができる。なお、レジスト膜３１は、その他の例えばフォトレジスト材料等で形成してもよい。
［工程（ｃ）］
　工程（ｃ）においては、メッキ処理により、金属膜３０の外面の露出部分に銅を主成分として含む銅層２１を積層する（図２（ｃ）参照）。この銅メッキは、硫酸塩浴等、公知の方法により行うことができる。
［工程（ｄ）］
　工程（ｄ）においては、メッキ処理により、銅層２１の外面に被覆層２２を積層する（図２（ｄ）参照）。このメッキ処理は、公知の方法により行うことができ、例えば錫メッキを行う場合、硫酸塩浴などにより行うことができる。
［工程（ｅ）］
　工程（ｅ）においては、レジスト膜３１を除去する（図２（ｅ）参照）。このレジスト膜３１の除去は、酸溶液やアルカリ溶液等を用いて行うことができる。レジスト膜３１がパラフィンろうから形成されている場合、例えば水酸化カリウム水溶液により効率的にレジスト膜３１を除去することができる。この水酸化カリウム水溶液の濃度としては、例えば１質量％以上５質量％以下程度である。
［工程（ｆ）］
　工程（ｆ）においては、レジスト膜３１が除去された領域、すなわち銅層２１が積層されていない領域の金属膜３０を除去（エッチバック）する（図２（ｆ）参照）。これにより、集電極１９が形成される。金属膜３０の除去は、金属膜３０を溶解可能なエッチング液により行うことができる。このようなエッチング液としては、例えばリン酸系水溶液等を挙げることができる。金属膜３０のエッチング液としては、リン酸の含有量が５０質量％以上７０％以下、硝酸の含有量が０．１質量％以上９．９質量％以下、酢酸の含有量が１０質量％以上３０質量％以下、フッ化アンモニウムの含有量が０．１質量％以上２．０質量％以下の水溶液が好ましい。
　なお、このような工程によって得られた図２（ｆ）に示す集電極１９は、底面よりも上面がやや広く、側面が凹状にやや湾曲した形状となっている。このような形状である場合、透明導電膜外面で反射した光が、集電極１９の側面等で再度反射し、透明導電膜内へ入射しやすくなる。これにより、光の取り込み量を増やすことができる。
　当該製造方法は、銅層２１が積層されていない領域の金属膜３０の除去後、層構造体１１をアニール処理する工程をさらに備えることが好ましい。このようなアニーリングを行うことで、第１の真性非晶質系半導体層１３のパッシベーション能力等が向上し、ヘテロ接合型の光電変換素子の出力特性を高めることができる。一方、このアニーリングの際に、集電極１９もアニーリングされるが、このアニーリングを行うことによっても、バリア層２０により銅層２１の酸化や拡散が抑えられるため、抵抗が大きくは上昇せず、発電効率に優れる光電変換素子を得ることができる。
　アニール処理の条件としては、特に限定されないが、例えば処理温度としては１５０℃以上２５０℃以下とすることができる。また、処理時間としては１０分以上１時間以下とすることができる。
　本発明は上述した実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲でその構成を変更することもできる。例えば、両面の集電極のうちの裏面側の集電極は、全面積層された金属等で形成されていてもよい。このような金属としては、銀や、Ａｇ－Ｐｄ－Ｃｕ系合金、Ａｇ－Ｇａ－Ｃｕ系合金等を好適に用いることができる。また、層構造体がヘテロ接合型を構成する場合、ｐ型の結晶半導体基板を用いてもよい。さらに、少なくとも入射面側に透明導電膜を形成すればよく、裏面側は透明導電膜が形成されていなくてもよい。但し、裏面側の非晶質系半導体層外面に透明導電膜を積層することにより、欠陥準位の発生を抑制し、変換効率を高めることができる。
　以下、実施例及び比較例を挙げて、本発明の内容をより具体的に説明する。なお、本発明は以下の実施例に限定されるものではない。
＜実施例１＞
　第１の透明導電膜／ｐ型非晶質系シリコン層／第１の真性非晶質系シリコン層／ｎ型結晶シリコン基板／第２の真性非晶質系シリコン層（ｎ層側中間層）／ｎ型非晶質系シリコン層／第２の透明導電膜からなる層構造体を作成した。ｎ型結晶シリコン基板は、両面に無数のピラミッド形状を有する微細な凹凸構造（テクスチャー構造）が形成された単結晶基板を用いた。この凹凸構造は、約３質量％の水酸化ナトリウムを含むエッチング液に基板材料を浸漬し、基板材料の（１００）面を異方性エッチングすることにより形成した。また、各シリコン層は、プラズマＣＶＤ法により積層した。各透明導電膜は、酸化錫を３質量％含有した酸化インジウム（ユミコア社のスパッタリングターゲット）を用い、スパッタリングにより積層した。なお、ｐ型非晶質系シリコン層、第１の真性非晶質系シリコン層、ｎ型結晶シリコン基板、第２の真性非晶質系シリコン層、ｎ型非晶質系シリコン層は、それぞれｐ型非晶質系半導体層、第１の真性非晶質系半導体層、ｎ型結晶半導体基板、第２の真性非晶質系半導体層、ｎ型非晶質系半導体層に対応する。
　次いで、以下の方法により、第１の透明導電膜及び第２の透明導電膜外面に、複数の線状の集電極（線幅３０μｍ、ピッチ２ｍｍ）を形成した。まず、フルヤ金属社のＡＰＣ－ＴＲターゲットを用い、層構造体の両面にスパッタリングにより平均厚み５０ｎｍのＡｇ－Ｐｄ－Ｃｕ系金属膜を形成した。次に、パラフィンろうを用い、金属膜上にインクジェット印刷によりメッキのためのレジスト膜を形成した。次いで、露出した金属膜上に、メッキ処理により平均厚み約４μｍの銅メッキ層を形成した。次いで、銅メッキ層上に、メッキ処理により平均厚み約１μｍの錫メッキ層を形成した。次いで、２５℃の３質量％水酸化カリウム溶液に１分間浸漬させることにより、レジスト膜であるパラフィンろうを除去した。次いで、リン酸系水溶液に１０秒浸漬させることにより、露出部分の金属膜を除去した。その後、２００℃３０分のアニール処理を行った。これにより、実施例１の光発電素子を得た。
＜実施例２＞
　ＡＧＣターゲット（Ａｇ：９７．０～９９．７質量％、Ｇａ：０．２～１．５質量％、Ｃｕ：０．１～１．５質量％）を用い、層構造体の両面にスパッタリングにより平均厚み５０ｎｍのＡｇ－Ｇａ－Ｃｕ系金属膜を形成した以外は、実施例１と同様にして実施例２の光発電素子を得た。
＜比較例１＞
　銀ペーストを用いたスクリーン印刷により、集電極（線幅８０μｍ、ピッチ２ｍｍ）を形成したこと以外は実施例１と同様にして比較例１の光発電素子を得た。
＜比較例２＞
　銀ペーストを用いたスクリーン印刷により、集電極（線幅３０μｍ、ピッチ２ｍｍ）を形成したこと以外は実施例１と同様にして比較例１の光発電素子を得た。
＜評価＞
　得られた各光発電素子の短絡電流（Ａ）、開放電圧（Ｖ）、曲線因子及び変換効率（％）を計測した。結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示されるように、実施例１及び実施例２の光発電素子は、曲線因子が大きく、変換効率に優れることがわかる。
＜接触抵抗測定＞
　酸化錫を３質量％含有した酸化インジウムからなる透明導電膜表面に、以下の試験膜（平均厚み５０ｎｍ）をスパッタリングにより形成し、その後アニール処理（２００℃、３０分）を行った。アニール処理前後の各試験膜の接触抵抗率を測定した。測定結果を図３に示す。なお、試験膜１、２（Ａｇ－Ｐｄ－Ｃｕ系合金膜）は、実施例１で用いたＡＰＣ－ＴＲターゲットを用いて製膜した。試験膜３、４（Ａｇ－Ｇａ－Ｃｕ系合金膜）は、実施例２で用いたＡＧＣターゲットを用いて製膜した。
・試験膜１：Ａｇ－Ｐｄ－Ｃｕ系合金（アニール処理前）
・試験膜２：Ａｇ－Ｐｄ－Ｃｕ系合金（アニール処理後）
・試験膜３：Ａｇ－Ｇａ－Ｃｕ系合金（アニール処理前）
・試験膜４：Ａｇ－Ｇａ－Ｃｕ系合金（アニール処理後）
・試験膜５：Ａｌ－Ｎｉ系合金（アニール処理前）
・試験膜６：Ａｌ－Ｎｉ系合金（アニール処理後）
・試験膜７：Ｍｏ（アニール処理前）
・試験膜８：Ｍｏ（アニール処理後）
　なお、いずれのアニール処理も、２００℃、３０分間行った。
　図３に示されるように、一般的にバリア金属として用いられるＡｌ－Ｎｉ系合金は抵抗が高く（試験膜５）、アニール処理することにより抵抗がさらに高くなっていることがわかる（試験膜６）。Ｍｏを用いた場合は（試験膜７、８）、Ａｌ－Ｎｉ系合金よりは抵抗が低いものの、Ｍｏ上に銅層をメッキにより積層することは難しい。一方、Ａｇ－Ｐｄ－Ｃｕ系合金を用いた場合（試験膜１、２）と、Ａｇ－Ｇａ－Ｃｕ系合金を用いた場合（試験膜３、４）とは、アニール処理前後のいずれにおいても低い抵抗を示していることがわかる。
　本発明の光発電素子は、変換効率を高めることができ、太陽光発電に好適に用いることができる。
　１０　光発電素子
　１１　層構造体
　１２　ｎ型結晶半導体基板
　１３　第１の真性非晶質系半導体層
　１４　ｐ型非晶質系半導体層
　１５　第１の透明導電膜
　１６　ｎ層側中間層
　１７　ｎ型非晶質系半導体層
　１８　第２の透明導電膜
　１９　集電極
　２０　バリア層
　２１　銅層
　２２　被覆層
　３０　金属膜
　３１　レジスト膜

Claims (6)

  1. 　透明導電膜を少なくとも一方の最外層として有し、光照射により起電力が生じる層構造体と、上記透明導電膜の外面に配設される線状の集電極とを備える光発電素子であって、
    　上記集電極が、
    　上記透明導電膜の外面に積層され、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含むバリア層、及び
    　このバリア層の外面に積層され、銅を主成分として含む銅層
    　を有することを特徴とする光発電素子。
  2. 　上記集電極が、上記銅層の外面に積層される被覆層をさらに有する請求項１に記載の光発電素子。
  3. 　上記被覆層が、錫を主成分として含む請求項２に記載の光発電素子。
  4. 　上記層構造体が、ｐ型又はｎ型の結晶半導体基板と、この結晶半導体基板の一方の面側に以下の順で積層される第１の真性非晶質系半導体層及びｐ型非晶質系半導体層と、上記結晶半導体基板の他方の面側に以下の順で積層されるｎ層側中間層及びｎ型非晶質系半導体層とをさらに有し、
    　上記ｎ層側中間層が、第２の真性非晶質系半導体層、又は上記ｎ型非晶質系半導体層より抵抗率の高い高抵抗ｎ型非晶質系半導体層である請求項１、請求項２又は請求項３に記載の光発電素子。
  5. 　透明導電膜を少なくとも一方の最外層として有し、光照射により起電力が生じる層構造体の外面に、銀と、パラジウム及びガリウムのうちの少なくとも一種と、銅とを含む金属膜を積層する工程、
    　上記金属膜の外面の一部にレジスト膜を形成する工程、
    　メッキ処理により、上記金属膜の外面の露出部分に銅を主成分として含む銅層を積層する工程、
    　メッキ処理により、上記銅層の外面に被覆層を積層する工程、
    　上記レジスト膜を除去する工程、及び
    　上記レジスト膜が除去された領域の上記金属膜を除去する工程
    　をこの順に備える光発電素子の製造方法。
  6. 　上記金属膜除去工程後に、
    　上記層構造体をアニール処理する工程
    　をさらに備える請求項５に記載の光発電素子の製造方法。
     
     
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