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WO2016194653A1 - 撮像素子、電子機器、並びに、製造装置および方法 - Google Patents

撮像素子、電子機器、並びに、製造装置および方法 Download PDF

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WO2016194653A1
WO2016194653A1 PCT/JP2016/065023 JP2016065023W WO2016194653A1 WO 2016194653 A1 WO2016194653 A1 WO 2016194653A1 JP 2016065023 W JP2016065023 W JP 2016065023W WO 2016194653 A1 WO2016194653 A1 WO 2016194653A1
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WO
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unit
pixel
substrate
photoelectric conversion
transistor
Prior art date
Application number
PCT/JP2016/065023
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English (en)
French (fr)
Inventor
高橋　裕嗣
Original Assignee
ソニー株式会社
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Publication date
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Priority to US15/577,403 priority patent/US10727264B2/en
Priority to CN201680028501.8A priority patent/CN107615487B/zh
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Definitions

  • the present technology relates to an imaging device, an electronic device, and a manufacturing apparatus and method, and in particular, an imaging device, an electronic device, and a manufacturing method that can suppress an increase in pixel size and a reduction in image quality.
  • the present invention relates to an apparatus and a method.
  • an image sensor in which an organic or inorganic photoelectric conversion unit is disposed above a semiconductor substrate has been proposed as a technique for reducing a pixel without reducing the opening area of the photodiode (see, for example, Patent Document 1).
  • an image sensor that uses the photovoltaic power of a photodiode has been proposed (see, for example, Patent Document 2).
  • an image sensor that performs analog-digital conversion for each pixel has been proposed to enable high-speed driving, area control, simultaneous shuttering of all pixels, and the like.
  • an image sensor for example, by stacking multiple semiconductor substrates and mounting some transistors of the A / D conversion circuit on the substrate on the opening side, the pixels are reduced while suppressing an increase in the substrate area.
  • the technique to do was proposed.
  • the addition of the transistor may reduce the opening area of the photodiode, lower the sensitivity, and reduce the image quality of the captured image.
  • both the P-type well and the N-type well are formed in the pixel on the opening-side substrate. It was necessary to secure a wide well boundary region for separating the wells. For this reason, the pixel size may be increased.
  • an N-type transistor and a P-type transistor are arranged in the same pixel, and it is necessary to secure a wide well boundary region. As a result, the pixel size may increase.
  • the present technology has been proposed in view of such a situation, and an object thereof is to suppress an increase in pixel size and a decrease in image quality.
  • One aspect of the present technology is an imaging element including an element isolation region formed of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • the element isolation region may isolate at least one of a transistor, a diffusion layer, and a well formed in the semiconductor layer from the other.
  • the element isolation region may be formed so as to be in contact with a side wall of a floating diffusion layer that accumulates charges photoelectrically converted in the photoelectric conversion unit.
  • the element isolation region may be formed so as to be in contact with a plurality of side walls of the floating diffusion layer.
  • the element isolation region can separate a plurality of the floating diffusion layers formed in the pixel.
  • the element isolation region may be formed so as to separate the P well and the N well.
  • the element isolation region may be formed so as to separate the P-type transistor and the N-type transistor.
  • the element isolation region may be formed so as to isolate the diffusion layer for the upper electrode of the photoelectric conversion unit outside the pixel.
  • the element isolation region may be formed so as to be in contact with a sidewall of the diffusion layer for the upper electrode.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked, and a transistor formed on the first substrate, the second substrate It is possible to form a circuit in which the transistor formed on the substrate reads and amplifies the charge obtained in the photoelectric conversion unit and performs A / D conversion.
  • the photoelectric conversion unit can be formed in a structure in which a plurality of photoelectric conversion units that photoelectrically convert light in different wavelength ranges are stacked.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked, and a transistor formed on the first substrate includes the photoelectric conversion unit.
  • a circuit for reading out and amplifying the electric charge obtained in step (b) can be formed, and a transistor formed on the second substrate can form a circuit for A / D conversion of the signal amplified in the circuit.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked, and a transistor formed on the first substrate, the second substrate
  • the transistor formed on the substrate forms a circuit that reads and amplifies the charge obtained in the photoelectric conversion unit, and the transistor formed on the second substrate converts the signal amplified in the circuit to A A circuit for / D conversion can be formed.
  • the transistor can form a circuit that reads and amplifies the charge obtained in the photoelectric conversion unit.
  • All the transistors in the pixel can be N-type transistors.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked, and a transistor formed on the second substrate is amplified in the circuit
  • a / D conversion is performed to form a circuit provided for each column of pixels arranged in an array, and a circuit provided for each column of pixels arranged in an array is formed.
  • Another aspect of the present technology includes an imaging unit that images a subject and an image processing unit that performs image processing on image data obtained by imaging by the imaging unit, and the imaging unit performs photoelectric conversion on incident light.
  • An electronic device including an element isolation region formed of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a conversion unit.
  • Still another aspect of the present technology is a manufacturing apparatus that manufactures an imaging element, and includes an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • the manufacturing apparatus includes an element isolation region forming unit that forms an element isolation region.
  • the manufacturing apparatus that manufactures the imaging element also includes an element formed of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light A manufacturing method for forming an isolation region.
  • the imaging device includes an element isolation region formed of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • the electronic device includes an imaging unit that images a subject, and an image processing unit that performs image processing on image data obtained by imaging by the imaging unit.
  • an element isolation region that includes an insulator and that penetrates a semiconductor layer in which a transistor is formed is provided.
  • the manufacturing device in a manufacturing apparatus that manufactures an image sensor, includes an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • An element isolation region forming part for forming an element isolation region is provided.
  • a captured image can be obtained. Further, according to the present technology, it is possible to suppress an increase in pixel size and a reduction in image quality.
  • FIG. 1 It is sectional drawing which shows the main structural examples of a surface irradiation type image sensor. It is a figure which shows the main structural examples of the circuit mounted in a pixel substrate. It is a perspective view which shows the main structural examples of an image sensor. It is a figure which shows the main structural examples of an imaging device. It is a figure explaining the usage example of an image pick-up element.
  • FIG. 1 is a diagram illustrating a main configuration example of an image sensor that is an embodiment of an imaging device to which the present technology is applied.
  • the image sensor 100 shown in FIG. 1 is a device that photoelectrically converts light from a subject and outputs it as image data.
  • the image sensor 100 is configured as a CMOS image sensor using a CMOS (Complementary Metal Oxide Semiconductor), a CCD image sensor using a CCD (Charge Coupled Device), or the like.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • the image sensor 100 includes a pixel substrate 101 and a circuit substrate 102 which are two semiconductor substrates superimposed on each other.
  • a pixel array 110 is formed on the pixel substrate 101.
  • the configuration of the unit pixel 111 that receives incident light and converts it into an electrical signal such as the unit pixel 111-1 and the unit pixel 111-2, is arranged in a planar shape (for example, an array). ing.
  • each unit pixel (for example, the unit pixel 111-1 and the unit pixel 111-2) is referred to as a unit pixel 111 when it is not necessary to distinguish between them.
  • FIG. 1 only the unit pixel 111-1 and the unit pixel 111-2 are shown in the pixel array 110, but an arbitrary number of unit pixels 111 are arranged in the pixel array 110.
  • an ADC (Analog Digital Converter) array 120 is formed on the circuit board 102.
  • the ADC array 120 for example, the A / D converter 121 for each unit pixel is arranged in a planar shape (for example, an array) like the A / D converter 121-1 and the A / D converter 121-2. ing.
  • the A / D conversion units (for example, the A / D conversion unit 121-1 and the A / D conversion unit 121-2) are referred to as A / D conversion units 121 when there is no need to distinguish them from each other.
  • the A / D conversion unit 121 is a part of a unit pixel A / D conversion circuit that performs A / D conversion on an analog signal (electrical signal obtained by photoelectrically converting incident light) read from the unit pixel 111 corresponding to itself. It has a configuration.
  • the A / D converter 121 is disposed in a region overlapping with the unit pixel 111 corresponding to itself. That is, the A / D converter 121 is arranged in the same manner as the unit pixel 111 in the pixel array 110.
  • FIG. 1 only the A / D conversion unit 121-1 and the A / D conversion unit 121-2 are shown in the ADC array 120, but the ADC array 120 includes the same number of A / D converters as the unit pixels 111.
  • a / D conversion unit 121 is arranged.
  • the arrangement pattern of the unit pixels 111 in the pixel array 110 (and the arrangement pattern of the A / D conversion unit 121 in the ADC array 120) is arbitrary, and may be a pattern other than the array shape, such as a honeycomb shape. Good.
  • the shape of the surface of the pixel substrate 101 on which the pixel array 110 is formed and the shape of the surface of the circuit substrate 102 on which the ADC array 120 is formed are arbitrary. It may be a flat surface or a curved surface.
  • the external shape of the pixel array 110 (and the ADC array 120) is also arbitrary, and may be a rectangle as shown in FIG. 1 or other than a rectangle.
  • the area of each unit pixel 111 (each A / D conversion unit 121) may be the same, or not all.
  • the pixel substrate 101 and the circuit substrate 102 are superposed while being basically insulated from each other. However, the circuit formed on the pixel substrate 101 and the circuit formed on the circuit substrate 102 are connected to each other by a Cu electrode or the like at a necessary portion.
  • the unit pixel 111 includes a photoelectric conversion unit that photoelectrically converts incident light, a read circuit that amplifies and reads out the electric charge obtained in the photoelectric conversion unit, and an A / D that performs A / D conversion of the electric signal.
  • a part of the configuration of the conversion circuit is formed. That is, a unit pixel A / D conversion circuit that performs A / D conversion on an electrical signal obtained in the unit pixel 111 includes a part of transistors formed in the unit pixel 111 and an A / D corresponding to the unit pixel 111. And a conversion unit 121.
  • the unit pixel A / D conversion circuit compares the pixel signal, which is an electrical signal read from the unit pixel 111, with a predetermined reference signal, and calculates the count value of the clock signal indicating the time until the comparison result changes. It is configured to output as a digital value.
  • FIG. 2 is a diagram illustrating a main configuration example of a unit pixel A / D conversion circuit mounted on the image sensor. As shown in FIG. 2, a high breakdown voltage transistor or the like in the unit pixel A / D conversion circuit is formed on the pixel substrate 101.
  • the unit pixel 111 includes a photoelectric conversion unit 131, a first reset transistor 132, a transfer transistor 133, an amplification transistor 134, a second reset transistor 135, a comparison unit 136 including an amplification transistor 134, a transistor 137, and Transistor 138 is formed.
  • the photoelectric conversion unit 131 converts light incident on the unit pixel 111 into electric charges.
  • the first reset transistor 132 controls the discharge of charges overflowing from the first floating diffusion layer 151.
  • the transfer transistor 133 controls transfer of charges from the first floating diffusion layer 151 to the second floating diffusion layer 152.
  • the amplification transistor 134 amplifies the potential fluctuation of the second floating diffusion layer 152 and converts it into an electrical signal.
  • the second reset transistor 135 controls the discharge of charges accumulated in the second floating diffusion layer 152.
  • the comparison unit 136 compares an electric signal (pixel signal) corresponding to the electric charge read from the photoelectric conversion unit 131 with a predetermined reference signal, and outputs an output signal as a signal indicating the comparison result.
  • the comparison unit 136 inverts the output signal when the reference signal and the pixel signal are the same (voltage).
  • the comparison unit 136 includes a transistor 142 and an amplification transistor 134 that form a differential pair, transistors 143 and 144 that form a current mirror, and a transistor 141 that functions as a constant current source that supplies a current corresponding to an input bias current.
  • a reference signal output from a D / A converter (not shown) or the like is input to the gate of the transistor 142, and a second signal is input to the gate of the amplification transistor 134.
  • the pixel signal transferred from the floating diffusion layer 152 is input.
  • the sources of the transistor 142 and the amplification transistor 134 are connected to the drain of the transistor 141, and the source of the transistor 141 is connected to GND.
  • the drain of the transistor 142 is connected to the gates of the transistors 143 and 144 constituting the current mirror circuit and the drain of the transistor 143, and the drain of the amplification transistor 134 is connected to the drain of the transistor 144.
  • the sources of the transistors 143 and 144 are connected to the power supply voltage.
  • a first floating diffusion layer 151 and a second floating diffusion layer 152 are further formed.
  • the first floating diffusion layer 151 accumulates the charge transferred from the photoelectric conversion unit 131.
  • the second floating diffusion layer 152 stores the charge transferred from the first floating diffusion layer 151.
  • a well contact 161 is formed in the first floating diffusion layer 151.
  • a well contact 162 is formed in the second floating diffusion layer 152.
  • a low breakdown voltage transistor or the like is formed on the circuit board 102.
  • a transistor 171, a transistor 172, a transistor 173, a transistor 181, and a transistor 182 are formed.
  • the transistor 171, the transistor 172, and the transistor 181 together with the transistor 137 and the transistor 138 of the unit pixel 111 form a positive feedback circuit (PFB (positive feedback)).
  • This positive feedback circuit can increase the transition speed of the output signal of the comparator 136 and improve the determination speed.
  • the transistor 173 and the transistor 182 form an inverter (NOT gate) and invert the value of the output signal of the comparison unit 136. This inversion is different from the inversion of the output signal based on the comparison result by the comparison unit 136 described above, and is always performed on the output signal.
  • a latch memory 191 is further formed.
  • a code value indicating the current time is input to the latch memory 191 as an input signal.
  • the latch memory 191 holds the code value when the output signal of the comparison unit 136 is inverted based on the comparison result.
  • the code value is read as an output signal at a predetermined timing. That is, this code value is a digital value obtained by digitizing an analog pixel signal into N bits.
  • a high withstand voltage transistor is arranged on the pixel substrate 101 and a low withstand voltage transistor is arranged on the circuit substrate 102, whereby the processing conditions such as the gate electrode, the diffusion layer, and the wiring can be changed. It can be optimized every time. For example, it is possible to easily realize control such that processing conditions that reduce noise to the limit are adopted for the pixel substrate 101 and processing conditions that can be miniaturized to the limit are adopted for the circuit board 102. it can.
  • the first reset transistor 132, the transfer transistor 133, the amplification transistor 134, the second reset transistor 135, the transistor 138, the transistor 141, and the transistor 142 are An N-type transistor is used.
  • the transistor 137, the transistor 143, and the transistor 144 are formed of P-type transistors. That is, both the N-type transistor and the P-type transistor are formed on the pixel substrate 101.
  • FIG. 3 is a cross-sectional view illustrating a main configuration example of the image sensor 100.
  • FIG. 3 shows a main configuration example in a partial cross section of the image sensor 100.
  • the image sensor 100 includes a pixel substrate 101 and a circuit substrate 102 that are stacked.
  • a pad (also referred to as an electrode) 201 is formed on the pixel substrate 101 so as to be exposed on a surface in contact with the circuit substrate 102.
  • pads (electrodes) 202 are formed on the circuit substrate 102 so as to be exposed on a surface in contact with the pixel substrate 101.
  • the pads 201 and 202 are formed of a conductor such as copper (Cu), for example.
  • the pad 201 is electrically connected to a predetermined part of a circuit formed on the pixel substrate 101.
  • the pad 202 is electrically connected to a portion of the circuit formed on the circuit substrate 102 corresponding to a portion to which the pad 201 corresponding to the circuit formed on the pixel substrate 101 is connected.
  • the pads 201 and 202 corresponding to each other are formed at positions where they are in contact with each other in a state where the pixel substrate 101 and the circuit substrate 102 are laminated as shown in FIG. That is, the circuit formed on the pixel substrate 101 and the circuit formed on the circuit substrate 102 are electrically connected to each other through the pad 201 and the pad 202.
  • pads 201 and pads 202 formed on the image sensor 100 is arbitrary.
  • a photoelectric conversion layer 211, an element isolation layer 212, and a transistor wiring layer 213 are formed on the pixel substrate 101.
  • a configuration related to photoelectric conversion such as a photoelectric conversion unit is formed.
  • the element isolation layer 212 a configuration such as an element isolation region for isolating elements is formed.
  • the transistor wiring layer 213 a structure such as a gate and a wiring of a transistor is formed.
  • the pad 201 is connected to a wiring formed in the transistor wiring layer 213.
  • wiring, transistors, and the like are formed on the circuit board 102.
  • the pad 202 is connected to the wiring.
  • FIG. 4 is a cross-sectional view illustrating a main configuration example of the photoelectric conversion layer 211 of the pixel substrate 101.
  • the microlens 221, the color filter 222, the inter-pixel light shielding layer 223, the upper electrode 224, the photoelectric conversion unit 225, and the lower electrode 226 are formed in the photoelectric conversion layer 211.
  • the micro lens 221 is formed for each unit pixel 111 and collects (condenses) light incident on the imaging surface on the unit pixel 111.
  • the quantum efficiency of the photoelectric conversion unit of the unit pixel 111 can be improved.
  • the color filter 222 is formed for each unit pixel 111, and transmits light incident through the microlens 221 of the unit pixel 111, so that a component in a predetermined wavelength (color) region of the unit pixel 111 is transmitted.
  • the light is incident on the photoelectric conversion unit.
  • the wavelength (color) region transmitted by each color filter 222 is arbitrary, and may be visible light, infrared light or ultraviolet light.
  • the color filter 222 may be formed by a filter that transmits a single wavelength (color) region, or may be formed by a plurality of types of filters that transmit different wavelength (color) regions. Also good. When a plurality of types of filters are used as the color filter 222, the type of filter is set for each unit pixel 111.
  • the color filter 222 is formed of a red filter that transmits visible light in the red wavelength region, a blue filter that transmits visible light in the blue wavelength region, and a green filter that transmits visible light in the green wavelength region. You may do it.
  • a red filter, a blue filter, or a green filter is formed as the color filter 222 in each unit pixel 111.
  • the inter-pixel light shielding layer 223 is formed by a light transmissive film that transmits light and a light shielding wall that is formed between the unit pixels 111 and does not transmit light.
  • the transmissive film is formed of an insulator, and the light shielding wall is formed of metal.
  • the inter-pixel light shielding layer 223 suppresses the light that has passed through the color filter 222 from entering the adjacent pixels.
  • the upper electrode 224 is formed in contact with the upper surface of the photoelectric conversion unit 225 in the drawing.
  • the lower electrode 226 is formed for each unit pixel 111 so as to be in contact with the lower surface of the photoelectric conversion unit 225 in the drawing. That is, the upper electrode 224 to the lower electrode 226 are formed so as to sandwich the photoelectric conversion unit 225 between the upper electrode 224 and the lower electrode 226.
  • the upper electrode 224 is composed of a transparent electrode.
  • the photoelectric conversion unit 225 converts light incident through the color filter 222 and the like into electric charges.
  • the photoelectric conversion unit 225 is configured by, for example, an organic photoelectric conversion film, a compound semiconductor, or quantum dots.
  • the lower electrode 226 is used for transferring charges photoelectrically converted in the photoelectric conversion unit 225 of the unit pixel 111.
  • the lower electrode 226 is electrically connected to the element isolation layer 212 by an electrode plug for each unit pixel.
  • the upper electrode 224 is electrically connected to the element isolation layer 212 by an electrode plug.
  • the upper electrode 224 is electrically connected to the element isolation layer 212 outside the unit pixel 111.
  • the upper electrode 224 may be electrically connected to the element isolation layer 212 in the unit pixel 111.
  • an increase in the size of the unit pixel 111 can be suppressed when the upper electrode 224 is electrically connected to the element isolation layer 212 outside the unit pixel 111.
  • FIG. 5 is a cross-sectional view illustrating a main configuration example of the element isolation layer 212 and the like of the pixel substrate 101.
  • an insulating layer 231 is formed between the lower electrode 226 and the element isolation layer 212.
  • the insulating layer 231 is formed of an insulator such as SiO 2 .
  • the buried oxide film layer 232 and the buried oxide film layer 233 are formed so as to sandwich the element isolation layer 212 in the drawing.
  • the element isolation layer 212 is a layer composed of a silicon substrate of about 200 nm to 2000 nm, for example.
  • An N-type transistor 235 and a P-type transistor 236 are formed on the pixel substrate 101. Therefore, a P well 241 and an N well 242 are formed in the element isolation layer 212.
  • N-type transistor 235 is formed in P well 241, and P-type transistor 236 is formed in N well 242.
  • the element isolation layer 212 includes a first floating diffusion layer 151 (N + diffusion layer).
  • the lower electrode 226 of the unit pixel 111 and the first floating diffusion layer 151 are electrically connected by an electrode plug 234. It is connected to the.
  • an element isolation region 251 is formed in the element isolation layer 212. As shown in FIG. 5, the element isolation region 251 penetrates the element isolation layer 212 which is a semiconductor layer in which a transistor (for example, an N-type transistor 235 or a P-type transistor 236) is formed, and is embedded from the buried oxide film layer 233. It is formed so as to reach the oxide film layer 232.
  • the width of the element isolation region 251 is arbitrary, but may be about 200 nm, for example.
  • the element isolation region 251 is made of an arbitrary insulator.
  • the element isolation region 251 may be formed so as to isolate at least one of the transistor, the diffusion layer, and the well formed in the element isolation layer 212 from the other.
  • the element isolation region 251 may be disposed between the P well 241 and the N well 242 (well boundary) in the unit pixel 111.
  • the P well 241 and the N well 242 can be separated without having to secure a wide well boundary region. That is, the electrically isolated N-type transistor 235 and P-type transistor 236 can be arranged in the unit pixel 111 while suppressing an increase in pixel size.
  • a part of the unit pixel A / D conversion circuit can be formed on the pixel substrate 101 (in the unit pixel 111). Therefore, an increase in the size of the A / D conversion unit 121 of the circuit board 102 corresponding to the unit pixel 111 can be suppressed, so that an increase in the size of the unit pixel 111 can be further suppressed.
  • the image sensor 100 includes the pixel substrate 101 on which the photoelectric conversion unit 225 and the element isolation layer 212 are formed as the first substrate on which the photoelectric conversion unit and the semiconductor layer are formed. Further, the image sensor 100 includes a circuit substrate 102 as a second substrate different from the pixel substrate 101. In the image sensor 100, the pixel substrate 101 and the circuit substrate 102 are stacked. Further, in the image sensor 100, a unit pixel in which a transistor formed on the pixel substrate 101 and a transistor formed on the circuit substrate 102 read out and amplifies the charge obtained in the photoelectric conversion unit 225 to perform A / D conversion. An A / D conversion circuit is formed.
  • the image sensor 100 can perform analog-digital conversion for each pixel while suppressing an increase in the pixel size, and can realize functions such as high-speed driving, area control, and simultaneous shuttering of all pixels.
  • the element isolation region 251 is disposed between the N-type transistor 235 and the P-type transistor 236 and is formed so as to separate the N-type transistor 235 and the P-type transistor 236.
  • FIG. 6 is a plan view illustrating a main configuration example of the element isolation layer.
  • a square 271 indicates a configuration for one unit pixel.
  • an element isolation region 251-1 is formed between a P-well (P-WELL) 241-1 and an N-well (N-WELL) 242.
  • An element isolation region 251-2 is formed between the N well (N-WELL) 242 and the P well (P-WELL) 241-2.
  • the N + diffusion layer 261 formed in the P well 241-1 and the P well 241-2 constitutes the source and drain of the N-type transistor.
  • the P + diffusion layer 262 formed in the N well 242 constitutes the source and drain of the P-type transistor.
  • the white square in the figure indicates the gate insulating film of the transistor.
  • the P + diffusion layer 262 formed in the P well 241-1 and the P well 241-2 and the N + diffusion layer 261 formed in the N well 242 constitute a well contact.
  • the element isolation region 251 can be arranged at the well boundary between the P well 241 and the N well 242 in the unit pixel 111.
  • the element isolation region 251 can separate the P well 241 and the N well 242 and can separate the N-type transistor and the P-type transistor.
  • FIG. 7 is a plan view illustrating a main configuration example of the element isolation layer 212 of the unit pixel 111.
  • the element isolation region 251 is disposed in contact with the first floating diffusion layer 151 and the second floating diffusion layer 152 in the unit pixel 111 (inside the square 271).
  • FIG. 8 is a cross-sectional view showing a main configuration example of a part of the element isolation layer.
  • the transistor includes a well, a gate insulating film, a polysilicon gate, and a source / drain formed by a high-concentration diffusion layer.
  • the first floating diffusion layer 151 is formed by implanting impurities and annealing so as to reach a high concentration up to the buried oxide film layer 232 (BOX (Buried Oxide) layer).
  • the second floating diffusion layer 152 is formed in the same manner as the first floating diffusion layer 151.
  • High-concentration diffusion layers used for the source and drain may be the same depth as the first floating diffusion layer 151 and the like, but are slightly shallower (so as not to reach a high concentration up to the buried oxide film layer 232). By doing so, transistor performance can be stabilized.
  • the substrate bias can be controlled by disposing a high-concentration impurity layer (well contact 281) having the same polarity as the well in the same well as the transistor.
  • This well contact may have the same impurity profile as the source and drain of the transistor.
  • the well contact 281 may not be disposed.
  • a depletion layer 282 is formed around the first floating diffusion layer 151, the second floating diffusion layer 152, and the high concentration diffusion layer such as the source / drain. When the depletion layer 282 and the buried oxide film layer 232 come into contact with each other, dark current may be generated.
  • the element isolation region 251 may be disposed so as to be in contact with the side wall of the first floating diffusion layer 151, the second floating diffusion layer 152, or both.
  • the contact area between the depletion layer 282 formed around the floating diffusion layer and the interface of the buried oxide layer 232 can be reduced, and the dark current can be reduced. Occurrence can be suppressed. Therefore, it is possible to suppress a reduction in image quality of a captured image obtained in the image sensor 100.
  • the floating diffusion layer (the first floating diffusion layer 151 and / or the second floating diffusion layer 152) has two directions (see FIG. Side walls are formed on the middle and lower sides), but the element isolation region 251 may be formed so as to be in contact with one of the side walls as in the example shown in FIG. However, it may be formed so as to be in contact with both side walls as in the example shown in FIG. 9B.
  • the element isolation region 251 may be formed so as to be in contact with the side wall of the floating diffusion layer that accumulates the photoelectrically converted charge, and further, is formed so as to be in contact with the plurality of side walls of the floating diffusion layer. You may make it do.
  • the contact area between the floating diffusion layer and the element isolation region 251 is increased, and the generation range of the depletion layer around the floating diffusion layer is reduced accordingly. can do. That is, the image sensor 100 can suppress the generation of dark current without increasing the pixel size, and can suppress the reduction in the image quality of the captured image obtained in the image sensor 100.
  • a common well contact is formed in the entire P well using one P + diffusion layer 262, and a common substrate bias is applied to the entire P well. May be applied.
  • a well contact is formed by using the P + diffusion layer 262 for each region separated by the element isolation region 251 such as a circle 292 to a circle 294 shown in FIG. Then, a substrate bias may be applied.
  • the P well of the second floating diffusion layer 152 is separated from other wells by the element isolation region 251 and the second floating layer is formed using the P + diffusion layer 262 formed in the P well.
  • a well contact dedicated to the diffusion layer 152 is formed. By doing so, a substrate bias can be applied to the well contact dedicated to the second floating diffusion layer 152 independently of the other well contacts. That is, a different substrate bias can be applied to the well contact dedicated to the second floating diffusion layer 152. Therefore, the conversion efficiency can be changed, and the dynamic range of the image sensor 100 can be expanded.
  • the element isolation region 251 may be formed so as to separate a plurality of floating diffusion layers formed in the unit pixel.
  • the image sensor 100 can expand the dynamic range without increasing the pixel size, and can suppress a reduction in image quality of a captured image obtained in the image sensor 100.
  • FIG. 11 is a cross-sectional view illustrating a main configuration example of an end portion of the pixel array.
  • the normal pixel 301 that is a unit pixel formed other than the end of the pixel array 110 has an opening on the light incident surface, but a light shielding film is formed on the end of the pixel array 110.
  • the light shielding portion 302 whose light incident surface is shielded by 311 is formed.
  • the light shielding film 311 is formed of a conductor that does not transmit light, such as metal.
  • the upper electrode 224 is electrically connected to the element isolation layer 212 via the light shielding film 311 outside the unit pixel 111. More specifically, the light shielding film 311 electrically connects the upper electrode 224 and the lower electrode 226 outside the unit pixel 111.
  • the lower electrode 226 is electrically connected to an N + diffusion layer 312 which is a high concentration diffusion layer formed in the element isolation layer 212 through an electrode plug.
  • the N + diffusion layer 312 is formed so as to have a high concentration up to the buried oxide film layer 232 (BOX (BurieduriOxide) layer), similarly to the first floating diffusion layer 151. Therefore, the N + diffusion layer 312 can have the same impurity profile as that of the first floating diffusion layer 151, which can simplify the manufacturing process and eliminate the need for a well.
  • BOX BurieduriOxide
  • the upper electrode 224 includes a lower electrode 226 provided at a position different from the light shielding film 311 and the lower electrode 226 of each unit pixel 111 (that is, outside the unit pixel 111). Are connected to the N + diffusion layer 312.
  • the element isolation region 251 is formed so as to surround the periphery of the N + diffusion layer 312. That is, the N + diffusion layer 312 that is the diffusion layer for the upper electrode 224 is separated from the others by the element isolation region 251.
  • the N + diffusion layer 312 can be formed without having to secure a wide well boundary region. That is, an increase in the substrate size can be suppressed.
  • a logic circuit is provided outside the pixel array 110 on the pixel substrate 101 or outside the ADC array 120 on the circuit substrate 102.
  • Arbitrary configurations such as an I / O circuit and the like can be arranged.
  • the back-illuminated image sensor has been described as an example.
  • the front-illuminated type in which the transistor wiring layer 213 is located on the light incident side from the element isolation layer 212 can also be applied to other image sensors.
  • FIG. 14 is a block diagram illustrating a main configuration example of a manufacturing apparatus that manufactures the image sensor 100 that is an imaging element to which the present technology is applied.
  • a manufacturing apparatus 400 illustrated in FIG. 14 includes a control unit 401 and a manufacturing unit 402.
  • the control unit 401 includes, for example, a CPU (Central Processing Unit), a ROM (Read Only Memory), a RAM (Random Access Memory), and the like.
  • the control unit 401 controls each unit of the manufacturing unit 402 and controls processing related to manufacturing of the image sensor 100. I do.
  • the CPU of the control unit 401 executes various processes according to programs stored in the ROM. Further, the CPU executes various processes according to programs loaded from the storage unit 413 to the RAM.
  • the RAM also appropriately stores data necessary for the CPU to execute various processes.
  • the manufacturing unit 402 is controlled by the control unit 401 to perform processing related to the manufacturing of the image sensor 100.
  • the manufacturing unit 402 includes an SOI (Silicon On On Insulator) substrate forming unit 431, an element isolation layer forming unit 432, a transistor wiring layer forming unit 433, a pad forming unit 434, a second semiconductor layer forming unit 435, a stacking unit 436, and photoelectric conversion.
  • a layer forming portion 437 is provided.
  • the SOI substrate forming unit 431 performs processing related to forming an SOI substrate which is a substrate having a structure in which SiO 2 is inserted between a silicon (Si) substrate and a surface Si layer.
  • the element isolation layer forming unit 432 performs processing related to the formation of the element isolation layer 212.
  • the transistor wiring layer formation unit 433 performs processing related to the formation of the transistor wiring layer 213.
  • the pad formation unit 434 performs processing related to formation of pads for electrically connecting circuits between substrates.
  • the second semiconductor layer forming unit 435 performs processing related to the formation of the circuit board 102.
  • the stacking unit 436 performs processing related to stacking of the pixel substrate 101 and the circuit substrate 102.
  • the photoelectric conversion layer forming unit 437 performs processing related to the formation of the photoelectric conversion layer 211 of the pixel substrate 101.
  • These processing units are controlled by the control unit 401 and perform processing of each process for manufacturing the image sensor 100 as described later.
  • the manufacturing apparatus 400 includes an input unit 411, an output unit 412, a storage unit 413, a communication unit 414, and a drive 415.
  • the input unit 411 includes a keyboard, a mouse, a touch panel, an external input terminal, and the like, receives user instructions and external information input, and supplies them to the control unit 401.
  • the output unit 412 includes a display such as a CRT (Cathode Ray Tube) display or an LCD (Liquid Crystal Display), a speaker, and an external output terminal.
  • the output unit 412 displays various information supplied from the control unit 401 as an image, sound, or analog. Output as a signal or digital data.
  • the storage unit 413 includes an arbitrary storage medium such as a flash memory, an SSD (Solid State Drive), and a hard disk, and stores information supplied from the control unit 401 or stores it according to a request from the control unit 401. Read and supply information.
  • an arbitrary storage medium such as a flash memory, an SSD (Solid State Drive), and a hard disk
  • the communication unit 414 includes, for example, a wired LAN (Local Area Network), a wireless LAN interface, a modem, and the like, and performs communication processing with an external device via a network including the Internet. For example, the communication unit 414 transmits information supplied from the control unit 401 to the communication partner, or supplies information received from the communication partner to the control unit 401.
  • a wired LAN Local Area Network
  • a wireless LAN interface Wireless Local Area Network
  • modem Wireless Local Area Network
  • the communication unit 414 transmits information supplied from the control unit 401 to the communication partner, or supplies information received from the communication partner to the control unit 401.
  • the drive 415 is connected to the control unit 401 as necessary. Then, for example, a removable medium 421 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory is appropriately attached to the drive 415. Then, the computer program read from the removable medium 421 via the drive 415 is installed in the storage unit 413 as necessary.
  • a removable medium 421 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory is appropriately attached to the drive 415.
  • the computer program read from the removable medium 421 via the drive 415 is installed in the storage unit 413 as necessary.
  • the SOI substrate forming unit 431 is controlled by the control unit 401 to form an SOI substrate having a configuration as shown in FIG. 16A, for example.
  • the SOI substrate 500 has a three-layer structure of a silicon (Si) substrate 501, an SiO 2 layer 502, and an SOI layer 503 which is a surface layer made of silicon.
  • the SOI substrate forming unit 431 generates an SOI substrate having a thickness of about 200 nm to 2000 nm, for example.
  • the element isolation layer forming unit 432 can form the element isolation layer 212 by a method similar to a normal STI (Shallow Trench Isolation).
  • step S ⁇ b> 102 the element isolation layer forming unit 432 is controlled by the control unit 401 to form the element isolation layer 212.
  • the element isolation layer forming unit 432 forms a silicon nitride (SiN) 504 by CVD (Chemical Vapor Deposition) method after surface oxidation of the SOI substrate 500 by about 10 nm. Thereafter, a resist separation pattern 505 is applied and exposed to form an element separation pattern.
  • SiN silicon nitride
  • CVD Chemical Vapor Deposition
  • the element isolation layer forming unit 432 forms a pattern in which the SiN 504 and the SOI layer 503 are penetrated by dry etching, for example, as shown in FIG.
  • the element isolation layer forming unit 432 forms a film of SiO 2 506 by CVD, and embeds the penetrated portion with SiO 2 .
  • the element isolation layer forming unit 432 planarizes the SiO 2 506 on the surface by CMP (Chemical Mechanical Polishing) and wet etching, for example, as shown in FIG. 17B. Thereafter, the element isolation layer forming unit 432 removes the SiN 504 as shown in FIG. 17C, for example.
  • CMP Chemical Mechanical Polishing
  • step S103 the transistor wiring layer forming unit 433 is controlled by the control unit 401 to form the transistor wiring layer 213.
  • the transistor wiring layer forming unit 433 forms a transistor wiring layer 213 as shown in FIG. 18A, for example, using a general CMOS process.
  • step S104 the pad forming unit 434 forms a pad for connecting to the circuit of the circuit board 102 by the same method as that for normal Cu wiring.
  • the pad forming unit 434 forms SiC 512 and SiO 2 513 on the uppermost wiring 511 (A in FIG. 18) by CVD, for example, as shown in FIG. 18B.
  • the pad forming unit 434 applies a resist on the SiO 2 513, exposes it, and performs dry etching of the SiO 2 513, thereby forming a groove pattern 514 to be a pad as shown in FIG. 18C, for example. Form.
  • the pad forming unit 434 re-applies a resist and exposes it, and performs dry etching of SiO 2 513 and SiC 512, so that, for example, as shown in FIG. A hole 515 to be a connection via is formed.
  • the pad forming unit 434 forms a barrier metal 516 with a thickness of about 10 nm by a PVD (Physical Vapor Deposition) method, deposits copper (Cu) by plating, and performs CMP. Then, Cu is polished until SiO 2 513 is exposed to form pad 201.
  • PVD Physical Vapor Deposition
  • the second semiconductor layer forming unit 435 forms the circuit substrate 102 to be the second semiconductor layer.
  • the second semiconductor layer forming unit 435 forms layers such as element isolation of the circuit board 102, transistors, and wiring layers by a general CMOS process.
  • a pad for connecting to the pixel substrate 101 is also formed on the uppermost layer of the circuit substrate 102. This pad can also be formed in the same manner as the pad of the pixel substrate 101 described above.
  • the pads of the circuit board 102 have a layout that matches the pads of the pixel substrate 101 when the substrate is inverted.
  • step S106 the stacking unit 436 stacks the pixel substrate 101 and the circuit substrate 102. More specifically, the stacked portion 436 inverts the pixel substrate 101 and attaches it to the circuit substrate 102 and performs a heat treatment at about 350 ° C.
  • FIG. 20 is a cross-sectional view illustrating an example of a state in which the pixel substrate 101 and the circuit substrate 102 are stacked.
  • the element isolation layer 212 of the pixel substrate 101 is laminated with a silicon (Si) substrate 522 as an SOI substrate and a SiO 2 layer 521 as a BOX layer.
  • step S107 the photoelectric conversion layer forming unit 437 processes the SOI substrate to form the photoelectric conversion layer 211.
  • the photoelectric conversion layer forming unit 437 removes the silicon (Si) substrate 522 and exposes the SiO 2 layer 521 by CMP and wet etching, for example, as shown in FIG.
  • the photoelectric conversion layer forming unit 437 removes the SiO 2 layer 521 by wet etching, for example, as shown in FIG. 21B, and exposes the SOI layer (element isolation layer 212).
  • the photoelectric conversion layer forming unit 437 by a CVD method and a PVD method, for example, as shown in C of FIG. 21, to form an oxide film layer 232 buried over the element isolation layer 212, further SiO 2 thereon An insulating layer 231 of about 100 nm is formed.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and performs dry etching of the insulating layer 231.
  • a connection hole 523 to the layer 212 (a connection hole of the lower electrode 226 and the element isolation layer first floating diffusion layer 151 and a connection hole of the N + diffusion layer 312 which is a high concentration diffusion layer for the upper electrode 224 and the upper electrode 224) is formed. To do.
  • the photoelectric conversion layer forming unit 437 forms a lower electrode 226 such as tantalum nitride (TaN) by a CVD method or a PVD method.
  • a tungsten (W) plug may be formed before the lower electrode 226 is formed.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and performs dry etching of TaN, thereby forming a lower electrode pattern, for example, as shown in FIG.
  • the planar arrangement of the lower electrode 226 is divided for each unit pixel 111, and the lower electrode 226 for the upper electrode 224 is formed outside the unit pixel 111.
  • the photoelectric conversion layer forming unit 437 forms a photoelectric conversion unit 225 such as an organic photoelectric conversion film and an upper electrode 224 that is a transparent electrode such as indium tin oxide (ITO) by a PVD method or the like.
  • a photoelectric conversion unit 225 such as an organic photoelectric conversion film
  • an upper electrode 224 that is a transparent electrode such as indium tin oxide (ITO) by a PVD method or the like.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and removes the photoelectric conversion unit 225 and the upper electrode 224 outside the pixel region by dry etching, for example, as shown in FIG.
  • the upper electrode 224 and the photoelectric conversion unit 225 may be divided for each pixel, or may cover the entire pixel region without being divided. It is possible to adopt a cheaper process in which the upper electrode 224 and the photoelectric conversion unit 225 cover the entire surface of the pixel region.
  • the photoelectric conversion layer forming unit 437 forms SiO 2 serving as an insulating film of the inter-pixel light shielding layer 223 on the upper electrode 224 by a CVD method, and applies a resist to expose.
  • a connection hole 524 is formed on the upper electrode 224 at the end of the pixel array 110.
  • a connection hole 525 is formed on the lower electrode 226 for connecting the upper electrode 224 and the element isolation layer 212.
  • the photoelectric conversion layer forming unit 437 forms a tungsten (W) film by the PVD method or the CVD method, applies a resist, and exposes it.
  • a light shielding pattern and a wiring pattern for connecting the upper electrode 224 and the element isolation layer 212 are formed.
  • the light shielding pattern is preferably formed at the end of the pixel array 110 with a width of about several pixels. Further, an inter-pixel light shielding wall for preventing color mixture between unit pixels may be formed.
  • the photoelectric conversion layer forming unit 437 is an insulating film such as an organic film as shown in FIG. 23C, for example, an inter-pixel light-shielding wall of the inter-pixel light-shielding layer 223, a light-shielding pattern and wiring of FIG. Embed a pattern.
  • the photoelectric conversion layer forming unit 437 forms the color filter 222 on the inter-pixel light shielding layer 223, and further forms the microlens 221 thereon.
  • the manufacturing unit 402 outputs the image sensor 100 to the outside and ends the manufacturing process.
  • the manufacturing apparatus 400 can generate the image sensor 100 (FIG. 1) to which the present technology is applied by executing the manufacturing process. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • the configuration of the photoelectric conversion unit is arbitrary and is not limited to the above-described example. For example, it is good also as a structure by which the some photoelectric conversion part which absorbs the light of a mutually different wavelength range is laminated
  • FIG. 25 is a cross-sectional view showing another configuration example of the pixel substrate 101 of the image sensor 100 which is an embodiment of the imaging device to which the present technology is applied.
  • FIG. 25 is a diagram corresponding to FIG. 4 of the first embodiment.
  • the image sensor 100 has the same configuration as that of the first embodiment described with reference to FIGS. That is, also in this case, the image sensor 100 includes the pixel substrate 101 and the circuit substrate 102.
  • the pixel substrate 101 is formed with the pixel array 110 and the like, and the circuit substrate 102 is formed with the ADC array 120 and the like.
  • the photoelectric conversion layer 211 of the pixel substrate 101 in the photoelectric conversion layer 211 of the pixel substrate 101, the components of the different wavelength regions of the incident light are different. Three photoelectric conversion parts to absorb are formed and stacked on each other.
  • the photoelectric conversion unit of the image sensor 100 in the case of the present embodiment is formed in a structure in which a plurality of photoelectric conversion units that photoelectrically convert light in different wavelength ranges are stacked.
  • the wavelength range absorbed by the photoelectric conversion portion of each layer is arbitrary. Moreover, the number of layers of the photoelectric conversion units to be stacked is arbitrary. In the following, a blue photoelectric conversion unit 532 that absorbs a blue wavelength range, a green photoelectric conversion unit 542 that absorbs a green wavelength range, and a red photoelectric conversion unit 552 that absorbs a red wavelength range are formed from the upper side in the figure. Shall be.
  • the blue photoelectric conversion part 532 is formed in a structure sandwiched between an upper electrode 531 and a lower electrode 533 for the blue photoelectric conversion part 532.
  • the green photoelectric conversion unit 542 is formed in a structure sandwiched between an upper electrode 541 and a lower electrode 543 for the green photoelectric conversion unit 542.
  • the red photoelectric conversion unit 552 is formed in a structure sandwiched between an upper electrode 551 and a lower electrode 553 for the red photoelectric conversion unit 552.
  • the blue photoelectric conversion unit 532, the green photoelectric conversion unit 542, and the red photoelectric conversion unit 552 are all configured by an organic photoelectric conversion film, a compound semiconductor, a quantum dot, or the like. At least the upper electrode 531, the lower electrode 533, the upper electrode 541, the lower electrode 543, and the upper electrode 551 are configured by transparent electrodes that transmit light.
  • SiO 2 561 is formed as an insulating film between the lower electrode 533 and the upper electrode 541, and between the lower electrode 543 and the upper electrode 551, and is electrically disconnected from each other. Then, the blue photoelectric conversion unit 532, the green photoelectric conversion unit 542, and the red photoelectric conversion unit 552 that are stacked on each other are connected to the element isolation layers 212 of the unit pixels 111 that are different from each other by electrode plugs through the respective lower electrodes. The That is, the charge obtained in the blue photoelectric conversion unit 532, the charge obtained in the green photoelectric conversion unit 542, and the charge obtained in the red photoelectric conversion unit 552 are charges of the unit pixels 111 different from each other.
  • each photoelectric conversion unit can receive light in an area of three pixels. Therefore, the image sensor 100 in this case can expand the dynamic range without increasing the pixel size, and can suppress a reduction in image quality of a captured image obtained in the image sensor 100.
  • the image sensor 100 is an insulating film that penetrates the element isolation layer 212 that is a semiconductor layer in which a transistor is formed in the unit pixel 111 including a photoelectric conversion unit that photoelectrically converts incident light. Since the element isolation region 251 composed of a body is provided, the same effect as in the case of the first embodiment can be obtained. That is, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality even in the case of the present embodiment.
  • the configuration outside the unit pixel 111 at the end of the pixel array 110 may be, for example, as shown in FIG.
  • the blue photoelectric conversion unit 532 electrically connects the upper electrode 531, the light shielding film 571 that shields the end of the pixel array 110, and the blue photoelectric conversion unit 532 and the element isolation layer 512.
  • the lower electrode 533, the lower electrode 543, the lower electrode 553, and an electrode plug that electrically connects them to each other are connected to the N + diffusion layer 572 formed in the element isolation layer 512.
  • the green photoelectric conversion unit 542 includes an upper electrode 541, a lower electrode 533, a lower electrode 543, and a lower electrode 553 for electrically connecting the green photoelectric conversion unit 542 and the element isolation layer 512, and It is connected to an N + diffusion layer 573 formed in the element isolation layer 512 through electrode plugs that are electrically connected to each other.
  • the red photoelectric conversion unit 552 includes an upper electrode 551, a lower electrode 543 and a lower electrode 553 for electrically connecting the red photoelectric conversion unit 552 and the element isolation layer 512, and electrodes for electrically connecting them to each other.
  • the N + diffusion layer 574 formed in the element isolation layer 512 is connected through a plug.
  • the N + diffusion layer 572, the N + diffusion layer 573, and the N + diffusion layer 574 are separated from each other by the element isolation region 251.
  • the N + diffusion layer 312 can be formed without having to secure a wide well boundary region. That is, an increase in the substrate size can be suppressed.
  • the configuration outside the unit pixel 111 at the end of the pixel array 110 is not limited to the example of FIG. 26, and may be configured as shown in FIG. 27, for example.
  • the blue photoelectric conversion unit 532, the green photoelectric conversion unit 542, and the red photoelectric conversion unit 552 are all electrically connected to the element isolation layer 212 through the light shielding film 571.
  • the blue photoelectric conversion unit 532 is connected to the N + diffusion layer 572
  • the green photoelectric conversion unit 542 is connected to the N + diffusion layer 573
  • the red photoelectric conversion unit 552 is connected to the N + diffusion layer 574.
  • the N + diffusion layer 572, the N + diffusion layer 573, and the N + diffusion layer 574 are separated from each other by the element isolation region 251.
  • the N + diffusion layer 312 can be formed without having to secure a wide well boundary region. That is, an increase in the substrate size can be suppressed.
  • a logic circuit or an IO is provided outside the pixel array 110 on the pixel substrate 101 or outside the ADC array 120 on the circuit board 102.
  • Arbitrary configurations such as a circuit can be arranged.
  • the transistor wiring layer 213 is positioned on the light incident side from the element isolation layer 212. It can also be applied to a front-illuminated image sensor.
  • the image sensor 100 can be manufactured by the same manufacturing apparatus 400 as in the case of the first embodiment.
  • the image sensor 100 can be manufactured by executing the same manufacturing process as in the first embodiment.
  • step S107 the image sensor 100 in this embodiment is executed in step S107 (FIG. 15) below. Details of the processing will be described.
  • the photoelectric conversion layer forming unit 437 removes the silicon (Si) substrate 522 to expose the SiO 2 layer 521 by CMP and wet etching, for example, as shown in FIG. 29A.
  • the photoelectric conversion layer forming unit 437 removes the SiO 2 layer 521 by wet etching, for example, as shown in FIG. 29B, and exposes the SOI layer (element isolation layer 212).
  • the photoelectric conversion layer forming unit 437 by a CVD method and a PVD method, for example, as shown in C of FIG. 29, to form an oxide film layer 232 buried over the element isolation layer 212, further SiO 2 thereon An insulating layer 231 of about 100 nm is formed.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and performs dry etching of the insulating layer 231.
  • the connection hole 581 is formed.
  • the photoelectric conversion layer forming unit 437 forms each lower electrode 226 such as tantalum nitride (TaN) by a CVD method or a PVD method.
  • a tungsten (W) plug may be formed before the lower electrode 226 is formed.
  • the photoelectric conversion layer forming unit 437 forms a pattern of the lower electrode 553 as shown in FIG. 30B, for example, by applying a resist and exposing it and performing TaN dry etching. At this time, the planar arrangement of the lower electrode 553 is divided for each unit pixel 111. Further, a lower electrode 553 connected to the upper electrode 531, a lower electrode 553 connected to the upper electrode 541, and a lower electrode 553 connected to the upper electrode 551 are formed outside the unit pixel 111.
  • the red photoelectric conversion unit 552 and the upper electrode 551 are formed on the lower electrode 553 by the PVD method or the like.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes, and dry-etches the red photoelectric conversion unit 552 and the upper electrode 551 outside the pixel array 110 as shown in FIG. 30C, for example. Remove.
  • the upper electrode 551 and the red photoelectric conversion unit 552 may be divided for each unit pixel 111, but may cover the entire surface of the pixel array 110. If the upper electrode 551 and the red photoelectric conversion unit 552 cover the entire surface of the pixel array 110, an inexpensive process can be employed. However, it is necessary to make a hole to be a connection portion between the first and second lower electrodes from the top and the first semiconductor layer.
  • the photoelectric conversion layer forming unit 437 forms a SiO2 561 film by a CVD method, then applies a resist, exposes, performs dry etching, and, for example, as shown in FIG. A connection hole 582 with the upper electrode 551 or the lower electrode 553 is formed.
  • the photoelectric conversion layer forming unit 437 forms a transparent lower electrode 543 such as ITO by a CVD method or a PVD method.
  • a tungsten (W) plug may be formed before the lower electrode 543 is formed.
  • the photoelectric conversion layer forming part 437 forms a pattern of the lower electrode 543 as shown in FIG. 31A, for example, by applying a resist and exposing it and performing dry etching of the lower electrode 543.
  • the photoelectric conversion layer forming unit 437 forms a green photoelectric conversion unit 542 and an upper electrode 541 thereof by a PVD method or the like.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and dry-etches the upper electrode 541 and the green photoelectric conversion unit 542 outside the pixel array 110 as shown in FIG. 31B, for example. Remove.
  • the upper electrode 541 and the green photoelectric conversion unit 542 may be divided for each unit pixel 111, but may cover the entire surface of the pixel array 110. If the upper electrode 541 and the green photoelectric conversion unit 542 cover the entire surface of the pixel array 110, an inexpensive process can be employed. However, it is necessary to make a hole to be a connecting portion between the first lower electrode and the first semiconductor layer from the top.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and performs dry etching. For example, as shown in FIG. 31C, the lower electrode 533 is formed. And a connection hole 583 between the upper electrode 541 and the lower electrode 543 is formed.
  • the photoelectric conversion layer forming unit 437 forms a transparent lower electrode 533 such as ITO by a CVD method or a PVD method.
  • a tungsten (W) plug may be formed before the lower electrode 533 is formed.
  • the photoelectric conversion layer forming unit 437 applies a resist and exposes it, and forms a pattern of the lower electrode 533 as shown in FIG. 32A, for example.
  • the photoelectric conversion layer forming unit 437 forms the blue photoelectric conversion unit 532 and the upper electrode 531 by the PVD method or the like.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and dry-etches the upper electrode 531 and the blue photoelectric conversion unit 532 outside the pixel array 110 as shown in FIG. 32B, for example. Remove.
  • the upper electrode 531 and the blue photoelectric conversion unit 532 may be divided for each unit pixel 111, but may cover the entire surface of the pixel array 110. If the upper electrode 531 and the blue photoelectric conversion portion 532 cover the entire surface of the pixel array 110, an inexpensive process can be employed.
  • the photoelectric conversion layer forming unit 437 applies a resist, exposes it, and performs dry etching. For example, as shown in FIG. Then, a connection hole 584 between the upper electrode 531 or the lower electrode 533 is formed.
  • the photoelectric conversion layer forming unit 437 forms a tungsten (W) film by the PVD method or the CVD method, applies a resist, and exposes it.
  • the light shielding film 571 is formed as a light shielding pattern and a wiring pattern for connecting the upper electrode of each layer and the element isolation layer 212.
  • the light shielding pattern is preferably formed at the end of the pixel array 110 with a width of about several pixels. Furthermore, in order to prevent color mixing between unit pixels, inter-pixel light shielding may be formed.
  • the photoelectric conversion layer forming unit 437 embeds between the inter-pixel light-shielding films of the inter-pixel light-shielding layer 223 with SiO 2 561, for example, as shown in FIG. 33C.
  • the photoelectric conversion layer forming unit 437 forms the microlens 221 on the inter-pixel light shielding layer 561, for example, as shown in FIG.
  • the manufacturing unit 402 outputs the image sensor 100 to the outside and ends the manufacturing process.
  • the manufacturing apparatus 400 can generate the image sensor 100 (FIG. 1) to which the present technology of the present embodiment is applied. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • the configuration of circuits formed in the unit pixel 111 and the A / D conversion unit 121 is arbitrary, and is not limited to the above-described example.
  • the unit pixel 111 of the pixel substrate 101 a configuration of a readout circuit that reads a pixel signal from the unit pixel is formed, and all the transistors that form the unit pixel A / D conversion circuit are A / D of the circuit substrate 102. You may make it form in the conversion part 121.
  • FIG. 35 shows a main configuration example of a circuit mounted on the pixel substrate 101 in this case.
  • a photoelectric conversion unit 601 in the unit pixel 111 of the pixel substrate 101, a photoelectric conversion unit 601, a first reset transistor 602, a transfer transistor 603, a second reset transistor 604, an amplification transistor 605, and a selection transistor 606 are formed.
  • the photoelectric conversion unit 601 converts light incident on the unit pixel 111 into an electric charge, like the photoelectric conversion unit 131 of the first embodiment.
  • the structure of the photoelectric conversion unit 601 is arbitrary. For example, as in the case of the first embodiment, it may be configured by a single-layer photoelectric conversion unit 225, or, as in the case of the second embodiment, components in different wavelength ranges. It may be configured by a plurality of stacked photoelectric conversion units that absorb each other.
  • the first reset transistor 602 to the selection transistor 606 are all high withstand voltage transistors. Therefore, the processing conditions such as the gate electrode, the diffusion layer, and the wiring of the pixel substrate 101 can be optimized independently of the setting of the circuit substrate 102. These transistors are all N-type transistors. That is, only an N-type transistor is formed in the unit pixel 111 (no P-type transistor is formed).
  • a first floating diffusion layer 611 and a second floating diffusion layer 612 are further formed.
  • the first floating diffusion layer 611 stores the charge transferred from the photoelectric conversion unit 601.
  • the second floating diffusion layer 612 accumulates the charges transferred from the first floating diffusion layer 611.
  • a well contact 621 is formed in the first floating diffusion layer 611.
  • a well contact 622 is formed in the second floating diffusion layer 612.
  • the configuration of the unit pixel A / D conversion circuit (a circuit such as a comparison unit, a positive feedback circuit, and an inverter) as described with reference to FIG.
  • the A / D converter 121 of the ADC array 120 of the circuit board 102 Corresponding to the A / D converter 121 of the ADC array 120 of the circuit board 102.
  • the image sensor 100 includes the pixel substrate 101 on which the photoelectric conversion unit 601 and the element isolation layer 212 are formed as a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed. Further, the image sensor 100 includes a circuit substrate 102 as a second substrate different from the pixel substrate 101. In the image sensor 100, the pixel substrate 101 and the circuit substrate 102 are stacked. Further, in the image sensor 100 of this embodiment, a transistor formed on the pixel substrate 101 forms a reading circuit that reads and amplifies the charge obtained in the photoelectric conversion unit 601 as a pixel signal, and is formed on the circuit substrate 102. The formed transistors form a unit pixel A / D conversion circuit that performs A / D conversion on the pixel signal read through the readout circuit.
  • the configuration of the circuits formed on the pixel substrate 101 and the circuit substrate 102 of the image sensor 100 it is the same as the case of the first embodiment and the second embodiment.
  • the configuration of the pixel substrate 101 as the layers of the photoelectric conversion layer 211, the element isolation layer 212, and the transistor wiring layer 213 is the same as that in the first embodiment or the second embodiment.
  • the image sensor 100 according to the present embodiment can suppress an increase in pixel size and a decrease in image quality as in the case of the other embodiments described above.
  • a P well is formed using one P + diffusion layer 262 in the unit pixel 111 as shown in FIG.
  • a common well contact may be formed in the entire 241 and a common substrate bias may be applied to the entire P well.
  • a well contact is formed in each P well 241 using the P + diffusion layer 262 for each region separated by the element isolation region 251 and independent of each other.
  • a substrate bias may be applied.
  • the first reset transistor 602 and the transfer transistor 603, the second reset transistor 604, the amplification transistor 605 and the selection transistor 606 are electrically isolated from each other by the element isolation region 251. Yes.
  • a P well 241 and a P + diffusion layer 262 are formed for each.
  • a substrate bias may be applied to these well contacts independently of each other. By doing in this way, conversion efficiency can be changed and the dynamic range of the image sensor 100 can be expanded.
  • the image sensor 100 can be manufactured by the same manufacturing apparatus 400 as in the case of the first embodiment.
  • the image sensor 100 can be manufactured by executing the same manufacturing process as in the first embodiment.
  • the manufacturing apparatus 400 can generate the image sensor 100 to which the present technology is applied. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • a configuration of a readout circuit that reads a pixel signal from the unit pixel 111 may be formed in the unit pixel 111 of the pixel substrate 101 and the A / D conversion unit 121 of the circuit substrate 102.
  • all of the transistors constituting the unit pixel A / D conversion circuit may be formed in the A / D conversion unit 121.
  • FIG. 37 is a circuit diagram showing a main configuration example of a readout circuit that reads out a pixel signal from the unit pixel 111.
  • a photoelectric conversion unit 701, a reset transistor 702, a first amplification transistor 703, and a load MOS transistor 704 are formed in the unit pixel 111 of the pixel substrate 101.
  • the second amplification transistor 705 and the selection transistor 706 are formed in the A / D conversion unit 121 of the circuit board 102.
  • the photoelectric conversion unit 701 converts light incident on the unit pixel 111 into an electric charge, like the photoelectric conversion unit 131 of the first embodiment.
  • the structure of the photoelectric conversion unit 701 is arbitrary. For example, as in the case of the first embodiment, it may be configured by a single-layer photoelectric conversion unit 225, or, as in the case of the second embodiment, components in different wavelength ranges. It may be configured by a plurality of stacked photoelectric conversion units that absorb each other.
  • the reset transistor 702 is an N-type transistor.
  • the first amplification transistor 703 to the selection transistor 706 are P-type transistors. That is, in the unit pixel 111, both a P-type transistor and an N-type transistor are formed.
  • a floating diffusion layer 711 is further formed.
  • the floating diffusion layer 711 accumulates the charges transferred from the photoelectric conversion unit 701.
  • a well contact 721 is formed in the floating diffusion layer 711.
  • the configuration of the unit pixel A / D conversion circuit (a circuit such as a comparison unit, a positive feedback circuit, and an inverter) as described with reference to FIG.
  • the A / D converter 121 of the ADC array 120 of the circuit board 102 Corresponding to the A / D converter 121 of the ADC array 120 of the circuit board 102.
  • the image sensor 100 includes the pixel substrate 101 on which the photoelectric conversion unit 601 and the element isolation layer 212 are formed as a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed. Further, the image sensor 100 includes a circuit substrate 102 as a second substrate different from the pixel substrate 101. In the image sensor 100, the pixel substrate 101 and the circuit substrate 102 are stacked.
  • a transistor formed on the pixel substrate 101 and a transistor formed on the circuit substrate 102 form a circuit that reads and amplifies the charge obtained in the photoelectric conversion unit 701. To do.
  • the configuration of the pixel substrate 101 as a layer of the photoelectric conversion layer 211, the element isolation layer 212, and the transistor wiring layer 213 is the same as in the first embodiment, the second embodiment, or the third embodiment. It is the same as the case of.
  • the image sensor 100 according to the present embodiment can suppress an increase in pixel size and a decrease in image quality as in the case of the other embodiments described above.
  • a common well contact is formed in the entire P well in the unit pixel 111 as shown in FIG.
  • a common substrate bias may be applied to the entire P well.
  • a well contact is made with respect to the P well 241 for each region separated by the element isolation region 251.
  • the substrate bias may be applied independently of each other.
  • the image sensor 100 can be manufactured by the same manufacturing apparatus 400 as in the case of the first embodiment.
  • the image sensor 100 can be manufactured by executing the same manufacturing process as in the first embodiment.
  • the manufacturing apparatus 400 can generate the image sensor 100 to which the present technology is applied. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • the image sensor 100 may be configured by a single-layer semiconductor substrate.
  • the image sensor 100 includes a pixel substrate 101 as shown in FIG. 39A, for example.
  • a readout circuit similar to that in the case of the fourth embodiment as shown in FIG. 39B is formed. However, in the unit pixel 111 in the present embodiment, all the structures of the readout circuit are formed. For example, in the unit pixel 111 in this embodiment, a photoelectric conversion portion 701 and reset transistors 702 to 706 are formed.
  • a transistor may form a circuit that reads and amplifies the charge obtained in the photoelectric conversion unit.
  • a / D conversion of the pixel signal read out from the unit pixel 111 may be realized by a circuit formed outside the pixel array 110 of the pixel substrate 101. Further, A / D conversion may be performed in a device outside the pixel substrate 101.
  • FIG. 40 is a cross-sectional view showing a configuration example of the image sensor 100 in this case. As shown in FIG. 40, since the image sensor 100 in this case is configured by a single-layer pixel substrate 101, a silicon substrate 731 is formed below the transistor wiring layer 213.
  • the image sensor 100 according to the present embodiment can suppress an increase in pixel size and a decrease in image quality as in the case of the other embodiments described above. .
  • the image sensor 100 is not only a back-illuminated image sensor, but also a transistor wiring layer 213 as shown in FIG.
  • the present invention can also be applied to a surface irradiation type image sensor positioned on the light incident side of the element isolation layer 212.
  • the image sensor 100 can be manufactured by the same manufacturing apparatus 400 as in the case of the first embodiment.
  • the image sensor 100 can be manufactured by executing the same manufacturing process as in the first embodiment.
  • the manufacturing apparatus 400 can generate the image sensor 100 to which the present technology is applied. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • all the transistors formed in the unit pixel 111 of the pixel substrate 101 of the image sensor 100 may be N-type transistors. That is, each unit of the readout circuit (FIG. 35) described in the third embodiment is formed in the unit pixel 111 of the single-layer pixel substrate 101 as shown in FIG. Also good.
  • the unit pixel 111 includes a photoelectric conversion unit 801, a first reset transistor 802, a transfer transistor 803, a second reset transistor 804, an amplification transistor 805, and a selection transistor 806.
  • a first floating diffusion layer 811 and a second floating diffusion layer 812 are further formed.
  • a well contact 821 is formed in the first floating diffusion layer 811.
  • a well contact 822 is formed in the second floating diffusion layer 812.
  • the photoelectric conversion unit 801 corresponds to the photoelectric conversion unit 601.
  • the first reset transistor 802 to the selection transistor 806 correspond to the first reset transistor 602 to the selection transistor 606, respectively.
  • the image sensor 100 according to the present embodiment can suppress an increase in pixel size and a decrease in image quality as in the case of the other embodiments described above.
  • the image sensor 100 according to the present embodiment is formed by a pixel substrate 101 of a single layer substrate as shown in FIG. Therefore, in the case of the image sensor 100 according to the present embodiment, an A / D conversion circuit that performs A / D conversion on a pixel signal read from the unit pixel 111 is formed in a region outside the pixel array 110 of the pixel substrate 101. Alternatively, it may be formed outside the image sensor 100.
  • an A / D conversion circuit that performs A / D conversion on the pixel signal read from the unit pixel 111 may be provided for each unit pixel, or may be provided for each column of the pixel array 110. Alternatively, it may be provided for each area, or one pixel array 110 may be provided.
  • the image sensor 100 can be manufactured by the same manufacturing apparatus 400 as in the case of the first embodiment.
  • the image sensor 100 can be manufactured by executing the same manufacturing process as in the first embodiment.
  • the manufacturing apparatus 400 can generate the image sensor 100 to which the present technology is applied. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • the image sensor 100 is formed in a multilayer structure of a pixel substrate 101 and a circuit substrate 102, and a pixel from the photoelectric conversion unit of the unit pixel 111 is added to the unit pixel 111 of the pixel substrate.
  • a readout circuit for reading out signals is formed, and the circuit board 102 has a column A / D conversion circuit provided for each column of the pixel array 110 that performs A / D conversion on the pixel signal read out from the unit pixel 111. It may be formed.
  • a pixel array 110 is formed on the pixel substrate 101, and a column A / D conversion provided for each column of the pixel array 110 is provided on the circuit substrate 102 superimposed on the pixel substrate 101.
  • a column ADC 831 that is a region in which a circuit is arranged is formed. That is, a plurality of column A / D conversion circuits (for example, the number of columns (number of columns) of the pixel array 110) are arranged in the column ADC 831.
  • the configuration of the image sensor 100 in the case of the present embodiment is basically the same as the configuration of the image sensor 100 in the case of the third embodiment except for the configuration of the A / D conversion unit in the circuit board 102.
  • the image sensor 100 can suppress an increase in pixel size and a reduction in image quality as in the case of the third embodiment.
  • the image sensor 100 can be manufactured by the same manufacturing apparatus 400 as in the case of the first embodiment.
  • the image sensor 100 can be manufactured by executing the same manufacturing process as in the first embodiment.
  • the manufacturing apparatus 400 can generate the image sensor 100 to which the present technology is applied. That is, by manufacturing in this way, the image sensor 100 can suppress an increase in pixel size and a reduction in image quality.
  • FIG. 44 is a block diagram illustrating a main configuration example of an imaging device as an example of an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 900 shown in FIG. 44 is an apparatus that images a subject and outputs an image of the subject as an electrical signal.
  • the imaging apparatus 900 includes an optical unit 911, a CMOS image sensor 912, an image processing unit 913, a display unit 914, a codec processing unit 915, a storage unit 916, an output unit 917, a communication unit 918, and a control unit 921.
  • the optical unit 911 includes a lens that adjusts the focus to the subject and collects light from the focused position, an aperture that adjusts exposure, a shutter that controls the timing of imaging, and the like.
  • the optical unit 911 transmits light (incident light) from the subject and supplies the light to the CMOS image sensor 912.
  • the CMOS image sensor 912 photoelectrically converts incident light, A / D converts a signal for each pixel (pixel signal), performs signal processing such as CDS, and supplies the processed captured image data to the image processing unit 913. .
  • the image processing unit 913 performs image processing on the captured image data obtained by the CMOS image sensor 912. More specifically, the image processing unit 913 performs, for example, color mixture correction, black level correction, white balance adjustment, demosaic processing, matrix processing, gamma correction, on the captured image data supplied from the CMOS image sensor 912. And various image processing such as YC conversion.
  • the image processing unit 913 supplies captured image data subjected to image processing to the display unit 914.
  • the display unit 914 is configured, for example, as a liquid crystal display or the like, and displays an image (for example, a subject image) of captured image data supplied from the image processing unit 913.
  • the image processing unit 913 further supplies the captured image data subjected to the image processing to the codec processing unit 915 as necessary.
  • the codec processing unit 915 subjects the captured image data supplied from the image processing unit 913 to encoding processing of a predetermined method, and supplies the obtained encoded data to the storage unit 916. Further, the codec processing unit 915 reads out the encoded data recorded in the storage unit 916, decodes it to generate decoded image data, and supplies the decoded image data to the image processing unit 913.
  • the image processing unit 913 performs predetermined image processing on the decoded image data supplied from the codec processing unit 915.
  • the image processing unit 913 supplies the decoded image data subjected to the image processing to the display unit 914.
  • the display unit 914 is configured as a liquid crystal display or the like, for example, and displays an image of the decoded image data supplied from the image processing unit 913.
  • the codec processing unit 915 supplies the encoded data obtained by encoding the captured image data supplied from the image processing unit 913 or the encoded data of the captured image data read from the storage unit 916 to the output unit 917. You may make it output outside the imaging device 900. FIG. Further, the codec processing unit 915 supplies the captured image data before encoding or the decoded image data obtained by decoding the encoded data read from the storage unit 916 to the output unit 917, and the external of the imaging apparatus 900 You may make it output to.
  • the codec processing unit 915 may transmit the captured image data, the encoded data of the captured image data, or the decoded image data to another device via the communication unit 918. Further, the codec processing unit 915 may acquire captured image data and encoded data of the image data via the communication unit 918. The codec processing unit 915 appropriately encodes and decodes the captured image data acquired through the communication unit 918 and the encoded data of the image data. The codec processing unit 915 may supply the obtained image data or encoded data to the image processing unit 913 as described above, or output it to the storage unit 916, the output unit 917, and the communication unit 918. Good.
  • the storage unit 916 stores encoded data supplied from the codec processing unit 915 and the like.
  • the encoded data stored in the storage unit 916 is read out and decoded by the codec processing unit 915 as necessary.
  • the captured image data obtained by the decoding process is supplied to the display unit 914, and a captured image corresponding to the captured image data is displayed.
  • the output unit 917 has an external output interface such as an external output terminal, and outputs various data supplied via the codec processing unit 915 to the outside of the imaging apparatus 900 via the external output interface.
  • the communication unit 918 supplies various types of information such as image data and encoded data supplied from the codec processing unit 915 to another device that is a communication partner of predetermined communication (wired communication or wireless communication). In addition, the communication unit 918 acquires various types of information such as image data and encoded data from another device that is a communication partner of predetermined communication (wired communication or wireless communication), and supplies it to the codec processing unit 915. .
  • the control unit 921 controls the operation of each processing unit (each processing unit indicated by the dotted line 920, the operation unit 922, and the drive 923) of the imaging apparatus 900.
  • the operation unit 922 is configured by an arbitrary input device such as a jog dial (trademark), a key, a button, or a touch panel, for example. To do.
  • the drive 923 reads information stored in a removable medium 924 attached to the drive 923 such as a magnetic disk, an optical disk, a magneto-optical disk, or a semiconductor memory.
  • the drive 923 reads various information such as programs and data from the removable medium 924 and supplies the information to the control unit 921. Further, when a writable removable medium 924 is attached to the drive 923, the drive 923 stores various information such as image data and encoded data supplied through the control unit 921 in the removable medium 924. .
  • the CMOS image sensor 912 of the imaging apparatus 900 As the CMOS image sensor 912 of the imaging apparatus 900 as described above, the present technology described above in each embodiment is applied. That is, the image sensor 100 described above is used as the CMOS image sensor 912. Thereby, the CMOS image sensor 912 can suppress an increase in pixel size and a decrease in image quality of the captured image. Therefore, the imaging apparatus 900 can obtain a captured image with higher resolution and higher image quality by imaging the subject.
  • this recording medium is configured by a removable medium 421 on which a program is recorded, which is distributed to distribute the program to the user, separately from the apparatus main body.
  • the removable medium 421 includes a magnetic disk (including a flexible disk) and an optical disk (including a CD-ROM and a DVD). Further, magneto-optical disks (including MD (Mini-Disc)) and semiconductor memories are also included.
  • the program can be installed in the storage unit 413 by attaching the removable medium 421 to the drive 415.
  • This program can also be provided via a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting. In that case, the program can be received by the communication unit 414 and installed in the storage unit 413.
  • a wired or wireless transmission medium such as a local area network, the Internet, or digital satellite broadcasting.
  • the program can be received by the communication unit 414 and installed in the storage unit 413.
  • this program can also be installed in advance in a ROM (Read Only Memory) or the like in the storage unit 413 or the control unit 401.
  • ROM Read Only Memory
  • the program executed by the computer may be a program that is processed in time series in the order described in this specification, or in parallel or at a necessary timing such as when a call is made. It may be a program for processing.
  • the step of describing the program recorded on the recording medium is not limited to the processing performed in chronological order according to the described order, but may be performed in parallel or It also includes processes that are executed individually.
  • each step described above can be executed in each device described above or any device other than each device described above.
  • the device that executes the process may have the functions (functional blocks and the like) necessary for executing the process described above.
  • Information necessary for processing may be transmitted to the apparatus as appropriate.
  • the system means a set of a plurality of components (devices, modules (parts), etc.), and it does not matter whether all the components are in the same housing. Accordingly, a plurality of devices housed in separate housings and connected via a network and a single device housing a plurality of modules in one housing are all systems. .
  • the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units).
  • the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit).
  • a configuration other than that described above may be added to the configuration of each device (or each processing unit).
  • a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). .
  • the present technology can take a configuration of cloud computing in which one function is shared by a plurality of devices via a network and is jointly processed.
  • each step described in the above flowchart can be executed by one device or can be shared by a plurality of devices.
  • the plurality of processes included in the one step can be executed by being shared by a plurality of apparatuses in addition to being executed by one apparatus.
  • FIG. 45 is a diagram illustrating a usage example in which the above-described image sensor is used.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • the embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • a processor as a system LSI (Large Scale Integration)
  • the present invention can also be implemented as a module using a plurality of processors, a unit using a plurality of modules, a set obtained by further adding other functions to the unit, or a manufacturing apparatus or a manufacturing method for manufacturing the configuration.
  • An image sensor including an element isolation region made of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • the element isolation region isolates at least one of a transistor, a diffusion layer, and a well formed in the semiconductor layer from the other.
  • the imaging element according to (2), wherein the element isolation region is formed so as to be in contact with a side wall of a floating diffusion layer that accumulates charges photoelectrically converted in the photoelectric conversion unit.
  • the element isolation region is formed so as to be in contact with a plurality of side walls of the floating diffusion layer.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked, The transistor formed on the first substrate and the transistor formed on the second substrate form a circuit that reads and amplifies the charge obtained in the photoelectric conversion unit and performs A / D conversion. ) To (10).
  • the imaging device according to any one of (1) to (11), wherein the photoelectric conversion unit is formed in a structure in which a plurality of photoelectric conversion units that photoelectrically convert light in different wavelength ranges are stacked.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked, A transistor formed on the first substrate and a transistor formed on the second substrate form a circuit that reads and amplifies the charge obtained in the photoelectric conversion unit; Further, the transistor formed on the second substrate forms a circuit that performs A / D conversion on the signal amplified in the circuit.
  • a first substrate on which the photoelectric conversion unit and the semiconductor layer are formed and a second substrate different from the first substrate are stacked,
  • the transistor formed on the second substrate forms a circuit provided for each column of the pixels arranged in an array, which performs A / D conversion on the signal amplified in the circuit.
  • Image sensor. (18) an imaging unit for imaging a subject; An image processing unit that performs image processing on image data obtained by imaging by the imaging unit, The imaging unit An electronic device including an element isolation region made of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • a manufacturing apparatus for manufacturing an image sensor comprising: an element isolation region forming unit that forms an element isolation region made of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.
  • a manufacturing apparatus for manufacturing an image sensor A manufacturing method for forming an element isolation region made of an insulator that penetrates a semiconductor layer in which a transistor is formed in a pixel including a photoelectric conversion unit that photoelectrically converts incident light.

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Abstract

本技術は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができるようにする撮像素子、電子機器、並びに、製造装置および方法に関する。 例えば、撮像素子において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備えるようにする。また、例えば、電子機器において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備える撮像部を備えるようにする。さらに、本技術は、撮像素子や電子機器だけでなく、例えば、本技術を適用した撮像素子や電子機器を製造する製造装置や製造方法にも適用することができる。

Description

撮像素子、電子機器、並びに、製造装置および方法
　本技術は、撮像素子、電子機器、並びに、製造装置および方法に関し、特に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができるようにした撮像素子、電子機器、並びに、製造装置および方法に関する。
　従来、フォトダイオードの開口面積を減少させずに画素を縮小する技術として、有機又は無機光電変換部を半導体基板の上方に配置したイメージセンサが提案された（例えば、特許文献１参照）。また、ダイナミックレンジを拡大するために、フォトダイオードの光起電力を使用するイメージセンサが提案された（例えば、特許文献２参照）。
特開２０１３－８５１６４号公報 特表２０１２－５２０５９９号公報
　ところで、高速駆動、領域制御、全画素同時シャッタなどを可能にするため、画素毎にアナログデジタル変換を行うイメージセンサが提案された。そのようなイメージセンサについて、例えば、複数の半導体基板を積層し、かつA/D変換回路の一部トランジスタを開口側の基板に搭載することで、基板面積の増大を抑制しつつ、画素を縮小する技術が提案された。しかしながら、トランジスタを追加することにより、フォトダイオードの開口面積が減少して感度が低下し、撮像画像の画質が低減するおそれがあった。また、A/D変換回路の一部トランジスタを開口側の基板に搭載する場合、開口側の基板の画素内にＰ型ウェルとＮ型ウェルとの両方を形成することになり、そのためには、ウェルを分離するためのウェル境界領域を広く確保する必要があった。そのため、画素サイズが大きくなってしまうおそれがあった。
　これに対して、特許文献１に記載の構成では、浮遊拡散層の周囲に空乏層が形成され、この空乏層と絶縁膜が接触することにより暗電流が発生し、撮像画像の画質が低減するおそれがあった。
　また、特許文献２に記載の方法の場合も、同一画素内にＮ型トランジスタとＰ型トランジスタが配置されることになり、ウェル境界領域を広く確保する必要があった。そのため、画素サイズが大きくなるおそれがあった。
　本技術は、このような状況に鑑みて提案されたものであり、画素サイズの増大を抑制するとともに、画質の低減を抑制することができるようにすることを目的とする。
　本技術の一側面は、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備える撮像素子である。
　前記素子分離領域は、前記半導体層に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離するようにすることができる。
　前記素子分離領域は、前記光電変換部において光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成されるようにすることができる。
　前記素子分離領域は、前記浮遊拡散層の複数の側壁に接するように形成されるようにすることができる。
　前記素子分離領域は、前記画素内に形成される複数の前記浮遊拡散層同士を分離するようにすることができる。
　前記素子分離領域は、ＰウェルとＮウェルとを分離するように形成されるようにすることができる。
　前記素子分離領域は、Ｐ型トランジスタとＮ型トランジスタとを分離するように形成されるようにすることができる。
　複数の前記画素が面状に配置された画素アレイを備えるようにすることができる。
　前記素子分離領域は、さらに、前記画素外において前記光電変換部の上部電極用の拡散層を分離するように形成されるようにすることができる。
　前記素子分離領域は、前記上部電極用の拡散層の側壁に接するように形成されるようにすることができる。
　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅してA/D変換する回路を形成するようにすることができる。
　前記光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成されるようにすることができる。
　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第１の基板に形成されるトランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成するようにすることができる。
　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、さらに、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成するようにすることができる。
　前記画素内において、前記トランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成するようにすることができる。
　前記画素内のトランジスタが全てＮ型トランジスタであるようにすることができる。
　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号を、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成するA/D変換する、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成するようにすることができる。
　本技術の他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を備える電子機器である。
　本技術のさらに他の側面は、撮像素子を製造する製造装置であって、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部を備える製造装置である。
　本技術のさらに側面は、また、撮像素子を製造する製造装置が、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する製造方法である。
　本技術の一側面においては、撮像素子において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域が備えられる。
　本技術の他の側面においては、電子機器において、被写体を撮像する撮像部と、その撮像部による撮像により得られた画像データを画像処理する画像処理部とが備えられ、さらにその撮像部においては、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域が備えられる。
　本技術のさらに他の側面においては、撮像素子を製造する製造装置において、入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部が備えられる。
　本技術によれば、撮像画像を得ることが出来る。また本技術によれば、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
イメージセンサの主な構成例を示す斜視図である。 イメージセンサに搭載される回路の主な構成例を示す図である。 イメージセンサの主な構成例を示す断面図である。 画素基板の主な構成例を示す断面図である。 画素基板の一部の層の主な構成例を示す断面図である。 素子分離層の主な構成例を示す平面図である。 単位画素の素子分離層の主な構成例を示す平面図である。 素子分離層の一部の主な構成例を示す断面図である。 単位画素の素子分離層の他の構成例を示す平面図である。 単位画素の素子分離層のさらに他の構成例を示す平面図である。 画素端部の主な構成例を示す断面図である。 画素端部の主な構成例を示す平面図である。 表面照射型のイメージセンサの主な構成例を示す断面図である。 製造装置の主な構成例を示すブロック図である。 製造処理の流れの例を説明するフローチャートである。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 画素基板の主な構成例を示す断面図である。 画素端部の主な構成例を示す断面図である。 画素端部の他の構成例を示す断面図である。 表面照射型のイメージセンサの主な構成例を示す断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 製造工程の例を説明する断面図である。 画素基板に搭載される回路の主な構成例を示す図である。 単位画素の素子分離層の主な構成例を示す平面図である。 イメージセンサに搭載される回路の主な構成例を示す図である。 単位画素の素子分離層の主な構成例を示す平面図である。 画素基板に搭載される回路の主な構成例を示す図である。 イメージセンサの主な構成例を示す断面図である。 表面照射型のイメージセンサの主な構成例を示す断面図である。 画素基板に搭載される回路の主な構成例を示す図である。 イメージセンサの主な構成例を示す斜視図である。 撮像装置の主な構成例を示す図である。 撮像素子の使用例を説明する図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
　１．第１の実施の形態（イメージセンサ）
　２．第２の実施の形態（イメージセンサ）
　３．第３の実施の形態（イメージセンサ）
　４．第４の実施の形態（イメージセンサ）
　５．第５の実施の形態（イメージセンサ）
　６．第６の実施の形態（イメージセンサ）
　７．第７の実施の形態（イメージセンサ）
　８．第８の実施の形態（撮像装置）
　９．その他
　＜１．第１の実施の形態＞
　　＜イメージセンサ＞
　図１は、本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を示す図である。
　図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。
　図１に示されるように、イメージセンサ１００は、互いに重畳される２枚の半導体基板である画素基板１０１および回路基板１０２よりなる。
　画素基板１０１には、画素アレイ１１０が形成される。画素アレイ１１０には、例えば、単位画素１１１－１や単位画素１１１－２のように、入射光を受光して電気信号に変換する単位画素１１１の構成が面状（例えばアレイ状）に配置されている。以下において、各単位画素（例えば単位画素１１１－１や単位画素１１１－２）を互いに区別して説明する必要が無い場合、単位画素１１１と称する。図１においては、画素アレイ１１０に単位画素１１１－１と単位画素１１１－２とのみが示されているが、画素アレイ１１０には、任意の数の単位画素１１１が配置される。
　回路基板１０２には、ADC（Analog Digital Converter）アレイ１２０が形成される。ADCアレイ１２０には、例えば、A/D変換部１２１－１やA/D変換部１２１－２のように、単位画素毎のA/D変換部１２１が面状（例えばアレイ状）に配置されている。以下において、各A/D変換部（例えばA/D変換部１２１－１やA/D変換部１２１－２）を互いに区別して説明する必要が無い場合、A/D変換部１２１と称する。
　A/D変換部１２１は、自身に対応する単位画素１１１から読み出されたアナログ信号（入射光が光電変換された電気信号）をA/D変換する単位画素A/D変換回路の一部の構成を有する。ADCアレイ１２０において、A/D変換部１２１は、自身に対応する単位画素１１１と重畳する領域に配置される。つまり、A/D変換部１２１は、画素アレイ１１０における単位画素１１１と同様に配置される。
　したがって、図１においては、ADCアレイ１２０にA/D変換部１２１－１とA/D変換部１２１－２とのみが示されているが、ADCアレイ１２０には、単位画素１１１と同数のA/D変換部１２１が配置される。
　なお、画素アレイ１１０における単位画素１１１の配置パターン（およびADCアレイ１２０におけるA/D変換部１２１の配置パターン）は任意であり、例えばハニカム状などのように、アレイ状以外のパターンであってもよい。また、画素基板１０１の画素アレイ１１０が形成される面や、回路基板１０２のADCアレイ１２０が形成される面の形状は任意である。平面であってもよいし、曲面であってもよい。また、画素アレイ１１０（およびADCアレイ１２０）の外形の形状も任意であり、図１に示されるような矩形であってもよいし、矩形以外であってもよい。さらに、各単位画素１１１（各A/D変換部１２１）の面積が互いに同一であってもよいし、全てが同一でなくてもよい。
　画素基板１０１と回路基板１０２は、基本的に互いに絶縁された状態で重畳される。ただし、画素基板１０１に形成される回路と、回路基板１０２に形成される回路との、必要な箇所において、Cu電極等により互いに接続される。
　単位画素１１１には、入射光を光電変換する光電変換部と、その光電変換部において得られた電荷を電気信号として増幅して読み出す読み出し回路と、その電気信号をA/D変換するA/D変換回路の一部の構成とが形成される。つまり、単位画素１１１において得られる電気信号をA/D変換する単位画素A/D変換回路は、その単位画素１１１に形成される一部のトランジスタ等と、その単位画素１１１に対応するA/D変換部１２１とにより構成される。
　単位画素A/D変換回路は、単位画素１１１から読み出される電気信号である画素信号を所定の参照信号と比較し、その比較結果が変化するまでの時間を示すクロック信号のカウント値を画素信号のデジタル値として出力する構成となっている。
　　＜単位画素A/D変換回路＞
　図２は、イメージセンサに搭載される単位画素A/D変換回路の主な構成例を示す図である。図２に示されるように、画素基板１０１には、単位画素A/D変換回路の内、高耐圧のトランジスタ等が形成される。
　より具体的には、単位画素１１１には、光電変換部１３１、第１リセットトランジスタ１３２、転送トランジスタ１３３、増幅トランジスタ１３４、第２リセットトランジスタ１３５、増幅トランジスタ１３４を含む比較部１３６、トランジスタ１３７、およびトランジスタ１３８が形成される。
　光電変換部１３１は、単位画素１１１に入射する光を電荷に変換する。第１リセットトランジスタ１３２は、第１浮遊拡散層１５１から溢れる電荷の排出を制御する。転送トランジスタ１３３は、電荷の第１浮遊拡散層１５１から第２浮遊拡散層１５２への転送を制御する。増幅トランジスタ１３４は、第２浮遊拡散層１５２の電位変動を増幅して電気信号に変換する。第２リセットトランジスタ１３５は、第２浮遊拡散層１５２に溜まった電荷の排出を制御する。
　比較部１３６は、光電変換部１３１から読み出された電荷に相当する電気信号（画素信号）と、所定の参照信号とを比較し、比較結果を示す信号として、出力信号を出力する。比較部１３６は、参照信号と画素信号が同一（の電圧）になったとき、出力信号を反転させる。
　比較部１３６は、差動対となるトランジスタ１４２および増幅トランジスタ１３４、カレントミラーを構成するトランジスタ１４３および１４４、入力バイアス電流に応じた電流を供給する定電流源としてのトランジスタ１４１により構成される。
　差動対となるトランジスタ１４２および増幅トランジスタ１３４のうち、トランジスタ１４２のゲートには、図示せぬD/A変換部等から出力された参照信号が入力され、増幅トランジスタ１３４のゲートには、第２浮遊拡散層１５２から転送された画素信号が入力される。トランジスタ１４２および増幅トランジスタ１３４のソースは、トランジスタ１４１のドレインと接続され、トランジスタ１４１のソースは、GNDに接続されている。
　トランジスタ１４２のドレインは、カレントミラー回路を構成するトランジスタ１４３およびトランジスタ１４４のゲート及びトランジスタ１４３のドレインと接続され、増幅トランジスタ１３４のドレインは、トランジスタ１４４のドレインと接続されている。トランジスタ１４３およびトランジスタ１４４のソースは、電源電圧に接続されている。
　単位画素１１１には、さらに、第１浮遊拡散層１５１と第２浮遊拡散層１５２が形成される。第１浮遊拡散層１５１は、光電変換部１３１から転送された電荷を蓄積する。第２浮遊拡散層１５２は、第１浮遊拡散層１５１から転送された電荷を蓄積する。
　また、第１浮遊拡散層１５１には、ウェルコンタクト１６１が形成される。また、第２浮遊拡散層１５２には、ウェルコンタクト１６２が形成される。
　また、図２に示されるように、回路基板１０２には低耐圧トランジスタ等が形成される。
　単位画素１１１に対応するA/D変換部１２１には、トランジスタ１７１、トランジスタ１７２、トランジスタ１７３、トランジスタ１８１、およびトランジスタ１８２が形成される。
　トランジスタ１７１、トランジスタ１７２、およびトランジスタ１８１は、単位画素１１１のトランジスタ１３７およびトランジスタ１３８とともに、正帰還回路（PFB（positive feedback））を形成する。この正帰還回路は、比較部１３６の出力信号の遷移速度を高速化し、その判定速度を向上させることができる。
　トランジスタ１７３およびトランジスタ１８２は、インバータ（NOTゲート）を形成し、比較部１３６の出力信号の値を反転させる。なお、この反転は、上述した比較部１３６による比較結果に基づく出力信号の反転とは異なる処理であり、出力信号に対して常時行われる。
　A/D変換部１２１には、さらに、ラッチメモリ１９１が形成される。ラッチメモリ１９１には、入力信号として、その時の時刻を示すコード値が入力される。そして、ラッチメモリ１９１は、比較部１３６の出力信号が比較結果に基づいて反転したときのコード値を保持する。そのコード値は、所定のタイミングにおいて、出力信号として読み出される。つまり、このコード値が、アナログの画素信号をＮビットにデジタル化したデジタル値である。
　以上のように、各トランジスタの内、高耐圧のトランジスタを画素基板１０１に配置し、低耐圧のトランジスタを回路基板１０２に配置することにより、ゲート電極や拡散層、配線などの加工条件を、基板毎に最適化することができる。例えば、画素基板１０１に対しては、ノイズを極限にまで低減する加工条件を採用し、回路基板１０２に対しては、極限まで微細化できる加工条件を採用するといった制御を容易に実現することができる。
　図２に示されるように、画素基板１０１に形成されるトランジスタの内、第１リセットトランジスタ１３２、転送トランジスタ１３３、増幅トランジスタ１３４、第２リセットトランジスタ１３５、トランジスタ１３８、トランジスタ１４１、およびトランジスタ１４２は、Ｎ型トランジスタにより構成される。また、トランジスタ１３７、トランジスタ１４３、およびトランジスタ１４４は、Ｐ型トランジスタにより形成される。つまり、画素基板１０１には、Ｎ型トランジスタとＰ型トランジスタの両方が形成される。
　　＜イメージセンサ断面構成＞
　図３は、イメージセンサ１００の主な構成例を示す断面図である。図３においては、イメージセンサ１００の一部の断面における主な構成例が示されている。図３に示されるように、イメージセンサ１００は、画素基板１０１と回路基板１０２とが積層されている。
　画素基板１０１には、回路基板１０２と接する面に露出するように、パッド（電極とも称する）２０１が形成される。また、回路基板１０２には、画素基板１０１と接する面に露出するように、パッド（電極）２０２が形成される。このパッド２０１およびパッド２０２は、例えば銅（Cu）等の導体により形成される。
　パッド２０１は、画素基板１０１に形成される回路の所定の部分に電気的に接続されている。パッド２０２は、回路基板１０２に形成される回路の、画素基板１０１に形成される回路の自身に対応するパッド２０１が接続されている部分に対応する部分に電気的に接続されている。
　また、互いに対応するパッド２０１とパッド２０２は、図３に示されるように画素基板１０１と回路基板１０２とが積層された状態において互いに接する位置に形成される。つまり、画素基板１０１に形成される回路と回路基板１０２に形成される回路とは、パッド２０１およびパッド２０２を介して互いに電気的に接続される。
　なお、イメージセンサ１００に形成されるパッド２０１およびパッド２０２の数は任意である。
　また、図３に示されるように、画素基板１０１には、光電変換層２１１、素子分離層２１２、およびトランジスタ配線層２１３が形成される。光電変換層２１１には、光電変換部等の光電変換に関する構成が形成される。素子分離層２１２には、素子を分離するための素子分離領域等の構成が形成される。トランジスタ配線層２１３には、トランジスタのゲートや配線等の構成が形成される。パッド２０１は、トランジスタ配線層２１３に形成される配線に接続される。
　また、図３に示されるように、回路基板１０２には、配線やトランジスタ等が形成される。パッド２０２は、その配線に接続される。
　　＜画素基板の構成＞
　図４は、画素基板１０１の光電変換層２１１の主な構成例を示す断面図である。図４に示されるように、光電変換層２１１には、マイクロレンズ２２１、カラーフィルタ２２２、画素間遮光層２２３、上部電極２２４、光電変換部２２５、および下部電極２２６が形成されている。
　マイクロレンズ２２１は、単位画素１１１毎に形成され、撮像面に入射した光を当該単位画素１１１に集める（集光する）。このように単位画素１１１の入射光の集光効率を向上させることにより、当該単位画素１１１の光電変換部の量子効率を向上させることができる。
　カラーフィルタ２２２は、単位画素１１１毎に形成され、当該単位画素１１１のマイクロレンズ２２１を介して入射された光を透過させることにより、その所定の波長（色）域の成分を当該単位画素１１１の光電変換部に入射させる。各カラーフィルタ２２２が透過させる波長（色）域は任意であり、可視光であってもよいし、赤外線や紫外線であってもよい。また、カラーフィルタ２２２が単一の波長（色）域を透過させるフィルタにより形成されるようにしてもよいし、互いに異なる波長（色）域を透過させる複数種類のフィルタにより形成されるようにしてもよい。カラーフィルタ２２２として複数種類のフィルタが用いられる場合、フィルタの種類は単位画素１１１毎に設定される。
　例えば、カラーフィルタ２２２が、赤色の波長域の可視光を透過する赤色フィルタ、青色の波長域の可視光を透過する青色フィルタ、および緑色の波長域の可視光を透過する緑色フィルタにより形成されるようにしてもよい。この場合、各単位画素１１１には、カラーフィルタ２２２として、赤色フィルタ、青色フィルタ、若しくは緑色フィルタが形成される。
　画素間遮光層２２３は、光を透過する透過膜と、単位画素１１１間に形成される、光を透過しない遮光壁により形成される。例えば、透過膜は絶縁体により形成され、遮光壁は金属により形成される。画素間遮光層２２３は、カラーフィルタ２２２を透過した光が隣の画素に入射するのを抑制する。
　上部電極２２４は、光電変換部２２５の図中上側の面に接するように形成される。下部電極２２６は、光電変換部２２５の図中下側の面に接するように単位画素１１１毎に形成される。つまり、上部電極２２４乃至下部電極２２６は、上部電極２２４と下部電極２２６とで光電変換部２２５を挟むような構成で形成される。
　上部電極２２４は、透明の電極により構成される。光電変換部２２５は、カラーフィルタ２２２等を介して入射する光を電荷に変換する。光電変換部２２５は、例えば、有機光電変換膜、化合物半導体、若しくは量子ドット等により構成される。下部電極２２６は、当該単位画素１１１の光電変換部２２５において光電変換された電荷の転送に利用される。
　下部電極２２６は、単位画素毎に、電極プラグによって素子分離層２１２に電気的に接続される。上部電極２２４は、下部電極２２６とは別に、電極プラグによって素子分離層２１２に電気的に接続され。例えば、上部電極２２４は、単位画素１１１の外部において素子分離層２１２に電気的に接続される。もちろん、上部電極２２４が、単位画素１１１内において素子分離層２１２に電気的に接続されるようにしてもよい。ただし、上部電極２２４は、単位画素１１１の外部において素子分離層２１２に電気的に接続されるようにする方が、単位画素１１１のサイズの増大を抑制することができる。
　　＜素子分離層等の構成例＞
　図５は、画素基板１０１の素子分離層２１２等の主な構成例を示す断面図である。図５に示されるように、下部電極２２６と素子分離層２１２との間には、絶縁層２３１が形成される。絶縁層２３１は、例えばSiO2等の絶縁体により形成される。また、素子分離層２１２の図中上下を挟むように、埋め込み酸化膜層２３２および埋め込み酸化膜層２３３が形成される。
　素子分離層２１２は、例えば２００nm乃至２０００nm程度のシリコン基板により構成される層である。画素基板１０１には、Ｎ型トランジスタ２３５とＰ型トランジスタ２３６が形成される。したがって、素子分離層２１２には、Ｐウェル２４１とＮウェル２４２が形成される。Ｎ型トランジスタ２３５はＰウェル２４１に形成され、Ｐ型トランジスタ２３６はＮウェル２４２に形成される。また、素子分離層２１２には、第１浮遊拡散層１５１（Ｎ＋拡散層）が形成されており、当該単位画素１１１の下部電極２２６とその第１浮遊拡散層１５１とが電極プラグ２３４によって電気的に接続されている。
　また、素子分離層２１２には、素子分離領域２５１が形成されている。素子分離領域２５１は、図５に示されるように、トランジスタ（例えばＮ型トランジスタ２３５やＰ型トランジスタ２３６）が形成される半導体層である素子分離層２１２を貫通し、埋め込み酸化膜層２３３から埋め込み酸化膜層２３２に達するように形成されている。素子分離領域２５１の幅は、任意であるが、例えば２００nm程度としてもよい。素子分離領域２５１は、任意の絶縁体により構成されている。
　この素子分離領域２５１は、素子分離層２１２に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離するように形成されるようにしてもよい。
　例えば、素子分離領域２５１が、単位画素１１１内の、Ｐウェル２４１とＮウェル２４２との間（ウェル境界）に配置するようにしてもよい。このようにすることにより、広いウェル境界領域を確保する必要無く、Ｐウェル２４１とＮウェル２４２とを分離することができる。つまり、画素サイズの増大を抑制しながら、電気的に分離されたＮ型トランジスタ２３５とＰ型トランジスタ２３６とを単位画素１１１内に配置することができる。
　つまり、図２に示されるように、単位画素A/D変換回路の一部の構成を画素基板１０１（単位画素１１１内）に形成することができる。したがって、単位画素１１１に対応する回路基板１０２のA/D変換部１２１のサイズの増大も抑制することができるので、単位画素１１１のサイズの増大をさらに抑制することができる。
　つまり、本実施の形態のイメージセンサ１００は、光電変換部および半導体層が形成される第１の基板として、光電変換部２２５と素子分離層２１２とが形成される画素基板１０１を有する。また、イメージセンサ１００は、その画素基板１０１と異なる第２の基板として回路基板１０２を有する。そして、イメージセンサ１００においては、その画素基板１０１と回路基板１０２とが積層される。さらに、イメージセンサ１００においては、画素基板１０１に形成されるトランジスタと、回路基板１０２に形成されるトランジスタとが、光電変換部２２５において得られる電荷を読み出して増幅してA/D変換する単位画素A/D変換回路を形成する。
　したがって、イメージセンサ１００は、画素サイズの増大を抑制しながら、画素毎にアナログデジタル変換することができ、高速駆動、領域制御、全画素同時シャッタ等の機能を実現することができる。
　なお、換言するに、素子分離領域２５１は、Ｎ型トランジスタ２３５とＰ型トランジスタ２３６との間に配置されており、Ｎ型トランジスタ２３５とＰ型トランジスタ２３６とを分離するように形成されている。
　　＜素子分離層の構成＞
　図６は、素子分離層の主な構成例を示す平面図である。図６において、四角２７１は、１単位画素分の構成を示している。図６に示されるように、Ｐウェル（P-WELL）２４１－１とＮウェル（N-WELL）２４２との間に素子分離領域２５１－１が形成されている。また、Ｎウェル（N-WELL）２４２とＰウェル（P-WELL）２４１－２との間に素子分離領域２５１－２が形成されている。
　Ｐウェル２４１－１やＰウェル２４１－２に形成されるＮ＋拡散層２６１は、Ｎ型トランジスタのソースやドレインを構成する。また、Ｎウェル２４２に形成されるＰ＋拡散層２６２は、Ｐ型トランジスタのソースやドレインを構成する。図中白地の四角は、トランジスタのゲート絶縁膜を示す。なお、Ｐウェル２４１－１やＰウェル２４１－２に形成されるＰ＋拡散層２６２や、Ｎウェル２４２に形成されるＮ＋拡散層２６１は、ウェルコンタクトを構成する。
　図６に示されるように、素子分離領域２５１は、単位画素１１１内において、Ｐウェル２４１とＮウェル２４２とのウェル境界に配置することができる。この場合、素子分離領域２５１は、Ｐウェル２４１とＮウェル２４２とを分離することができるとともに、Ｎ型トランジスタとＰ型トランジスタとを分離することができる。
　　＜単位画素内の素子分離層の構成＞
　図７は、単位画素１１１の素子分離層２１２の主な構成例を示す平面図である。図７の例の場合、単位画素１１１内（四角２７１内）において、素子分離領域２５１は、第１浮遊拡散層１５１および第２浮遊拡散層１５２に接するように配置されている。
　図８は、素子分離層の一部の主な構成例を示す断面図である。トランジスタは、ウェル、ゲート絶縁膜、ポリシリコンゲート、高濃度拡散層によるソースドレインで構成されている。
　第１浮遊拡散層１５１は、埋め込み酸化膜層２３２（BOX（Buried Oxide）層）まで高濃度になるように、不純物を注入してアニールを行うことにより形成される。図示は省略するが第２浮遊拡散層１５２も第１浮遊拡散層１５１と同様に形成される。
　ソースドレインなどに使用される、他の高濃度拡散層は、第１浮遊拡散層１５１等と同じ深さであってもよいが、少し浅く（埋め込み酸化膜層２３２まで高濃度にならないように）することにより、トランジスタ性能を安定化させることができる。
　なお、トランジスタと同一ウェル内に、ウェルと同じ極性の高濃度不純物層（ウェルコンタクト２８１）を配置することにより、基板バイアスを制御することができる。このウェルコンタクトは、トランジスタのソースドレインと同じ不純物プロファイルで良い。完全空乏型トランジスタとして使用する場合は、ウェルコンタクト２８１を配置しなくても良い。
　第１浮遊拡散層１５１および第２浮遊拡散層１５２、並びにソースドレイン等の高濃度拡散層の周囲には空乏層２８２が形成される。この空乏層２８２と埋め込み酸化膜層２３２と接触すると、暗電流が発生するおそれがある。
　そこで、上述したように、素子分離領域２５１を、第１浮遊拡散層１５１若しくは第２浮遊拡散層１５２、またはその両方の側壁と接するように配置するようにしてもよい。このようにすることにより、図８に示されるように、浮遊拡散層の周囲に形成される空乏層２８２と、埋め込み酸化膜層２３２の界面との接触面積を低減することができ、暗電流の発生を抑制することができる。したがって、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
　単位画素１１１の素子分離層２１２が図７の例のように構成される場合、浮遊拡散層（第１浮遊拡散層１５１若しくは第２浮遊拡散層１５２、またはその両方）には、２方向（図中上側と下側）に側壁が形成されるが、図９のＡに示される例のように、素子分離領域２５１が、その内の一方の側壁に接するように形成されるようにしてもよいし、図９のＢに示される例のように、両方の側壁に接するように形成されるようにしてもよい。
　つまり、素子分離領域２５１が、光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成されるようにしてもよく、さらに、その浮遊拡散層の複数の側壁に接するように形成されるようにしてもよい。図９のＢの例のように素子分離領域２５１を形成することにより、浮遊拡散層と素子分離領域２５１の接触面積が増大し、その分、浮遊拡散層の周囲における空乏層の発生範囲を低減することができる。つまり、イメージセンサ１００は、画素サイズを増大させずに、暗電流の発生を抑制することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
　なお、単位画素１１１内において、図１０のＡに示される円２９１のように、１つのＰ＋拡散層２６２を用いてＰウェル全体に共通のウェルコンタクトを形成し、Ｐウェル全体に共通の基板バイアスを印加するようにしてもよい。
　また、単位画素１１１内において、図１０のＢに示される円２９２乃至円２９４のように、素子分離領域２５１により分離した領域毎に、Ｐ＋拡散層２６２を用いてウェルコンタクトを形成し、互いに独立して基板バイアスを印加するようにしてもよい。例えば、図１０のＢの場合、第２浮遊拡散層１５２のＰウェルを、素子分離領域２５１によって他のウェルと分離し、そのＰウェルに形成されるＰ＋拡散層２６２を用いてその第２浮遊拡散層１５２専用のウェルコンタクトを形成している。このようにすることにより、第２浮遊拡散層１５２専用のウェルコンタクトに対して、他のウェルコンタクトと独立して基板バイアスを印加することができる。すなわち、第２浮遊拡散層１５２専用のウェルコンタクトに対して、他と異なる基板バイアスを印加することができる。したがって、変換効率を変化させることができ、イメージセンサ１００のダイナミックレンジを拡大することができる。
　つまり、素子分離領域２５１が、単位画素内に形成される複数の浮遊拡散層同士を分離するように形成されるようにしてもよい。このようにすることにより、イメージセンサ１００は、画素サイズを増大させずに、ダイナミックレンジを拡大することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
　　＜単位画素外の構成＞
　図１１に画素アレイ端部の主な構成例を示す断面図である。図１１に示される例のように、画素アレイ１１０の端部以外に形成される単位画素である通常画素３０１は光入射面が開口しているが、画素アレイ１１０の端部には、遮光膜３１１により光入射面が遮光された遮光部３０２が形成される。
　遮光膜３１１は、金属等の光を透過しない導電体により形成される。上部電極２２４は、単位画素１１１外において、その遮光膜３１１を介して素子分離層２１２に電気的に接続される。より具体的には、遮光膜３１１は、単位画素１１１の外部において、上部電極２２４と下部電極２２６とを電気的に接続している。その下部電極２２６は、電極プラグを介して素子分離層２１２に形成される高濃度拡散層であるＮ＋拡散層３１２に電気的に接続されている。
　図１１に示されるように、Ｎ＋拡散層３１２は、第１浮遊拡散層１５１と同様に、埋め込み酸化膜層２３２（BOX（Buried Oxide）層）まで高濃度になるように形成されている。したがって、Ｎ＋拡散層３１２は、第１浮遊拡散層１５１と同じ不純物プロファイルにすることができ、これにより、製造工程を簡略化することができ、ウェルも不要になる。
　また、図１２のＡに示されるように、上部電極２２４は、遮光膜３１１と、各単位画素１１１の下部電極２２６とは異なる位置（すなわち、単位画素１１１の外部）に設けられた下部電極２２６とを介して、Ｎ＋拡散層３１２に接続されている。
　また、図１２のＢに示される例のように、素子分離領域２５１は、このＮ＋拡散層３１２の周囲を囲むように形成されている。つまり、上部電極２２４用の拡散層であるＮ＋拡散層３１２は、素子分離領域２５１によって他と分離されている。
　このようにすることにより、広いウェル境界領域を確保する必要無く、Ｎ＋拡散層３１２を形成することができる。つまり、基板サイズの増大を抑制することができる。
　また、図１２のＢに示される例のように、素子分離領域２５１をＮ＋拡散層３１２の側壁に接するように形成することにより、Ｎ＋拡散層３１２の周囲における空乏層の発生を抑制することができ、暗電流の発生を抑制することができる。したがって、基板サイズを増大させずに、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
　なお、以上においては、画素アレイ１１０内の構成とADCアレイ１２０内の構成について説明したが、画素基板１０１の画素アレイ１１０の外部や、回路基板１０２のADCアレイ１２０の外部には、例えばロジック回路やＩＯ回路等、任意の構成を配置することができる。
　また、以上においては、裏面照射型のイメージセンサを例に説明したが、本技術は、図１３に示されるような、トランジスタ配線層２１３が素子分離層２１２より光入射側に位置する表面照射型のイメージセンサにも適用することができる。
　　＜製造装置＞
　図１４は、本技術を適用した撮像素子であるイメージセンサ１００を製造する製造装置の主な構成例を示すブロック図である。図１４に示される製造装置４００は、制御部４０１および製造部４０２を有する。
　制御部４０１は、例えば、CPU（Central Processing Unit）、ROM（Read Only Memory）、およびRAM（Random Access Memory）等を有し、製造部４０２の各部を制御し、イメージセンサ１００の製造に関する制御処理を行う。例えば、制御部４０１のCPUは、ROMに記憶されているプログラムに従って各種の処理を実行する。また、そのCPUは、記憶部４１３からRAMにロードされたプログラムに従って各種の処理を実行する。RAMにはまた、CPUが各種の処理を実行するにあたって必要なデータなども適宜記憶される。
　製造部４０２は、制御部４０１に制御されて、イメージセンサ１００の製造に関する処理を行う。製造部４０２は、SOI（Silicon On Insulator）基板形成部４３１、素子分離層形成部４３２、トランジスタ配線層形成部４３３、パッド形成部４３４、第２半導体層形成部４３５、積層部４３６、および光電変換層形成部４３７を有する。
　SOI基板形成部４３１は、シリコン（Si）基板と表面Si層の間にSiO2を挿入した構造の基板であるSOI基板を形成に関する処理を行う。素子分離層形成部４３２は、素子分離層２１２の形成に関する処理を行う。トランジスタ配線層形成部４３３は、トランジスタ配線層２１３の形成に関する処理を行う。パッド形成部４３４は、基板間で回路を電気的に接続するためのパッドの形成に関する処理を行う。第２半導体層形成部４３５は、回路基板１０２の形成に関する処理を行う。積層部４３６は、画素基板１０１と回路基板１０２との積層に関する処理を行う。光電変換層形成部４３７は、画素基板１０１の光電変換層２１１の形成に関する処理を行う。
　これらの処理部は、制御部４０１に制御され、後述するように、イメージセンサ１００を製造する各工程の処理を行う。
　また、製造装置４００は、入力部４１１、出力部４１２、記憶部４１３、通信部４１４、およびドライブ４１５を有する。
　入力部４１１は、キーボード、マウス、タッチパネル、および外部入力端子などよりなり、ユーザ指示や外部からの情報の入力を受け付け、制御部４０１に供給する。出力部４１２は、CRT（Cathode Ray Tube）ディスプレイやLCD（Liquid Crystal Display）等のディスプレイ、スピーカ、並びに外部出力端子などよりなり、制御部４０１から供給される各種情報を画像、音声、若しくは、アナログ信号やデジタルデータとして出力する。
　記憶部４１３は、例えばフラッシュメモリ、SSD（Solid State Drive）、ハードディスク等の任意の記憶媒体を有し、制御部４０１から供給される情報を記憶したり、制御部４０１からの要求に従って、記憶している情報を読み出して供給したりする。
　通信部４１４は、例えば、有線LAN（Local Area Network）や無線LANのインタフェースやモデムなどよりなり、インターネットを含むネットワークを介して、外部の装置との通信処理を行う。例えば、通信部４１４は、制御部４０１から供給される情報を通信相手に送信したり、通信相手から受信した情報を制御部４０１に供給したりする。
　ドライブ４１５は、必要に応じて制御部４０１に接続される。そして、例えば磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリなどのリムーバブルメディア４２１がそのドライブ４１５に適宜装着される。そして、そのドライブ４１５を介してリムーバブルメディア４２１から読み出されたコンピュータプログラムが、必要に応じて記憶部４１３にインストールされる。
　　＜製造処理の流れ＞
　次に、図１５のフローチャートを参照して、製造装置４００が実行する、イメージセンサ１００を製造する製造処理の流れの例を説明する。なお、必要に応じて、図１６乃至図２４を参照して説明する。
　製造処理が開始されると、ステップＳ１０１において、SOI基板形成部４３１は、制御部４０１に制御されて、例えば図１６のＡに示されるような構成のSOI基板を形成する。図１６のＡの例において、SOI基板５００は、シリコン（Si）基板５０１、SiO2層５０２、および、シリコンよりなる表面層であるSOI層５０３の３層構造を有する。SOI基板形成部４３１は、例えば、２００nm乃至２０００nm程度の厚さのSOI基板を生成する。このSOI基板を用いることにより、素子分離層形成部４３２は、通常のSTI（Shallow Trench Isolation）と同様の手法で素子分離層２１２を形成することができる。
　ステップＳ１０２において、素子分離層形成部４３２は、制御部４０１に制御されて、素子分離層２１２を形成する。
　素子分離層形成部４３２は、例えば図１６のＢに示されるように、SOI基板５００を１０nm程度表面酸化した後、CVD（Chemical Vapor Deposition）法により、窒化シリコン（SiN)５０４を成膜し、その後、レジスト５０５を塗布して露光する事で素子分離のパターンを形成する。
　次に、素子分離層形成部４３２は、例えば図１６のＣに示されるように、ドライエッチングにより、SiN５０４およびSOI層５０３が貫通されたパターンを形成する。
　次に、素子分離層形成部４３２は、例えば図１７のＡに示されるように、CVD法により、SiO2５０６を成膜し、貫通された箇所をSiO2で埋め込む。
　次に、素子分離層形成部４３２は、例えば図１７のＢに示されるように、CMP（Chemical Mechanical Polishing）、ウェットエッチングにより、表面のSiO2５０６を平坦化する。その後、素子分離層形成部４３２は、例えば図１７のＣに示されるように、SiN５０４を除去する。
　図１５に戻り、ステップＳ１０３において、トランジスタ配線層形成部４３３は、制御部４０１に制御されて、トランジスタ配線層２１３を形成する。
　トランジスタ配線層形成部４３３は、一般的なCMOSプロセスを用いて、例えば図１８のＡに示されるようなトランジスタ配線層２１３を形成する。
　図１５に戻り、ステップＳ１０４において、パッド形成部４３４は、通常のCu配線と同様の手法で、回路基板１０２の回路と接続するためのパッドを形成する。
　パッド形成部４３４は、最上層の配線５１１（図１８のＡ）上に、例えば図１８のＢに示されるように、CVD法によりSiC５１２およびSiO2５１３を成膜する。
　次に、パッド形成部４３４は、SiO2５１３上にレジストを塗布して露光し、SiO2５１３のドライエッチングを行うことで、例えば図１８のＣに示されるような、パッドになる溝パターン５１４を形成する。
　次に、パッド形成部４３４は、再度レジストを塗布して露光し、SiO2５１３およびSiC５１２のドライエッチングを行うことで、例えば図１９のＡに示されるような、パッドと最上層の配線５１１との接続ビアになる穴５１５を形成する。
　次に、パッド形成部４３４は、例えば図１９のＢに示されるように、PVD（Physical Vapor Deposition）法によりバリアメタル５１６を１０nm程度成膜し、銅（Cu）をメッキで成膜し、CMPでSiO2５１３が露出するまでCuを研磨して、パッド２０１を形成する。
　図１５に戻り、ステップＳ１０５において、第２半導体層形成部４３５は、第２半導体層となる回路基板１０２を形成する。第２半導体層形成部４３５は、一般的なCMOSプロセスにより、回路基板１０２の素子分離、トランジスタ、配線層等の各層を形成する。
　なお、回路基板１０２の最上層にも、画素基板１０１と接続するためのパッドが形成される。このパッドも、上述した画素基板１０１のパッドと同様の手法で形成することができる。回路基板１０２のパッドは、基板を反転させると、画素基板１０１のパッドと配置が一致するレイアウトになっている。
　ステップＳ１０６において、積層部４３６は、画素基板１０１と回路基板１０２とを積層する。より具体的には、積層部４３６は、画素基板１０１を反転させて、回路基板１０２と貼り合せて、３５０℃程度の加熱処理を行う。
　図２０は、画素基板１０１と回路基板１０２とを積層させた様子の例を示す断面図である。図２０に示されるように、画素基板１０１の素子分離層２１２には、SOI基板のシリコン（Si）基板５２２と、BOX層としてのSiO2層５２１が積層されている。
　ステップＳ１０７において、光電変換層形成部４３７は、このSOI基板を加工して、光電変換層２１１を形成する。
　光電変換層形成部４３７は、CMP、ウェットエッチングにより、例えば図２１のＡに示されるように、シリコン（Si）基板５２２を除去して、SiO2層５２１を露出させる。
　次に、光電変換層形成部４３７は、ウェットエッチングにより、例えば図２１のＢに示されるように、SiO2層５２１を除去して、SOI層（素子分離層２１２）を露出させる。
　次に、光電変換層形成部４３７は、CVD法とPVD法により、例えば図２１のＣに示されるように、素子分離層２１２上に埋め込み酸化膜層２３２を形成し、さらにその上にSiO2等の絶縁層２３１を１００nm程度成膜する。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、絶縁層２３１のドライエッチングを行うことで、例えば図２２のＡに示されるように、光電変換部２２５の電極と素子分離層２１２との接続孔５２３（下部電極２２６と素子分離層第１浮遊拡散層１５１の接続孔および上部電極２２４と上部電極２２４用の高濃度拡散層であるＮ＋拡散層３１２の接続孔）を形成する。
　次に、光電変換層形成部４３７は、CVD法やPVD法により、窒化タンタル（TaN）等の下部電極２２６を成膜する。下部電極２２６を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、TaNのドライエッチングを行うことで、例えば図２２のＢに示されるように、下部電極のパターンを形成する。その際、下部電極２２６の平面配置は、単位画素１１１毎に分割された状態になっており、単位画素１１１の外側には、上部電極２２４用の下部電極２２６が形成されている。
　次に、光電変換層形成部４３７は、PVD法などにより、有機光電変換膜等の光電変換部２２５と、酸化インジウムスズ（ITO）等の透明電極である上部電極２２４を成膜する。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図２２のＣに示されるように、画素領域外の光電変換部２２５と上部電極２２４を除去する。この際、上部電極２２４と光電変換部２２５は、画素毎に分割しても良いし、分割せずに、画素領域の全面を覆うようにしてもよい。上部電極２２４と光電変換部２２５が画素領域の全面を覆うようにする方が安価なプロセスを採用することができる。
　次に、光電変換層形成部４３７は、CVD法により上部電極２２４上に画素間遮光層２２３の絶縁膜となるSiO2を成膜し、レジストを塗布して露光する。これにより、例えば図２３のＡに示されるように、画素アレイ１１０の端の上部電極２２４上に接続孔５２４が形成される。また、上部電極２２４と素子分離層２１２とを接続するための下部電極２２６上に接続孔５２５が形成される。
　次に、光電変換層形成部４３７は、PVD法またはCVD法によりタングステン（Ｗ）を成膜し、レジストを塗布して露光する。これにより、例えば図２３のＢに示されるように、遮光パターン、および、上部電極２２４と素子分離層２１２との接続用の配線パターンが形成される。遮光パターンは、画素アレイ１１０内の端部に数画素程度の幅で形成するのが良い。さらに、単位画素同士の間の混色を防止するための画素間遮光壁を形成するようにしても良い。
　次に、光電変換層形成部４３７は、例えば図２３のＣに示されるように、有機膜などの絶縁膜で、画素間遮光層２２３の画素間遮光壁、図２３のＢの遮光パターン、配線パターン等を埋め込む。
　次に、光電変換層形成部４３７は、例えば図２４に示されるように、その画素間遮光層２２３の上に、カラーフィルタ２２２を形成し、さらにその上にマイクロレンズ２２１を形成する。
　以上のようにして、イメージセンサ１００が生成されると、製造部４０２は、そのイメージセンサ１００を外部に出力し、製造処理を終了する。
　以上のように、製造処理を実行することにより、製造装置４００は、本技術を適用したイメージセンサ１００（図１）を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜２．第２の実施の形態＞
　　＜イメージセンサ＞
　なお、上述したイメージセンサ１００において、光電変換部の構成は任意であり、上述した例に限定されない。例えば、互いに異なる波長域の光を吸収する複数の光電変換部が積層される構成としてもよい。
　図２５は、本技術を適用した撮像素子の一実施の形態であるイメージセンサ１００の画素基板１０１の他の構成例を示す断面図である。図２５は、第１の実施の形態の図４に対応する図である。本実施の形態の場合も、イメージセンサ１００は、図１乃至図３を参照して説明した第１の実施の形態の場合の構成と同様の構成を有する。つまり、この場合もイメージセンサ１００は、画素基板１０１と回路基板１０２よりなり、画素基板１０１には画素アレイ１１０等が形成され、回路基板１０２にはADCアレイ１２０等が形成される。
　ただし、本実施の形態（図２５の例）の場合、第１の実施の形態（図４）の場合と異なり、画素基板１０１の光電変換層２１１において、入射光の互いに異なる波長域の成分を吸収する３つの光電変換部が形成され、互いに積層されている。
　つまり、本実施の形態の場合のイメージセンサ１００の光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成される。
　各層の光電変換部が吸収する波長域は任意である。また、積層される光電変換部の層数は任意である。以下においては、図中上側から、青色の波長域を吸収する青色光電変換部５３２、緑色の波長域を吸収する緑色光電変換部５４２、赤色の波長域を吸収する赤色光電変換部５５２が形成されるものとする。
　青色光電変換部５３２は、青色光電変換部５３２用の上部電極５３１および下部電極５３３に挟まれた構造に形成される。緑色光電変換部５４２は、緑色光電変換部５４２用の上部電極５４１および下部電極５４３に挟まれた構造に形成される。赤色光電変換部５５２は、赤色光電変換部５５２用の上部電極５５１および下部電極５５３に挟まれた構造に形成される。
　青色光電変換部５３２、緑色光電変換部５４２、赤色光電変換部５５２は、いずれも、有機光電変換膜、化合物半導体、若しくは量子ドット等により構成される。少なくとも、上部電極５３１、下部電極５３３、上部電極５４１、下部電極５４３、および上部電極５５１は、光を透過する透明電極により構成される。
　下部電極５３３と上部電極５４１、並びに、下部電極５４３と上部電極５５１との間には、絶縁膜としてSiO2５６１が形成され、互いに電気的に切断されている。そして、互いに積層される青色光電変換部５３２、緑色光電変換部５４２、赤色光電変換部５５２は、それぞれの下部電極を介して、電極プラグにより、互いに異なる単位画素１１１の素子分離層２１２に接続される。つまり、これらの、青色光電変換部５３２において得られる電荷、緑色光電変換部５４２において得られる電荷、赤色光電変換部５５２において得られる電荷は、互いに異なる単位画素１１１の電荷とされる。
　つまり、各光電変換部が３画素分の面積で受光することができる。したがって、この場合のイメージセンサ１００は、画素サイズを増大させずに、ダイナミックレンジを拡大することができ、イメージセンサ１００において得られる撮像画像の画質の低減を抑制することができる。
　その他の層の構成は、第１の実施の形態の場合と同様である。つまり、本実施の形態の場合も、イメージセンサ１００は、入射光を光電変換する光電変換部を含む単位画素１１１内において、トランジスタが形成される半導体層である素子分離層２１２を貫通する、絶縁体で構成される素子分離領域２５１を備えるので、第１の実施の形態の場合と同様の効果を得ることができる。つまり、イメージセンサ１００は、本実施の形態の場合も、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　　＜単位画素外の構成＞
　画素アレイ１１０の端部の単位画素１１１外の構成は、例えば、図２６に示されるような構成であってもよい。
　図２６の例の場合、青色光電変換部５３２は、その上部電極５３１、画素アレイ１１０の端部を遮光する遮光膜５７１、青色光電変換部５３２と素子分離層５１２とを電気的に接続するための下部電極５３３、下部電極５４３、および下部電極５５３、並びに、それらを互いに電気的に接続する電極プラグを介して、素子分離層５１２に形成されるＮ＋拡散層５７２に接続される。
　また、緑色光電変換部５４２は、その上部電極５４１、緑色光電変換部５４２と素子分離層５１２とを電気的に接続するための下部電極５３３、下部電極５４３、および下部電極５５３、並びに、それらを互いに電気的に接続する電極プラグを介して、素子分離層５１２に形成されるＮ＋拡散層５７３に接続される。
　赤色光電変換部５５２は、その上部電極５５１、赤色光電変換部５５２と素子分離層５１２とを電気的に接続するための下部電極５４３および下部電極５５３、並びに、それらを互いに電気的に接続する電極プラグを介して、素子分離層５１２に形成されるＮ＋拡散層５７４に接続される。
　Ｎ＋拡散層５７２、Ｎ＋拡散層５７３、およびＮ＋拡散層５７４は、素子分離領域２５１により互いに分離されている。
　このようにすることにより、広いウェル境界領域を確保する必要無く、Ｎ＋拡散層３１２を形成することができる。つまり、基板サイズの増大を抑制することができる。
　なお、画素アレイ１１０の端部の単位画素１１１外の構成は、図２６の例に限定されず、例えば、図２７に示されるような構成としてもよい。
　図２７の例の場合、青色光電変換部５３２、緑色光電変換部５４２、赤色光電変換部５５２は、いずれも遮光膜５７１を介して素子分離層２１２に電気的に接続されている。図２６の例の場合と同様に、青色光電変換部５３２はＮ＋拡散層５７２に接続され、緑色光電変換部５４２はＮ＋拡散層５７３に接続され、赤色光電変換部５５２はＮ＋拡散層５７４に接続されている。そして、Ｎ＋拡散層５７２、Ｎ＋拡散層５７３、およびＮ＋拡散層５７４は、素子分離領域２５１により互いに分離されている。
　このようにすることにより、図２６の場合と同様に、広いウェル境界領域を確保する必要無く、Ｎ＋拡散層３１２を形成することができる。つまり、基板サイズの増大を抑制することができる。
　なお、本実施の形態の場合も、第１の実施の形態の場合と同様に、画素基板１０１の画素アレイ１１０の外部や、回路基板１０２のADCアレイ１２０の外部には、例えばロジック回路やＩＯ回路等、任意の構成を配置することができる。
　また、本実施の形態の場合も、第１の実施の形態の場合と同様に、本技術は、図２８に示されるような、トランジスタ配線層２１３が素子分離層２１２より光入射側に位置する表面照射型のイメージセンサにも適用することができる。
　　＜製造装置＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
　　＜製造処理の流れ＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
　なお、上述したように本実施の形態の場合のイメージセンサ１００は、第１の実施の形態の場合と、光電変換層２１１の構成が異なるので、以下において、ステップＳ１０７（図１５）において実行される処理の詳細について説明する。
　光電変換層形成部４３７は、CMP、ウェットエッチングにより、例えば図２９のＡに示されるように、シリコン（Si）基板５２２を除去して、SiO2層５２１を露出させる。
　次に、光電変換層形成部４３７は、ウェットエッチングにより、例えば図２９のＢに示されるように、SiO2層５２１を除去して、SOI層（素子分離層２１２）を露出させる。
　次に、光電変換層形成部４３７は、CVD法とPVD法により、例えば図２９のＣに示されるように、素子分離層２１２上に埋め込み酸化膜層２３２を形成し、さらにその上にSiO2等の絶縁層２３１を１００nm程度成膜する。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、絶縁層２３１のドライエッチングを行うことで、例えば図３０のＡに示されるように、下部電極５５３と素子分離層２１２との接続孔５８１を形成する。
　次に、光電変換層形成部４３７は、CVD法やPVD法により、窒化タンタル（TaN）等の各下部電極２２６を成膜する。下部電極２２６を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、TaNのドライエッチングを行うことで、例えば図３０のＢに示されるように、下部電極５５３のパターンを形成する。その際、下部電極５５３の平面配置は、単位画素１１１毎に分割された状態になっている。また、単位画素１１１の外側には、上部電極５３１と接続される下部電極５５３、上部電極５４１と接続される下部電極５５３、および上部電極５５１と接続される下部電極５５３が形成されている。
　次に、光電変換層形成部４３７は、PVD法などにより、下部電極５５３の上に、赤色光電変換部５５２と上部電極５５１とが成膜される。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図３０のＣに示されるように、画素アレイ１１０外の赤色光電変換部５５２と上部電極５５１とを除去する。その際、上部電極５５１および赤色光電変換部５５２は、単位画素１１１毎に分割するようにしても良いが、画素アレイ１１０の全面を覆うようにしてもよい。上部電極５５１および赤色光電変換部５５２が画素アレイ１１０の全面を覆うようにした方が安価なプロセスを採用することができる。ただし、上から１番目と２番目の下部電極と第１半導体層の接続部になる穴を開けておく必要がある。
　次に、光電変換層形成部４３７は、CVD法によりSiO2５６１を成膜した後、レジストを塗布して露光し、ドライエッチングを行い、例えば図３０のＤに示されるように、下部電極５４３と、上部電極５５１若しくは下部電極５５３との接続孔５８２を形成する。
　次に、光電変換層形成部４３７は、CVD法やPVD法により、ITOなどの透明な下部電極５４３を成膜する。下部電極５４３を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、下部電極５４３のドライエッチングを行うことで、例えば図３１のＡに示されるように、下部電極５４３のパターンを形成する。
　次に、光電変換層形成部４３７は、PVD法等により、緑色光電変換部５４２と、その上部電極５４１とを成膜する。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図３１のＢに示されるように、画素アレイ１１０の外部の上部電極５４１および緑色光電変換部５４２を除去する。その際、上部電極５４１および緑色光電変換部５４２は、単位画素１１１毎に分割するようにしても良いが、画素アレイ１１０の全面を覆うようにしてもよい。上部電極５４１および緑色光電変換部５４２が画素アレイ１１０の全面を覆うようにした方が安価なプロセスを採用することができる。ただし、上から１番目の下部電極と第１半導体層の接続部になる穴を開けておく必要がある。
　次に、光電変換層形成部４３７は、CVD法によりSiO2５６１を成膜した後、レジストを塗布して露光し、ドライエッチングを行い、例えば図３１のＣに示されるように、下部電極５３３と、上部電極５４１若しくは下部電極５４３との接続孔５８３を形成する。
　次に、光電変換層形成部４３７は、CVD法やPVD法により、ITOなどの透明な下部電極５３３を成膜する。下部電極５３３を成膜する前に、タングステン（Ｗ）プラグを形成するようにしても良い。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、例えば図３２のＡに示されるように、下部電極５３３のパターンを形成する。
　次に、光電変換層形成部４３７は、PVD法等により、青色光電変換部５３２と、その上部電極５３１とを成膜する。
　次に、光電変換層形成部４３７は、レジストを塗布して露光し、ドライエッチングにより、例えば図３２のＢに示されるように、画素アレイ１１０の外部の上部電極５３１および青色光電変換部５３２を除去する。その際、上部電極５３１および青色光電変換部５３２は、単位画素１１１毎に分割するようにしても良いが、画素アレイ１１０の全面を覆うようにしてもよい。上部電極５３１および青色光電変換部５３２が画素アレイ１１０の全面を覆うようにした方が安価なプロセスを採用することができる。
　次に、光電変換層形成部４３７は、CVD法によりSiO2５６１を成膜した後、レジストを塗布して露光し、ドライエッチングを行い、例えば図３３のＡに示されるように、遮光膜５７１と、上部電極５３１若しくは下部電極５３３との接続孔５８４を形成する。
　次に、光電変換層形成部４３７は、PVD法またはCVD法によりタングステン（Ｗ）を成膜し、レジストを塗布して露光する。これにより、例えば図３３のＢに示されるように、遮光膜５７１が、遮光パターン、および、各層の上部電極と素子分離層２１２との接続用の配線パターンとして形成される。遮光パターンは、画素アレイ１１０内の端部に数画素程度の幅で形成するのが良い。さらに、単位画素同士の間の混色を防止するために、画素間遮光を形成するようにしても良い。
　次に、光電変換層形成部４３７は、例えば図３３のＣに示されるように、SiO2５６１で、画素間遮光層２２３の画素間遮光膜間等を埋め込む。
　次に、光電変換層形成部４３７は、例えば図３４に示されるように、その画素間遮光層５６１の上に、マイクロレンズ２２１を形成する。
　以上のようにして、イメージセンサ１００が生成されると、製造部４０２は、そのイメージセンサ１００を外部に出力し、製造処理を終了する。
　以上のように、製造処理を実行することにより、製造装置４００は、本実施の形態の本技術を適用したイメージセンサ１００（図１）を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜３．第３の実施の形態＞
　　＜イメージセンサ＞
　なお、上述したイメージセンサ１００において、単位画素１１１およびA/D変換部１２１に形成される回路の構成は任意であり、上述した例に限定されない。例えば、画素基板１０１の単位画素１１１内に、単位画素から画素信号を読み出す読み出し回路の構成が形成され、単位画素A/D変換回路の構成となるトランジスタは、全て、回路基板１０２のA/D変換部１２１に形成されるようにしてもよい。
　この場合の、画素基板１０１に搭載される回路の主な構成例を図３５に示す。図３５に示されるように、画素基板１０１の単位画素１１１には、光電変換部６０１、第１リセットトランジスタ６０２、転送トランジスタ６０３、第２リセットトランジスタ６０４、増幅トランジスタ６０５、および選択トランジスタ６０６が形成される。
　光電変換部６０１は、第１の実施の形態の光電変換部１３１と同様に、単位画素１１１に入射する光を電荷に変換する。この光電変換部６０１の構造は、任意である。例えば、第１の実施の形態の場合と同様に、単層の光電変換部２２５により構成されるようにしてもよいし、第２の実施の形態の場合と同様に、互いに異なる波長域の成分を吸収する、互いに積層された複数の光電変換部により構成されるようにしてもよい。
　第１リセットトランジスタ６０２乃至選択トランジスタ６０６は、いずれも高耐圧のトランジスタである。したがって、画素基板１０１のゲート電極や拡散層、配線などの加工条件を、回路基板１０２の設定とは独立して最適化することができる。また、これらのトランジスタは、いずれも、Ｎ型トランジスタである。つまり、単位画素１１１には、Ｎ型トランジスタのみが形成される（Ｐ型トランジスタが形成されない）。
　単位画素１１１には、さらに、第１浮遊拡散層６１１と第２浮遊拡散層６１２が形成される。第１浮遊拡散層６１１は、光電変換部６０１から転送された電荷を蓄積する。第２浮遊拡散層６１２は、第１浮遊拡散層６１１から転送された電荷を蓄積する。また、第１浮遊拡散層６１１には、ウェルコンタクト６２１が形成される。また、第２浮遊拡散層６１２には、ウェルコンタクト６２２が形成される。
　本実施の形態のイメージセンサ１００の場合、図２を参照して説明したような、単位画素A/D変換回路の構成（比較部、正帰還回路、インバータ等の回路）は、当該単位画素１１１に対応する、回路基板１０２のADCアレイ１２０のA/D変換部１２１に形成される。
　つまり、本実施の形態のイメージセンサ１００は、光電変換部および半導体層が形成される第１の基板として、光電変換部６０１と素子分離層２１２とが形成される画素基板１０１を有する。また、イメージセンサ１００は、その画素基板１０１と異なる第２の基板として回路基板１０２を有する。そして、イメージセンサ１００においては、その画素基板１０１と回路基板１０２とが積層される。さらに、本実施の形態のイメージセンサ１００においては、画素基板１０１に形成されるトランジスタが、光電変換部６０１において得られる電荷を画素信号として読み出して増幅する読み出し回路を形成し、回路基板１０２に形成されるトランジスタが、その読み出し回路を介して読み出された画素信号をA/D変換する単位画素A/D変換回路を形成する。
　イメージセンサ１００の、画素基板１０１および回路基板１０２のそれぞれに形成される回路の構成以外は、第１の実施の形態や第２の実施の形態の場合と同様である。例えば、画素基板１０１の、光電変換層２１１、素子分離層２１２、およびトランジスタ配線層２１３の層としての構成は、第１の実施の形態若しくは第２の実施の形態の場合と同様である。
　したがって、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　なお、本実施の形態の場合においても、第１の実施の形態の場合と同様に、単位画素１１１内において、図３６のＡに示されるように、１つのＰ＋拡散層２６２を用いてＰウェル２４１全体に共通のウェルコンタクトを形成し、Ｐウェル全体に共通の基板バイアスを印加するようにしてもよい。
　また、単位画素１１１内において、図３６のＢに示されるように、素子分離領域２５１により分離した領域毎に、Ｐ＋拡散層２６２を用いて各Ｐウェル２４１にウェルコンタクトを形成し、互いに独立して基板バイアスを印加するようにしてもよい。例えば、図３６のＢの場合、第１リセットトランジスタ６０２および転送トランジスタ６０３と、第２リセットトランジスタ６０４と、増幅トランジスタ６０５および選択トランジスタ６０６とが、素子分離領域２５１により、互いに電気的に分離されている。そして、それぞれに対してＰウェル２４１とＰ＋拡散層２６２とが形成されている。これらのウェルコンタクトに対して、互いに独立して基板バイアスを印加するようにしてもよい。このようにすることにより、変換効率を変化させることができ、イメージセンサ１００のダイナミックレンジを拡大することができる。
　　＜製造装置＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
　　＜製造処理の流れ＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
　したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜４．第４の実施の形態＞
　　＜イメージセンサ＞
　また、例えば、単位画素１１１から画素信号を読み出す読み出し回路の構成が、画素基板１０１の単位画素１１１と、回路基板１０２のA/D変換部１２１に形成されるようにしてもよい。また、この場合、単位画素A/D変換回路の構成となるトランジスタは、全てそのA/D変換部１２１に形成されるようにしてもよい。
　図３７は、単位画素１１１から画素信号を読み出す読み出し回路の主な構成例を示す回路図である。図３７に示されるように、本実施の形態の場合、画素基板１０１の単位画素１１１には、光電変換部７０１、リセットトランジスタ７０２、第１増幅トランジスタ７０３、および負荷MOSトランジスタ７０４が形成される。また、回路基板１０２のA/D変換部１２１には、第２増幅トランジスタ７０５および選択トランジスタ７０６が形成される。
　光電変換部７０１は、第１の実施の形態の光電変換部１３１と同様に、単位画素１１１に入射する光を電荷に変換する。この光電変換部７０１の構造は、任意である。例えば、第１の実施の形態の場合と同様に、単層の光電変換部２２５により構成されるようにしてもよいし、第２の実施の形態の場合と同様に、互いに異なる波長域の成分を吸収する、互いに積層された複数の光電変換部により構成されるようにしてもよい。
　図３７の例の場合、リセットトランジスタ７０２は、Ｎ型トランジスタである。第１増幅トランジスタ７０３乃至選択トランジスタ７０６は、Ｐ型トランジスタである。つまり、単位画素１１１には、Ｐ型トランジスタとＮ型トランジスタの両方が形成される。
　単位画素１１１には、さらに、浮遊拡散層７１１が形成される。浮遊拡散層７１１は、光電変換部７０１から転送された電荷を蓄積する。また、浮遊拡散層７１１には、ウェルコンタクト７２１が形成される。
　本実施の形態のイメージセンサ１００の場合、図２を参照して説明したような、単位画素A/D変換回路の構成（比較部、正帰還回路、インバータ等の回路）は、当該単位画素１１１に対応する、回路基板１０２のADCアレイ１２０のA/D変換部１２１に形成される。
　つまり、本実施の形態のイメージセンサ１００は、光電変換部および半導体層が形成される第１の基板として、光電変換部６０１と素子分離層２１２とが形成される画素基板１０１を有する。また、イメージセンサ１００は、その画素基板１０１と異なる第２の基板として回路基板１０２を有する。そして、イメージセンサ１００においては、その画素基板１０１と回路基板１０２とが積層される。
　さらに、本実施の形態のイメージセンサ１００においては、画素基板１０１に形成されるトランジスタと、回路基板１０２に形成されるトランジスタとが、光電変換部７０１において得られる電荷を読み出して増幅する回路を形成する。
　イメージセンサ１００の、画素基板１０１および回路基板１０２のそれぞれに形成される回路の構成以外は、上述した他の実施の形態の場合と同様である。例えば、画素基板１０１の、光電変換層２１１、素子分離層２１２、およびトランジスタ配線層２１３の層としての構成は、第１の実施の形態、第２の実施の形態、若しくは第３の実施の形態の場合と同様である。
　したがって、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　なお、本実施の形態の場合においても、第１の実施の形態の場合と同様に、単位画素１１１内において、図３８のＡに示されるように、Ｐウェル全体に共通のウェルコンタクトを形成し、Ｐウェル全体に共通の基板バイアスを印加するようにしてもよい。
　また、第１の実施の形態の場合と同様に、単位画素１１１内において、図３８のＢに示されるように、素子分離領域２５１により分離した領域毎に、Ｐウェル２４１に対してウェルコンタクトを形成し、互いに独立して基板バイアスを印加するようにしてもよい。このようにすることにより、変換効率を変化させることができ、イメージセンサ１００のダイナミックレンジを拡大することができる。
　　＜製造装置＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
　　＜製造処理の流れ＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
　したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜５．第５の実施の形態＞
　　＜イメージセンサ＞
　なお、イメージセンサ１００は、単層の半導体基板により構成されるようにしてもよい。本実施の形態の場合、イメージセンサ１００は、例えば図３９のＡに示されるように、画素基板１０１により構成されている。
　画素基板１０１の単位画素１１１には、例えば、図３９のＢに示される例のような、第４の実施の形態場合と同様の読み出し回路が形成される。ただし、本実施の形態の場合の単位画素１１１には、その読み出し回路の全ての構成が形成される。例えば、本実施の形態の場合の単位画素１１１には、光電変換部７０１、並びに、リセットトランジスタ７０２乃至選択トランジスタ７０６が形成される。
　つまり単位画素１１１内において、トランジスタが、光電変換部において得られる電荷を読み出して増幅する回路を形成するようにしてもよい。
　なお、この単位画素１１１から読み出された画素信号のA/D変換は、画素基板１０１の画素アレイ１１０の外部に形成される回路によって実現されるようにしてもよい。また、画素基板１０１の外部の装置においてA/D変換が行われるようにしてもよい。
　図４０は、この場合のイメージセンサ１００の構成例を示す断面図である。図４０に示されるように、この場合のイメージセンサ１００は、単層の画素基板１０１により構成されるため、トランジスタ配線層２１３の下側に、シリコン基板７３１が形成されている。
　このような構成とすることにより、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　なお、本実施の形態の場合も、上述した他の実施の形態の場合と同様に、イメージセンサ１００は、裏面照射型のイメージセンサだけでなく、図４１に示されるような、トランジスタ配線層２１３が素子分離層２１２より光入射側に位置する表面照射型のイメージセンサにも適用することができる。
　　＜製造装置＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
　　＜製造処理の流れ＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
　したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜６．第６の実施の形態＞
　　＜イメージセンサ＞
　なお、第５の実施の形態においてイメージセンサ１００の画素基板１０１の単位画素１１１に形成されるトランジスタが全てＮ型トランジスタであるようにしてもよい。つまり、図４２のＡに示されるような、単層基板の画素基板１０１の単位画素１１１において、第３の実施の形態において説明した読み出し回路（図３５）の各構成が形成されるようにしてもよい。
　その読み出し回路の主な構成例を図４２のＢに示す。図４２のＢに示されるように、単位画素１１１には、光電変換部８０１、第１リセットトランジスタ８０２、転送トランジスタ８０３、第２リセットトランジスタ８０４、増幅トランジスタ８０５、および選択トランジスタ８０６が形成される。単位画素１１１には、さらに、第１浮遊拡散層８１１と第２浮遊拡散層８１２が形成される。また、第１浮遊拡散層８１１には、ウェルコンタクト８２１が形成される。また、第２浮遊拡散層８１２には、ウェルコンタクト８２２が形成される。
　光電変換部８０１は、光電変換部６０１に対応する。また、第１リセットトランジスタ８０２乃至選択トランジスタ８０６は、それぞれ、第１リセットトランジスタ６０２乃至選択トランジスタ６０６に対応する。
　したがって、本実施の形態のイメージセンサ１００は、上述した他の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　本実施の形態のイメージセンサ１００は、図４２のＡに示されるような単層基板の画素基板１０１により形成される。したがって、本実施の形態のイメージセンサ１００の場合、単位画素１１１から読み出された画素信号をA/D変換するA/D変換回路は、画素基板１０１の画素アレイ１１０の外部の領域に形成されるようにしてもよいし、イメージセンサ１００の外部に形成されるようにしてもよい。
　また、その単位画素１１１から読み出された画素信号をA/D変換するA/D変換回路は、単位画素毎に設けられるようにしてもよいし、画素アレイ１１０のカラム毎に設けられるようにしてもよいし、エリアごとに設けられるようにしてもよいし、画素アレイ１１０に対して１つ設けられるようにしてもよい。
　　＜製造装置＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
　　＜製造処理の流れ＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
　したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜７．第７の実施の形態＞
　　＜イメージセンサ＞
　また、例えば、図４３に示されるように、イメージセンサ１００が、画素基板１０１と回路基板１０２の多層構造に形成され、画素基板の単位画素１１１には、その単位画素１１１の光電変換部から画素信号を読み出す読み出し回路が形成され、回路基板１０２には、その単位画素１１１から読み出された画素信号をA/D変換する、画素アレイ１１０のカラム毎に設けられたカラムA/D変換回路が形成されるようにしてもよい。
　図４３に示されるように、画素基板１０１には、画素アレイ１１０が形成され、その画素基板１０１と重畳される回路基板１０２には、画素アレイ１１０のカラム毎に設けられたカラムA/D変換回路が配置される領域であるカラムADC８３１が形成される。つまり、カラムADC８３１には、複数の（例えば、画素アレイ１１０のカラム数（列数）分の）カラムA/D変換回路が配置される。
　本実施の形態の場合のイメージセンサ１００の構成は、回路基板１０２におけるA/D変換部の構成以外は、第３の実施の形態の場合のイメージセンサ１００の構成と基本的に同様である。
　したがって、本実施の形態の場合もイメージセンサ１００は、第３の実施の形態の場合と同様に、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　　＜製造装置＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造装置４００により、イメージセンサ１００を製造することができる。
　　＜製造処理の流れ＞
　本実施の形態の場合も、第１の実施の形態の場合と同様の製造処理を実行することにより、イメージセンサ１００を製造することができる。
　したがって、本実施の形態の場合も、製造装置４００は、本技術を適用したイメージセンサ１００を生成することができる。つまり、このように製造することにより、イメージセンサ１００は、画素サイズの増大を抑制するとともに、画質の低減を抑制することができる。
　＜８．第８の実施の形態＞
　　＜撮像装置＞
　なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図４４は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図４４に示される撮像装置９００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。
　図４４に示されるように撮像装置９００は、光学部９１１、CMOSイメージセンサ９１２、画像処理部９１３、表示部９１４、コーデック処理部９１５、記憶部９１６、出力部９１７、通信部９１８、制御部９２１、操作部９２２、およびドライブ９２３を有する。
　光学部９１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部９１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ９１２に供給する。
　CMOSイメージセンサ９１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS等の信号処理を行い、処理後の撮像画像データを画像処理部９１３に供給する。
　画像処理部９１３は、CMOSイメージセンサ９１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部９１３は、CMOSイメージセンサ９１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部９１３は、画像処理を施した撮像画像データを表示部９１４に供給する。
　表示部９１４は、例えば、液晶ディスプレイ等として構成され、画像処理部９１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。
　画像処理部９１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部９１５に供給する。
　コーデック処理部９１５は、画像処理部９１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部９１６に供給する。また、コーデック処理部９１５は、記憶部９１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部９１３に供給する。
　画像処理部９１３は、コーデック処理部９１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部９１３は、画像処理を施した復号画像データを表示部９１４に供給する。表示部９１４は、例えば、液晶ディスプレイ等として構成され、画像処理部９１３から供給された復号画像データの画像を表示する。
　また、コーデック処理部９１５は、画像処理部９１３から供給された撮像画像データを符号化した符号化データ、または、記憶部９１６から読み出した撮像画像データの符号化データを出力部９１７に供給し、撮像装置９００の外部に出力させるようにしてもよい。また、コーデック処理部９１５は、符号化前の撮像画像データ、若しくは、記憶部９１６から読み出した符号化データを復号して得られた復号画像データを出力部９１７に供給し、撮像装置９００の外部に出力させるようにしてもよい。
　さらに、コーデック処理部９１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部９１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部９１５は、撮像画像データや画像データの符号化データを、通信部９１８を介して取得するようにしてもよい。コーデック処理部９１５は、通信部９１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部９１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部９１３に供給したり、記憶部９１６、出力部９１７、および通信部９１８に出力するようにしてもよい。
　記憶部９１６は、コーデック処理部９１５から供給される符号化データ等を記憶する。記憶部９１６に格納された符号化データは、必要に応じてコーデック処理部９１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部９１４に供給され、その撮像画像データに対応する撮像画像が表示される。
　出力部９１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部９１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置９００の外部に出力する。
　通信部９１８は、コーデック処理部９１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部９１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部９１５に供給する。
　制御部９２１は、撮像装置９００の各処理部（点線９２０内に示される各処理部、操作部９２２、並びに、ドライブ９２３）の動作を制御する。
　操作部９２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部９２１に供給する。
　ドライブ９２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア９２４に記憶されている情報を読み出す。ドライブ９２３は、リムーバブルメディア９２４からプログラムやデータ等の各種情報を読み出し、それを制御部９２１に供給する。また、ドライブ９２３は、書き込み可能なリムーバブルメディア９２４が自身に装着された場合、制御部９２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア９２４に記憶させる。
　以上のような撮像装置９００のCMOSイメージセンサ９１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ９１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ９１２は、画素サイズの増大を抑制するとともに、撮像画像の画質の低減を抑制することができる。したがって撮像装置９００は、被写体を撮像することにより、より高解像度でより高画質な撮像画像を得ることができる。
　＜９．その他＞
　上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。
　この記録媒体は、例えば、図１４に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア４２１により構成される。このリムーバブルメディア４２１には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。
　その場合、プログラムは、そのリムーバブルメディア４２１をドライブ４１５に装着することにより、記憶部４１３にインストールすることができる。
　また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部４１４で受信し、記憶部４１３にインストールすることができる。
　その他、このプログラムは、記憶部４１３や制御部４０１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。
　なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。
　また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
　また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。
　また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。
　また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。
　また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
　さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
　　＜イメージセンサの使用例＞
　図４５は、上述のイメージセンサを使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述したイメージセンサを搭載する装置やシステム、または、それらの製造装置や製造方法に限らず、上述したイメージセンサを搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等、または、それらの構成を製造する製造装置や製造方法として実施することもできる。
　なお、本技術は以下のような構成も取ることができる。
　（１）　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
　を備える撮像素子。
　（２）　前記素子分離領域は、前記半導体層に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離する
　（１）に記載の撮像素子。
　（３）　前記素子分離領域は、前記光電変換部において光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成される
　（２）に記載の撮像素子。
　（４）　前記素子分離領域は、前記浮遊拡散層の複数の側壁に接するように形成される
　（３）に記載の撮像素子。
　（５）　前記素子分離領域は、前記画素内に形成される複数の前記浮遊拡散層同士を分離する
　（２）乃至（４）のいずれかに記載の撮像素子。
　（６）　前記素子分離領域は、ＰウェルとＮウェルとを分離するように形成される
　（２）乃至（５）のいずれかに記載の撮像素子。
　（７）　前記素子分離領域は、Ｐ型トランジスタとＮ型トランジスタとを分離するように形成される
　（２）乃至（６）のいずれかに記載の撮像素子。
　（８）　複数の前記画素が面状に配置された画素アレイを備える
　（２）乃至（７）のいずれかに記載の撮像素子。
　（９）　前記素子分離領域は、さらに、前記画素外において前記光電変換部の上部電極用の拡散層を分離するように形成される
　（２）乃至（８）のいずれかに記載の撮像素子。
　（１０）　前記素子分離領域は、前記上部電極用の拡散層の側壁に接するように形成される
　（９）に記載の撮像素子。
　（１１）　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
　前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅してA/D変換する回路を形成する
　（１）乃至（１０）のいずれかに記載の撮像素子。
　（１２）　前記光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成される
　（１）乃至（１１）のいずれかに記載の撮像素子。
　（１３）　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
　前記第１の基板に形成されるトランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
　前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
　（１）乃至（１２）のいずれかに記載の撮像素子。
　（１４）　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
　前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
　さらに、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
　（１）乃至（１３）のいずれかに記載の撮像素子。
　（１５）　前記画素内において、前記トランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成する
　（１）乃至（１４）のいずれかに記載の撮像素子。
　（１６）　前記画素内のトランジスタが全てＮ型トランジスタである
　（１５）に記載の撮像素子。
　（１７）　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
　前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成する
　（１６）に記載の撮像素子。
　（１８）　被写体を撮像する撮像部と、
　前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
　を備え、
　前記撮像部は、
　　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
　を備える電子機器。
　（１９）　撮像素子を製造する製造装置であって、
　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部
　を備える製造装置。
　（２０）　撮像素子を製造する製造装置が、
　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する
　製造方法。
　１００　イメージセンサ，　１０１　画素基板，　１０２　回路基板，　１１０　画素アレイ，　１１１　単位画素，　１２０　ADCアレイ，　１２１　A/D変換部，　１３１　光電変換部，　１３２　第１リセットトランジスタ，　１３３　転送トランジスタ，　１３４　増幅トランジスタ，　１３５　第２リセットトランジスタ，　１３６　比較部，　１３７および１３８　トランジスタ，　１４１乃至１４４　トランジスタ，　１５１　第１浮遊拡散層，　１５２　第２浮遊拡散層，　１６１および１６２　ウェルコンタクト，　２１１　光電変換層，　２１２　素子分離層，　２１３　トランジスタ配線層，　２２４　上部電極，　２２５　光電変換部，　２２６　下部電極，　２４１　Ｐウェル，　２４２　Ｎウェル，　２５１　素子分離領域，　２６１　Ｎ＋拡散層，　２６２　Ｐ＋拡散層，　２８２　空乏層，　３１２　Ｎ＋拡散層，　４００　製造装置，　４０２　製造部，　４３２　素子分離層形成部，　９００　撮像装置，　９１２　CMOSイメージセンサ

Claims (20)

  1. 　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
    　を備える撮像素子。
  2. 　前記素子分離領域は、前記半導体層に形成されるトランジスタ、拡散層、およびウェルの内、少なくともいずれか１つを、他と分離する
    　請求項１に記載の撮像素子。
  3. 　前記素子分離領域は、前記光電変換部において光電変換された電荷を蓄積する浮遊拡散層の側壁に接するように形成される
    　請求項２に記載の撮像素子。
  4. 　前記素子分離領域は、前記浮遊拡散層の複数の側壁に接するように形成される
    　請求項３に記載の撮像素子。
  5. 　前記素子分離領域は、前記画素内に形成される複数の前記浮遊拡散層同士を分離する
    　請求項２に記載の撮像素子。
  6. 　前記素子分離領域は、ＰウェルとＮウェルとを分離するように形成される
    　請求項２に記載の撮像素子。
  7. 　前記素子分離領域は、Ｐ型トランジスタとＮ型トランジスタとを分離するように形成される
    　請求項２に記載の撮像素子。
  8. 　複数の前記画素が面状に配置された画素アレイを備える
    　請求項２に記載の撮像素子。
  9. 　前記素子分離領域は、さらに、前記画素外において前記光電変換部の上部電極用の拡散層を分離するように形成される
    　請求項２に記載の撮像素子。
  10. 　前記素子分離領域は、前記上部電極用の拡散層の側壁に接するように形成される
    　請求項９に記載の撮像素子。
  11. 　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    　前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅してA/D変換する回路を形成する
    　請求項１に記載の撮像素子。
  12. 　前記光電変換部は、互いに異なる波長域の光を光電変換する複数の光電変換部を積層した構造に形成される
    　請求項１に記載の撮像素子。
  13. 　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    　前記第１の基板に形成されるトランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
    　前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
    　請求項１に記載の撮像素子。
  14. 　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    　前記第１の基板に形成されるトランジスタと、前記第２の基板に形成されるトランジスタとが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成し、
    　さらに、前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する回路を形成する
    　請求項１に記載の撮像素子。
  15. 　前記画素内において、前記トランジスタが、前記光電変換部において得られる電荷を読み出して増幅する回路を形成する
    　請求項１に記載の撮像素子。
  16. 　前記画素内のトランジスタが全てＮ型トランジスタである
    　請求項１５に記載の撮像素子。
  17. 　前記光電変換部および前記半導体層が形成される第１の基板と、前記第１の基板と異なる第２の基板とが積層され、
    　前記第２の基板に形成されるトランジスタが、前記回路において増幅された信号をA/D変換する、アレイ状に配置された前記画素のカラム毎に設けられた回路を形成する
    　請求項１６に記載の撮像素子。
  18. 　被写体を撮像する撮像部と、
    　前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    　を備え、
    　前記撮像部は、
    　　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域
    　を備える電子機器。
  19. 　撮像素子を製造する製造装置であって、
    　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する素子分離領域形成部
    　を備える製造装置。
  20. 　撮像素子を製造する製造装置が、
    　入射光を光電変換する光電変換部を含む画素内においてトランジスタが形成される半導体層を貫通する、絶縁体で構成される素子分離領域を形成する
    　製造方法。
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120884A (ja) * 2017-01-23 2018-08-02 キヤノン株式会社 固体撮像装置
WO2018186196A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
WO2018186195A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
JP2019140531A (ja) * 2018-02-09 2019-08-22 キヤノン株式会社 光電変換装置、撮像システム、および、移動体
WO2020036078A1 (ja) * 2018-08-17 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器
WO2020100697A1 (ja) * 2018-11-13 2020-05-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像装置及び電子機器
CN111279484A (zh) * 2017-11-09 2020-06-12 索尼半导体解决方案公司 固态成像装置和电子设备
WO2020170658A1 (ja) * 2019-02-22 2020-08-27 パナソニックＩｐマネジメント株式会社 撮像装置
JP2020526044A (ja) * 2017-06-26 2020-08-27 フェイスブック・テクノロジーズ・リミテッド・ライアビリティ・カンパニーＦａｃｅｂｏｏｋ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｌｌｃ 拡張ダイナミックレンジを有するデジタルピクセル
WO2020202935A1 (ja) * 2019-04-05 2020-10-08 パナソニックＩｐマネジメント株式会社 光電変換装置
JP2020202480A (ja) * 2019-06-10 2020-12-17 キヤノン株式会社 撮像装置、撮像システムおよび半導体チップ
WO2022153746A1 (ja) * 2021-01-13 2022-07-21 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US11595598B2 (en) 2018-06-28 2023-02-28 Meta Platforms Technologies, Llc Global shutter image sensor
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11910119B2 (en) 2017-06-26 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11927475B2 (en) 2017-08-17 2024-03-12 Meta Platforms Technologies, Llc Detecting high intensity light in photo sensor
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
US11956560B2 (en) 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation
US12022218B2 (en) 2020-12-29 2024-06-25 Meta Platforms Technologies, Llc Digital image sensor using a single-input comparator based quantizer
JP7673129B2 (ja) 2023-07-18 2025-05-08 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190110009A1 (en) * 2016-03-30 2019-04-11 Nikon Corporation Image sensor, image-capturing apparatus, and semiconductor memory
JP2018037479A (ja) 2016-08-30 2018-03-08 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および電子装置
JP2020014152A (ja) * 2018-07-19 2020-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置
US11990497B2 (en) * 2020-01-29 2024-05-21 Sony Semiconductor Solutions Corporation Solid-state imaging element and electronic device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054495A (ja) * 2010-09-03 2012-03-15 Sony Corp 半導体集積回路、電子機器、固体撮像装置、撮像装置
JP2013012556A (ja) * 2011-06-28 2013-01-17 Sony Corp 固体撮像装置とその製造方法、および電子機器
JP2013051674A (ja) * 2011-08-02 2013-03-14 Canon Inc 周辺回路を配置しチップ面積増大を抑制した撮像素子及び撮像装置
JP2014022448A (ja) * 2012-07-13 2014-02-03 Toshiba Corp 固体撮像装置
JP2015065407A (ja) * 2013-09-02 2015-04-09 ソニー株式会社 半導体装置およびその製造方法、半導体ユニット

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
JP2005217302A (ja) * 2004-01-30 2005-08-11 Sony Corp 固体撮像装置
JP4855704B2 (ja) * 2005-03-31 2012-01-18 株式会社東芝 固体撮像装置
KR100698100B1 (ko) 2005-09-21 2007-03-23 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
KR100752185B1 (ko) * 2005-10-13 2007-08-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
JP4420039B2 (ja) * 2007-02-16 2010-02-24 ソニー株式会社 固体撮像装置
JP4759590B2 (ja) 2008-05-09 2011-08-31 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム
JP5444694B2 (ja) * 2008-11-12 2014-03-19 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
FR2943178B1 (fr) 2009-03-13 2011-08-26 New Imaging Technologies Sas Capteur matriciel a faible consommation
US8247262B2 (en) * 2009-05-04 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing contact resistance of CMOS image sensor
JP5522980B2 (ja) * 2009-06-18 2014-06-18 キヤノン株式会社 固体撮像装置、固体撮像装置を用いた撮像システム、および固体撮像装置の製造方法
JP5558916B2 (ja) 2009-06-26 2014-07-23 キヤノン株式会社 光電変換装置の製造方法
JP5533046B2 (ja) * 2010-03-05 2014-06-25 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5538976B2 (ja) * 2010-03-29 2014-07-02 ソニー株式会社 固体撮像素子、撮像装置
JP5651982B2 (ja) * 2010-03-31 2015-01-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
KR101845257B1 (ko) * 2011-02-07 2018-04-04 삼성전자주식회사 이미지 센서
JP2012182377A (ja) * 2011-03-02 2012-09-20 Sony Corp 固体撮像装置
US9153490B2 (en) * 2011-07-19 2015-10-06 Sony Corporation Solid-state imaging device, manufacturing method of solid-state imaging device, manufacturing method of semiconductor device, semiconductor device, and electronic device
JP5772329B2 (ja) 2011-07-19 2015-09-02 ソニー株式会社 半導体装置の製造方法、半導体装置、電子機器
JP5987275B2 (ja) 2011-07-25 2016-09-07 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2013058661A (ja) 2011-09-09 2013-03-28 Sony Corp 固体撮像素子および電子機器
JP5927483B2 (ja) 2011-10-12 2016-06-01 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP5696081B2 (ja) * 2012-03-23 2015-04-08 株式会社東芝 固体撮像装置
US9048162B2 (en) * 2012-05-31 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS image sensors and methods for forming the same
US8878325B2 (en) 2012-07-31 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Elevated photodiode with a stacked scheme
KR20140130969A (ko) 2013-05-02 2014-11-12 삼성전자주식회사 이미지 센서 및 이를 제조하는 방법
JP6119432B2 (ja) * 2013-05-31 2017-04-26 ソニー株式会社 固体撮像素子、電子機器、および製造方法
JP6121837B2 (ja) * 2013-08-02 2017-04-26 ソニーセミコンダクタソリューションズ株式会社 撮像素子
CN103855177B (zh) * 2014-03-11 2016-08-24 格科微电子（上海）有限公司 图像传感器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054495A (ja) * 2010-09-03 2012-03-15 Sony Corp 半導体集積回路、電子機器、固体撮像装置、撮像装置
JP2013012556A (ja) * 2011-06-28 2013-01-17 Sony Corp 固体撮像装置とその製造方法、および電子機器
JP2013051674A (ja) * 2011-08-02 2013-03-14 Canon Inc 周辺回路を配置しチップ面積増大を抑制した撮像素子及び撮像装置
JP2014022448A (ja) * 2012-07-13 2014-02-03 Toshiba Corp 固体撮像装置
JP2015065407A (ja) * 2013-09-02 2015-04-09 ソニー株式会社 半導体装置およびその製造方法、半導体ユニット

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120884A (ja) * 2017-01-23 2018-08-02 キヤノン株式会社 固体撮像装置
JP7193907B2 (ja) 2017-01-23 2022-12-21 キヤノン株式会社 固体撮像装置
US11201185B2 (en) 2017-04-04 2021-12-14 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
WO2018186196A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
WO2018186195A1 (ja) * 2017-04-04 2018-10-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
US11948961B2 (en) 2017-04-04 2024-04-02 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic device including coupling structures for electrically interconnecting stacked semiconductor substrates
US11804507B2 (en) 2017-04-04 2023-10-31 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US11411037B2 (en) 2017-04-04 2022-08-09 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus including coupling structures for electrically interconnecting stacked semiconductor substrates
US11910119B2 (en) 2017-06-26 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
JP7292269B2 (ja) 2017-06-26 2023-06-16 メタ プラットフォームズ テクノロジーズ， リミテッド ライアビリティ カンパニー 拡張ダイナミックレンジを有するデジタルピクセル
JP2020526044A (ja) * 2017-06-26 2020-08-27 フェイスブック・テクノロジーズ・リミテッド・ライアビリティ・カンパニーＦａｃｅｂｏｏｋ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｌｌｃ 拡張ダイナミックレンジを有するデジタルピクセル
US11927475B2 (en) 2017-08-17 2024-03-12 Meta Platforms Technologies, Llc Detecting high intensity light in photo sensor
CN111279484A (zh) * 2017-11-09 2020-06-12 索尼半导体解决方案公司 固态成像装置和电子设备
JP2019140531A (ja) * 2018-02-09 2019-08-22 キヤノン株式会社 光電変換装置、撮像システム、および、移動体
JP7080660B2 (ja) 2018-02-09 2022-06-06 キヤノン株式会社 光電変換装置、撮像システム、および、移動体
US11906353B2 (en) 2018-06-11 2024-02-20 Meta Platforms Technologies, Llc Digital pixel with extended dynamic range
US11595598B2 (en) 2018-06-28 2023-02-28 Meta Platforms Technologies, Llc Global shutter image sensor
US11778352B2 (en) 2018-08-17 2023-10-03 Sony Semiconductor Solutions Corporation Imaging apparatus and electronic device
WO2020036078A1 (ja) * 2018-08-17 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器
WO2020100697A1 (ja) * 2018-11-13 2020-05-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、固体撮像装置及び電子機器
US12080735B2 (en) 2018-11-13 2024-09-03 Sony Semiconductor Solutions Corporation Solid-state imaging element, solid-state imaging device, and electronic equipment
WO2020170658A1 (ja) * 2019-02-22 2020-08-27 パナソニックＩｐマネジメント株式会社 撮像装置
JP7511187B2 (ja) 2019-02-22 2024-07-05 パナソニックＩｐマネジメント株式会社 撮像装置
WO2020202935A1 (ja) * 2019-04-05 2020-10-08 パナソニックＩｐマネジメント株式会社 光電変換装置
US12289928B2 (en) 2019-04-05 2025-04-29 Panasonic Intellectual Property Management Co., Ltd. Photoelectric conversion device
JP2020202480A (ja) * 2019-06-10 2020-12-17 キヤノン株式会社 撮像装置、撮像システムおよび半導体チップ
JP7358079B2 (ja) 2019-06-10 2023-10-10 キヤノン株式会社 撮像装置、撮像システムおよび半導体チップ
US11943561B2 (en) 2019-06-13 2024-03-26 Meta Platforms Technologies, Llc Non-linear quantization at pixel sensor
US11936998B1 (en) 2019-10-17 2024-03-19 Meta Platforms Technologies, Llc Digital pixel sensor having extended dynamic range
US11902685B1 (en) 2020-04-28 2024-02-13 Meta Platforms Technologies, Llc Pixel sensor having hierarchical memory
US11956560B2 (en) 2020-10-09 2024-04-09 Meta Platforms Technologies, Llc Digital pixel sensor having reduced quantization operation
US12022218B2 (en) 2020-12-29 2024-06-25 Meta Platforms Technologies, Llc Digital image sensor using a single-input comparator based quantizer
WO2022153746A1 (ja) * 2021-01-13 2022-07-21 ソニーセミコンダクタソリューションズ株式会社 撮像装置
JP7673129B2 (ja) 2023-07-18 2025-05-08 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

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