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WO2016135849A1 - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

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WO2016135849A1
WO2016135849A1 PCT/JP2015/055206 JP2015055206W WO2016135849A1 WO 2016135849 A1 WO2016135849 A1 WO 2016135849A1 JP 2015055206 W JP2015055206 W JP 2015055206W WO 2016135849 A1 WO2016135849 A1 WO 2016135849A1
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WO
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film
electrode
insulating film
memory device
semiconductor memory
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PCT/JP2015/055206
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English (en)
French (fr)
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関根　克行
竜也 加藤
史隆 荒井
岩本　敏幸
優太 渡辺
坂本　渉
寛志 糸川
明生 金子
Original Assignee
株式会社 東芝
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Publication date
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Priority to PCT/JP2015/055206 priority patent/WO2016135849A1/ja
Priority to TW104107092A priority patent/TWI578448B/zh
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    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Definitions

  • Embodiments described herein relate generally to a semiconductor memory device and a method for manufacturing the same.
  • NAND flash memories have increased the degree of integration by reducing the planar structure and reduced the bit cost, but the miniaturization of the planar structure is approaching the limit. Therefore, in recent years, a technique for stacking memory cells in the vertical direction has been proposed. However, such a stacked memory device has a problem of reliability.
  • An object of the embodiment is to provide a highly reliable semiconductor memory device and a manufacturing method thereof.
  • the semiconductor memory device is provided between the semiconductor pillar extending in the first direction, the first electrode extending in the second direction intersecting the first direction, and the semiconductor pillar and the first electrode.
  • the second electrode formed, the first insulating film provided between the semiconductor pillar and the second electrode, between the first electrode and the second electrode, and the first electrode of the first electrode.
  • a second insulating film provided on both sides in one direction; and a conductive film provided between the second electrode and the second insulating film and not in contact with the first insulating film.
  • the method of manufacturing a semiconductor memory device includes a step of alternately stacking an interlayer insulating film and a first film along a first direction, and extending in a second direction intersecting the first direction.
  • FIG. 1A is a sectional view showing the semiconductor memory device according to the first embodiment
  • FIG. 1B is a plan view thereof.
  • FIG. 2 is a partially enlarged cross-sectional view showing a region A in FIG.
  • FIG. 3 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 4 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 6 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 1A is a sectional view showing the semiconductor memory device according to the first embodiment
  • FIG. 1B is a plan view thereof.
  • FIG. 2 is a partially enlarged cross-sectional view showing a
  • FIG. 8 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 9 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 10 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 11 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 13 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 14 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 15 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 16 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 17 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 18 is a cross-sectional view showing a semiconductor memory device according to the second embodiment.
  • FIG. 19 is a cross-sectional view showing a semiconductor memory device according to the third embodiment.
  • FIG. 20 is a cross-sectional view showing a semiconductor memory device according to the fourth embodiment.
  • FIG. 21 is a cross-sectional view showing a semiconductor memory device according to the fifth embodiment.
  • FIG. 22 is a cross-sectional view illustrating the method for manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 23 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 24 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 25 is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 26 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 27 is a cross-sectional view showing a semiconductor memory device according to the sixth embodiment.
  • FIG. 28 is a cross-sectional view showing a semiconductor memory device according to the seventh embodiment.
  • FIG. 29 is a cross-sectional view illustrating the method for manufacturing the semiconductor memory device according to the seventh embodiment.
  • FIG. 30 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the seventh embodiment.
  • FIG. 31 is a sectional view showing a semiconductor memory device according to the eighth embodiment.
  • FIG. 32 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIG. 33 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIG. 34 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIG. 35 is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIG. 36 is a cross-sectional view illustrating the method for manufacturing the semiconductor memory device according to the eighth embodiment.
  • FIG. 37 is a sectional view showing a semiconductor memory device according to the ninth embodiment.
  • FIG. 38 is a perspective view showing a semiconductor memory device according to the tenth embodiment.
  • FIG. 39A is a sectional view showing a semiconductor memory device according to the eleventh embodiment, and
  • FIG. 39B is a plan view thereof.
  • FIG. 1A is a cross-sectional view showing the semiconductor memory device according to this embodiment
  • FIG. 1B is a plan view thereof
  • FIG. 2 is a partially enlarged cross-sectional view showing a region A in FIG.
  • the semiconductor memory device 1 is provided with a silicon substrate 10.
  • a silicon substrate 10 an XYZ orthogonal coordinate system is adopted in this specification. Two directions parallel to and orthogonal to the upper surface of the silicon substrate 10 are defined as “X direction” and “Y direction”, and a direction perpendicular to the upper surface is defined as “Z direction”.
  • An insulating film 11 made of, for example, silicon oxide, a conductive layer 12 made of, for example, polysilicon, a wiring layer 13 made of, for example, tungsten, and a conductive layer 14 made of, for example, polysilicon are laminated on the silicon substrate 10 in this order.
  • a cell source line 15 is formed by the conductive layer 12, the wiring layer 13 and the conductive layer 14. The cell source line 15 extends along the XY plane.
  • a plurality of silicon pillars 21 extending in the Z direction are provided on the cell source line 15.
  • the silicon pillars 21 are arranged in a matrix along the X direction and the Y direction.
  • the lower ends of two silicon pillars 21 adjacent in the X direction are connected to each other, and the lower ends are connected to the cell source line 15.
  • the two silicon pillars 21 whose lower ends are connected to each other are referred to as “pillar pair 22”.
  • a connecting member 24 whose longitudinal direction is the X direction is provided on the pillar pair 22 and is connected to the upper ends of the two silicon pillars 21 constituting the pillar pair 22.
  • a plug 25 is provided on the connection member 24, and a plurality of bit lines 26 extending in the X direction are provided thereon.
  • the connecting member 24, the plug 25, and the bit line 26 are made of, for example, tungsten (W).
  • Each bit line 26 is connected to a plurality of silicon pillars 21 arranged in a line along the X direction via a plug 25 and a connection member 24. For this reason, each silicon pillar 21 is connected between the bit line 26 and the cell source line 15.
  • FIG. 1 (a) and 1 (b) are diagrams showing an outline of the apparatus, only some conductive members are shown, and insulating members are omitted. Also, the conductive film 42 described later is not shown. In FIG. 1B, the plug 25 and the connecting member 24 are also omitted. Further, in FIG. 1B, only some of the bit lines 26 are indicated by two-dot chain lines, and the remaining bit lines 26 are omitted.
  • a plurality of control gate electrodes 31 extending in the Y direction are provided on the cell source line 15. As will be described later, the control gate electrode 31 is formed of a metal such as tungsten.
  • the control gate electrodes 31 are arranged in a line along the Z direction on both sides in the X direction of the pillar pairs 22 arranged in a line along the Y direction.
  • a plurality of pairs of pillars 22 arranged in a line along the Y direction and a plurality of control gate electrodes 31 arranged in a line along the Z direction on both sides of the X direction make one unit unit. It is configured. In other words, the two silicon pillars 21 and the two control gate electrodes 31 constituting the pillar pair 22 are alternately arranged along the X direction.
  • a floating gate electrode 32 is provided between each silicon pillar 21 and each control gate electrode 31.
  • the floating gate electrode 32 is a conductive member that is insulated from the surroundings and accumulates electric charges, and is formed of, for example, polysilicon (Si).
  • the floating gate electrode 32 is disposed at each intersection between the silicon pillar 21 and the control gate electrode 33. That is, a plurality of floating gate electrodes 32 are arranged between the columns of silicon pillars 21 arranged in a line along the Y direction and the control gate electrodes 31 arranged in a line along the Z direction. And they are arranged in a matrix so as to be separated from each other along the Z direction.
  • the floating gate electrodes 32 are arranged in a three-dimensional matrix along the X direction, the Y direction, and the Z direction. Further, as will be described later, the cell source line 15, the silicon pillar 21, the control gate electrode 31, the floating gate electrode 32, and the bit line 26 are filled with an insulating material.
  • the control gate electrode 31 is provided with a barrier metal layer 31a made of, for example, titanium nitride (TiN) and a main body 31b made of, for example, tungsten.
  • the barrier metal layer 31a covers the side surface of the main body portion 31b on the floating gate electrode 32 side, the upper surface of the main body portion 31b, and the lower surface of the main body portion 31b.
  • An electrode made of silicon oxide (SiO 2 ) or silicon nitride (Si 3 N 4 ) is provided between the floating gate electrode 32 and the control gate electrode 31 from the floating gate electrode 32 toward the control gate electrode 31.
  • An inter-layer insulating film 41 for example, a conductive film 42 made of ruthenium (Ru), and a block insulating film 43 are stacked in this order.
  • the block insulating film 43 is a film that does not substantially pass a current even when a voltage within the drive voltage range of the semiconductor memory device 1 is applied. For example, the entire dielectric constant is higher than the dielectric constant of silicon oxide.
  • a high dielectric constant film for example, a three-layer film in which a hafnium oxide layer made of hafnium oxide (HfO 2 ), a silicon oxide layer made of silicon oxide, and a hafnium oxide layer made of hafnium oxide are stacked in this order. is there.
  • the block insulating film 43 is disposed on the side surface, the upper surface, and the lower surface of the barrier metal layer 31a of the control gate electrode 31 on the floating gate electrode 32 side.
  • the conductive film 42 is a continuous film, and is disposed on the side surface, the upper surface, and the lower surface of the block insulating film 43 on the floating gate electrode 32 side.
  • the interelectrode insulating film 41 is disposed on the side surface, the upper surface, and the lower surface of the conductive film 42 on the floating gate electrode 32 side.
  • the floating gate electrode 32, the interelectrode insulating film 41, and the conductive film 42 are divided for each silicon pillar 21 in the Y direction.
  • the block insulating film 43 and the control gate electrode 31 continuously extend along the Y direction.
  • the stacked body 30 including the plurality of floating gate electrodes 32, the plurality of interelectrode insulating films 41, the plurality of conductive films 42, the block insulating film 43, and the control gate electrode 31 arranged along the Y direction is arranged along the Z direction. They are arranged apart from each other.
  • An interlayer insulating film 45 made of, for example, silicon oxide is provided between the stacked bodies 30 in the Z direction.
  • the plate extends along the YZ plane.
  • An insulating member 46 is provided.
  • the insulating member 46 is made of, for example, silicon oxide.
  • the interelectrode insulating film 41 is not only between the floating gate electrode 32 and the block insulating film 43, but also between the interlayer insulating film 45 and the block insulating film 43, and between the interlayer insulating film 45 and the insulating member 46. Also arranged. Thereby, the interelectrode insulating film 41 is located relatively close to the silicon pillar 21 between the floating gate electrode 32 and the control gate electrode 31, and between the interlayer insulating film 45 and the insulating member 46. , Located relatively far from the silicon pillar 21. Therefore, the interelectrode insulating film 41 has a wave shape in which the position in the X direction changes periodically while extending in the Z direction as a whole. On the other hand, the shape of the conductive film 42 and the block insulating film 43 is C-shaped when viewed from the Y direction, and is divided between the control gate electrodes 31 adjacent in the Z direction.
  • a tunnel insulating film 47 is provided between the floating gate electrode 32 and the interlayer insulating film 45 and the silicon pillar 21.
  • the tunnel insulating film 47 is a film that allows a tunnel current to flow when a predetermined voltage within the drive voltage range of the semiconductor memory device 1 is applied.
  • the tunnel insulating film 47 is a single-layer silicon oxide film, a silicon oxide layer, a silicon oxide layer, or the like. It is a three-layer film composed of a nitride layer and a silicon oxide layer.
  • the average dielectric constant of the entire tunnel insulating film 47 is lower than the average dielectric constant of the entire block insulating film 43.
  • the tunnel insulating film 47 is provided for each silicon pillar 21 and has a strip shape extending in the Z direction.
  • the floating gate electrode 32 and the interelectrode insulating film 41 are interposed between the tunnel insulating film 47 and the conductive film 42, and the conductive film 42 is not in contact with the tunnel insulating film 47.
  • an insulating member 48 made of, for example, silicon oxide is provided between the two silicon pillars 21 belonging to the pillar pair 22.
  • the insulating member 48 extends along the YZ plane, between the silicon pillars 21 adjacent in the Y direction, between the tunnel insulating films 47 adjacent in the Y direction, between the floating gate electrodes 32 adjacent in the Y direction, and adjacent in the Y direction. They are also disposed between the inter-electrode insulating films 41 and between the conductive films 42 adjacent in the Y direction.
  • a plate-like source electrode 16 extending along the YZ plane is provided between the pair of pillars 22 adjacent in the X direction and between the control gate electrodes 31, a plate-like source electrode 16 extending along the YZ plane is provided.
  • the lower end of the source electrode 16 is connected to the cell source line 15.
  • the source electrode 16 and the control gate electrode 31 are insulated from each other by an insulating member 46.
  • a transistor including one floating gate electrode 32 is formed at each intersection between the silicon pillar 21 and the control gate electrode 31, and this functions as a memory cell.
  • a NAND string in which a plurality of memory cells are connected in series is connected between the bit line 26 and the cell source line 15.
  • 3 to 17 are cross-sectional views showing the method of manufacturing the semiconductor memory device according to this embodiment.
  • a silicon substrate 10 is prepared.
  • the insulating film 11, the conductive layer 12, the wiring layer 13, and the conductive layer 14 are formed in this order on the silicon substrate 10.
  • a cell source line 15 is formed by the conductive layer 12, the wiring layer 13, and the conductive layer 14.
  • an interlayer insulating film 45 made of, for example, silicon oxide and a sacrificial film 51 made of, for example, silicon nitride are alternately stacked on the cell source line 15 to form a stacked body 52.
  • a plurality of memory trenches 53 extending in the Y direction are formed in the stacked body 52.
  • the stacked body 52 is passed through the memory trench 53, and the cell source line 15 is exposed on the bottom surface of the memory trench 53.
  • isotropic etching is performed on the sacrificial film 51 through the memory trench 53.
  • wet etching using hot phosphoric acid as an etchant is performed.
  • a part of the sacrificial film 51 is removed, and the exposed region of the sacrificial film 51 on the side surface of the memory trench 53 recedes.
  • a recess 54 extending in the Y direction is formed on the side surface of the memory trench 53. 6 to 9 described later show an area corresponding to the area B in FIG.
  • a thermal oxidation process is performed to form a cover layer 55 made of silicon oxide on the exposed surface of the sacrificial film 51 in the recess 54.
  • the cover layer 55 may be formed by depositing silicon oxide by a CVD (chemical vapor deposition) method or the like.
  • amorphous silicon is deposited by CVD or the like to form a silicon film 56 on the inner surface of the memory trench 53.
  • the silicon film 56 is also embedded in the recess 54.
  • the silicon film 56 is etched back to leave a portion of the silicon film 56 disposed in the recess 54 and a portion disposed outside the recess 54. Remove.
  • silicon oxide is deposited on the inner surface of the memory trench 53 by depositing silicon oxide, for example, by a CVD method or the like.
  • amorphous silicon is deposited by CVD or the like to form a silicon film 61 on the silicon oxide film 57. At this time, the silicon film 61 does not fill the entire memory trench 53.
  • anisotropic etching such as RIE (Reactive57Ion Etching) is performed on the silicon film 61 and the silicon oxide film 57.
  • RIE reactive57Ion Etching
  • the silicon film 61 and the silicon oxide film 57 are removed from the bottom surface of the memory trench 53, and the cell source line 15 is exposed.
  • a portion of the silicon oxide film 57 disposed on the side surface of the memory trench 53 is protected by the silicon film 61 and thus is not easily damaged by anisotropic etching.
  • amorphous silicon is deposited by CVD or the like to form a silicon film 62 on the silicon film 61.
  • the silicon film 62 does not fill the entire memory trench 53.
  • the silicon film 62 is in contact with the cell source line 15 at the bottom surface of the memory trench 53.
  • the insulating member 68 is formed in the memory trench 53 by depositing silicon oxide, for example.
  • FIGS. 11 to 15 to be described later show a region corresponding to the region C in FIG.
  • isotropic etching using the cover layer 55 as a stopper is performed on the sacrificial film 51 (see FIG. 10) through the slit 63.
  • wet etching using hot phosphoric acid as an etchant is performed.
  • the sacrificial film 51 is removed, and a recess 64 extending in the Y direction is formed on the side surface of the slit 63.
  • the cover layer 55 is exposed on the back surface of the recess 64.
  • a cover layer 55 made of silicon oxide is formed from the back surface of the recess 64. (See FIG. 11). As a result, the silicon film 56 is exposed on the inner surface of the recess 64. At this time, the exposed surface of the interlayer insulating film 45 made of silicon oxide is also slightly etched, but the illustration is omitted.
  • DHF diluted hydrofluoric acid
  • the interelectrode insulating film 41 is formed by depositing silicon oxide or silicon nitride through the slit 63 by, for example, the CVD method.
  • the interelectrode insulating film 41 is formed on the inner surface of the recess 64 and the inner surface of the slit 63.
  • a conductive film 42 is formed on the side surface of the interelectrode insulating film 41 by depositing ruthenium by sputtering or CVD.
  • hafnium oxide, silicon oxide, and hafnium oxide are deposited in this order by, for example, CVD, and the block insulating film 43 is formed on the side surface of the conductive film 42. At this time, the block insulating film 43 does not fill the entire recess 64.
  • titanium nitride TiN
  • TiN titanium nitride
  • a titanium nitride layer 67 a is formed on the side surface of the block insulating film 43.
  • tungsten is deposited in the slit 63 by, for example, a CVD method.
  • a tungsten film 67b is formed on the side surface of the titanium nitride layer 67a.
  • the tungsten film 67 b is embedded in the entire recess 64.
  • the tungsten film 67 b and the titanium nitride layer 67 a are etched back through the slit 63.
  • portions of the tungsten film 67b and the titanium nitride layer 67a that are disposed in the recess 64 remain, and portions that are disposed outside the recess 64 are removed.
  • the control gate electrode 31 is formed in each recess 64.
  • the titanium nitride layer 67a becomes the barrier metal layer 31a
  • the tungsten film 67b becomes the main body 31b.
  • the block insulating film 43 is etched back through the slit 63.
  • the portion of the block insulating film 43 disposed in the recess 64 remains, and the portion disposed outside the recess 64 is removed.
  • the block insulating film 43 is divided for each recess 64.
  • the control gate electrode 31 is also etched to some extent, and the exposed region of the control gate electrode 31 on the side surface of the slit 63 is set back from the exposed region of the block insulating film 43.
  • the conductive film 42 is etched back through the slit 63. Thereby, the part arrange
  • the insulating member 46 is formed in the slit 63 by depositing silicon oxide.
  • a mask pattern 70 extending in the X direction and repeating the line and space along the Y direction is formed on the stacked body 52.
  • 16 and 17 are XY cross-sectional views.
  • the mask pattern 70 is represented by a two-dot chain line.
  • anisotropic etching such as RIE is performed using the mask pattern 70 as a mask under the condition that silicon can be selectively etched.
  • the silicon film 61 and the silicon film 62 are divided along the Y direction, and the silicon pillar 21 is formed.
  • region directly under the insulating member 68 in the silicon film 62 is not removed, the lower end parts of the two silicon pillars 21 adjacent in the X direction are connected to each other. Further, after the silicon film 61 and the silicon film 62 are removed, a space 71 is formed.
  • isotropic etching such as wet etching is performed through the space 71 as shown in FIG.
  • the insulating member 68, the silicon oxide film 57, the silicon film 56, the interelectrode insulating film 41 and the conductive film 42, and the interlayer insulating film 45 are selectively removed and divided along the Y direction.
  • the tunnel insulating film 47 is formed.
  • the floating gate electrode 32 is formed.
  • the mask pattern 70 (see FIG. 16) is removed.
  • an insulating member 48 is formed in the memory trench 53 by depositing silicon oxide.
  • a slit extending in the Y direction and reaching the cell source line 15 is formed in a part of the insulating members 46.
  • the source electrode 16 is formed by embedding a conductive material such as tungsten in the slit.
  • the connecting member 24 is formed on the pillar pair 22 and connected to the pillar pair 22.
  • the connection member 24 is embedded with an interlayer insulating film 49.
  • the plug 25 is formed in the interlayer insulating film 49 and connected to the connection member 24.
  • the bit line 26 is formed on the interlayer insulating film 49 and connected to the plug 25. In this way, the semiconductor memory device 1 according to this embodiment is manufactured.
  • a conductive film 42 made of ruthenium is provided between the floating gate electrode 32 and the control gate electrode 31 as shown in FIG. Therefore, the electrons injected from the silicon pillar 21 through the tunnel insulating film 47 can be effectively stopped by the conductive film 42. Thereby, even if the floating gate electrode 32 is formed thin in the X direction, the electrons are prevented from penetrating through the floating gate electrode 32 and entering the block insulating film 43, and thus the floating gate electrode 32 and the conductive film 42 are formed. Electron injection efficiency into the charge storage member can be maintained high.
  • the work function of ruthenium constituting the conductive film 42 is about 4.68 eV and the work function of silicon constituting the floating gate electrode 32 is about 4.15 eV, the work function of the conductive film 42 is the floating gate electrode. It is higher than 32 work functions. Thereby, the retention property of the injected electrons is high, and therefore the data retention characteristic of the memory cell is good.
  • the conductive film 42 is formed as a continuous film, electrons injected through the tunnel insulating film 47 can be stopped more effectively. Furthermore, in this embodiment, since the conductive film 42 is divided for each floating gate electrode 32, the electron retention is high.
  • the silicon oxide film 57 (tunnel insulating film 47) is formed from the memory trench 53 side.
  • the conductive film 42 is formed from the slit 63 side. Therefore, the floating gate electrode 32 and the interelectrode insulating film 41 are interposed between the tunnel insulating film 47 and the conductive film 42, and the conductive film 42 does not contact the tunnel insulating film 47.
  • the tunnel insulating film 47 can be prevented from being deteriorated by the metal element contained in the conductive film 42.
  • the metal element can be prevented from diffusing into the silicon pillar 21 through the tunnel insulating film 47, and junction leakage due to the diffused metal element can be prevented. As a result, a highly reliable semiconductor memory device can be obtained.
  • the conductive film 42 is formed of ruthenium (Ru) is shown.
  • the material of the conductive film 42 is not limited to this, and the work function is silicon work function (4.15 eV). It is sufficient that the metal is higher than the above, and it is more preferable that the work function is higher than 4.5 eV.
  • metal, metal nitride, or metal silicide may be used, and platinum (Pt), iridium (Ir), or titanium nitride (Si 3 N 4 ) may be used.
  • FIG. 18 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • FIG. 18 shows a region corresponding to the region A in FIG.
  • the semiconductor memory device 2 replaces the conductive film 42 that is a continuous film, as compared with the semiconductor memory device 1 according to the first embodiment described above (see FIG. 2).
  • a conductive film 82 including a plurality of granular portions separated from each other is provided.
  • the conductive film 82 is made of ruthenium, for example, and is a discontinuous film in which a large number of island portions are gathered.
  • the “discontinuous film” includes a form in which a plurality of island-shaped portions are gathered in a planar or curved space having a thickness. The island portions may be separated from each other.
  • each island-shaped portion may be formed of a conductive material.
  • conductive film including a discontinuous film as well as a continuous film
  • discontinuous film includes an aggregate of a plurality of conductive granular parts separated from each other.
  • the total amount of a metal material, for example, ruthenium, for forming the conductive film 82 can be reduced, and the material cost and the film formation cost are reduced. be able to. Even if the conductive film 82 is not a continuous film, the ability to stop the electrons injected through the tunnel insulating film 47 and the ability to retain the injected electrons are compared with the conductive film 42 which is a continuous film. And not so inferior. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above. In the etching process using the mask shown in FIG.
  • the interelectrode insulating film 41 and the conductive film 42 are selectively removed. If not, it can be considered.
  • the conductive material of the conductive film 42 (82) is diffused into the silicon pillar 21 by the dividing process. Can be prevented.
  • FIG. 19 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • FIG. 19 shows a region corresponding to the region A in FIG.
  • the semiconductor memory device 3 has a conductive film 42 and a block insulating film 43 compared to the semiconductor memory device 1 (see FIG. 2) according to the first embodiment described above. The difference is that it is also disposed between the interlayer insulating film 45 and the insulating member 46.
  • the semiconductor memory device 3 having such a configuration can be manufactured by not etching back the block insulating film 43 and the conductive film 42 after etching back the control gate electrode 31 in the step shown in FIG.
  • the etch back of the block insulating film 43 and the conductive film 42 can be omitted, so that the manufacturing cost can be reduced.
  • the conductive film 42 is not divided between memory cell transistors adjacent in the Z direction, there is a concern that electrons move due to conduction in the conductive film 42.
  • the conductive film 42 is curved so as to bypass the interlayer insulating film 45 between the memory cells, the movement of electrons between the memory cells is so small that it does not cause a problem in practice. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 20 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • FIG. 20 shows a region corresponding to the region A in FIG.
  • the semiconductor memory device 4 according to this embodiment is an example in which the second embodiment (see FIG. 18) and the third embodiment (see FIG. 19) are combined. That is, in the semiconductor memory device 4 according to the present embodiment, a discontinuous conductive film 82 is used instead of the continuous conductive film 42 as compared with the semiconductor memory device 1 according to the first embodiment (see FIG. 2). Further, the conductive film 42 and the block insulating film 43 are also disposed between the interlayer insulating film 45 and the insulating member 46.
  • the etching back of the block insulating film 43 and the conductive film 82 can be omitted, so that the manufacturing cost can be reduced.
  • the conductive film 82 is a discontinuous film, the material cost and the film formation cost of the conductive film 82 can be reduced, and electrons can be conducted in the conductive film 82 between memory cell transistors adjacent in the Z direction. Can be suppressed. For this reason, compared with the third embodiment, the data retention characteristic is better. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 21 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • FIG. 21 shows a region corresponding to the region A in FIG.
  • the semiconductor memory device 5 is provided with an interlayer insulating film 45 as compared with the semiconductor memory device 1 (see FIG. 2) according to the first embodiment described above. Instead, an air gap 85 extending in the Y direction is formed between the interelectrode insulating films 41 adjacent in the Z direction. Further, the insulating member 46 is not provided, and an air gap 86 that extends along the YZ plane is formed instead.
  • a cap film 87 made of, for example, silicon nitride is provided between the control gate electrode 31 and the air gap 86. Further, a cap film 88 made of, for example, silicon oxide is provided between the air gap 85 and the air gap 86. A part of the block insulating film 43 is interposed between the cap film 87 and the cap film 88 in the Z direction. Furthermore, the floating gate electrode 32 is thinner than the first embodiment, for example, thinner than the tunnel insulating film 47. The floating gate electrode 32 extends in the Y direction. The conductive film 42 also extends in the Y direction. Other configurations in the present embodiment are the same as those in the first embodiment.
  • FIGS. 22 to 26 are cross-sectional views showing a method of manufacturing the semiconductor memory device according to this embodiment.
  • FIG. 23 shows an XY cross section.
  • FIGS. 22 and 24 to 26 show XZ cross sections.
  • the steps shown in FIGS. 3 and 4 are performed. That is, the insulating film 11 and the cell source line 15 are formed on the silicon substrate 10. Next, the laminated body 52 is formed by alternately laminating the interlayer insulating films 45 and the sacrificial films 51. Next, the memory trench 53 is formed in the stacked body 52.
  • a cover layer 55 made of silicon oxide, a silicon film 56, a silicon oxide film 57, and a silicon film 61 are formed in this order on the side surface of the memory trench 53.
  • anisotropic etching such as RIE is performed on the silicon film 61, the silicon oxide film 57, the silicon film 56, and the cover layer 55 to expose the cell source line 15 on the bottom surface of the memory trench 53.
  • amorphous silicon is deposited to form a silicon film 62 on the silicon film 61.
  • the silicon film 62 is in contact with the cell source line 15 on the bottom surface of the memory trench 53.
  • the insulating member 68 is formed in the memory trench 53 by depositing silicon oxide, for example.
  • a mask pattern 70 (see FIG. 16) in which line and space is repeated along the Y direction is formed, and anisotropic etching such as RIE is performed using this as a mask.
  • anisotropic etching such as RIE is performed using this as a mask.
  • the silicon film 61 and the silicon film 62 are selectively removed and divided along the Y direction to form the silicon pillar 21.
  • isotropic etching is performed through the space after the silicon films 61 and 62 are removed.
  • the insulating member 68, the silicon oxide film 57, and the silicon film 56 are selectively removed and divided along the Y direction.
  • the tunnel insulating film 47 is formed.
  • the cover layer 55 is not removed.
  • the insulating member 48 is embedded in the space formed by etching.
  • a slit 63 extending in the Y direction is formed in the laminate 52.
  • the sacrificial film 51 (see FIG. 22) is removed through the slit 63 to form a recess 64 on the side surface of the slit 63.
  • a portion of the cover layer 55 exposed in the concave portion 64 is removed through the slit 63 and the concave portion 64.
  • the interelectrode insulating film 41, the conductive film 42, and the block insulating film 43 are formed in this order on the inner surfaces of the slit 63 and the recess 64.
  • a titanium nitride layer 67a and a tungsten film 67b are formed.
  • the tungsten film 67 b and the titanium nitride layer 67 a are etched back through the slit 63.
  • the control gate electrode 31 is formed in each recess 64.
  • the titanium nitride layer 67a becomes the barrier metal layer 31a
  • the tungsten film 67b becomes the main body 31b.
  • a cap film 87 made of, for example, silicon nitride is formed in the slit 63.
  • the cap film 87 is etched back through the slit 63 so that the cap film 87 remains only in the portion covering the control gate electrode 31 in the recess 64.
  • the block insulating film 43, the conductive film 42, and the inter-electrode insulating film 41 are etched back through the slits 63.
  • the block insulating film 43, the conductive film 42, and the interelectrode insulating film 41 are left only in the recess 64.
  • the interlayer insulating film 45 and the cover layer 55 are removed through the slits 63.
  • an air gap 85 communicating with the slit 63 is formed in the space after the interlayer insulating film 45 and the cover layer 55 are removed.
  • the silicon film 56 is exposed on the inner surface of the air gap 85.
  • isotropic etching such as wet etching is performed through the slit 63 and the air gap 85.
  • a portion exposed in the air gap 85 in the silicon film 56 is removed.
  • the silicon film 56 is divided along the Z direction to form a plurality of floating gate electrodes 32.
  • an oxidation process may be performed to selectively oxidize the silicon film 56 and use the unoxidized portion as the floating gate electrode 32.
  • a cap film 88 made of, for example, silicon oxide is formed so as to partition the air gap 85 from the slit 63.
  • a portion of the slit 63 that is separated from the air gap 85 is an air gap 86.
  • the subsequent manufacturing method is the same as that in the first embodiment. In this way, the semiconductor memory device 5 according to the present embodiment is manufactured.
  • the effect of this embodiment will be described. Also in this embodiment, since the conductive film 42 made of ruthenium is provided between the floating gate electrode 32 and the block insulating film 43 as in the first embodiment, the electron injection efficiency and the retention characteristics are provided. Is expensive. Further, since the silicon oxide film 57 to be the tunnel insulating film 47 is formed from the memory trench 53 side (see FIG. 22) and the conductive film 42 is formed from the slit 63 side (see FIG. 23), the conductive film 42 is tunneled. The tunnel insulating film 47 is not damaged in contact with the insulating film 47.
  • the silicon film 56 is not processed when the silicon pillars 21 are formed by etching the silicon film 62 and the silicon film 61 in the step shown in FIG. .
  • the silicon film 56 is etched from the slit 63 side, so that the silicon film 56 is divided along the Z direction, and the floating gate electrode 32 is formed. This processing is difficult because the thin silicon film 56 may be selectively removed using the block insulating film 43 or the like as a mask.
  • the floating gate electrode 32 can be easily formed.
  • the floating gate electrode 32 needs to be formed thick in order to ensure a processing margin.
  • the processing margin can be reduced and the floating gate electrode 32 can be formed thin.
  • the writing operation and erasing operation of the memory cell can be speeded up.
  • the degree of integration of the memory cells can be improved.
  • the floating gate electrode 32 is not etched in the process of etching the silicon pillar 21. Therefore, unlike the case where the silicon pillar 21 and the floating gate electrode 32 are etched simultaneously, it is not necessary to expose the silicon pillar 21 to the etching environment until the floating gate electrode 32 is completely divided. It is possible to avoid an excessively narrow direction width.
  • the floating gate electrode 32 is formed thin, interference between memory cells can be suppressed, and the operation window of the write operation and the erase operation can be expanded. Further, by forming the floating gate electrode 32 thin, it is possible to increase the degree of integration of the memory cells.
  • the air gap 85 is formed between the memory cells adjacent in the Z direction, and the air gap 86 is formed between the memory cells adjacent in the X direction. Can be suppressed. This also increases the degree of integration of the memory cells.
  • An insulating material may be embedded in the air gap 85 and the air gap 86.
  • FIG. 27 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • both sides in the Z direction of the floating gate electrode 32 are compared with the semiconductor memory device 5 (see FIG. 21) according to the fifth embodiment described above.
  • the difference is that an oxidation member 91 is provided between the tunnel insulating film 47 and the interelectrode insulating film 41.
  • the shape of the oxidation member 91 in the XZ section is a substantially triangular shape or a substantially trapezoidal shape that becomes thinner as the floating gate electrode 32 is approached. Due to the presence of the oxidation member 91, the length of the floating gate electrode 32 is shorter than the length of the interelectrode insulating film 41 and the length of the conductive film 42 in the Z direction.
  • the manufacturing method of the semiconductor memory device according to this embodiment is the same as that of the above-described fifth embodiment until the formation process of the floating gate electrode 32 shown in FIG.
  • an oxidation process is performed after the floating gate electrode 32 is formed.
  • a bird's beak-shaped oxidation member 91 is formed between the tunnel insulating film 47 and the interelectrode insulating film 41.
  • the subsequent manufacturing method is the same as that of the fifth embodiment.
  • the capacitance between the control gate electrode 31 and the silicon pillar 21 is increased, and the coupling property is increased. improves.
  • the control power of the control gate electrode 31 with respect to the silicon pillar 21 is improved, and the operation is stabilized.
  • Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 28 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • the interelectrode insulating film 41 is provided only between the floating gate electrode 32 and the conductive film 42, and both sides of the conductive film 42 in the Z direction. Is not provided.
  • 29 and 30 are cross-sectional views illustrating the method for manufacturing the semiconductor memory device according to this embodiment.
  • the processes up to the step of forming the cover layer 55 are the same as those in the sixth embodiment. That is, as shown in FIGS. 3 and 4, the cell source line 15 and the stacked body 52 are formed on the silicon substrate 10, and the memory trench 53 is formed in the stacked body 52.
  • a cover layer 55 made of silicon oxide is formed on the side surface of the memory trench 53.
  • the interelectrode insulating film 41 is formed after the cover layer 55 is formed.
  • a silicon film 56, a silicon oxide film 57, and a silicon film 61 are formed in this order.
  • etch back is performed to expose the cell source line 15 on the bottom surface of the memory trench 53, and then a silicon film 62 is formed.
  • an insulating member 68 is formed in the memory trench 53.
  • the silicon film 61 and the silicon film 62 are divided along the Y direction to form the silicon pillar 21.
  • the silicon oxide film 57, the silicon film 56, the interelectrode insulating film 41, and the cover layer 55 are not divided.
  • the insulating member 69 is embedded in the space 71 formed by etching to form the insulating member 48.
  • a slit 63 extending in the Y direction is formed in the laminate 52.
  • the sacrificial film 51 (see FIG. 29) is removed through the slit 63 to form a recess 64 on the side surface of the slit 63.
  • a portion of the cover layer 55 exposed in the concave portion 64 is removed through the slit 63 and the concave portion 64.
  • the conductive film 42 and the block insulating film 43 are formed in this order on the inner surfaces of the slit 63 and the recess 64.
  • a titanium nitride layer 67a and a tungsten film 67b are formed and etched back, thereby forming the control gate electrode 31 in each recess 64.
  • a cap film 87 is formed in a portion covering the control gate electrode 31 by depositing, for example, silicon nitride through the slit 63 and performing etch back.
  • the block insulating film 43 and the conductive film 42 are etched back through the slits 63. As a result, the block insulating film 43 and the conductive film 42 remain only in the recess 64.
  • the interlayer insulating film 45 and the cover layer 55 are removed through the slit 63. Thereby, an air gap 85 communicating with the slit 63 is formed.
  • the interelectrode insulating film 41 is exposed on the inner surface of the air gap 85.
  • isotropic etching such as wet etching is performed through the slit 63 and the air gap 85. Thereby, portions exposed in the air gap 85 in the interelectrode insulating film 41 and the silicon film 56 are removed.
  • the silicon film 56 is divided along the Z direction to form a plurality of floating gate electrodes 32.
  • the subsequent manufacturing method is the same as that in the sixth embodiment. In this way, the semiconductor memory device 7 according to this embodiment is manufactured.
  • the interelectrode insulating film 41 and the silicon film 55 are interposed between the cover layer 55 and the tunnel insulating film 47 during the wet etching for removing the cover layer 55. is doing. Therefore, since the tunnel insulating film 47 is protected by the interelectrode insulating film 41 and the silicon film 56, the tunnel insulating film 47 is not damaged by the etching. Note that if the tunnel insulating film 47 is not protected by the silicon film 56 or the like, the cover layer 55 and the tunnel insulating film 47 are both formed of silicon oxide, so that etching for removing the cover layer 55 is performed. As a result, the tunnel insulating film 47 is also damaged.
  • the tunnel insulating film 47 can be protected by the two layers of the cover layer 55 and the floating gate electrode 32. Therefore, the floating gate electrode 32 needs to be excessively thick in order to protect the tunnel insulating film 47. There is no. Thereby, the floating gate electrode 32 can be further thinned, and the writing operation and the erasing operation can be speeded up. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the fifth embodiment described above.
  • FIG. 31 is a cross-sectional view showing the semiconductor memory device according to the present embodiment.
  • the conductive film 42 is different from the floating gate electrode 32 in comparison with the semiconductor memory device 7 (see FIG. 28) according to the seventh embodiment. It is provided only between the block insulating film 43 and is not provided on both sides of the block insulating film 43 in the Z direction.
  • the cap film 88 is not provided, and the air gap 85 and the air gap 86 are The difference is that the block insulating film 43 is partitioned by a part.
  • FIG. 33 shows an XY cross section.
  • an insulating film 11 and a cell source line 15 are formed on a silicon substrate 10.
  • a sacrificial film 95 made of silicon oxide and a sacrificial film 51 made of a silicon nitride film are alternately stacked, thereby forming a stacked body 92 on the cell source line 15.
  • the memory trench 53 extending in the Y direction is formed in the stacked body 92.
  • a cover layer 55 made of silicon oxide, a conductive film 42 made of ruthenium, an interelectrode insulating film 41 made of silicon oxide or silicon nitride, a silicon film 56, and a silicon oxide film 57 are formed on the inner surface of the memory trench 53.
  • a polysilicon film 61 is formed in this order.
  • anisotropic etching is performed to expose the cell source line 15 on the bottom surface of the memory trench 53, and then a silicon film 62 is formed.
  • an insulating member 68 is embedded in the memory trench 53.
  • the silicon film 61 and the silicon film 62 are divided along the Y direction by performing RIE using a mask pattern in which lines and spaces are arranged along the Y direction. Thereby, the silicon pillar 21 is formed.
  • the silicon oxide film 57 is not divided and is used as the tunnel insulating film 47 as it is.
  • the silicon film 56, the interelectrode insulating film 41, the conductive film 42, and the cover layer 55 are not divided.
  • an insulating member 69 is embedded in the memory trench 53.
  • An insulating member 48 is formed by the insulating member 68 and the insulating member 69.
  • a slit 63 extending in the Y direction is formed in the laminate 92.
  • isotropic etching for example, wet etching using DHF as an etchant is performed through the slit 63, thereby removing the sacrificial film 95 (see FIG. 32) made of silicon oxide.
  • a concave portion 94 is formed on the side surface of the slit 63.
  • etching is performed through the recess 94 to selectively remove the cover layer 55, the conductive film 42, the interelectrode insulating film 41, and the silicon film 56.
  • the conductive film 42 is divided in the Z direction
  • the silicon film 56 is divided in the Z direction to form the floating gate electrode 32.
  • the tunnel insulating film 47 is not divided.
  • silicon oxide is deposited through the slits 63 and etched back to bury the sacrificial film 95 in the recesses 94.
  • isotropic etching for example, wet etching using hot phosphoric acid as an etchant is performed through the slit 63, thereby removing the sacrificial film 51 made of silicon nitride.
  • a recess 64 is formed on the side surface of the slit 63.
  • the cover layer 55 is exposed on the back surface of the recess 64.
  • the cover layer 55 is removed through the slit 63 and the recess 64.
  • a block insulating film 43 is formed.
  • the block insulating film 43 is also formed on the exposed surface of the sacrificial film 95 (see FIG. 36) on the inner surface of the slit 63.
  • the titanium nitride layer 67a and the tungsten film 67b are deposited and etched back to form the control gate electrode 31 in the recess 64.
  • the sacrificial film 95 is removed. Thereby, the air gap 85 is formed after the sacrificial film 95 is removed. Further, the slit 63 becomes an air gap 86. A part of the block insulating film 43 remains between the air gap 85 and the air gap 86. Subsequent steps are the same as those in the first embodiment. Thus, the semiconductor memory device 8 according to this embodiment is manufactured.
  • the block insulating film 43 contains a high dielectric constant material, such as hafnium oxide, and is difficult to process by RIE or the like. Therefore, according to this embodiment, the semiconductor memory device can be easily manufactured. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the fifth embodiment described above.
  • the sacrificial film 95 is not removed, and the interlayer insulating film may be used as it is.
  • FIG. 37 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
  • the semiconductor memory device 9 according to the present embodiment has an insulating film 11 and a cell source as compared with the semiconductor memory device 1 according to the first embodiment described above (see FIG. 1A). The difference is that the line 15 is not provided and the silicon pillar 21 is connected to the silicon substrate 10. Impurities are introduced into the upper layer portion of the silicon substrate 10 and function as cell source lines. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 38 is a perspective view showing the semiconductor memory device according to this embodiment.
  • the semiconductor memory device 110 according to this embodiment is connected to the cell source line 15 and the connection as compared with the semiconductor memory device 1 according to the first embodiment described above (see FIG. 1A). The difference is that the member 24 is not provided and a source line 96 extending in the Y direction is provided between the silicon pillar 21 and the bit line 26.
  • the member 24 is not provided and a source line 96 extending in the Y direction is provided between the silicon pillar 21 and the bit line 26.
  • the two silicon pillars 21 constituting the pillar pair 22 one is connected to the bit line 26 and the other one is connected to the source line 96.
  • Two silicon pillars 21 adjacent in the X direction are connected to each source line 96.
  • the two silicon pillars 21 belong to mutually different pillar pairs 22. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • FIG. 39A is a cross-sectional view showing the semiconductor memory device according to this embodiment
  • FIG. 39B is a plan view thereof.
  • 39 (a) and 39 (b) are diagrams corresponding to FIGS. 1 (a) and 1 (b) in the first embodiment, but FIG. 1 (a) and FIG.
  • the conductive film 42 is also shown in FIG.
  • the insulating member 48 has a columnar shape extending in the Z direction, and the silicon pillar 21 surrounds the insulating member 48.
  • the tunnel insulating film 47 has a cylindrical shape surrounding the silicon pillar 21, and the floating gate electrode 32 is a plurality of annular members that surround the tunnel insulating film 47 and are arranged along the Z direction.
  • the interelectrode insulating film 41, the conductive film 42, the block insulating film 43, and the control gate electrode 31 have a strip shape extending in the Y direction.
  • An enlarged view of region D in FIG. 39A is the same as FIG. Configurations, manufacturing methods, and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
  • a highly reliable semiconductor memory device and a method for manufacturing the semiconductor memory device can be realized.

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Abstract

実施形態に係る半導体記憶装置は、第１方向に延びる半導体ピラーと、前記第１方向に対して交差した第２方向に延びる第１電極と、前記半導体ピラーと前記第１電極との間に設けられた第２電極と、前記半導体ピラーと前記第２電極との間に設けられた第１絶縁膜と、前記第１電極と前記第２電極との間、及び、前記第１電極の前記第１方向両側に設けられた第２絶縁膜と、前記第２電極と前記第２絶縁膜との間に設けられ、前記第１絶縁膜に接していない導電膜と、を備える。

Description

半導体記憶装置及びその製造方法
　実施形態は、半導体記憶装置及びその製造方法に関する。
　従来より、ＮＡＮＤフラッシュメモリは、平面構造の微細化により集積度を増加させ、ビットコストを低減させてきたが、平面構造の微細化は限界に近づきつつある。そこで、近年、メモリセルを上下方向に積層する技術が提案されている。しかしながら、このような積層型の記憶装置は、信頼性が課題となる。
特開２０１２－６９６０６号公報
　実施形態の目的は、信頼性が高い半導体記憶装置及びその製造方法を提供することである。
　実施形態に係る半導体記憶装置は、第１方向に延びる半導体ピラーと、前記第１方向に対して交差した第２方向に延びる第１電極と、前記半導体ピラーと前記第１電極との間に設けられた第２電極と、前記半導体ピラーと前記第２電極との間に設けられた第１絶縁膜と、前記第１電極と前記第２電極との間、及び、前記第１電極の前記第１方向両側に設けられた第２絶縁膜と、前記第２電極と前記第２絶縁膜との間に設けられ、前記第１絶縁膜に接していない導電膜と、を備える。
　実施形態に係る半導体記憶装置の製造方法は、層間絶縁膜と第１膜を第１方向に沿って交互に積層させる工程と、前記第１方向に対して交差した第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するトレンチを形成する工程と、前記トレンチを介して前記第１膜の一部を除去することにより、前記トレンチの側面に第１凹部を形成する工程と、前記第１凹部内に第２電極を形成する工程と、前記トレンチの側面上に、第１絶縁膜を形成する工程と、前記第１絶縁膜の側面上に半導体膜を形成する工程と、前記第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するスリットを形成する工程と、前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に第２凹部を形成する工程と、前記第２凹部の内面上に導電膜を形成する工程と、前記導電膜の側面上に第２絶縁膜を形成する工程と、前記第２凹部内であって前記第２絶縁膜の側面上に第１電極を形成する工程と、前記半導体膜、前記第１絶縁膜及び前記第２電極を、前記第２方向に沿って分断する工程と、を備える。
図１（ａ）は、第１の実施形態に係る半導体記憶装置を示す断面図であり、図１（ｂ）はその平面図である。 図２は、図１（ａ）の領域Ａを示す一部拡大断面図である。 図３は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図４は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図５は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図６は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図７は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図８は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図９は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１０は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１１は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１２は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１３は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１４は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１５は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１６は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１７は、第１の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図１８は、第２の実施形態に係る半導体記憶装置を示す断面図である。 図１９は、第３の実施形態に係る半導体記憶装置を示す断面図である。 図２０は、第４の実施形態に係る半導体記憶装置を示す断面図である。 図２１は、第５の実施形態に係る半導体記憶装置を示す断面図である。 図２２は、第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２３は、第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２４は、第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２５は、第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２６は、第５の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図２７は、第６の実施形態に係る半導体記憶装置を示す断面図である。 図２８は、第７の実施形態に係る半導体記憶装置を示す断面図である。 図２９は、第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３０は、第７の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３１は、第８の実施形態に係る半導体記憶装置を示す断面図である。 図３２は、第８の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３３は、第８の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３４は、第８の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３５は、第８の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３６は、第８の実施形態に係る半導体記憶装置の製造方法を示す断面図である。 図３７は、第９の実施形態に係る半導体記憶装置を示す断面図である。 図３８は、第１０の実施形態に係る半導体記憶装置を示す斜視図である。 図３９（ａ）は、第１１の実施形態に係る半導体記憶装置を示す断面図であり、図３９（ｂ）はその平面図である。
　以下、図面を参照しつつ、本発明の実施形態について説明する。
　先ず、第１の実施形態について説明する。
　図１（ａ）は、本実施形態に係る半導体記憶装置を示す断面図であり、図１（ｂ）はその平面図である。
　図２は、図１（ａ）の領域Ａを示す一部拡大断面図である。
　先ず、本実施形態に係る半導体記憶装置１の概略的な構成について説明する。
　図１（ａ）及び図１（ｂ）に示すように、半導体記憶装置１においては、シリコン基板１０が設けられている。以下、説明の便宜上、本明細書においては、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、上面に対して垂直な方向を「Ｚ方向」とする。
　シリコン基板１０上には、例えばシリコン酸化物からなる絶縁膜１１、例えばポリシリコンからなる導電層１２、例えばタングステンからなる配線層１３、例えばポリシリコンからなる導電層１４がこの順に積層されている。導電層１２、配線層１３及び導電層１４により、セルソース線１５が形成されている。セルソース線１５は、ＸＹ平面に沿って拡がっている。
　セルソース線１５上には、Ｚ方向に延びる複数本のシリコンピラー２１が設けられている。シリコンピラー２１は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｘ方向において隣り合う２本のシリコンピラー２１の下端部は相互に接続されており、この下端部はセルソース線１５に接続されている。以下、下端部同士が接続された２本のシリコンピラー２１を、「ピラー対２２」という。
　ピラー対２２上にはＸ方向を長手方向とする接続部材２４が設けられており、ピラー対２２を構成する２本のシリコンピラー２１の上端部に接続されている。接続部材２４上にはプラグ２５が設けられており、その上には、Ｘ方向に延びる複数本のビット線２６が設けられている。接続部材２４、プラグ２５及びビット線２６は、例えばタングステン（Ｗ）により形成されている。各ビット線２６は、Ｘ方向に沿って一列に配列された複数本のシリコンピラー２１に、プラグ２５及び接続部材２４を介して接続されている。このため、各シリコンピラー２１はビット線２６とセルソース線１５の間に接続されている。
　なお、図１（ａ）及び図１（ｂ）は装置の概略を示す図であるため、いくつかの導電部材のみを示し、絶縁部材は省略している。また、後述する導電膜４２も図示を省略している。また、図１（ｂ）においては、プラグ２５及び接続部材２４も省略している。更に、図１（ｂ）においては、一部のビット線２６のみを二点鎖線で示し、残りのビット線２６は省略している。
　セルソース線１５上には、Ｙ方向に延びる複数本の制御ゲート電極３１が設けられている。後述するように、制御ゲート電極３１は、タングステン等の金属により形成されている。Ｙ方向に沿って一列に配列されたピラー対２２のＸ方向の両側において、制御ゲート電極３１は、Ｚ方向に沿って一列に配列されている。そして、Ｙ方向に沿って一列に配列された複数対のピラー対２２と、そのＸ方向両側においてそれぞれＺ方向に沿って一列に配列された複数本の制御ゲート電極３１により、１つの単位ユニットが構成されている。換言すれば、Ｘ方向に沿って、ピラー対２２を構成する２本のシリコンピラー２１と、２本の制御ゲート電極３１が、交互に配列されている。
　各シリコンピラー２１と各制御ゲート電極３１との間には、浮遊ゲート電極３２が設けられている。浮遊ゲート電極３２は、周囲から絶縁され、電荷を蓄積する導電性の部材であり、例えば、ポリシリコン（Ｓｉ）により形成されている。浮遊ゲート電極３２は、シリコンピラー２１と制御ゲート電極３３との交差部分毎に配置されている。すなわち、Ｙ方向に沿って一列に配列されたシリコンピラー２１の列と、Ｚ方向に沿って一列に配列された制御ゲート電極３１の列との間には、複数の浮遊ゲート電極３２がＹ方向及びＺ方向に沿って相互に離隔してマトリクス状に配列されている。シリコンピラー２１及び制御ゲート電極３１はＸ方向に沿っても配列されているため、浮遊ゲート電極３２はＸ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。また、後述するように、セルソース線１５、シリコンピラー２１、制御ゲート電極３１、浮遊ゲート電極３２及びビット線２６の間は、絶縁材料により埋め込まれている。
　次に、半導体記憶装置１の各シリコンピラー２１と各制御ゲート電極３１との交差部分の周辺の構成について、詳細に説明する。
　図２に示すように、制御ゲート電極３１においては、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層３１ａと、例えばタングステンからなる本体部３１ｂが設けられている。バリアメタル層３１ａは、本体部３１ｂにおける浮遊ゲート電極３２側の側面、本体部３１ｂの上面、及び、本体部３１ｂの下面を覆っている。
　また、浮遊ゲート電極３２と制御ゲート電極３１との間には、浮遊ゲート電極３２から制御ゲート電極３１に向かって、シリコン酸化物（ＳｉＯ２）又はシリコン窒化物（Ｓｉ３Ｎ４）からなる電極間絶縁膜４１、例えばルテニウム（Ｒｕ）からなる導電膜４２、及び、ブロック絶縁膜４３がこの順に積層されている。ブロック絶縁膜４３は、半導体記憶装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない膜であり、例えば、全体の誘電率がシリコン酸化物の誘電率よりも高い高誘電率膜であり、例えば、ハフニウム酸化物（ＨｆＯ２）からなるハフニウム酸化層、シリコン酸化物からなるシリコン酸化層、ハフニウム酸化物からなるハフニウム酸化層がこの順に積層された三層膜である。
　ブロック絶縁膜４３は、制御ゲート電極３１のバリアメタル層３１ａにおける浮遊ゲート電極３２側の側面上、上面上及び下面上に配置されている。導電膜４２は連続膜であり、ブロック絶縁膜４３における浮遊ゲート電極３２側の側面上、上面上及び下面上に配置されている。電極間絶縁膜４１は、導電膜４２における浮遊ゲート電極３２側の側面上、上面上及び下面上に配置されている。そして、浮遊ゲート電極３２、電極間絶縁膜４１及び導電膜４２は、Ｙ方向において、シリコンピラー２１毎に分断されている。一方、ブロック絶縁膜４３及び制御ゲート電極３１は、Ｙ方向に沿って連続的に延びている。
　Ｙ方向に沿って配列された複数の浮遊ゲート電極３２、複数の電極間絶縁膜４１、複数の導電膜４２、ブロック絶縁膜４３及び制御ゲート電極３１からなる積層体３０は、Ｚ方向に沿って相互に離隔して配列されている。そして、Ｚ方向における積層体３０の間には、例えばシリコン酸化物からなる層間絶縁膜４５が設けられている。また、Ｘ方向に沿って隣り合うピラー対２２の間であって、積層体３０及び層間絶縁膜４５がＺ方向に沿って交互に配列された構造体の間は、ＹＺ平面に沿って拡がる板状の絶縁部材４６が設けられている。絶縁部材４６は例えばシリコン酸化物により形成されている。
　電極間絶縁膜４１は、浮遊ゲート電極３２とブロック絶縁膜４３との間の他に、層間絶縁膜４５とブロック絶縁膜４３との間、及び、層間絶縁膜４５と絶縁部材４６との間にも配置されている。これにより、電極間絶縁膜４１は、浮遊ゲート電極３２と制御ゲート電極３１との間においては、シリコンピラー２１に相対的に近い位置にあり、層間絶縁膜４５と絶縁部材４６との間においては、シリコンピラー２１から相対的に遠い位置にある。従って、電極間絶縁膜４１の形状は、全体としてはＺ方向に延びつつ、Ｘ方向における位置が周期的に変化する波状である。一方、導電膜４２及びブロック絶縁膜４３の形状は、Ｙ方向から見てＣ字状であり、Ｚ方向において隣り合う制御ゲート電極３１間において分断されている。
　浮遊ゲート電極３２及び層間絶縁膜４５とシリコンピラー２１との間には、トンネル絶縁膜４７が設けられている。トンネル絶縁膜４７は、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層からなる三層膜である。トンネル絶縁膜４７全体の平均誘電率は、ブロック絶縁膜４３全体の平均誘電率よりも低い。また、トンネル絶縁膜４７はシリコンピラー２１毎に設けられており、その形状はＺ方向に延びる帯状である。トンネル絶縁膜４７と導電膜４２との間には、浮遊ゲート電極３２及び電極間絶縁膜４１が介在しており、導電膜４２はトンネル絶縁膜４７には接触していない。
　また、図１（ａ）及び図１（ｂ）に示すように、ピラー対２２に属する２本のシリコンピラー２１の間には、例えばシリコン酸化物からなる絶縁部材４８が設けられている。絶縁部材４８は、ＹＺ平面に沿って拡がっており、Ｙ方向において隣り合うシリコンピラー２１間、Ｙ方向において隣り合うトンネル絶縁膜４７間、Ｙ方向において隣り合う浮遊ゲート電極３２間、Ｙ方向において隣り合う電極間絶縁膜４１間、及び、Ｙ方向において隣り合う導電膜４２間にも配置されている。
　更に、Ｘ方向において隣り合うピラー対２２間であって、制御ゲート電極３１間には、ＹＺ平面に沿って拡がる板状のソース電極１６が設けられている。ソース電極１６の下端はセルソース線１５に接続されている。また、ソース電極１６と制御ゲート電極３１は、絶縁部材４６によって相互に絶縁されている。
　半導体記憶装置１においては、シリコンピラー２１と制御ゲート電極３１との交差部分毎に、１枚の浮遊ゲート電極３２を含むトランジスタが形成され、これがメモリセルとして機能する。また、ビット線２６とセルソース線１５との間に、複数のメモリセルが直列に接続されたＮＡＮＤストリングが接続される。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図３～図１７は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　先ず、図３に示すように、シリコン基板１０を用意する。
　次に、シリコン基板１０上に、絶縁膜１１、導電層１２、配線層１３及び導電層１４をこの順に形成する。導電層１２、配線層１３及び導電層１４により、セルソース線１５が形成される。
　次に、セルソース線１５上に、例えばシリコン酸化物からなる層間絶縁膜４５と、例えばシリコン窒化物からなる犠牲膜５１を交互に積層し、積層体５２を形成する。
　次に、図４に示すように、積層体５２にＹ方向に延びるメモリトレンチ５３を複数本形成する。メモリトレンチ５３には積層体５２を貫通させ、メモリトレンチ５３の底面にはセルソース線１５を露出させる。
　次に、図５に示すように、メモリトレンチ５３を介して、犠牲膜５１に対して等方性エッチングを施す。例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施す。これにより、犠牲膜５１の一部が除去され、メモリトレンチ５３の側面における犠牲膜５１の露出領域が後退する。この結果、メモリトレンチ５３の側面にＹ方向に延びる凹部５４が形成される。なお、以後に説明する図６～図９は図５の領域Ｂに相当する領域を示す。
　次に、図６に示すように、例えば熱酸化処理を行って、凹部５４内における犠牲膜５１の露出面上に、シリコン酸化物からなるカバー層５５を形成する。なお、ＣＶＤ（化学気相成長）法等により、シリコン酸化物を堆積させて、カバー層５５を形成してもよい。
　次に、図７に示すように、ＣＶＤ法等によりアモルファスシリコンを堆積させて、メモリトレンチ５３の内面上にシリコン膜５６を形成する。シリコン膜５６は凹部５４内にも埋め込まれる。
　次に、図８に示すように、シリコン膜５６に対してエッチバックを施し、シリコン膜５６のうち、凹部５４内に配置された部分を残留させると共に、凹部５４の外部に配置された部分を除去する。
　次に、図９に示すように、例えばＣＶＤ法等によりシリコン酸化物を堆積させて、メモリトレンチ５３の内面上にシリコン酸化膜５７を形成する。次に、ＣＶＤ法等によりアモルファスシリコンを堆積させて、シリコン酸化膜５７上にシリコン膜６１を形成する。このとき、シリコン膜６１はメモリトレンチ５３全体を埋め込まないようにする。
　次に、シリコン膜６１及びシリコン酸化膜５７に対してＲＩＥ（Reactive Ion Etching）等の異方性エッチングを施す。これにより、メモリトレンチ５３の底面上からシリコン膜６１及びシリコン酸化膜５７が除去され、セルソース線１５が露出する。なお、このとき、シリコン酸化膜５７のうち、メモリトレンチ５３の側面上に配置された部分はシリコン膜６１によって保護されるため、異方性エッチングによって損傷を受けにくい。
　次に、ＣＶＤ法等によりアモルファスシリコンを堆積させて、シリコン膜６１上にシリコン膜６２を形成する。このとき、シリコン膜６２はメモリトレンチ５３全体を埋め込まないようにする。シリコン膜６２はメモリトレンチ５３の底面においてセルソース線１５と接触する。次に、例えば、シリコン酸化物を堆積させることにより、メモリトレンチ５３内に絶縁部材６８を形成する。
　次に、図１０に示すように、例えばＲＩＥを施し、積層体５２におけるメモリトレンチ５３間の部分に、Ｙ方向に延びるスリット６３を形成する。スリット６３には積層体５２を貫通させる。以後に説明する図１１～図１５は、図１０の領域Ｃに相当する領域を示す。
　次に、図１１に示すように、スリット６３を介して、犠牲膜５１（図１０参照）に対して、カバー層５５をストッパとした等方性エッチングを施す。例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施す。これにより、犠牲膜５１が除去され、スリット６３の側面にＹ方向に延びる凹部６４が形成される。凹部６４の奥面には、カバー層５５が露出する。
　次に、図１２に示すように、スリット６３を介して、例えばエッチャントとしてＤＨＦ（diluted hydrofluoric acid）を用いたウェットエッチングを施すことにより、凹部６４の奥面上からシリコン酸化物からなるカバー層５５（図１１参照）を除去する。これにより、凹部６４の奥面にはシリコン膜５６が露出する。なお、このとき、シリコン酸化物からなる層間絶縁膜４５の露出面も多少エッチングされるが、図示は省略する。
　次に、図１３に示すように、スリット６３を介して、例えばＣＶＤ法によりシリコン酸化物又はシリコン窒化物を堆積させることにより、電極間絶縁膜４１を形成する。電極間絶縁膜４１は凹部６４の内面上及びスリット６３の内面上に形成される。次に、スパッタ法又はＣＶＤ法等によりルテニウムを堆積させることにより、電極間絶縁膜４１の側面上に導電膜４２を形成する。次に、例えばＣＶＤ法により、ハフニウム酸化物、シリコン酸化物及びハフニウム酸化物をこの順に堆積させて、導電膜４２の側面上にブロック絶縁膜４３を形成する。このとき、ブロック絶縁膜４３は凹部６４内の全体を埋め込まないようにする。
　次に、図１４に示すように、スリット６３内に、例えばＣＶＤ法によりチタン窒化物（ＴｉＮ）を堆積させる。これにより、ブロック絶縁膜４３の側面上にチタン窒化層６７ａが形成される。次に、スリット６３内に、例えばＣＶＤ法によりタングステンを堆積させる。これにより、チタン窒化層６７ａの側面上に、タングステン膜６７ｂが形成される。タングステン膜６７ｂは凹部６４内の全体に埋め込まれる。
　次に、図１５に示すように、スリット６３を介して、タングステン膜６７ｂ及びチタン窒化層６７ａをエッチバックする。これにより、タングステン膜６７ｂ及びチタン窒化層６７ａにおける凹部６４内に配置された部分を残留させ、凹部６４の外部に配置された部分を除去する。この結果、各凹部６４内に、制御ゲート電極３１が形成される。このとき、チタン窒化層６７ａはバリアメタル層３１ａとなり、タングステン膜６７ｂは本体部３１ｂとなる。
　次に、スリット６３を介してブロック絶縁膜４３をエッチバックする。これにより、ブロック絶縁膜４３における凹部６４内に配置された部分を残留させ、凹部６４の外部に配置された部分を除去する。これにより、ブロック絶縁膜４３が凹部６４毎に分断される。また、このとき、制御ゲート電極３１もある程度エッチングされ、スリット６３の側面における制御ゲート電極３１の露出領域は、ブロック絶縁膜４３の露出領域よりも後退する。
　次に、スリット６３を介して導電膜４２をエッチバックする。これにより、導電膜４２における凹部６４内に配置された部分を残留させ、凹部６４の外部に配置された部分を除去する。これにより、導電膜４２が凹部６４毎に分断される。次に、シリコン酸化物を堆積させることにより、スリット６３内に絶縁部材４６を形成する。
　次に、図１６に示すように、積層体５２上に、Ｘ方向に延び、Ｙ方向に沿ってラインアンドスペースが繰り返されたマスクパターン７０を形成する。なお、図１６及び図１７は、ＸＹ断面図である。また、図１６においては、マスクパターン７０を二点鎖線で表している。
　次に、マスクパターン７０をマスクとして、シリコンを選択的にエッチングできる条件で、ＲＩＥ等の異方性エッチングを施す。これにより、シリコン膜６１及びシリコン膜６２がＹ方向に沿って分断されて、シリコンピラー２１が形成される。なお、シリコン膜６２における絶縁部材６８の直下域に配置された部分は除去されないため、Ｘ方向において隣り合う２本のシリコンピラー２１の下端部同士が接続される。また、シリコン膜６１及びシリコン膜６２が除去された後は、スペース７１となる。
　次に、図１７に示すように、スペース７１を介して、ウェットエッチング等の等方性エッチングを施す。これにより、絶縁部材６８、シリコン酸化膜５７、シリコン膜５６、電極間絶縁膜４１及び導電膜４２、並びに層間絶縁膜４５が選択的に除去され、Ｙ方向に沿って分断される。シリコン酸化膜５７がＹ方向に沿って分断されることにより、トンネル絶縁膜４７となる。シリコン膜５６がＹ方向に沿って分断されることにより、浮遊ゲート電極３２となる。次に、マスクパターン７０（図１６参照）を除去する。次に、シリコン酸化物を堆積させることにより、メモリトレンチ５３内に、絶縁部材４８が形成される。
　次に、図１（ａ）及び図１（ｂ）に示すように、一部の絶縁部材４６内に、Ｙ方向に延び、セルソース線１５に到達するスリットを形成する。次に、このスリット内に例えばタングステン等の導電性材料を埋め込んで、ソース電極１６を形成する。また、ピラー対２２上に接続部材２４を形成し、ピラー対２２に接続させる。次に、接続部材２４を層間絶縁膜４９によって埋め込む。次に、層間絶縁膜４９内にプラグ２５を形成し、接続部材２４に接続させる。次に、層間絶縁膜４９上にビット線２６を形成し、プラグ２５に接続させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態に係る半導体記憶装置１においては、図２に示すように、浮遊ゲート電極３２と制御ゲート電極３１との間に、ルテニウムからなる導電膜４２が設けられている。このため、シリコンピラー２１からトンネル絶縁膜４７を介して注入された電子を、導電膜４２によって効果的に停止させることができる。これにより、浮遊ゲート電極３２をＸ方向において薄く形成しても、電子が浮遊ゲート電極３２を貫通してブロック絶縁膜４３内に進入することを抑制し、浮遊ゲート電極３２及び導電膜４２からなる電荷蓄積部材に対する電子の注入効率を高く維持することができる。また、導電膜４２を構成するルテニウムの仕事関数は４．６８ｅＶ程度であり、浮遊ゲート電極３２を構成するシリコンの仕事関数は４．１５ｅＶ程度であるため、導電膜４２の仕事関数は浮遊ゲート電極３２の仕事関数よりも高い。これにより、注入された電子の保持性が高く、従って、メモリセルのデータ保持特性が良好である。
　また、本実施形態においては、導電膜４２が連続膜として形成されているため、トンネル絶縁膜４７を介して注入された電子を、より効果的に停止させることができる。
　更に、本実施形態においては、導電膜４２が浮遊ゲート電極３２毎に分断されているため、電子の保持性が高い。
　更にまた、本実施形態に係る半導体記憶装置の製造方法においては、図９に示すように、シリコン酸化膜５７（トンネル絶縁膜４７）はメモリトレンチ５３側から形成している。一方、図１３に示すように、導電膜４２はスリット６３側から形成している。このため、トンネル絶縁膜４７と導電膜４２との間には、浮遊ゲート電極３２及び電極間絶縁膜４１が介在しており、導電膜４２がトンネル絶縁膜４７に接触することがない。この結果、トンネル絶縁膜４７が導電膜４２に含まれる金属元素によって劣化することを防止できる。また、金属元素がトンネル絶縁膜４７を介してシリコンピラー２１中に拡散することを防止でき、拡散した金属元素に起因して接合リークが発生することを防止できる。この結果、信頼性が高い半導体記憶装置を得ることができる。
　なお、本実施形態においては、導電膜４２をルテニウム（Ｒｕ）により形成する例を示したが、導電膜４２の材料はこれには限定されず、仕事関数がシリコンの仕事関数（４．１５ｅＶ）よりも高い金属であればよく、仕事関数が例えば４．５ｅＶよりも高い金属であることがより好ましい。例えば、導電膜４２の材料として、金属、金属窒化物又は金属シリサイドを用いてもよく、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）又はチタン窒化物（Ｓｉ３Ｎ４）を用いてもよい。
　次に、第２の実施形態について説明する。
　図１８は、本実施形態に係る半導体記憶装置を示す断面図である。
　図１８は、図１（ａ）の領域Ａに相当する領域を示す。
　図１８に示すように、本実施形態に係る半導体記憶装置２は、前述の第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、連続膜である導電膜４２の代わりに、相互に離隔した複数の粒状部分を含む導電膜８２が設けられている点が異なっている。導電膜８２は例えばルテニウムからなり、多数の島状部分が集合した不連続膜である。「不連続膜」には、厚みを持った平面状又は曲面状の空間内に複数の島状部分が集合した形態も含まれる。島状部分は相互に離隔していてもよい。この場合、導電膜８２全体としては電流を流す能力が無くても、各島状部分が導電性の材料によって形成されていればよい。本明細書においては、連続膜と共に不連続膜も含めて「導電膜」と定義し、「不連続膜」には相互に離隔した複数の導電性の粒状部分の集合体も含まれることとする。
　本実施形態によれば、前述の第１の実施形態と比較して、導電膜８２を形成するための金属材料、例えばルテニウムの総量を低減することができ、材料コスト及び成膜コストを低減することができる。なお、導電膜８２が連続膜でなくても、トンネル絶縁膜４７を介して注入された電子を停止させる能力、及び、注入された電子を保持する能力は、連続膜である導電膜４２と比較して、それほど劣らない。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　なお、図１７に示したマスクを用いたエッチングの工程において、シリコン膜５６をＹ方向に沿って分断すべく選択的に除去した後で、電極間絶縁膜４１及び導電膜４２まで選択的に除去しない場合も考えられる。例えば、図１７で示したエッチングの工程で電極間絶縁膜４１及び導電膜４２（８２）を分断しない場合は、導電膜４２（８２）の導電性材料が分断工程によってシリコンピラー２１中へ拡散することが防止できる。
　次に、第３の実施形態について説明する。
　図１９は、本実施形態に係る半導体記憶装置を示す断面図である。
　図１９は、図１（ａ）の領域Ａに相当する領域を示す。
　図１９に示すように、本実施形態に係る半導体記憶装置３は、前述の第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、導電膜４２及びブロック絶縁膜４３が、層間絶縁膜４５と絶縁部材４６との間にも配置されている点が異なっている。このような構成の半導体記憶装置３は、図１５に示す工程において、制御ゲート電極３１をエッチバックした後、ブロック絶縁膜４３及び導電膜４２をエッチバックしないことにより、製造することができる。
　本実施形態によれば、第１の実施形態と比較して、ブロック絶縁膜４３及び導電膜４２のエッチバックを省略することができるため、製造コストを低減することができる。なお、本実施形態においては、Ｚ方向において隣り合うメモリセルトランジスタ間で導電膜４２が分断されないため、導電膜４２内を伝導することによる電子の移動が懸念される。しかし、導電膜４２は、メモリセル間で層間絶縁膜４５を迂回するように湾曲しているため、メモリセル間における電子の移動は実用上問題にならない程度に少ない。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　次に、第４の実施形態について説明する。
　図２０は、本実施形態に係る半導体記憶装置を示す断面図である。
　図２０は、図１（ａ）の領域Ａに相当する領域を示す。
　図２０に示すように、本実施形態に係る半導体記憶装置４は、前述の第２の実施形態（図１８参照）と第３の実施形態（図１９参照）とを組み合わせた例である。すなわち、本実施形態に係る半導体記憶装置４は、第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、連続的な導電膜４２の代わりに不連続的な導電膜８２が設けられており、また、導電膜４２及びブロック絶縁膜４３が、層間絶縁膜４５と絶縁部材４６との間にも配置されている点が異なっている。
　本実施形態によれば、第３の実施形態と同様に、ブロック絶縁膜４３及び導電膜８２のエッチバックを省略することができるため、製造コストを低減することができる。また、導電膜８２は不連続膜であるため、導電膜８２の材料コスト及び成膜コストを低減できると共に、Ｚ方向において隣り合うメモリセルトランジスタ間で、導電膜８２内を電子が伝導することを抑制できる。このため、第３の実施形態と比較して、データの保持特性が良好である。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　次に、第５の実施形態について説明する。
　図２１は、本実施形態に係る半導体記憶装置を示す断面図である。
　図２１は、図１（ａ）の領域Ａに相当する領域を示す。
　図２１に示すように、本実施形態に係る半導体記憶装置５は、前述の第１の実施形態に係る半導体記憶装置１（図２参照）と比較して、層間絶縁膜４５が設けられておらず、その代わりに、Ｚ方向において隣り合う電極間絶縁膜４１間にＹ方向に延びるエアギャップ８５が形成されている。また、絶縁部材４６が設けられておらず、その代わりに、ＹＺ平面に沿って拡がるエアギャップ８６が形成されている。
　制御ゲート電極３１とエアギャップ８６との間には、例えばシリコン窒化物からなるキャップ膜８７が設けられている。また、エアギャップ８５とエアギャップ８６との間には、例えばシリコン酸化物からなるキャップ膜８８が設けられている。Ｚ方向において、キャップ膜８７とキャップ膜８８との間には、ブロック絶縁膜４３の一部が介在している。更に、浮遊ゲート電極３２は第１の実施形態よりも薄く、例えば、トンネル絶縁膜４７よりも薄い。また、浮遊ゲート電極３２はＹ方向に延びている。また、導電膜４２もＹ方向に延びている。
　本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図２２～図２６は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　但し、図２３はＸＹ断面を示す。一方、図２２、図２４～図２６はＸＺ断面を示す。
　先ず、図３及び図４に示す工程を実施する。すなわち、シリコン基板１０上に絶縁膜１１及びセルソース線１５を形成する。次に、層間絶縁膜４５及び犠牲膜５１を交互に積層させて、積層体５２を形成する。次に、積層体５２にメモリトレンチ５３を形成する。
　次に、図２２に示すように、メモリトレンチ５３の側面上に、シリコン酸化物からなるカバー層５５、シリコン膜５６、シリコン酸化膜５７及びシリコン膜６１をこの順に形成する。次に、シリコン膜６１、シリコン酸化膜５７、シリコン膜５６及びカバー層５５に対してＲＩＥ等の異方性エッチングを施すことにより、メモリトレンチ５３の底面にセルソース線１５を露出させる。次に、アモルファスシリコンを堆積させて、シリコン膜６１上にシリコン膜６２を形成する。このとき、シリコン膜６２はメモリトレンチ５３の底面においてセルソース線１５と接触する。次に、例えば、シリコン酸化物を堆積させることにより、メモリトレンチ５３内に絶縁部材６８を形成する。
　次に、図２３に示すように、Ｙ方向に沿ってラインアンドスペースが繰り返されたマスクパターン７０（図１６参照）を形成し、これをマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、シリコン膜６１及びシリコン膜６２を選択的に除去してＹ方向に沿って分断し、シリコンピラー２１を形成する。次に、シリコン膜６１及び６２が除去された後のスペースを介して、等方性エッチングを施す。これにより、絶縁部材６８、シリコン酸化膜５７及びシリコン膜５６が選択的に除去されて、Ｙ方向に沿って分断される。シリコン酸化膜５７がＹ方向に沿って分断されることにより、トンネル絶縁膜４７となる。このとき、カバー層５５は除去しない。次に、エッチングによって形成されたスペース内に、絶縁部材４８を埋め込む。
　次に、図２４に示すように、積層体５２にＹ方向に延びるスリット６３を形成する。次に、スリット６３を介して、犠牲膜５１（図２２参照）を除去することにより、スリット６３の側面に凹部６４を形成する。次に、スリット６３及び凹部６４を介して、カバー層５５における凹部６４内に露出した部分を除去する。
　次に、スリット６３及び凹部６４の内面上に、電極間絶縁膜４１、導電膜４２、ブロック絶縁膜４３をこの順に形成する。次に、チタン窒化層６７ａ及びタングステン膜６７ｂを形成する。次に、スリット６３を介して、タングステン膜６７ｂ及びチタン窒化層６７ａをエッチバックする。これにより、各凹部６４内に、制御ゲート電極３１が形成される。このとき、チタン窒化層６７ａはバリアメタル層３１ａとなり、タングステン膜６７ｂは本体部３１ｂとなる。次に、スリット６３内に、例えばシリコン窒化物からなるキャップ膜８７を形成する。次に、スリット６３を介してキャップ膜８７をエッチバックすることにより、キャップ膜８７を凹部６４内の制御ゲート電極３１を覆う部分のみに残留させる。
　次に、図２５に示すように、スリット６３を介して、ブロック絶縁膜４３、導電膜４２及び電極間絶縁膜４１をエッチバックする。これにより、ブロック絶縁膜４３、導電膜４２及び電極間絶縁膜４１を凹部６４内のみに残留させる。
　次に、図２６に示すように、スリット６３を介して、層間絶縁膜４５及びカバー層５５を除去する。これにより、層間絶縁膜４５及びカバー層５５が除去された後の空間に、スリット６３に連通したエアギャップ８５が形成される。エアギャップ８５の奥面には、シリコン膜５６が露出する。次に、スリット６３及びエアギャップ８５を介して、ウェットエッチング等の等方性エッチングを施す。これにより、シリコン膜５６におけるエアギャップ８５内に露出した部分が除去される。この結果、シリコン膜５６がＺ方向に沿って分断されて、複数の浮遊ゲート電極３２となる。なお、ウェットエッチングの代わりに酸化処理を行い、シリコン膜５６を選択的に酸化して、未酸化部分を浮遊ゲート電極３２としてもよい。
　次に、図２１に示すように、エアギャップ８５をスリット６３から区画するように、例えばシリコン酸化物からなるキャップ膜８８を形成する。スリット６３におけるエアギャップ８５から離隔した部分が、エアギャップ８６となる。以後の製造方法は、前述の第１の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置５が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態においても、前述の第１の実施形態と同様に、浮遊ゲート電極３２とブロック絶縁膜４３との間にルテニウムからなる導電膜４２が設けられているため、電子の注入効率及び保持特性が高い。また、トンネル絶縁膜４７となるシリコン酸化膜５７はメモリトレンチ５３側から形成し（図２２参照）、導電膜４２はスリット６３側から形成しているため（図２３参照）、導電膜４２がトンネル絶縁膜４７に接触してトンネル絶縁膜４７に損傷を与えることがない。
　これに加えて、本実施形態においては、図２３に示す工程において、シリコン膜６２及びシリコン膜６１に対してエッチングを施して、シリコンピラー２１を形成する際に、シリコン膜５６は加工していない。これにより、メモリトレンチ５３の内面上に形成したシリコン膜５６をエッチバックして、凹部５４内のみに残留させるという難易度の高い加工を回避することができる。そして、図２６に示す工程において、スリット６３側からシリコン膜５６をエッチングすることにより、シリコン膜５６をＺ方向に沿って分断し、浮遊ゲート電極３２を形成している。この加工は、ブロック絶縁膜４３等をマスクとして薄いシリコン膜５６を選択的に除去すればよいため、難易度が低い。このように、本実施形態においては、浮遊ゲート電極３２の形成が容易である。
　なお、メモリトレンチ５３の内面上に形成したシリコン膜５６をエッチバックして、凹部５４内のみに残留させる場合は、加工のマージンを確保するために、浮遊ゲート電極３２を厚く形成する必要がある。これに対して、本実施形態によれば、浮遊ゲート電極３２の加工が容易であるため、加工のマージンが少なくてすみ、浮遊ゲート電極３２を薄く形成することができる。この結果、メモリセルの書込動作及び消去動作を高速化することができる。また、メモリセルの集積度を向上させることができる。
　また、本実施形態においては、シリコンピラー２１をエッチング加工する工程においては、浮遊ゲート電極３２をエッチングしていない。このため、シリコンピラー２１と浮遊ゲート電極３２を同時にエッチングする場合のように、浮遊ゲート電極３２が完全に分断されるまで、シリコンピラー２１をエッチング環境に曝す必要がないため、シリコンピラー２１におけるＹ方向の幅が過度に細くなることを回避できる。
　更に、本実施形態においては、浮遊ゲート電極３２を薄く形成しているため、メモリセル間の干渉を抑制することができ、書込動作及び消去動作の動作ウィンドウを拡げることができる。更に、浮遊ゲート電極３２を薄く形成することにより、メモリセルの集積度を高めることが可能となる。
　更にまた、本実施形態においては、Ｚ方向において隣り合うメモリセル間にエアギャップ８５が形成され、Ｘ方向において隣り合うメモリセル間にエアギャップ８６が形成されているため、メモリセル間の干渉を抑制することができる。これによっても、メモリセルの集積度を高めることができる。なお、エアギャップ８５内及びエアギャップ８６内には、絶縁材料を埋め込んでもよい。
　次に、第６の実施形態について説明する。
　図２７は、本実施形態に係る半導体記憶装置を示す断面図である。
　図２７に示すように、本実施形態に係る半導体記憶装置６においては、前述の第５の実施形態に係る半導体記憶装置５（図２１参照）と比較して、浮遊ゲート電極３２のＺ方向両側であって、トンネル絶縁膜４７と電極間絶縁膜４１との間に、酸化部材９１が設けられている点が異なっている。ＸＺ断面における酸化部材９１の形状は、浮遊ゲート電極３２に近づくほど細くなる略三角形状又は略台形状である。酸化部材９１の存在により、Ｚ方向において、浮遊ゲート電極３２の長さは、電極間絶縁膜４１の長さ及び導電膜４２の長さよりも短い。
　本実施形態に係る半導体記憶装置の製造方法は、図２６に示す浮遊ゲート電極３２の形成工程までは、前述の第５の実施形態と同様である。本実施形態においては、図２７に示すように、浮遊ゲート電極３２を形成した後、酸化処理を施す。これにより、トンネル絶縁膜４７と電極間絶縁膜４１との間にバーズビーク状の酸化部材９１が形成される。以後の製造方法は、第５の実施形態と同様である。
　本実施形態によれば、トンネル絶縁膜４７と電極間絶縁膜４１との間に酸化部材９１を設けることにより、制御ゲート電極３１とシリコンピラー２１との間の容量が増加し、カップリング性が向上する。この結果、シリコンピラー２１に対する制御ゲート電極３１の支配力が向上し、動作が安定する。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　次に、第７の実施形態について説明する。
　図２８は、本実施形態に係る半導体記憶装置を示す断面図である。
　図２８に示すように、本実施形態に係る半導体記憶装置７においては、電極間絶縁膜４１が浮遊ゲート電極３２と導電膜４２との間のみに設けられており、導電膜４２のＺ方向両側には設けられていない。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　図２９及び図３０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。
　本実施形態においては、カバー層５５を形成する工程までは、前述の第６の実施形態と同様である。すなわち、図３及び図４に示すように、シリコン基板１０上にセルソース線１５及び積層体５２を形成し、積層体５２にメモリトレンチ５３を形成する。
　次に、図２９に示すように、メモリトレンチ５３の側面上に、シリコン酸化物からなるカバー層５５を形成する。そして、本実施形態においては、カバー層５５を形成した後に、電極間絶縁膜４１を形成する。次に、第６の実施形態と同様に、シリコン膜５６、シリコン酸化膜５７及びシリコン膜６１をこの順に形成する。次に、エッチバックを行い、メモリトレンチ５３の底面にセルソース線１５を露出させた後、シリコン膜６２を形成する。次に、メモリトレンチ５３内に絶縁部材６８を形成する。
　次に、第６の実施形態と同様に、シリコン膜６１及びシリコン膜６２をＹ方向に沿って分断し、シリコンピラー２１を形成する。このとき、シリコン酸化膜５７、シリコン膜５６、電極間絶縁膜４１及びカバー層５５は分断しない。次に、エッチングによって形成されたスペース７１内に、絶縁部材６９を埋め込み、絶縁部材４８を形成する。
　次に、図３０に示すように、積層体５２にＹ方向に延びるスリット６３を形成する。次に、スリット６３を介して、犠牲膜５１（図２９参照）を除去することにより、スリット６３の側面に凹部６４を形成する。次に、スリット６３及び凹部６４を介して、カバー層５５における凹部６４内に露出した部分を除去する。これにより、凹部６４の奥面には、図２９に示す工程において形成された電極間絶縁膜４１が露出する。次に、スリット６３及び凹部６４の内面上に、導電膜４２、ブロック絶縁膜４３をこの順に形成する。次に、チタン窒化層６７ａ及びタングステン膜６７ｂを形成し、エッチバックすることにより、各凹部６４内に、制御ゲート電極３１を形成する。次に、スリット６３を介して、例えばシリコン窒化物を堆積させ、エッチバックすることにより、制御ゲート電極３１を覆う部分にキャップ膜８７を形成する。
　次に、図２８に示すように、スリット６３を介して、ブロック絶縁膜４３及び導電膜４２をエッチバックする。これにより、ブロック絶縁膜４３及び導電膜４２を凹部６４内のみに残留させる。
　次に、スリット６３を介して、層間絶縁膜４５及びカバー層５５を除去する。これにより、スリット６３に連通したエアギャップ８５が形成される。エアギャップ８５の奥面には、電極間絶縁膜４１が露出する。次に、スリット６３及びエアギャップ８５を介して、ウェットエッチング等の等方性エッチングを施す。これにより、電極間絶縁膜４１及びシリコン膜５６におけるエアギャップ８５内に露出した部分が除去される。この結果、シリコン膜５６がＺ方向に沿って分断されて、複数の浮遊ゲート電極３２となる。
　以後の製造方法は、前述の第６の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置７が製造される。
　次に、本実施形態の効果について説明する。
　本実施形態においては、図３０に示すように、カバー層５５を除去するためのウェットエッチングのときに、カバー層５５とトンネル絶縁膜４７との間に電極間絶縁膜４１及びシリコン膜５５が介在している。このため、トンネル絶縁膜４７が電極間絶縁膜４１及びシリコン膜５６によって保護されるため、エッチングにより、トンネル絶縁膜４７が損傷を受けることがない。なお、仮に、トンネル絶縁膜４７がシリコン膜５６等によって保護されていないと、カバー層５５及びトンネル絶縁膜４７はいずれもシリコン酸化物によって形成されているため、カバー層５５を除去するためのエッチングによって、トンネル絶縁膜４７も損傷を受けてしまう。
　また、本実施形態によれば、カバー層５５及び浮遊ゲート電極３２の２層でトンネル絶縁膜４７を保護できるため、トンネル絶縁膜４７を保護するために、浮遊ゲート電極３２を過剰に厚くする必要がない。これにより、浮遊ゲート電極３２をより一層薄くすることができ、書込動作及び消去動作を高速化することができる。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第５の実施形態と同様である。
　次に、第８の実施形態について説明する。
　図３１は、本実施形態に係る半導体記憶装置を示す断面図である。
　図３１に示すように、本実施形態に係る半導体記憶装置８は、前述の第７の実施形態に係る半導体記憶装置７（図２８参照）と比較して、導電膜４２が浮遊ゲート電極３２とブロック絶縁膜４３との間のみに設けられており、ブロック絶縁膜４３のＺ方向両側には設けられていない点と、キャップ膜８８が設けられておらず、エアギャップ８５とエアギャップ８６とはブロック絶縁膜４３の一部によって区画されている点が異なっている。
　次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
　本実施形態は、前述の第１の実施形態と比較して、導電膜４２をメモリトレンチ５３側から形成する点が異なっている。
　図３２～図３６は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。　図３２、図３４～図３６はＸＺ断面を示し、図３３はＸＹ断面を示す。
　先ず、図１（ａ）に示すように、シリコン基板１０上に、絶縁膜１１及びセルソース線１５を形成する。
　次に、図３２に示すように、シリコン酸化物からなる犠牲膜９５及びシリコン窒化膜からなる犠牲膜５１を交互に積層することにより、セルソース線１５上に積層体９２を形成する。次に、積層体９２にＹ方向に延びるメモリトレンチ５３を形成する。次に、メモリトレンチ５３の内面上に、シリコン酸化物からなるカバー層５５、ルテニウムからなる導電膜４２、シリコン酸化物又はシリコン窒化物からなる電極間絶縁膜４１、シリコン膜５６、シリコン酸化膜５７及びポリシリコン膜６１をこの順に形成する。次に、異方性エッチングを施すことにより、メモリトレンチ５３の底面にセルソース線１５を露出させた後、シリコン膜６２を形成する。次に、メモリトレンチ５３内に絶縁部材６８を埋め込む。
　次に、図３３に示すように、Ｙ方向に沿ってラインアンドスペースが配列されたマスクパターンを用いてＲＩＥを施すことにより、シリコン膜６１及びシリコン膜６２をＹ方向に沿って分断する。これにより、シリコンピラー２１を形成する。このとき、シリコン酸化膜５７は分断せず、そのままトンネル絶縁膜４７とする。また、シリコン膜５６、電極間絶縁膜４１、導電膜４２及びカバー層５５も分断しない。次に、メモリトレンチ５３内に絶縁部材６９を埋め込む。絶縁部材６８及び絶縁部材６９により、絶縁部材４８が形成される。
　次に、図３４に示すように、積層体９２にＹ方向に延びるスリット６３を形成する。次に、スリット６３を介して等方性エッチング、例えばエッチャントとしてＤＨＦを用いたウェットエッチングを施すことにより、シリコン酸化物からなる犠牲膜９５（図３２参照）を除去する。これにより、スリット６３の側面に凹部９４が形成される。次に、凹部９４を介してエッチングを行い、カバー層５５、導電膜４２、電極間絶縁膜４１及びシリコン膜５６を選択的に除去する。これにより、導電膜４２がＺ方向において分断されると共に、シリコン膜５６がＺ方向において分断されて、浮遊ゲート電極３２となる。このとき、トンネル絶縁膜４７は分断しない。
　次に、図３５に示すように、スリット６３を介してシリコン酸化物を堆積させ、エッチバックすることにより、凹部９４内に犠牲膜９５を埋め込む。
　次に、図３６に示すように、スリット６３を介して等方性エッチング、例えば、エッチャントとしてホットリン酸を用いたウェットエッチングを施すことにより、シリコン窒化物からなる犠牲膜５１を除去する。これにより、スリット６３の側面に凹部６４が形成される。凹部６４の奥面には、カバー層５５が露出する。次に、スリット６３及び凹部６４を介して、カバー層５５を除去する。
　次に、図３１に示すように、ブロック絶縁膜４３を形成する。ブロック絶縁膜４３は、スリット６３の内面における犠牲膜９５（図３６参照）の露出面上にも形成される。次に、チタン窒化層６７ａ及びタングステン膜６７ｂを堆積させて、エッチバックすることにより、凹部６４内に制御ゲート電極３１を形成する。次に、犠牲膜９５を除去する。これにより、犠牲膜９５が除去された後にエアギャップ８５が形成される。また、スリット６３はエアギャップ８６となる。エアギャップ８５とエアギャップ８６との間には、ブロック絶縁膜４３の一部が残留する。以後の工程は、前述の第１の実施形態と同様である。このようにして、本実施形態に係る半導体記憶装置８が製造される。
　本実施形態においては、ブロック絶縁膜４３を加工する必要がない。前述の如く、ブロック絶縁膜４３は、高誘電率材料、例えばハフニウム酸化物を含んでおり、ＲＩＥ等による加工が困難である。このため、本実施形態によれば、半導体記憶装置を容易に製造することができる。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第５の実施形態と同様である。
　なお、本実施形態においては、犠牲膜９５を除去せずに、そのまま層間絶縁膜としてもよい。
　次に、第９の実施形態について説明する。
　図３７は、本実施形態に係る半導体記憶装置を示す断面図である。
　図３７に示すように、本実施形態に係る半導体記憶装置９は、前述の第１の実施形態に係る半導体記憶装置１（図１（ａ）参照）と比較して、絶縁膜１１及びセルソース線１５が設けられておらず、シリコンピラー２１がシリコン基板１０に接続されている点が異なっている。シリコン基板１０の上層部分には不純物が導入されており、セルソース線として機能する。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　次に、第１０の実施形態について説明する。
　図３８は、本実施形態に係る半導体記憶装置を示す斜視図である。
　図３８に示すように、本実施形態に係る半導体記憶装置１１０は、前述の第１の実施形態に係る半導体記憶装置１（図１（ａ）参照）と比較して、セルソース線１５及び接続部材２４が設けられておらず、シリコンピラー２１とビット線２６との間に、Ｙ方向に延びるソース線９６が設けられている点が異なっている。そして、ピラー対２２を構成する２本のシリコンピラー２１のうち、１本はビット線２６に接続されており、他の１本はソース線９６に接続されている。各ソース線９６には、Ｘ方向において隣り合う２本のシリコンピラー２１が接続されている。この２本のシリコンピラー２１は、相互に異なるピラー対２２に属している。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　次に、第１１の実施形態について説明する。
　図３９（ａ）は、本実施形態に係る半導体記憶装置を示す断面図であり、図３９（ｂ）はその平面図である。
　なお、図３９（ａ）及び図３９（ｂ）は、第１の実施形態に図１（ａ）及び図１（ｂ）に相当する図であるが、図１（ａ）及び図１（ｂ）とは異なり、導電膜４２も図示している。
　図３９（ａ）及び図３９（ｂ）に示すように、本実施形態に係る半導体記憶装置１１１においては、絶縁部材４８がＺ方向に延びる円柱状であり、シリコンピラー２１が絶縁部材４８を囲む円筒状であり、トンネル絶縁膜４７はシリコンピラー２１を囲む円筒状であり、浮遊ゲート電極３２はトンネル絶縁膜４７を囲み、Ｚ方向に沿って配列された複数の環状部材である。一方、電極間絶縁膜４１、導電膜４２、ブロック絶縁膜４３及び制御ゲート電極３１は、Ｙ方向に延びる帯状である。図３９（ａ）の領域Ｄの拡大図は、図２と同様である。
　本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
　以上説明した実施形態によれば、信頼性が高い半導体記憶装置及びその製造方法を実現することができる。
　以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

Claims (27)

  1. 　第１方向に延びる半導体ピラーと、
    　前記第１方向に対して交差した第２方向に延びる第１電極と、
    　前記半導体ピラーと前記第１電極との間に設けられた第２電極と、
    　前記半導体ピラーと前記第２電極との間に設けられた第１絶縁膜と、
    　前記第１電極と前記第２電極との間、及び、前記第１電極の前記第１方向両側に設けられた第２絶縁膜と、
    　前記第２電極と前記第２絶縁膜との間に設けられ、前記第１絶縁膜に接していない導電膜と、
    　を備えた半導体記憶装置。
  2. 　前記導電膜は、前記第１電極の前記第１方向両側にも配置されている請求項１記載の半導体記憶装置。
  3. 　前記導電膜は連続膜である請求項１記載の半導体記憶装置。
  4. 　前記導電膜は相互に離隔した複数の粒状部分を有する請求項１記載の半導体記憶装置。
  5. 　前記第２電極はシリコンを含み、
    　前記導電膜は、金属、金属窒化物及び金属シリサイドからなる群より選択された１種以上の材料を含む請求項１記載の半導体記憶装置。
  6. 　前記第１電極から前記第１方向に離隔して設けられ、前記第２方向に延びる他の第１電極をさらに備え、
    　前記導電膜は、前記第１電極及び前記他の第１電極との間で分断されている請求項１記載の半導体記憶装置。
  7. 　前記第１電極から前記第１方向に離隔して設けられ、前記第２方向に延びる他の第１電極と、
    　前記第１電極と前記他の第１電極との間に設けられた層間絶縁膜と、
    　をさらに備え、
    　前記導電膜は、前記層間絶縁膜における前記半導体ピラーの反対側の面上にも配置されている請求項１記載の半導体記憶装置。
  8. 　前記第１電極と前記他の第１電極との間には、エアギャップが形成されている請求項６記載の半導体記憶装置。
  9. 　前記第１電極から前記第１方向及び前記第２方向の双方に対して交差した第３方向に離隔して設けられ、前記第２方向に延びる他の第１電極をさらに備え、
    　前記第１電極と前記他の第１電極との間には、エアギャップが形成されている請求項１記載の半導体記憶装置。
  10. 　前記第２電極は、前記第１絶縁膜よりも薄い請求項１記載の半導体記憶装置。
  11. 　前記第１方向において、前記第２電極の長さは前記第２絶縁膜の長さよりも短い請求項１記載の半導体記憶装置。
  12. 　前記第２電極と前記導電膜との間に設けられた第３絶縁膜をさらに備えた請求項１記載の半導体記憶装置。
  13. 　前記第３絶縁膜は、前記第１電極の前記第１方向両側にも配置されている請求項１２記載の半導体記憶装置。
  14. 　前記第１方向において、前記第２電極の長さは前記第３絶縁膜の長さよりも短い請求項１２記載の半導体記憶装置。
  15. 　層間絶縁膜と第１膜を第１方向に沿って交互に積層させる工程と、
    　前記第１方向に対して交差した第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するトレンチを形成する工程と、
    　前記トレンチを介して前記第１膜の一部を除去することにより、前記トレンチの側面に第１凹部を形成する工程と、
    　前記第１凹部内に第２電極を形成する工程と、
    　前記トレンチの側面上に、第１絶縁膜を形成する工程と、
    　前記第１絶縁膜の側面上に半導体膜を形成する工程と、
    　前記第２方向に延び、前記層間絶縁膜及び前記第１膜を貫通するスリットを形成する工程と、
    　前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に第２凹部を形成する工程と、
    　前記第２凹部の内面上に導電膜を形成する工程と、
    　前記導電膜の側面上に第２絶縁膜を形成する工程と、
    　前記第２凹部内であって前記第２絶縁膜の側面上に第１電極を形成する工程と、
    　前記半導体膜、前記第１絶縁膜及び前記第２電極を、前記第２方向に沿って分断する工程と、
    　を備えた半導体記憶装置の製造方法。
  16. 　前記第２方向に沿って分断する工程は、前記導電膜を前記第２方向に沿って分断する工程を有する請求項１５記載の半導体記憶装置の製造方法。
  17. 　前記導電膜における前記層間絶縁膜の側面上に形成された部分を除去する工程をさらに備えた請求項１５記載の半導体記憶装置の製造方法。
  18. 　前記第２凹部の内面上に第３絶縁膜を形成する工程をさらに備え、
    　前記導電膜を形成する工程において、前記導電膜は前記第３絶縁膜の側面上に形成する請求項１５記載の半導体記憶装置の製造方法。
  19. 　前記第１凹部内に、組成が前記第１膜の組成とは異なるカバー層を形成する工程と、
    　前記第２凹部を介して前記カバー層を除去する工程と、
    　をさらに備え、
    　第２凹部を形成する工程は、前記カバー層をストッパとして前記第１膜をエッチングする工程を有する請求項１５記載の半導体記憶装置の製造方法。
  20. 　第１膜と第２膜を第１方向に沿って交互に積層させる工程と、
    　前記第１方向に対して交差した第２方向に延び、前記第１膜及び前記第２膜を貫通するトレンチを形成する工程と、
    　前記トレンチの側面上に、第２電極を形成する工程と、
    　前記第２電極の側面上に第１絶縁膜を形成する工程と、
    　前記第１絶縁膜の側面上に半導体膜を形成する工程と、
    　前記半導体膜を前記第２方向に沿って分断することにより、半導体ピラーを形成する工程と、
    　前記第２方向に延び、前記第１膜及び前記第２膜を貫通するスリットを形成する工程と、
    　前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に第１凹部を形成する工程と、
    　前記第１凹部の内面上に導電膜を形成する工程と、
    　前記導電膜の側面上に第２絶縁膜を形成する工程と、
    　前記第１凹部内であって前記第２絶縁膜の側面上に第１電極を形成する工程と、
    　前記スリットを介して前記第２膜を除去することにより、前記スリットの側面に第２凹部を形成する工程と、
    　前記第２凹部を介して前記第２電極を除去することにより、前記第２電極を前記第１方向に沿って分断する工程と、
    　を備えた半導体記憶装置の製造方法。
  21. 　前記第２絶縁膜における前記第２膜の側面上に形成された部分を除去する工程と、
    　前記導電膜における前記第２膜の側面上に形成された部分を除去する工程と、
    　をさらに備えた請求項２０記載の半導体記憶装置の製造方法。
  22. 　前記スリットと前記第２凹部との間に第１部材を形成する工程をさらに備えた請求項２１記載の半導体記憶装置の製造方法。
  23. 　前記第２凹部を介して前記第２電極の端部を酸化する工程をさらに備えた請求項２０記載の半導体記憶装置の製造方法。
  24. 　前記トレンチの内面上に第３絶縁膜を形成する工程と、
    　前記第２凹部を介して前記第３絶縁膜を選択的に除去する工程と、
    をさらに備え、
    　前記導電膜は前記第３絶縁膜の側面上に形成する請求項２０記載の半導体記憶装置の製造方法。
  25. 　前記第１凹部の内面上に、第３絶縁膜を形成する工程をさらに備え、
    　前記導電膜は前記第３絶縁膜の側面上に形成する請求項２０記載の半導体記憶装置の製造方法。
  26. 　第１膜と第２膜を第１方向に沿って交互に積層させる工程と、
    　前記第１方向に対して交差した第２方向に延び、前記第１膜及び前記第２膜を貫通するトレンチを形成する工程と、
    　前記トレンチの側面上に導電膜を形成する工程と、
    　前記導電膜の側面上に第２電極を形成する工程と、
    　前記第２電極の側面上に第１絶縁膜を形成する工程と、
    　前記第１絶縁膜の側面上に半導体膜を形成する工程と、
    　前記半導体膜を前記第２方向に沿って分断することにより、半導体ピラーを形成する工程と、
    　前記第２方向に延び、前記第１膜及び前記第２膜を貫通するスリットを形成する工程と、
    　前記スリットを介して前記第２膜を除去することにより、前記スリットの側面に第２凹部を形成する工程と、
    　前記第２凹部を介して、前記導電膜及び前記第２電極を除去することにより、前記導電膜及び前記第２電極を前記第１方向に沿って分断する工程と、
    　前記第２凹部内に層間絶縁膜を形成する工程と、
    　前記スリットを介して前記第１膜を除去することにより、前記スリットの側面に第１凹部を形成する工程と、
    　前記スリットの側面上及び前記第１凹部の内面上に第２絶縁膜を形成する工程と、
    　前記第１凹部内であって前記第２絶縁膜の側面上に第１電極を形成する工程と、
    　を備えた半導体記憶装置の製造方法。
  27. 　前記第１電極を形成した後、前記層間絶縁膜を除去する工程をさらに備えた請求項２６記載の半導体記憶装置の製造方法。
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