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WO2016080541A1 - アクティブマトリクス基板及び表示パネル - Google Patents

アクティブマトリクス基板及び表示パネル Download PDF

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Publication number
WO2016080541A1
WO2016080541A1 PCT/JP2015/082781 JP2015082781W WO2016080541A1 WO 2016080541 A1 WO2016080541 A1 WO 2016080541A1 JP 2015082781 W JP2015082781 W JP 2015082781W WO 2016080541 A1 WO2016080541 A1 WO 2016080541A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
active matrix
lines
matrix substrate
tft
Prior art date
Application number
PCT/JP2015/082781
Other languages
English (en)
French (fr)
Inventor
隆之 西山
耕平 田中
健史 野間
諒 米林
洋典 岩田
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to JP2016560314A priority Critical patent/JPWO2016080541A1/ja
Priority to US15/528,508 priority patent/US10809581B2/en
Priority to CN201580063197.6A priority patent/CN107077036B/zh
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Definitions

  • the present invention relates to an active matrix substrate and a display panel.
  • An active matrix substrate having a plurality of data lines and a plurality of wirings that intersect with the plurality of data lines and include at least a plurality of gate lines is known.
  • Patent Document 1 at least a part of switching elements among a plurality of switching elements that are components of a drive circuit that is connected to at least a part of a plurality of wirings and controls the potential of the wirings are arranged in a display region.
  • An active matrix substrate is disclosed.
  • the active matrix substrate includes a plurality of pixel control elements (pixel TFTs) provided for each of a plurality of pixels constituting the display region, connected to the data lines and the gate lines, and controlling display of the corresponding pixels. Yes.
  • pixel TFTs pixel control elements
  • all the pixel control elements are arranged in the same direction with respect to the data lines extending in the vertical direction in plan view. For this reason, the interval between adjacent pixel control elements is the same.
  • a switching element is arranged between adjacent data lines and between adjacent pixel control elements, a large switching element cannot be arranged because this area is narrow.
  • An object of the present invention is to provide an active matrix substrate in which a large switching element can be arranged in a display area.
  • An active matrix substrate includes a plurality of data lines, a plurality of wirings crossing the plurality of data lines and including at least a plurality of gate lines, and a plurality of switching elements.
  • a drive circuit that is connected to at least a part of the wiring and controls the potential of the wiring in accordance with a control signal supplied from the outside of the display area, and is provided for each of the plurality of pixels that form the display area, and the data
  • a plurality of vertical lines extending in the horizontal direction, and the other is a plurality of horizontal lines extending in the horizontal direction in plan view, and the pixels connected to the same horizontal line among the plurality of pixel control elements
  • a part of the control element has an arrangement direction with respect to the connected vertical line different from an arrangement direction of other pixel control elements connected to the same horizontal line, and at least one
  • a large switching element can be arranged in the display region as a plurality of switching elements that are components of a drive circuit that controls the potentials of a plurality of wirings including a plurality of gate lines.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate.
  • FIG. 3 is a schematic diagram showing a schematic configuration of an active matrix substrate in which the source lines are not shown, and each part connected to the active matrix substrate.
  • FIG. 4 is a diagram illustrating an example of an equivalent circuit of a gate driver for driving the gate line of GL (n).
  • FIG. 5 is a timing chart when the gate driver scans the gate line.
  • FIG. 6 is a schematic diagram for explaining the configuration of the active matrix substrate in the first embodiment.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate.
  • FIG. 3 is a schematic diagram showing a schematic configuration of an active matrix substrate in which the source lines are not shown, and each part connected to the active matrix substrate.
  • FIG. 8A is a diagram showing a configuration of a conventional active matrix substrate.
  • FIG. 8B is a diagram illustrating a configuration of the active matrix substrate in the first embodiment.
  • FIG. 9A is a diagram showing a configuration of a conventional active matrix substrate for explaining the length of the internal node.
  • FIG. 9B is a diagram showing the configuration of the active matrix substrate in the first embodiment for explaining the length of the internal node.
  • FIG. 10A is a diagram for comparing and explaining the number of intersections between internal nodes or driver wirings and source lines or gate lines, and is a diagram showing a configuration of a conventional active matrix substrate.
  • FIG. 10B is a diagram for comparing and explaining the number of intersections between the internal node or driver wiring and the source line or gate line, and is a diagram illustrating the configuration of the active matrix substrate in the first embodiment.
  • FIG. 11A is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 8A.
  • FIG. 11B is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG.
  • FIG. 11C is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 8A.
  • FIG. 11D is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 8A.
  • FIG. 12 is an enlarged view of a part of TFT-C extracted from FIG. 11C.
  • FIG. 13A is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the active matrix substrate in the first embodiment.
  • FIG. 13B is a diagram showing an example of an equivalent circuit in the case where the gate driver circuit shown in FIG.
  • FIG. 13C is a diagram illustrating an example of an equivalent circuit when the circuit of the gate driver illustrated in FIG. 4 is arranged in the display region of the active matrix substrate in the first embodiment.
  • FIG. 14 is an enlarged view of the TFT-C extracted from FIGS. 13A to 13B.
  • FIG. 15A is a diagram schematically showing a gate driver arrangement region and a gate driver non-arrangement region in a conventional active matrix substrate.
  • FIG. 15B is a diagram schematically illustrating the arrangement region of the gate driver and the non-arrangement region of the gate driver in the active matrix substrate of the first embodiment.
  • FIG. 16A is a diagram showing a configuration of an active matrix substrate in the second embodiment.
  • FIG. 16B is a diagram showing a configuration of a conventional active matrix substrate in a configuration in which a gate line is wired for each color and a source line is wired for each pixel.
  • FIG. 17A is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 16B.
  • FIG. 17B is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 16B.
  • FIG. 17C is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 16B.
  • FIG. 17A is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 16B.
  • FIG. 17B is a diagram
  • FIG. 17D is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 16B.
  • FIG. 18 shows a part of TFT-C extracted from FIG. 17C.
  • FIG. 19A is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the active matrix substrate of the second embodiment.
  • FIG. 19B is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the active matrix substrate of the second embodiment.
  • FIG. 19C is a diagram illustrating an example of an equivalent circuit when the circuit of the gate driver illustrated in FIG.
  • FIG. 20 is a diagram in which some TFT-Cs are extracted from FIGS. 19A to 19B.
  • FIG. 21 is a diagram showing a configuration of an active matrix substrate in the third embodiment.
  • FIG. 22 is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG. 4 is arranged in the display area of the active matrix substrate of the third embodiment.
  • FIG. 23 is an enlarged view of a part of TFT-C extracted from FIG.
  • FIG. 24 is a diagram showing a configuration of an active matrix substrate in the fourth embodiment.
  • FIG. 25 is a diagram showing an example of an equivalent circuit when the circuit of the gate driver shown in FIG.
  • FIG. 4 is arranged in the display area of the active matrix substrate of the fourth embodiment.
  • FIG. 26 is an enlarged view of a part of TFT-C extracted from FIG.
  • FIG. 27 is a diagram for explaining the positional shift of the source layer with respect to the gate layer.
  • FIG. 28 is a diagram for explaining the influence of the displacement of the source line with respect to the gate line and the displacement of the drain pad with respect to the gate line in the active matrix substrate according to the first embodiment.
  • FIG. 29 is a diagram illustrating an example of a cancellation pattern formed in the gate layer.
  • FIG. 30 is a diagram illustrating an example of a canceling pattern of the gate layer for canceling a change in the overlapping area between the gate line and the drain pad when the drain pad is displaced in the left-right direction with respect to the gate line.
  • FIG. 31 is a diagram illustrating an example of a canceling pattern of the gate layer for canceling the capacitance change between the gate line and the drain pad when the drain pad is displaced in the vertical and horizontal directions with respect to the gate line.
  • FIG. 32 is a diagram illustrating an example of a canceling pattern of a gate layer provided corresponding to two pixel TFTs.
  • FIG. 33 is a diagram illustrating an example of the offset pattern of the gate layer provided for the non-rectangular drain pad and the shape of the drain pad.
  • FIG. 34 is a diagram showing another example of a canceling pattern provided for a non-rectangular drain pad and the shape of the drain pad.
  • FIG. 35 is a schematic diagram for explaining the configuration of an active matrix substrate in which adjacent source lines
  • An active matrix substrate includes a plurality of data lines, a plurality of wirings crossing the plurality of data lines and including at least a plurality of gate lines, and a plurality of switching elements.
  • a drive circuit that is connected to at least a part of the wiring and controls the potential of the wiring in accordance with a control signal supplied from the outside of the display area, and is provided for each of the plurality of pixels that form the display area, and the data
  • a plurality of vertical lines extending in the horizontal direction, and the other is a plurality of horizontal lines extending in the horizontal direction in plan view, and the pixels connected to the same horizontal line among the plurality of pixel control elements
  • a part of the control element has an arrangement direction with respect to the connected vertical line different from an arrangement direction of other pixel control elements connected to the same horizontal line, and at least one
  • the area between adjacent vertical lines is adjacent to each other.
  • the distance between the pixel control elements is wider than the distance between other adjacent pixel control elements. Since at least a part of the plurality of switching elements that are components of the drive circuit is disposed in this region, a large switching element can be disposed.
  • the arrangement area of the drive circuit can be reduced, so that the wiring length of the internal node of the drive circuit can be shortened.
  • the wiring length of the internal node is shortened, the number of intersections between the internal node or driver wiring and the gate line or source line is reduced, so that the yield is improved.
  • the parasitic capacitance of the internal node can be reduced, so that power consumption can be reduced.
  • the intervals between the plurality of vertical lines are unequal, and at least some of the plurality of switching elements are adjacent to each other in a region between the plurality of vertical lines arranged at unequal intervals.
  • the space between the lines is arranged in a region wider than the space between other adjacent vertical lines.
  • some of the pixel control elements connected to the same vertical line are other pixels whose arrangement direction with respect to the connected horizontal line is connected to the same vertical line.
  • the direction of arrangement of the control elements is different, and at least a part of the plurality of switching elements which are constituent elements of the drive circuit is a region between the adjacent horizontal lines between the adjacent pixel control elements. Is arranged in a region wider than the distance between other adjacent pixel control elements.
  • the intervals between the plurality of horizontal lines are unequal, and at least a part of the plurality of switching elements is between adjacent horizontal lines in a region between the plurality of horizontal lines arranged at unequal intervals. Are arranged in a region wider than the interval between other adjacent horizontal lines.
  • the region in the vertical direction in plan view among the regions in which the switching elements are disposed can be further increased, so that a larger switching element can be disposed.
  • the plurality of vertical lines may be the plurality of data lines, and the plurality of horizontal lines may be the plurality of gate lines.
  • the plurality of vertical lines may be the plurality of gate lines, and the plurality of horizontal lines may be the plurality of data lines.
  • the drain pad of the pixel control element is formed in a layer different from the gate layer forming the gate line in the stacking direction, and the gate layer is misaligned between the drain pad and the gate layer. In this case, a region is provided for suppressing a change in the overlapping area between the drain pad and the gate layer.
  • a display panel includes the active matrix substrate, a counter substrate including a color filter and a counter electrode, and a liquid crystal layer sandwiched between the active matrix substrate and the counter substrate.
  • the drive circuit arrangement area of the active matrix substrate can be reduced, so that the drive circuit non-placement area can be increased. Since the non-arrangement region of the drive circuit can be cut, the degree of freedom in making the display panel atypical other than a rectangle can be increased, and the degree of freedom in design of the display panel can be increased.
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power source 5.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • polarizing plates are provided on the lower surface side of the active matrix substrate 20a and the upper surface side of the counter substrate 20b.
  • a black matrix, three color filters of red (R), green (G), and blue (B) and a common electrode (all not shown) are formed on the counter substrate 20b.
  • the active matrix substrate 20a is electrically connected to the source driver 3 formed on the flexible substrate.
  • the display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power source 5.
  • the display control circuit 4 outputs control signals to the source driver 3 and a drive circuit (hereinafter referred to as a gate driver) formed on the active matrix substrate 20a.
  • a gate driver a drive circuit
  • the control signal includes a reset signal (CLR) for displaying an image on the display panel 2, a clock signal (CKA, CKB), a data signal, and the like.
  • the power supply 5 is electrically connected to the display panel 2, the source driver 3, and the display control circuit 4, and supplies a power supply voltage signal to each.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 20a.
  • a plurality of gate lines 13G are formed substantially in parallel from one end to the other end in the X-axis direction.
  • a plurality of source lines 15S are formed substantially parallel to the Y-axis direction so as to intersect with the gate line 13G group. That is, the source line 15S is a vertical line extending in the vertical direction in plan view, and the gate line 13G is a horizontal line extending in the horizontal direction in plan view.
  • a TFT (hereinafter referred to as a pixel TFT) (pixel control element) for controlling display of a pixel is provided in the vicinity of the intersection of the gate line 13G and the source line 15S.
  • Each pixel corresponds to a color filter of one of red (R), green (G), and blue (B) provided on the counter substrate 20b side.
  • One display pixel is constituted by three pixels of the adjacent red pixel, green pixel, and blue pixel, and various colors can be displayed.
  • FIG. 3 is a schematic diagram showing a schematic configuration of each part connected to the active matrix substrate 20a and the active matrix substrate 20a in which the source line 15S is not shown.
  • the gate driver 11 (drive circuit) is formed between the gate line 13G and the gate line 13G in the display region.
  • each of the plurality of gate lines 13 ⁇ / b> G is connected to one gate driver 11, but may be connected to a plurality of gate drivers 11.
  • a terminal area 12g (second terminal area) is formed in the frame area on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the display control circuit 4 and the power source 5.
  • the terminal unit 12g receives signals such as control signals (CKA, CKB) and power supply voltage signals output from the display control circuit 4 and the power supply 5. Signals such as control signals (CKA, CKB) and power supply voltage signals input to the terminal portion 12g are supplied to each gate driver 11 via the driver wiring 15L1.
  • the gate driver 11 In response to the supplied signal, the gate driver 11 outputs a voltage signal indicating one of the selected state and the non-selected state to the connected gate line 13G, and supplies the voltage signal to the next-stage gate line 13G. Is output.
  • a voltage signal corresponding to each of a selected state and a non-selected state may be referred to as a scanning signal.
  • the state in which the gate line 13G is selected is referred to as driving of the gate line 13G.
  • a terminal portion 12s (first terminal portion) for connecting the source driver 3 and the source line 15S is formed in a frame region on the side where the source driver 3 is provided.
  • the source driver 3 outputs a data signal to each source line 15S in accordance with a control signal input from the display control circuit 4.
  • FIG. 4 is a diagram illustrating an example of an equivalent circuit of the gate driver 11 for driving the gate line 13G of GL (n).
  • the gate driver 11 includes TFT-A to TFT-E configured as thin film transistors (TFTs) as switching elements, a capacitor Cbst, terminals 111 to 117, and a low-level power source. And a terminal group to which a voltage signal is input.
  • TFTs thin film transistors
  • the terminal 111 receives the set signal (S) via the GL (n-1) gate line 13G of the preceding stage.
  • the terminal 111 of the gate driver 11 connected to the gate line 13G of GL (1) receives the gate start pulse signal (S) output from the display control circuit 4.
  • the terminals 113 and 116 receive a reset signal (CLR) output from the display control circuit 4.
  • the terminal 114 receives an input clock signal (CKA).
  • the terminals 112 and 115 receive an input clock signal (CKB).
  • the terminal 117 outputs the set signal (S) to the subsequent gate line 13G.
  • the clock signal (CKA) and the clock signal (CKB) are two-phase clock signals whose phases are inverted every horizontal scanning period (see FIG. 5).
  • netA a wiring connecting the source terminal of the TFT-A, the drain terminal of the TFT-B, one electrode of the capacitor Cbst, and the gate terminal of the TFT-C.
  • the gate terminal of the TFT-A is connected to the terminal 112, the drain terminal is connected to the terminal 111, and the source terminal is connected to netA (n).
  • the gate terminal of the TFT-B is connected to the terminal 113, the drain terminal is connected to netA (n), and the source terminal is connected to the power supply voltage terminal VSS.
  • the gate terminal of TFT-C is connected to netA (n), the drain terminal is connected to terminal 114, and the source terminal is connected to output terminal 117.
  • the capacitor Cbst has one electrode connected to the netA (n) and the other electrode connected to the terminal 117.
  • the gate terminal of the TFT-D is connected to the terminal 115, the drain terminal is connected to the terminal 117, and the source terminal is connected to the power supply voltage terminal VSS.
  • the gate terminal of the TFT-E is connected to the terminal 116, the drain terminal is connected to the terminal 117, and the source terminal is connected to the power supply voltage terminal VSS.
  • FIG. 5 is a timing chart when the gate driver 11 scans the gate line 13G.
  • a period from t3 to t4 is a period in which the GL (n) gate line is selected.
  • a clock signal (CKA) and a clock signal (CKB) that are supplied from the display control circuit 4 and whose phases are inverted every horizontal scanning period are input to the gate driver 11 via the terminals 112, 114, and 115.
  • a reset signal (CLR) that is at a H (High) level for a certain period every vertical scanning period is input from the display control circuit 4 to the gate driver 11 via the terminals 113 and 116.
  • the reset signal (CLR) is input, the netA (n) and the gate line 13G transition to the L (Low) level.
  • the L level clock signal (CKA) is input to the terminal 114, and the H level clock signal (CKB) is input to the terminals 112 and 115.
  • TFT-A and TFT-D are turned on, netA (n) is charged to the L level power supply voltage (VSS), TFT-C is turned off, and the L level potential is output from the terminal 117. .
  • the clock signal (CKA) becomes L level and the clock signal (CKB) becomes H level, and the set signal (S) is input to the terminal 111 through the gate line of GL (n ⁇ 1).
  • TFT-A is turned on, and netA (n) is charged to a potential obtained by subtracting the threshold voltage of TFT-A from the H level.
  • TFT-D since the TFT-D is in an on state, an L level potential is output from the terminal 117.
  • the TFT-C is turned on and the TFT-D is turned off.
  • the potential of the terminal 117 starts to be charged to the H level.
  • netA (n) is charged to a higher potential via the capacitor Cbst.
  • the netA (n) potential is designed to be higher than the potential obtained by adding the threshold voltage of the TFT-C to the H level.
  • the TFT-C is kept on, so that the gate line 13G of GL (n) connected to the terminal 117 is charged to the H level and is in the selected state.
  • the gate line 13G is selected.
  • the liquid crystal display device 1 sequentially scans the gate lines 13G by the gate drivers 11 connected to the respective gate lines 13G, and supplies data signals to the respective source lines 15S by the source driver 3, whereby an image is displayed on the display panel 2. indicate. *
  • TFT-A to TFT- constituting the gate driver 11 A wide region cannot be secured as a region for arranging TFTs such as E (hereinafter referred to as driver TFTs). Accordingly, in the present embodiment, among the plurality of pixel TFTs connected to the same gate line 13G (horizontal line), some of the pixel TFTs are connected to the source line 15S (vertical line) connected to the pixel TFT. In contrast, they are arranged in different directions on the left and right.
  • the intervals between the adjacent gate lines 13G are equal, but the intervals between the adjacent source lines 15S are not equal but are not equal.
  • the interval between the two source lines 15S located on both sides of the position where the driver TFT is arranged is the widest.
  • the pixel TFT connected to the source line 15S located on the left side of the position where the driver TFT is arranged is arranged on the right side with respect to the connected source line 15S.
  • the pixel TFT connected to the source line 15S located on the right side of the position where the driver TFT is arranged is arranged on the left side with respect to the connected source line 15S.
  • FIG. 6 is a schematic diagram for explaining the configuration of the active matrix substrate 20a in the present embodiment.
  • the spacing between the source line 15S1 and the source line 15S2, the spacing between the source line 15S2 and the source line 15S3, and the spacing between the source line 15S3 and the source line 15S4 are different. Specifically, the interval between the source line 15S2 and the source line 15S3 is wider than the interval between the source line 15S1 and the source line 15S2 and the interval between the source line 15S3 and the source line 15S4, and at least one pixel or more. is seperated. In FIG. 6, the pixel electrode 17 of each pixel is also shown.
  • the pixel TFT 16T1 connected to the source line 15S1 and the pixel TFT 16T2 connected to the source line 15S2 are connected to each other.
  • the pixel TFT 16T3 connected to the source line 15S is arranged on the left side with respect to the connected source line 15S.
  • the driver TFT 18 is disposed between the source line 15S2 and the source line 15S3 having a wide interval in the region between the two adjacent source lines 15S.
  • the intervals between adjacent source lines 15S are not equal, but the arrangement direction of a plurality of pixel TFTs connected to the same gate line 13G is relative to the source line 15S connected to each pixel TFT.
  • 2 is a diagram showing a comparative configuration example in the same direction. That is, all the pixel TFTs 16T are arranged on the right side with respect to the connected source line 15S.
  • the interval between the source line 15S2 and the source line 15S3 is the interval between the source line 15S1 and the source line 15S2, and Wider than the interval between.
  • the driver TFT 18 can be disposed between the source line 15S2 and the source line 15S3 having a wide interval.
  • the driver wiring 15L1, and the source line 15S3 are arranged on the pixel region (opening region), the aperture ratio decreases.
  • some of the pixel TFTs among the plurality of pixel TFTs connected to the same gate line 13G are connected to the connected source line 15S. Since they are arranged in different directions, the source line 15S2 and the driver wiring 15L1 can be arranged in the light shielding region between the pixels, and the aperture ratio can be increased as compared with the configuration shown in FIG.
  • FIG. 8A and 8B show the arrangement direction of a plurality of pixel TFTs in which the configuration of the active matrix substrate 20a in this embodiment is substantially the same as the interval between adjacent source lines and connected to the same gate line 13G. It is a figure for comparing and explaining the structure of the conventional active matrix substrate which is the same.
  • FIG. 8A shows a configuration of a conventional active matrix substrate
  • FIG. 8B shows a configuration of an active matrix substrate 20a in the present embodiment.
  • a region BM indicated by a two-dot chain line is a light shielding region BM shielded by a black matrix (not shown) formed on the counter substrate 20b.
  • a plurality of source lines 15S are arranged at equal intervals in the BM region.
  • a driver wiring 15L1 connected to the driver TFT 18 is disposed in the pixel region (opening region) at a position where the driver TFT 18 is disposed.
  • dummy wirings (not shown) for adjusting the aperture ratio corresponding to the arrangement positions of the driver wirings 15L1 are arranged in the pixel region at positions where the driver TFTs 18 are not arranged.
  • the driver wiring 15L1 is arranged in the BM region.
  • the source lines 15S1 and 15S2 are arranged in the BM region, and the source line 15S3 is arranged in the pixel region.
  • the arrangement position of the source line 15S in one display pixel is the same regardless of the presence / absence of the arrangement of the driver TFT 18, so that no dummy wiring for adjusting the aperture ratio is necessary.
  • FIG. 9A and 9B are diagrams for comparing and explaining the length of the internal node of the active matrix substrate 20a in this embodiment and the length of the internal node of the conventional active matrix substrate.
  • FIG. 9A shows a configuration of a conventional active matrix substrate
  • FIG. 9B shows a configuration of an active matrix substrate 20a in the present embodiment.
  • the internal node is a wiring corresponding to netA shown in FIG.
  • the plurality of source lines 15S are arranged at equal intervals, and the arrangement direction of the plurality of pixel TFTs connected to the same gate line 13G is the same. Therefore, the area where the driver TFT 18 is arranged is narrow, and only a small driver TFT 18 can be arranged. For this reason, it is necessary to arrange small driver TFTs 18 at a plurality of locations, and the internal node of the gate driver 11 becomes long.
  • the internal node of the gate driver 11 has a length over 5 display pixels. Further, the longer internal node increases the parasitic capacitance of the internal node and increases the power consumption.
  • the arrangement area of the driver TFT 18 is wider than that of the conventional active matrix substrate.
  • region of the gate driver 11 whole can be made small.
  • the internal node of the gate driver 11 can be shortened.
  • the conventional active matrix substrate shown in FIG. 9A three small driver TFTs 18 need to be arranged, whereas in the active matrix substrate 20a of this embodiment shown in FIG. Only two large driver TFTs 18 need be arranged.
  • the internal node of the driver 11 has a length extending over three display pixels. By shortening the internal node, the parasitic capacitance of the internal node is reduced and the power consumption is reduced.
  • FIG. 10A and 10B compare the number of intersections between the active matrix substrate 20a in the present embodiment, the internal node (netA) or driver wiring 15L1 of the conventional active matrix substrate, and the source line 15S or the gate line 13G. It is a figure for doing.
  • FIG. 10A shows a configuration of a conventional active matrix substrate
  • FIG. 10B shows a configuration of an active matrix substrate 20a in the present embodiment.
  • the intersection of the internal node (netA) or the driver wiring 15L1 and the source line 15S or the gate line 13G is surrounded by a dotted line.
  • the internal node of the gate driver 11 since the internal node of the gate driver 11 becomes long, the number of connection points between the internal node (netA) in the X-axis direction and the source line 15S in the Y-axis direction increases. Further, since it is necessary to arrange the small driver TFTs 18 at a plurality of locations, the number of connection locations between the Y-axis direction driver wiring 15L1 and the X-axis direction gate line 13G increases.
  • the internal node of the gate driver 11 is shortened. Therefore, as apparent from a comparison between FIG. 10A and FIG. 10B, the number of connection points between the internal node in the X-axis direction and the source line 15S in the Y-axis direction is reduced.
  • the number of driver TFTs 18 can be reduced because larger driver TFTs 18 can be arranged as compared with a conventional active matrix substrate. Therefore, it is possible to reduce the number of connection points between the driver wiring in the Y-axis direction and the gate line 13G in the X-axis direction. Thereby, the probability of occurrence of a leak failure at the intersection is lowered, and the yield is improved.
  • the driver wiring 15L1 extending in the Y-axis direction and the drain pad of the pixel TFT 16T, which is an element electrically connected to the pixel electrode are compared with the conventional active matrix substrate. The distance gets longer. Thereby, since capacitive coupling between the pixel electrode and the driver wiring 15L1 is reduced, noise propagation from the driver wiring with respect to the pixel potential can be reduced, and the image quality can be improved.
  • FIGS. 11A to 11D are diagrams showing an example of an equivalent circuit when the circuit of the gate driver 11 shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 8A. Due to the size of the drawing to be drawn, one circuit diagram is divided into four drawings of FIGS. 11A to 11D.
  • the source line 15S shown at the right end of FIG. 11A is the same as the source line 15S shown at the left end of FIG. 11B.
  • the source line 15S shown at the right end of FIG. 11B is the same as the source line 15S shown at the left end of FIG. 11C.
  • the source line 15S shown at the right end of FIG. 11C is the same as the source line 15S shown at the left end of FIG. 11D.
  • FIG. 12 is an enlarged view of a part of TFT-C (driver TFT 18) extracted from FIG. 11C.
  • FIGS. 13A to 13C are diagrams showing an example of an equivalent circuit when the circuit of the gate driver 11 shown in FIG. 4 is arranged in the display area of the active matrix substrate 20a in the present embodiment. Due to the size of the drawing to be drawn, one circuit diagram is divided into three drawings of FIGS. 13A to 13C. For example, the source line 15S shown at the right end of FIG. 13A is the same as the source line 15S shown at the left end of FIG. 13B. Further, the source line 15S shown at the right end of FIG. 13B is the same as the source line 15S shown at the left end of FIG. 13C.
  • FIG. 14 is an enlarged view of the TFT-C (driver TFT 18) extracted from FIGS. 13A to 13B.
  • a driver TFT 18 larger than that in the conventional active matrix substrate can be arranged.
  • a TFT-C (driver TFT 18) having a length in the Y-axis direction of 6 ⁇ m and a length in the X-axis direction of 18 ⁇ m can be arranged.
  • the arrangement area of the gate driver 11 can be reduced as compared with the conventional active matrix substrate.
  • FIG. 15A is a diagram schematically showing the arrangement area 151 of the gate driver 11 and the non-arrangement area 152 of the gate driver 11 in the conventional active matrix substrate.
  • FIG. 15B is a diagram schematically illustrating the arrangement area 151 of the gate driver 11 and the non-arrangement area 152 of the gate driver 11 in the active matrix substrate 20a of the present embodiment.
  • the arrangement region 151 of the gate driver 11 is made smaller than that of the conventional active matrix substrate. Can do. Thereby, the non-arrangement region 152 of the gate driver 11 can be enlarged (see FIGS. 15A and 15B).
  • the gate driver non-arrangement region 152 in which the gate driver 11 is not arranged can be cut.
  • FIG. 15A and FIG. 15B an example of the area
  • the cutting region 152a can also be made larger. Thereby, the freedom degree at the time of making the display panel 2 into a shape other than a rectangle becomes high, and the freedom degree of the design of the liquid crystal display device 1 can be increased.
  • the source line 15S is wired for each color
  • the gate line 13G is wired for each pixel.
  • the gate line 13G is wired for each color
  • the source line 15S is wired for each pixel. That is, the gate line 13G is a vertical line extending in the vertical direction in plan view, and the source line 15S is a horizontal line extending in the horizontal direction in plan view.
  • the active matrix substrate 20a in the present embodiment among the plurality of pixel TFTs 16T connected to the same source line 15S, some of the pixel TFTs 16T are arranged in different directions with respect to the connected gate lines 13G. Yes. Further, the interval between the adjacent gate lines 13G is not equal, but is not equal. *
  • the interval between the two gate lines 13G located on both sides of the position where the driver TFT 18 is disposed is the widest and one pixel or more apart.
  • the pixel TFT 16T connected to the gate line 13G located on the left side of the position where the driver TFT 18 is arranged is arranged on the right side with respect to the connected gate line 13G, and the position where the driver TFT 18 is arranged.
  • the pixel TFT 16T connected to the gate line 13G located on the right side is arranged on the left side with respect to the connected gate line 13G.
  • FIG. 16A is a diagram showing a configuration of the active matrix substrate 20a in the second embodiment.
  • the distance between the gate line 13G4 and the gate line 13G5, the distance between the gate line 13G5 and the gate line 13G6, and the distance between the gate line 13G6 and the gate line 13G7 are different.
  • the interval between the gate line 13G5 and the gate line 13G6 is wider than the interval between the gate line 13G4 and the gate line 13G5 and the interval between the gate line 13G6 and the gate line 13G7, and is separated by one pixel or more. ing.
  • the pixel TFT 16T14 connected to the gate line 13G4 and the pixel TFT 16T15 connected to the gate line 13G5 are connected to each other.
  • the gate line 13G is arranged on the right side.
  • the pixel TFT 16T16 connected to the gate line 13G6 is arranged on the left side with respect to the connected gate line 13G.
  • the driver TFT 18 is disposed between the gate line 13G5 and the gate line 13G6 having a wide interval.
  • the driver wiring 15L1 that is electrically connected to the driver TFT 18 is disposed in the light shielding region BM between adjacent pixels.
  • some of the gate lines 13G are arranged in the pixel region.
  • the gate lines 13G1, 13G2, 13G4, 13G5, 13G7, 13G8, and 13G10 are arranged in the light shielding region BM between adjacent pixels, but the gate lines 13G3, 13G6, and 13G9 are pixels. Arranged in the area.
  • the gate line 13G since the gate line 13G has the same arrangement for each display pixel regardless of the presence or absence of the driver TFT 18, no dummy wiring for adjusting the aperture ratio is necessary.
  • FIG. 16B is a diagram showing a configuration of a conventional active matrix substrate in a configuration in which gate lines 13G are wired for each color and source lines 15S are wired for each pixel.
  • this conventional active matrix substrate a plurality of gate lines 13G are arranged at equal intervals, and a plurality of pixel TFTs 16T connected to the same source line 15S with respect to the connected gate lines 13G.
  • the arrangement direction is the same.
  • all the pixel TFTs 16T are arranged on the right side with respect to the gate lines 13G connected thereto.
  • the area where the driver TFT 18 is arranged is narrow, and only a small driver TFT 18 can be arranged. For this reason, it is necessary to arrange small driver TFTs 18 at a plurality of locations, and the internal node of the gate driver 11 becomes long. As the internal node becomes longer, the parasitic capacitance of the internal node increases and the power consumption increases.
  • some of the pixel TFTs 16T among the plurality of pixel TFTs 16T connected to the same source line 15S with the arrangement intervals of the gate lines 13G being unequal. are arranged in different directions with respect to the connected gate line 13G, thereby widening the arrangement region of the driver TFT 18 in the X-axis direction.
  • the driver TFT 18 that is larger than the conventional active matrix substrate can be arranged, and therefore the arrangement area of the entire gate driver 11 can be reduced.
  • the internal node of the gate driver 11 can be shortened, the parasitic capacitance of the internal node is reduced and the power consumption is reduced.
  • the internal node of the gate driver 11 is shortened, the number of connection points between the internal node in the Y-axis direction and the source line 15S in the X-axis direction is reduced.
  • the driver wiring 15L1 extending in the Y-axis direction and the elements (for example, the pixel TFT 16T) electrically connected to the pixel electrode are compared with the conventional active matrix substrate.
  • the distance to the drain pad) increases.
  • FIGS. 17A to 17D are diagrams showing an example of an equivalent circuit when the circuit of the gate driver 11 shown in FIG. 4 is arranged in the display area of the conventional active matrix substrate shown in FIG. 16B. Due to the size of the drawing to be drawn, one circuit diagram is divided into four drawings of FIGS. 17A to 17D.
  • the source line 15S shown at the lower end of FIG. 17A is the same as the source line 15S shown at the upper end of FIG. 17B.
  • the source line 15S shown at the lower end of FIG. 17B is the same as the source line 15S shown at the upper end of FIG. 17C.
  • the source line 15S shown at the lower end of FIG. 17C is the same as the source line 15S shown at the upper end of FIG. 17D.
  • FIG. 18 is an enlarged view of a part of TFT-C (driver TFT 18) extracted from FIG. 17C.
  • the size of the area where the driver TFT 18 is arranged is limited.
  • the TFT-C (driver TFT 18) cannot be arranged between adjacent pixel TFTs 16T. Long TFT-C cannot be arranged.
  • the TFT-C having a maximum length in the Y-axis direction of 6 ⁇ m can be arranged.
  • FIGS. 19A to 19C are diagrams showing an example of an equivalent circuit when the circuit of the gate driver 11 shown in FIG. 4 is arranged in the display area of the active matrix substrate 20a of the present embodiment. Because of the size of the drawing to be drawn, one circuit diagram is divided into three drawings of FIGS. 19A to 19C. For example, the source line 15S shown at the lower end of FIG. 19A is the same as the source line 15S shown at the upper end of FIG. 19B. Further, the source line 15S shown at the lower end of FIG. 19B is the same as the source line 15S shown at the upper end of FIG. 19C.
  • FIG. 20 is a diagram in which some TFT-Cs (driver TFTs 18) are extracted from FIGS. 19A to 19B.
  • a driver TFT 18 larger than that in the conventional active matrix substrate can be arranged.
  • the TFT-C having a length in the X-axis direction of 6 ⁇ m is connected to the adjacent pixel TFT 16T. It becomes possible to arrange
  • the TFT-C to be arranged has a length L in the X-axis direction of 6 ⁇ m and a length in the Y-axis direction W> 80 ⁇ m
  • the length in the X-axis direction is 6 ⁇ m
  • one TFT-C is arranged for one display pixel, it is only necessary to arrange over five display pixels. Thereby, the arrangement area of the gate driver 11 can be reduced as compared with the conventional active matrix substrate.
  • some of the pixel TFTs 16T among the plurality of pixel TFTs 16T connected to the same gate line 13G are connected to the source line 15S. Were arranged in different directions. Further, the intervals between the adjacent source lines 15S are not equal but not equal.
  • the active matrix substrate 20a according to the third embodiment has the characteristics of the configuration of the active matrix substrate 20a according to the first embodiment described above, and further has a plurality of connections connected to the same source line 15S (vertical line).
  • the pixel TFTs 16T some of the pixel TFTs 16T are arranged in different directions with respect to the connected gate lines 13G (horizontal lines), and the intervals between the adjacent gate lines 13G are not equal but unequal. It is an interval.
  • FIG. 21 is a diagram showing the configuration of the active matrix substrate 20a in the third embodiment.
  • the spacing between the source line 15S1 and the source line 15S2, the spacing between the source line 15S2 and the source line 15S3, and the spacing between the source line 15S3 and the source line 15S4 are different. Specifically, the interval between the source line 15S2 and the source line 15S3 is wider than the interval between the source line 15S1 and the source line 15S2 and the interval between the source line 15S3 and the source line 15S4.
  • the pixel TFT 16T11 connected to the source line 15S1 and the pixel TFT 16T12 connected to the source line 15S2 are connected.
  • the pixel TFT 16T13 connected to the source line 15S3 is disposed on the left side with respect to the connected source line 15S.
  • the interval between the gate line 13G1 and the gate line 13G2 is different from the interval between the gate line 13G2 and the gate line 13G3. Specifically, the interval between the gate line 13G2 and the gate line 13G3 is wider than the interval between the gate line 13G1 and the gate line 13G2, and two pixels are separated.
  • the pixel TFT 16T11 connected to the gate line 13G1 and the pixel TFT 16T31 connected to the gate line 13G3 are connected.
  • the pixel TFT 16T21 connected to the gate line 13G2 and the pixel TFT 16T41 connected to the gate line 13G4 are disposed below the gate line 13G. It is arranged on the upper side.
  • the driver TFT 18 is disposed in the light shielding region BM between the adjacent gate lines 13G between the adjacent two gate lines 13G and between the adjacent pixels in the Y-axis direction.
  • the pixel is disposed in the light shielding region BM between the gate line 13G2 and the gate line 13G3 and between pixels adjacent in the Y-axis direction.
  • driver wiring 15L1 that is electrically connected to the driver TFT 18 and extends in the Y-axis direction is disposed in the light-shielding region BM between adjacent pixels in the X-axis direction.
  • driver wirings 15N1, 15N2, and 15N3 that are electrically connected to the driver TFT 18 and extend in the X-axis direction are pixels between the gate line 13G2 and the gate line 13G3 and adjacent in the Y-axis direction, like the driver TFT 18.
  • the source lines 15S are arranged in the pixel region.
  • the source lines 15S1, 15S2, 15S4, 15S5, 15S7, and 15S8 are arranged in the light shielding region BM between pixels adjacent in the X-axis direction, but the source lines 15S3, 15S6, and 15S9 are Are disposed in the pixel region.
  • the source line 15S since the source line 15S has the same arrangement for each display pixel, a dummy wiring for matching the aperture ratio is not necessary.
  • the arrangement area of the driver TFT 18 in the X-axis direction can be widened as in the active matrix substrate in the first embodiment.
  • a large driver TFT 18 can be arranged.
  • the arrangement area of the entire gate driver 11 can be reduced, so that the internal node of the gate driver 11 can be shortened.
  • the parasitic capacitance of the internal node is reduced and the power consumption is reduced.
  • the internal node of the gate driver 11 is shortened, the number of connection points between the internal node in the X-axis direction and the source line 15S in the Y-axis direction is reduced. Furthermore, since a larger driver TFT 18 can be arranged as compared with a conventional active matrix substrate, the number of driver TFTs 18 can be reduced. Therefore, the number of connection points between the Y-axis direction driver wiring 15L1 and the X-axis direction gate line 13G can be reduced.
  • the pixel TFT 17T which is an element electrically connected to the pixel electrode 17, and the driver wiring 15L1 are separated by one pixel in the Y-axis direction, capacitive coupling is reduced. Thereby, noise propagation from the driver wiring with respect to the pixel potential can be reduced, and the image quality can be improved.
  • the driver TFT 18 and the driver wiring 15N1 ⁇ are not disposed in the region where the driver TFT 18 is disposed in the region where the driver TFT 18 is disposed. Since only 15N3 is arranged, the driver TFT can be arranged in a wider area than the active matrix substrate in the first embodiment. Therefore, it is easy to dispose an element that requires a large area, such as an electrostatic protection circuit or a capacitance forming portion, in a region where the driver TFT 18 is disposed.
  • TFT-C driver TFT 18
  • the length L 6 ⁇ m in the Y-axis direction and the length in the X-axis direction
  • FIG. 22 is a diagram showing an example of an equivalent circuit when the circuit of the gate driver 11 shown in FIG. 4 is arranged in the display area of the active matrix substrate 20a of the present embodiment.
  • FIG. 23 is an enlarged view of a part of TFT-C (driver TFT 18) extracted from FIG.
  • the TFT-C to be arranged has a length L in the Y-axis direction of 6 ⁇ m and a length W in the X-axis direction of W> 80 ⁇ m
  • the length in the Y-axis direction is 6 ⁇ m. If TFT-Cs with lengths in the X-axis direction of 12 ⁇ m, 44 ⁇ m, 12 ⁇ m, 6 ⁇ m and 6 ⁇ m are arranged, the condition can be satisfied. Therefore, as shown in FIG. 23, the arrangement area of the TFT-C (driver TFT 18) is only required for two display pixels, so that the arrangement area of the gate driver 11 can be reduced as compared with the conventional active matrix substrate. .
  • the active matrix substrate 20a according to the fourth embodiment has the characteristics of the configuration of the active matrix substrate 20a according to the second embodiment described above, and further includes a plurality of gates connected to the same gate line 13G (vertical line).
  • the pixel TFTs 16T some of the pixel TFTs 16T are arranged in different directions with respect to the connected source lines 15S (horizontal lines), and the intervals between the adjacent source lines 15S are not equal but unequal. It is an interval.
  • FIG. 24 is a diagram showing a configuration of the active matrix substrate 20a in the fourth embodiment.
  • the distance between the gate lines 13G1 and 13G2, the distance between the gate lines 13G2 and 13G3, and the distance between the gate lines 13G3 and 13G4 are different. Specifically, the interval between the gate line 13G1 and the gate line 13G2 is wider than the interval between the gate line 13G2 and the gate line 13G3 and the interval between the gate line 13G3 and the gate line 13G4, and is separated by one pixel or more. ing. *
  • the pixel TFT 16T11 connected to the gate line 13G1 and the pixel TFT 16T13 connected to the gate line 13G3 are connected.
  • the pixel TFT 16T12 connected to the gate line 13G2 is arranged on the left side with respect to the connected gate line 13G.
  • the interval between the source line 15S1 and the source line 15S2 is different from the interval between the source line 15S2 and the source line 15S3. Specifically, the interval between the source line 15S2 and the source line 15S3 is wider than the interval between the source line 15S1 and the source line 15S2, and two pixels are separated.
  • the pixel TFT 16T11 connected to the source line 15S1 and the pixel TFT 16T31 connected to the source line 15S3 are connected.
  • the pixel TFT 16T21 connected to the source line 15S2 and the pixel TFT 16T41 connected to the source line 15S4 are arranged on the upper side with respect to the source line 15S. Located on the lower side.
  • the driver TFT 18 is disposed between the two source lines 15S adjacent in the Y-axis direction and between the source lines 15S having a wide interval and between the adjacent pixels in the Y-axis direction.
  • the pixel is disposed in the light shielding region BM between the source line 15S2 and the source line 15S3 and between pixels adjacent in the Y-axis direction.
  • the driver wiring 15L1 that is electrically connected to the driver TFT 18 and extends in the Y-axis direction is disposed in the light-shielding region BM between adjacent pixels in the X-axis direction.
  • driver wirings 15N1, 15N2, and 15N3 that are electrically connected to the driver TFT 18 and extend in the X-axis direction are between the source line 15S2 and the source line 15S3 and between the adjacent pixels in the Y-axis direction. It is arranged in BM. That is, all the driver wirings are arranged in the light shielding area BM and are not arranged in the pixel area.
  • some of the gate lines 13G are arranged in the pixel region.
  • the gate lines 13G1, 13G2, 13G4, 13G5, 13G7, 13G8, and 13G10 are arranged in the light shielding region BM between pixels adjacent in the X-axis direction, but the gate lines 13G3, 13G6, 13G9 is arranged in the pixel region.
  • the gate line 13G since the gate line 13G has the same arrangement for each display pixel, a dummy wiring for matching the aperture ratio is not necessary.
  • the arrangement area of the driver TFT 18 can be widened, so that it is larger than the conventional active matrix substrate.
  • a driver TFT 18 can be disposed.
  • the arrangement area of the entire gate driver 11 can be reduced, so that the internal node of the gate driver 11 can be shortened.
  • the parasitic capacitance of the internal node is reduced and the power consumption is reduced.
  • the internal node of the gate driver 11 is shortened, the number of connection points between the internal node in the Y-axis direction and the source line 15S in the X-axis direction is reduced.
  • the distance between the driver wiring 15L1 extending in the Y-axis direction and the drain pad, which is an element electrically connected to the pixel electrode, can be increased. large.
  • drain pad which is an element electrically connected to the pixel electrode
  • driver wirings 15N1 to 15N3 are separated by one pixel in the Y-axis direction. Therefore, noise propagation from the driver wiring with respect to the pixel potential can be reduced, and the image quality can be improved.
  • the driver TFT 18 can be disposed in a wider area than the active matrix substrate in the second embodiment. Therefore, it is easy to dispose an element that requires a large area, such as an electrostatic protection circuit or a capacitance forming portion, in a region where the driver TFT 18 is disposed.
  • the size of the region where the driver TFT 18 is disposed is limited.
  • FIG. 25 is a diagram showing an example of an equivalent circuit when the circuit of the gate driver 11 shown in FIG. 4 is arranged in the display area of the active matrix substrate 20a of the present embodiment.
  • FIG. 26 is an enlarged view of a part of TFT-C (driver TFT 18) extracted from FIG.
  • the length in the Y axis direction is 6 ⁇ m. If two TFT-Cs (driver TFTs 18) each having a length in the X-axis direction of 40 ⁇ m are arranged, the condition can be satisfied. Therefore, as shown in FIG. 26, the arrangement area of the TFT-C (driver TFT 18) is only required for two display pixels, so that the arrangement area of the gate driver 11 can be reduced as compared with the conventional active matrix substrate. .
  • a gate layer constituting the gate line 13G and a source layer for forming the source line 15S are formed on the glass substrate.
  • the gate layer and the source layer are formed in different layers in the stacking direction.
  • each layer is displaced in a plane direction orthogonal to the stacking direction, so that the overlapping area of the gate layer and the source layer may be different for each substrate or each place.
  • This effect is particularly prominent between the drain pad of the pixel TFT 16T and other elements, and causes a reduction in display quality.
  • the capacitance between the drain pad and the gate line 13G increases / decreases due to the position shift, and the pull-in amount when the pixel TFT is turned off increases / decreases.
  • FIG. 27 is a diagram for explaining a positional shift of the source layer 272 with respect to the gate layer 271. If the position 272a is shifted to the position 272b with respect to the reference position 272a of the source layer 272, the overlapping area between the gate layer 271 and the source layer 272 is increased and the capacity is increased. And the area of overlap between the source layer 272 and the capacitance decreases.
  • FIG. 28 is a diagram for explaining the influence of the displacement of the source line 15S with respect to the gate line 13G and the displacement of the drain pad 28D with respect to the gate line 13G in the active matrix substrate 20a according to the first embodiment. It is.
  • the reference position of the source line 15S and the drain pad 28D is indicated by a solid line, and the position when a positional deviation occurs is indicated by a dotted line.
  • the active matrix substrate 20a As described above, in the active matrix substrate 20a according to the first embodiment, among the plurality of pixel TFTs 16T connected to the same gate line 13G, some of the pixel TFTs are connected to the connected source line 15S. Are arranged in different directions. In the example shown in FIG. 28, the pixel TFT 16T1 is disposed on the right side of the source line 15S1, and the pixel TFT 16T2 is disposed on the left side of the source line 15S2.
  • the gate lines are arranged between the pixel TFTs 16T having different arrangement directions with respect to the connected source line 15S.
  • the overlapping area changes between 13G and the drain pad 28D, and the capacitance changes.
  • the overlapping area between the gate line 13G and the drain pad 28D1 decreases, the capacitance decreases, and the pull-in amount when the pixel TFT 16T is turned off decreases.
  • the overlapping area between the gate line 13G and the drain pad 28D2 increases, the capacitance increases, and the pull-in amount when the pixel TFT 16T is turned off increases.
  • a canceling pattern for canceling a change in the overlapping area between the gate layer and the drain pad due to the misalignment is provided. Form on the gate layer.
  • FIG. 29 is a diagram illustrating an example of a cancellation pattern 290 formed on the gate line 13G (gate layer). Also in FIG. 29, the reference position of the source line 15S and the drain pad 28D is indicated by a solid line, and the position when a positional shift occurs is indicated by a dotted line.
  • the offset pattern 290 has a shape that can suppress a change in the overlapping area between the gate line 13G and the drain pad 28D when a positional deviation occurs between the gate line 13G and the drain pad 28D.
  • the drain pad 28D is formed at the reference position, the overlapping region of the gate line 13G and the drain pad 28D when the cancellation pattern 290 is not formed, the cancellation pattern 290 and the drain pad 28D.
  • the canceling pattern 290 is formed so that the overlapping region is symmetrical with respect to the center point of the drain pad 28D.
  • FIG. 30 shows a gate line 13G (gate layer) for canceling a change in the overlapping area between the gate line 13G and the drain pad 28D when the drain pad 28D is displaced in the left-right direction with respect to the gate line 13G.
  • 5 is a diagram illustrating an example of a cancellation pattern 300.
  • the overlapping region between the gate line 13G and the drain pad 28D when the canceling pattern 300 is not formed, and the overlapping region between the canceling pattern 300 and the drain pad 28D are drain pads.
  • the cancellation pattern 300 is formed so as to be symmetric with respect to a center line that bisects 28D in the X-axis direction.
  • FIG. 31 shows the canceling of the gate line 13G (gate layer) for canceling the capacitance change between the gate line 13G and the drain pad 28D when the drain pad 28D is displaced in the vertical and horizontal directions with respect to the gate line 13G.
  • FIG. 6 is a diagram illustrating an example of a pattern 310.
  • the cancellation pattern 310 is formed so as to be bilaterally symmetric with respect to a center line that bisects 28D in the X-axis direction and is vertically symmetric with respect to a center line that bisects the drain pad 28D in the Y-axis direction.
  • the gate layer offset pattern need not be provided for each pixel TFT 16T, and may be formed corresponding to a plurality of pixel TFTs 16T. Examples of gate layer offset patterns provided corresponding to a plurality of pixel TFTs are shown in FIGS.
  • FIG. 32 is a diagram showing an example of a canceling pattern 320 of the gate layer provided corresponding to the two pixel TFTs 16T.
  • the cancellation pattern 320 is formed so as to be bilaterally symmetric with respect to a center line that bisects 28D in the X-axis direction and is vertically symmetric with respect to a center line that bisects the drain pad 28D in the Y-axis direction.
  • the drain pad 28D When the drain pad 28D has a non-rectangular shape, a cancellation pattern is provided on the gate line 13G (gate layer), and the drain pad 28D has a shape that is shifted when the drain pad 28D is misaligned with the gate line 13G.
  • the shape is such that the change in the overlapping area between the gate line 13G (gate layer) and the drain pad 28D can be suppressed.
  • FIG. 33 is a diagram showing an example of the offset pattern 330 of the gate layer provided for the non-rectangular drain pad 28D and the shape of the drain pad 28D.
  • the drain pad 28D is symmetric with respect to a center line that bisects itself in the X-axis direction and has a shape that is vertically symmetric with respect to the center line bisected in the Y-axis direction. Further, when the drain pad 28D is formed at the reference position, an overlapping region between the gate line 13G and the drain pad 28D when the canceling pattern 330 is not formed, and an overlapping region between the canceling pattern 330 and the drain pad 28D are provided.
  • the cancellation pattern 330 is formed so as to be bilaterally symmetric with respect to the center line that bisects the drain pad 28D in the X-axis direction, and so as to be vertically symmetric with respect to the center line that bisects the drain pad 28D in the Y-axis direction. .
  • FIG. 34 is a diagram showing an example of the offset pattern 340 provided for the non-rectangular drain pad 28D and another shape of the drain pad 28D.
  • the drain pad 28D has a shape that can cancel the change in the overlapping area corresponding to each pixel TFT 16T.
  • the drain pad 28D overlaps corresponding to a plurality of pixel TFTs. The shape can offset the change in area.
  • the present invention is not limited to the above-described embodiment.
  • the intervals between the adjacent source lines 15S are set to be non-uniform intervals, but may be equal intervals.
  • FIG. 35 is a schematic diagram for explaining the configuration of the active matrix substrate 20a in which the intervals between the adjacent source lines 15S are equal. Adjacent source lines 15S are equally spaced. Among the plurality of pixel TFTs 16T connected to the same gate line 13G, some of the pixel TFTs are arranged in different directions with respect to the connected source line 15S. In the example shown in FIG. 35, the pixel TFT 16T1 connected to the source line 15S1 and the pixel TFT 16T3 connected to the source line 15S3 are arranged on the right side with respect to the connected source line 15S. The pixel TFT 16T2 connected to the source line 15S2 is arranged on the left side with respect to the connected source line 15S.
  • the driver TFT 18 is an area between adjacent source lines 15S, and is disposed in an area where the distance between adjacent pixel control elements 16T is wider than the distance between other adjacent pixel control elements 16T. In the example shown in FIG. 35, the driver TFT 18 is disposed between the source line 15S2 and the source line 15S3. Since the pixel TFT 16T2 is disposed on the left side of the source line 15S2 and the pixel TFT 16T3 is disposed on the right side of the source line 15S3, the pixel TFT 16T is not disposed between the source line 15S2 and the source line 15S3. Thereby, a large driver TFT 18 can be arranged between the source line 15S2 and the source line 15S3.
  • the intervals between the adjacent gate lines 13G may be equal intervals instead of unequal intervals.
  • the intervals between the adjacent source lines 15S may be equal intervals instead of unequal intervals.
  • the intervals between the adjacent gate lines 13G may be equal intervals instead of non-uniform intervals.
  • driver TFT 18 that is larger than the conventional active matrix substrate can be disposed.
  • two or more small driver TFTs may be connected in series.
  • driver TFTs 18 that are components of the gate driver 11
  • some of the driver TFTs 18 may be arranged in the display area, and the other driver TFTs 18 may be arranged outside the display area.

Landscapes

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Abstract

　アクティブマトリクス基板２０ａの構成要素である複数のソース線（データ線）１５Ｓ及び複数のゲート線１３Ｇのうちの一方は、縦方向に伸びる縦線であり、他方は横線である。複数の画素毎に設けられ、データ線１５Ｓおよびゲート線１３Ｇと接続されて、対応する画素の表示を制御する複数の複数の画素制御素子１６Ｔのうち、同一の横線と接続されている画素制御素子１６Ｔの一部は、接続されている縦線に対する配置方向が同一の横線と接続されている他の画素制御素子の配置方向と異なっている。ゲートドライバ（駆動回路）１１の構成要素である複数のスイッチング素子１８のうちの少なくとも一部は、隣接する縦線の間の領域であって、隣接する画素制御素子１６Ｔの間の距離が他の隣接する画素制御素子１６Ｔの間の距離よりも広い領域に配置されている。

Description

アクティブマトリクス基板及び表示パネル
　本発明は、アクティブマトリクス基板及び表示パネルに関する。
　複数のデータ線と、複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線とを備えたアクティブマトリクス基板が知られている。特許文献１には、複数の配線の少なくとも一部に接続されて当該配線の電位を制御する駆動回路の構成要素である複数のスイッチング素子のうち、少なくとも一部のスイッチング素子を表示領域内に配置したアクティブマトリクス基板が開示されている。
国際公開第２０１４／０６９５２９号
　アクティブマトリクス基板には、表示領域を構成する複数の画素毎に設けられ、データ線およびゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子（画素ＴＦＴ）が設けられている。特許文献１に記載のアクティブマトリクス基板では、平面視において縦方向に伸びるデータ線に対して、すべての画素制御素子の配置方向が同じである。このため、隣接する画素制御素子の間隔は同一である。隣接するデータ線の間であって、隣接する画素制御素子の間の領域にスイッチング素子を配置する場合、この領域が狭いために大きいスイッチング素子を配置することができない。
　本発明は、表示領域内に大きいスイッチング素子を配置可能なアクティブマトリクス基板を提供することを目的とする。
　本発明の一実施形態におけるアクティブマトリクス基板は、複数のデータ線と、前記複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線と、複数のスイッチング素子を有し、前記複数の配線の少なくとも一部に接続されて、表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路と、表示領域を構成する複数の画素毎に設けられ、前記データ線および前記ゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子と、を備え、前記複数のデータ線及び前記複数のゲート線のうちの一方は、平面視において縦方向に伸びる複数の縦線であり、他方は平面視において横方向に伸びる複数の横線であって、前記複数の画素制御素子のうち、同一の前記横線と接続されている画素制御素子の一部は、接続されている前記縦線に対する配置方向が前記同一の横線と接続されている他の画素制御素子の配置方向と異なっており、前記複数のスイッチング素子のうちの少なくとも一部は、隣接する前記縦線の間の領域であって、隣接する前記画素制御素子の間の距離が他の隣接する前記画素制御素子の間の距離よりも広い領域に配置されている。
　本発明によれば、複数のゲート線を含む複数の配線の電位を制御する駆動回路の構成要素である複数のスイッチング素子として、大きいスイッチング素子を表示領域内に配置することができる。
図１は、第１の実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図２は、アクティブマトリクス基板の概略構成を示す模式図である。 図３は、ソース線の図示を省略したアクティブマトリクス基板と、アクティブマトリクス基板と接続されている各部の概略構成を示す模式図である。 図４は、 ＧＬ（ｎ）のゲート線を駆動するためのゲートドライバの等価回路の一例を示す図である 図５は、ゲートドライバがゲート線を走査する際のタイミングチャートである。 図６は、第１の実施形態におけるアクティブマトリクス基板の構成を説明するための模式図である。 図７は、隣接するソース線の間隔は非等間隔であるが、同一のゲート線と接続されている複数の画素ＴＦＴの配置方向が各画素ＴＦＴと接続されているソース線に対して同じ方向である比較構成例を示す図である。 図８Ａは、従来のアクティブマトリクス基板の構成を示す図である。 図８Ｂは、第１の実施形態におけるアクティブマトリクス基板の構成を示す図である。 図９Ａは、内部ノードの長さを説明するための従来のアクティブマトリクス基板の構成を示す図である。 図９Ｂは、内部ノードの長さを説明するための第１の実施形態におけるアクティブマトリクス基板の構成を示す図である。 図１０Ａは、内部ノードまたはドライバ配線と、ソース線またはゲート線との交差箇所の数を比較説明するための図であって、従来のアクティブマトリクス基板の構成を示す図である。 図１０Ｂは、内部ノードまたはドライバ配線と、ソース線またはゲート線との交差箇所の数を比較説明するための図であって、第１の実施形態におけるアクティブマトリクス基板の構成を示す図である。 図１１Ａは、図４に示すゲートドライバの回路を図８Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１１Ｂは、図４に示すゲートドライバの回路を図８Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１１Ｃは、図４に示すゲートドライバの回路を図８Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１１Ｄは、図４に示すゲートドライバの回路を図８Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１２は、図１１Ｃから、一部のＴＦＴ－Ｃを抜粋して拡大した図である。 図１３Ａは、図４に示すゲートドライバの回路を第１の実施形態におけるアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１３Ｂは、図４に示すゲートドライバの回路を第１の実施形態におけるアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１３Ｃは、図４に示すゲートドライバの回路を第１の実施形態におけるアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１４は、図１３Ａ～図１３Ｂから、ＴＦＴ－Ｃを抜粋して拡大した図である。 図１５Ａは、従来のアクティブマトリクス基板におけるゲートドライバの配置領域、及びゲートドライバの非配置領域を模式的に示す図である。 図１５Ｂは、第１の実施形態のアクティブマトリクス基板におけるゲートドライバの配置領域、及びゲートドライバの非配置領域を模式的に示す図である。 図１６Ａは、第２の実施形態におけるアクティブマトリクス基板の構成を示す図である。 図１６Ｂは、ゲート線を各色ごとに配線し、ソース線を各画素ごとに配線した構成における従来のアクティブマトリクス基板の構成を示す図である。 図１７Ａは、図４に示すゲートドライバの回路を図１６Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１７Ｂは、図４に示すゲートドライバの回路を図１６Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１７Ｃは、図４に示すゲートドライバの回路を図１６Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１７Ｄは、図４に示すゲートドライバの回路を図１６Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１８は、図１７Ｃから、一部のＴＦＴ－Ｃを抜粋した図である。 図１９Ａは、図４に示すゲートドライバの回路を第２の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１９Ｂは、図４に示すゲートドライバの回路を第２の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図１９Ｃは、図４に示すゲートドライバの回路を第２の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図２０は、図１９Ａ～図１９Ｂから、一部のＴＦＴ－Ｃを抜粋した図である。 図２１は、第３の実施形態におけるアクティブマトリクス基板の構成を示す図である。 図２２は、図４に示すゲートドライバの回路を第３の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図２３は、図２２から、一部のＴＦＴ－Ｃを抜粋して拡大した図である。 図２４は、第４の実施形態におけるアクティブマトリクス基板の構成を示す図である。 図２５は、図４に示すゲートドライバの回路を第４の実施形態のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。 図２６は、図２５から、一部のＴＦＴ－Ｃを抜粋して拡大した図である。 図２７は、ゲートレイヤに対するソースレイヤの位置ずれを説明するための図である。 図２８は、第１の実施形態におけるアクティブマトリクス基板において、ゲート線に対するソース線の位置ずれ、及びゲート線に対するドレインパッドの位置ずれが生じた場合の影響を説明するための図である。 図２９は、ゲートレイヤに形成された相殺パターンの一例を示す図である。 図３０は、ゲート線に対してドレインパッドが左右方向に位置ずれする場合のゲート線とドレインパッドとの間の重なり面積の変化を相殺するためのゲートレイヤの相殺パターンの一例を示す図である。 図３１は、ゲート線に対してドレインパッドが上下左右方向に位置ずれする場合のゲート線とドレインパッドとの間の容量変化を相殺するためのゲートレイヤの相殺パターンの一例を示す図である。 図３２は、２つの画素ＴＦＴに対応して設けられたゲートレイヤの相殺パターンの一例を示す図である。 図３３は、非矩形のドレインパッドに対して設けられたゲートレイヤの相殺パターンと、ドレインパッドの形状の一例を示す図である。 図３４は、非矩形のドレインパッドに対して設けられた相殺パターンと、ドレインパッドの形状の別の例を示す図である。 図３５は、隣接するソース線の間隔が等間隔であるアクティブマトリクス基板の構成を説明するための模式図である。
　本発明の一実施形態におけるアクティブマトリクス基板は、複数のデータ線と、前記複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線と、複数のスイッチング素子を有し、前記複数の配線の少なくとも一部に接続されて、表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路と、表示領域を構成する複数の画素毎に設けられ、前記データ線および前記ゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子と、を備え、前記複数のデータ線及び前記複数のゲート線のうちの一方は、平面視において縦方向に伸びる複数の縦線であり、他方は平面視において横方向に伸びる複数の横線であって、前記複数の画素制御素子のうち、同一の前記横線と接続されている画素制御素子の一部は、接続されている前記縦線に対する配置方向が前記同一の横線と接続されている他の画素制御素子の配置方向と異なっており、前記複数のスイッチング素子のうちの少なくとも一部は、隣接する前記縦線の間の領域であって、隣接する前記画素制御素子の間の距離が他の隣接する前記画素制御素子の間の距離よりも広い領域に配置されている。
　この構成によれば、縦方向に伸びる縦線に対して全ての画素制御素子の配置方向が同じである従来のアクティブマトリクス基板とは異なり、隣接する縦線の間の領域であって、隣接する画素制御素子の間の距離が他の隣接する画素制御素子の間の距離よりも広い領域が存在する。この領域に、駆動回路の構成要素である複数のスイッチング素子のうちの少なくとも一部を配置するので、大きいスイッチング素子を配置することが可能となる。これにより、駆動回路の配置領域を小さくすることができるので、駆動回路の内部ノードの配線長を短くすることができる。内部ノードの配線長が短くなることにより、内部ノードまたはドライバ配線と、ゲート線またはソース線との交差箇所が減るので、歩留まりが向上する。また、内部ノードの配線長が短くなることにより、内部ノードの寄生容量を低減させることができるので、消費電力を小さくすることができる。
　前記複数の縦線の間隔は非等間隔であり、前記複数のスイッチング素子のうちの少なくとも一部は、非等間隔で配置されている前記複数の縦線の間の領域のうち、隣接する縦線の間の間隔が他の隣接する縦線の間の間隔よりも広い領域に配置されている。
　この構成によれば、スイッチング素子を配置する領域のうち、平面視における横方向の領域をさらに大きくすることができるので、さらに大きいスイッチング素子を配置することができる。
　前記複数の画素制御素子のうち、同一の前記縦線と接続されている画素制御素子の一部は、接続されている前記横線に対する配置方向が前記同一の縦線と接続されている他の画素制御素子の配置方向と異なっており、前記駆動回路の構成要素である複数のスイッチング素子のうちの少なくとも一部は、隣接する前記横線の間の領域であって、隣接する前記画素制御素子の間の距離が他の隣接する前記画素制御素子の間の距離よりも広い領域に配置されている。
　この構成によれば、スイッチング素子を配置する領域のうち、平面視における縦方向の領域を大きくすることができるので、さらに大きいスイッチング素子を配置することができる。
　前記複数の横線の間隔は非等間隔であり、前記複数のスイッチング素子のうちの少なくとも一部は、非等間隔で配置されている前記複数の横線の間の領域のうち、隣接する横線の間の間隔が他の隣接する横線の間の間隔よりも広い領域に配置されている。
　この構成によれば、スイッチング素子を配置する領域のうち、平面視における縦方向の領域をさらに大きくすることができるので、さらに大きいスイッチング素子を配置することができる。
　前記複数の縦線は前記複数のデータ線であり、前記複数の横線は前記複数のゲート線とすることができる。また、前記複数の縦線は前記複数のゲート線であり、前記複数の横線は前記複数のデータ線とすることもできる。
　前記画素制御素子のドレインパッドは、前記ゲート線を形成するゲートレイヤと積層方向において異なる層に形成されており、前記ゲートレイヤには、前記ドレインパッドと当該ゲートレイヤとの間で位置ずれが生じた場合に、前記ドレインパッドと当該ゲートレイヤとの重なり面積が変化するのを抑制するための領域が設けられている。
　この構成によれば、ドレインパッドとゲートレイヤとの間で位置ずれが生じた場合でも、レインパッドと当該ゲートレイヤとの重なり面積が変化するのを抑制することができる。従って、ドレインパッドとゲートレイヤとの間の容量が変化するのを抑制することができ、容量変化に起因する表示品位の低下を抑制することができる。
　本発明の一実施形態における表示パネルは、上記アクティブマトリクス基板と、カラーフィルタ及び対向電極を備える対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を備える。
　この表示パネルによれば、アクティブマトリクス基板のうち、駆動回路の配置領域を小さくすることができるので、駆動回路の非配置領域を大きくすることができる。駆動回路の非配置領域は、切断可能であるため、表示パネルを矩形以外の形とする異型化する際の自由度を高くすることができ、表示パネルのデザインの自由度を高めることができる。
　［実施の形態］
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。各図に示された表示画素は短辺４０μｍ程度、長辺１２０μｍ程度としているが、説明の便宜上設定した値であり、必ずしも実際の寸法を示すものではなく、実施形態を限定するものではない。
　＜第１の実施形態＞　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
　図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに形成されている後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。　
　制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）

　図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端まで複数のゲート線１３Ｇが略平行に形成されている。また、アクティブマトリクス基板２０ａには、ゲート線１３Ｇ群と交差するように、Ｙ軸方向に複数のソース線１５Ｓ（データ線）が略平行に形成されている。すなわち、ソース線１５Ｓは、平面視において縦方向に伸びる縦線であり、ゲート線１３Ｇは、平面視において横方向に伸びる横線である。
　後述するように、ゲート線１３Ｇとソース線１５Ｓとの交差部の近傍には、画素の表示を制御するためのＴＦＴ（以下、画素ＴＦＴと称する）（画素制御素子）が設けられている。各画素は、対向基板２０ｂ側に設けられた赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかの色のカラーフィルタに対応している。隣接する赤色画素、緑色画素、及び青色画素の３つの画素により１つの表示画素が構成され、種々の色の表示を可能としている。 
　図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す模式図である。図３の例に示すように、ゲートドライバ１１（駆動回路）は、表示領域におけるゲート線１３Ｇとゲート線１３Ｇの間に形成されている。図３に示す例では、複数のゲート線１３Ｇの各々は、１つのゲートドライバ１１と接続されているが、複数のゲートドライバ１１と接続されていてもよい。
　アクティブマトリクス基板２０ａの表示領域のうち、ソースドライバ３が設けられている辺の額縁領域には、端子部１２ｇ（第２端子部）が形成されている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。端子部１２ｇは、表示制御回路４及び電源５から出力される制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号は、ドライバ配線１５Ｌ１を介して各ゲートドライバ１１に供給される。
　ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対して選択状態と非選択状態の一方を示す電圧信号を出力するとともに、次段のゲート線１３Ｇにその電圧信号を出力する。以下の説明において、選択状態と非選択状態のそれぞれに対応する電圧信号を走査信号と呼ぶことがある。また、ゲート線１３Ｇが選択されている状態をゲート線１３Ｇの駆動と呼ぶ。
　また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域には、ソースドライバ３とソース線１５Ｓとを接続する端子部１２ｓ（第１端子部）が形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓにデータ信号を出力する。　
　（ゲートドライバの構成）

　ここで、本実施形態におけるゲートドライバ１１の構成について説明する。図４は、ＧＬ（ｎ）のゲート線１３Ｇを駆動するためのゲートドライバ１１の等価回路の一例を示す図である。図４に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ－Ａ～ＴＦＴ-Ｅと、キャパシタＣｂｓｔと、端子１１１～１１７と、ローレベルの電源電圧信号が入力される端子群とを有する。
　端子１１１は、前段のＧＬ（ｎ－１）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取る。なお、ＧＬ（１）のゲート線１３Ｇに接続されているゲートドライバ１１の端子１１１は、表示制御回路４から出力されるゲートスタートパルス信号（Ｓ）を受け取る。端子１１３、１１６は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１１４は、入力されるクロック信号（ＣＫＡ）を受け取る。端子１１２、１１５は、入力されるクロック信号（ＣＫＢ）を受け取る。端子１１７は、セット信号（Ｓ）を後段のゲート線１３Ｇに出力する。
　クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図５参照）。
　図４において、ＴＦＴ－Ａのソース端子と、ＴＦＴ－Ｂのドレイン端子と、キャパシタＣｂｓｔの一方の電極と、ＴＦＴ－Ｃのゲート端子とが接続されている配線をｎｅｔＡ（ｎ）と称する。
　ＴＦＴ－Ａのゲート端子は端子１１２と接続され、ドレイン端子は端子１１１と接続され、ソース端子はｎｅｔＡ（ｎ）に接続されている。
　ＴＦＴ－Ｂのゲート端子は端子１１３と接続され、ドレイン端子はｎｅｔＡ（ｎ）と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｃのゲート端子はｎｅｔＡ（ｎ）と接続され、ドレイン端子は端子１１４と接続され、ソース端子は出力端子１１７と接続されている。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極が端子１１７と接続されている。
　ＴＦＴ－Ｄのゲート端子は端子１１５と接続され、ドレイン端子は端子１１７と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｅのゲート端子は端子１１６と接続され、ドレイン端子は端子１１７と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　（ゲートドライバの動作）
　次に、図４及び図５を参照しつつ、ゲートドライバ１１の動作について説明する。図５は、ゲートドライバ１１がゲート線１３Ｇを走査する際のタイミングチャートである。図５において、ｔ３からｔ４の期間がＧＬ（ｎ）のゲート線が選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１２、１１４、１１５を介してゲートドライバ１１に入力される。また、図５では省略しているが、一垂直走査期間毎に一定期間Ｈ（Ｈｉｇｈ）レベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３、１１６を介してゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ（ｎ）、ゲート線１３ＧはＬ（Ｌｏｗ）レベルに遷移する。
　図５の時刻０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１４に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１２、１１５に入力される。これにより、ＴＦＴ－ＡとＴＦＴ－Ｄがオン状態、ｎｅｔＡ（ｎ）はＬレベルの電源電圧（ＶＳＳ）に充電され、ＴＦＴ－Ｃはオフ状態となり、端子１１７からＬレベルの電位が出力される。
　次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－ＡとＴＦＴ－Ｄがオフ状態となり、ｎｅｔＡ（ｎ）の電位はＬレベルに維持され、端子１１７からＬレベルの電位が出力される。
　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ＧＬ（ｎ－１）のゲート線を介してセット信号（Ｓ）が端子１１１に入力される。これにより、ＴＦＴ－Ａがオン状態となって、ｎｅｔＡ（ｎ）がＨレベルからＴＦＴ－Ａの閾値電圧を差し引いた電位まで充電される。この間、ＴＦＴ－Ｄはオン状態となっているため、端子１１７からＬレベルの電位が出力される。
　時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベル、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－Ｃがオン状態となり、ＴＦＴ－Ｄがオフ状態となる。これにより、端子１１７の電位はＨレベルに充電され始める。同時に、ｎｅｔＡ（ｎ）は、キャパシタＣｂｓｔを介してより高い電位に充電される。このとき、ｎｅｔＡ（ｎ）の電位がＨレベルにＴＦＴ－Ｃの閾値電圧を足し合わせた電位よりも高くなるように設計しておく。これにより、ＴＦＴ－Ｃはオン状態が維持されるので、端子１１７と接続されているＧＬ（ｎ）のゲート線１３ＧはＨレベルに充電され、選択された状態となる。
　時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ａを介してｎｅｔＡ（ｎ）の電位がＬレベルとなり、ＴＦＴ－Ｃがオフ状態となる。また、ＴＦＴ－Ｄがオン状態となるので、端子１１７からＬレベルの電位が出力される。
　このように、ゲートドライバ１１の端子１１７からセット信号（Ｓ）がゲート線１３Ｇに出力されることにより、そのゲート線１３Ｇが選択された状態となる。液晶表示装置１は、各ゲート線１３Ｇに接続されているゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより、表示パネル２に画像を表示する。　
　上述したように、平面視において縦方向に伸びる複数のソース線１５Ｓに対して画素ＴＦＴ（画素制御素子）が同一の方向に配置されている場合、ゲートドライバ１１を構成するＴＦＴ－Ａ～ＴＦＴ－Ｅ等のＴＦＴ（以下、ドライバＴＦＴと称する）を配置する領域として、広い領域を確保することができない。従って、本実施形態では、同一のゲート線１３Ｇ（横線）と接続されている複数の画素ＴＦＴのうち、一部の画素ＴＦＴは、当該画素ＴＦＴと接続されているソース線１５Ｓ（縦線）に対して左右の異なる方向に配置されている。
　また、本実施形態では、隣り合うゲート線１３Ｇの間隔は等間隔であるが、隣り合うソース線１５Ｓの間隔は等間隔ではなく、非等間隔である。
　より具体的には、隣接する二本のソース線１５Ｓ間の間隔のうち、ドライバＴＦＴが配置される位置の両隣に位置する二本のソース線１５Ｓ間の間隔が最も広い。ドライバＴＦＴが配置される位置の左隣に位置するソース線１５Ｓと接続されている画素ＴＦＴは、接続されているソース線１５Ｓに対して右側に配置される。また、ドライバＴＦＴが配置される位置の右隣に位置するソース線１５Ｓと接続されている画素ＴＦＴは、接続されているソース線１５Ｓに対して左側に配置される。
　図６は、本実施形態におけるアクティブマトリクス基板２０ａの構成を説明するための模式図である。ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔、ソース線１５Ｓ３とソース線１５Ｓ４の間の間隔はそれぞれ異なる。具体的には、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、及びソース線１５Ｓ３とソース線１５Ｓ４の間の間隔よりも広く、少なくとも１画素以上離れている。なお、図６では、各画素の画素電極１７も示している。
　また、同一のゲート線１３Ｇと接続されている画素ＴＦＴ１６Ｔ１、１６Ｔ２、及び１６Ｔ３のうち、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１、及びソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２は、それぞれ接続されているソース線１５Ｓに対して右側に配置されているが、ソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ３は、接続されているソース線１５Ｓに対して左側に配置されている。
　ドライバＴＦＴ１８は、隣接する二本のソース線１５Ｓの間の領域のうち、間隔が広いソース線１５Ｓ２とソース線１５Ｓ３の間に配置されている。
　図７は、隣接するソース線１５Ｓの間隔は非等間隔であるが、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴの配置方向が各画素ＴＦＴと接続されているソース線１５Ｓに対して同じ方向である比較構成例を示す図である。すなわち、接続されているソース線１５Ｓに対して、全ての画素ＴＦＴ１６Ｔが右側に配置されている。図７に示す構成でも、図６に示す構成と同様に、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、及びソース線１５Ｓ３とソース線１５Ｓ４の間の間隔よりも広い。
　図７に示す比較構成例の場合でも、ドライバＴＦＴ１８を、間隔が広いソース線１５Ｓ２とソース線１５Ｓ３の間に配置することができる。しかしながら、図７に示す構成では、ソース線１５Ｓ２、ドライバ配線１５Ｌ１、ソース線１５Ｓ３が画素領域（開口領域）上に配置されるため、開口率が低下する。
　これに対して、図６に示す本実施形態の構成によれば、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴのうち、一部の画素ＴＦＴは、接続されているソース線１５Ｓに対して異なる方向に配置されているので、ソース線１５Ｓ２及びドライバ配線１５Ｌ１を画素の間の遮光領域に配置することができ、図７に示す構成と比べて開口率を高くすることができる。
　図８Ａ及び図８Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの構成と、隣り合うソース線間の間隔が略同一で、かつ、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴの配置方向が同じである従来のアクティブマトリクス基板の構成とを比較説明するための図である。図８Ａは、従来のアクティブマトリクス基板の構成を示し、図８Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの構成を示す。
　図８Ａ及び図８Ｂにおいて、（赤）、（青）、（緑）と記載されているのは、対応するカラーフィルタの色を示している。また、図８Ａ及び図８Ｂにおいて、二点鎖線で示す領域ＢＭは、対向基板２０ｂに形成されているブラックマトリクス（図示略）によって遮光される遮光領域ＢＭである。
　図８Ａに示すように、従来のアクティブマトリクス基板では、ＢＭ領域に複数のソース線１５Ｓが等間隔で配置されている。また、ドライバＴＦＴ１８が配置される位置には、ドライバＴＦＴ１８と接続されているドライバ配線１５Ｌ１が画素領域（開口領域）に配置される。一方、ドライバＴＦＴ１８が配置されない位置には、ドライバ配線１５Ｌ１の配置位置と対応させて開口率を合わせるためのダミー配線（図示略）が画素領域に配置されている。
　一方、本実施形態におけるアクティブマトリクス基板２０ａでは、図８Ｂに示すように、ドライバ配線１５Ｌ１はＢＭ領域に配置されている。また、複数のソース線１５Ｓのうち、ソース線１５Ｓ１及び１５Ｓ２はＢＭ領域に配置されており、ソース線１５Ｓ３は画素領域に配置されている。この場合、１表示画素におけるソース線１５Ｓの配置位置は、ドライバＴＦＴ１８の配置の有無に関わらず同じとなるため、開口率を合わせるためのダミー配線は必要ない。
　図９Ａ及び図９Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの内部ノードの長さと、従来のアクティブマトリクス基板の内部ノードの長さとを比較説明するための図である。図９Ａは、従来のアクティブマトリクス基板の構成を示し、図９Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの構成を示す。なお、内部ノードとは、図４に示すｎｅｔＡに対応する配線である。
　図９Ａに示すように、従来のアクティブマトリクス基板では、複数のソース線１５Ｓが等間隔で配置されており、かつ、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴの配置方向が同じであるため、ドライバＴＦＴ１８を配置する領域が狭く、小さなドライバＴＦＴ１８しか配置できない。このため、小さいドライバＴＦＴ１８を複数箇所に配置する必要があり、ゲートドライバ１１の内部ノードが長くなる。図９Ａに示す例では、ゲートドライバ１１の内部ノードが５表示画素にわたる長さとなっている。また、内部ノードが長くなることにより、内部ノードの寄生容量が大きくなり、消費電力が大きくなる。
　一方、本実施形態におけるアクティブマトリクス基板２０ａでは、上述したように、従来のアクティブマトリクス基板と比べて、ドライバＴＦＴ１８の配置領域が広い。このため、従来のアクティブマトリクス基板に対して、大きいドライバＴＦＴ１８を配置することができるので、ゲートドライバ１１全体の配置領域を小さくすることができる。これにより、ゲートドライバ１１の内部ノードを短くすることができる。図９Ａに示す従来のアクティブマトリクス基板では、３つの小さいドライバＴＦＴ１８を配置する必要があるのに対して、図９Ｂに示す本実施形態のアクティブマトリクス基板２０ａでは、同じ処理能力のドライバＴＦＴ１８として、１つの大きいドライバＴＦＴ１８を配置するだけでよい。これにより、図９Ｂに示す例では、ドライバ１１の内部ノードが３表示画素にわたる長さとなっている。内部ノードが短くなることにより、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
　図１０Ａ及び図１０Ｂは、本実施形態におけるアクティブマトリクス基板２０ａと、従来のアクティブマトリクス基板の内部ノード（ｎｅｔＡ）またはドライバ配線１５Ｌ１と、ソース線１５Ｓまたはゲート線１３Ｇとの交差箇所の数を比較説明するための図である。図１０Ａは、従来のアクティブマトリクス基板の構成を示し、図１０Ｂは、本実施形態におけるアクティブマトリクス基板２０ａの構成を示す。図１０Ａ及び図１０Ｂでは、内部ノード（ｎｅｔＡ）またはドライバ配線１５Ｌ１と、ソース線１５Ｓまたはゲート線１３Ｇとの交差箇所を点線で囲って示している。
　上述したように、従来のアクティブマトリクス基板では、ゲートドライバ１１の内部ノードが長くなるので、Ｘ軸方向の内部ノード（ｎｅｔＡ）とＹ軸方向のソース線１５Ｓとの接続箇所が多くなる。また、小さいドライバＴＦＴ１８を複数箇所にわたって配置する必要があるため、Ｙ軸方向のドライバ配線１５Ｌ１とＸ軸方向のゲート線１３Ｇとの接続箇所が多くなる。
　一方、本実施形態におけるアクティブマトリクス基板２０ａでは、上述したように、ゲートドライバ１１の内部ノードが短くなる。従って、図１０Ａと図１０Ｂを比較すると明らかなように、Ｘ軸方向の内部ノードとＹ軸方向のソース線１５Ｓとの接続箇所が少なくなる。また、従来のアクティブマトリクス基板と比べると、大きいドライバＴＦＴ１８を配置することができるため、ドライバＴＦＴ１８の数を減らすことができる。従って、Ｙ軸方向のドライバ配線とＸ軸方向のゲート線１３Ｇとの接続箇所を減らすことができる。これにより、交差箇所におけるリーク不良の発生確率が下がり、歩留りが向上する。
　また、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて、Ｙ軸方向に伸びるドライバ配線１５Ｌ１と、画素電極に電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドとの距離が長くなる。これにより、画素電極とドライバ配線１５Ｌ１との間の容量結合が小さくなるので、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
　図１１Ａ～図１１Ｄは、図４に示すゲートドライバ１１の回路を図８Ａに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。描画する図面の大きさの関係上、１つの回路図を、図１１Ａ～図１１Ｄの４つの図面に分けている。例えば、図１１Ａの右端に示すソース線１５Ｓは、図１１Ｂの左端に示すソース線１５Ｓと同一のものである。また、図１１Ｂの右端に示すソース線１５Ｓは、図１１Ｃの左端に示すソース線１５Ｓと同一のものである。さらに、図１１Ｃの右端に示すソース線１５Ｓは、図１１Ｄの左端に示すソース線１５Ｓと同一のものである。また、図１２は、図１１Ｃから、一部のＴＦＴ－Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
　図１１Ａ～図１１Ｄ及び図１２に示す例では、１表示画素あたり、Ｘ軸方向の長さが最大で６μｍのＴＦＴ－Ｃ（ドライバＴＦＴ１８）しか配置できない。従って、配置するＴＦＴ－Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＝６μｍのＴＦＴ－Ｃを１４個配置する必要がある（６μｍ×１４＝８４μｍ＞８０μｍ）。１表示画素につき１つのＴＦＴ－Ｃを配置する場合、１４表示画素にわたってＴＦＴ－Ｃを配置する必要がある。
　図１３Ａ～図１３Ｃは、図４に示すゲートドライバ１１の回路を本実施形態におけるアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。描画する図面の大きさの関係上、１つの回路図を、図１３Ａ～図１３Ｃの３つの図面に分けている。例えば、図１３Ａの右端に示すソース線１５Ｓは、図１３Ｂの左端に示すソース線１５Ｓと同一のものである。また、図１３Ｂの右端に示すソース線１５Ｓは、図１３Ｃの左端に示すソース線１５Ｓと同一のものである。また、図１４は、図１３Ａ～図１３Ｂから、ＴＦＴ－Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
　上述したように、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて大きいドライバＴＦＴ１８を配置することができる。図１３Ａ～図１３Ｃ及び図１４に示す例では、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さが１８μｍのＴＦＴ－Ｃ（ドライバＴＦＴ１８）を配置することができる。従って、配置するＴＦＴ－Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さが１８μｍのＴＦＴ－Ｃを５個配置すればよい（１８μｍ×５＝９０μｍ＞８０μｍ）。１表示画素につき一つのＴＦＴ－Ｃを配置する場合、５表示画素にわたって配置するだけでよくなる。これにより、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
　図１５Ａは、従来のアクティブマトリクス基板におけるゲートドライバ１１の配置領域１５１、及びゲートドライバ１１の非配置領域１５２を模式的に示す図である。また、図１５Ｂは、本実施形態のアクティブマトリクス基板２０ａにおけるゲートドライバ１１の配置領域１５１、及びゲートドライバ１１の非配置領域１５２を模式的に示す図である。
　図１１Ａ～図１１Ｄ、及び図１３Ａ～図１３Ｃを用いて説明したように、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域１５１を小さくすることができる。これにより、ゲートドライバ１１の非配置領域１５２を大きくすることができる（図１５Ａ、図１５Ｂ参照）。
　ゲートドライバ１１を配置しないゲートドライバ非配置領域１５２は、切断することが可能である。図１５Ａ及び図１５Ｂでは、切断可能な領域の一例を領域１５２ａとして示している。本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の非配置領域１５２を大きくすることができるため、切断領域１５２ａも大きくすることができる。これにより、表示パネル２を矩形以外の形とする異型化する際の自由度が高くなり、液晶表示装置１のデザインの自由度を高めることができる。
　＜第２の実施形態＞
　第１の実施形態におけるアクティブマトリクス基板２０ａでは、ソース線１５Ｓを各色ごとに配線し、ゲート線１３Ｇを各画素ごとに配線していた。第２の実施形態におけるアクティブマトリクス基板２０ａでは、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線している。すなわち、ゲート線１３Ｇは、平面視において縦方向に伸びる縦線であり、ソース線１５Ｓは、平面視において横方向に伸びる横線である。
　本実施形態におけるアクティブマトリクス基板２０ａでは、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して異なる方向に配置されている。また、隣り合うゲート線１３Ｇの間隔は等間隔ではなく、非等間隔となっている。　
　より具体的には、隣接する二本のゲート線１３Ｇ間の間隔のうち、ドライバＴＦＴ１８が配置される位置の両隣に位置する二本のゲート線１３Ｇ間の間隔が最も広く、１画素以上離れている。また、ドライバＴＦＴ１８が配置される位置の左隣に位置するゲート線１３Ｇと接続されている画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して右側に配置され、ドライバＴＦＴ１８が配置される位置の右隣に位置するゲート線１３Ｇと接続されている画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して左側に配置される。
　図１６Ａは、第２の実施形態におけるアクティブマトリクス基板２０ａの構成を示す図である。ゲート線１３Ｇ４とゲート線１３Ｇ５の間の間隔、ゲート線１３Ｇ５とゲート線１３Ｇ６の間の間隔、ゲート線１３Ｇ６とゲート線１３Ｇ７の間の間隔はそれぞれ異なる。具体的には、ゲート線１３Ｇ５とゲート線１３Ｇ６の間の間隔は、ゲート線１３Ｇ４とゲート線１３Ｇ５の間の間隔、及びゲート線１３Ｇ６とゲート線１３Ｇ７の間の間隔よりも広く、１画素以上離れている。
　また、同一のソース線１５Ｓと接続されている画素ＴＦＴ１６Ｔ１４、１６Ｔ１５、及び１６Ｔ１６のうち、ゲート線１３Ｇ４と接続されている画素ＴＦＴ１６Ｔ１４、及びゲート線１３Ｇ５と接続されている画素ＴＦＴ１６Ｔ１５は、それぞれ接続されているゲート線１３Ｇに対して右側に配置されている。一方、ゲート線１３Ｇ６と接続されている画素ＴＦＴ１６Ｔ１６は、接続されているゲート線１３Ｇに対して左側に配置されている。
　ドライバＴＦＴ１８は、間隔が広いゲート線１３Ｇ５とゲート線１３Ｇ６の間に配置されている。ドライバＴＦＴ１８と電気的に接続されているドライバ配線１５Ｌ１は、隣接する画素の間の遮光領域ＢＭに配置されている。
　複数のゲート線１３Ｇのうち、一部のゲート線１３Ｇは画素領域に配置されている。図１６Ａに示す例では、ゲート線１３Ｇ１、１３Ｇ２、１３Ｇ４、１３Ｇ５、１３Ｇ７、１３Ｇ８、１３Ｇ１０は、隣接する画素の間の遮光領域ＢＭに配置されているが、ゲート線１３Ｇ３、１３Ｇ６、１３Ｇ９は、画素領域に配置されている。この場合、ゲート線１３Ｇは、ドライバＴＦＴ１８の配置の有無に関わらず、各表示画素について同じ配置となるため、開口率を合わせるためのダミー配線は必要ない。
　図１６Ｂは、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線した構成における従来のアクティブマトリクス基板の構成を示す図である。この従来のアクティブマトリクス基板では、複数のゲート線１３Ｇが等間隔で配置されており、かつ、接続されているゲート線１３Ｇに対して、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔの配置方向が同じである。図１６Ｂに示す構成例では、全ての画素ＴＦＴ１６Ｔは、それぞれ接続されているゲート線１３Ｇに対して右側に配置されている。
　図１６Ｂに示す従来のアクティブマトリクス基板では、図８Ａに示す従来のアクティブマトリクス基板と同様の理由により、ドライバＴＦＴ１８を配置する領域が狭く、小さいドライバＴＦＴ１８しか配置できない。このため、小さいドライバＴＦＴ１８を複数箇所にわたって配置する必要があり、ゲートドライバ１１の内部ノードが長くなる。内部ノードが長くなることにより、内部ノードの寄生容量が大きくなり、消費電力が大きくなる。
　また、従来のアクティブマトリクス基板では、ゲートドライバ１１の内部ノードが長くなるので、Ｙ軸方向の内部ノードとＸ軸方向のソース線１５Ｓとの接続箇所が多くなる。
　これに対して本実施の形態におけるアクティブマトリクス基板では、ゲート線１３Ｇの配置間隔を非等間隔とし、かつ、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔを、接続されているゲート線１３Ｇに対して異なる方向に配置することによって、Ｘ軸方向におけるドライバＴＦＴ１８の配置領域を広くする。これにより、従来のアクティブマトリクス基板と比べて、大きいドライバＴＦＴ１８を配置することができるので、ゲートドライバ１１全体の配置領域を小さくすることができる。これにより、ゲートドライバ１１の内部ノードを短くすることができるので、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
　また、ゲートドライバ１１の内部ノードが短くなるので、Ｙ軸方向の内部ノードとＸ軸方向のソース線１５Ｓとの接続箇所が少なくなる。
　さらに、第１の実施形態におけるアクティブマトリクス基板２０ａと同様に、従来のアクティブマトリクス基板と比べて、Ｙ軸方向に伸びるドライバ配線１５Ｌ１と、画素電極に電気的に接続された要素（例えば、画素ＴＦＴ１６Ｔのドレインパッド）との距離が長くなる。これにより、画素電極とドライバ配線１５Ｌ１との間の容量結合が小さくなるので、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
　図１７Ａ～図１７Ｄは、図４に示すゲートドライバ１１の回路を図１６Ｂに示す従来のアクティブマトリクス基板の表示領域に配置した場合の等価回路の一例を示す図である。描画する図面の大きさの関係上、１つの回路図を、図１７Ａ～図１７Ｄの４つの図面に分けている。例えば、図１７Ａの下端に示すソース線１５Ｓは、図１７Ｂの上端に示すソース線１５Ｓと同一のものである。また、図１７Ｂの下端に示すソース線１５Ｓは、図１７Ｃの上端に示すソース線１５Ｓと同一のものである。さらに、図１７Ｃの下端に示すソース線１５Ｓは、図１７Ｄの上端に示すソース線１５Ｓと同一のものである。また、図１８は、図１７Ｃから、一部のＴＦＴ－Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
　従来のアクティブマトリクス基板では、ドライバＴＦＴ１８を配置する領域の大きさに制限があった。Ｘ軸方向の長さが６μｍのＴＦＴ－Ｃを配置する場合、図１８に示すように、隣接する画素ＴＦＴ１６Ｔの間にＴＦＴ－Ｃ（ドライバＴＦＴ１８）を配置することができないので、Ｙ軸方向に長いＴＦＴ－Ｃを配置することができない。図１８に示す例では、Ｙ軸方向の長さが最大で６μｍのＴＦＴ－Ｃしか配置できない。従って、配置するＴＦＴ－Ｃの条件を、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＞８０μｍとした場合、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＝６μｍのＴＦＴ－Ｃを１４個配置する必要がある（６μｍ×１４＝８４μｍ＞８０μｍ）。１表示画素につき１つのＴＦＴ－Ｃを配置する場合、１４表示画素にわたってＴＦＴ－Ｃを配置する必要がある。
　図１９Ａ～図１９Ｃは、図４に示すゲートドライバ１１の回路を本実施形態のアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。描画する図面の大きさの関係上、１つの回路図を、図１９Ａ～図１９Ｃの３つの図面に分けている。例えば、図１９Ａの下端に示すソース線１５Ｓは、図１９Ｂの上端に示すソース線１５Ｓと同一のものである。また、図１９Ｂの下端に示すソース線１５Ｓは、図１９Ｃの上端に示すソース線１５Ｓと同一のものである。また、図２０は、図１９Ａ～図１９Ｂから、一部のＴＦＴ－Ｃ（ドライバＴＦＴ１８）を抜粋した図である。
　上述したように、本実施形態におけるアクティブマトリクス基板２０ａでは、従来のアクティブマトリクス基板と比べて大きいドライバＴＦＴ１８を配置することができる。特に、従来のアクティブマトリクス基板と比べて、ドライバＴＦＴ１８を配置する領域のうち、Ｘ軸方向の領域が広くなっているため、Ｘ軸方向の長さが６μｍのＴＦＴ－Ｃを隣接する画素ＴＦＴ１６Ｔの間に配置することが可能となる（図２０参照）。従って、図２０に示す例では、Ｘ軸方向の長さが６μｍ、Ｙ軸方向の長さが１８μｍのＴＦＴ－Ｃを配置することが可能となっている。
　従って、配置するＴＦＴ－Ｃの条件を、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＞８０μｍとした場合、Ｘ軸方向の長さが６μｍ、Ｙ軸方向の長さが１８μｍのＴＦＴ－Ｃを５個配置すればよい（１８μｍ×５＝９０μｍ＞８０μｍ）。１表示画素につき１つのＴＦＴ－Ｃを配置する場合、５表示画素にわたって配置するだけでよくなる。これにより、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
　＜第３の実施形態＞　第１の実施形態におけるアクティブマトリクス基板２０ａでは、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓに対して異なる方向に配置されていた。また、隣り合うソース線１５Ｓの間隔は等間隔ではなく、非等間隔であった。
　第３の実施形態におけるアクティブマトリクス基板２０ａでは、上述した第１の実施形態におけるアクティブマトリクス基板２０ａの構成の特徴を備えつつ、さらに、同一のソース線１５Ｓ（縦線）と接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇ（横線）に対して異なる方向に配置されており、かつ、隣り合うゲート線１３Ｇの間隔は等間隔ではなく、非等間隔である。
　図２１は、第３の実施形態におけるアクティブマトリクス基板２０ａの構成を示す図である。ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔、ソース線１５Ｓ３とソース線１５Ｓ４の間の間隔はそれぞれ異なる。具体的には、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔、及びソース線１５Ｓ３とソース線１５Ｓ４の間の間隔よりも広い。
　また、同一のゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ１２、及び１６Ｔ１３のうち、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、及びソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ１２は、接続されているソース線１５Ｓに対して右側に配置されているが、ソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ１３は、接続されているソース線１５Ｓに対して左側に配置されている。
　さらに、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔は、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔と異なる。具体的には、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔は、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔よりも広く、２画素分離れている。
　また、同一のソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ２１、１６Ｔ３１、１６Ｔ４１のうち、ゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、及びゲート線１３Ｇ３と接続されている画素ＴＦＴ１６Ｔ３１は、接続されているゲート線１３Ｇに対して下側に配置されているが、ゲート線１３Ｇ２と接続されている画素ＴＦＴ１６Ｔ２１、及びゲート線１３Ｇ４と接続されている画素ＴＦＴ１６Ｔ４１は、接続されているゲート線１３Ｇに対して上側に配置されている。
　ドライバＴＦＴ１８は、隣接する二本のゲート線１３Ｇの間のうち、間隔が広いゲート線１３Ｇの間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置される。図２１に示す例では、ゲート線１３Ｇ２とゲート線１３Ｇ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。
　ドライバＴＦＴ１８と電気的に接続され、Ｙ軸方向に伸びるドライバ配線１５Ｌ１は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。また、ドライバＴＦＴ１８と電気的に接続され、Ｘ軸方向に伸びるドライバ配線１５Ｎ１、１５Ｎ２、１５Ｎ３は、ドライバＴＦＴ１８と同じく、ゲート線１３Ｇ２とゲート線１３Ｇ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。すなわち、全てのドライバ配線１５Ｌ１、１５Ｎ１～１５Ｎ３は遮光領域ＢＭに配置されており、画素領域には配置されていない。
　複数のソース線１５Ｓのうち、一部のソース線１５Ｓは画素領域に配置されている。図２１に示す例では、ソース線１５Ｓ１、１５Ｓ２、１５Ｓ４、１５Ｓ５、１５Ｓ７、１５Ｓ８は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されているが、ソース線１５Ｓ３、１５Ｓ６、１５Ｓ９は、画素領域に配置されている。この場合、ソース線１５Ｓは、各表示画素について同じ配置となるため、開口率を合わせるためのダミー配線は必要ない。
　第３の実施形態におけるアクティブマトリクス基板によれば、第１の実施形態におけるアクティブマトリクス基板と同様に、Ｘ軸方向におけるドライバＴＦＴ１８の配置領域を広くすることができるので、従来のアクティブマトリクス基板に対して、大きいドライバＴＦＴ１８を配置することができる。これにより、ゲートドライバ１１全体の配置領域を小さくすることができるので、ゲートドライバ１１の内部ノードを短くすることができる。内部ノードが短くなることにより、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
　また、ゲートドライバ１１の内部ノードが短くなるので、Ｘ軸方向の内部ノードとＹ軸方向のソース線１５Ｓとの接続箇所が少なくなる。さらに、従来のアクティブマトリクス基板と比べると、大きいドライバＴＦＴ１８を配置することができるため、ドライバＴＦＴ１８の数を減らすことができる。従って、Ｙ軸方向のドライバ配線１５Ｌ１とＸ軸方向のゲート線１３Ｇとの接続箇所を減らすことができる。
　さらに、画素電極１７と電気的に接続された要素である画素ＴＦＴ１６Ｔのドレインパッドと、ドライバ配線１５Ｌ１との間は、Ｙ軸方向に１画素離れているため、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
　また、図２１に示すように、Ｙ軸方向に隣接する画素の間である遮光領域ＢＭのうち、ドライバＴＦＴ１８を配置する領域には、画素ＴＦＴ１６Ｔを配置せずに、ドライバＴＦＴ１８及びドライバ配線１５Ｎ１～１５Ｎ３を配置するだけなので、第１の実施形態におけるアクティブマトリクス基板よりも広い領域にドライバＴＦＴを配置することができる。従って、ドライバＴＦＴ１８を配置する領域に、静電気保護回路や容量形成部といった大きな面積を必要とする要素を配置することが容易となる。
　図１１Ａ～図１１Ｄに示す従来のアクティブマトリクス基板では、１表示画素あたり、Ｘ軸方向の長さが最大で６μｍのＴＦＴ－Ｃ（ドライバＴＦＴ１８）しか配置できない。従って、配置するＴＦＴ－Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＝６μｍのＴＦＴ－Ｃを１４表示画素にわたって配置する必要がある（６μｍ×１４＝８４μｍ＞８０μｍ）。
　図２２は、図４に示すゲートドライバ１１の回路を本実施形態のアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。また、図２３は、図２２から、一部のＴＦＴ－Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
　配置するＴＦＴ－Ｃの条件を、Ｙ軸方向の長さＬ＝６μｍ、Ｘ軸方向の長さＷ＞８０μｍとした場合、図２２及び図２３に示す例では、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さがそれぞれ１２μｍ、４４μｍ、１２μｍ、６μｍ、６μｍのＴＦＴ－Ｃを配置すれば、条件を満たすことができる。従って、図２３に示すように、ＴＦＴ－Ｃ（ドライバＴＦＴ１８）の配置領域が２表示画素分だけでよくなるので、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
　＜第４の実施形態＞
　第２の実施形態におけるアクティブマトリクス基板２０ａでは、同一のソース線１５Ｓと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているゲート線１３Ｇに対して異なる方向に配置されていた。また、隣り合うゲート線１３Ｇの間隔は等間隔ではなく、非等間隔であった。
　第４の実施形態におけるアクティブマトリクス基板２０ａでは、上述した第２の実施形態におけるアクティブマトリクス基板２０ａの構成の特徴を備えつつ、さらに、同一のゲート線１３Ｇ（縦線）と接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴ１６Ｔは、接続されているソース線１５Ｓ（横線）に対して異なる方向に配置されており、かつ、隣り合うソース線１５Ｓの間隔は等間隔ではなく、非等間隔である。
　図２４は、第４の実施形態におけるアクティブマトリクス基板２０ａの構成を示す図である。ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔、ゲート線１３Ｇ３とゲート線１３Ｇ４の間の間隔はそれぞれ異なる。具体的には、ゲート線１３Ｇ１とゲート線１３Ｇ２の間の間隔は、ゲート線１３Ｇ２とゲート線１３Ｇ３の間の間隔、及びゲート線１３Ｇ３とゲート線１３Ｇ４の間の間隔よりも広く、１画素以上離れている。　
　また、同一のソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ１２、及び１６Ｔ１３のうち、ゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、及びゲート線１３Ｇ３と接続されている画素ＴＦＴ１６Ｔ１３は、接続されているゲート線１３Ｇに対して右側に配置されているが、ゲート線１３Ｇ２と接続されている画素ＴＦＴ１６Ｔ１２は、接続されているゲート線１３Ｇに対して左側に配置されている。
　さらに、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔は、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔と異なる。具体的には、ソース線１５Ｓ２とソース線１５Ｓ３の間の間隔は、ソース線１５Ｓ１とソース線１５Ｓ２の間の間隔よりも広く、２画素分離れている。
　また、同一のゲート線１３Ｇ１と接続されている画素ＴＦＴ１６Ｔ１１、１６Ｔ２１、１６Ｔ３１、及び１６Ｔ４１のうち、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１１、及びソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ３１は、接続されているソース線１５Ｓに対して上側に配置されているが、ソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２１、及びソース線１５Ｓ４と接続されている画素ＴＦＴ１６Ｔ４１は、接続されているソース線１５Ｓに対して下側に配置されている。
　ドライバＴＦＴ１８は、Ｙ軸方向に隣接する二本のソース線１５Ｓの間のうち、間隔が広いソース線１５Ｓの間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置される。図２４に示す例では、ソース線１５Ｓ２とソース線１５Ｓ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。
　ドライバＴＦＴ１８と電気的に接続され、Ｙ軸方向に伸びるドライバ配線１５Ｌ１は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。また、ドライバＴＦＴ１８と電気的に接続され、Ｘ軸方向に伸びるドライバ配線１５Ｎ１、１５Ｎ２、１５Ｎ３は、ソース線１５Ｓ２とソース線１５Ｓ３の間であって、Ｙ軸方向に隣接する画素の間の遮光領域ＢＭに配置されている。すなわち、全てのドライバ配線は遮光領域ＢＭに配置されており、画素領域には配置されていない。
　複数のゲート線１３Ｇのうち、一部のゲート線１３Ｇは画素領域に配置されている。図２４に示す例では、ゲート線１３Ｇ１、１３Ｇ２、１３Ｇ４、１３Ｇ５、１３Ｇ７、１３Ｇ８、１３Ｇ１０は、Ｘ軸方向に隣接する画素の間の遮光領域ＢＭに配置されているが、ゲート線１３Ｇ３、１３Ｇ６、１３Ｇ９は、画素領域に配置されている。この場合、ゲート線１３Ｇは、各表示画素について同じ配置となるため、開口率を合わせるためのダミー配線は必要ない。
　第４の実施形態におけるアクティブマトリクス基板２０ａによれば、第２の実施形態におけるアクティブマトリクス基板と同様に、ドライバＴＦＴ１８の配置領域を広くすることができるので、従来のアクティブマトリクス基板に対して、大きいドライバＴＦＴ１８を配置することができる。これにより、ゲートドライバ１１全体の配置領域を小さくすることができるので、ゲートドライバ１１の内部ノードを短くすることができる。内部ノードが短くなることにより、内部ノードの寄生容量が小さくなり、消費電力が小さくなる。
　また、ゲートドライバ１１の内部ノードが短くなるので、Ｙ軸方向の内部ノードとＸ軸方向のソース線１５Ｓとの接続箇所が少なくなる。
　さらに、従来のアクティブマトリクス基板と比べて、Ｙ軸方向に伸びるドライバ配線１５Ｌ１と、画素電極と電気的に接続された要素であるドレインパッドとの距離を大きくすることができるので、ノイズ低減効果が大きい。
　さらに、画素電極と電気的に接続された要素であるドレインパッドと、ドライバ配線１５Ｎ１～１５Ｎ３との間は、Ｙ軸方向に１画素離れているため、容量結合が小さくなる。これにより、画素電位に対する、ドライバ配線からのノイズ伝播を小さくすることができ、画質を向上させることができる。
　また、図２４に示すように、Ｙ軸方向に隣接する画素の間である遮光領域ＢＭのうち、ドライバＴＦＴ１８を配置する領域には、画素ＴＦＴ１６Ｔを配置せずに、ドライバＴＦＴ１８及びドライバ配線１５Ｎ１～１５Ｎ３を配置するだけなので、第２の実施形態におけるアクティブマトリクス基板よりも広い領域にドライバＴＦＴ１８を配置することができる。従って、ドライバＴＦＴ１８を配置する領域に、静電気保護回路や容量形成部といった大きな面積を必要とする要素を配置することが容易となる。
　第２の実施形態で説明したように、従来のアクティブマトリクス基板では、ドライバＴＦＴ１８を配置する領域の大きさに制限があった。図１７Ａ～図１７Ｄ及び図１８に示す例では、配置するＴＦＴ－Ｃ（ドライバＴＦＴ１８）の条件を、短軸方向の長さＬ＝６μｍ、長軸方向の長さＷ＞８０μｍとした場合、Ｘ軸方向の長さＬ＝６μｍ、Ｙ軸方向の長さＷ＝６μｍのＴＦＴ－Ｃを１４表示画素にわたって配置する必要があった（６μｍ×１４＝８４μｍ＞８０μｍ）。
　図２５は、図４に示すゲートドライバ１１の回路を本実施形態のアクティブマトリクス基板２０ａの表示領域に配置した場合の等価回路の一例を示す図である。また、図２６は、図２５から、一部のＴＦＴ－Ｃ（ドライバＴＦＴ１８）を抜粋して拡大した図である。
　配置するＴＦＴ－Ｃの条件を、短軸方向の長さＬ＝６μｍ、長軸方向の長さＷ＞８０μｍとした場合、図２５及び図２６に示す例では、Ｙ軸方向の長さが６μｍ、Ｘ軸方向の長さがそれぞれ４０μｍのＴＦＴ－Ｃ（ドライバＴＦＴ１８）を２つ配置すれば、条件を満たすことができる。従って、図２６に示すように、ＴＦＴ－Ｃ（ドライバＴＦＴ１８）の配置領域が２表示画素分だけでよくなるので、従来のアクティブマトリクス基板と比べて、ゲートドライバ１１の配置領域を小さくすることができる。
　＜第５の実施形態＞
　上述した第１～第４の実施形態におけるアクティブマトリクス基板２０ａを形成するためには、ガラス基板上にゲート線１３Ｇを構成するゲートレイヤや、ソース線１５Ｓ形成するソースレイヤを形成する。ゲートレイヤとソースレイヤは、積層方向において異なる層に形成する。このとき、積層方向と直交する面方向に各レイヤが位置ずれすることによって、ゲートレイヤとソースレイヤの重なり面積が基板毎、または場所毎に異なる場合がある。このような位置ずれが生じた場合、ゲートレイヤとソースレイヤの間の容量が設計上同じパターンであっても、実際の容量が場所毎にばらつく可能性がある。
　この影響は、特に画素ＴＦＴ１６Ｔのドレインパッドと、その他の要素との間で顕著に表れ、表示品位を低下させる原因となる。例えば、ドレインパッドとゲート線１３Ｇとの間の容量が位置ずれにより増減し、画素ＴＦＴのオフ時の引き込み量が増減する。
　図２７は、ゲートレイヤ２７１に対するソースレイヤ２７２の位置ずれを説明するための図である。ソースレイヤ２７２の基準となる位置２７２ａに対して、位置２７２ｂにずれると、ゲートレイヤ２７１とソースレイヤ２７２との間の重なり面積は増加して容量は増加し、位置２７２ｃにずれると、ゲートレイヤ２７１とソースレイヤ２７２との間の重なり面積は減少して容量は減少する。
　図２８は、第１の実施形態におけるアクティブマトリクス基板２０ａにおいて、ゲート線１３Ｇに対するソース線１５Ｓの位置ずれ、及びゲート線１３Ｇに対するドレインパッド２８Ｄの位置ずれが生じた場合の影響を説明するための図である。図２８において、ソース線１５Ｓ及びドレインパッド２８Ｄの基準となる位置を実線で示し、位置ずれが生じた場合の位置を点線で示す。
　上述したように、第１の実施形態におけるアクティブマトリクス基板２０ａでは、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴは、接続されているソース線１５Ｓに対して異なる方向に配置されている。図２８に示す例では、画素ＴＦＴ１６Ｔ１はソース線１５Ｓ１の右側に配置され、画素ＴＦＴ１６Ｔ２はソース線１５Ｓ２の左側に配置されている。
　このような配置において、図中の点線で示す位置のように、ソース線１５Ｓ及びドレインパッド２８Ｄに位置ずれが生じると、接続されているソース線１５Ｓに対する配置方向が異なる画素ＴＦＴ１６Ｔ間で、ゲート線１３Ｇとドレインパッド２８Ｄとの間で重なり面積が変化し、容量が変化する。図２８に示す例では、ゲート線１３Ｇとドレインパッド２８Ｄ１との間の重なり面積は減少して容量は減少し、画素ＴＦＴ１６Ｔのオフ時の引き込み量が減少する。一方、ゲート線１３Ｇとドレインパッド２８Ｄ２との間の重なり面積は増加して容量は増加し、画素ＴＦＴ１６Ｔのオフ時の引き込み量は増加する。
　従って、第５の実施形態におけるアクティブマトリクス基板２０ａでは、レイヤの位置ずれが生じた場合でも、位置ずれに起因するゲートレイヤとドレインパッドとの間の重なり面積の変化を相殺するための相殺パターンをゲートレイヤに形成する。
　図２９は、ゲート線１３Ｇ（ゲートレイヤ）に形成された相殺パターン２９０の一例を示す図である。図２９でも、ソース線１５Ｓ及びドレインパッド２８Ｄの基準位置を実線で示し、位置ずれが生じた場合の位置を点線で示す。
　相殺パターン２９０は、ゲート線１３Ｇとドレインパッド２８Ｄとの間で位置ずれが生じた場合に、ゲート線１３Ｇとドレインパッド２８Ｄとの重なり面積が変化するのを抑制できるような形状とする。図２９に示す例では、ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン２９０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン２９０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８Ｄの中心点に対して点対称となるように、相殺パターン２９０が形成されている。図２９に示すように相殺パターン２９０を設けることにより、ドレインパッド２８Ｄの位置が実線で示す基準位置から点線で示す位置にずれた場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を抑制することができるので、両者の間の容量の変化を抑制することができる。
　図３０は、ゲート線１３Ｇに対してドレインパッド２８Ｄが左右方向に位置ずれする場合のゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化を相殺するためのゲート線１３Ｇ（ゲートレイヤ）の相殺パターン３００の一例を示す図である。
　ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３００が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３００とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称となるように、相殺パターン３００を形成する。このように相殺パターン３００を形成することにより、ドレインパッド２８Ｄの位置が基準位置から左方向または右方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
　図３１は、ゲート線１３Ｇに対してドレインパッド２８Ｄが上下左右方向に位置ずれする場合のゲート線１３Ｇとドレインパッド２８Ｄとの間の容量変化を相殺するためのゲート線１３Ｇ（ゲートレイヤ）の相殺パターン３１０の一例を示す図である。
　ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３１０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３１０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称であり、かつ、ドレインパッド２８ＤをＹ軸方向に二分する中心線に対して上下対称となるように、相殺パターン３１０を形成する。このように相殺パターン３１０を形成することにより、ドレインパッド２８Ｄの位置が基準位置から上下左右のいずれの方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
　ゲートレイヤの相殺パターンは、１つの画素ＴＦＴ１６Ｔ毎に設ける必要はなく、複数の画素ＴＦＴ１６Ｔに対応して形成してもよい。複数の画素ＴＦＴに対応して設けられたゲートレイヤの相殺パターンの例を図３２～図３４に示す。
　図３２は、２つの画素ＴＦＴ１６Ｔに対応して設けられたゲートレイヤの相殺パターン３２０の一例を示す図である。ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３２０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３２０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称であり、かつ、ドレインパッド２８ＤをＹ軸方向に二分する中心線に対して上下対称となるように、相殺パターン３２０を形成する。このように相殺パターン３２０を設けることにより、ドレインパッド２８Ｄの位置が基準位置から上下左右のいずれの方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
　ドレインパッド２８Ｄが非矩形の形状である場合には、ゲート線１３Ｇ（ゲートレイヤ）に相殺パターンを設けるとともに、ドレインパッド２８Ｄの形状を、ゲート線１３Ｇに対するドレインパッド２８Ｄの位置ずれが生じた場合に、ゲート線１３Ｇ（ゲートレイヤ）とドレインパッド２８Ｄとの間の重なり面積の変化を抑制できるような形状とする。
　図３３は、非矩形のドレインパッド２８Ｄに対して設けられたゲートレイヤの相殺パターン３３０と、ドレインパッド２８Ｄの形状の一例を示す図である。ドレインパッド２８Ｄは、自身をＸ軸方向に二分する中心線に対して左右対称であり、かつ、Ｙ軸方向に二分する中心線に対して上下対称の形状とする。また、ドレインパッド２８Ｄが基準位置に形成された場合に、相殺パターン３３０が形成されていない場合のゲート線１３Ｇとドレインパッド２８Ｄとの重なり領域と、相殺パターン３３０とドレインパッド２８Ｄとの重なり領域がドレインパッド２８ＤをＸ軸方向に二分する中心線に対して左右対称であり、かつ、ドレインパッド２８ＤをＹ軸方向に二分する中心線に対して上下対称となるように、相殺パターン３３０を形成する。これにより、ドレインパッド２８Ｄの位置が基準位置から上下左右のいずれの方向に位置ずれした場合でも、ゲート線１３Ｇとドレインパッド２８Ｄとの間の重なり面積の変化（容量の変化）を防ぐことができる。
　図３４は、非矩形のドレインパッド２８Ｄに対して設けられた相殺パターン３４０と、ドレインパッド２８Ｄの別の形状の例を示す図である。図３３に示す例では、ドレインパッド２８Ｄの形状を、個々の画素ＴＦＴ１６Ｔに対応して重なり面積の変化を相殺できる形状としているが、図３４に示す例では、複数の画素ＴＦＴに対応して重なり面積の変化を相殺できる形状としている。　
　なお、図示は省略するが、ゲート線１３Ｇを各色ごとに配線し、ソース線１５Ｓを各画素ごとに配線した構成においても同様に、ゲートレイヤに相殺パターンを形成することができる。
　本発明は、上述した実施形態に限定されない。例えば、第１の実施形態におけるアクティブマトリクス基板２０ａでは、隣接するソース線１５Ｓの間隔を非等間隔としたが、等間隔であってもよい。
　図３５は、隣接するソース線１５Ｓの間隔が等間隔であるアクティブマトリクス基板２０ａの構成を説明するための模式図である。隣接するソース線１５Ｓの間隔は等間隔である。また、同一のゲート線１３Ｇと接続されている複数の画素ＴＦＴ１６Ｔのうち、一部の画素ＴＦＴは、接続されているソース線１５Ｓに対して異なる方向に配置されている。図３５に示す例では、ソース線１５Ｓ１と接続されている画素ＴＦＴ１６Ｔ１、及びソース線１５Ｓ３と接続されている画素ＴＦＴ１６Ｔ３は、それぞれ接続されているソース線１５Ｓに対して右側に配置されているが、ソース線１５Ｓ２と接続されている画素ＴＦＴ１６Ｔ２は、接続されているソース線１５Ｓに対して左側に配置されている。
　ドライバＴＦＴ１８は、隣接するソース線１５Ｓの間の領域であって、隣接する画素制御素子１６Ｔの間の距離が他の隣接する画素制御素子１６Ｔの間の距離よりも広い領域に配置されている。図３５に示す例では、ドライバＴＦＴ１８は、ソース線１５Ｓ２とソース線１５Ｓ３の間に配置されている。画素ＴＦＴ１６Ｔ２がソース線１５Ｓ２の左側に配置され、画素ＴＦＴ１６Ｔ３がソース線１５Ｓ３の右側に配置されることにより、ソース線１５Ｓ２とソース線１５Ｓ３の間には、画素ＴＦＴ１６Ｔが配置されない。これにより、ソース線１５Ｓ２とソース線１５Ｓ３の間に大きいドライバＴＦＴ１８を配置することができる。
　同様に、第２の実施形態におけるアクティブマトリクス基板２０ａにおいて、隣接するゲート線１３Ｇの間隔は非等間隔ではなく等間隔であってもよい。また、第３の実施形態におけるアクティブマトリクス基板２０ａにおいて、隣接するソース線１５Ｓの間隔は非等間隔ではなく等間隔であってもよい。さらに、第４の実施形態におけるアクティブマトリクス基板２０ａにおいて、隣接するゲート線１３Ｇの間隔は非等間隔ではなく等間隔であってもよい。
　上述した各実施形態では、従来のアクティブマトリクス基板と比べて大きいドライバＴＦＴ１８を配置できるものとして説明した。しかし、２つ以上の小さいドライバＴＦＴを直列に接続して配置してもよい。
　ゲートドライバ１１の構成要素である複数のドライバＴＦＴ１８のうち、一部のドライバＴＦＴ１８を表示領域内に配置し、他のドライバＴＦＴ１８を表示領域の外に配置するようにしてもよい。

Claims (8)

  1. 　複数のデータ線と、
    　前記複数のデータ線と交差し、少なくとも複数のゲート線を含む複数の配線と、
    　複数のスイッチング素子を有し、前記複数の配線の少なくとも一部に接続されて、表示領域の外側から供給される制御信号に応じて、当該配線の電位を制御する駆動回路と、
    　表示領域を構成する複数の画素毎に設けられ、前記データ線および前記ゲート線と接続されて、対応する画素の表示を制御する複数の画素制御素子と、
    を備え、
    　前記複数のデータ線及び前記複数のゲート線のうちの一方は、平面視において縦方向に伸びる複数の縦線であり、他方は平面視において横方向に伸びる複数の横線であって、
    　前記複数の画素制御素子のうち、同一の前記横線と接続されている画素制御素子の一部は、接続されている前記縦線に対する配置方向が前記同一の横線と接続されている他の画素制御素子の配置方向と異なっており、
    　前記複数のスイッチング素子のうちの少なくとも一部は、隣接する前記縦線の間の領域であって、隣接する前記画素制御素子の間の距離が他の隣接する前記画素制御素子の間の距離よりも広い領域に配置されている、アクティブマトリクス基板。
  2. 　前記複数の縦線の間隔は非等間隔であり、
    　前記複数のスイッチング素子のうちの少なくとも一部は、非等間隔で配置されている前記複数の縦線の間の領域のうち、隣接する縦線の間の間隔が他の隣接する縦線の間の間隔よりも広い領域に配置されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記複数の画素制御素子のうち、同一の前記縦線と接続されている画素制御素子の一部は、接続されている前記横線に対する配置方向が前記同一の縦線と接続されている他の画素制御素子の配置方向と異なっており、
    　前記駆動回路の構成要素である複数のスイッチング素子のうちの少なくとも一部は、隣接する前記横線の間の領域であって、隣接する前記画素制御素子の間の距離が他の隣接する前記画素制御素子の間の距離よりも広い領域に配置されている、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記複数の横線の間隔は非等間隔であり、
    　前記複数のスイッチング素子のうちの少なくとも一部は、非等間隔で配置されている前記複数の横線の間の領域のうち、隣接する横線の間の間隔が他の隣接する横線の間の間隔よりも広い領域に配置されている、請求項３に記載のアクティブマトリクス基板。
  5. 　前記複数の縦線は前記複数のデータ線であり、前記複数の横線は前記複数のゲート線である、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
  6. 　前記複数の縦線は前記複数のゲート線であり、前記複数の横線は前記複数のデータ線である、請求項１から４のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記画素制御素子のドレインパッドは、前記ゲート線を形成するゲートレイヤと積層方向において異なる層に形成されており、
    　前記ゲートレイヤには、前記ドレインパッドと当該ゲートレイヤとの間で位置ずれが生じた場合に、前記ドレインパッドと当該ゲートレイヤとの重なり面積が変化するのを抑制するための領域が設けられている、請求項１から６のいずれか一項に記載のアクティブマトリクス基板。
  8. 　請求項１から７のいずれか一項に記載のアクティブマトリクス基板と、
    　カラーフィルタ及び対向電極を備える対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
    を備える表示パネル。
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