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WO2016030993A1 - バイアス装置及びウェイクアップ回路 - Google Patents

バイアス装置及びウェイクアップ回路 Download PDF

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WO2016030993A1
WO2016030993A1 PCT/JP2014/072433 JP2014072433W WO2016030993A1 WO 2016030993 A1 WO2016030993 A1 WO 2016030993A1 JP 2014072433 W JP2014072433 W JP 2014072433W WO 2016030993 A1 WO2016030993 A1 WO 2016030993A1
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transistor
current
terminal
power supply
supply potential
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PCT/JP2014/072433
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French (fr)
Inventor
暁人 平井
幹次 北村
谷口　英司
Original Assignee
三菱電機株式会社
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Definitions

  • the present invention relates to a bias device that supplies a constant voltage or a constant current, and a wake-up circuit that is activated by receiving a constant voltage or a constant current from the bias device.
  • FIG. 6 is a configuration diagram showing a bias device disclosed in Non-Patent Document 1 below.
  • the bias device shown in FIG. 6 includes PMOS transistors 101 to 103, NMOS transistors 104 and 105, a resistor 106, switches 107 and 108, a terminal 109, and a startup circuit 110.
  • the start-up circuit 110 includes a switch 111 and a diode 112.
  • FIG. 7 is a timing chart showing the operation timing of the bias device of FIG.
  • the gate voltage Vp of the PMOS transistors 101 to 103 is the power supply potential
  • the gate voltage Vn of the NMOS transistors 104 and 105 is the GND potential.
  • the switch 111 When the switch 111 is turned on, if the potential difference ⁇ V between the gate voltage Vp of the PMOS transistors 101 to 103 and the gate voltage Vn of the NMOS transistors 104 and 105 exceeds the threshold voltage Vth of the diode 112, the diode 112 is turned on. Therefore, the forward current I flows. Initially the switch 111 is changed to ON, the potential difference ⁇ V is to exceed the threshold voltage V th of the diode 112, the threshold voltage V th of the diode 112 is set.
  • the diode 112 When the diode 112 is turned on and a current I flows, the gate voltage Vn of the NMOS transistors 104 and 105 gradually increases and the gate voltage Vp of the PMOS transistors 101 to 103 gradually decreases as shown in FIG. To do. Thus, when the potential difference ⁇ V between the gate voltage Vp of the PMOS transistors 101 to 103 and the gate voltage Vn of the NMOS transistors 104 and 105 becomes smaller than the threshold voltage Vth of the diode 112, the diode 112 is turned off. The direction current I does not flow. When the forward current I of the diode 112 stops flowing, a constant current IOUT corresponding to the gate voltage Vp of the PMOS transistors 101 to 103 is output from the PMOS transistor 103. Therefore, a desired current IOUT can be output by setting the threshold voltage Vth of the diode 112 to an appropriate voltage.
  • the start-up time from when the signal level of the ENABLE signal is switched from the L level to the H level until the desired current IOUT can be output is the forward current I of the diode 112 and the PMOS transistors 101 to 101. 103 and the gate parasitic capacitance C of the NMOS transistors 104 and 105.
  • the forward current I of the diode 112 depends on the voltage between the terminals of the diode 112 (potential difference ⁇ V between the gate voltage Vp of the PMOS transistors 101 to 103 and the gate voltage Vn of the NMOS transistors 104 and 105) and the ambient temperature. Yes. Therefore, when the voltage between the terminals of the diode 112 is high and the ambient temperature of the diode 112 is high, the startup time is shortened.
  • the forward current of the diode 112 is low when the power supply potential is low and the voltage between the terminals of the diode 112 is low, or when the ambient temperature of the diode 112 is low.
  • I becomes small and sufficient forward current I for charging the parasitic capacitance C cannot be obtained, there is a problem that the start-up time becomes long.
  • the forward current I does not flow ideally, but actually, even if the diode 112 is turned off, a slight leakage current flows, so that wasteful power is consumed. There was also a problem that it would consume.
  • Patent Document 1 Japanese Patent Laid-Open No.
  • 2005-215865 discloses a bias device that charges each terminal of a startup circuit using a control signal and a capacitor, but a rising signal of the control signal, Since the charging time varies depending on the phase compensation capacitance value and the impedance of the power supply circuit, a high-speed control signal and an element in consideration of variations are required to stably shorten the startup time. No means for shortening the start-up time is disclosed even when the power supply potential is low or the ambient temperature is low.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a low power consumption bias device that can shorten the start-up time even when the power supply potential is low or the ambient temperature is low. And Another object of the present invention is to provide a wakeup circuit that can be activated in a short time even when the power supply potential is low or the ambient temperature is low.
  • the bias device has a first transistor whose source terminal is connected to the power supply potential, and a second transistor whose source terminal is connected to the power supply potential and whose gate terminal is connected to the gate terminal of the first transistor.
  • a transistor having a source terminal connected to the power supply potential, a gate terminal connected to the gate terminal of the second transistor, a drain terminal and a gate terminal connected to the drain terminal of the first transistor.
  • a fourth transistor having a source terminal connected to the ground; a drain terminal connected to the drain terminal and the gate terminal of the second transistor; a gate terminal connected to the gate terminal of the fourth transistor; And a fifth transistor connected to the ground via a current limiting element.
  • a bias generation circuit is provided, and the control circuit connects between the power supply potential and the gate terminals of the fourth and fifth transistors during a preset period when a start signal is given from the outside. It is.
  • control circuit is configured to connect between the power supply potential and the gate terminals of the fourth and fifth transistors during a preset period when an activation signal is given from the outside. Therefore, there is an effect that a bias device with low power consumption that can shorten the start-up time can be obtained even in a state where the power supply potential is low or the ambient temperature is low.
  • FIG. 5 is a configuration diagram illustrating a wake-up circuit that is activated by receiving a constant voltage or a constant current from the bias device of FIG. 2 or FIG. 4. It is a block diagram which shows the bias apparatus currently disclosed by the nonpatent literature 1. It is a timing chart which shows the operation timing of the bias apparatus of FIG.
  • FIG. 1 is a block diagram showing a bias device according to Embodiment 1 of the present invention.
  • an activation signal input terminal 1 is a terminal to which an ENABLE signal (activation signal) is input from the outside.
  • the bias generation circuit 2 When the signal level of the ENABLE signal input from the activation signal input terminal 1 is switched from the L level (low potential level) to the H level (high potential level), the bias generation circuit 2 performs rapid discharge of the voltage Vp for a certain period, This is a circuit that supplies a constant voltage or a constant current to an external circuit (for example, a wake-up circuit) after rapidly charging the voltage Vn.
  • the control circuit 3 is a circuit that activates the bias generation circuit 2 when the signal level of the ENABLE signal is switched from the L level to the H level.
  • FIG. 2 is a block diagram showing the inside of the bias generation circuit 2 and the control circuit 3 in the bias device of FIG.
  • the current mirror circuit 10 includes a PMOS transistor 11 (first transistor) whose source terminal is connected to the power supply potential VCC, and a PMOS transistor 12 (second transistor) whose source terminal is connected to the power supply potential VCC. )
  • PMOS transistor 11 first transistor
  • PMOS transistor 12 second transistor
  • the PMOS transistor 13 is a third transistor that has a source terminal connected to the power supply potential VCC and a gate terminal connected to the gate terminal of the PMOS transistor 12, and outputs a current IOUT to the outside.
  • the first to third transistors are PMOS transistors 11, 12, and 13.
  • the present invention is not limited to this, and for example, PNP transistors are used as the first to third transistors. be able to. It is assumed that the power supply potential VCC is always applied.
  • the switch 14 is connected between the drain terminal of the PMOS transistor 11 and the drain terminal and gate terminal of the NMOS transistor 16, and is OFF (open state) when the signal level of the ENABLE signal is L level, and when it is H level. Turns on (closed).
  • the switch 15 is connected between the drain terminal and gate terminal of the PMOS transistor 12 and the drain terminal of the NMOS transistor 17, and is turned off when the signal level of the ENABLE signal is L level and turned on when it is H level.
  • the NMOS transistor 16 is a fourth transistor having a drain terminal and a gate terminal connected to the switch 14 and a source terminal connected to the ground.
  • the NMOS transistor 17 is a fifth transistor having a drain terminal connected to the switch 15 and a source terminal connected to the resistor 18.
  • the fourth to fifth transistors are NMOS transistors 16 and 17, but the present invention is not limited to this.
  • an NPN transistor or the like may be used as the fourth to fifth transistors. it can.
  • the resistor 18 is a current limiting element connected between the source terminal of the NMOS transistor 17 and the ground.
  • FIG. 2 shows an example in which the current limiting element is the resistor 18.
  • the current limiting element is not limited to this.
  • the current limiting element may be a diode or a parallel circuit of a resistor and a diode. But you can.
  • the pulse generation circuit 21 is a circuit that generates a pulse signal having a constant width when the signal level of the ENABLE signal input from the activation signal input terminal 1 is switched from the L level to the H level.
  • the series circuit 22 includes a current value setting element 23 and a switch 24.
  • the current value setting element 23 is connected between the power supply potential VCC and the switch 24 in order to set the current I supplied to the gate terminals of the NMOS transistors 16 and 17 to a desired current value.
  • Examples of the current value setting element 23 include a resistor, an inductor, and a parallel LC circuit.
  • the switch 24 is connected between the current value setting element 23 and the gate terminals of the NMOS transistors 16 and 17, and the signal level of the output signal of the pulse generation circuit 21 is high (the pulse from the pulse generation circuit 21 is pulsed). ON (closed state) during signal generation).
  • FIG. 2 shows an example in which the current value setting element 23 is connected between the power supply potential VCC and the switch 24, but is connected between the switch 24 and the gate terminals of the NMOS transistors 16 and 17. Also good.
  • FIG. 3 is a timing chart showing the operation timing of the bias device of FIG.
  • the pulse generation circuit 21 When the signal level of the ENABLE signal is switched from the L level to the H level, the pulse generation circuit 21 generates a pulse signal having a preset pulse width in synchronization with the rise of the ENABLE signal, as shown in FIG. .
  • the switch 24 is turned on while the signal level of the output signal of the pulse generation circuit 21 is at the H level (a period in which the pulse signal is generated from the pulse generation circuit 21).
  • the switch 24 When the switch 24 is turned on, the power supply potential VCC and the gate terminal of the NMOS transistor 16 are connected via the current value setting element 23, so that the current I flows from the power supply potential VCC to the gate terminal of the NMOS transistor 16. .
  • the gate voltage Vn of the NMOS transistors 16 and 17 rises and the gate voltage Vp of the PMOS transistors 11 to 13 falls.
  • the gate voltage Vn of the NMOS transistors 16 and 17 is determined by the parasitic capacitance C of the NMOS transistors 16 and 17 and the current I that charges the parasitic capacitance C.
  • the current I for charging the parasitic capacitance C is determined by the impedance of the current value setting element 23.
  • the current value of the current I for charging the parasitic capacitance C is sufficiently large, the rise of the gate voltage Vn of the NMOS transistors 16 and 17 can be accelerated and the gate voltage Vp of the PMOS transistors 11 to 13 can be increased. Since the decrease can be accelerated, the signal level of the ENABLE signal is changed from the L level to the H level until the gate voltages Vn and Vp corresponding to the desired current IOUT (current output from the PMOS transistor 13) are reached. Startup time can be shortened.
  • the current I for charging the parasitic capacitance C depends on the power supply potential VCC and the ambient temperature, the parasitic capacitance C is charged via the diode 112 as in the bias device disclosed in Non-Patent Document 1 above.
  • the power supply potential VCC directly charges the parasitic capacitance C. Therefore, if the impedance of the current value setting element 23 is set to a sufficiently small value, even if the power supply potential VCC is low or the ambient temperature is low, the current I having a sufficiently large current value is generated. It can flow.
  • the switch 24 is turned off when the signal level of the output signal of the pulse generation circuit 21 returns to the L level (a state where no pulse signal is generated from the pulse generation circuit 21), and the current I does not flow.
  • the current I stops flowing, as shown in FIG. 3, the gate voltages Vn of the NMOS transistors 16 and 17 become constant, and the gate voltages Vp of the PMOS transistors 11 to 13 become constant, corresponding to the gate voltage Vp.
  • a constant current IOUT is output from the PMOS transistor 13. Therefore, a desired current IOUT can be output by appropriately setting the impedance of the current value setting element 23, the pulse width of the pulse signal generated from the pulse generation circuit 21, and the like.
  • the switch 24 When the switch 24 is turned off, the current I does not flow, so that no unnecessary through current is generated, and the power consumption can be reduced. That is, unlike the bias device disclosed in Non-Patent Document 1 described above, the diode 112 for charging the parasitic capacitance C is not provided, so that the leakage current (unnecessary through current) that flows when the diode 112 is in the OFF state. Will not occur.
  • the control circuit 3 when the signal level of the ENABLE signal input from the activation signal input terminal 1 is switched from the L level to the H level, the control circuit 3 is set in advance. Since the power supply potential VCC and the gate terminals of the NMOS transistors 16 and 17 are connected during the period, the startup time can be shortened even when the power supply potential VCC is low or the ambient temperature is low. There is an effect that a bias device for power consumption can be obtained.
  • FIG. 4 is a block diagram showing a bias device according to Embodiment 2 of the present invention.
  • a resistor 25 having a resistance value R is mounted as the current value setting element 23 in FIG.
  • the gate voltage Vn of the NMOS transistors 16 and 17 and the current I charging the parasitic capacitance C of the NMOS transistors 16 and 17 are Is expressed as the following equation (2). Where t is the charging time.
  • the resistance value R of the resistor 25 is sufficiently small compared to the parasitic capacitance C of the NMOS transistors 16 and 17 (for example, the parasitic capacitance C of the NMOS transistors 16 and 17 is on the order of picofarad (pF)). If present, the resistance value R is a value of several tens of ⁇ ), and a sufficiently large value can be obtained as the current value of the current I for charging the parasitic capacitance C.
  • the current value of the current I for charging the parasitic capacitance C is a sufficiently large value, as described in the first embodiment, the rise of the gate voltage Vn of the NMOS transistors 16 and 17 can be accelerated, and the PMOS Since the fall of the gate voltage Vp of the transistors 11 to 13 can be accelerated, the start up from when the signal level of the ENABLE signal is switched from the L level to the H level until the gate voltages Vn and Vp corresponding to the desired current IOUT are obtained. Time can be shortened.
  • the current I for charging the parasitic capacitance C depends on the power supply potential VCC and the ambient temperature, the parasitic capacitance C is charged via the diode 112 as in the bias device disclosed in Non-Patent Document 1 above.
  • the power supply potential VCC directly charges the parasitic capacitance C. Therefore, if the resistance value R of the resistor 25 is set to a sufficiently small value as compared with the parasitic capacitance C of the NMOS transistors 16 and 17, the power supply potential VCC is low and the ambient temperature is low. However, a current I having a sufficiently large current value can flow.
  • the power consumption can be reduced even when the power supply potential VCC is low or the ambient temperature is low.
  • the bias device can be obtained.
  • FIG. 5 is a block diagram showing a wake-up circuit activated by receiving a constant voltage or a constant current from the bias device of FIG. 2 or FIG. 4.
  • the wake-up circuit 4 is a circuit that is activated when it receives a current IOUT from the bias generation circuit 2 constituting the bias device, and determines the presence or absence of a radio signal.
  • the bias generation circuit 2 with a short start-up time is shown.
  • the wake-up circuit 4 receives the current IOUT from the bias generation circuit 2 with a short start-up time. Since it starts, the starting time of the wake-up circuit 4 can also be shortened.
  • the wakeup circuit 4 is a circuit that determines the presence or absence of a desired radio signal and outputs an H level signal, for example, only when the desired radio signal is present. Since the activation time can be shortened, for example, even when the wakeup circuit 4 is intermittently operated for the purpose of reducing power consumption, the activation time in the intermittent operation can be shortened. Thereby, the time required to determine the presence or absence of a desired radio signal can be shortened. Therefore, since the operation time of the wakeup circuit 4 can be shortened, there is an effect that further reduction in power consumption can be realized.
  • the bias device according to the present invention is suitable for a device that needs to shorten the time until a constant voltage or a constant current can be supplied.

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Abstract

　ＰＭＯＳトランジスタ１１～１３やＮＭＯＳトランジスタ１６，１７などからなるパルス生成回路２を設け、起動信号入力端子１から入力されたＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わると、制御回路３が、予め設定されている期間中、電源電位ＶＣＣとＮＭＯＳトランジスタ１６，１７のゲート端子との間を接続するように構成する。これにより、電源電位ＶＣＣが低い状態や周囲温度が低い状態でも、起動時間を短くすることができる低消費電力のバイアス装置が得られる。

Description

バイアス装置及びウェイクアップ回路
　この発明は、定電圧又は定電流を供給するバイアス装置と、バイアス装置から定電圧又は定電流を受けて起動されるウェイクアップ回路とに関するものである。
　図６は以下の非特許文献１に開示されているバイアス装置を示す構成図である。
　図６のバイアス装置は、ＰＭＯＳトランジスタ１０１～１０３と、ＮＭＯＳトランジスタ１０４，１０５と、抵抗１０６と、スイッチ１０７，１０８と、端子１０９と、スタートアップ回路１１０とから構成されている。
　また、スタートアップ回路１１０は、スイッチ１１１とダイオード１１２から構成されている。
　図７は図６のバイアス装置の動作タイミングを示すタイミングチャートである。
　スイッチ１０７，１０８，１１１がＯＦＦ（開状態）であるときは、ＰＭＯＳトランジスタ１０１～１０３のゲート電圧Ｖｐは電源電位であり、ＮＭＯＳトランジスタ１０４，１０５のゲート電圧ＶｎはＧＮＤ電位である。
　端子１０９から入力されるＥＮＡＢＬＥ信号の信号レベルがＬレベル（低電位レベル）からＨレベル（高電位レベル）に切り替わると、スイッチ１０７，１０８，１１１がＯＦＦからＯＮ（閉状態）に変化する。
　スイッチ１１１がＯＮになると、ＰＭＯＳトランジスタ１０１～１０３のゲート電圧Ｖｐと、ＮＭＯＳトランジスタ１０４，１０５のゲート電圧Ｖｎとの電位差ΔＶが、ダイオード１１２の閾値電圧Ｖｔｈを超えていれば、ダイオード１１２がＯＮ状態になるため、順方向電流Ｉが流れる。
　スイッチ１１１がＯＮに変化した当初は、電位差ΔＶがダイオード１１２の閾値電圧Ｖｔｈを超えるように、ダイオード１１２の閾値電圧Ｖｔｈが設定されている。
　ダイオード１１２がＯＮ状態になって電流Ｉが流れると、図７に示すように、ＮＭＯＳトランジスタ１０４，１０５のゲート電圧Ｖｎが徐々に上昇して、ＰＭＯＳトランジスタ１０１～１０３のゲート電圧Ｖｐが徐々に下降する。
　これにより、ＰＭＯＳトランジスタ１０１～１０３のゲート電圧Ｖｐと、ＮＭＯＳトランジスタ１０４，１０５のゲート電圧Ｖｎとの電位差ΔＶが、ダイオード１１２の閾値電圧Ｖｔｈより小さくなると、ダイオード１１２がＯＦＦ状態になるため、順方向電流Ｉが流れなくなる。
　ダイオード１１２の順方向電流Ｉが流れなくなった時点では、ＰＭＯＳトランジスタ１０１～１０３のゲート電圧Ｖｐに対応する一定の電流ＩＯＵＴがＰＭＯＳトランジスタ１０３から出力される。
　したがって、ダイオード１１２の閾値電圧Ｖｔｈを適切な電圧に設定することで、所望の電流ＩＯＵＴを出力することができる。
　なお、ＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わってから、所望の電流ＩＯＵＴを出力することができるようになるまでの起動時間は、ダイオード１１２の順方向電流Ｉと、ＰＭＯＳトランジスタ１０１～１０３及びＮＭＯＳトランジスタ１０４，１０５のゲート寄生容量Ｃに依存している。
　また、ダイオード１１２の順方向電流Ｉは、ダイオード１１２の端子間電圧（ＰＭＯＳトランジスタ１０１～１０３のゲート電圧Ｖｐと、ＮＭＯＳトランジスタ１０４，１０５のゲート電圧Ｖｎとの電位差ΔＶ）や周囲温度に依存している。
　したがって、ダイオード１１２の端子間電圧が高く、ダイオード１１２の周囲温度が高い状態であれば、起動時間が短くなる。
平成１５年３月３０日　丸善株式会社発行　「アナログＣＭＯＳ集積回路の設計　応用編」　Ｐ．４６４
　従来のバイアス装置は以上のように構成されているので、電源電位が低くてダイオード１１２の端子間電圧が低くなってしまう状態や、ダイオード１１２の周囲温度が低い状態では、ダイオード１１２の順方向電流Ｉが小さくなり、寄生容量Ｃを充電するための十分な順方向電流Ｉが得られなくなると、起動時間が長くなってしまうという課題があった。
　また、ダイオード１１２がＯＦＦ状態になると、理想的には順方向電流Ｉが流れなくなるが、実際には、ダイオード１１２がＯＦＦ状態になっても、僅かなリーク電流が流れてしまうため、無駄な電力を消費してしまうという課題もあった。
　なお、特許文献１（特開２００５－２１５８６５号公報）には、スタートアップ回路の各端子を制御信号と容量を用いて充電しているバイアス装置が開示されているが、その制御信号の立ち上がり信号、位相補償の容量値や電源回路のインピーダンスによって充電時間が変化するため、安定的に起動時間を短くするには、高速な制御信号と、ばらつきを考慮した素子とが必要になる。電源電位が低い状態や周囲温度が低い状態でも、起動時間を短くするための手段については開示されていない。
　この発明は上記のような課題を解決するためになされたもので、電源電位が低い状態や周囲温度が低い状態でも、起動時間を短くすることができる低消費電力のバイアス装置を得ることを目的とする。
　また、この発明は、電源電位が低い状態や周囲温度が低い状態でも、短時間で起動することができるウェイクアップ回路を得ることを目的とする。
　この発明に係るバイアス装置は、ソース端子が電源電位と接続されている第１のトランジスタと、ソース端子が電源電位と接続され、ゲート端子が第１のトランジスタのゲート端子と接続されている第２のトランジスタと、ソース端子が電源電位と接続され、ゲート端子が第２のトランジスタのゲート端子と接続されている第３のトランジスタと、ドレイン端子及びゲート端子が第１のトランジスタのドレイン端子と接続され、ソース端子がグランドと接続されている第４のトランジスタと、ドレイン端子が第２のトランジスタのドレイン端子及びゲート端子と接続され、ゲート端子が第４のトランジスタのゲート端子と接続され、ソース端子が電流制限用の素子を介してグランドと接続されている第５のトランジスタとから構成されているバイアス生成回路を設け、制御回路が、外部から起動信号が与えられると、予め設定されている期間中、電源電位と第４及び第５のトランジスタのゲート端子との間を接続するようにしたものである。
　この発明によれば、制御回路が、外部から起動信号が与えられると、予め設定されている期間中、電源電位と第４及び第５のトランジスタのゲート端子との間を接続するように構成したので、電源電位が低い状態や周囲温度が低い状態でも、起動時間を短くすることができる低消費電力のバイアス装置が得られる効果がある。
この発明の実施の形態１によるバイアス装置を示す構成図である。 図１のバイアス装置におけるバイアス生成回路２及び制御回路３の内部を示す構成図である。 図２のバイアス装置の動作タイミングを示すタイミングチャートである。 この発明の実施の形態２によるバイアス装置を示す構成図である。 図２又は図４のバイアス装置から定電圧又は定電流を受けて起動されるウェイクアップ回路を示す構成図である。 非特許文献１に開示されているバイアス装置を示す構成図である。 図６のバイアス装置の動作タイミングを示すタイミングチャートである。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１はこの発明の実施の形態１によるバイアス装置を示す構成図である。
　図１において、起動信号入力端子１は外部からＥＮＡＢＬＥ信号（起動信号）が入力される端子である。
　バイアス生成回路２は起動信号入力端子１から入力されたＥＮＡＢＬＥ信号の信号レベルがＬレベル（低電位レベル）からＨレベル（高電位レベル）に切り替わると、一定期間、電圧Ｖｐの急速な放電と、電圧Ｖｎの急速な充電を行ってから、定電圧又は定電流を外部の回路（例えば、ウェイクアップ回路）に供給する回路である。
　制御回路３はＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わると、バイアス生成回路２を起動させる回路である。
　図２は図１のバイアス装置におけるバイアス生成回路２及び制御回路３の内部を示す構成図である。
　図２において、電流ミラー回路１０はソース端子が電源電位ＶＣＣと接続されているＰＭＯＳトランジスタ１１（第１のトランジスタ）と、ソース端子が電源電位ＶＣＣと接続されているＰＭＯＳトランジスタ１２（第２のトランジスタ）とがミラー接続されている回路である。
　即ち、ＰＭＯＳトランジスタ１１のゲート端子とＰＭＯＳトランジスタ１２のゲート端子が接続され、ＰＭＯＳトランジスタ１２はゲート端子とドレイン端子が接続されている。
　ＰＭＯＳトランジスタ１３はソース端子が電源電位ＶＣＣと接続され、ゲート端子がＰＭＯＳトランジスタ１２のゲート端子と接続されており、電流ＩＯＵＴを外部に出力する第３のトランジスタである。
　ここでは、第１から第３のトランジスタがＰＭＯＳトランジスタ１１，１２，１３である例を示しているが、これに限るものではなく、第１から第３のトランジスタとして、例えば、ＰＮＰトランジスタなどを用いることができる。
　なお、電源電位ＶＣＣは常に印加されているものとする。
　スイッチ１４はＰＭＯＳトランジスタ１１のドレイン端子とＮＭＯＳトランジスタ１６のドレイン端子及びゲート端子との間に接続されており、ＥＮＡＢＬＥ信号の信号レベルがＬレベルのときにＯＦＦ（開状態）、ＨレベルのときにＯＮ（閉状態）になる。
　スイッチ１５はＰＭＯＳトランジスタ１２のドレイン端子及びゲート端子とＮＭＯＳトランジスタ１７のドレイン端子との間に接続されており、ＥＮＡＢＬＥ信号の信号レベルがＬレベルのときにＯＦＦ、ＨレベルのときにＯＮになる。
　ＮＭＯＳトランジスタ１６はドレイン端子及びゲート端子がスイッチ１４と接続され、ソース端子がグランドと接続されている第４のトランジスタである。
　ＮＭＯＳトランジスタ１７はドレイン端子がスイッチ１５と接続され、ソース端子が抵抗１８と接続されている第５のトランジスタである。
　ここでは、第４から第５のトランジスタがＮＭＯＳトランジスタ１６，１７である例を示しているが、これに限るものではなく、第４から第５のトランジスタとして、例えば、ＮＰＮトランジスタなどを用いることができる。
　抵抗１８はＮＭＯＳトランジスタ１７のソース端子とグランドの間に接続されている電流制限用の素子である。
　図２では、電流制限用の素子が抵抗１８である例を示しているが、これに限るものではなく、電流制限用の素子としては、例えば、ダイオードでもよいし、抵抗とダイオードの並列回路などでもよい。
　パルス発生回路２１は起動信号入力端子１から入力されたＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わると、一定幅のパルス信号を発生する回路である。
　直列回路２２は電流値設定用素子２３とスイッチ２４から構成されている。
　電流値設定用素子２３はＮＭＯＳトランジスタ１６，１７のゲート端子に供給される電流Ｉを所望の電流値に設定するために、電源電位ＶＣＣとスイッチ２４の間に接続されている。電流値設定用素子２３としては、例えば、抵抗、インダクタ、並列のＬＣ回路などが考えられる。
　スイッチ２４は電流値設定用素子２３とＮＭＯＳトランジスタ１６，１７のゲート端子との間に接続されており、パルス発生回路２１の出力信号の信号レベルがＨレベルの期間中（パルス発生回路２１からパルス信号が発生されている期間中）、ＯＮ（閉状態）になる。
　図２では、電流値設定用素子２３が電源電位ＶＣＣとスイッチ２４の間に接続されている例を示しているが、スイッチ２４とＮＭＯＳトランジスタ１６，１７のゲート端子との間に接続されていてもよい。
　図３は図２のバイアス装置の動作タイミングを示すタイミングチャートである。
　次に動作について説明する。
　起動信号入力端子１から入力されるＥＮＡＢＬＥ信号の信号レベルがＬレベルのとき、スイッチ１４，１５，２４はＯＦＦであるため、ＰＭＯＳトランジスタ１１～１３のゲート電圧Ｖｐは電源電位であり、ＮＭＯＳトランジスタ１６，１７のゲート電圧ＶｎはＧＮＤ電位である。
　起動信号入力端子１から入力されるＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わると、スイッチ１４，１５がＯＦＦからＯＮに変化する。
　また、ＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わると、図３に示すように、パルス発生回路２１がＥＮＡＢＬＥ信号の立ち上がりに同期して、予め設定されたパルス幅のパルス信号を発生する。
　スイッチ２４は、パルス発生回路２１の出力信号の信号レベルがＨレベルの期間中（パルス発生回路２１からパルス信号が発生されている期間）、ＯＮになる。
　スイッチ２４がＯＮになると、電源電位ＶＣＣとＮＭＯＳトランジスタ１６のゲート端子が電流値設定用素子２３を介して接続されるため、電源電位ＶＣＣからＮＭＯＳトランジスタ１６のゲート端子に電流Ｉが流れるようになる。その結果、図３に示すように、ＮＭＯＳトランジスタ１６，１７のゲート電圧Ｖｎが上昇して、ＰＭＯＳトランジスタ１１～１３のゲート電圧Ｖｐが下降する。
　このとき、ＮＭＯＳトランジスタ１６，１７のゲート電圧Ｖｎは、ＮＭＯＳトランジスタ１６，１７の寄生容量Ｃと、その寄生容量Ｃを充電する電流Ｉによって決定される。
　また、寄生容量Ｃを充電する電流Ｉは、電流値設定用素子２３のインピーダンスによって決定される。
Figure JPOXMLDOC01-appb-I000001
　したがって、寄生容量Ｃを充電する電流Ｉの電流値が十分に大きな値であれば、ＮＭＯＳトランジスタ１６，１７のゲート電圧Ｖｎの上昇を速めることができるとともに、ＰＭＯＳトランジスタ１１～１３のゲート電圧Ｖｐの下降を速めることができるため、ＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わってから、所望の電流ＩＯＵＴ（ＰＭＯＳトランジスタ１３から出力される電流）に対応するゲート電圧Ｖｎ，Ｖｐになるまでの起動時間を短くすることができる。
　寄生容量Ｃを充電する電流Ｉは、電源電位ＶＣＣや周囲温度に依存するが、上記の非特許文献１に開示されているバイアス装置のように、ダイオード１１２を介して、寄生容量Ｃを充電するものでなく、電源電位ＶＣＣが直接的に寄生容量Ｃを充電するものである。
　このため、電流値設定用素子２３のインピーダンスを十分に小さな値に設定していれば、電源電位ＶＣＣが低い状態や、周囲温度が低い状態になっても、電流値が十分に大きな電流Ｉを流すことができる。
　スイッチ２４は、パルス発生回路２１の出力信号の信号レベルがＬレベル（パルス発生回路２１からパルス信号が発生されていない状態）に戻ると、ＯＦＦになり、電流Ｉが流れなくなる。
　電流Ｉが流れなくなると、図３に示すように、ＮＭＯＳトランジスタ１６，１７のゲート電圧Ｖｎが一定になるとともに、ＰＭＯＳトランジスタ１１～１３のゲート電圧Ｖｐが一定になり、そのゲート電圧Ｖｐに対応する一定の電流ＩＯＵＴがＰＭＯＳトランジスタ１３から出力される。
　したがって、電流値設定用素子２３のインピーダンスや、パルス発生回路２１から発生されるパルス信号のパルス幅などを適切に設定することで、所望の電流ＩＯＵＴを出力することができる。
　なお、スイッチ２４がＯＦＦになると、電流Ｉが流れなくなるため、不要な貫通電流が発生することがなく、低消費電力化を図ることができる。即ち、上記の非特許文献１に開示されているバイアス装置のように、寄生容量Ｃを充電するためのダイオード１１２を設けていないので、ダイオード１１２のＯＦＦ状態で流れるリーク電流（不要な貫通電流）が発生することがない。
　以上で明らかなように、この実施の形態１によれば、起動信号入力端子１から入力されたＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わると、制御回路３が、予め設定されている期間中、電源電位ＶＣＣとＮＭＯＳトランジスタ１６，１７のゲート端子との間を接続するように構成したので、電源電位ＶＣＣが低い状態や周囲温度が低い状態でも、起動時間を短くすることができる低消費電力のバイアス装置が得られる効果がある。
実施の形態２．
　図４はこの発明の実施の形態２によるバイアス装置を示す構成図であり、図４において、図２と同一符号は同一または相当部分を示すので説明を省略する。
　この実施の形態２では、図２の電流値設定用素子２３として、抵抗値Ｒの抵抗２５を実装している。
　図２の電流値設定用素子２３として、抵抗値Ｒの抵抗２５を実装している場合、ＮＭＯＳトランジスタ１６，１７のゲート電圧Ｖｎと、ＮＭＯＳトランジスタ１６，１７の寄生容量Ｃを充電する電流Ｉは、下記の式（２）のように表される。
Figure JPOXMLDOC01-appb-I000002
　ただし、ｔは充電時間である。
　したがって、ＮＭＯＳトランジスタ１６，１７の寄生容量Ｃと比べて、抵抗２５の抵抗値Ｒが十分に小さな値であれば（例えば、ＮＭＯＳトランジスタ１６，１７の寄生容量Ｃがピコファラッド（ｐＦ）のオーダーであれば、抵抗値Ｒは数十Ωの値）、寄生容量Ｃを充電する電流Ｉの電流値として十分に大きな値を得ることができる。
　寄生容量Ｃを充電する電流Ｉの電流値が十分に大きな値であれば、上記実施の形態１でも述べたように、ＮＭＯＳトランジスタ１６，１７のゲート電圧Ｖｎの上昇を速めることができるとともに、ＰＭＯＳトランジスタ１１～１３のゲート電圧Ｖｐの下降を速めることができるため、ＥＮＡＢＬＥ信号の信号レベルがＬレベルからＨレベルに切り替わってから、所望の電流ＩＯＵＴに対応するゲート電圧Ｖｎ，Ｖｐになるまでの起動時間を短くすることができる。
　寄生容量Ｃを充電する電流Ｉは、電源電位ＶＣＣや周囲温度に依存するが、上記の非特許文献１に開示されているバイアス装置のように、ダイオード１１２を介して、寄生容量Ｃを充電するものでなく、電源電位ＶＣＣが直接的に寄生容量Ｃを充電するものである。
　このため、ＮＭＯＳトランジスタ１６，１７の寄生容量Ｃと比べて、抵抗２５の抵抗値Ｒを十分に小さな値に設定していれば、電源電位ＶＣＣが低い状態や、周囲温度が低い状態になっても、電流値が十分に大きな電流Ｉを流すことができる。
　以上で明らかなように、この実施の形態２によれば、上記実施の形態１と同様に、電源電位ＶＣＣが低い状態や周囲温度が低い状態でも、起動時間を短くすることができる低消費電力のバイアス装置が得られる効果がある。
実施の形態３．
　図５は図２又は図４のバイアス装置から定電圧又は定電流を受けて起動されるウェイクアップ回路を示す構成図であり、図５において、図２又は図４と同一符号は同一または相当部分を示すので説明を省略する。
　ウェイクアップ回路４はバイアス装置を構成しているバイアス生成回路２から電流ＩＯＵＴを受けると起動して、無線信号の有無を判定する回路である。
　上記実施の形態１，２では、起動時間が短いバイアス生成回路２を示しているが、この実施の形態３では、ウェイクアップ回路４が、起動時間が短いバイアス生成回路２から電流ＩＯＵＴを受けて起動するため、ウェイクアップ回路４の起動時間も短くすることができる。
　ウェイクアップ回路４は、所望の無線信号の有無を判定し、所望の無線信号が存在する場合に限り、例えばＨレベルの信号を出力する回路であるが、上記のように、ウェイクアップ回路４の起動時間を短くすることができるため、例えば、低消費電力化の目的でウェイクアップ回路４を間欠動作させる場合でも、間欠動作における起動時間を短くすることができる。これにより、所望の無線信号の有無を判定するまでに要する時間を短くすることができる。
　したがって、ウェイクアップ回路４の動作時間を短縮することができるため、更なる低消費電力化を実現することができる効果を奏する。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　この発明に係るバイアス装置は、定電圧又は定電流を供給することが可能になるまでの時間を短くする必要があるものに適している。
　１　起動信号入力端子、２　バイアス生成回路、３　制御回路、４　ウェイクアップ回路、１０　電流ミラー回路、１１　ＰＭＯＳトランジスタ（第１のトランジスタ）、１２　ＰＭＯＳトランジスタ（第２のトランジスタ）、１３　ＰＭＯＳトランジスタ（第３のトランジスタ）、１４，１５　スイッチ、１６　ＮＭＯＳトランジスタ（第４のトランジスタ）、１７　ＮＭＯＳトランジスタ（第５のトランジスタ）、１８　抵抗（電流制限用の素子）、２１　パルス発生回路、２２　直列回路、２３　電流値設定用素子、２４　スイッチ、２５　抵抗（電流値設定用素子）、１０１～１０３　ＰＭＯＳトランジスタ、１０４，１０５　ＮＭＯＳトランジスタ、１０６　抵抗、１０７，１０８　スイッチ、１０９　端子、１１０　スタートアップ回路、１１１　スイッチ、１１２　ダイオード。

Claims (4)

  1. 　ソース端子が電源電位と接続されている第１のトランジスタと、ソース端子が前記電源電位と接続され、ゲート端子が前記第１のトランジスタのゲート端子と接続されている第２のトランジスタと、ソース端子が前記電源電位と接続され、ゲート端子が前記第２のトランジスタのゲート端子と接続されている第３のトランジスタと、ドレイン端子及びゲート端子が前記第１のトランジスタのドレイン端子と接続され、ソース端子がグランドと接続されている第４のトランジスタと、ドレイン端子が前記第２のトランジスタのドレイン端子及びゲート端子と接続され、ゲート端子が前記第４のトランジスタのゲート端子と接続され、ソース端子が電流制限用の素子を介してグランドと接続されている第５のトランジスタとから構成されているバイアス生成回路と、
    　外部から起動信号が与えられると、予め設定されている期間中、前記電源電位と前記第４及び第５のトランジスタのゲート端子との間を接続する制御回路と
    　を備えたバイアス装置。
  2. 　前記制御回路は、
    　外部から起動信号が与えられると、パルス信号を発生するパルス発生回路を備え、
    　前記第４及び第５のトランジスタのゲート端子に供給する電流の値を設定するための電流値設定用素子と、前記パルス発生回路からパルス信号が発生されている期間中、閉状態になるスイッチとの直列回路が、前記電源電位と前記第４及び第５のトランジスタのゲート端子との間に接続されていることを特徴とする請求項１記載のバイアス装置。
  3. 　前記電流値設定用素子が抵抗であることを特徴とする請求項２記載のバイアス装置。
  4. 　請求項１記載のバイアス装置を構成している前記バイアス生成回路から電流の供給を受けると起動して、無線信号の有無を判定するウェイクアップ回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114610108A (zh) * 2022-03-07 2022-06-10 上海类比半导体技术有限公司 偏置电流生成电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62117019A (ja) * 1985-11-15 1987-05-28 Matsushita Electric Ind Co Ltd 定電流発生回路
JPH03229505A (ja) * 1990-02-02 1991-10-11 Nec Corp バイアス回路
JP2002163025A (ja) * 2000-11-27 2002-06-07 Fuji Electric Co Ltd 定電流回路
JP2003249686A (ja) * 2001-12-18 2003-09-05 Sanken Electric Co Ltd 発光ダイオード駆動回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62117019A (ja) * 1985-11-15 1987-05-28 Matsushita Electric Ind Co Ltd 定電流発生回路
JPH03229505A (ja) * 1990-02-02 1991-10-11 Nec Corp バイアス回路
JP2002163025A (ja) * 2000-11-27 2002-06-07 Fuji Electric Co Ltd 定電流回路
JP2003249686A (ja) * 2001-12-18 2003-09-05 Sanken Electric Co Ltd 発光ダイオード駆動回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114610108A (zh) * 2022-03-07 2022-06-10 上海类比半导体技术有限公司 偏置电流生成电路
CN114610108B (zh) * 2022-03-07 2024-02-23 上海类比半导体技术有限公司 偏置电流生成电路

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