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WO2016027758A1 - 半導体装置及び液晶表示装置 - Google Patents

半導体装置及び液晶表示装置 Download PDF

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WO2016027758A1
WO2016027758A1 PCT/JP2015/073003 JP2015073003W WO2016027758A1 WO 2016027758 A1 WO2016027758 A1 WO 2016027758A1 JP 2015073003 W JP2015073003 W JP 2015073003W WO 2016027758 A1 WO2016027758 A1 WO 2016027758A1
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WO
WIPO (PCT)
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film
liquid crystal
conductive film
region
oxide semiconductor
Prior art date
Application number
PCT/JP2015/073003
Other languages
English (en)
French (fr)
Inventor
泰 高丸
広志 松木薗
宮本　忠芳
貴翁 斉藤
庸輔 神崎
啓介 井手
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US15/504,963 priority Critical patent/US9989828B2/en
Publication of WO2016027758A1 publication Critical patent/WO2016027758A1/ja

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    • G02F2202/00—Materials and properties
    • G02F2202/10—Materials and properties semiconductor

Definitions

  • the technology disclosed in this specification relates to a semiconductor device and a liquid crystal display device.
  • a liquid crystal display device of a horizontal electric field method such as an IPS (In-Plane Switching) method or an FFS (Fringe Field Switching) method has been in the spotlight.
  • IPS In-Plane Switching
  • FFS Frringe Field Switching
  • the pair of electrodes arranged on the TFT (Thin Film Transistor) substrate does not overlap in a plan view
  • the FFS mode the pair of electrodes overlap in a plan view. It is supposed to be.
  • a liquid crystal is sandwiched between a pair of substrates disposed opposite to each other, a pair of electrodes is disposed on a TFT substrate which is one substrate with an insulating film interposed therebetween, An electric field for driving the liquid crystal is generated between the pair of electrodes.
  • an FFS mode liquid crystal display device a pair of electrodes are arranged above and below a TFT substrate with an insulating film interposed therebetween, one of which is a pixel electrode, and the other is a common electrode.
  • the liquid crystal display device can be operated regardless of whether the electrode disposed relatively below the pair of electrodes is a pixel electrode or a common electrode.
  • it has been proposed to use an oxide semiconductor film as a material constituting the channel region of the TFT. Since the oxide semiconductor film has higher electron mobility than amorphous or the like, the TFT can be operated at high speed.
  • Patent Document 1 discloses an FFS mode liquid crystal display panel in which a pixel electrode is disposed on the lower side of a pair of electrodes and a common electrode is disposed on the upper side.
  • a region in contact with the insulating film in the oxide semiconductor film is reduced to reduce the resistance.
  • the region is a pixel electrode. In this manner, the manufacturing cost is reduced by forming the low resistance region in part of the oxide semiconductor film without performing any special treatment such as hydrogen plasma treatment on the oxide semiconductor film.
  • the technology disclosed in this specification has been created in view of the above-described problems, and an object thereof is to provide a semiconductor device that can ensure excellent operational reliability while reducing manufacturing costs. .
  • the technique disclosed in this specification is an oxide semiconductor film including a first conductive film, a channel region, and a low-resistance region having lower electrical resistance than the channel region, and the technology includes An oxide semiconductor film electrically connecting the first conductive film and the low resistance region, and a first insulating film covering at least the channel region, so that the low resistance region is exposed.
  • the present invention relates to a semiconductor device including a second insulating film that is in contact with a region.
  • the second insulating film having reducibility is in contact with a part of the oxide semiconductor film exposed in the contact hole, whereby the contacted region of the oxide semiconductor film. Is reduced to lower the resistance, and a low resistance region is obtained. Therefore, a low resistance region can be formed in part of the oxide semiconductor film without performing a special treatment such as a hydrogen plasma treatment on the oxide semiconductor film, and the manufacturing cost can be reduced.
  • the semiconductor device since the first insulating film is arranged on the lower layer side of the second insulating film so as to cover the channel region, the channel is formed before the second insulating film is formed in the manufacturing process. The region is covered with the first insulating film. For this reason, when the second insulating film is formed in the manufacturing process, the channel region is hardly affected by the second insulating film, and the channel region is prevented from being reduced due to the influence of the second insulating film. Can be suppressed. As a result, the semiconductor device can be made excellent in operational reliability. As described above, in the semiconductor device described above, excellent operational reliability can be ensured while reducing the manufacturing cost.
  • the semiconductor device includes a second conductive film that is electrically connected to the low-resistance region and has an electric resistance lower than that of the low-resistance region, and the first conductive film is connected to the first conductive film via the channel region.
  • the second conductive film may be electrically connected.
  • the second conductive film having a lower electrical resistance than the low resistance region is interposed between the low resistance region and the channel region, electrons are interposed between the first conductive film and the low resistance region. Therefore, a semiconductor device with excellent electron mobility can be realized.
  • the channel region has a connection portion with the first conductive film disposed on an upper layer side than the first conductive film, and a connection portion with the second conductive film is the second conductive film.
  • the lower resistance region may be disposed on the upper layer side of the second conductive film, and the low resistance region may be disposed on the upper layer side of the second conductive film.
  • the oxide semiconductor film is damaged when the first conductive film and the second conductive film are formed, Defects may be generated in the oxide semiconductor film.
  • the oxide semiconductor film is formed after the first conductive film and the second conductive film are formed, the connection portion with the first conductive film in the channel region is arranged on the upper layer side of the first conductive film, The connection part with the second conductive film in the channel region and the connection part with the second conductive film in the low resistance region are respectively arranged on the upper layer side of the second conductive film. That is, the above-described configuration is realized by forming the oxide semiconductor film after forming the first conductive film and the second conductive film in the manufacturing process. Therefore, with the above structure, defects can be prevented or suppressed from occurring in the oxide semiconductor film.
  • the channel region and the low resistance region may be directly connected.
  • the second insulating film may be formed so as to surround the first insulating film covering the channel region in plan view.
  • the side end portion of the first insulating film covering the channel region is covered with the second insulating film. For this reason, it is possible to prevent or suppress light from entering the first insulating film from the side end portion of the first insulating film. As a result, it is possible to prevent or suppress the deterioration of the channel region due to the multiple reflections of light entering the first insulating film from the second insulating film and entering the channel region. Can do.
  • the second insulating film may contain hydrogen.
  • Hydrogen has a strong reducibility. Therefore, in the above structure, hydrogen in the second insulating film is introduced into a region of the oxide semiconductor film that is in contact with the second insulating film, so that the portion is easily reduced and the resistance is reduced. . As described above, the above structure can provide a specific structure for reducing the resistance of a region in contact with the second insulating film in the oxide semiconductor film.
  • the distance between the opening edge of the contact hole and the first conductive film may be greater than 1.5 ⁇ m.
  • the diffusion distance of hydrogen diffusing in the oxide semiconductor film is 1.5 ⁇ m under predetermined conditions. According to the above configuration, hydrogen introduced into a part of the oxide semiconductor film exposed in the contact hole from the second insulating film during the manufacturing process is prevented from diffusing to the first conductive film under a predetermined condition. Can be suppressed. For this reason, the operation reliability of the semiconductor device can be further enhanced.
  • the oxide semiconductor may contain indium (In), gallium (Ga), zinc (Zn), and oxygen (O).
  • the oxide semiconductor may have crystallinity.
  • This configuration is more suitable for increasing the functionality of the semiconductor device.
  • liquid crystal display device including a first substrate on which the above-described semiconductor device is formed, the second substrate disposed to face the first substrate, and the first substrate A liquid crystal layer including liquid crystal molecules interposed between the first substrate and the second substrate, wherein the semiconductor device is disposed at a position overlapping at least the low resistance region in a plan view.
  • the present invention relates to a liquid crystal display device.
  • a pixel electrode and a common electrode are formed on a first substrate with a second insulating film interposed therebetween, the pixel electrode has a slit opening, and these electrodes overlap in a plan view.
  • an FFS mode liquid crystal display device is realized.
  • the low resistance region which is a part of the oxide semiconductor film is used as the pixel electrode or the common electrode, it is not necessary to separately form the pixel electrode or the common electrode in the manufacturing process. Therefore, the manufacturing cost can be reduced while realizing the FFS liquid crystal display device.
  • FIG. 1 is a schematic cross-sectional view of a cross section of the liquid crystal display device according to Embodiment 1 cut along a long side direction.
  • Schematic plan view of a liquid crystal panel Schematic cross-sectional view schematically showing the cross-sectional configuration of the liquid crystal panel The top view which shows the plane structure of the pixel in the display part of an array substrate
  • Sectional drawing which shows manufacturing process (1) of TFT Sectional drawing which shows the manufacturing process (2) of TFT Sectional drawing which shows the manufacturing process (3) of TFT Sectional drawing which shows the manufacturing process (4) of TFT Sectional drawing which shows the manufacturing process (5) of TFT Sectional drawing which shows the manufacturing process (6) of TFT Sectional drawing which shows the manufacturing process (7) of TFT Sectional drawing of the cross section corresponded in the cross section shown in FIG. 5 in TFT which concerns on the modification of Embodiment 1 Sectional drawing of the cross section equivalent to the cross section shown in FIG. 5 in TFT concerning Embodiment 2 Sectional drawing which shows the manufacturing process (1) of TFT which concerns on Embodiment 2.
  • FIG. Sectional drawing which shows the manufacturing process (2) of TFT which concerns on Embodiment 2.
  • FIG. 6 is a plan view showing a planar configuration of pixels in a display section of an array substrate according to a fourth embodiment. Sectional drawing of TFT which concerns on Embodiment 4 shown by the XIX-XIX cross section of FIG.
  • the liquid crystal display device 10 including the liquid crystal panel 11 is illustrated. 1 to 4 show the X axis, the Y axis, and the Z axis, and are drawn so that the directions of the axes are the same in the drawings. As for the vertical direction, the upper side of the figure is the front side and the lower side of the figure is the back side with reference to FIG.
  • the liquid crystal display device 10 includes a liquid crystal panel 11, an IC chip 20 that is an electronic component that is mounted on the liquid crystal panel 11 and drives the liquid crystal panel 11, and the IC chip 20.
  • a control board 22 that supplies various input signals from the outside, a flexible board 24 that electrically connects the liquid crystal panel 11 and the external control board 22, and a backlight device 14 that is an external light source that supplies light to the liquid crystal panel 11.
  • the liquid crystal display device 10 includes front and back external members 15 and 16 for housing and holding the liquid crystal panel 11 and the backlight device 14 assembled to each other. An opening 15A for visually recognizing an image displayed on the liquid crystal panel 11 is provided.
  • the backlight device 14 includes a chassis 14A having a substantially box shape that opens toward the front side, and a light source (cold cathode tube, LED, organic EL, etc.) not shown disposed in the chassis 14A. And an optical member (not shown) arranged so as to cover the opening of the chassis 14A.
  • the optical member has a function of converting light emitted from the light source into planar light. The light that has been planarized through the optical member is incident on the liquid crystal panel 11 and is used to display an image on the liquid crystal panel 11.
  • the liquid crystal panel 11 As shown in FIG. 2, the liquid crystal panel 11 has a vertically long rectangular shape as a whole, and the long side direction coincides with the Y-axis direction of each drawing, and the short side direction corresponds to the X-axis direction of each drawing. Match.
  • a display area A1 capable of displaying an image is arranged on the majority thereof, and no image is displayed at a position biased to one end side (the lower side in FIG. 2) in the long side direction.
  • Area A2 is arranged.
  • An IC chip 20 and a flexible substrate 24 are mounted on a part of the non-display area A2.
  • the liquid crystal panel 11 as shown in FIG.
  • a frame-shaped one-dot chain line that is slightly smaller than a color filter substrate 11A described later forms an outer shape of the display area A1, and an area outside the one-dot chain line is an area outside the one-dot chain line. It is a non-display area A2.
  • the liquid crystal panel 11 includes a pair of glass substrates 11A and 11B having excellent translucency, and a liquid crystal layer 11C including liquid crystal molecules that are substances whose optical characteristics change with application of an electric field. It is equipped with. Both the substrates 11A and 11B constituting the liquid crystal panel 11 are bonded together by a sealing material (not shown) while maintaining a cell gap corresponding to the thickness of the liquid crystal layer 11C.
  • the front side (front side) substrate 11A is a color filter substrate (an example of a second substrate) 11A
  • the back side (rear side) substrate 11B is an array substrate (an example of a first substrate) 11B. It is said.
  • Alignment films 11D and 11E for aligning liquid crystal molecules contained in the liquid crystal layer 11C are formed on the inner surfaces of both the substrates 11A and 11B, respectively.
  • Both the substrates 11A and 11B are constituted by substantially transparent glass substrates 11A1 and 11B1, and polarizing plates 11F and 11G are attached to the outer surfaces of these glass substrates 11A1 and 11B1, respectively.
  • the color filter substrate 11A of both the substrates 11A and 11B has a short side dimension substantially the same as the array substrate 11B, but the long side dimension is smaller than that of the array substrate 11B. Then, they are bonded together in a state where one end portion (the upper side shown in FIG. 2) in the long side direction is aligned. Therefore, the color filter substrate 11A does not overlap the other end (the lower side shown in FIG. 1) in the long side direction of the array substrate 11B over the predetermined range, and both the front and back plate surfaces are exposed to the outside.
  • the mounting area for the IC chip 20 and the flexible substrate 24 is secured here.
  • the glass substrate 11B1 constituting the array substrate 11B has a color filter substrate 11A and a polarizing plate 11G bonded to the main part thereof, and the portions where the mounting areas of the IC chip 20 and the flexible substrate 24 are secured are the color filter substrate 11A and the glass substrate 11B1. It is not superimposed on the polarizing plate 11G.
  • the operation method is the FFS method
  • the pixel electrode 26 and the common electrode 28 are formed on the array substrate 11B side of the pair of substrates 11A and 11B as shown in FIG.
  • the pixel electrode 26 and the common electrode 28 are arranged in different layers with an insulating film (a first protective film PF1 and a second protective film PF2 described later) interposed therebetween.
  • Both the pixel electrode 26 and the common electrode 28 are transparent electrode films made of a transparent electrode material. The materials constituting the pixel electrode 26 and the common electrode 28 will be described in detail later.
  • the pixel electrode 26 is disposed on the lower side
  • the common electrode 28 is disposed on the upper side.
  • a TFT (an example of a semiconductor device) as a switching element is provided on the inner surface side (liquid crystal layer 11C side) of the glass substrate 11B1 constituting the array substrate 11B.
  • 30 and a large number of pixel electrodes 26 connected to the drain electrode (an example of the second conductive film) 30D of the TFT 30 are provided in a matrix.
  • a common electrode wiring (not shown) is provided on the array substrate 11B, and this common electrode wiring is connected to the common electrode 28 via a contact hole (not shown).
  • a grid-like gate wiring 32 and source wiring 34 surround the TFT 30 and the pixel electrode 26 arranged in a matrix in the display area A1 of the array substrate 11B. It is arranged.
  • the gate wiring 32 extends along the X-axis direction
  • the source wiring 34 extends along the Y-axis direction, and both the wirings 32 and 34 are orthogonal to each other.
  • the gate wiring 32 and the source wiring 34 are formed of a metal film in which a plurality of metals are stacked, and a first gate insulating film GI1 and a second gate insulating film, which will be described later, are provided at a portion where both the wirings 32 and 34 intersect.
  • GI2 is arranged so as to be interposed between the wirings 32 and 34.
  • the array substrate 11B is provided with capacitor wiring (not shown) parallel to the gate wiring 32. A metal material and the like constituting the gate wiring 32 and the source wiring 34 will be described in detail later.
  • the pixel electrode 26 is formed by lowering the resistance of an oxide semiconductor film 36 that constitutes a part of the TFT 30 as described later, and is surrounded by a gate wiring 32 and a source wiring 34 as shown in FIG. It is provided over substantially the entire area, and has a vertically long rectangular shape in plan view.
  • the common electrode 28 is formed as a solid pattern on the upper layer side of the pixel electrode 26 so as to straddle the plurality of pixel electrodes 26.
  • Three vertically elongated slit-like openings (hereinafter referred to as “slit openings 26 ⁇ / b> A”) that are slightly bent are formed in a portion of the pixel electrode 26 surrounded by the gate wiring 32 and the source wiring 34.
  • the three slit openings 26A are formed for each pixel so as to be along the source wiring 34 with a predetermined interval. The function of this slit opening 26A will be described in detail later.
  • the TFT 30 is arranged so as to be stacked from the gate wiring 32 to the source wiring 34, and the whole of the TFT 30 overlaps with the gate wiring 32 in a plan view.
  • a portion of the gate wiring 32 that overlaps with the TFT 30 in plan view constitutes a gate electrode 30 ⁇ / b> G of the TFT 30.
  • the source wiring 34 slightly protrudes along the gate wiring 32 from a portion intersecting with the gate wiring 32, and the protruding portion constitutes a source electrode (an example of a first conductive film) 30S of the TFT 30.
  • the gate electrode 30G and the source electrode 30S are formed of a metal film in which a plurality of metals are stacked.
  • the TFT 30 has a drain electrode 30 ⁇ / b> D having an island shape by being arranged in a facing manner with a predetermined interval in the X-axis direction between the TFT 30 and the source electrode 30 ⁇ / b> S.
  • the drain electrode 30 ⁇ / b> D is made of a metal film in which a plurality of metals are stacked, and one end thereof slightly overlaps one end of the pixel electrode 26.
  • the array substrate 11B includes a first gate insulating film GI1, a second gate insulating film GI2, a first protective film (an example of a first insulating film) PF1, a second protective film (first film) in order from the lower layer side (glass substrate 11B1 side).
  • a first protective film an example of a first insulating film
  • a second protective film first film
  • first film in order from the lower layer side (glass substrate 11B1 side).
  • 2 Example of insulating film
  • Various insulating films and various protective films of PF2 are laminated.
  • the first gate insulating film GI1 and the second gate insulating film GI2 are stacked at least on the upper layer side of the gate wiring 32 and the gate electrode 30G, and are made of a transparent inorganic material.
  • the first protective film PF1 is disposed at least on the upper layer side of the oxide semiconductor film 36 described later, and is made of a transparent inorganic material.
  • a first contact hole (an example of a contact hole) CH1 is formed at a position overlapping the pixel electrode 26 in plan view (see FIG. 4). Accordingly, the first contact hole CH 1 is provided in substantially the entire region surrounded by the gate wiring 32 and the source wiring 34, similarly to the pixel electrode 26.
  • the second protective film PF2 is laminated at least on the upper layer side of the first protective film PF1 so as to straddle the first contact hole CH1 formed in the first protective film PF1, and is made of a transparent inorganic material. It has become.
  • the materials constituting the first gate insulating film GI1, the second gate insulating film GI2, the first protective film PF1, and the second protective film PF2 will be described in detail later.
  • the TFT 30 includes a gate electrode 30G, an oxide semiconductor film 36, a source electrode 30S, and a drain electrode 30D.
  • the oxide semiconductor film 36 is provided along the X-axis direction so as to overlap with the gate wiring 32 in plan view, and is provided in a region other than the channel region 36C and the channel region 36C.
  • a low resistance region 36L in which the film 36 has a low resistance.
  • Part of the source electrode 30S is stacked on one end of the channel region 36C so as to be connected to the channel region 36C, and the drain electrode 30D is stacked on the other end of the channel region 36C.
  • the channel region 36C is connected.
  • the source electrode 30S and the drain electrode 30D are arranged to face each other with a predetermined interval in the extending direction (X-axis direction) of the channel region 36C.
  • the channel region 36 ⁇ / b> C bridges between the source electrode 30 ⁇ / b> S and the drain electrode 30 ⁇ / b> D and allows electrons to move between the electrodes.
  • the channel region 36C, the source electrode 30S, and the drain electrode 30D of the oxide semiconductor film 36 are all covered with the first protective film PF1.
  • the low resistance region 36 ⁇ / b> L of the oxide semiconductor film 36 extends to the outside of the TFT 30 to constitute each pixel electrode 26.
  • the oxide semiconductor film 36 for example, a transparent In—Ga—Zn—O based semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) is used. Indium gallium zinc oxide) is used.
  • the oxide semiconductor (In—Ga—Zn—O-based semiconductor) forming the oxide semiconductor film 36 may be amorphous, but preferably has crystallinity including a crystalline portion.
  • a crystalline oxide semiconductor for example, a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • the crystal structure of such an oxide semiconductor (In—Ga—Zn—O-based semiconductor) is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor film 36 has an electron mobility that is about 20 to 50 times higher than that of an amorphous silicon thin film or the like, the TFT 30 can be easily downsized to maximize the amount of light transmitted through the pixel electrode 26. can do. For this reason, it is suitable for achieving high definition of the liquid crystal panel 11 and low power consumption of the backlight device 14.
  • the off characteristics of the TFT 30 are higher and the off-leakage current is extremely small, for example, about 1/100, as compared with the case where amorphous silicon is used as the material of the channel region. Therefore, the voltage holding ratio of the pixel electrode 26 is increased, which is suitable for reducing the power consumption of the liquid crystal panel 11.
  • the TFT 30 having such a channel region 36C is of a so-called inverted stagger type in which the gate electrode 30G is disposed in the lowermost layer, and the channel region 36C is laminated on the upper layer side via the gate insulating films GI1 and GI2. Therefore, it has a laminated structure similar to that of a TFT having a general amorphous silicon thin film.
  • a first protective film PF1 is formed on the oxide semiconductor film 36, and a second protective film PF2 having reducibility is formed on the first protective film PF1.
  • the first contact hole CH1 is formed in a part of the first protective film PF1, and as a result, a part of the oxide semiconductor film 36 is exposed in the first contact hole CH1. is doing.
  • the second protective film PF2 is formed so as to straddle the first contact hole CH1, so that a part of the second protective film PF2 is exposed in the first contact hole CH1. In contact with some.
  • the resistance of the oxide semiconductor film 36 in the region in contact with the second protective film PF2 and the region in the vicinity of the region is reduced to be the low-resistance region 36L.
  • the low-resistance region 36L is a conductive region that constitutes the pixel electrode 26 of the liquid crystal panel 11.
  • the pixel electrode 26 is electrically connected to the drain electrode 30D by overlapping one end thereof with the drain electrode 30D (see FIG. 5).
  • the gate electrode 30G of the TFT 30 is energized (when the TFT 30 is turned on)
  • a predetermined voltage is applied to the pixel electrode 26.
  • the common electrode 28 is formed on the second protective film PF2 so as to straddle each pixel.
  • a reference potential is applied to the common electrode 28 from the common electrode wiring.
  • a predetermined potential is applied between the pixel electrode 26 and the common electrode 28 by controlling the potential applied to the pixel electrode 26 by the TFT 30.
  • a potential difference can be generated.
  • the liquid crystal layer 11C has a component in the direction orthogonal to the plate surface of the array substrate 11B in addition to the component along the plate surface of the array substrate 11B by the slit opening 26A of the pixel electrode 26.
  • a fringe electric field an oblique electric field
  • the configuration of the color filter substrate 11A in the display area A1 of the liquid crystal panel 11 will be described.
  • Color filters 11H arranged in parallel in a matrix are provided.
  • the color filter 11H is composed of colored portions such as R (red), G (green), and B (blue).
  • a substantially lattice-shaped light shielding film (black matrix) 11I for preventing color mixture is formed between the colored portions constituting the color filter 11H.
  • the light shielding film 11I is configured to overlap with the above-described gate wiring 32 and source wiring 34 in a plan view.
  • a transparent insulating film (not shown) as a protective film is formed on the inner surface side (liquid crystal layer 11C side) of the color filter 11H and the light shielding film 11I.
  • one display pixel as a display unit is configured by a set of three colored portions of R (red), G (green), and B (blue) and three pixel electrodes 26 facing them. Yes.
  • the display pixel includes a red pixel having an R colored portion, a green pixel having a G colored portion, and a blue pixel having a B colored portion.
  • the pixels of each color constitute a pixel group by being repeatedly arranged along the row direction (X-axis direction) on the plate surface of the liquid crystal panel 11, and this pixel group constitutes the column direction (Y-axis direction). Many are arranged side by side.
  • the above is the configuration of the liquid crystal panel 11 according to the present embodiment.
  • a method for manufacturing the liquid crystal panel 11 configured as described above will be described.
  • the liquid crystal panel 11 of the present embodiment can be manufactured by patterning using a known photolithography method.
  • a method for manufacturing the array substrate 11B among the members constituting the liquid crystal panel 11 will be described in detail.
  • a method for manufacturing the color filter substrate 11A will be described.
  • the light shielding film 11I is formed on the glass substrate 11A1 and processed into a substantially lattice shape by a photolithography method.
  • the light shielding film 11I is made of, for example, titanium (Ti) and has a thickness of, for example, 200 nm.
  • each colored portion constituting the color filter 11H is formed at a desired position.
  • a transparent insulating film is formed as a protective film so as to cover the light shielding film 11I and the color filter 11H.
  • This insulating film is made of, for example, silicon dioxide (SiO 2) and has a thickness of, for example, 200 nm.
  • an alignment film 11D is formed on the surface of the insulating film.
  • the color filter substrate 11A is completed.
  • a method for manufacturing the array substrate 11B will be described.
  • a metal film constituting the gate wiring 32 and the gate electrode 30G is formed on the glass substrate 11B1, and processed into a desired shape by a photolithography method using a first photomask.
  • This metal film has a thickness of, for example, 100 nm and has a laminated structure of tungsten (W) and tantalum nitride (TaN).
  • the first gate insulating film GI1 and the second gate insulating film GI2 are formed using CVD (Chemical Vapor Deposition).
  • the first gate insulating film GI1 is made of, for example, silicon dioxide (SiO2) having a thickness of 50 nm
  • the second gate insulating film GI2 is made of, for example, silicon nitride (SiNX) having a thickness of 300 nm.
  • an oxide semiconductor film 36 is formed over the second gate insulating film GI2 by a sputtering method and processed into a desired shape by a photolithography method using a second photomask. To do.
  • the oxide semiconductor film 36 is formed of, for example, indium gallium zinc oxide (In—Ga—Zn—O-based semiconductor) and has a thickness of, for example, 50 nm.
  • a second contact hole (not shown) is formed in a portion of the first gate insulating film GI1 and the second gate insulating film GI2 that overlaps a part of the source wiring 34 in plan view.
  • a source / gate connection portion (not shown) for electrically connecting a part of the gate wiring 32 and a part of the source wiring 34 to each other in the second contact hole.
  • a metal film constituting the source wiring 34, the source electrode 30S, and the drain electrode 30D is formed and processed into a desired shape by a photolithography method using a fourth photomask.
  • This metal film has, for example, a three-layer structure of titanium (Ti) having a thickness of 100 nm, aluminum (Al) having a thickness of 200 nm, and titanium (Ti) having a thickness of 50 nm. Therefore, the source electrode 30S and the drain electrode 30D have lower electrical resistance than the oxide semiconductor film 36 formed of indium gallium zinc oxide.
  • a first protective film PF1 is formed using CVD so as to cover the gate insulating film 32I, the oxide semiconductor film 36, the source wiring 34, the source electrode 30S, and the drain electrode 30D.
  • the first protective film PF1 is made of, for example, silicon dioxide (SiO2) and has a thickness of 300 nm.
  • the first protective film IF ⁇ b> 1 corresponding to the first contact hole CH ⁇ b> 1 is removed by photolithography using a fifth photomask, and a part of the oxide semiconductor film 36 is removed.
  • the first contact hole CH1 is formed so as to be exposed.
  • the second protective film PF2 is formed so as to cover the first protective film PF1 and straddle the first contact hole CH1.
  • the second protective film PF2 is formed of, for example, silicon nitride (SiNX) and has a thickness of 100 nm.
  • the second protective film PF2 By forming the second protective film PF2 as described above, a part of the oxide semiconductor film 36 exposed in the first contact hole CH1 comes into contact with the second protective film PF2, and the contacted region and its region A nearby region is reduced in resistance to become a low-resistance region 36L. That is, the silicon nitride (SiNX) forming the second protective film PF2 contains Si—H bonds, and when the second protective film PF2 comes into contact with a part of the oxide semiconductor film 36, this Si—H Bonded hydrogen is released and hydrogen is introduced and diffused into the contact region of the oxide semiconductor film 36. Accordingly, the contact region of the oxide semiconductor film 36 is reduced by the strong reduction action of hydrogen, and the resistance is reduced.
  • SiNX silicon nitride
  • the low resistance region 36L is formed in part of the oxide semiconductor film 36.
  • the sheet resistance of the low resistance region 36L formed in this way is, for example, 100 k ⁇ / ⁇ or less.
  • a portion of the oxide semiconductor film 36 excluding the low resistance region 36L, that is, a portion located between and in the vicinity of the source electrode 30S and the drain electrode 30D becomes a channel region 36C.
  • an annealing process is performed at a temperature (for example, 300 ° C.) equal to or higher than the film formation temperature for forming the second protective film PF2. May be.
  • a temperature for example, 300 ° C.
  • hydrogen contained in the second protective film PF2 can be further diffused into the contact region of the oxide semiconductor film 36.
  • the electrical resistance of the low resistance region 36L can be further reduced.
  • a third contact hole (not shown) is provided in a portion of the first gate protective film PF1 and the second protective film PF2 that overlaps a part of the source wiring 34 in plan view.
  • a source / electrode connection (not shown) for electrically connecting a part of the common electrode 28 and a part of the source wiring 34 is provided in the third contact hole.
  • the source / electrode connection portion is configured by the photolithography method and the dry etching method using the sixth photomask. 3 contact holes are formed.
  • the common electrode 28 is formed on the second insulating film PF2 so as to straddle the plurality of pixel electrodes 26, and a desired shape is formed by photolithography using a seventh photomask.
  • the common electrode 28 is formed of a transparent electrode material such as indium zinc oxide (IZO) and has a thickness of, for example, 100 nm.
  • an alignment film 11E is formed on the surface of the common electrode 28.
  • This alignment film 11E is made of, for example, polyimide, and by irradiating light (ultraviolet light or the like) in a specific wavelength region in the manufacturing process of the array substrate 11B, liquid crystal molecules can be aligned along the light irradiation direction.
  • the alignment film 11E is a photo-alignment film.
  • the alignment film 11E is not necessary to perform a rubbing process, so that a decrease in contrast due to such an alignment disorder can be prevented or suppressed.
  • the array substrate 11B is completed.
  • a photo spacer is arranged on the alignment film 11E of the array substrate 11B, and both the substrates 11A and 11B are arranged so that the alignment film 11E of the array substrate 11B and the alignment film 11D of the color filter substrate 11A are directed to the inner surface side. Bonding and a bonded substrate are formed.
  • liquid crystal is injected into the gap between the array substrate 11B formed by the photo spacer and the color filter substrate 11A, and a liquid crystal layer 11C is formed between the substrates 11A and 11B.
  • the bonded substrate is divided into a desired size. Thereafter, the polarizing plates 11F and 11G are attached to the outer surface sides of the color filter substrate 11A and the array substrate 11B, respectively, thereby completing the liquid crystal panel 11 of the present embodiment.
  • the width of the oxide semiconductor film 36 formed on the array substrate 11B (dimension in the direction orthogonal to the extending direction of the oxide semiconductor film 36). Regardless of this, the inventors have found that the diffusion distance of hydrogen diffusing in the oxide semiconductor film 36 is 1.5 ⁇ m. That is, regardless of the width of the oxide semiconductor film 36, hydrogen introduced into a region of the oxide semiconductor film 36 that is in contact with the second protective film PF2 is the end of the region, in other words, the first contact hole. It has been found that the distance of diffusion from the opening edge of CH1 toward the outside of the contact area (outside of the first contact hole CH1) is 1.5 ⁇ m.
  • the distance D1 (see FIG. 5) between the opening edge of the first contact hole CH1 and the source electrode 30S is set to be larger than 1.5 ⁇ m. For this reason, in the manufacturing process of the array substrate 11B, hydrogen introduced into a part of the oxide semiconductor film 36 exposed in the first contact hole CH1 from the second protective film PF2 diffuses to the source electrode 30S. It can be prevented or suppressed. As a result, it is possible to prevent or suppress the conductor electrode between the source electrode 30S and the drain electrode 30D, and to further improve the operation reliability of the TFT 30. On the other hand, in the present embodiment, the distance D2 (see FIG.
  • the TFT 30 of this embodiment a part of the oxide semiconductor film 36 in which the second protective film PF2 having reducibility (including hydrogen) is exposed in the first contact hole CH1 in the manufacturing process.
  • the contacted region of the oxide semiconductor film 36 is reduced (hydrogen is introduced), and the resistance is reduced to become the reduced resistance region 36L. Therefore, the low resistance region 36L can be formed in a part of the oxide semiconductor film 36 without performing a special treatment such as a hydrogen plasma treatment on the oxide semiconductor film 36, thereby reducing the manufacturing cost. Can do.
  • the second protective film PF2 is formed in the manufacturing process. Prior to this, the channel region 36C is covered with the first protective film PF1. For this reason, when forming the second protective film PF2 in the manufacturing process, the first protective film PF1 is interposed between the channel region 36C and the second protective film PF2, and for example, a photomask or the like is formed on the oxide semiconductor film. As compared with the case where the second protective film is directly formed, the channel region 36C is less affected by the second protective film PF2 (hydrogen is not easily introduced into the channel region 36C). As a result, the reduction of the channel region 36C due to the influence of the second protective film PF2 can be prevented or suppressed, and the TFT 30 can be excellent in operation reliability.
  • the TFT 30 of this embodiment includes a drain electrode 30D that is electrically connected to the low resistance region 36L and has a lower electrical resistance than the low resistance region 36L.
  • the channel region The source electrode 30S and the drain electrode 30D are electrically connected via 36C.
  • the source wiring, the source electrode 230S, the drain electrode 230D, and the oxide semiconductor film 236 are formed differently from the first embodiment on the array substrate 211B. Since the other configuration is the same as that of the first embodiment, the description of the structure, operation, and effect is omitted.
  • the connection portion with the source electrode 230S is arranged on the upper layer side than the source electrode 230S.
  • the connection part with the drain electrode 230D is arranged on the upper layer side than the drain electrode 230D.
  • a connection portion with the drain electrode 230D is disposed on the upper layer side than the drain electrode 230D. Further, the channel region 236C and the low resistance region 236L are separated via the drain electrode 230D.
  • This manufacturing method is different from the manufacturing method described in Embodiment 1 only in the method for forming the oxide semiconductor film and the method for forming the source wiring 234, the source electrode 230S, and the drain electrode 230D.
  • Other film formation methods and manufacturing methods, the structure of the oxide semiconductor film 236, the structure of the metal film for forming the source wiring 234, the source electrode 230S, and the drain electrode 230D are the same as those described in Embodiment 1. The description is omitted.
  • the metal film constituting the source wiring 234, the source electrode 230S, and the drain electrode 230D is formed.
  • an oxide semiconductor film 236 is formed by a sputtering method, and a photomask is used so that the oxide semiconductor film 236 is separated into two over the drain electrode 230D. Processing into a desired shape by photolithography.
  • the protective film PF1, the protective film PF2, the third contact hole, and the common electrode 28 are formed as described in the first embodiment, thereby completing the array substrate 211B.
  • the film formation order of the film formation process of the oxide semiconductor film 236 and the film formation process of the source wiring 234, the source electrode 230S, and the drain electrode 230D. Can be manufactured by reversing the order described in the first embodiment. Note that, in the above manufacturing method, one oxide semiconductor film 236 exposed in the first contact hole CH1 out of the two oxide semiconductor films 236 separated from each other by forming the second protective film PF2. Is reduced to become a low resistance region 236L, and the other oxide semiconductor film 236 becomes a channel region 236C.
  • the oxide semiconductor film 236 is formed after the source electrode 230S and the drain electrode 230D are formed in the manufacturing process. It can be prevented or suppressed.
  • the third embodiment will be described with reference to FIG.
  • the third embodiment is different from the first embodiment in the formation mode of the first protective film PF3 and the second protective film PF4. Since the other configuration is the same as that of the first embodiment, the description of the structure, operation, and effect is omitted.
  • the array substrate 211B according to the present embodiment as shown in FIG. 17, in the source electrode 30S of the TFT 330, only the part connected to the channel region 36C and the part in the vicinity thereof are covered with the first protective film PF3. The other parts are covered with the second protective film PF4.
  • the second protective film PF4 is formed so as to surround the first protective film PF3 covering the channel region 36C in plan view (not shown).
  • the side end portion of the first protective film PF3 covering the channel region 36C is the second protective film PF4. It is covered with. Therefore, it is possible to prevent or suppress light from entering the first protective film PF3 from the side end portion of the first protective film PF3. As a result, the light that has entered the first protective film PF3 is prevented from being easily deteriorated due to multiple reflection with the second protective film PF4 and entering the channel area 36C. Or can be suppressed.
  • the fourth embodiment will be described with reference to FIGS. 18 and 19.
  • the fourth embodiment is different from the first embodiment in that the TFT 430 does not include a drain electrode. Since the other configuration is the same as that of the first embodiment, the description of the structure, operation, and effect is omitted.
  • the array substrate 411B according to the present embodiment as shown in FIGS. 18 and 19, no drain electrode is formed on the TFT 430, and the distance between the source electrode 430S and the low resistance region 436L is the same as that of the first embodiment. It is set smaller than the one.
  • the TFT 430 does not include a drain electrode in this manner, when the TFT 430 is turned on, electrons move between the source electrode 430S and the low resistance region 436L via the channel region 436C. It has become. Further, in the manufacturing process of the array substrate 411B, it is not necessary to form a metal film constituting the drain electrode between the channel region 436C and the low resistance region 436L. Therefore, it is necessary to consider the yield of such a metal film. The manufacturing cost can be further reduced.
  • the modifications of the above embodiments are listed below.
  • the second protective film is made of silicon nitride containing hydrogen.
  • the second protective film only needs to have reducibility, and is made of silicon nitride. It is not limited to.
  • the low resistance region configures the pixel electrode.
  • the low resistance region may configure the common electrode.
  • the transparent electrode film formed on the second protective film may constitute the pixel electrode.
  • liquid crystal display device 11: liquid crystal panel, 11A: color filter substrate, 11A1, 11B1: glass substrate, 11B, 111B, 211B, 311B, 411B: array substrate, 11C: liquid crystal layer, 14: backlight device, 26, 126, 226, 426: pixel electrode, 26A, 426A: slit opening, 28: common electrode, 30, 130, 230, 330, 430 ... TFT, 30D, 130D, 230D ... drain electrode, 30G ... Gate electrode, 30S, 230S ... Source electrode, 32 ... Gate wiring, 34 ... Source wiring, 36, 136, 236, 436 ... Oxide semiconductor film, 36C, 136C, 236C, 436C ..

Landscapes

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Abstract

半導体装置３０は、第１導電膜３０Ｓと、チャネル領域３６Ｃと、チャネル領域３６Ｃよりも電気抵抗が低い低抵抗化領域３６Ｌと、を有する酸化物半導体膜３６であって、チャネル領域３６Ｃを介して第１導電膜３０Ｓと低抵抗化領域３６Ｌとが電気的に接続される酸化物半導体膜３６と、少なくともチャネル領域３６Ｃを覆う第１絶縁膜ＰＦ１であって、低抵抗化領域３６Ｌが露出するように開口するコンタクトホールＣＨ１を有する第１絶縁膜ＰＦ１と、還元性を有し、コンタクトホールＣＨ１に跨がる形で第１絶縁膜ＰＦ１の上層側に配されるとともに、コンタクトホールＣＨ１内において低抵抗化領域３６Ｌと接触するものとされた第２絶縁膜ＰＦ２と、を備える。

Description

半導体装置及び液晶表示装置
　本明細書で開示される技術は、半導体装置及び液晶表示装置に関する。
　近年、液晶表示装置においては、ＩＰＳ（In-Plane Switching）方式、又はＦＦＳ（Fringe Field Switching）方式といった横電界方式の液晶表示装置が脚光を浴びている。横電界方式の液晶表示装置のうちＩＰＳ方式では、ＴＦＴ（Thin Film Transistor）基板上に配置される一対の電極が平面視において重畳しないのに対し、ＦＦＳ方式では、一対の電極が平面視において重畳するものとされる。これらの横電界方式の液晶表示装置では、対向して配置される一対の基板間に液晶を挟持し、一方の基板であるＴＦＴ基板上に絶縁膜を間に挟んで一対の電極を配置し、この一対の電極間に液晶を駆動する電界を発生させる。
　ＦＦＳ方式の液晶表示装置では、ＴＦＴ基板上に一対の電極が絶縁膜を挟んで上下に配置され、いずれか一方が画素電極とされるとともに、いずれか他方が共通電極とされる。一対の電極のうち相対的に下側に配置される電極は、画素電極及び共通電極のいずれであっても液晶表示装置を作動させることができる。この種の液晶表示装置では、ＴＦＴのチャネル領域を構成する材料として、酸化物半導体膜を用いることが提案されている。酸化物半導体膜はアモルファス等よりも高い電子移動度を有しているため、ＴＦＴを高速で動作させることが可能となる。
　このようにＴＦＴのチャネル領域を酸化物半導体膜で形成したＦＦＳ方式の液晶表示装置において、酸化物半導体膜の一部を水素プラズマ処理等により低抵抗化し、この低抵抗化された領域を画素電極又は共通電極を構成する導体化領域としたものが知られている。例えば下記特許文献１には、一対の電極のうち、画素電極を相対的に下側に配置し、共通電極を相対的に上側に配置したＦＦＳ方式の液晶表示パネルが開示されている。この液晶表示パネルでは、酸化物半導体膜上に還元性を有する絶縁膜を形成することにより、酸化物半導体膜のうち絶縁膜と接触する領域を還元させて低抵抗化し、この低抵抗化された領域を画素電極としている。このように酸化物半導体膜に水素プラズマ処理等の特別な処理を施すことなく、酸化物半導体膜の一部に低抵抗化領域を形成させることで、製造コストの削減を図っている。
国際公開第２０１３／１５１００２号
（発明が解決しようとする課題）
　しかしながら、上記特許文献１に開示される液晶パネルでは、その製造過程において、酸化物半導体膜上に直接絶縁膜を形成することで酸化物半導体膜の一部を低抵抗化させる。このため、絶縁膜を形成する際に、酸化物半導体膜のうちチャネル領域とされる領域が絶縁膜の影響を受け、当該領域が還元される虞がある。酸化物半導体膜のうちチャネル領域とされる領域がこのように還元されると、ＴＦＴの動作信頼性が低下する。
　本明細書で開示される技術は、上記の課題に鑑みて創作されたものであって、製造コストの削減を図りながら、優れた動作信頼性を確保できる半導体装置を提供することを目的とする。
（課題を解決するための手段）
　本明細書で開示される技術は、第１導電膜と、チャネル領域と、該チャネル領域よりも電気抵抗が低い低抵抗化領域と、を有する酸化物半導体膜であって、前記チャネル領域を介して前記第１導電膜と前記低抵抗化領域とが電気的に接続される酸化物半導体膜と、少なくとも前記チャネル領域を覆う第１絶縁膜であって、前記低抵抗化領域が露出するように開口するコンタクトホールを有する第１絶縁膜と、還元性を有し、前記コンタクトホールに跨がる形で前記第１絶縁膜の上層側に配されるとともに、前記コンタクトホール内において前記低抵抗化領域と接触するものとされた第２絶縁膜と、を備える半導体装置に関する。
　上記の半導体装置は、その製造過程において、還元性を有する第２絶縁膜がコンタクトホール内に露出する酸化物半導体膜の一部と接触し、これにより、酸化物半導体膜のうち当該接触する領域が還元されて低抵抗化され、低抵抗化領域となる。このため、酸化物半導体膜に水素プラズマ処理等の特別な処理を施すことなく、酸化物半導体膜の一部に低抵抗化領域を形成することができ、製造コストの削減を図ることができる。
　さらに上記の半導体装置では、第１絶縁膜がチャネル領域を覆う形で第２絶縁膜の下層側に配されているため、その製造過程において、第２絶縁膜が形成されるよりも前にチャネル領域が第１絶縁膜によって覆われる。このため、製造過程において第２絶縁膜を形成する際に、チャネル領域が第２絶縁膜の影響を受け難いものとなり、チャネル領域が第２絶縁膜の影響を受けて還元されることを防止ないし抑制することができる。その結果、半導体装置を動作信頼性に優れたものとすることができる。以上のように上記の半導体装置では、製造コストの削減を図りながら、優れた動作信頼性を確保することができる。
　上記の半導体装置において、前記低抵抗化領域と電気的に接続されているとともに該低抵抗化領域よりも電気抵抗が低い第２導電膜を備え、前記チャネル領域を介して前記第１導電膜と前記第２導電膜とが電気的に接続されてもよい。
　この構成によると、低抵抗化領域とチャネル領域との間に低抵抗化領域よりも電気抵抗が低い第２導電膜が介在することで、第１導電膜と低抵抗化領域との間を電子が移動し易いものとなり、電子の移動度に優れた半導体装置を実現することができる。
　上記の半導体装置において、前記チャネル領域は、前記第１導電膜との接続部位が該第１導電膜よりも上層側に配されるととともに、前記第２導電膜との接続部位が該第２導電膜よりも上層側に配され、前記低抵抗化領域は、前記第２導電膜との接続部位が該第２導電膜よりも上層側に配されていてもよい。
　半導体装置の製造過程において、酸化物半導体膜を形成した後に第１導電膜及び第２導電膜を形成すると、第１導電膜及び第２導電膜を形成する際に酸化物半導体膜が損傷し、酸化物半導体膜に欠陥が発生することがある。一方、第１導電膜及び第２導電膜を形成した後に酸化物半導体膜を形成すると、チャネル領域のうち第１導電膜との接続部位が第１導電膜よりも上層側に配されるとともに、チャネル領域のうち第２導電膜との接続部位、及び低抵抗化領域のうち第２導電膜との接続部位がそれぞれ第２導電膜よりも上層側に配されることとなる。即ち上記の構成は、その製造過程において、第１導電膜及び第２導電膜を形成した後に酸化物半導体膜を形成することで実現される。このため、上記の構成では、酸化物半導体膜に欠陥が発生することを防止ないし抑制することができる。
　上記の半導体装置において、前記チャネル領域と前記低抵抗化領域との間が直接接続されていてもよい。
　この構成によると、製造過程において、チャネル領域と低抵抗化領域との間にドレイン電極等の金属膜を形成する必要がないため、このような金属膜の歩留まりを考慮する必要がなく、製造コストを一層削減することができる。
　上記の半導体装置において、前記第２絶縁膜は、平面視において、前記チャネル領域を覆う前記第１絶縁膜を取り囲む形で形成されていてもよい。
　この構成によると、チャネル領域を覆う第１絶縁膜の側端部が第２絶縁膜によって覆われた状態とされる。このため、第１絶縁膜の側端部から第１絶縁膜内に光が入り込むことを防止ないし抑制することができる。その結果、第１絶縁膜内に入り込んだ光が第２絶縁膜との間で多重反射してチャネル領域内に進入することに起因してチャネル領域が劣化し易くなることを防止ないし抑制することができる。
　上記の半導体装置において、前記第２絶縁膜は水素を含むものとされてもよい。
　水素は強い還元性を有する。このため、上記の構成では、酸化物半導体膜のうち第２絶縁膜と接触する領域に第２絶縁膜内の水素が導入されることで、当該部位が容易に還元され、低抵抗化される。このように上記の構成では、酸化物半導体膜のうち第２絶縁膜と接触する領域が低抵抗化されるための具体的な構成を提供することができる。
　上記の半導体装置において、前記コンタクトホールの開口縁と前記第１導電膜との間の距離が１．５μｍより大きいものとされてもよい。
　酸化物半導体膜内を拡散する水素の拡散距離は、所定の条件下において１．５μｍとされる。上記の構成によると、所定の条件下において、製造過程で第２絶縁膜からコンタクトホール内に露出する酸化物半導体膜の一部に導入された水素が第１導電膜まで拡散することを防止ないし抑制することができる。このため、半導体装置の動作信頼性を一層高めることができる。
　前記酸化物半導体は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいてもよい。この場合、前記酸化物半導体が結晶性を有していてもよい。
　この構成によると、半導体装置の多機能化を図る上でより好適とされる。
　本明細書で開示される他の技術は、上記の半導体装置が形成された第１基板を備える液晶表示装置であって、前記第１基板と対向状に配される第２基板と、前記第１基板と前記第２基板との間に介在し、液晶分子を含む液晶層と、を備え、前記半導体装置は、平面視において少なくとも前記低抵抗化領域と重畳する位置に配されるとともに前記第２絶縁膜の上層側に形成された第３導電膜を備え、前記低抵抗領域と前記第３導電膜とのいずれか一方は、スリット状に開口する複数のスリット開口部を有するとともに、画素毎に設けられた画素電極を構成し、前記低抵抗領域と前記第３導電膜とのいずれか他方は、前記画素電極との間で前記液晶分子を配向制御する電界を発生する共通電極を構成する液晶表示装置に関する。
　上記の液晶表示装置は、第１基板上に第２絶縁膜を間に挟んで画素電極と共通電極とが構成され、画素電極がスリット開口部を有するとともに、これらの電極が平面視において重畳するものとされることで、ＦＦＳ方式の液晶表示装置が実現される。また、酸化物半導体膜の一部である低抵抗化領域が画素電極又は共通電極とされるため、その製造過程において画素電極又は共通電極を別途形成する必要がない。このため、ＦＦＳ方式の液晶表示装置を実現しながら、製造コストの削減を図ることができる。
（発明の効果）
　本明細書で開示される技術によれば、製造コストの削減を図りながら、優れた動作信頼性を確保できる半導体装置を提供することができる。
実施形態１に係る液晶表示装置を長辺方向に沿って切断した断面の概略断面図 液晶パネルの概略平面図 液晶パネルの断面構成を模式的に示す概略断面図 アレイ基板の表示部における画素の平面構成を示す平面図 図４のV－V断面で示されるＴＦＴの断面図 ＴＦＴの製造工程（１）を示す断面図 ＴＦＴの製造工程（２）を示す断面図 ＴＦＴの製造工程（３）を示す断面図 ＴＦＴの製造工程（４）を示す断面図 ＴＦＴの製造工程（５）を示す断面図 ＴＦＴの製造工程（６）を示す断面図 ＴＦＴの製造工程（７）を示す断面図 実施形態１の変形例に係るＴＦＴにおいて図５に示す断面に相当する断面の断面図 実施形態２に係るＴＦＴにおいて図５に示す断面に相当する断面の断面図 実施形態２に係るＴＦＴの製造工程（１）を示す断面図 実施形態２に係るＴＦＴの製造工程（２）を示す断面図 実施形態３に係るＴＦＴにおいて図５に示す断面に相当する断面の断面図 実施形態４に係るアレイ基板の表示部における画素の平面構成を示す平面図 図１８のXIX－XIX断面で示される実施形態４に係るＴＦＴの断面図
　＜実施形態１＞
　図１から図１３を参照して実施形態１を説明する。本実施形態では、液晶パネル１１を備える液晶表示装置１０について例示する。なお、図１から図４にはＸ軸、Ｙ軸およびＺ軸を示しており、各軸方向が各図面で共通した方向となるように描かれている。また、上下方向については、図１を基準とし、同図上側を表側とするとともに同図下側を裏側とする。
　液晶表示装置１０は、図１及び図２に示すように、液晶パネル１１と、液晶パネル１１に実装されて当該液晶パネル１１を駆動する電子部品であるＩＣチップ２０と、ＩＣチップ２０に対して各種入力信号を外部から供給するコントロール基板２２と、液晶パネル１１と外部のコントロール基板２２とを電気的に接続するフレキシブル基板２４と、液晶パネル１１に光を供給する外部光源であるバックライト装置１４と、を備えている。また、液晶表示装置１０は、相互に組み付けた液晶パネル１１及びバックライト装置１４を収容して保持するための表裏一体の外部部材１５，１６を備えており、このうち表側の外部部材１５には、液晶パネル１１に表示された画像を外部から視認させるための開口部１５Ａが設けられている。
　先にバックライト装置１４について簡単に説明する。バックライト装置１４は、図１に示すように、表側に向けて開口した略箱型をなすシャーシ１４Ａと、シャーシ１４Ａ内に配された図示しない光源（冷陰極管、ＬＥＤ、有機ＥＬ等）と、シャーシ１４Ａの開口部を覆う形で配される図示しない光学部材と、を備えている。光学部材は、光源から出射される光を面状の光に変換する等の機能を有している。光学部材を通過して面状となった光は、液晶パネル１１に入射し、液晶パネル１１において画像を表示するために利用される。
　次に、液晶パネル１１について説明する。液晶パネル１１は、図２に示すように、全体として縦長の矩形状をなしており、その長辺方向が各図面のＹ軸方向と一致し、その短辺方向が各図面のＸ軸方向と一致している。液晶パネル１１では、その大部分に画像を表示可能な表示領域Ａ１が配され、その長辺方向における一方の端部側（図２に示す下側）に偏った位置に画像が表示されない非表示領域Ａ２が配されている。非表示領域Ａ２の一部には、ＩＣチップ２０及びフレキシブル基板２４が実装されている。なお、液晶パネル１１では、図１に示すように、後述するカラーフィルタ基板１１Ａよりも一回り小さな枠状の一点鎖線が表示領域Ａ１の外形をなしており、当該一点鎖線よりも外側の領域が非表示領域Ａ２となっている。
　液晶パネル１１は、図３に示すように、透光性に優れた一対のガラス製の基板１１Ａ、１１Ｂと、電界印加に伴って光学特性が変化する物質である液晶分子を含む液晶層１１Ｃと、を備えている。液晶パネル１１を構成する両基板１１Ａ，１１Ｂは、液晶層１１Ｃの厚さ分のセルギャップを維持した状態で図示しないシール材によって貼り合わされている。両基板１１Ａ，１１Ｂのうち、表側（正面側）の基板１１Ａがカラーフィルタ基板（第２基板の一例）１１Ａとされ、裏側（背面側）の基板１１Ｂがアレイ基板（第１基板の一例）１１Ｂとされる。両基板１１Ａ，１１Ｂの内面側には、液晶層１１Ｃに含まれる液晶分子を配向させるための配向膜１１Ｄ，１１Ｅがそれぞれ形成されている。両基板１１Ａ，１１Ｂは、ほぼ透明なガラス基板１１Ａ１，１１Ｂ１によって構成され、これらのガラス基板１１Ａ１，１１Ｂ１の外面側には、それぞれ偏光板１１Ｆ，１１Ｇが貼り付けられている。
　両基板１１Ａ，１１Ｂのうちカラーフィルタ基板１１Ａは、図２に示すように、短辺寸法がアレイ基板１１Ｂとほぼ同等であるものの、長辺寸法がアレイ基板１１Ｂよりも小さく、アレイ基板１１Ｂに対して長辺方向についての一方の端部（図２に示す上側）を揃えた状態で貼り合わされている。従って、アレイ基板１１Ｂのうち長辺方向についての他方の端部（図１に示す下側）は、所定範囲に亘ってカラーフィルタ基板１１Ａが重なり合うことがなく、表裏両板面が外部に露出した状態とされており、ここにＩＣチップ２０及びフレキシブル基板２４の実装領域が確保されている。アレイ基板１１Ｂを構成するガラス基板１１Ｂ１は、その主要部分にカラーフィルタ基板１１Ａ及び偏光板１１Ｇが貼り合わされており、ＩＣチップ２０及びフレキシブル基板２４の実装領域が確保された部分がカラーフィルタ基板１１Ａ及び偏光板１１Ｇと非重畳とされている。
　本実施形態に係る液晶パネル１１は、動作方式がＦＦＳ方式であり、図３に示すように、一対の基板１１Ａ，１１Ｂのうちアレイ基板１１Ｂ側に画素電極２６及び共通電極２８が共に形成されるとともに、これら画素電極２６と共通電極２８とが間に絶縁膜（後述する第１保護膜ＰＦ１及び第２保護膜ＰＦ２）を挟んで異なる層に配されている。画素電極２６及び共通電極２８はいずれも、透明電極材料からなる透明電極膜とされる。画素電極２６及び共通電極２８を構成する材料等については後で詳しく説明する。本実施形態では、一対の電極２６，２８のうち、画素電極２６が相対的に下側に配置され、共通電極２８が相対的に上側に配置された構成とされている。液晶パネル１１の表示領域Ａ１では、図３及び図４に示すように、アレイ基板１１Ｂを構成するガラス基板１１Ｂ１の内面側（液晶層１１Ｃ側）に、スイッチング素子であるＴＦＴ（半導体装置の一例）３０と、ＴＦＴ３０のドレイン電極（第２導電膜の一例）３０Ｄに接続された画素電極２６とが多数個ずつマトリクス状に並んで設けられている。一方、液晶パネル１１の非表示領域Ａ２では、アレイ基板１１Ｂに図示しない共通電極配線が配設されており、この共通電極配線が図示しないコンタクトホールを介して共通電極２８と接続されている。
　次に、液晶パネル１１の表示領域Ａ１におけるアレイ基板１１Ｂの構成について説明する。アレイ基板１１Ｂの表示領域Ａ１内においてマトリクス状に並んで設けられたＴＦＴ３０及び画素電極２６の周りには、図４に示すように、格子状をなすゲート配線３２及びソース配線３４が取り囲むようにして配設されている。ゲート配線３２はＸ軸方向に沿って伸びているのに対し、ソース配線３４はＹ軸方向に沿って伸びており、両配線３２，３４は直交するものとされる。ゲート配線３２及びソース配線３４は、複数の金属が積層された金属膜により形成されており、両配線３２，３４が交差する部位には、後述する第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２が両配線３２，３４の間に介在する形で配されている。また、アレイ基板１１Ｂには、ゲート配線３２と平行する図示しない容量配線が配設されている。ゲート配線３２及びソース配線３４を構成する金属材料等については、後で詳しく説明する。
　画素電極２６は、後述するようにＴＦＴ３０の一部を構成する酸化物半導体膜３６が低抵抗化されることでなっており、図４に示すように、ゲート配線３２とソース配線３４とに囲まれた領域の略全域に設けられ、平面視において縦長の長方形状をなしている。一方、共通電極２８は、画素電極２６よりも上層側において複数の画素電極２６に跨る形でベタ状のパターンとして形成されている。画素電極２６のうちゲート配線３２及びソース配線３４によって囲まれた部位には、わずかに屈曲した縦長のスリット状の開口（以下、「スリット開口部２６Ａ」と称する）が３本形成されている。３本のスリット開口部２６Ａは、所定の間隔を空けてソース配線３４に沿う形で、画素毎にそれぞれ形成されている。このスリット開口部２６Ａの機能については、後で詳しく説明する。
　ＴＦＴ３０は、図４及び図５に示すように、ゲート配線３２からソース配線３４に至って積層される形で配置されており、平面視においてその全体がゲート配線３２と重畳している。ゲート配線３２のうち平面視においてＴＦＴ３０と重畳する部位は、ＴＦＴ３０のゲート電極３０Ｇを構成している。ソース配線３４は、ゲート配線３２と交差する部位からゲート配線３２に沿ってわずかに突き出ており、その突き出た部位がＴＦＴ３０のソース電極（第１導電膜の一例）３０Ｓを構成している。ゲート電極３０Ｇ及びソース電極３０Ｓは、ゲート配線３２及びソース配線３４と同様に、複数の金属が積層された金属膜により形成されている。また、ＴＦＴ３０は、ソース電極３０Ｓとの間にＸ軸方向について所定の間隔を空けつつ対向状に配されることで島状をなすドレイン電極３０Ｄを有している。ドレイン電極３０Ｄは、複数の金属が積層された金属膜からなり、その一端部が画素電極２６の一端部とわずかにオーバーラップしている。
　ここで、図５を参照して、アレイ基板１１Ｂ上に積層形成された各種絶縁膜及び各種保護膜について説明する。アレイ基板１１Ｂには、下層側（ガラス基板１１Ｂ１側）から順に第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２、第１保護膜（第１絶縁膜の一例）ＰＦ１、第２保護膜（第２絶縁膜の一例）ＰＦ２の各種絶縁膜及び各種保護膜が積層形成されている。第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２は、少なくともゲート配線３２及びゲート電極３０Ｇの上層側に積層されるものであり、透明な無機材料からなっている。第１保護膜ＰＦ１は、少なくとも後述する酸化物半導体膜３６の上層側に配されるものであり、透明な無機材料からなっている。第１保護膜ＰＦ１のうち、平面視において画素電極２６と重畳する位置には、第１のコンタクトホール（コンタクトホールの一例）ＣＨ１が形成されている（図４参照）。従って、第１のコンタクトホールＣＨ１は、画素電極２６と同様に、ゲート配線３２とソース配線３４とに囲まれた領域の略全域に設けられている。第２保護膜ＰＦ２は、第１保護膜ＰＦ１に形成された第１のコンタクトホールＣＨ１に跨がる形で少なくとも第１保護膜ＰＦ１の上層側に積層されるものであり、透明な無機材料からなっている。これら第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２、第１保護膜ＰＦ１、及び第２保護膜ＰＦ２を構成する材料等については、後で詳しく説明する。
　ＴＦＴ３０及びＴＦＴ３０近傍に形成された各種薄膜の積層構造について詳しく説明する。ＴＦＴ３０は、図５に示すように、ゲート電極３０Ｇと、酸化物半導体膜３６と、ソース電極３０Ｓと、ドレイン電極３０Ｄと、を備えている。このうち酸化物半導体膜３６は、ゲート配線３２と平面視において重畳する形でＸ軸方向に沿って設けられており、チャネル領域３６Ｃと、チャネル領域３６Ｃ以外の部位に設けられるとともに当該酸化物半導体膜３６が低抵抗化されてなる低抵抗化領域３６Ｌと、を有している。ソース電極３０Ｓは、その一部がチャネル領域３６Ｃの一端部上に積層されることでチャネル領域３６Ｃに接続されるようになっており、ドレイン電極３０Ｄはチャネル領域３６Ｃの他端部上に積層されることでチャネル領域３６Ｃに接続されるようになっている。ソース電極３０Ｓとドレイン電極３０Ｄとは、チャネル領域３６Ｃの延在方向（Ｘ軸方向）について所定の間隔を空けつつ対向状に配されている。このような構成とされることで、チャネル領域３６Ｃは、ソース電極３０Ｓとドレイン電極３０Ｄとの間を架け渡して両電極間での電子の移動を可能としている。酸化物半導体膜３６のチャネル領域３６Ｃ、ソース電極３０Ｓ、及びドレイン電極３０Ｄは、いずれも第１保護膜ＰＦ１によって覆われている。一方、酸化物半導体膜３６の低抵抗化領域３６Ｌは、図４及び図５に示すように、ＴＦＴ３０の外側まで延びて各画素電極２６を構成している。
　酸化物半導体膜３６をなす具体的な酸化物半導体としては、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含む透明なIn－Ga－Zn－O系半導体（酸化インジウムガリウム亜鉛）が用いられる。ここで、In－Ga－Zn－O系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ及びＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。酸化物半導体膜３６をなす酸化物半導体（In－Ga－Zn－O系半導体）は、アモルファスでもよいが、好ましくは結晶質部分を含む結晶性を有するものとされる。結晶性を有する酸化物半導体としては、例えば、ｃ軸が層面に概ね垂直に配向した結晶質In－Ga－Zn－O系半導体が好ましい。このような酸化物半導体（In－Ga－Zn－O系半導体）の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　また、酸化物半導体膜３６は、電子移動度がアモルファスシリコン薄膜等に比べると、例えば２０倍～５０倍程度高くなっているので、ＴＦＴ３０を容易に小型化して画素電極２６の透過光量を極大化することができる。このため液晶パネル１１の高精細化及びバックライト装置１４の低消費電力化を図る上で好適とされる。しかもチャネル領域３６Ｃの材料を酸化物半導体とすることで、仮にチャネル領域の材料としてアモルファスシリコンを用いた場合に比べると、ＴＦＴ３０のオフ特性が高く、オフリーク電流が例えば１００分の１程度と極めて少なくなるので、画素電極２６の電圧保持率が高くなり、液晶パネル１１の低消費電力化を図る上で好適とされる。このようなチャネル領域３６Ｃを有するＴＦＴ３０は、ゲート電極３０Ｇが最下層に配され、その上層側に各ゲート絶縁膜ＧＩ１，ＧＩ２を介してチャネル領域３６Ｃが積層されてなる、いわゆる逆スタガ型とされており、一般的なアモルファスシリコン薄膜を有するＴＦＴと同様の積層構造とされる。
　酸化物半導体膜３６上には、図５に示すように、第１保護膜ＰＦ１が形成されており、第１保護膜ＰＦ１上には、還元性を有する第２保護膜ＰＦ２が形成されている。第１保護膜ＰＦ１の一部には、上述したように第１のコンタクトホールＣＨ１が形成されており、これにより、第１のコンタクトホールＣＨ１内には、酸化物半導体膜３６の一部が露出している。そして、第２保護膜ＰＦ２がこの第１のコンタクトホールＣＨ１に跨る形で形成されることで、第２保護膜ＰＦ２の一部が第１のコンタクトホールＣＨ１内に露出する酸化物半導体膜３６の一部と接触している。本実施形態のアレイ基板１１Ｂでは、酸化物半導体膜３６のうち第２保護膜ＰＦ２と接触する領域及び当該領域の近傍の領域の電気抵抗が低抵抗化されることで低抵抗化領域３６Ｌとされており、この低抵抗化領域３６Ｌが液晶パネル１１の画素電極２６を構成する導体化領域となっている。画素電極２６は、その一端部がドレイン電極３０Ｄとオーバーラップすることでドレイン電極３０Ｄと電気的に接続されている（図５参照）。画素電極２６がドレイン電極３０Ｄに接続されることで、ＴＦＴ３０のゲート電極３０Ｇが通電すると（ＴＦＴ３０がオンされると）、チャネル領域３６Ｃを介してソース電極３０Ｓとドレイン電極３０Ｄとの間に電流が流されるとともに、画素電極２６に所定の電圧が印加されるようになっている。
　第２保護膜ＰＦ２上には、各画素に跨る形で共通電極２８が形成されている。共通電極２８には、共通電極配線から基準電位が印加されるようになっており、ＴＦＴ３０によって画素電極２６に印加する電位を制御することで、画素電極２６と共通電極２８との間に所定の電位差を生じさせることができる。両電極２６，２８間に電位差が生じると、液晶層１１Ｃには、画素電極２６のスリット開口部２６Ａによってアレイ基板１１Ｂの板面に沿う成分に加え、アレイ基板１１Ｂの板面と直交する方向の成分を含むフリンジ電界（斜め電界）が印加される。これにより、液晶層１１Ｃに含まれる液晶分子のうち、スリット開口部２６Ａ上に存在するものに加えて、共通電極２８上に存在するものもその配向状態を適切にスイッチングすることができる。このため、液晶パネル１１の開口率が高くなり、十分な透過光量が得られるとともに、高い視野角性能を得ることができる。
　次に、液晶パネル１１の表示領域Ａ１におけるカラーフィルタ基板１１Ａの構成について説明する。カラーフィルタ基板１１Ａを構成するガラス基板１１Ａ１の内面側（液晶層１１Ｃ側）には、図３に示すように、アレイ基板１１Ｂ側の各画素電極２６と平面に視て重畳するように多数個ずつマトリクス状に並列して配置されたカラーフィルタ１１Ｈが設けられている。このカラーフィルタ１１Ｈは、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）等の各着色部から構成されている。カラーフィルタ１１Ｈを構成する各着色部間には、混色を防ぐための略格子状の遮光膜（ブラックマトリクス）１１Ｉが形成されている。遮光膜１１Ｉは、上述したゲート配線３２及びソース配線３４と平面に視て重畳する構成とされる。カラーフィルタ１１Ｈ及び遮光膜１１Ｉの内面側（液晶層１１Ｃ側）には、保護膜としての透明な絶縁膜（不図示）が形成されている。液晶パネル１１では、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）の３色の着色部及びそれらと対向する３つの画素電極２６の組によって表示単位である１つの表示画素が構成されている。表示画素は、Ｒの着色部を有する赤色画素と、Ｇの着色部を有する緑色画素と、Ｂの着色部を有する青色画素とからなる。これら各色の画素は、液晶パネル１１の板面において行方向（Ｘ軸方向）に沿って繰り返し並べて配されることで、画素群を構成しており、この画素群が列方向（Ｙ軸方向）に沿って多数並んで配されている。
　以上が本実施形態に係る液晶パネル１１の構成であって、次に、上記のような構成とされた液晶パネル１１の製造方法の一例を説明する。本実施形態の液晶パネル１１は、既知のフォトリソグラフィー法を用いたパターニングにより製造することができる。なお、以下では、液晶パネル１１を構成する部材のうち、アレイ基板１１Ｂの製造方法について特に詳しく説明する。先に、カラーフィルタ基板１１Ａの製造方法について説明する。まず、ガラス基板１１Ａ１上に遮光膜１１Ｉを成膜し、フォトリソグラフィー法により略格子状に加工する。遮光膜１１Ｉは、例えばチタン（Ｔｉ）により形成され、その厚みは例えば２００ｎｍとされる。次に、カラーフィルタ１１Ｈを構成する各着色部を所望の位置に形成する。次に、遮光膜１１Ｉ及びカラーフィルタ１１Ｈを覆う形で保護膜としての透明な絶縁膜を形成する。この絶縁膜は、例えば二酸化珪素（ＳｉＯ２）により形成され、その厚みは例えば２００ｎｍとされる。その後、絶縁膜の表面に配向膜１１Ｄを形成する。以上により、カラーフィルタ基板１１Ａが完成する。
　次に、アレイ基板１１Ｂの製造方法について説明する。まず、図６に示すように、ガラス基板１１Ｂ１上にゲート配線３２及びゲート電極３０Ｇを構成する金属膜を成膜し、第１のフォトマスクを用いてフォトリソグラフィー法により所望の形状に加工する。この金属膜は、例えば厚みが１００ｎｍとされ、タングステン（Ｗ）と窒化タンタル（ＴａＮ）との積層構造とされる。次に、図７に示すように、ＣＶＤ（Chemical Vapor Deposition）を用いて第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２を成膜する。第１ゲート絶縁膜ＧＩ１は、例えば厚みが５０ｎｍの二酸化珪素（ＳｉＯ２）により形成され、第２ゲート絶縁膜ＧＩ２は、例えば厚みが３００ｎｍの窒化珪素（ＳｉＮＸ）とされる。次に、図８に示すように、第２ゲート絶縁膜ＧＩ２上にスパッタリング法を用いて酸化物半導体膜３６を成膜し、第２のフォトマスクを用いてフォトリソグラフィー法により所望の形状に加工する。この酸化物半導体膜３６は、上述したように、例えば酸化インジウムガリウム亜鉛（In－Ga－Zn－O系半導体）により形成され、その厚みは例えば５０ｎｍとされる。
　ここで、本実施形態のアレイ基板１１Ｂでは、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２のうち平面視においてソース配線３４の一部と重畳する部位に第２のコンタクトホール（不図示）が設けられるとともに、この第２のコンタクトホール内にゲート配線３２の一部とソース配線３４の一部とを電気的に接続するソース・ゲート接続部（不図示）が設けられている。このソース・ゲート接続部をソース配線３４とゲート配線３２との間を電気的に接続する引き出し配線として利用することで、例えば駆動回路を一体的に形成したアレイ基板１１Ｂを実現することができ、これにより高品質な液晶パネル１１を製造することが可能となる。本実施形態におけるアレイ基板１１Ｂの製造過程では、酸化物半導体膜３６を成膜した後に、第３のフォトマスクを用いてフォトリソグラフィー法及びドライエッチング法により上記ソース・ゲート接続部を構成する上記第２のコンタクトホールを形成する。
　次に、図９に示すように、ソース配線３４、ソース電極３０Ｓ、ドレイン電極３０Ｄを構成する金属膜を成膜し、第４のフォトマスクを用いてフォトリソグラフィー法により所望の形状に加工する。この金属膜は、例えば厚みが１００ｎｍのチタン（Ｔｉ）と厚みが２００ｎｍのアルミニウム（Ａｌ）と厚みが５０ｎｍのチタン（Ｔｉ）との三層積層構造とされる。従って、ソース電極３０Ｓ及びドレイン電極３０Ｄは、酸化インジウムガリウム亜鉛で形成される酸化物半導体膜３６よりも電気抵抗が低いものとなっている。
　次に、ゲート絶縁膜３２Ｉ、酸化物半導体膜３６、ソース配線３４、ソース電極３０Ｓ、及びドレイン電極３０Ｄを覆う形で、ＣＶＤを用いて第１保護膜ＰＦ１を成膜する。この第１保護膜ＰＦ１は、例えば二酸化珪素（ＳｉＯ２）により形成され、その厚みが３００ｎｍとされる。次に、図１０に示すように、第５のフォトマスクを用いてフォトリソグラフィー法により第１のコンタクトホールＣＨ１と対応する部位の第１保護膜ＩＦ１を取り除き、酸化物半導体膜３６の一部が露出する形で第１のコンタクトホールＣＨ１を形成する。次に、図１１に示すように、第１保護膜ＰＦ１を覆うとともに第１のコンタクトホールＣＨ１に跨る形で第２保護膜ＰＦ２を成膜する。この第２保護膜ＰＦ２は、例えば窒化珪素（ＳｉＮＸ）により形成され、その厚みが１００ｎｍとされる。
　上記のように第２保護膜ＰＦ２を成膜することで、第１のコンタクトホールＣＨ１内に露出する酸化物半導体膜３６の一部が第２保護膜ＰＦ２と接触し、当該接触した領域及びその近傍の領域が低抵抗化されて低抵抗化領域３６Ｌとなる。即ち、第２保護膜ＰＦ２を形成する窒化珪素（ＳｉＮＸ）中にはＳｉ－Ｈ結合が含まれており、第２保護膜ＰＦ２が酸化物半導体膜３６の一部と接触すると、このＳｉ－Ｈ結合の水素が脱離し、酸化物半導体膜３６のうち当該接触する領域に水素が導入されて拡散される。これにより、酸化物半導体膜３６のうち上記接触する領域が水素の強い還元作用により還元され、低抵抗化される。また、酸化物半導体膜３６の上記接触する領域の近傍までこれらの水素が拡散することで、当該近傍の領域についても還元され、低抵抗化される。これにより、酸化物半導体膜３６の一部に低抵抗化領域３６Ｌが形成される。このようにして形成された低抵抗化領域３６Ｌのシート抵抗は、例えば１００ｋΩ／□以下とされる。酸化物半導体膜３６のうち低抵抗化領域３６Ｌを除く部位、即ちソース電極３０Ｓとドレイン電極３０Ｄとの間及びその近傍に位置する部位はチャネル領域３６Ｃとなる。
　ここで、本実施形態におけるアレイ基板１１Ｂの製造過程では、第２保護膜ＰＦ２を成膜した後、第２保護膜ＰＦ２を成膜する成膜温度以上の温度（例えば３００℃）でアニール処理をしてもよい。これにより、第２保護膜ＰＦ２に含まれる水素を酸化物半導体膜３６の上記接触する領域に一層拡散させることができる。その結果、低抵抗化領域３６Ｌの電気抵抗を一層小さくすることができる。また、本実施形態のアレイ基板１１Ｂでは、第１ゲート保護膜ＰＦ１及び第２保護膜ＰＦ２のうち平面視においてソース配線３４の一部と重畳する部位に第３のコンタクトホール（不図示）が設けられるとともに、この第３のコンタクトホール内に共通電極２８の一部とソース配線３４の一部とを電気的に接続するソース・電極接続部（不図示）が設けられている。本実施形態におけるアレイ基板１１Ｂの製造過程では、第２保護膜ＰＦ２を成膜した後に、第６のフォトマスクを用いてフォトリソグラフィー法及びドライエッチング法により上記ソース・電極接続部を構成する上記第３のコンタクトホールを形成する。
　第３のコンタクトホールを形成すると、次に、複数の画素電極２６に跨る形で第２絶縁膜ＰＦ２上に共通電極２８を形成し、第７のフォトマスクを用いてフォトリソグラフィー法により所望の形状に加工する。共通電極２８は、酸化インジウム亜鉛（ＩＺＯ）等の透明電極材料により形成され、その厚みは例えば１００ｎｍとされる。その後、共通電極２８の表面に配向膜１１Ｅを形成する。この配向膜１１Ｅは、例えばポリイミドからなり、アレイ基板１１Ｂの製造過程において特定の波長領域の光（紫外線等）が照射されることで、その光の照射方向に沿って液晶分子を配向させることが可能な光配向膜とされる。ここで、仮に配向膜にラビング処理がなされる場合、第１のコンタクトホールＣＨ１等の段差によって配向に乱れが生じ、表示領域Ａ１に表示される画像のコントラストが低下する虞がある。そのため本実施形態では、配向膜１１Ｅを光配向膜とすることが好ましい。配向膜１１Ｅを光配向膜とすることで、ラビング処理を行う必要がないため、このような配向の乱れに起因したコントラストの低下を防止ないし抑制することができる。以上により、アレイ基板１１Ｂが完成する。
　次に、アレイ基板１１Ｂの配向膜１１Ｅ上にフォトスペーサーを配置し、アレイ基板１１Ｂの配向膜１１Ｅとカラーフィルタ基板１１Ａの配向膜１１Ｄとをそれぞれ内面側に向けた形で両基板１１Ａ，１１Ｂを貼り合わせ、貼り合わせ基板を形成する。次に、フォトスペーサーによって形成されたアレイ基板１１Ｂとカラーフィルタ基板１１Ａとの隙間に液晶を注入し、両基板１１Ａ，１１Ｂの間に液晶層１１Ｃを形成する。次に、貼り合わせ基板を所望のサイズに分断する。その後、カラーフィルタ基板１１Ａ及びアレイ基板１１Ｂの外面側にそれぞれ偏光板１１Ｆ，１１Ｇを貼り付けることで、本実施形態の液晶パネル１１が完成する。
　ところで、上記の製造方法及び製造条件によって製造される液晶パネル１１では、アレイ基板１１Ｂ上に形成された酸化物半導体膜３６の幅（酸化物半導体膜３６の延在方向と直交する方向の寸法）に拘わらず、酸化物半導体膜３６内を拡散する水素の拡散距離が１．５μｍであることが、本発明者らの研究により見出されている。即ち、酸化物半導体膜３６の幅に拘わらず、酸化物半導体膜３６のうち第２保護膜ＰＦ２と接触する領域に導入された水素が、当該領域の端部、換言すれば第１のコンタクトホールＣＨ１の開口縁から当該接触する領域の外側（第１のコンタクトホールＣＨ１の外側）に向かって拡散する距離が１．５μｍであることが見出されている。
　そこで本実施形態では、第１のコンタクトホールＣＨ１の開口縁とソース電極３０Ｓとの間の距離Ｄ１（図５参照）が１．５μｍより大きく設定されている。このため、アレイ基板１１Ｂの製造過程において、第２保護膜ＰＦ２から第１のコンタクトホールＣＨ１内に露出する酸化物半導体膜３６の一部に導入された水素が、ソース電極３０Ｓまで拡散することを防止ないし抑制することができる。その結果、ソース電極３０Ｓとドレイン電極３０Ｄとの間が導体化されてしまうことを防止ないし抑制することができ、ＴＦＴ３０の動作信頼性を一層高めることができる。一方、本実施形態では、第１のコンタクトホールＣＨ１の開口縁とドレイン電極３０Ｄとの間の距離Ｄ２（図５参照）が１．５μｍより小さく設定されている。このため、酸化物半導体膜３６に導入された水素がドレイン電極３０Ｄに至るまで拡散され、低抵抗化領域３６Ｌの一端部とドレイン電極３０Ｄの一端部とがオーバーラップするようになっており、両者の間が電気的に接続されている。これにより、ＴＦＴ３０の動作信頼性が確保されている。
　以上説明したように本実施形態のＴＦＴ３０では、その製造過程において、還元性を有する（水素を含む）第２保護膜ＰＦ２が第１のコンタクトホールＣＨ１内に露出する酸化物半導体膜３６の一部と接触し、これにより、酸化物半導体膜３６のうち当該接触する領域が還元されて（水素が導入されて）低抵抗化され、低抵抗化領域３６Ｌとなる。このため、酸化物半導体膜３６に水素プラズマ処理等の特別な処理を施すことなく、酸化物半導体膜３６の一部に低抵抗化領域３６Ｌを形成することができ、製造コストの削減を図ることができる。
　さらに本実施形態のＴＦＴ３０では、第１保護膜ＰＦ１が少なくともチャネル領域３６Ｃを覆う形で第２保護膜ＰＦ２の下層側に配されているため、その製造過程において、第２保護膜ＰＦ２が形成されるよりも前にチャネル領域３６Ｃが第１保護膜ＰＦ１によって覆われる。このため、製造過程において第２保護膜ＰＦ２を形成する際に、チャネル領域３６Ｃと第２保護膜ＰＦ２との間に第１保護膜ＰＦ１が介在し、例えば酸化物半導体膜上にフォトマスク等を介して直接第２保護膜が形成される場合と比べて、チャネル領域３６Ｃが第２保護膜ＰＦ２の影響を受け難いものとなる（チャネル領域３６Ｃに水素が導入され難いものとなる）。その結果、チャネル領域３６Ｃが第２保護膜ＰＦ２の影響を受けて還元されることを防止ないし抑制することができ、ＴＦＴ３０を動作信頼性に優れたものとすることができる。
　また本実施形態のＴＦＴ３０は、低抵抗化領域３６Ｌと電気的に接続されているとともに低抵抗化領域３６Ｌよりも電気抵抗が低いドレイン電極３０Ｄを備えており、ＴＦＴ３０がオンされると、チャネル領域３６Ｃを介してソース電極３０Ｓとドレイン電極３０Ｄとが電気的に接続されるようになっている。このような構成とされていることで、ＴＦＴ３０がオンされた際に、ソース電極３０Ｓと低抵抗化領域３６Ｌとの間を電子が移動し易いものとなり、電子の移動度に優れたＴＦＴ３０を実現することができる。
　＜実施形態１の変形例＞
　図１３を参照して実施形態１の変形例を説明する。本変形例は、ドレイン電極１３０Ｄの配置が実施形態１と異なるものとされる。本変形例に係るアレイ基板１１１Ｂでは、図１３に示すように、ＴＦＴ１３０のドレイン電極１３０Ｄが第１のコンタクトホールＣＨ１内に露出する配置となっている。また、図１３に示す断面において、ドレイン電極１３０Ｄの一端面の位置は、第１のコンタクトホールＣＨ１の開口縁とほぼ一致している。このような構成とされている場合であっても、チャネル領域１３６Ｃが第１保護膜ＰＦ１によって覆われているので、製造過程において第２保護膜ＰＦ２を形成する際に、チャネル領域１３６Ｃが第２保護膜ＰＦ２の影響を受けて還元されることを防止ないし抑制することができる。
　＜実施形態２＞
　図１４から図１６を参照して実施形態２を説明する。実施形態２は、アレイ基板２１１Ｂ上におけるソース配線、ソース電極２３０Ｓ、ドレイン電極２３０Ｄ、及び酸化物半導体膜２３６の形成態様が実施形態１のものと異なっている。その他の構成については実施形態１と同様であるため、構造、作用、及び効果の説明は省略する。本実施形態に係るアレイ基板２１１Ｂでは、図１４に示すように、酸化物半導体膜２３６のチャネル領域２３６Ｃ域のうち、ソース電極２３０Ｓとの接続部位がソース電極２３０Ｓよりも上層側に配されており、ドレイン電極２３０Ｄとの接続部位がドレイン電極２３０Ｄよりも上層側に配されている。また、酸化物半導体膜２３６の低抵抗化領域２３６Ｌのうち、ドレイン電極２３０Ｄとの接続部位がドレイン電極２３０Ｄよりも上層側に配されている。さらに、チャネル領域２３６Ｃと低抵抗化領域２３６Ｌとがドレイン電極２３０Ｄを介して離間した構成とされている。
　次に、本実施形態のアレイ基板１１Ｂの製造方法について説明する。本製造方法は、酸化物半導体膜の成膜方法、及びソース配線２３４、ソース電極２３０Ｓ、ドレイン電極２３０Ｄの成膜方法のみが実施形態１で説明した製造方法と異なっている。その他の成膜方法、製造方法、酸化物半導体膜２３６の構成、ソース配線２３４、ソース電極２３０Ｓ、ドレイン電極２３０Ｄを形成する金属膜の構成については、実施形態１で説明したものと同様であるため、説明を省略する。本製造方法では、ソース・ゲート接続部を構成する第２のコンタクトホールを形成した後に、図１５に示すように、ソース配線２３４、ソース電極２３０Ｓ、ドレイン電極２３０Ｄを構成する金属膜を成膜し、フォトマスクを用いてフォトリソグラフィー法により所望の形状に加工する。この金属膜の構成については、実施形態１で説明したものと同様である。次に、図１６に示すように、スパッタリング法を用いて酸化物半導体膜２３６を成膜し、ドレイン電極２３０Ｄ上で当該酸化物半導体膜２３６が二つに離間するように、フォトマスクを用いてフォトリソグラフィー法により所望の形状に加工する。
　その後、保護膜ＰＦ１、保護膜ＰＦ２、第３のコンタクトホール、共通電極２８をそれぞれ実施形態１で説明したように形成することで、アレイ基板２１１Ｂが完成する。このように本実施形態２のアレイ基板２１１Ｂは、その製造過程において、酸化物半導体膜２３６の成膜工程と、ソース配線２３４、ソース電極２３０Ｓ、ドレイン電極２３０Ｄの成膜工程と、の成膜順序を実施形態１で説明した順序と逆にすることで、製造することができる。なお、上記の製造方法では、第２保護膜ＰＦ２を成膜することにより、二つに離間した酸化物半導体膜２３６のうち、第１のコンタクトホールＣＨ１内に露出する一方の酸化物半導体膜２３６が低抵抗化されて低抵抗化領域２３６Ｌとなり、他方の酸化物半導体膜２３６がチャネル領域２３６Ｃとなる。
　ここで、ＴＦＴの製造過程において、酸化物半導体膜を形成した後にソース電極及びドレイン電極を形成すると、ソース電極及びドレイン電極を形成する際に酸化物半導体膜が損傷し、酸化物半導体膜に欠陥が発生することがある。これに対し本実施形態のアレイ基板２１１Ｂでは、その製造過程において、ソース電極２３０Ｓ及びドレイン電極２３０Ｄを形成した後に酸化物半導体膜２３６を形成するため、酸化物半導体膜２３６に欠陥が発生することを防止ないし抑制することができる。
　＜実施形態３＞
　図１７を参照して実施形態３を説明する。実施形態３は、第１保護膜ＰＦ３及び第２保護膜ＰＦ４の形成態様が実施形態１のものと異なっている。その他の構成については実施形態１と同様であるため、構造、作用、及び効果の説明は省略する。本実施形態に係るアレイ基板２１１Ｂでは、図１７に示すように、ＴＦＴ３３０におけるソース電極３０Ｓのうち、チャネル領域３６Ｃと接続された部位及びその近傍の部位のみが第１保護膜ＰＦ３によって覆われており、その他の部位が第２保護膜ＰＦ４によって覆われている。この第２保護膜ＰＦ４は、平面視において（図示は省略）、チャネル領域３６Ｃを覆う第１保護膜ＰＦ３を取り囲む形で形成されている。
　本実施形態では、第１保護膜ＰＦ３及び第２保護膜ＰＦ４が上記のような態様で形成されていることで、チャネル領域３６Ｃを覆う第１保護膜ＰＦ３の側端部が第２保護膜ＰＦ４によって覆われた状態とされる。このため、第１保護膜ＰＦ３の側端部から第１保護膜ＰＦ３内に光が入り込むことを防止ないし抑制することができる。その結果、第１保護膜ＰＦ３内に入り込んだ光が第２保護膜ＰＦ４との間で多重反射してチャネル領域３６Ｃ内に進入することに起因してチャネル領域３６Ｃが劣化し易くなることを防止ないし抑制することができる。
　＜実施形態４＞
　図１８及び図１９を参照して実施形態４を説明する。実施形態４は、ＴＦＴ４３０がドレイン電極を備えない点で実施形態１のものと異なっている。その他の構成については実施形態１と同様であるため、構造、作用、及び効果の説明は省略する。本実施形態に係るアレイ基板４１１Ｂでは、図１８及び図１９に示すように、ＴＦＴ４３０にドレイン電極が形成されておらず、ソース電極４３０Ｓと低抵抗化領域４３６Ｌとの間の距離が実施形態１のものよりも小さく設定されている。
　本実施形態では、このようにＴＦＴ４３０がドレイン電極を備えないことで、ＴＦＴ４３０がオンされると、チャネル領域４３６Ｃを介してソース電極４３０Ｓと低抵抗化領域４３６Ｌとの間で電子が移動するようになっている。また、アレイ基板４１１Ｂの製造過程において、チャネル領域４３６Ｃと低抵抗化領域４３６Ｌとの間にドレイン電極を構成する金属膜を形成する必要がないため、このような金属膜の歩留まりを考慮する必要がなく、製造コストを一層削減することができる。
　上記の各実施形態の変形例を以下に列挙する。
（１）上記の各実施形態では、第２保護膜が水素を含む窒化珪素からなるものとされた例を示したが、第２保護膜は還元性を有するものであればよく、窒化珪素からなるものに限定されない。
（２）上記の各実施形態では、酸化物半導体膜が酸化インジウムガリウム亜鉛からなるものとされた例を示したが、酸化物半導体膜は還元されることにより低抵抗化されるものであればよく、酸化インジウムガリウム亜鉛からなるものに限定されない。
（３）上記の各実施形態では、低抵抗化領域が画素電極を構成する例を示したが、低抵抗化領域が共通電極を構成してもよい。この場合、第２保護膜上に形成される透明電極膜が画素電極を構成してもよい。
（４）上記の各実施形態以外にも、アレイ基板上に形成される各種薄膜の構成、成膜条件等については、適宜に変更可能である。
　以上、本発明の各実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
　１０：液晶表示装置、１１：液晶パネル、１１Ａ：カラーフィルタ基板、１１Ａ１，１１Ｂ１：ガラス基板、１１Ｂ，１１１Ｂ，２１１Ｂ，３１１Ｂ，４１１Ｂ：アレイ基板、１１Ｃ：液晶層、１４：バックライト装置、２６，１２６，２２６，４２６：画素電極、２６Ａ，４２６Ａ：スリット開口部、２８：共通電極、３０，１３０，２３０，３３０，４３０...ＴＦＴ、３０Ｄ，１３０Ｄ，２３０Ｄ...ドレイン電極、３０Ｇ...ゲート電極、３０Ｓ，２３０Ｓ...ソース電極、３２...ゲート配線、３４...ソース配線、３６、１３６，２３６，４３６...酸化物半導体膜、３６Ｃ，１３６Ｃ，２３６Ｃ，４３６Ｃ...チャネル領域、３６Ｌ，１３６Ｌ，２３６Ｌ，４３６Ｌ...低抵抗化領域、ＣＨ１：第１のコンタクトホール、ＧＩ１：第１ゲート絶縁膜、ＧＩ２：第２ゲート絶縁膜、ＰＦ１，ＰＦ３：第１保護膜、ＰＦ２，ＰＦ４：第２保護膜

Claims (10)

  1. 　第１導電膜と、
    　チャネル領域と、該チャネル領域よりも電気抵抗が低い低抵抗化領域と、を有する酸化物半導体膜であって、前記チャネル領域を介して前記第１導電膜と前記低抵抗化領域とが電気的に接続される酸化物半導体膜と、
    　少なくとも前記チャネル領域を覆う第１絶縁膜であって、前記低抵抗化領域が露出するように開口するコンタクトホールを有する第１絶縁膜と、
    　還元性を有し、前記コンタクトホールに跨がる形で前記第１絶縁膜の上層側に配されるとともに、前記コンタクトホール内において前記低抵抗化領域と接触するものとされた第２絶縁膜と、
    　を備える半導体装置。
  2. 　前記低抵抗化領域と電気的に接続されているとともに該低抵抗化領域よりも電気抵抗が低い第２導電膜を備え、
    　前記チャネル領域を介して前記第１導電膜と前記第２導電膜とが電気的に接続される、請求項１に記載の半導体装置。
  3. 　前記チャネル領域は、前記第１導電膜との接続部位が該第１導電膜よりも上層側に配されるととともに、前記第２導電膜との接続部位が該第２導電膜よりも上層側に配され、
    　前記低抵抗化領域は、前記第２導電膜との接続部位が該第２導電膜よりも上層側に配されている、請求項２に記載の半導体装置。
  4. 　前記チャネル領域と前記低抵抗化領域との間が直接接続されている、請求項１に記載の半導体装置。
  5. 　前記第２絶縁膜は、平面視において、前記チャネル領域を覆う前記第１絶縁膜を取り囲む形で形成されている、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第２絶縁膜は水素を含むものとされる、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記コンタクトホールの開口縁と前記第１導電膜との間の距離が１．５μｍより大きいものとされる、請求項６に記載の半導体装置。
  8. 　前記酸化物半導体膜は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、酸素（Ｏ）を含んでいる、請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記酸化物半導体膜が結晶性を有している、請求項８に記載の半導体装置。
  10. 　請求項１から請求項９のいずれか１項に記載の半導体装置が形成された第１基板を備える液晶表示装置であって、
    　前記第１基板と対向状に配される第２基板と、
    　前記第１基板と前記第２基板との間に介在し、液晶分子を含む液晶層と、を備え、
    　前記半導体装置は、平面視において少なくとも前記低抵抗化領域と重畳する位置に配されるとともに前記第２絶縁膜の上層側に形成された第３導電膜を備え、
    　前記低抵抗化領域と前記第３導電膜とのいずれか一方は、スリット状に開口する複数のスリット開口部を有するとともに、画素毎に設けられた画素電極を構成し、
    　前記低抵抗化領域と前記第３導電膜とのいずれか他方は、前記画素電極との間で前記液晶分子を配向制御する電界を発生する共通電極を構成する液晶表示装置。
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