[go: up one dir, main page]

WO2015198718A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2015198718A1
WO2015198718A1 PCT/JP2015/063328 JP2015063328W WO2015198718A1 WO 2015198718 A1 WO2015198718 A1 WO 2015198718A1 JP 2015063328 W JP2015063328 W JP 2015063328W WO 2015198718 A1 WO2015198718 A1 WO 2015198718A1
Authority
WO
WIPO (PCT)
Prior art keywords
silicon carbide
region
main surface
carbide layer
semiconductor device
Prior art date
Application number
PCT/JP2015/063328
Other languages
English (en)
French (fr)
Inventor
和田　圭司
良輔 久保田
透 日吉
Original Assignee
住友電気工業株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 住友電気工業株式会社 filed Critical 住友電気工業株式会社
Priority to DE112015002939.7T priority Critical patent/DE112015002939T5/de
Priority to US15/320,220 priority patent/US20170154953A1/en
Publication of WO2015198718A1 publication Critical patent/WO2015198718A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same. More specifically, the present invention relates to a silicon carbide semiconductor device having improved breakdown voltage characteristics and a method for manufacturing the same.
  • silicon has been widely used as a material constituting semiconductor devices.
  • adoption of silicon carbide is being promoted as a material constituting a semiconductor device.
  • Silicon carbide is a wide band gap semiconductor having a band gap larger than that of silicon.
  • the semiconductor device can have a high breakdown voltage and a low loss and can be used in a high temperature environment.
  • the structure of the semiconductor device is being studied in addition to the material of the semiconductor device.
  • an outer peripheral structure also referred to as a termination structure
  • the outer peripheral structure functions to alleviate electric field concentration. By reducing the electric field concentration, the breakdown voltage of the silicon carbide semiconductor device can be increased.
  • Patent Document 1 discloses a high-voltage semiconductor device including a RESURF (Reduced Surface Field) layer and two guard ring layers. One of the two guard ring layers is formed inside the RESURF layer and has a high impurity concentration. The other guard ring layer is disposed outside the RESURF layer and has an impurity concentration comparable to that of the RESURF layer.
  • RESURF Reduced Surface Field
  • Patent Document 2 discloses a silicon carbide semiconductor device including a RESURF layer and an electric field relaxation layer.
  • the electric field relaxation layer is spaced apart from the RESURF layer and disposed on the inner peripheral side of the RESURF layer.
  • Non-Patent Document 1 discloses a Schottky barrier diode as one of silicon carbide semiconductor devices.
  • This Schottky barrier diode has a termination structure.
  • the termination structure has a JTE (Junction Termination Extension) and a RESURF region.
  • Non-Patent Document 1 discloses the relationship between the impurity concentration of the JTE region and the breakdown voltage of the Schottky barrier diode.
  • Non-Patent Document 2 and Non-Patent Document 3 propose the structure and concentration of the JTE region.
  • the termination structure JTE region or RESURF region.
  • the breakdown tolerance of the silicon carbide semiconductor device can be increased by appropriately setting the impurity concentration profile in the depth direction of the impurity region.
  • An object of the present invention is to provide a silicon carbide semiconductor device capable of increasing the breakdown tolerance and a manufacturing method thereof.
  • a silicon carbide semiconductor device has a first main surface and a second main surface located on the opposite side of the first main surface, and has the first conductivity type.
  • an impurity region disposed inside the silicon layer.
  • the impurity region has a peak concentration of the impurity of the second conductivity type at a position inside the silicon carbide layer remote from the first main surface of the silicon carbide layer.
  • the peak concentration is 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • a method for manufacturing a silicon carbide semiconductor device includes a first main surface and a second main surface located on the opposite side of the first main surface, and the first conductive surface. Ion implantation of an impurity having a second conductivity type different from the first conductivity type into the region of the silicon carbide layer surrounding the element region for disposing the semiconductor element portion, and a step of preparing a silicon carbide layer having a type A step of forming an impurity region containing impurities in the silicon carbide layer, a step of activating the impurities by heating the silicon carbide layer, and a thermal oxidation of the silicon carbide layer to form a silicon carbide layer. Forming a silicon dioxide film covering the first main surface. The step of forming the silicon dioxide film includes moving impurities from the first main surface of the silicon carbide layer into the silicon carbide layer to reduce the concentration of impurities in the vicinity of the first main surface.
  • 1 is a schematic cross-sectional view schematically showing a structure of a silicon carbide semiconductor device according to a first embodiment of the present invention.
  • 1 is a schematic plan view schematically showing structures of a JTE (Junction Termination Extension) region and a guard ring region of a silicon carbide semiconductor device according to an embodiment of the present invention.
  • It is a schematic diagram which shows the relationship between the position of the Y direction of a JTE area
  • FIG. 1 is a flowchart schematically showing a method for manufacturing a silicon carbide semiconductor device according to an embodiment of the present invention. It is a cross-sectional schematic diagram which shows schematically the process (S10) included in the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a cross-sectional schematic diagram which shows schematically the process (S20) included in the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a cross-sectional schematic diagram which shows schematically the process (S40) included in the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a schematic diagram which shows the change of the impurity concentration profile in a JTE area
  • the silicon carbide semiconductor device which concerns on 1 aspect of this invention has the 1st main surface (10a) and the 2nd main surface (10b) located in the other side of the 1st main surface (10a). And a silicon carbide layer (10) having a first conductivity type, an element region (IR) including a semiconductor element portion (7) formed in the silicon carbide layer (10), and a first conductivity type And an impurity region disposed inside the silicon carbide layer (10) so as to surround the element region (IR) in plan view.
  • the impurity region has a peak concentration of the impurity of the second conductivity type at a position (P) inside the silicon carbide layer (10) remote from the first main surface (10a) of the silicon carbide layer (10).
  • the peak concentration is 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • a silicon carbide semiconductor device capable of increasing the breakdown tolerance. For example, when an avalanche breakdown occurs, a reverse current flows through the impurity region. It is considered that the reverse current easily flows through a portion close to the peak of the impurity concentration in the impurity region. Therefore, the reverse current tends to flow in a portion away from the first main surface of the silicon carbide layer. Thereby, the destruction tolerance of the silicon carbide semiconductor device can be increased.
  • the position (P) of the peak concentration is a position of 0.3 ⁇ m or more and 0.5 ⁇ m or less from the first main surface (10a) of the silicon carbide layer (10).
  • the impurity region is arranged inside the silicon carbide layer (10a) so as to be in contact with the first main surface (10a) of the silicon carbide layer (10).
  • the impurity region includes a JTE (Junction Termination Extension) region (2).
  • JTE Joint Termination Extension
  • a reverse current can flow inside the JTE region (a place away from the first main surface).
  • the impurity region includes a guard ring region (3).
  • a reverse direction electric current can be sent inside the guard ring area
  • the first main surface (10a) of the silicon carbide layer (10) is a surface having an off angle of ⁇ 8 ° to 8 ° with respect to the (0001) plane.
  • the peak concentration of the impurity of the second conductivity type is likely to be present at a position inside the silicon carbide layer away from the first main surface.
  • the first conductivity type is n-type
  • the second conductivity type is p-type. According to the said structure, the ease of manufacture of a silicon carbide semiconductor device can be improved.
  • a method for manufacturing a silicon carbide semiconductor device includes a first main surface (10a) and a second main surface (on the opposite side of the first main surface (10a)) ( A step (S10) of preparing a silicon carbide layer (10) having the first conductivity type, and an element region (IR) for disposing the semiconductor element portion (7), A step of ion-implanting an impurity having a second conductivity type different from the first conductivity type into the region of the silicon carbide layer (10) to form an impurity region containing the impurity in the silicon carbide layer (10).
  • step (S20) the step of activating the impurities by heating the silicon carbide layer (10) (S30), the silicon carbide layer (10) is thermally oxidized, and the first of the silicon carbide layer (10) And a step (S40) of forming a silicon dioxide film (15c) covering the main surface (10a).
  • step (S40) of forming the silicon dioxide film impurities are moved from the first main surface (10a) of the silicon carbide layer (10) to the inside of the silicon carbide layer (10), and the first main surface ( 10a) reducing the concentration of impurities in the vicinity.
  • a silicon carbide semiconductor device capable of increasing the breakdown tolerance can be manufactured.
  • the silicon carbide layer is subjected to heat treatment. Thereby, impurities can be moved from the first main surface into the silicon carbide layer. For example, when an avalanche breakdown occurs, the reverse current easily flows through a portion away from the first main surface of the silicon carbide layer. Therefore, the breakdown tolerance of the silicon carbide semiconductor device can be increased.
  • the impurity region is formed at the position (P) inside the silicon carbide layer (10) away from the first main surface (10a).
  • the peak concentration is 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the peak concentration position (P) is a position of 0.3 ⁇ m or more and 0.5 ⁇ m or less from the first main surface (10a) of the silicon carbide layer (10).
  • the impurity region is arranged inside the silicon carbide layer (10) so as to be in contact with the first main surface (10a) of the silicon carbide layer (10).
  • the impurity region includes a JTE (Junction Termination Extension) region (2).
  • JTE Joint Termination Extension
  • a reverse current can flow inside the JTE region (a place away from the first main surface).
  • the impurity region includes a guard ring region (3).
  • a reverse direction electric current can be sent inside the guard ring area
  • the first main surface (10a) of the silicon carbide layer (10) is a surface having an off angle of ⁇ 8 ° to 8 ° with respect to the (0001) plane.
  • the second conductivity type impurity is formed at a position inside the silicon carbide layer away from the first main surface. It tends to have a peak concentration.
  • the step (S40) of forming the silicon dioxide film includes an impurity including a portion (PF) in which the concentration of the impurity is flat with respect to the depth direction from the first main surface (10a) of the silicon carbide layer (10). Forming a concentration profile.
  • the width in the depth direction of the portion (current path) through which the reverse current flows is increased in the impurity region. Therefore, the current density in the impurity region can be reduced. Therefore, the breakdown resistance of the silicon carbide semiconductor device can be further increased.
  • the first conductivity type is n-type
  • the second conductivity type is p-type. According to the said structure, the ease of manufacture of a silicon carbide semiconductor device can be improved.
  • FIG. 1 is a schematic cross-sectional view schematically showing a structure of the silicon carbide semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a schematic plan view schematically showing structures of a JTE (Junction Termination Extension) region and a guard ring region of the silicon carbide semiconductor device according to one embodiment of the present invention.
  • JTE Joint Termination Extension
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • silicon carbide semiconductor device 1 has an element region IR and a termination region OR.
  • the termination region OR is disposed outside the element region IR and surrounds the element region IR.
  • Termination region OR is a region for relaxing electric field concentration in silicon carbide semiconductor device 1.
  • Silicon carbide semiconductor device 1 includes silicon carbide layer 10, insulating film 15, gate electrode 27, source electrode 16, drain electrode 20, insulating film 70, interlayer insulating film 71, pad electrode 65, and back surface. And a protective electrode 50.
  • the silicon carbide layer 10 is made of, for example, polytype 4H hexagonal silicon carbide, and has a first main surface 10a and a second main surface 10b. The second main surface 10b is located on the opposite side to the first main surface 10a.
  • the conductivity type (first conductivity type) of silicon carbide layer 10 is n-type.
  • the main surface 10a is a surface having an off angle of ⁇ 8 ° to 8 ° with respect to (0001). Therefore, the main surface 10a may be a (0001) plane.
  • Silicon carbide layer 10 has an n + substrate 11 and a drift layer 12.
  • N + substrate 11 is made of, for example, polytype 4H hexagonal silicon carbide.
  • N + substrate 11 includes an impurity (donor) such as N (nitrogen) at a high concentration.
  • the impurity concentration of n + substrate 11 is, for example, about 1.0 ⁇ 10 18 cm ⁇ 3 .
  • the drift layer 12 is an epitaxial layer made of, for example, polytype 4H hexagonal silicon carbide.
  • the thickness of the drift layer 12 is about 5 ⁇ m or more and about 35 ⁇ m or less. Note that the terms “thickness” or “depth” mean the length in the direction perpendicular to the first main surface 10 a of the silicon carbide layer 10.
  • the impurity concentration of the drift layer 12 is lower than the impurity concentration of the n + substrate 11.
  • the impurity concentration of drift layer 12 is, for example, about 1.0 ⁇ 10 15 cm ⁇ 3 or more and about 1.0 ⁇ 10 16 cm ⁇ 3 or less.
  • the impurity contained in the drift layer 12 is, for example, nitrogen.
  • the silicon carbide layer 10 is composed of two layers. However, silicon carbide layer 10 may be realized by a single layer. Or silicon carbide layer 10 may be constituted by three or more layers.
  • Element region IR includes a semiconductor element portion 7 formed in silicon carbide layer 10. More specifically, element region IR includes body region 13, source region 14, and p + region 18. End region OR includes JTE region 2, guard ring region 3, and field stop region 4. Body region 13, source region 14, p + region 18, JTE region 2, guard ring region 3 and field stop region 4 are arranged inside silicon carbide layer 10.
  • JTE region 2 is a first electric field relaxation region for relaxing electric field concentration in silicon carbide semiconductor device 1. As shown in FIG. 1, JTE region 2 is disposed outside body region 13 and disposed inside silicon carbide layer 10 so as to surround body region 13 in plan view.
  • the term “plan view” means a visual field viewed from the first main surface 10 a of the silicon carbide layer 10.
  • JTE region 2 is in contact with body region 13.
  • the boundary 5 between the JTE region 2 and the body region 13 corresponds to the boundary between the element region IR and the termination region OR. Further, JTE region 2 is in contact with first main surface 10a of silicon carbide layer 10.
  • JTE region 2 has a second conductivity type different from the first conductivity type.
  • JTE region 2 has a p-type.
  • Impurities (acceptors) contained in the JTE region 2 are, for example, Al (aluminum), B (boron), and the like.
  • the dose of impurities contained in the JTE region 2 is 1 ⁇ 10 13 cm ⁇ 2 or more.
  • the dose of impurities contained in JTE region 2 is in the range of 1 ⁇ 10 13 cm ⁇ 2 or more and 2 ⁇ 10 13 cm ⁇ 2 or less.
  • the dose amount can be obtained, for example, by integrating the p-type impurity concentration of the JTE region 2 along the depth direction of the JTE region 2.
  • a direction X shown in FIG. 2 represents a direction from the central portion (element region IR) of the first main surface 10a of the silicon carbide layer 10 toward the peripheral portion (termination region OR) of the first main surface 10a. .
  • the direction X is also called “peripheral direction”.
  • the length along the peripheral direction that is, the length along the direction X is referred to as “width”.
  • the width w1 of the JTE region 2 is 15 ⁇ m or more and 50 ⁇ m or less.
  • the thickness of JTE region 2 with reference to first main surface 10a is, for example, not less than about 0.3 ⁇ m and not more than about 0.8 ⁇ m.
  • Guard ring region 3 is a second electric field relaxation region for relaxing electric field concentration in silicon carbide semiconductor device 1.
  • the guard ring region 3 is a p-type region containing an impurity such as aluminum or boron.
  • the dose amount of impurities contained in the guard ring region 3 is, for example, 1 ⁇ 10 13 cm ⁇ 2 or more.
  • the dose amount of impurities contained in guard ring region 3 is set to the same extent as the dose amount of impurities contained in JTE region 2 (for example, within a range of ⁇ 5% with reference to the dose amount of impurities contained in JTE region 2). Also good.
  • the electric field concentration of the silicon carbide semiconductor device 1 can be reduced by the guard ring region 3 in addition to the JTE region 2. Therefore, the breakdown voltage of silicon carbide semiconductor device 1 can be further increased. For such reasons, it is preferable to provide guard ring region 3 in silicon carbide semiconductor device 1. However, for example, when the breakdown voltage required for silicon carbide semiconductor device 1 can be achieved by JTE region 2, guard ring region 3 may not be provided in silicon carbide semiconductor device 1 according to the embodiment of the present invention. .
  • the guard ring region 3 may have a plurality of guard ring portions 3a to 3i. As shown in FIG. 2, in a plan view, each of the plurality of guard ring portions 3a to 3i has an annular shape and is arranged with a gap therebetween. In one embodiment, the number of guard ring portions is nine. However, the number of guard ring portions is not particularly limited. Further, in the configuration shown in FIG. 1, each guard ring portion is in contact with first main surface 10 a of silicon carbide layer 10. However, each guard ring portion may be arranged inside silicon carbide layer 10 (drift layer 12) so as to be separated from first main surface 10 a of silicon carbide layer 10.
  • the field stop region 4 is disposed outside the guard ring region 3 in plan view and surrounds the guard ring region 3. “Outside” corresponds to the end 10 c side of the silicon carbide layer 10. The field stop region 4 is provided apart from the guard ring region 3. Field stop region 4 has n-type conductivity. The impurity concentration of the field stop region 4 is higher than the impurity concentration of the drift layer 12. Field stop region 4 includes an impurity such as P (phosphorus).
  • the body region 13 is a region having a p-type. Impurities (acceptors) contained in body region 13 are, for example, aluminum and boron. In one embodiment, body region 13 is arranged inside silicon carbide layer 10 so as to be in contact with first main surface 10a of silicon carbide layer 10.
  • the impurity concentration of body region 13 is higher than the impurity concentration of JTE region 2.
  • the impurity concentration of the JTE region 2 is lower than the impurity concentration of the body region 13.
  • the impurity concentration of body region 13 in the vicinity of first main surface 10a is about 1 ⁇ 10 16 cm ⁇ 3 or more and about 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration in the deep part of the body region 13 is, for example, about 1 ⁇ 10 18 cm ⁇ 3 .
  • the thickness of body region 13 with reference to first main surface 10a of silicon carbide layer 10 is not less than about 0.5 ⁇ m and not more than about 1.0 ⁇ m, for example.
  • the source region 14 is an n-type region. Source region 14 is arranged inside body region 13 and is in contact with first main surface 10a of silicon carbide layer 10. Source region 14 is separated from drift layer 12 by body region 13.
  • Source region 14 includes an impurity such as P (phosphorus).
  • the impurity concentration of the source region 14 is higher than the impurity concentration of the drift layer 12.
  • the impurity concentration of the source region 14 is about 1 ⁇ 10 19 cm ⁇ 3 or more and about 1 ⁇ 10 20 cm ⁇ 3 or less.
  • the p + region 18 (contact region) is a p-type region and contains an impurity such as aluminum or boron.
  • P + region 18 is arranged inside body region 13 and is in contact with first main surface 10a of silicon carbide layer 10. As shown in FIG. 1, the p + region 18 may be in contact with the source region 14.
  • the impurity concentration of p + region 18 is higher than the impurity concentration of body region 13.
  • the impurity concentration of the p + region 18 is about 2 ⁇ 10 19 cm ⁇ 3 or more and about 5 ⁇ 10 20 cm ⁇ 3 or less.
  • the insulating film 15 includes a gate insulating film 15a and an insulating film 15b.
  • the insulating film 15 (gate insulating film 15a and insulating film 15b) is a silicon dioxide film, for example, a thermal oxide film.
  • the thickness of the gate insulating film 15a and the insulating film 15b with respect to the first main surface 10a is, for example, about 50 nm.
  • the gate insulating film 15 a is provided on the first main surface 10 a of the silicon carbide layer 10 at a position facing the channel region CH formed in the body region 13. Gate insulating film 15 a is in contact with body region 13, source region 14, and drift layer 12 so as to extend from the upper surface of one source region 14 to the upper surface of the other source region 14. Insulating film 15 b is arranged on first main surface 10 a of silicon carbide layer 10 so as to be in contact with JTE region 2.
  • the gate electrode 27 is disposed on the gate insulating film 15a.
  • the gate electrode 27 extends from the one source region 14 to the other source region 14 and faces the portion of the drift layer 12 positioned between the two source regions and the two channel regions CH. To do.
  • the gate electrode 27 is made of a conductor such as polysilicon doped with impurities or aluminum.
  • Source electrode 16 is in contact with source region 14 and p + region 18 and is electrically connected to source region 14 and p + region 18.
  • source electrode 16 is in ohmic contact with source region 14 and p + region 18.
  • the source electrode 16 is made of a material having nickel and silicon.
  • the source electrode 16 may be made of a material having titanium, aluminum, and silicon.
  • the insulating film 70 is disposed in contact with the insulating film 15b.
  • the interlayer insulating film 71 is disposed on the gate insulating film 15 a and covers the gate electrode 27.
  • Each of insulating film 70 and interlayer insulating film 71 is, for example, a silicon dioxide film.
  • a deposited oxide film is applied to each of insulating film 70 and interlayer insulating film 71.
  • the total thickness of the insulating film 70 and the insulating film 15b may be, for example, about 0.05 ⁇ m or more and about 2.0 ⁇ m or less. Therefore, the insulating film 70 may be omitted from the configuration shown in FIG. Alternatively, an additional insulating film (for example, a silicon nitride film) may be provided on the insulating film 70.
  • an additional insulating film for example, a silicon nitride film
  • Drain electrode 20 is in contact with second main surface 10b of silicon carbide layer 10 and is electrically connected to n + substrate 11.
  • the drain electrode 20 may have a configuration similar to that of the source electrode 16, for example.
  • the drain electrode 20 may be made of another material capable of ohmic contact with the n + substrate 11 such as nickel.
  • the back surface protective electrode 50 is in contact with the drain electrode 20. Therefore, the back surface protection electrode 50 is electrically connected to the drain electrode 20.
  • the back surface protective electrode 50 is made of, for example, titanium, nickel, silver, or an alloy thereof.
  • the pad electrode 65 is covered with the insulating film 70 and the interlayer insulating film 71 and is in contact with the source electrode 16. Therefore, pad electrode 65 is electrically connected to source region 14 and p + region 18 via source electrode 16.
  • the pad electrode 65 may be made of aluminum, for example.
  • a part of the pad electrode 65 may be disposed on the insulating film (the insulating film 70 and the insulating film 15b) so as to straddle the boundary between the JTE region 2 and the body region 13.
  • the width w1 of the JTE region 2 is not less than 15 ⁇ m and not more than 50 ⁇ m.
  • width w1 is less than 15 ⁇ m, the size of silicon carbide semiconductor device 1 can be reduced.
  • the effect of reducing the electric field concentration tends to be weak.
  • the width w1 of the JTE region 2 exceeds 50 ⁇ m, the effect of relaxing the electric field concentration in the JTE region 2 can be sufficiently exhibited.
  • the size of silicon carbide semiconductor device 1 is increased.
  • width w1 of JTE region 2 be 15 ⁇ m or more and 50 ⁇ m or less.
  • the dose of impurities contained in the JTE region 2 is preferably in the range of 1 ⁇ 10 13 cm ⁇ 2 or more and 2 ⁇ 10 13 cm ⁇ 2 or less. If the impurity dose with respect to JTE region 2 is less than 1 ⁇ 10 13 cm ⁇ 2 , for example, the breakdown voltage of silicon carbide semiconductor device 1 may not be sufficiently high. On the other hand, when the dose amount of the impurity with respect to the JTE region 2 exceeds 2 ⁇ 10 13 cm ⁇ 2 , the relaxation of the electric field concentration by the JTE region 2 tends to be weak. Therefore, the impurity dose with respect to the JTE region 2 is preferably in the range of 1 ⁇ 10 13 cm ⁇ 2 or more and 2 ⁇ 10 13 cm ⁇ 2 or less.
  • the widths w2 to w10 of the nine guard ring portions 3a to 3i are, for example, 5 ⁇ m.
  • the distance d1 between the JTE region 2 and the guard ring region 3 is, for example, about 2 ⁇ m or more and about 5 ⁇ m or less.
  • An interval d2 between two adjacent guard ring portions is, for example, about 2 ⁇ m or more and about 5 ⁇ m or less.
  • the width from the end of JTE region 2 (the boundary between JTE region 2 and body region 13) to the end of the outermost guard ring portion (guard ring portion 3i in the configuration shown in FIG. 2) is , About 20 ⁇ m or more and 200 ⁇ m or less.
  • the Y direction is the normal direction of first main surface 10a of silicon carbide layer 10, in other words, the depth direction.
  • the first main surface 10a is defined as position 0, and the direction from the first main surface 10a to the second main surface 10b is positive.
  • the impurity concentration shown in FIG. 3 is the concentration of the second conductivity type impurity contained in the JTE region 2, and specifically the acceptor concentration.
  • the dose amount corresponds to the amount obtained by integrating the impurity concentration at the position in the Y direction.
  • the position in the Y direction of the peak concentration of the p-type impurity is represented as a peak position P.
  • the peak position P is a position inside the JTE region 2 rather than the position 0. That is, according to the embodiment of the present invention, JTE region 2 has a p-type impurity peak concentration at a position inside silicon carbide layer 10 that is distant from first main surface 10a of silicon carbide layer 10.
  • the peak concentration is 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the peak concentration is 1 ⁇ 10 16 cm ⁇ 3 or more and 2 ⁇ 10 17 cm ⁇ 3 or less.
  • the concentration of p-type impurity in the vicinity of first main surface 10a is about 1 ⁇ 10 17 cm ⁇ 3
  • the concentration of p-type impurity at peak position P is 2 ⁇ 10 17 cm ⁇ .
  • the peak position P is a position within a range of 0.3 ⁇ m or more and 0.5 ⁇ m or less from the position 0 (first main surface 10a).
  • FIG. 5 is a schematic diagram showing a state where an avalanche breakdown has occurred in the silicon carbide semiconductor device according to the embodiment of the present invention. Referring to FIG. 5, body region 13 and JTE region 2 are electrically connected.
  • silicon carbide semiconductor device 1 is an n-channel MOSFET.
  • the drain voltage is higher than the source voltage. That is, in use of silicon carbide semiconductor device 1 under a high voltage, the drain voltage becomes higher than the source voltage.
  • the drain voltage is applied to silicon carbide layer 10 (n + substrate 11 and drift layer 12) through back surface protective electrode 50 and drain electrode 20.
  • the source voltage is applied to the source region 14 and the p + region 18 through the pad electrode 65 and the source electrode 16. Further, the source voltage is applied to the body region 13 through the p + region 18.
  • JTE region 2 is electrically connected to body region 13. Therefore, a depletion layer (not shown) spreads from the junction surface between drift layer 12 and body region 13 and from the junction surface between drift layer 12 and drift layer 12 and JTE region 2.
  • a depletion layer spreads from the junction surface between the guard ring region 3 (each of the guard ring portions 3a to 3i) and the drift layer 12.
  • a depletion layer extending from the junction surface between the drift layer 12 and the JTE region 2 will be described.
  • the JTE region 21 has the highest impurity concentration than the body region 13. Therefore, electric field concentration may occur in the JTE region 2. For example, the electric field tends to concentrate at the end 21a of the JTE region 21 because the curvature of the joint surface is large. For this reason, an avalanche breakdown may occur at the end of the JTE region 2.
  • a reverse current Ir flows from the drift layer 12 toward the JTE region 2.
  • the reverse current Ir flows from the JTE region 2 to the body region 13 and flows out to the pad electrode 65 through the p + region 18 and the source electrode 16.
  • the reverse current Ir easily flows through a portion having a lower resistance value inside the JTE region 2.
  • the portion having a low resistance value corresponds to a portion having a high p-type impurity concentration.
  • the profile of the impurity concentration in the depth direction (Y direction) of JTE region 2 has a peak at a position away from first main surface 10 a of silicon carbide layer 10. Therefore, it is considered that the reverse current Ir easily flows in the JTE region 2, more specifically, in a portion near the peak of the impurity concentration.
  • JTE region 2 and guard ring region 3 are in contact with first main surface 10a of silicon carbide layer 10.
  • First main surface 10a corresponds to the interface between silicon carbide layer 10 and insulating film 15b.
  • reverse current Ir tends to flow in a portion away from the interface between silicon carbide layer 10 and insulating film 15b. Therefore, it is possible to suppress deterioration of the insulating film 15b (oxide film). Thereby, the lifetime of silicon carbide semiconductor device 1 can be extended. Furthermore, the avalanche resistance of silicon carbide semiconductor device 1 can be increased.
  • FIG. 6 is a flowchart schematically showing a method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • silicon carbide layer 10 is prepared by a silicon carbide layer preparation step (S10).
  • drift layer 12 is formed by epitaxial growth on one main surface of n + substrate 11 made of hexagonal silicon carbide having polytype 4H.
  • epitaxial growth can be carried out by using a mixed gas of SiH 4 (silane) and C 3 H 8 (propane) as a raw material gas.
  • N nitrogen
  • the drift layer 12 containing impurities having a lower concentration than the impurities contained in the n + substrate 11 is formed.
  • silicon carbide layer preparation step (S10) silicon carbide layer 10 having first main surface 10a and second main surface 10b and having the first conductivity type (n-type) is formed.
  • the drift layer 12 is formed on the c-plane of the n + substrate 11.
  • the c-plane is defined as a plane having an off angle of ⁇ 8 ° to 8 ° with respect to (0001).
  • first main surface 10a of silicon carbide layer 10 becomes a c-plane, that is, a plane having an off angle of ⁇ 8 ° to 8 ° with respect to (0001). .
  • an impurity region forming step (S20) shown in FIG. 6 is performed.
  • an oxide film made of silicon dioxide is formed on first main surface 10 a of silicon carbide layer 10 by, for example, CVD.
  • the resist is applied on the oxide film, exposure and development are performed. Thereby, a resist film having an opening in a region corresponding to the shape of the desired body region 13 is formed.
  • the oxide film is partially removed by, for example, RIE (Reactive Ion Etching), whereby an oxide having an opening pattern is formed on the first main surface 10a.
  • RIE Reactive Ion Etching
  • impurities are ion-implanted into first main surface 10a of silicon carbide layer 10.
  • body region 13 source region 14 and p + region 18 are formed in element region IR of silicon carbide layer 10, and JTE region 2 and guard as an electric field relaxation region are formed in termination region OR of silicon carbide layer 10.
  • a ring region 3 is formed.
  • the guard ring region 3 has a plurality of guard ring portions 3a to 3i.
  • a p-type impurity such as Al is ion-implanted into the drift layer 12 using the mask layer as a mask, whereby the body region 13 is formed.
  • An n-type impurity such as P (phosphorus) is introduced into the body region 13 of the drift layer 12 by ion implantation, whereby the source region 14 is formed.
  • p-type impurities such as Al and B are introduced into the body region 13 of the drift layer 12 by ion implantation, whereby the p + region 18 is formed. Ion implantation may be performed while heating silicon carbide layer 10 to a temperature of about 300 ° C. to about 500 ° C.
  • JTE region 2 and a guard ring region 3 are formed by ion implantation of a p-type impurity such as Al into the drift layer 12.
  • JTE region 2 is formed in contact with body region 13.
  • each of JTE region 2 and guard ring region 3 is formed in contact with first main surface 10a of silicon carbide layer 10.
  • the dose amount of the p-type impurity to JTE region 2 is 1 ⁇ 10 13 cm ⁇ 2 or more.
  • the dose amount of the p-type impurity to the JTE region 2 is in the range of 1 ⁇ 10 13 cm ⁇ 2 or more and 2 ⁇ 10 13 cm ⁇ 2 or less (for example, 1.65 ⁇ 10 13 cm ⁇ 2 ). is there.
  • the implantation dose amount in the guard ring region 3 is 1 ⁇ 10 13 cm ⁇ 2 or more.
  • the dose amount of the impurity contained in the guard ring region 3 is about the same as the dose amount of the impurity contained in the JTE region 2 (for example, ⁇ 5% based on the dose amount of the impurity contained in the JTE region 2). (Within range).
  • an activation annealing step (S30) is performed.
  • heat treatment for activating impurities introduced by ion implantation is performed. Specifically, silicon carbide layer 10 subjected to ion implantation is heated to, for example, about 1700 ° C. in an Ar (argon) atmosphere and held for about 30 minutes.
  • a silicon dioxide film forming step (S40) is performed.
  • First main surface 10a of silicon carbide layer 10 in which the impurity region is formed is thermally oxidized. Thermal oxidation can be performed, for example, by holding the silicon carbide layer 10 heated to about 1100 ° C. to about 1300 ° C. for about 40 minutes in an oxygen-containing gas atmosphere. Thereby, silicon dioxide film 15 c is formed in contact with first main surface 10 a of silicon carbide layer 10.
  • the silicon dioxide film 15c (thermal oxide film) is formed by combining silicon on the first main surface 10a of the silicon carbide layer 10 with oxygen by thermal oxidation.
  • carbon atoms arranged in the vicinity of first main surface 10a (c-plane) move (diffuse) into silicon carbide layer 10 along with this thermal oxidation.
  • the density of defects in silicon carbide layer 10 can be reduced.
  • p-type impurities aluminum (aluminum)
  • Al p-type impurities
  • JTE region 2 has a concentration profile in which the impurity concentration reaches a peak at a position (peak position P) within a range of 0.3 ⁇ m or more and 0.5 ⁇ m or less from position 0 (first main surface 10a). it can.
  • the peak concentration is 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • the impurity concentration in the vicinity of main surface 10a is set to the order of 10 17 cm ⁇ 3 (for example, 2 ⁇ 10 17 cm ⁇ 3 to 3 ⁇ 10 17 cm ⁇ 3 ).
  • the concentration profile shown in FIG. 10 can be formed.
  • the oxide film removing step (S50) shown in FIG. 6 is performed. Specifically, the silicon dioxide film 15c (thermal oxide film) shown in FIG. 10 is removed by wet etching with hydrofluoric acid. Therefore, the step (S40) can be regarded as a sacrificial oxidation step.
  • an element formation step (S60) shown in FIG. 6 is performed.
  • a gate electrode 27 made of, for example, polysilicon or aluminum as a conductor extends from one source region 14 to the other source region 14, and the insulating film 15. It is formed so that it may contact.
  • the polysilicon may contain phosphorus at a high concentration exceeding 1 ⁇ 10 20 cm ⁇ 3 .
  • an interlayer insulating film 71 made of, for example, silicon dioxide is formed so as to cover gate electrode 27.
  • source electrode 16 made of a material containing nickel and silicon is formed in contact with source region 14 and p + region 18.
  • the source electrode 16 may be a material containing titanium, aluminum, and silicon.
  • silicon carbide layer 10 on which source electrode 16 is formed is heated to about 1000 ° C., source electrode 16 is silicided, and source electrode 16 in ohmic contact with source region 14 and p + region 18 of silicon carbide layer 10 is formed. It is formed.
  • drain electrode 20 is formed in ohmic contact with second main surface 10b of silicon carbide layer 10.
  • the material forming the drain electrode 20 may be a material containing nickel and silicon, or may be a material containing titanium, aluminum and silicon.
  • MOSFET silicon carbide semiconductor device 1
  • the guard ring region 3 (each of the guard ring portions 3a to 3i) can also have the concentration profile shown in FIG. 3 or FIG.
  • the Y direction shown in FIG. 11 is the normal direction of first main surface 10a of silicon carbide layer 10 and coincides with the Y direction shown in FIG. That is, the impurity region having the concentration profile shown in FIGS. 3 and 10 can include one or both of JTE region 2 and guard ring region 3.
  • silicon carbide semiconductor device 1 has the peak concentration of the p-type impurity in silicon carbide layer 10 away from first main surface 10a of silicon carbide layer 10. Having an impurity region.
  • This impurity region can include one or both of JTE region 2 and guard ring region 3.
  • the avalanche resistance of silicon carbide semiconductor device 1 can be increased.
  • the life of silicon carbide semiconductor device 1 can be extended.
  • the configuration of the silicon carbide semiconductor device according to the second embodiment is the same as the configuration shown in FIGS. 1 and 2. Furthermore, the method for manufacturing the silicon carbide semiconductor device according to the second embodiment is the same as the manufacturing method described with reference to FIGS.
  • the second embodiment differs from the first embodiment in terms of the concentration profile of the p-type impurity in one or both of the JTE region 2 and the guard ring region 3.
  • FIG. 12 is a schematic diagram of the concentration profile of the p-type impurity concentration region in the second embodiment of the present invention.
  • the concentration of p-type impurity increases as the depth from first main surface 10a of silicon carbide layer 10 increases.
  • a step of implanting p-type impurity ions for example, aluminum (Al)
  • the depth from the first main surface 10a of the silicon carbide layer 10 increases means that the value indicating the position in the Y direction increases.
  • the concentration profile IM1 dashex curve
  • the p-type impurity concentration at the position (position 0) of the first main surface 10a is set to about 1 ⁇ 10 19 cm ⁇ 3 .
  • a silicon dioxide film forming step (S40) is performed through an activation annealing step (S30). Similar to the first embodiment, in the step (S40), the p-type impurity (aluminum (Al)) disposed in the vicinity of the main surface 10a is moved into the silicon carbide layer 10 to thereby form the first main surface. The concentration of p-type impurities in the vicinity of 10a is reduced. As a result, the JTE region 2 has a peak impurity concentration at a position within a range of 0.3 ⁇ m or more and 0.5 ⁇ m or less from the position 0 (first main surface 10a).
  • aluminum (Al) aluminum (Al)
  • the concentration of the p-type impurity is flat in the depth direction from the first main surface 10a of the silicon carbide layer 10 by the step (S40).
  • a concentration profile IM2 including the portion PF is formed.
  • the flat portion PF is a flat peak portion of the impurity concentration that exists in the range of 0.3 ⁇ m to 0.5 ⁇ m in the Y direction. Therefore, the impurity concentration of the partial PF is in the range of 1 ⁇ 10 16 cm ⁇ 3 or more and 5 ⁇ 10 17 cm ⁇ 3 or less.
  • “Flat” means that the impurity concentration can be regarded as almost unchanged with respect to a change in position in the Y direction. For example, when the position in the Y direction changes from 0 ⁇ m to 0.3 ⁇ m, the concentration of the p-type impurity changes from about 1 ⁇ 10 17 cm ⁇ 3 to about 2 ⁇ 10 17 cm ⁇ 3 . On the other hand, when the position in the Y direction changes from 0.3 ⁇ m to 0.5 ⁇ m, the p-type impurity concentration changes from about 2 ⁇ 10 17 cm ⁇ 3 to about 1 ⁇ 10 16 cm ⁇ 3 .
  • the impurity region (for example, JTE region 2) can be regarded as having a concentration profile that makes the p-type impurity concentration flat.
  • one or both of JTE region 2 and guard ring region 3 is separated from first main surface 10a of silicon carbide layer 10.
  • An impurity region having a peak concentration of p-type impurities can be formed inside the layer 10.
  • an impurity region (one or both of JTE region 2 and guard ring region 3) is formed inside silicon carbide layer 10 away from first main surface 10a of silicon carbide layer 10.
  • the impurity concentration profile has a flat portion. Therefore, when an avalanche breakdown occurs, the width in the depth direction of the portion (current path) through which the reverse current Ir (see FIG. 5) flows increases. That is, when reverse current Ir flows in JTE region 2 and / or guard ring region 3, the current density in that region can be reduced. Thereby, the breakdown tolerance of silicon carbide semiconductor device 1 can be further increased. Furthermore, the lifetime of silicon carbide semiconductor device 1 can be further extended.
  • the MOSFET shown in FIG. 1 is a planar MOSFET.
  • the MOSFET realized as the embodiment of the present invention may be a trench MOSFET.
  • the MOSFET is described as an example of the silicon carbide semiconductor device.
  • the silicon carbide semiconductor device may be a diode such as a Schottky barrier diode or may be an IGBT (Insulated Gate Bipolar). (Transistor) or the like.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • SYMBOLS 1 Silicon carbide semiconductor device 2 JTE area

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　破壊耐量を高めることが可能な炭化珪素半導体装置、およびその製造方法を提供する。炭化珪素半導体装置（１）は、平面視において素子領域（ＩＲ）を囲むように、炭化珪素層の内部に配置された、ｐ型不純物を含む不純物領域（ＪＴＥ領域（２）および／またはガードリング領域（３））とを備える。不純物領域は、第１の主面（１０ａ）から離れた炭化珪素層（１０）の内部の位置において、ｐ型不純物のピーク濃度を有する。ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である。炭化珪素層（１０）に、ｐ型不純物をイオン注入して不純物領域が形成される。次に、炭化珪素層（１０）に熱酸化処理を施して、炭化珪素層（１０）の第１の主面（１０ａ）を覆う二酸化珪素膜を形成するとともに、第１の主面（１０ａ）近傍におけるｐ型不純物の濃度を低下させる。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、炭化珪素半導体装置およびその製造方法に関する。より特定的には、本発明は、耐圧特性が向上された炭化珪素半導体装置、およびその製造方法に関する。
　従来、半導体装置を構成する材料として珪素が広く使用されてきた。近年、半導体装置を構成する材料として、炭化珪素の採用が進められつつある。
　炭化珪素は、珪素のバンドギャップよりも大きいバンドギャップを有するワイドバンドギャップ半導体である。半導体装置を構成する材料に炭化珪素を採用することによって、半導体装置の高耐圧化および低損失化を図ることができるとともに、高温環境下で半導体装置を使用できる。
　半導体装置の高耐圧化を達成するために、半導体装置の材料に加えて、半導体装置の構造について検討が進められている。一例として、炭化珪素半導体装置において、素子領域の外周を囲む外周構造（終端構造とも呼ばれる）が検討されている。炭化珪素半導体装置に高電圧が印加されたときに、外周構造は電界集中を緩和する機能を果たす。電界集中を緩和することによって、炭化珪素半導体装置の耐圧を高くすることができる。
　これまでに、炭化珪素半導体装置の有する外周構造に関するさまざまな提案が、文献によって説明されている。たとえば特開２００３－１０１０３９号公報（特許文献１）は、リサーフ（ＲＥＳＵＲＦ；Reduced　Surface　Field）層と、２つのガードリング層とを備えた高耐圧半導体装置を開示する。２つのガードリング層のうちの一方は、リサーフ層の内部に形成されて、高い不純物濃度を有する。他方のガードリング層は、リサーフ層よりも外側に配置されて、リサーフ層の不純物濃度と同程度の不純物濃度を有する。
　たとえば特開２００８－２７０４１２号公報（特許文献２）は、リサーフ層と、電界緩和層とを備えた炭化珪素半導体装置を開示する。電界緩和層は、リサーフ層から離間して、リサーフ層の内周側に配置される。
　たとえば非特許文献１は、炭化珪素半導体装置の１つとしてショットキーバリアダイオードを開示する。このショットキーバリアダイオードは、終端構造を有する。たとえば終端構造は、ＪＴＥ（Junction　Termination　Extension）およびリサーフ領域を有する。さらに、非特許文献１は、ＪＴＥ領域の不純物濃度とショットキーバリアダイオードの耐圧との間の関係を開示する。
　たとえば非特許文献２および非特許文献３は、上記のＪＴＥ領域の構造および濃度を提案する。
特開２００３－１０１０３９号公報 特開２００８－２７０４１２号公報
松波弘之、大谷昇、木本恒暢、中村孝著、「半導体ＳｉＣ技術と応用」、第２版、日刊工業新聞社、２０１１年９月３０日、ｐ．３４１およびｐ．３５３ Hiroki　Niwa,　Gan　Feng,　Jun　Suda,　and　Tsunenobu　Kimoto　"Breakdown　Characteristics　of　12-20kV-class　4H-SiC　PiN　Diodes　with　Improved　Junction　Termination　Structures",　Proceedings　of　the　2012　24th　International　Symposium　on　Power　Semiconductor　Devices　and　ICs,　3-7　June　2012,　Bruges,　Belgium,　p381-384 Hiroki　Niwa,　Jun　Suda,　and　Tsunenobu　Kimoto　"21.7　kV　4H-SiC　PiN　Diode　with　a　Space-Modulated　Junction　Termination　Extension　",　The　Japan　Society　of　Applied　Physics,　Applied　Physics　Express　5　(2012)　64001,　64001-1-64001-3
　上記のように挙げられた文献は、ＪＴＥ領域あるいはリサーフ領域といった終端構造に関して、具体的な構成あるいは不純物濃度が炭化珪素半導体装置の耐圧に対して与える影響を説明する。しかし上記の文献は、これらの領域について、深さ方向に沿った不純物の濃度プロファイルを詳細には説明していない。
　たとえばアバランシェブレークダウンが発生した際には、逆方向電流が終端構造（ＪＴＥ領域あるいはリサーフ領域）を通る。不純物領域の深さ方向における不純物の濃度プロファイルを適切に設定することにより、炭化珪素半導体装置の破壊耐量を高めることができる可能性がある。
　本発明の目的は、破壊耐量を高めることが可能な炭化珪素半導体装置、およびその製造方法を提供することである。
　本発明の一態様に係る炭化珪素半導体装置は、第１の主面と、第１の主面の反対側に位置する第２の主面とを有し、かつ、第１の導電型を有する炭化珪素層と、炭化珪素層に形成された半導体素子部を含む素子領域と、第１の導電型と異なる第２の導電型を有し、かつ、平面視において素子領域を囲むように、炭化珪素層の内部に配置された不純物領域とを備える。不純物領域は、炭化珪素層の第１の主面から離れた炭化珪素層の内部の位置において、第２の導電型の不純物のピーク濃度を有する。ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である。
　本発明の一態様に係る炭化珪素半導体装置の製造方法は、第１の主面と、第１の主面の反対側に位置する第２の主面とを有し、かつ、第１の導電型を有する炭化珪素層を準備する工程と、半導体素子部を配置するための素子領域を囲む、炭化珪素層の領域に、第１の導電型と異なる第２の導電型を有する不純物をイオン注入して、炭化珪素層の内部に、不純物を含む不純物領域を形成する工程と、炭化珪素層を加熱することにより、不純物を活性化させる工程と、炭化珪素層を熱酸化させて、炭化珪素層の第１の主面を覆う二酸化珪素膜を形成する工程とを備える。二酸化珪素膜を形成する工程は、炭化珪素層の第１の主面から炭化珪素層の内部へと不純物を移動させて、第１の主面近傍における不純物の濃度を低下させることを含む。
　上記によれば、破壊耐量を高めることが可能な炭化珪素半導体装置、およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置のＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域およびガードリング領域の構造を概略的に示す平面模式図である。 ＪＴＥ領域のＹ方向の位置と不純物濃度との関係を示す模式図である。 図３におけるＹ方向の位置を説明するための図である。 本発明の実施の形態に係る炭化珪素半導体装置に、アバランシェブレークダウンが発生した状態を示す模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示したフローチャートである。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法に含まれる工程（Ｓ１０）を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法に含まれる工程（Ｓ２０）を概略的に示す断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法に含まれる工程（Ｓ４０）を概略的に示す断面模式図である。 ＪＴＥ領域における不純物濃度プロファイルの変化を示す模式図である。 ガードリング領域のＹ方向の位置を示す模式図である。 本発明の第２の実施の形態における、ｐ型不純物濃度領域の濃度プロファイルの模式図である。
　[本発明の実施形態の説明]
　最初に本発明の実施態様を列記して説明する。本明細書中においては、個別方位を[]、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また、「酸化膜」とは二酸化珪素（ＳｉＯ2）の膜を意味する。
　（１）本発明の一態様に係る炭化珪素半導体装置は、第１の主面（１０ａ）と、第１の主面（１０ａ）の反対側に位置する第２の主面（１０ｂ）とを有し、かつ、第１の導電型を有する炭化珪素層（１０）と、炭化珪素層（１０）に形成された半導体素子部（７）を含む素子領域（ＩＲ）と、第１の導電型と異なる第２の導電型を有し、かつ、平面視において素子領域（ＩＲ）を囲むように、炭化珪素層（１０）の内部に配置された不純物領域とを備える。不純物領域は、炭化珪素層（１０）の第１の主面（１０ａ）から離れた炭化珪素層（１０）の内部の位置（Ｐ）において、第２の導電型の不純物のピーク濃度を有する。ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である。
　上記構成によれば、破壊耐量を高めることが可能な炭化珪素半導体装置を提供することができる。たとえばアバランシェブレークダウンが生じた場合に、逆方向電流が不純物領域を流れる。逆方向電流は、不純物領域において、不純物濃度のピークに近い部分を流れやすいと考えられる。したがって逆方向電流は、炭化珪素層の第１の主面から離れた部分を流れやすい。これにより、炭化珪素半導体装置の破壊耐量を高めることができる。
　（２）好ましくは、ピーク濃度の位置（Ｐ）は、炭化珪素層（１０）の第１の主面（１０ａ）から、０．３μｍ以上かつ０．５μｍ以下の位置である。
　上記構成によれば、逆方向電流が第１の主面から離れた経路（不純物領域の内部）を流れる可能性を高めることができる。
　（３）好ましくは、不純物領域は、炭化珪素層（１０）の第１の主面（１０ａ）に接するように、炭化珪素層（１０ａ）の内部に配置される。
　上記構成によれば、不純物領域が第１の主面に接する場合においても、逆方向電流が第１の主面から離れた経路（不純物領域の内部）を流れる可能性を高めることができる。
　（４）好ましくは、不純物領域は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域（２）を含む。
　上記構成によれば、逆方向電流を、ＪＴＥ領域の内部（第１の主面から離れた場所）に流すことができる。
　（５）好ましくは、不純物領域は、ガードリング領域（３）を含む。
　上記構成によれば、逆方向電流を、ガードリング領域の内部（第１の主面から離れた場所）に流すことができる。
　（６）好ましくは、炭化珪素層（１０）の第１の主面（１０ａ）は、（０００１）面に対するオフ角が－８°以上かつ８°以下の面である。
　上記構成によれば、第１の主面から離れた炭化珪素層の内部の位置に、第２の導電型の不純物のピーク濃度を有しやすくなる。
　（７）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
　上記構成によれば、炭化珪素半導体装置の製造のしやすさを向上することがでできる。
　（８）本発明の他の態様に係る炭化珪素半導体装置の製造方法は、第１の主面（１０ａ）と、第１の主面（１０ａ）の反対側に位置する第２の主面（１０ｂ）とを有し、かつ、第１の導電型を有する炭化珪素層（１０）を準備する工程（Ｓ１０）と、半導体素子部（７）を配置するための素子領域（ＩＲ）を囲む、炭化珪素層（１０）の領域に、第１の導電型と異なる第２の導電型を有する不純物をイオン注入して、炭化珪素層（１０）の内部に、不純物を含む不純物領域を形成する工程（Ｓ２０）と、炭化珪素層（１０）を加熱することにより、不純物を活性化させる工程（Ｓ３０）と、炭化珪素層（１０）を熱酸化させて、炭化珪素層（１０）の第１の主面（１０ａ）を覆う二酸化珪素膜（１５ｃ）を形成する工程（Ｓ４０）とを備える。二酸化珪素膜を形成する工程（Ｓ４０）は、炭化珪素層（１０）の第１の主面（１０ａ）から炭化珪素層（１０）の内部へと不純物を移動させて、第１の主面（１０ａ）近傍における不純物の濃度を低下させることを含む。
　上記構成によれば、破壊耐量を高めることが可能な炭化珪素半導体装置を製造することができる。二酸化珪素膜を形成する工程において、炭化珪素層に熱処理が施される。これにより第１の主面から炭化珪素層の内部へと不純物を移動させることができる。たとえばアバランシェブレークダウンが生じた場合に、逆方向電流は、炭化珪素層の第１の主面から離れた部分を流れやすくなる。したがって炭化珪素半導体装置の破壊耐量を高めることができる。
　（９）好ましくは、二酸化珪素膜を形成する工程（Ｓ４０）により、不純物領域は、第１の主面（１０ａ）から離れた炭化珪素層（１０）の内部の位置（Ｐ）において、不純物のピーク濃度を有する。ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である。
　上記構成によれば、逆方向電流が第１の主面から離れた経路（不純物領域の内部）を流れる可能性を高めることができる。
　（１０）好ましくは、ピーク濃度の位置（Ｐ）は、炭化珪素層（１０）の第１の主面（１０ａ）から、０．３μｍ以上かつ０．５μｍ以下の位置である。
　上記構成によれば、逆方向電流が第１の主面から離れた経路（不純物領域の内部）を流れる可能性を高めることができる。
　（１１）好ましくは、不純物領域は、炭化珪素層（１０）の第１の主面（１０ａ）に接するように、炭化珪素層（１０）の内部に配置される。
　上記構成によれば、不純物領域が第１の主面に接する場合においても、逆方向電流が第１の主面から離れた経路（不純物領域の内部）を流れる可能性を高めることができる。
　（１２）好ましくは、不純物領域は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域（２）を含む。
　上記構成によれば、逆方向電流を、ＪＴＥ領域の内部（第１の主面から離れた場所）に流すことができる。
　（１３）好ましくは、不純物領域は、ガードリング領域（３）を含む。
　上記構成によれば、逆方向電流を、ガードリング領域の内部（第１の主面から離れた場所）に流すことができる。
　（１４）好ましくは、炭化珪素層（１０）の第１の主面（１０ａ）は、（０００１）面に対するオフ角が－８°以上かつ８°以下の面である。
　上記構成によれば、二酸化珪素膜を形成する工程において炭化珪素層に熱処理が施されることにより、第１の主面から離れた炭化珪素層の内部の位置に、第２の導電型の不純物のピーク濃度を有しやすくなる。
　（１５）好ましくは、不純物領域を形成する工程は、炭化珪素層（１０）の第１の主面（１０ａ）からの深さが大きくなるほど不純物の濃度が低下するように、不純物イオンを注入する工程を含む。二酸化珪素膜を形成する工程（Ｓ４０）は、炭化珪素層（１０）の第１の主面（１０ａ）からの深さ方向に対して不純物の濃度が平坦となる部分（ＰＦ）を含む、不純物の濃度プロファイルを形成する工程を含む。
　上記構成によれば、不純物領域において、逆方向電流が流れる部分（電流経路）の深さ方向の幅が大きくなる。これにより、その不純物領域における電流密度を低下させることができる。したがって、炭化珪素半導体装置の破壊耐量をより高めることが可能となる。
　（１６）好ましくは、第１の導電型は、ｎ型であり、第２の導電型は、ｐ型である。
　上記構成によれば、炭化珪素半導体装置の製造のしやすさを向上することがでできる。
　[本発明の実施形態の詳細]
　以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
　＜第１の実施の形態＞
　図１は、本発明の第１の実施の形態に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。図２は、本発明の一実施の形態に係る炭化珪素半導体装置のＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域およびガードリング領域の構造を概略的に示す平面模式図である。
　図１および図２を参照して、まず本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）の構成について説明する。
　図１および図２を参照して、炭化珪素半導体装置１は、素子領域ＩＲと、終端領域ＯＲとを有する。終端領域ＯＲは、素子領域ＩＲの外側に配置されて、素子領域ＩＲを囲む。終端領域ＯＲは、炭化珪素半導体装置１における電界集中を緩和するための領域である。
　炭化珪素半導体装置１の詳細な構成を以下に説明する。炭化珪素半導体装置１は、炭化珪素層１０と、絶縁膜１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０と、絶縁膜７０と、層間絶縁膜７１と、パッド電極６５と、裏面保護電極５０とを含む。
　炭化珪素層１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、第１の主面１０ａと、第２の主面１０ｂとを有している。第２の主面１０ｂは、第１の主面１０ａとは反対側に位置する。炭化珪素層１０の導電型（第１の導電型）は、ｎ型である。
　主面１０ａは、（０００１）に対するオフ角が－８°以上かつ８°以下の面である。したがって、主面１０ａは、（０００１）面であってもよい。
　炭化珪素層１０は、ｎ+基板１１と、ドリフト層１２とを有する。ｎ+基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。ｎ+基板１１は、たとえばＮ（窒素）などの不純物（ドナー）を高濃度で含む。ｎ+基板１１の不純物濃度は、たとえば１．０×１０18ｃｍ-3程度である。
　ドリフト層１２は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなるエピタキシャル層である。たとえばドリフト層１２の厚みは５μｍ程度以上３５μｍ程度以下である。なお、「厚み」あるいは「深さ」との用語は、炭化珪素層１０の第１の主面１０ａに垂直な方向の長さを意味する。
　ドリフト層１２の不純物濃度は、ｎ+基板１１の不純物濃度よりも低い。ドリフト層１２の不純物濃度はたとえば１．０×１０15ｃｍ-3程度以上１．０×１０16ｃｍ-3程度以下である。ドリフト層１２に含まれる不純物は、たとえば窒素である。
　この実施の形態では、炭化珪素層１０は、２つの層によって構成される。ただし、炭化珪素層１０は、単一の層により実現されていてもよい。あるいは、炭化珪素層１０は、３つ以上の層によって構成されていてもよい。
　素子領域ＩＲは、炭化珪素層１０に形成された半導体素子部７を含む。より詳細には、素子領域ＩＲは、ボディ領域１３と、ソース領域１４と、ｐ+領域１８とを含む。終端領域ＯＲは、ＪＴＥ領域２と、ガードリング領域３と、フィールドストップ領域４とを含む。ボディ領域１３、ソース領域１４、ｐ+領域１８、ＪＴＥ領域２、ガードリング領域３、およびフィールドストップ領域４は、炭化珪素層１０の内部に配置される。
　ＪＴＥ領域２は、炭化珪素半導体装置１における電界集中を緩和するための第１の電界緩和領域である。図１に示されるように、平面視において、ＪＴＥ領域２は、ボディ領域１３の外側に配置されて、ボディ領域１３を囲むように炭化珪素層１０の内部に配置される。「平面視」との用語は、炭化珪素層１０の第１の主面１０ａから見た視野を意味する。
　ＪＴＥ領域２は、ボディ領域１３と接する。ＪＴＥ領域２とボディ領域１３との境界５が、素子領域ＩＲと終端領域ＯＲとの境界に相当する。さらに、ＪＴＥ領域２は、炭化珪素層１０の第１の主面１０ａに接している。
　ＪＴＥ領域２は、第１の導電型と異なる第２の導電型を有する。この実施の形態では、ＪＴＥ領域２は、ｐ型を有する。ＪＴＥ領域２に含まれる不純物（アクセプタ）は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。ＪＴＥ領域２に含まれる不純物のドーズ量は、１×１０13ｃｍ-2以上である。好ましくは、ＪＴＥ領域２に含まれる不純物のドーズ量は、１×１０13ｃｍ-2以上かつ２×１０13ｃｍ-2以下の範囲にある。ドーズ量は、たとえば、ＪＴＥ領域２の深さ方向に沿ってＪＴＥ領域２のｐ型不純物濃度を積分することにより求めることができる。
　図２に示された方向Ｘは、炭化珪素層１０第１の主面１０ａにおける中央部（素子領域ＩＲ）から、第１の主面１０ａにおける周縁部（終端領域ＯＲ）へと向かう方向を表す。この明細書において、方向Ｘは「周縁方向」とも呼ばれる。
　この明細書では、周縁方向に沿う長さ、すなわち方向Ｘに沿う長さを「幅」と呼ぶ。ＪＴＥ領域２の幅ｗ１は、１５μｍ以上かつ５０μｍ以下である。第１の主面１０ａを基準としたＪＴＥ領域２の厚みは、たとえば０．３μｍ程度以上０．８μｍ程度以下である。
　ガードリング領域３は、炭化珪素半導体装置１における電界集中を緩和するための第２の電界緩和領域である。具体的には、ガードリング領域３は、アルミニウムあるいはホウ素などの不純物を含むｐ型の領域である。ガードリング領域３に含まれる不純物のドーズ量は、たとえば１×１０13ｃｍ-2以上である。ガードリング領域３に含まれる不純物のドーズ量を、ＪＴＥ領域２に含まれる不純物のドーズ量と同じ程度（たとえばＪＴＥ領域２に含まれる不純物のドーズ量を基準にして±５％の範囲内）としてもよい。
　ＪＴＥ領域２に加えてガードリング領域３によって、炭化珪素半導体装置１の電界集中を緩和することができる。したがって炭化珪素半導体装置１の耐圧を、より高めることが可能になる。このような理由により、ガードリング領域３を炭化珪素半導体装置１に設けることが好ましい。しかしながら、たとえば炭化珪素半導体装置１にとって必要な耐圧をＪＴＥ領域２によって達成できる場合には、ガードリング領域３が、本発明の実施の形態に係る炭化珪素半導体装置１に設けられていなくてもよい。
　ガードリング領域３は、複数のガードリング部３ａ～３ｉを有していてもよい。図２に示されるように、平面視において、複数のガードリング部３ａ～３ｉの各々は、環形状を有し、互いに隙間を隔てて配置される。一実施形態では、ガードリング部の数は９である。しかし、ガードリング部の数は特に限定されるものではない。さらに、図１に示された構成では、各ガードリング部は、炭化珪素層１０の第１の主面１０ａに接している。しかし各ガードリング部は、炭化珪素層１０の第１の主面１０ａから離されるように炭化珪素層１０（ドリフト層１２）の内部に配置されていてもよい。
　フィールドストップ領域４は、平面視においてガードリング領域３よりも外側に配置され、かつガードリング領域３を囲む。「外側」とは、炭化珪素層１０の端部１０ｃの側に対応する。フィールドストップ領域４は、ガードリング領域３と離間して設けられている。フィールドストップ領域４は、ｎ型の導電型を有する。フィールドストップ領域４の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。フィールドストップ領域４は、たとえばＰ（リン）などの不純物を含む。
　ボディ領域１３は、ｐ型を有する領域である。ボディ領域１３に含まれる不純物（アクセプタ）は、たとえばアルミニウム、ホウ素などである。一実施形態では、ボディ領域１３は、炭化珪素層１０の第１の主面１０ａに接するように炭化珪素層１０の内部に配置される。
　ボディ領域１３の不純物濃度は、ＪＴＥ領域２の不純物濃度よりも高い。言い換えると、ＪＴＥ領域２の不純物濃度は、ボディ領域１３の不純物濃度よりも低い。たとえば、第１の主面１０ａ近傍のボディ領域１３の不純物濃度は、１×１０16ｃｍ-3程度以上５×１０17ｃｍ-3程度以下である。ボディ領域１３の深部における不純物濃度は、たとえば１×１０18ｃｍ-3程度である。炭化珪素層１０の第１の主面１０ａを基準としたボディ領域１３の厚みは、たとえば０．５μｍ程度以上１．０μｍ程度以下である。
　ソース領域１４は、ｎ型を有する領域である。ソース領域１４は、ボディ領域１３の内部に配置されて、炭化珪素層１０の第１の主面１０ａに接する。ソース領域１４は、ボディ領域１３によって、ドリフト層１２から隔てられる。
　ソース領域１４は、たとえばＰ（リン）などの不純物を含む。ソース領域１４の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。たとえばソース領域１４の不純物濃度は、１×１０19ｃｍ-3程度以上１×１０20ｃｍ-3程度以下である。
　ｐ+領域１８（コンタクト領域）は、ｐ型の領域であり、たとえばアルミニウムあるいはホウ素などの不純物を含む。ｐ+領域１８は、ボディ領域１３の内部に配置されるとともに、炭化珪素層１０の第１の主面１０ａに接する。図１に示すように、ｐ+領域１８は、ソース領域１４と接してもよい。ｐ+領域１８の不純物濃度は、ボディ領域１３の不純物濃度よりも高い。たとえばｐ+領域１８の不純物濃度は、２×１０19ｃｍ-3程度以上５×１０20ｃｍ-3程度以下である。
　絶縁膜１５は、ゲート絶縁膜１５ａと、絶縁膜１５ｂとを含む。この実施形態において、絶縁膜１５（ゲート絶縁膜１５ａおよび絶縁膜１５ｂ）は、二酸化珪素膜であり、たとえば熱酸化膜である。第１の主面１０ａを基準としたゲート絶縁膜１５ａおよび絶縁膜１５ｂの厚みは、たとえば５０ｎｍ程度である。
　ゲート絶縁膜１５ａは、炭化珪素層１０の第１の主面１０ａにおいて、ボディ領域１３に形成されたチャネル領域ＣＨと対向する位置に設けられる。ゲート絶縁膜１５ａは、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように、ボディ領域１３、ソース領域１４およびドリフト層１２に接する。絶縁膜１５ｂは、ＪＴＥ領域２に接するように、炭化珪素層１０の第１の主面１０ａ上に配置される。
　ゲート電極２７は、ゲート絶縁膜１５ａ上に配置される。ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在して、それら２つのソース領域の間に位置するドリフト層１２の部分、および、２つのチャネル領域ＣＨに対向する。ゲート電極２７は、たとえば不純物の添加されたポリシリコン、あるいはアルミニウムなどの導電体からなる。
　ソース電極１６は、ソース領域１４およびｐ+領域１８と接して、ソース領域１４およびｐ+領域１８に電気的に接続される。好ましくは、ソース電極１６はソース領域１４およびｐ+領域１８とオーミック接合している。一実施形態では、ソース電極１６は、ニッケルおよびシリコンを有する材料からなる。ソース電極１６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。
　絶縁膜７０は、絶縁膜１５ｂに接するように配置される。層間絶縁膜７１は、ゲート絶縁膜１５ａ上に配置されて、ゲート電極２７を覆う。絶縁膜７０および層間絶縁膜７１の各々は、たとえば二酸化珪素膜である。たとえば堆積酸化膜が絶縁膜７０および層間絶縁膜７１の各々に適用される。
　絶縁膜７０の厚みおよび絶縁膜１５ｂの厚みの合計は、たとえば０．０５μｍ程度以上かつ２．０μｍ程度以下であってもよい。したがって、図１に示した構成から、絶縁膜７０が省略されてもよい。あるいは、絶縁膜７０上に、追加の絶縁膜（たとえば窒化珪素膜）が設けられてもよい。
　ドレイン電極２０は、炭化珪素層１０の第２の主面１０ｂに接して、ｎ+基板１１と電気的に接続される。ドレイン電極２０は、たとえば上記ソース電極１６と同様の構成を有していてもよい。あるいは、ドレイン電極２０は、ニッケルなど、ｎ+基板１１とオーミック接合可能な他の材料からなっていてもよい。
　裏面保護電極５０は、ドレイン電極２０に接する。したがって裏面保護電極５０は、ドレイン電極２０に電気的に接続される。裏面保護電極５０は、たとえばチタン、ニッケル、銀あるいはそれらの合金からなる。
　パッド電極６５は、絶縁膜７０および層間絶縁膜７１に被せられるとともにソース電極１６に接する。したがって、パッド電極６５は、ソース電極１６を介して、ソース領域１４およびｐ+領域１８に電気的に接続される。パッド電極６５はたとえばアルミニウムからなってもよい。また、パッド電極６５の一部は、ＪＴＥ領域２とボディ領域１３との境界を跨ぐように、絶縁膜（絶縁膜７０および絶縁膜１５ｂ）上に配置されていてもよい。
　この実施の形態では、ＪＴＥ領域２の幅ｗ１は、１５μｍ以上かつ５０μｍ以下である。幅ｗ１が１５μｍ未満である場合には、炭化珪素半導体装置１のサイズを小さくすることが可能である。しかしＪＴＥ領域２において、電界集中を緩和する効果が弱くなりやすい。一方で、ＪＴＥ領域２の幅ｗ１が５０μｍを超えた場合、ＪＴＥ領域２において電界集中を緩和する効果を十分に発揮させることが可能である。しかしながら炭化珪素半導体装置１のサイズが大きくなる。したがって、炭化珪素半導体装置１のサイズの増大をできるだけ抑えながら、炭化珪素半導体装置１の耐圧を十分に高くする観点から、ＪＴＥ領域２の幅ｗ１は、１５μｍ以上かつ５０μｍ以下とされることが好ましい。
　ＪＴＥ領域２に含まれる不純物のドーズ量は、１×１０13ｃｍ-2以上かつ２×１０13ｃｍ-2以下の範囲にあることが好ましい。ＪＴＥ領域２に対する不純物のドーズ量が１×１０13ｃｍ-2未満であると、たとえば炭化珪素半導体装置１の耐圧が十分に高くならないことが考えられる。一方、ＪＴＥ領域２に対する不純物のドーズ量が２×１０13ｃｍ-2を超えた場合、ＪＴＥ領域２による電界集中の緩和が弱くなりやすい。したがって、ＪＴＥ領域２に対する不純物のドーズ量は、１×１０13ｃｍ-2以上かつ２×１０13ｃｍ-2以下の範囲にあることが好ましい。
　ガードリング領域３において、９本のガードリング部３ａ～３ｉの各々の幅ｗ２～ｗ１０はたとえば５μｍである。ＪＴＥ領域２とガードリング領域３との間隔ｄ１はたとえば２μｍ程度以上５μｍ程度以下である。隣り合う２つのガードリング部の間隔ｄ２は、たとえば２μｍ程度以上５μｍ程度以下である。たとえば、ＪＴＥ領域２の端部（ＪＴＥ領域２とボディ領域１３との境界）から、最も外側に位置するガードリング部（図２に示す構成では、ガードリング部３ｉ）の端部までの幅は、２０μｍ程度以上かつ２００μｍ程度以下である。
　図３および図４を参照して、ＪＴＥ領域２の不純物濃度とＹ方向の位置との関係について説明する。図４に示すように、Ｙ方向は、炭化珪素層１０の第１の主面１０ａの法線方向、言い換えると、深さ方向である。第１の主面１０ａを位置０とし、第１の主面１０ａから第２の主面１０ｂに向かう方向を正としている。
　図３に示される不純物濃度とは、ＪＴＥ領域２に含まれる第２導電型不純物の濃度であり、具体的にはアクセプタ濃度である。なお、ドーズ量とは、上記の不純物濃度をＹ方向の位置で積分した量に対応する。
　図３では、ｐ型不純物のピーク濃度のＹ方向における位置がピーク位置Ｐとして表される。ピーク位置Ｐは、位置０よりも、ＪＴＥ領域２の内部の位置である。すなわち、本発明の実施の形態によれば、ＪＴＥ領域２は、炭化珪素層１０の第１の主面１０ａから離れた炭化珪素層１０の内部の位置において、ｐ型不純物のピーク濃度を有する。この実施形態では、ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下とされる。好ましくは、ピーク濃度は、１×１０16ｃｍ-3以上かつ２×１０17ｃｍ-3以下である。たとえば、ＪＴＥ領域２では、第１の主面１０ａ近傍におけるｐ型不純物の濃度が、１×１０17ｃｍ-3程度であり、ピーク位置Ｐにおけるｐ型不純物の濃度が、２×１０17ｃｍ-3程度である。ピーク位置Ｐは、位置０（第１の主面１０ａ）から０．３μｍ以上かつ０．５μｍ以下の範囲内の位置である。
　図５は、本発明の実施の形態に係る炭化珪素半導体装置に、アバランシェブレークダウンが発生した状態を示す模式図である。図５を参照して、ボディ領域１３とＪＴＥ領域２とは電気的に接続される。
　この実施の形態では、炭化珪素半導体装置１はｎチャネル型ＭＯＳＦＥＴである。炭化珪素半導体装置１を使用する場合には、ドレイン電圧が、ソース電圧に対して高くなる。すなわち、高電圧下での炭化珪素半導体装置１の使用において、ソース電圧に対してドレイン電圧が高くなる。
　ドレイン電圧は、裏面保護電極５０およびドレイン電極２０を通じて炭化珪素層１０（ｎ+基板１１およびドリフト層１２）に印加される。ソース電圧は、パッド電極６５およびソース電極１６を通じて、ソース領域１４およびｐ+領域１８に印加される。さらに、ソース電圧は、ｐ+領域１８を通じてボディ領域１３に印加される。ＪＴＥ領域２は、ボディ領域１３に電気的に接続される。このため、ドリフト層１２とボディ領域１３との接合面、ドリフト層１２およびドリフト層１２とＪＴＥ領域２との接合面から、空乏層（図示せず）が広がる。
　さらに、ガードリング領域３（ガードリング部３ａ～３ｉの各々）とドリフト層１２との接合面から空乏層が広がる。しかし、説明を単純にするために、ドリフト層１２とＪＴＥ領域２との接合面から広がる空乏層について説明する。
　ＪＴＥ領域２１は、ボディ領域１３よりも最も高い不純物濃度を有する。したがって、ＪＴＥ領域２において電界集中が発生する可能性がある。たとえば、ＪＴＥ領域２１の端部２１ａでは、接合面の曲率が大きいために電界が集中しやすい。このため、ＪＴＥ領域２の端部において、アバランシェブレークダウンが発生する可能性がある。
　ＪＴＥ領域２においてアバランシェブレークダウンが発生すると、ドリフト層１２からＪＴＥ領域２に向けて逆方向電流Ｉｒが流れる。逆方向電流Ｉｒは、ＪＴＥ領域２からボディ領域１３へと流れて、ｐ+領域１８およびソース電極１６を介してパッド電極６５へと流出される。
　逆方向電流Ｉｒは、ＪＴＥ領域２の内部において、抵抗値のより低い部分を流れやすいと考えられる。抵抗値の低い部分とは、ｐ型不純物濃度の高い部分に対応する。図３に示される通り、ＪＴＥ領域２の深さ方向（Ｙ方向）の不純物濃度のプロファイルは、炭化珪素層１０の第１の主面１０ａから離れた位置においてピークを有する。したがって、逆方向電流Ｉｒは、ＪＴＥ領域２の内部、より具体的には、不純物濃度のピークに近い部分を流れやすいと考えられる。
　ＪＴＥ領域２およびガードリング領域３は、炭化珪素層１０の第１の主面１０ａに接している。第１の主面１０ａは、炭化珪素層１０と絶縁膜１５ｂとの界面に相当する。この実施の形態によれば、ＪＴＥ領域２あるいはガードリング領域３において、逆方向電流Ｉｒは、炭化珪素層１０と絶縁膜１５ｂとの界面から離れた部分を流れやすい。したがって、絶縁膜１５ｂ（酸化膜）の劣化を抑制することが可能になる。これにより、炭化珪素半導体装置１の寿命を長くすることができる。さらに、炭化珪素半導体装置１のアバランシェ耐量を高めることができる。
　図６は、本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示したフローチャートである。図６を参照して、まず、炭化珪素層準備工程（Ｓ１０）により、炭化珪素層１０が準備される。図７を参照して、ポリタイプ４Ｈを有する六方晶炭化珪素からなるｎ+基板１１の一方の主面上に、エピタキシャル成長によりドリフト層１２が形成される。
　たとえば原料ガスに、ＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して、エピタキシャル成長を実施することができる。エピタキシャル成長の際に、たとえばＮ（窒素）がｎ型不純物として導入される。これにより、ｎ+基板１１に含まれる不純物よりも低い濃度の不純物を含むドリフト層１２が形成される。炭化珪素層準備工程（Ｓ１０）により、第１の主面１０ａおよび第２の主面１０ｂを有し、かつ第１の導電型（ｎ型）を有する炭化珪素層１０が形成される。
　この実施形態では、ｎ+基板１１のｃ面上にドリフト層１２が形成される。本明細書では、ｃ面を、（０００１）に対するオフ角が－８°以上８°以下となる面と定義する。ｃ面上にドリフト層１２が形成されることにより、炭化珪素層１０の第１の主面１０ａは、ｃ面、すなわち（０００１）に対するオフ角が－８°以上８°以下となる面になる。
　次に、図６に示す不純物領域形成工程（Ｓ２０）が実施される。図７には示されないが、たとえばＣＶＤにより、二酸化珪素からなる酸化膜が、炭化珪素層１０の第１の主面１０ａ上に形成される。その酸化膜の上に、レジストが塗布された後、露光および現像が行なわれる。これにより、所望のボディ領域１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、第１の主面１０ａ上に、開口パターンを有する酸化膜からなるマスク層が形成される。
　図８を参照して、炭化珪素層１０の第１の主面１０ａに対して不純物がイオン注入される。これにより、炭化珪素層１０の素子領域ＩＲにボディ領域１３、ソース領域１４およびｐ+領域１８が形成されるとともに、炭化珪素層１０の終端領域ＯＲに、電界緩和領域としてのＪＴＥ領域２およびガードリング領域３が形成される。なお、ガードリング領域３は、複数のガードリング部３ａ～３ｉを有する。
　具体的には、上記レジスト膜を除去した上で、マスク層をマスクとして用いて、Ａｌなどのｐ型不純物を、ドリフト層１２に対してイオン注入することにより、ボディ領域１３が形成される。Ｐ（リン）などのｎ型不純物が、ドリフト層１２のうちのボディ領域１３に、イオン注入により導入されることにより、ソース領域１４が形成される。次に、Ａｌ、Ｂなどのｐ型不純物がドリフト層１２のうちのうちのボディ領域１３に、イオン注入により導入されることにより、ｐ+領域１８が形成される。なお、３００℃から５００℃程度の温度に炭化珪素層１０を加熱しながらイオン注入が行なわれてもよい。
　さらに、Ａｌなどのｐ型不純物をドリフト層１２に対してイオン注入することにより、ＪＴＥ領域２およびガードリング領域３が形成される。ＪＴＥ領域２はボディ領域１３と接するように形成される。さらに、ＪＴＥ領域２およびガードリング領域３の各々は、炭化珪素層１０の第１の主面１０ａに接するように形成される。
　好ましくは、ＪＴＥ領域２へのｐ型不純物のドーズ量は、１×１０13ｃｍ-2以上である。好ましくは、ＪＴＥ領域２へのｐ型不純物のドーズ量は、１×１０13ｃｍ-2以上かつ２×１０13ｃｍ-2以下の範囲（一例としては、１．６５×１０13ｃｍ-2）ある。ガードリング領域３の注入ドーズ量は、１×１０13ｃｍ-2以上である。上記のとおり、ガードリング領域３に含まれる不純物のドーズ量を、ＪＴＥ領域２に含まれる不純物のドーズ量と同じ程度（たとえばＪＴＥ領域２に含まれる不純物のドーズ量を基準にして±５％の範囲内）としてもよい。
　次に、活性化アニール工程（Ｓ３０）が実施される。工程（Ｓ３０）では、イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施された炭化珪素層１０が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。
　図６および図９を参照して、二酸化珪素膜形成工程（Ｓ４０）が実施される。不純物領域が形成された炭化珪素層１０の第１の主面１０ａが熱酸化される。熱酸化は、たとえば酸素含有ガス雰囲気中で、１１００℃程度～１３００℃程度に炭化珪素層１０を加熱した状態を、４０分間程度、保持することにより実施することができる。これにより、二酸化珪素膜１５ｃが、炭化珪素層１０の第１の主面１０ａに接して形成される。
　熱酸化によって炭化珪素層１０の第１の主面１０ａの珪素が酸素と結合して、二酸化珪素膜１５ｃ（熱酸化膜）が形成される。一方、第１の主面１０ａ（ｃ面）近傍に配置された炭素原子は、この熱酸化に伴って、炭化珪素層１０の内部に移動（拡散）する。これにより、炭化珪素層１０の内部における欠陥の密度を低減することができる。さらに、図１０に示すように、第１の主面１０ａから炭化珪素層１０の内部への炭素原子の移動（再配置）に伴って、主面１０ａ近傍に配置されたｐ型不純物（アルミニウム（Ａｌ））を炭化珪素層１０の内部へ移動させることができる。これにより、第１の主面１０ａ近傍におけるｐ型不純物の濃度が低下する。第１の主面１０ａの近傍におけるｐ型不純物が炭化珪素層１０の内部へと移動することにより、ｐ型不純物の濃度は、ＪＴＥ領域２の内部においてピークとなる。したがって、ＪＴＥ領域２は、位置０（第１の主面１０ａ）から０．３μｍ以上かつ０．５μｍ以下の範囲内の位置（ピーク位置Ｐ）において不純物濃度がピークとなる濃度プロファイルを有することができる。
　ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である。たとえば二酸化珪素膜形成工程（Ｓ４０）前において、主面１０ａ近傍における不純物濃度が１０17ｃｍ-3オーダー（たとえば２×１０17ｃｍ-3～３×１０17ｃｍ-3）とされる。工程（Ｓ４０）を実施することにより、図１０に示される濃度プロファイルを形成することができる。
　次に、図６に示す酸化膜除去工程（Ｓ５０）が実施される。具体的には、フッ酸によるウェットエッチング処理により、図１０に示された二酸化珪素膜１５ｃ（熱酸化膜）が除去される。したがって、工程（Ｓ４０）は、犠牲酸化工程とみなすことができる。
　次に、図６に示す素子形成工程（Ｓ６０）が実施される。図１および図６を参照して、たとえば導電体であるポリシリコン、アルミニウムなどからなるゲート電極２７が、一方のソース領域１４上から他方のソース領域１４上にまで延在するとともに、絶縁膜１５に接触するように形成される。ゲート電極２７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、リンが１×１０20ｃｍ-3を超える高い濃度で含まれていてもよい。その後、ゲート電極２７を覆うように、たとえば二酸化珪素からなる層間絶縁膜７１が形成される。
　次に、電極形成工程が実施される。たとえばニッケルおよびシリコンを含む材料からなるソース電極１６がソース領域１４およびｐ+領域１８に接して形成される。ソース電極１６は、チタン、アルミニウムおよびシリコンを含む材料であってもよい。ソース電極１６が形成された炭化珪素層１０が１０００℃程度に加熱されることにより、ソース電極１６がシリサイド化し、炭化珪素層１０のソース領域１４およびｐ+領域１８とオーミック接合するソース電極１６が形成される。同様に、炭化珪素層１０の第２の主面１０ｂにオーミック接合するドレイン電極２０が形成される。ドレイン電極２０を形成する材料は、ニッケルおよびシリコンを含む材料であってもよいし、チタン、アルミニウムおよびシリコンを含む材料であってもよい。ソース電極１６と接し、たとえばアルミニウムからなるパッド電極６５が形成される。また、たとえばチタン、ニッケルおよび銀を含む裏面保護電極５０が形成される。以上の工程により、図１に示す炭化珪素半導体装置１（ＭＯＳＦＥＴ）が完成する。
　さらに、ガードリング領域３（ガードリング部３ａ～３ｉの各々）も、図３あるいは図１０に示される濃度プロファイルを有することができる。図１１に示すＹ方向は、炭化珪素層１０の第１の主面１０ａの法線方向であり、図４に示すＹ方向と一致する。すなわち、図３および図１０に示す濃度プロファイルを有する不純物領域は、ＪＴＥ領域２およびガードリング領域３の一方または両方を含むことができる。
　以上のように、第１の実施の形態によれば、炭化珪素半導体装置１は、炭化珪素層１０の第１の主面１０ａから離れた炭化珪素層１０の内部においてｐ型不純物のピーク濃度を有する不純物領域を有する。この不純物領域は、ＪＴＥ領域２およびガードリング領域３の一方または両方を含むことができる。これにより、炭化珪素半導体装置１のアバランシェ耐量を高めることができる。加えて、炭化珪素半導体装置１の寿命を長くすることができる。
　＜第２の実施の形態＞
　第２の実施の形態に係る炭化珪素半導体装置の構成は、図１および図２に示された構成と同様である。さらに、第２の実施の形態に係る炭化珪素半導体装置の製造方法は、図３～図９により説明される製造方法と同様である。第２の実施の形態は、ＪＴＥ領域２およびガードリング領域３の一方または両方におけるｐ型不純物の濃度プロファイルの点で、第１の実施の形態と異なる。
　図１２は、本発明の第２の実施形態における、ｐ型不純物濃度領域の濃度プロファイルの模式図である。図６および図１２を参照して、第２の実施形態では、不純物領域形成工程（Ｓ２０）において、炭化珪素層１０の第１の主面１０ａからの深さが大きくなるほどｐ型不純物の濃度が低下するように、ｐ型不純物イオン（たとえばアルミニウム（Ａｌ））を注入する工程を含む。「炭化珪素層１０の第１の主面１０ａからの深さが大きくなる」とは、Ｙ方向の位置を示す値が大きくなることを意味する。たとえば、濃度プロファイルＩＭ１（破線の曲線）によって示されるように、第１の主面１０ａの位置（位置０）におけるｐ型不純物濃度が１×１０19ｃｍ-3程度とされる。
　その後、活性化アニール工程（Ｓ３０）を経て、二酸化珪素膜形成工程（Ｓ４０）が実施される。第１の実施の形態と同様に、工程（Ｓ４０）において、主面１０ａ近傍に配置されたｐ型不純物（アルミニウム（Ａｌ））を炭化珪素層１０の内部へ移動させて、第１の主面１０ａ近傍におけるｐ型不純物の濃度を低下させる。この結果、ＪＴＥ領域２は、位置０（第１の主面１０ａ）から０．３μｍ以上かつ０．５μｍ以下の範囲内の位置において不純物濃度がピークとなる。
　第１の実施の形態と異なり、第２の実施の形態では、工程（Ｓ４０）により、炭化珪素層１０の第１の主面１０ａからの深さ方向に対してｐ型不純物の濃度が平坦となる部分ＰＦを含む、濃度プロファイルＩＭ２が形成される。平坦部分ＰＦは、Ｙ方向の位置が０．３μｍから０．５μｍまでの範囲内に存在する、不純物濃度のフラットなピークの部分である。したがって、部分ＰＦの不純物濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下の範囲内になる。
　「平坦」とは、Ｙ方向の位置の変化に対して、不純物濃度がほぼ変化しないとみなすことができることを意味する。たとえば、Ｙ方向の位置が０μｍから０．３μｍまで変化するときにｐ型不純物の濃度が１×１０17ｃｍ-3程度から２×１０17ｃｍ-3程度へと変化する。これに対して、Ｙ方向の位置が０．３μｍから０．５μｍまで変化するときには、ｐ型不純物の濃度２×１０17ｃｍ-3程度から１×１０16ｃｍ-3程度変化する。この例のように、Ｙ方向の位置が０μｍから０．３μｍまで変化するときのｐ型不純物の濃度の変化量に対して、Ｙ方向の位置が０．３μｍから０．５μｍまで変化するときのｐ型不純物の濃度の変化量が１桁小さい場合、不純物領域（たとえばＪＴＥ領域２）は、ｐ型不純物濃度が平坦となる濃度プロファイルを有するとみなすことができる。
　第２の実施の形態によれば、第１の実施の形態と同様に、ＪＴＥ領域２およびガードリング領域３の一方または両方を、炭化珪素層１０の第１の主面１０ａから離れた炭化珪素層１０の内部においてｐ型不純物のピーク濃度を有する不純物領域とすることができる。これにより、炭化珪素半導体装置１のアバランシェ耐量を高めることができる。さらに、炭化珪素半導体装置１の寿命を長くすることができる。
　特に、第２の実施の形態においては、炭化珪素層１０の第１の主面１０ａから離れた炭化珪素層１０の内部において、不純物領域（ＪＴＥ領域２およびガードリング領域３の一方または両方）の不純物濃度プロファイルは、平坦な部分を有する。したがって、アバランシェブレークダウンが発生した場合に、逆方向電流Ｉｒ（図５を参照）が流れる部分（電流経路）の深さ方向の幅が大きくなる。すなわち、ＪＴＥ領域２および／またはガードリング領域３に逆方向電流Ｉｒが流れる場合に、その領域における電流密度を低下させることができる。これにより、炭化珪素半導体装置１の破壊耐量をより高めることが可能となる。さらに、炭化珪素半導体装置１の寿命をより長くすることができる。
　なお、図１に示されたＭＯＳＦＥＴは、プレナー型ＭＯＳＦＥＴである。ただし、本発明の実施の形態として実現されるＭＯＳＦＥＴは、トレンチ型ＭＯＳＦＥＴであってもよい。さらに、上記実施の形態では、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ショットキーバリアダイオードなどのダイオードであってもよいし、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
　上記実施の形態では、第１の導電型がｎ型であり、かつ第２の導電型がｐ型である。これにより、炭化珪素半導体装置の製造のしやすさを向上させることができる。しかしながら第１の導電型がｐ型であり、かつ第２の導電型がｎ型であってもよい。
　今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　炭化珪素半導体装置、２　ＪＴＥ領域、３　ガードリング領域、３ａ～３ｉ　ガードリング部、４　フィールドストップ領域、５　境界、７　半導体素子部、１０　炭化珪素層、１０ａ　第１の主面、１０ｂ　第２の主面、１０ｃ　端部（炭化珪素層）、１１　ｎ+基板、１２　ドリフト層、１３　ボディ領域、１４　ソース領域、１５，１５ｂ，７０　絶縁膜、１５ａ　ゲート絶縁膜、１５ｃ　二酸化珪素膜、１６　ソース電極、１８　ｐ+領域、２０　ドレイン電極、２７　ゲート電極、５０　裏面保護電極、６５　パッド電極、７１　層間絶縁膜、ＣＨ　チャネル領域、ＩＭ１　濃度プロファイル、ＩＲ　素子領域、Ｉｒ　逆方向電流、ＯＲ　終端領域、Ｐ　ピーク位置、ＰＦ　平坦部分、Ｘ　方向、ｄ１，ｄ２　間隔、ｗ１～ｗ１０　幅。

Claims (16)

  1. 　第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有し、かつ、第１の導電型を有する炭化珪素層と、
    　前記炭化珪素層に形成された半導体素子部を含む素子領域と、
    　前記第１の導電型と異なる第２の導電型を有し、かつ、平面視において前記素子領域を囲むように、前記炭化珪素層の内部に配置された不純物領域とを備え、
    　前記不純物領域は、前記炭化珪素層の前記第１の主面から離れた前記炭化珪素層の内部の位置において、前記第２の導電型の不純物のピーク濃度を有し、
    　前記ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である、炭化珪素半導体装置。
  2. 　前記ピーク濃度の前記位置は、前記炭化珪素層の前記第１の主面から、０．３μｍ以上かつ０．５μｍ以下の位置である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記不純物領域は、前記炭化珪素層の前記第１の主面に接するように、前記炭化珪素層の内部に配置される、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記不純物領域は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域を含む、請求項１～請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 　前記不純物領域は、ガードリング領域を含む、請求項１～請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記炭化珪素層の前記第１の主面は、（０００１）面に対するオフ角が－８°以上かつ８°以下の面である、請求項１～請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　前記第１の導電型は、ｎ型であり、
    　前記第２の導電型は、ｐ型である、請求項１～請求項６のいずれか１項に記載の炭化珪素半導体装置。
  8. 　第１の主面と、前記第１の主面の反対側に位置する第２の主面とを有し、かつ、第１の導電型を有する炭化珪素層を準備する工程と、
    　半導体素子部を配置するための素子領域を囲む、前記炭化珪素層の領域に、前記第１の導電型と異なる第２の導電型を有する不純物をイオン注入して、前記炭化珪素層の内部に、前記不純物を含む不純物領域を形成する工程と、
    　前記炭化珪素層を加熱することにより、前記不純物を活性化させる工程と、
    　前記炭化珪素層を熱酸化させて、前記炭化珪素層の前記第１の主面を覆う二酸化珪素膜を形成する工程とを備え、
    　前記二酸化珪素膜を形成する工程は、前記炭化珪素層の前記第１の主面から前記炭化珪素層の内部へと前記不純物を移動させて、前記第１の主面近傍における前記不純物の濃度を低下させることを含む、炭化珪素半導体装置の製造方法。
  9. 　前記二酸化珪素膜を形成する工程により、前記不純物領域は、前記第１の主面から離れた前記炭化珪素層の内部の位置において、前記不純物のピーク濃度を有し、
    　前記ピーク濃度は、１×１０16ｃｍ-3以上かつ５×１０17ｃｍ-3以下である、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記ピーク濃度の前記位置は、前記炭化珪素層の前記第１の主面から、０．３μｍ以上かつ０．５μｍ以下の位置である、請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記不純物領域は、前記炭化珪素層の前記第１の主面に接するように、前記炭化珪素層の内部に配置される、請求項８～請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  12. 　前記不純物領域は、ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）領域を含む、請求項８～請求項１１のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  13. 　前記不純物領域は、ガードリング領域を含む、請求項８～請求項１２のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  14. 　前記炭化珪素層の前記第１の主面は、（０００１）面に対するオフ角が－８°以上かつ８°以下の面である、請求項８～請求項１３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  15. 　前記不純物領域を形成する工程は、
    　前記炭化珪素層の前記第１の主面からの深さが大きくなるほど前記不純物の濃度が低下するように、前記不純物イオンを注入する工程を含み、
    　前記二酸化珪素膜を形成する工程は、
    　前記炭化珪素層の前記第１の主面からの深さ方向に対して前記不純物の濃度が平坦となる部分を含む、前記不純物の濃度プロファイルを形成する工程を含む、請求項８～請求項１４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  16. 　前記第１の導電型は、ｎ型であり、
    　前記第２の導電型は、ｐ型である、請求項８～請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
PCT/JP2015/063328 2014-06-23 2015-05-08 炭化珪素半導体装置およびその製造方法 WO2015198718A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE112015002939.7T DE112015002939T5 (de) 2014-06-23 2015-05-08 Siliziumkarbid-Halbleitervorrichtung und Verfahren zur Herstellung derselben
US15/320,220 US20170154953A1 (en) 2014-06-23 2015-05-08 Silicon carbide semiconductor device and method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014128213A JP6206339B2 (ja) 2014-06-23 2014-06-23 炭化珪素半導体装置の製造方法
JP2014-128213 2014-06-23

Publications (1)

Publication Number Publication Date
WO2015198718A1 true WO2015198718A1 (ja) 2015-12-30

Family

ID=54937817

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/063328 WO2015198718A1 (ja) 2014-06-23 2015-05-08 炭化珪素半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US20170154953A1 (ja)
JP (1) JP6206339B2 (ja)
DE (1) DE112015002939T5 (ja)
WO (1) WO2015198718A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109417089A (zh) * 2016-07-05 2019-03-01 株式会社电装 碳化硅半导体装置及其制造方法
CN109417088A (zh) * 2016-07-05 2019-03-01 株式会社电装 碳化硅半导体装置及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6524950B2 (ja) * 2016-03-29 2019-06-05 豊田合成株式会社 半導体装置およびその製造方法
US10541300B2 (en) * 2016-05-26 2020-01-21 General Electric Company Semiconductor device and method of making thereof
US9991379B1 (en) * 2016-11-17 2018-06-05 Sanken Electric Co., Ltd. Semiconductor device with a gate insulating film formed on an inner wall of a trench, and method of manufacturing the same
JP6815285B2 (ja) 2017-06-26 2021-01-20 株式会社東芝 半導体装置
JP2019054170A (ja) * 2017-09-15 2019-04-04 株式会社東芝 半導体装置
JP2019067982A (ja) * 2017-10-03 2019-04-25 富士電機株式会社 炭化珪素半導体装置
US10916626B2 (en) * 2018-12-28 2021-02-09 Hong Kong Applied Science And Technology Research Institute Co., Ltd. High voltage power device with hybrid Schottky trenches and method of fabricating the same
US11817478B2 (en) * 2020-12-23 2023-11-14 Semiconductor Components Industries, Llc Termination structures with reduced dynamic output capacitance loss

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267783A (ja) * 2009-05-14 2010-11-25 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2012129492A (ja) * 2010-11-26 2012-07-05 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
WO2012137659A1 (ja) * 2011-04-04 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010267783A (ja) * 2009-05-14 2010-11-25 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2012129492A (ja) * 2010-11-26 2012-07-05 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
WO2012137659A1 (ja) * 2011-04-04 2012-10-11 三菱電機株式会社 半導体装置およびその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109417089A (zh) * 2016-07-05 2019-03-01 株式会社电装 碳化硅半导体装置及其制造方法
CN109417088A (zh) * 2016-07-05 2019-03-01 株式会社电装 碳化硅半导体装置及其制造方法
CN109417088B (zh) * 2016-07-05 2021-09-14 株式会社电装 碳化硅半导体装置及其制造方法
CN109417089B (zh) * 2016-07-05 2021-09-28 株式会社电装 碳化硅半导体装置及其制造方法

Also Published As

Publication number Publication date
JP2016009714A (ja) 2016-01-18
JP6206339B2 (ja) 2017-10-04
DE112015002939T5 (de) 2017-04-06
US20170154953A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
JP6206339B2 (ja) 炭化珪素半導体装置の製造方法
US8981385B2 (en) Silicon carbide semiconductor device
JP6287469B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5939127B2 (ja) 炭化珪素半導体装置
US20160163800A1 (en) Semiconductor device and method of manufacturing the same
JP6237408B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6135364B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5994604B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6508369B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2016015482A (ja) 半導体装置
JP2012164707A (ja) 半導体装置およびその製造方法
WO2014192437A1 (ja) 炭化珪素半導体装置
US10381445B2 (en) Silicon carbide semiconductor device and method of manufacturing the same
JP2015076592A (ja) 炭化珪素半導体装置およびその製造方法
JP5875334B2 (ja) 炭化珪素半導体装置
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
JP6256075B2 (ja) 炭化珪素半導体装置
WO2016152281A1 (ja) 炭化珪素半導体装置
JP2015220437A (ja) 炭化珪素半導体装置
JP2016167632A (ja) 炭化珪素半導体装置
JP2015220438A (ja) 炭化珪素半導体装置
JP6265278B2 (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15812383

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15320220

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112015002939

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15812383

Country of ref document: EP

Kind code of ref document: A1