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WO2015158984A1 - Method for producing a configurable logic network - Google Patents

Method for producing a configurable logic network Download PDF

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Publication number
WO2015158984A1
WO2015158984A1 PCT/FR2015/050913 FR2015050913W WO2015158984A1 WO 2015158984 A1 WO2015158984 A1 WO 2015158984A1 FR 2015050913 W FR2015050913 W FR 2015050913W WO 2015158984 A1 WO2015158984 A1 WO 2015158984A1
Authority
WO
WIPO (PCT)
Prior art keywords
configuration
logic
elements
logical
configurable
Prior art date
Application number
PCT/FR2015/050913
Other languages
French (fr)
Inventor
Yvan LELONG
Original Assignee
Labinal Power Systems
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Labinal Power Systems filed Critical Labinal Power Systems
Publication of WO2015158984A1 publication Critical patent/WO2015158984A1/en

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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/10—Geometric CAD
    • G06F30/18—Network design, e.g. design based on topological or interconnect aspects of utility systems, piping, heating ventilation air conditioning [HVAC] or cabling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/34—Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]

Definitions

  • the invention falls within the field of configurable logical network development.
  • Such networks are integrated circuits composed of many freely connectable logic elements.
  • CMOS complementary metal-oxide-semiconductor
  • FPGA field programmable gate array
  • PLD programmable logic device
  • EPLD erasable programmable logic device
  • logical networks have the advantage that a single physical component (chip) can be used in many different electronic systems, making it possible to make a new function available more quickly.
  • Configurable logic networks are used in various applications requiring digital electronics, including aeronautics, but also telecommunications.
  • the configuration is obtained by a multi-step process.
  • the digital designer writes, to describe the behavior of the desired electronic circuit, a source file in a hardware description language (HDL).
  • the description language may for example be the VHDL language or the Verilog language. It can be of level of description RTL ("Register Transfer Levé /").
  • RTL Level of description
  • a logical synthesis tool then makes it possible, from the source file (s) thus constituted (s), to produce an electrical circuit description file, commonly called "net / ist". This is finally used for the placement-routing operation, which produces a configuration file which is then loaded directly into the chip, or in a memory attached thereto, so as to configure the chip in the desired configuration.
  • a method for producing a logical network comprising a step of generating a table of elements, using an electrical circuit description relating to a configuration of a logical network. configurable, each line of the element table indicating for a logical element instantiated in said network configuration, a type of said logic element and at least one logic element connected to an input of said logic element, and then an operation step of least one entry from said table with a data table defining reliability problems and including individual information relating to types of logic network logical elements, for possibly rewriting the electrical circuit description so as to improve an integrated reliability of the configuration, and finally a step of generating configuration data and integration of said data configuration in a configurable logical network.
  • This method allows an automatic and reproducible, as well as exhaustive and fine processing, reliability problems defined in the data table.
  • This is an advance that allows configurable logical network designers (the digital designer) to quickly test the relevance of their achievements, and to provide users with a certain level of security, evaluated finely without taking a conservative assumption expensive.
  • This is achieved by using a table of elements indicating for a logical element instantiated in the network in said configuration, a type of said logic element and at least one logic element connected to an input of said logic element, which constitutes a tool for setting up the evoked automatic processing, in the operating step.
  • connection anomalies between logical elements in the configuration it is highlighted during the operating step, possible connection anomalies between logical elements in the configuration to be characterized.
  • a failure rate is calculated for the singular events of an output of the configurable logical network.
  • the data table may indicate for a type of logical elements a unit failure rate in case of a singular event and / or a connection rule.
  • the operating step comprises an integration step on a list of logic elements connected directly or indirectly upstream of an output of the configurable logic network.
  • the operating step includes an integration step on a flight profile, for example an altitude profile during the flight.
  • the invention also relates to a computer program comprising instructions adapted, when they are executed by a microprocessor, to implement a method as evoked.
  • Figure 1 shows a first embodiment of the invention.
  • FIG. 2 shows an aspect of the invention.
  • Figure 3 shows a second embodiment of the invention.
  • FIGS 4 and 5 show two aspects of the second embodiment.
  • Figure 1 there is shown a first embodiment of a method according to the invention. It relates to the realization of a configurable logical network configured to obtain a component meeting given specifications.
  • a configurable electronic network configuration is described, based on the specifications, in a high level language in the form of a hardware description 10, in an HDL source file, for example written in Verilog or VHDL.
  • the logical synthesis step 100 then leads to the generation of a "netlist" 20, or electrical circuit description file 20. It is this file which is used conventionally during placement-routing process ultimately leading to the circuit configuration.
  • a table of elements 30 is created. This table lists all the logical elements of the configurable logical network that are instantiated in the configuration considered.
  • FIG. 30 An exemplary embodiment of the element table 30 is shown in more detail in FIG.
  • the table 30 is generated from the electrical circuit description contained in (or constituted by) the "netlist" file 20.
  • the netlist 20 comprises a list of logical elements instantiated in the configuration described, and the list connections between these logical elements in the described configuration.
  • the element table 30 comprises a series of lines, each line being relative to a logical element instantiated in the configuration of the configurable network studied. Conversely, each instantiated logical element is the subject of a line, which in the embodiment shown is a single line.
  • the instantiated logical element object of a line is described in a field of this one by its type. Examples of logical element types are toggle types, memory, Lookup Table, Phase-locked Loop, input buffer (input buffer), output buffer ( output buffer), clock buffer (clock buffer).
  • the lines of the element table can be identified by a line number.
  • each line in addition to the type of the logic element, means for identifying the logic elements connected to each of the terminals of the logic element are present. For example, for logical elements having four terminals (clock, Reset, Enable, Input Pins), four fields (columns) are present in the line corresponding to the inputs. In each of these fields, the means of identifying the connected logical element concerned by the field may be the number of the line of which this logical element is the object. If the logical element has more than one Functional input pins, several "pin entry" fields are present in the line.
  • This file 40 includes a list of rules for designing the rules.
  • electronic networks examples of which are given below:
  • This file 40 thus comprises individual rules, since they are each related to a type of logical elements. Each of these rules deals with the allowed connections for a logical element of the type concerned with another logical element of the same type or of another type.
  • This confrontation step 120 makes it possible to produce a list of anomalies 50, including a description and / or a location of these anomalies.
  • This list of anomalies constitutes integrated information relating to the studied configuration of the configurable logical network.
  • the digital designer can analyze the anomalies indicated with regard to his experience and design choices and possibly correcting anomalies or justifying these anomalies in documentation accompanying the product in the development phase.
  • the possible correction is done in the form of a rewrite loop (iteration) 130 by which is proceeded to a new stage of description of the material 10, then to the steps presented above, until the production of a new list of anomalies 50.
  • a test (stopping criterion) making it possible to leave the loop 130 is, for example, obtaining a limited number of anomalies (for example 0 anomalies, or 0 anomalies of a given category), or validation by a or human specialists (including technical peers) responsible for the review of the configuration, the specialist or specialists taking into account the list of anomalies 50 for their validation decision.
  • a limited number of anomalies for example 0 anomalies, or 0 anomalies of a given category
  • a or human specialists including technical peers
  • a hardware description validated by output of the rewrite loop 130 it is proceeded to a placement-routing step 140, allowing the creation of a configuration file 55 from the netlist 20, then to a step d integration 150 of the configuration file 55 in a physical component (chip), to obtain a configured logical network 58.
  • FIG. 3 a second embodiment is shown. It can be combined with the embodiment of FIG. 1. It uses the netlist file 20 again, and proceeds with a generation step 110 similar to that presented above. A table of elements 30 is produced, as before. It is then combined in a combination step 220 with a failure rate data table 60 having unit failure rates for the types of logical elements used in a configurable logical network.
  • the data table 60 includes a list of logical element types present in the configurable logic circuits, and for each type, an individual failure rate (i.e. for the logical element type). and unitary (that is, for a copy of the logical element) with respect to the risk of singular events (SEE, SEU) estimated at sea level.
  • the combining step 220 includes the extraction from the table 60 of the failure rate associated with a logic element present in the table 30.
  • the combining step 220 may be integrated in a larger integration step 230.
  • Such an integration step integrates several failure rates achieved by successive combining steps.
  • the integration is carried out for all the logic elements that are connected directly or indirectly to an output of the configurable electronic circuit.
  • an output 70 of the circuit is identified.
  • An output of the circuit can be indicated by reference to a line of the table 30, the object of which is the logic element constituting the output.
  • Integration is a sum of the individual unit failure rates of s connected directly or indirectly to the output. Its result is an integrated failure rate 90, for a given output of the configurable network, for a flight profile. The calculation can be reproduced for other outputs of the component, or all outputs.
  • a test (stopping criterion) for exiting the loop 130 is, for example, obtaining sufficiently low failure rates, for each of the outputs of the component, or for some outputs of the component.
  • a hardware description validated by output of the rewrite loop 130 it is proceeded to a placement-routing step 140, allowing the creation of a file of configuration 55 from the netlist 110, then to an integration step 150 of the configuration file 55 in a physical component (chip), to obtain a configured logical network 58.
  • a loop is performed until the logical elements of the table are exhausted (found by a test 225).
  • a combination (extraction) 200 of the content of the base 60 with the content of the element table 30 makes it possible to enrich this table with the failure rates to create an enriched table 37.
  • These rates are then added together (step 227) for all logical elements of the list 35.
  • the failure rate for the output considered is then obtained (reference 87).
  • the integration is also performed (step 228) as a function of time along a flight profile 1000, which indicates for a flight the evolution of the altitude as a function of time t, as appears in FIG.
  • the integrated failure rate calculated as mentioned above is multiplied along the flight profile by an altitude-dependent coefficient 1010 1000, representing the variation of the radiation rate with respect to this measured rate. sea level.
  • Failure rates 89 are then obtained on each segment of the flight profile (or if the flight profile is defined by an unsegmented curve, obtain instantaneous failure rates), then a final failure rate of 90 for a configurable network output for a complete mission following a flight profile. The operation is preferably repeated for each output of the configurable network.
  • the digital designer can then on this basis evaluate the reliability of the configuration of the configurable logical network that he studies.

Landscapes

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Abstract

A method for producing a logic network, comprising a step (110) of generating a table of elements (30), using a description of an electric circuit (20) relating to a configuration (10) of a configurable logic network, each row of the table of elements (30) indicating, for a logic element instantiated in the network configuration, a type of logic element and at least one logic element connected to an input of said logic element, followed by a step (120; 220) of using at least one input of the table of elements (30) with a data table (40; 60) comprising individual items of information relating to types of logic elements of the logic network, in order to optionally rewrite (130) the description of the electric circuit (20) in such a way as to improve the integrated reliability (50; 90) of the configuration (10), and finally a step (140) of generating configuration data (55) and integrating (150) the configuration data in a configurable logic network.

Description

METHODE DE REALISATION D'UN RESEAU LOGIQUE  METHOD OF MAKING A LOGIC NETWORK
CONFIGURABLE  CONFIGURABLE
Arrière-plan de l'invention Background of the invention
L'invention s'inscrit dans le domaine du développement des réseaux logiques configurables. De tels réseaux sont des circuits intégrés composés de nombreuses éléments logiques librement connectables.  The invention falls within the field of configurable logical network development. Such networks are integrated circuits composed of many freely connectable logic elements.
Des réseaux logiques configurables connus sont les FPGA (« field- programmable gâte array», ou réseaux de portes programmables in situ) et les PLD (« programmable logic device », circuits logiques programmables), ou encore les EPLD (« erasable programmable logic device », circuits logiques programmables et effaçables). Known configurable logical networks are FPGAs ("field programmable gate array") and PLD ("programmable logic device" programmable logic circuits), or EPLD ("erasable programmable logic device") Programmable and erasable logic circuits).
Ces réseaux logiques ont l'avantage qu'un même composant physique (puce) peut être utilisée dans de nombreux systèmes électroniques différents, ce qui permet de rendre disponible plus rapidement une nouvelle fonction. Les réseaux logiques configurables sont utilisés dans diverses applications nécessitant de l'électronique numérique, notamment l'aéronautique, mais aussi les télécommunications. These logical networks have the advantage that a single physical component (chip) can be used in many different electronic systems, making it possible to make a new function available more quickly. Configurable logic networks are used in various applications requiring digital electronics, including aeronautics, but also telecommunications.
La configuration est obtenue par un processus en plusieurs étapes. Tout d'abord, le concepteur numérique rédige, pour décrire le comportement du circuit électronique souhaité, un fichier source dans un langage de description de matériel (HDL pour « hardware description language »). Le langage de description peut par exemple être le langage VHDL ou le langage Verilog. Il peut être de niveau de description RTL (« Register Transfer Levé/»). Un outil de synthèse logique permet ensuite, à partir du ou des fichier(s) source ainsi constitué(s), de produire un fichier de description de circuit électrique, couramment appelé « net/ist». Celui-ci est enfin utilisé pour l'opération de placement-routage, qui permet de produite un fichier de configuration qui est alors chargé directement dans la puce, ou dans une mémoire attachée à celle-ci, de sorte à configurer la puce dans la configuration souhaitée. The configuration is obtained by a multi-step process. First, the digital designer writes, to describe the behavior of the desired electronic circuit, a source file in a hardware description language (HDL). The description language may for example be the VHDL language or the Verilog language. It can be of level of description RTL ("Register Transfer Levé /"). A logical synthesis tool then makes it possible, from the source file (s) thus constituted (s), to produce an electrical circuit description file, commonly called "net / ist". This is finally used for the placement-routing operation, which produces a configuration file which is then loaded directly into the chip, or in a memory attached thereto, so as to configure the chip in the desired configuration.
Bien que beaucoup d'attention soit donnée à la qualité des produits proposés et leur mise en œuvre, il est actuellement compliqué de caractériser la fiabilité d'une configuration donnée d'un réseau logique configurable.  Although much attention is given to the quality of the products offered and their implementation, it is currently difficult to characterize the reliability of a given configuration of a configurable logical network.
Notamment, on ne sait pas bien effectuer, une fois la description de la configuration écrite par l'opérateur, des contrôles complets du respect des règles de conception. De telles règles sont connues dans le domaine de la configuration des circuits configurables, et visent à vérifier que la description est conforme à l'architecture du composant configurable. Elles concernent en général les connexions autorisées en entrée ou en sortie d'un élément logique donné. La vérification du respect de ces règles se fait souvent par une inspection manuelle du code de description de matériel, par exemple le code VHDL ou Verilog, ce qui implique que l'opérateur effectuant l'inspection comprenne comment l'outil de synthèse logique interprète le code quand celui-ci lui est fourni.  In particular, it is not known how to carry out, once the description of the configuration written by the operator, complete controls of the respect of the rules of design. Such rules are known in the field of configuration of configurable circuits, and are intended to verify that the description is consistent with the architecture of the configurable component. They generally concern the connections allowed at the input or at the output of a given logical element. Verification of compliance with these rules is often accomplished by manual inspection of the material description code, for example, VHDL or Verilog, which implies that the inspecting operator understands how the logical synthesis tool interprets the code. code when it is provided.
Cela ne peut guère être mis en œuvre pour l'intégralité d'un circuit configurable, et ces inspections sont souvent mises en œuvre uniquement pour certaines parties du circuit, jugées critiques, telles la génération d'horloge ou de commande « reset», ou le changement de domaine d'horloge. Et même si les ambitions des inspections sont limitées, la fiabilité même de celles-ci n'est pas absolue, car elles reposent sur des opérateurs humains, pouvant se tromper. This can hardly be implemented for the whole of a configurable circuit, and these inspections are often implemented only for certain parts of the circuit, considered critical, such as the generation of clock or command "reset", or the change of clock domain. And even if the ambitions of inspections are limited, the reliability of these is not absolute, because they are based on human operators, which can be wrong.
Par ailleurs, on est actuellement en manque d'estimation fiable de la sensibilité d'une configuration de réseau logique configurable aux effets transitoires (SEU ou SEE pour, en anglais « Single Event Upset» ou « Single Event Effect»), qui sont les conséquences des rayonnements ionisants existant à haute altitude, dans l'espace, ou dans les zones irradiées. Les bascules et les blocs mémoire sont notamment sensibles aux effets transitoires. Furthermore, there is currently a lack of reliable estimation of the sensitivity of a configurable logical network configuration to the transient effects (SEE or SEE for, in English "Single Event Upset" or "Single Event Effect"), which are the consequences of ionizing radiation existing at high altitude, in space, or in irradiated. Flip-flops and memory blocks are particularly sensitive to transient effects.
Par sécurité, des hypothèses conservatrices sont faites dans les calculs approchés qui sont menés, visant à évaluer le taux de défaillance aux effets transitoires d'un type d'élément logique donné. De tels calculs sont par exemple menés en sommant, sur l'intégralité du réseau logique, les taux de défaillance unitaires des éléments logiques dans la situation d'irradiation maximale, c'est-à-dire dans le domaine de l'aéronautique et du spatial, à l'altitude maximale. C'est donc un risque grossier et surévalué qui est estimé par une telle méthode.  For safety reasons, conservative assumptions are made in the approximate calculations that are carried out, aimed at evaluating the transient failure rate of a given type of logical element. Such calculations are carried out, for example, by summing, over the entire logical network, the unit failure rates of the logic elements in the maximum irradiation situation, that is to say in the field of aeronautics and the aeronautical field. spatial, at maximum altitude. It is therefore a gross and overvalued risk that is estimated by such a method.
Notamment, on ne sait pas anticiper le comportement sortie par sortie d'un réseau logique configurable subissant un événement singulier. Ce comportement peut être éventuellement complexe et impacter plusieurs sorties, toutes les sorties, ou seulement un nombre limité de sorties.  In particular, it is not possible to anticipate the output-output behavior of a configurable logic network undergoing a singular event. This behavior can be possibly complex and impact several outputs, all the outputs, or only a limited number of outputs.
Ainsi, à travers ces exemples, on voit que la fiabilité d'une configuration donnée d'un réseau logique configurable est difficilement estimable de manière fine, et il y aurait donc un bénéfice pour les développeurs numériques à disposer d'outils d'assistance leur permettant de mieux juger de la pertinence de leur travail. Thus, through these examples, it can be seen that the reliability of a given configuration of a configurable logical network is difficult to estimate in a fine way, and there would therefore be a benefit for digital developers to have support tools available to them. to better judge the relevance of their work.
Objet et résumé de l'invention Object and summary of the invention
Pour résoudre ce problème il est proposé une méthode de réalisation d'un réseau logique, comprenant une étape de génération d'une table d'éléments, à l'aide d'une description de circuit électrique relative à une configuration d'un réseau logique configurable, chaque ligne de la table d'éléments indiquant pour un élément logique instancié dans ladite configuration de réseau, un type dudit élément logique et au moins un élément logique connecté à une entrée dudit élément logique, puis une étape d'exploitation d'au moins une entrée de ladite table avec une table de données définissant des problèmes de fiabilité et comprenant des informations individuelles relatives à des types d'éléments logiques de réseau logique, pour éventuellement réécrire la description de circuit électrique de manière à améliorer une fiabilité intégrée de la configuration, et enfin une étape de génération de données de configuration et d'intégration des desdites données de configuration dans un réseau logique configurable. To solve this problem, there is provided a method for producing a logical network, comprising a step of generating a table of elements, using an electrical circuit description relating to a configuration of a logical network. configurable, each line of the element table indicating for a logical element instantiated in said network configuration, a type of said logic element and at least one logic element connected to an input of said logic element, and then an operation step of least one entry from said table with a data table defining reliability problems and including individual information relating to types of logic network logical elements, for possibly rewriting the electrical circuit description so as to improve an integrated reliability of the configuration, and finally a step of generating configuration data and integration of said data configuration in a configurable logical network.
Cette méthode permet un traitement automatique et reproductible, ainsi qu'exhaustif et fin, des problèmes de fiabilité défini dans la table de données. Il s'agit là d'une avancée qui permet aux concepteurs de réseaux logiques configurables (le concepteur numérique) de tester rapidement la pertinence de leurs réalisations, et de garantir aux utilisateurs un certain niveau de sécurité, évalué finement sans prendre d'hypothèse conservatrice coûteuse. Cela est obtenu grâce à l'utilisation d'une table d'éléments indiquant pour un élément logique instancié dans le réseau dans ladite configuration, un type dudit élément logique et au moins un élément logique connecté à une entrée dudit élément logique, qui constitue un outil permettant la mise en place du traitement automatique évoqué, dans l'étape d'exploitation.  This method allows an automatic and reproducible, as well as exhaustive and fine processing, reliability problems defined in the data table. This is an advance that allows configurable logical network designers (the digital designer) to quickly test the relevance of their achievements, and to provide users with a certain level of security, evaluated finely without taking a conservative assumption expensive. This is achieved by using a table of elements indicating for a logical element instantiated in the network in said configuration, a type of said logic element and at least one logic element connected to an input of said logic element, which constitutes a tool for setting up the evoked automatic processing, in the operating step.
Dans un mode de réalisation, on procède à la mise en évidence au cours de l'étape d'exploitation, d'éventuelles anomalies de connexion entre éléments logiques dans la configuration à caractériser.  In one embodiment, it is highlighted during the operating step, possible connection anomalies between logical elements in the configuration to be characterized.
Dans un autre mode de réalisation, on procède au calcul d'un taux de défaillance aux événements singuliers d'une sortie du réseau logique configurable. In another embodiment, a failure rate is calculated for the singular events of an output of the configurable logical network.
La table de données peut indiquer pour un type d'éléments logiques un taux de défaillance unitaire en cas d'événement singulier et/ou une règle de connexion.  The data table may indicate for a type of logical elements a unit failure rate in case of a singular event and / or a connection rule.
Dans certaines réalisations, l'étape d'exploitation comprend une étape d'intégration sur une liste d'éléments logiques connectés directement ou indirectement en amont d'une sortie du réseau logique configurable. Dans certaines réalisations, l'étape d'exploitation comprend une étape d'intégration sur un profil de vol, par exemple un profil d'altitude au cours du vol. In some embodiments, the operating step comprises an integration step on a list of logic elements connected directly or indirectly upstream of an output of the configurable logic network. In some embodiments, the operating step includes an integration step on a flight profile, for example an altitude profile during the flight.
L'invention concerne également un programme d'ordinateur comprenant des instructions aptes à, quand elles sont exécutées par un microprocesseur, mettre en œuvre un procédé tel qu'évoqué.  The invention also relates to a computer program comprising instructions adapted, when they are executed by a microprocessor, to implement a method as evoked.
Brève description des dessins Brief description of the drawings
D'autres caractéristiques et avantages de la présente invention ressortiront de la description qui va maintenant être poursuivie en relation avec les figures annexées sur lesquelles :.  Other features and advantages of the present invention will emerge from the description which will now be continued in relation to the appended figures in which:
La figure 1 présente un premier mode de réalisation de l'invention.  Figure 1 shows a first embodiment of the invention.
La figure 2 présente un aspect de l'invention.  Figure 2 shows an aspect of the invention.
La figure 3 présente un deuxième mode de réalisation de l'invention.  Figure 3 shows a second embodiment of the invention.
Les figures 4 et 5 présentent deux aspects du deuxième mode de réalisation. Figures 4 and 5 show two aspects of the second embodiment.
Description détaillée d'un mode de réalisation Detailed description of an embodiment
En figure 1, on a représenté un premier mode de réalisation d'un procédé selon l'invention. Il porte sur la réalisation d'un réseau logique configurable configuré pour obtenir un composant répondant à des spécifications données.  In Figure 1, there is shown a first embodiment of a method according to the invention. It relates to the realization of a configurable logical network configured to obtain a component meeting given specifications.
Une configuration de réseau électronique configurable est décrite, sur la base des spécifications, dans un langage de haut niveau sous la forme d'une description de matériel 10, dans un fichier source HDL, rédigé par exemple en Verilog ou en VHDL.  A configurable electronic network configuration is described, based on the specifications, in a high level language in the form of a hardware description 10, in an HDL source file, for example written in Verilog or VHDL.
L'étape de synthèse logique 100 mène ensuite à la génération d'une « netlist» 20, ou fichier de description de circuit électrique 20. C'est ce fichier qui est utilisé classiquement lors de processus de placement- routage menant in fine à la configuration du circuit. Au cours d'une étape de génération 110, une table d'éléments 30 est créée. Cette table recense tous les éléments logiques du réseau logique configurable qui sont instanciés dans la configuration considérée. The logical synthesis step 100 then leads to the generation of a "netlist" 20, or electrical circuit description file 20. It is this file which is used conventionally during placement-routing process ultimately leading to the circuit configuration. During a generation step 110, a table of elements 30 is created. This table lists all the logical elements of the configurable logical network that are instantiated in the configuration considered.
Un exemple de mode de réalisation de la table d'éléments 30 est présenté plus en détails en figure 2. An exemplary embodiment of the element table 30 is shown in more detail in FIG.
Comme évoqué précédemment, la table 30 est générée à partir de la description de circuit électrique contenue dans (ou constituée par) le fichier « netlist» 20. La netlist 20 comprend une liste d'éléments logiques instanciés dans la configuration décrite, et la liste des connexions entre ces éléments logiques dans la configuration décrite.  As mentioned above, the table 30 is generated from the electrical circuit description contained in (or constituted by) the "netlist" file 20. The netlist 20 comprises a list of logical elements instantiated in the configuration described, and the list connections between these logical elements in the described configuration.
La table d'éléments 30 comprend une série de lignes, chaque ligne étant relative à un élément logique instancié dans la configuration du réseau configurable étudiée. Inversement, chaque élément logique instancié fait l'objet d'une ligne, qui dans le mode de réalisation présenté est une ligne unique. L'élément logique instancié objet d'une ligne est décrit dans un champ de celle-ci par son type. Des exemples de type d'éléments logiques sont les types bascule, mémoire, Lookup Table (tableau de correspondances), Phase-locked Loop (boucle à phase asservie), buffer d'entrée (mémoire tampon d'entrée), buffer de sortie (mémoire tampon de sortie), buffer d'horloge (mémoire tampon d'horloge). Les lignes de la table d'éléments peuvent être identifiées par un numéro de ligne.  The element table 30 comprises a series of lines, each line being relative to a logical element instantiated in the configuration of the configurable network studied. Conversely, each instantiated logical element is the subject of a line, which in the embodiment shown is a single line. The instantiated logical element object of a line is described in a field of this one by its type. Examples of logical element types are toggle types, memory, Lookup Table, Phase-locked Loop, input buffer (input buffer), output buffer ( output buffer), clock buffer (clock buffer). The lines of the element table can be identified by a line number.
Dans chaque ligne, en plus du type de l'élément logique, des moyens d'identifier les éléments logiques connectés à chacune des bornes de l'élément logique sont présents. Par exemple, pour des éléments logiques comportant quatre bornes (horloge, Reset, Enable, Pins d'entrée), quatre champs (colonnes) sont présents dans la ligne, correspondant aux entrées. Dans chacun de ces champs, le moyen d'identifier l'élément logique connecté concerné par le champ peut être le numéro de la ligne dont cet élément logique est l'objet. Si l'élément logique a plusieurs broches d'entrée fonctionnelle, plusieurs champs « pin d'entrée » sont présents dans la ligne. In each line, in addition to the type of the logic element, means for identifying the logic elements connected to each of the terminals of the logic element are present. For example, for logical elements having four terminals (clock, Reset, Enable, Input Pins), four fields (columns) are present in the line corresponding to the inputs. In each of these fields, the means of identifying the connected logical element concerned by the field may be the number of the line of which this logical element is the object. If the logical element has more than one Functional input pins, several "pin entry" fields are present in the line.
En revenant à la figure 1, la table d'éléments 30 est confrontée, au cours d'une étape de confrontation 120, avec au moins un contenu d'un fichier de règles 40. Ce fichier 40 comprend une liste de règles de conception de réseaux électroniques, dont des exemples sont donnés ci-après :  Returning to FIG. 1, the item table 30 is confronted, during a confrontation step 120, with at least one content of a rules file 40. This file 40 includes a list of rules for designing the rules. electronic networks, examples of which are given below:
- Ne pas connecter une entrée Reset de bascule avec une sortie de bascule. - Do not connect a reset reset input with a flip-flop output.
- Ne pas connecter une entrée Horloge de bascule à une sortie de bascule.  - Do not connect a flip-flop input to a flip-flop output.
- Connecter chaque pin d'entrée de buffer de sortie à une sortie de bascule.  - Connect each output buffer input pin to a flip-flop output.
Ce fichier 40 comprend donc des règles individuelles, puisqu'elles sont chacune relatives à un type d'éléments logiques. Chacune de ces règles porte sur les connexions autorisées pour un élément logique du type concerné avec un autre élément logique, du même type ou d'un autre type. This file 40 thus comprises individual rules, since they are each related to a type of logical elements. Each of these rules deals with the allowed connections for a logical element of the type concerned with another logical element of the same type or of another type.
Dans le mode de réalisation présenté, il est recherché pour chaque élément logique de la table d'éléments 30 si une règle du fichier 40 est enfreinte. On effectue donc une double boucle, de manière à parcourir tous les éléments logiques instanciés et pour chaque élément logique instancié parcourir toutes les règles.  In the embodiment shown, it is searched for each logical element of the element table 30 if a rule of the file 40 is broken. A double loop is thus performed, so as to traverse all the instantiated logical elements and for each instantiated logical element to traverse all the rules.
Cette étape de confrontation 120 permet de produire une liste d'anomalies 50, comprenant une description et/ou une localisation de ces anomalies. Cette liste d'anomalies constitue une information intégrée portant sur la configuration étudiée du réseau logique configurable.  This confrontation step 120 makes it possible to produce a list of anomalies 50, including a description and / or a location of these anomalies. This list of anomalies constitutes integrated information relating to the studied configuration of the configurable logical network.
Sur cette base le concepteur numérique peut analyser les anomalies indiquées au regard de son expérience et de ses choix de conception et éventuellement corriger des anomalies ou justifier ces anomalies dans une documentation accompagnant le produit en phase de développement. L'éventuelle correction se fait sous la forme d'une boucle de réécriture (itération) 130 par laquelle il est procédé à une nouvelle étape de description du matériel 10, puis aux étapes présentées précédemment, jusqu'à la production d'une nouvelle liste d'anomalies 50. On this basis the digital designer can analyze the anomalies indicated with regard to his experience and design choices and possibly correcting anomalies or justifying these anomalies in documentation accompanying the product in the development phase. The possible correction is done in the form of a rewrite loop (iteration) 130 by which is proceeded to a new stage of description of the material 10, then to the steps presented above, until the production of a new list of anomalies 50.
Un test (critère d'arrêt) permettant de sortir de la boucle 130 est par exemple l'obtention d'un nombre restreint d'anomalies (par exemple 0 anomalies, ou 0 anomalies d'une catégorie donnée), ou une validation par un ou des spécialistes humains (notamment des pairs techniques) chargés de la revue de la configuration, le ou les spécialistes prenant en compte la liste d'anomalies 50 pour leur décision de validation. A test (stopping criterion) making it possible to leave the loop 130 is, for example, obtaining a limited number of anomalies (for example 0 anomalies, or 0 anomalies of a given category), or validation by a or human specialists (including technical peers) responsible for the review of the configuration, the specialist or specialists taking into account the list of anomalies 50 for their validation decision.
Une fois une description de matériel validée par sortie de la boucle de réécriture 130, il est procédé à une étape de placement-routage 140, permettant la création d'un fichier de configuration 55 à partir de la netlist 20, puis à une étape d'intégration 150 du fichier de configuration 55 dans un composant physique (puce), pour obtenir un réseau logique configuré 58. Once a hardware description validated by output of the rewrite loop 130, it is proceeded to a placement-routing step 140, allowing the creation of a configuration file 55 from the netlist 20, then to a step d integration 150 of the configuration file 55 in a physical component (chip), to obtain a configured logical network 58.
En figure 3, un deuxième mode de réalisation est présenté. Il peut être combiné au mode de réalisation de la figure 1. Il utilise à nouveau le fichier netlist 20, et procède par une étape de génération 110 similaire à celle présentée ci-dessus. Une table d'éléments 30 est produite, comme précédemment. Elle est ensuite combinée au cours d'une étape de combinaison 220 avec une table de données de taux de défaillance 60 présentant des taux de défaillance unitaires pour les types d'éléments logiques utilisés dans un réseau logique configurable.  In Figure 3, a second embodiment is shown. It can be combined with the embodiment of FIG. 1. It uses the netlist file 20 again, and proceeds with a generation step 110 similar to that presented above. A table of elements 30 is produced, as before. It is then combined in a combination step 220 with a failure rate data table 60 having unit failure rates for the types of logical elements used in a configurable logical network.
La table de données 60 comprend une liste de types d'élément logiques présents dans les circuits logiques configurables, et pour chaque type, un taux de défaillance individuel (c'est-à-dire pour le type d'élément logique) et unitaire (c'est à dire pour un exemplaire de l'élément logique) face au risque d'événements singuliers (SEE, SEU) estimé au niveau de la mer. L'étape de combinaison 220 comprend l'extraction hors de la table de données 60 du taux de défaillance associé à un élément logique présent dans la table 30. The data table 60 includes a list of logical element types present in the configurable logic circuits, and for each type, an individual failure rate (i.e. for the logical element type). and unitary (that is, for a copy of the logical element) with respect to the risk of singular events (SEE, SEU) estimated at sea level. The combining step 220 includes the extraction from the table 60 of the failure rate associated with a logic element present in the table 30.
L'étape de combinaison 220 peut être intégrée dans une étape plus vaste d'intégration 230. Une telle étape d'intégration intègre plusieurs taux de défaillance obtenus par des étapes de combinaison successives.  The combining step 220 may be integrated in a larger integration step 230. Such an integration step integrates several failure rates achieved by successive combining steps.
Dans le mode de réalisation présenté, l'intégration est effectuée pour l'ensemble des éléments logiques qui sont connectés directement ou indirectement à une sortie du circuit électronique configurable. Pour effectuer cette intégration, une sortie 70 du circuit est identifiée. Une sortie du circuit peut être indiquée par référence à une ligne de la table 30, dont l'objet est l'élément logique constituant la sortie. L'intégration est une somme des taux de défaillance individuels unitaires des s connectés directement ou indirectement à la sortie. Son résultat est un taux de défaillance intégré 90, pour une sortie donnée du réseau configurable, pour un profil de vol. Le calcul peut être reproduit pour d'autres sorties du composant, voire toutes les sorties. In the embodiment presented, the integration is carried out for all the logic elements that are connected directly or indirectly to an output of the configurable electronic circuit. To perform this integration, an output 70 of the circuit is identified. An output of the circuit can be indicated by reference to a line of the table 30, the object of which is the logic element constituting the output. Integration is a sum of the individual unit failure rates of s connected directly or indirectly to the output. Its result is an integrated failure rate 90, for a given output of the configurable network, for a flight profile. The calculation can be reproduced for other outputs of the component, or all outputs.
Une éventuelle modification de la configuration du circuit se fait sous la forme d'une boucle de réécriture (itération) 130 par laquelle il est procédé à une nouvelle étape de description du matériel 10, comme évoqué en relation avec la figure 1. Any modification of the configuration of the circuit is done in the form of a rewrite loop (iteration) 130 by which it is proceeded to a new step of description of the hardware 10, as mentioned in relation with FIG.
Un test (critère d'arrêt) permettant de sortir de la boucle 130 est par exemple l'obtention de taux de défaillance suffisamment faibles, pour chacune des sorties du composant, ou pour certaines sorties du composant.  A test (stopping criterion) for exiting the loop 130 is, for example, obtaining sufficiently low failure rates, for each of the outputs of the component, or for some outputs of the component.
Comme précédemment, une fois une description de matériel validée par sortie de la boucle de réécriture 130, il est procédé à une étape de placement-routage 140, permettant la création d'un fichier de configuration 55 à partir de la netlist 110, puis à une étape d'intégration 150 du fichier de configuration 55 dans un composant physique (puce), pour obtenir un réseau logique configuré 58. As before, once a hardware description validated by output of the rewrite loop 130, it is proceeded to a placement-routing step 140, allowing the creation of a file of configuration 55 from the netlist 110, then to an integration step 150 of the configuration file 55 in a physical component (chip), to obtain a configured logical network 58.
Des détails d'un mode de réalisation de l'opération d'intégration 230 sont présentés en figure 4.  Details of an embodiment of the integration operation 230 are presented in FIG. 4.
A partir de l'identification d'une sortie 70 dans la table d'éléments 30, on effectue un recensement 215 des éléments logiques connectés directement ou indirectement à la sortie (ces éléments logiques forment un arbre), à l'aide de la table d'éléments 30. Cette étape permet la formation d'une liste 35 des éléments logiques impliqués. Ceux-ci sont identifiés dans cette liste par exemple uniquement par leur type, sans autre information, notamment sans information de connexion.  From the identification of an output 70 in the element table 30, a census 215 of the logic elements connected directly or indirectly to the output (these logical elements form a tree) is carried out, using the table This step allows the formation of a list of logical elements involved. These are identified in this list for example only by their type, without other information, especially without connection information.
Par ailleurs, à partir de la table d'éléments 30 et de la table de données de taux de défaillance unitaires 60, une boucle est effectuée jusqu'à épuisement des éléments logiques de la table (constaté par un test 225). Dans cette boucle, une combinaison (extraction) 200 du contenu de la base 60 avec le contenu de la table d'éléments 30 permet d'enrichir cette table avec les taux de défaillance pour créer une table enrichie 37. Ces taux sont ensuite additionnés (étape 227) pour tous les éléments logiques de la liste 35. Le taux de défaillance pour la sortie considérée est alors obtenu (référence 87). On the other hand, from the item table 30 and the unit failure rate data table 60, a loop is performed until the logical elements of the table are exhausted (found by a test 225). In this loop, a combination (extraction) 200 of the content of the base 60 with the content of the element table 30 makes it possible to enrich this table with the failure rates to create an enriched table 37. These rates are then added together ( step 227) for all logical elements of the list 35. The failure rate for the output considered is then obtained (reference 87).
L'intégration est également effectuée (étape 228) en fonction du temps le long d'un profil de vol 1000, qui indique pour un vol l'évolution de l'altitude en fonction du temps t, comme cela apparaît en figure 5. Dans le mode de réalisation présenté, le taux de défaillance intégré calculé comme évoqué ci-dessus est multiplié le long du profil de vol par un coefficient 1010 dépendant de l'altitude 1000, représentant la variation du taux de radiation par rapport à ce taux mesuré au niveau de la mer. On obtient alors les taux de défaillance 89 sur chacun des segments du profil de vol (ou si le profil de vol est défini par une courbe non segmentée, on obtient des taux de défaillance instantanés), puis un taux de défaillance final 90 pour une sortie du réseau configurable pour une mission complète suivant un profil de vol. L'opération est de préférence répétée pour chaque sortie du réseau configurable. The integration is also performed (step 228) as a function of time along a flight profile 1000, which indicates for a flight the evolution of the altitude as a function of time t, as appears in FIG. In the presented embodiment, the integrated failure rate calculated as mentioned above is multiplied along the flight profile by an altitude-dependent coefficient 1010 1000, representing the variation of the radiation rate with respect to this measured rate. sea level. Failure rates 89 are then obtained on each segment of the flight profile (or if the flight profile is defined by an unsegmented curve, obtain instantaneous failure rates), then a final failure rate of 90 for a configurable network output for a complete mission following a flight profile. The operation is preferably repeated for each output of the configurable network.
Le concepteur numérique peut alors sur cette base évaluer la fiabilité de la configuration du réseau logique configurable qu'il étudie. The digital designer can then on this basis evaluate the reliability of the configuration of the configurable logical network that he studies.
L'invention n'est pas limitée aux modes de réalisation présentés mais s'étend à toutes les variantes dans le cadre de la portée des revendications. The invention is not limited to the embodiments presented but extends to all variants within the scope of the claims.

Claims

REVENDICATIONS
Méthode de réalisation d'un réseau logique, comprenant : A method of performing a logical network, comprising:
- une étape de génération (110) d'une table d'éléments (30), à l'aide d'une description de circuit électrique (20) relative à une configuration (10) d'un réseau logique configurable, chaque ligne de la table d'éléments (30) indiquant pour un élément logique instancié dans ladite configuration de réseau, un type dudit élément logique et au moins un élément logique connecté à une entrée dudit élément logique,  a step of generating (110) a table of elements (30), using an electrical circuit description (20) relating to a configuration (10) of a configurable logical network, each line of the element table (30) indicating for a logic element instantiated in said network configuration, a type of said logic element and at least one logic element connected to an input of said logic element,
- une étape d'exploitation (120 ; 220) d'au moins une entrée de ladite table d'éléments (30) avec une table de données (40 ; 60) définissant des problèmes de fiabilité et comprenant des informations individuelles relatives à des types d'éléments logiques de réseau logique, pour éventuellement réécrire (130) la description de circuit électrique (20) de manière à améliorer une fiabilité intégrée (50 ; 90) de la configuration (10), et an operation step (120; 220) of at least one input of said item table (30) with a data table (40; 60) defining reliability problems and including individual type information; logical network logic elements, optionally to rewrite (130) the electrical circuit description (20) to improve an integrated reliability (50; 90) of the configuration (10), and
- une étape de génération (140) de données de configuration (55) et d'intégration (150) des desdites données de configuration dans un réseau logique configurable. a step of generating (140) configuration data (55) and integrating (150) said configuration data into a configurable logical network.
Méthode selon la revendication 1, comprenant la mise en évidence au cours de l'étape d'exploitation, d'éventuelles anomalies de connexion (50) entre éléments logiques dans la configuration à caractériser.  Method according to claim 1, including the highlighting during the operation step, possible connection anomalies (50) between logical elements in the configuration to be characterized.
Méthode selon la revendication 1 ou la revendication 2, comprenant le calcul d'un taux de défaillance aux événements singuliers d'une sortie du réseau logique configurable (90). The method of claim 1 or claim 2 including calculating a singular event failure rate of an output of the configurable logic array (90).
4. Méthode selon l'une des revendications 1 à 3, dans laquelle la table de données (60) indique pour un type d'éléments logiques un taux de défaillance unitaire en cas d'événement singulier. 4. Method according to one of claims 1 to 3, wherein the data table (60) indicates for a type of logical elements a unit failure rate in case of singular event.
5. Méthode selon l'une des revendications 1 à 4, dans laquelle la table de données (40) indique pour un type d'éléments logiques une règle de connexion.  5. Method according to one of claims 1 to 4, wherein the data table (40) indicates for a type of logical elements a connection rule.
6. Méthode selon l'une des revendications 1 à 5, comprenant au cours de l'étape d'exploitation une étape d'intégration (227) sur une liste (35) d'éléments logiques connectés directement ou indirectement en amont d'une sortie du réseau logique configurable.  6. Method according to one of claims 1 to 5, comprising during the operating step an integration step (227) on a list (35) of logic elements connected directly or indirectly upstream of a output of the configurable logical network.
7. Méthode selon l'une des revendications 1 à 6, comprenant au cours de l'étape d'exploitation une étape d'intégration (228), sur un profil de vol (1000).  7. Method according to one of claims 1 to 6, comprising during the operating step an integration step (228) on a flight profile (1000).
8. Programme d'ordinateur comprenant des instructions aptes à, quand elles sont exécutées par un microprocesseur, mettre en œuvre un procédé selon l'une des revendications 1 à 7.  8. A computer program comprising instructions adapted, when executed by a microprocessor, to implement a method according to one of claims 1 to 7.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7017309B2 (en) 2013-12-20 2022-02-08 アセチロン ファーマシューティカルズ インコーポレイテッド Histone deacetylase 6 (HDAC6) biomarker in multiple myeloma

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020104060A1 (en) * 2001-01-30 2002-08-01 Matsushita Electric Industrial Co., Ltd. Semiconductor circuit connection data base and method of designing semiconductor circuit using the data base
US20070226572A1 (en) * 2005-11-07 2007-09-27 Ming Zhang Soft error rate analysis system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020104060A1 (en) * 2001-01-30 2002-08-01 Matsushita Electric Industrial Co., Ltd. Semiconductor circuit connection data base and method of designing semiconductor circuit using the data base
US20070226572A1 (en) * 2005-11-07 2007-09-27 Ming Zhang Soft error rate analysis system

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
BHADURI D ET AL: "Reliability Analysis of Large Circuits Using Scalable Techniques and Tools", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS, IEEE, US, vol. 54, no. 11, 1 November 2007 (2007-11-01), pages 2447 - 2460, XP011197192, ISSN: 1549-8328, DOI: 10.1109/TCSI.2007.907863 *
GHAZANFAR ASADI: "Soft Error Rate Estimation and Mitigation for SRAM-Based", ACM, 2 PENN PLAZA, SUITE 701 - NEW YORK USA, 22 February 2005 (2005-02-22), XP040014878 *
PRAMOD CHANDRAIAH ET AL: "Generic netlist representation for system and PE level design exploration", CODES + ISSS 2006. INTERNATIONAL CONFERENCE ON HARDWARE/SOFTWARE CODESIGN & SYSTEM SYNTHESIS. SEOUL, KOREA, OCT. 22 - 25, 2006; [INTERNATIONAL CONFERENCE ON HARDWARE/SOFTWARE CODESIGN AND SYSTEM SYNTHESIS], NEW YORK, NY : ACM, US, 1 October 2006 (2006-10-01), pages 282 - 287, XP031119369, ISBN: 978-1-59593-370-6 *
RAJARAMAN R ET AL: "SEAT-LA: A Soft Error Analysis Tool for Combinational Logic", VLSI DESIGN, 2006. HELD JOINTLY WITH 5TH INTERNATIONAL CONFERENCE ON EMBEDDED SYSTEMS AND DESIGN., 19TH INTERNATIONAL CONFERENCE ON, PISCATAWAY, NJ, USA,IEEE, 3 January 2006 (2006-01-03), pages 499 - 502, XP010883130, ISBN: 978-0-7695-2502-0 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7017309B2 (en) 2013-12-20 2022-02-08 アセチロン ファーマシューティカルズ インコーポレイテッド Histone deacetylase 6 (HDAC6) biomarker in multiple myeloma

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