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WO2014075419A1 - 数据处理的方法和装置 - Google Patents

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WO2014075419A1
WO2014075419A1 PCT/CN2013/073803 CN2013073803W WO2014075419A1 WO 2014075419 A1 WO2014075419 A1 WO 2014075419A1 CN 2013073803 W CN2013073803 W CN 2013073803W WO 2014075419 A1 WO2014075419 A1 WO 2014075419A1
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WO
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processing
bits
block
processing block
processing blocks
Prior art date
Application number
PCT/CN2013/073803
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English (en)
French (fr)
Inventor
李斌
沈晖
Original Assignee
华为技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to EP13854522.3A priority patent/EP2922227A4/en
Publication of WO2014075419A1 publication Critical patent/WO2014075419A1/zh
Priority to US14/714,616 priority patent/US9337871B2/en
Priority to US15/092,581 priority patent/US9966973B2/en
Priority to US15/924,291 priority patent/US10554224B2/en

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    • H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit

Definitions

  • Embodiments of the present invention relate to the field of communications and, more particularly, to methods and apparatus for data processing. Background technique
  • Turbo codes are a kind of concatenated codes.
  • the LDPC (Low-density Parity-check) code and the polarized polar code belong to the block code.
  • the Turbo code and the LDPC code are already in 3G (3rd-generation, 3rd generation mobile communication technology), 4G ( The 4th-generation, fourth-generation mobile communication technology standard is adopted, and the polar code, as a new coding technology close to the channel capacity, has recently received extensive attention and research.
  • an encoder encodes input bits of length K (also often referred to as information bits) to produce output bits of length N (also often referred to as codeword bits).
  • the encoder of the Turbo code is flexible, and adopts a single mother code, which can support a plurality of information bit lengths K.
  • the LDPC code supports a plurality of information bit lengths K through a structured extension manner.
  • the code length of a typical polar code is generally 2 ⁇ ⁇ , ⁇ is an integer.
  • the information bit length K and the code word length N of a polar code based on a basic code rate R (single mother code) cannot support flexible length selection. .
  • the length of the TB exceeds the maximum input bit length of the Turbo encoder (ie, the maximum interleaver size of the Turbo code is 6144 bits). It is necessary to divide this longer TB block into a number of shorter code blocks, so that the length of each code block can conform to Turbo after adding CRC (Cyclic Redundancy Check) and padding bits.
  • CRC Cyclic Redundancy Check
  • the input bit length allowed by the encoder (corresponding to 188 QPP interleaver sizes), thereby completing the encoding process for each code block.
  • all padding bits are always added at the beginning of the first code block.
  • Embodiments of the present invention provide a data processing method, which can reduce performance difference between code blocks during polar encoding.
  • a data processing method comprising: performing code block segmentation processing on a data block to obtain a plurality of first processing blocks, and bits of any two of the plurality of first processing blocks The difference between the numbers is not more than 1 bit; determining a plurality of second processing blocks according to the padding bits and the plurality of first processing blocks, wherein the number of bits of each of the plurality of second processing blocks is ⁇ , K is polarization a number of information bits of the polar code, the value of the padding bit being a predetermined value; adding consecutive NK fixed bits to each of the plurality of second processing blocks to obtain a plurality of third processing blocks, wherein the fixed bits The value of the value is a predetermined value, N is 2 ⁇ ⁇ , ⁇ is an integer greater than 0, NK ⁇ 0; polar encoding is performed according to the plurality of third processing blocks.
  • performing code block segmentation processing on the data block to obtain multiple first processing blocks may be implemented as follows: if the number of bits of the data block is greater than K, The data block is divided into C first processing blocks; the number of bits of each of the C first processing blocks is: when 1 ⁇ ⁇ ' ⁇ ⁇ !
  • adding the padding bit to the first processing block with the number of bits less than K to form the second processing block may be implemented as: The padding bits are added before the first processing block whose number of bits is less than K to form the second processing block.
  • consecutive NK fixed bits are added to each of the multiple second processing blocks to obtain multiple third processing blocks.
  • the method may be implemented as: if the padding bit exists in the second processing block, adding the consecutive NK fixed bits before the padding bit and adjacent to the padding bit to obtain the third processing block; The padding bit does not exist in the processing block, and the consecutive NK fixed bits are added before the second processing block and adjacent to the second processing block to obtain the third processing block.
  • adding the padding bit to the first processing block with the number of bits less than K to form the second processing block may be implemented as: The padding bits are added after the first processing block whose number of bits is less than K to form the second processing block.
  • a consecutive NK fixed bits are added to each of the multiple second processing blocks to obtain multiple third processing blocks.
  • the method may be implemented as: if the padding bit exists in the second processing block, adding the consecutive NK fixed bits after the padding bit and adjacent to the padding bit to obtain the third processing block; The padding bit does not exist in the processing block, and the consecutive NK fixed bits are added after the second processing block and adjacent to the second processing block to obtain the third processing block.
  • performing polar coding according to the multiple third processing blocks may be implemented as: performing interlace mapping on the multiple third processing blocks to obtain multiple fourth processing blocks. And performing polar encoding on the plurality of fourth processing blocks.
  • a data processing apparatus comprising: a first obtaining unit, performing code block segmentation processing on a data block to obtain a plurality of first processing blocks, and any one of the plurality of first processing blocks The difference between the two bits is not more than 1 bit; the determining unit can be based on the padding bits and the number The first processing block determines a plurality of second processing blocks, wherein the number of bits of each of the plurality of second processing blocks is ⁇ , and K is the number of information bits of the polarization polar encoding, and the value of the padding bits is a predetermined value; a second acquiring unit may add consecutive NK fixed bits to each of the plurality of second processing blocks to obtain a plurality of third processing blocks, wherein the value of the fixed bits is a predetermined value, N The value is 2 ⁇ ⁇ , ⁇ is an integer greater than 0, NK ⁇ 0; the coding unit can perform polar coding according to the third processing block.
  • the specific implementation is: if the number of bits of the data block is greater than K, the first acquiring unit may divide the data block into C first processing blocks, where The number of bits of each of the C first processing blocks is: when 1 ⁇ r ⁇ fi'modC
  • B' B + C-J
  • B is the number of bits of the data block
  • J is the number of parity bits to be added for the cyclic redundancy check CRC of the first processing block
  • 0 J ⁇ K 0 J ⁇ K.
  • the specific implementation is: if the number of bits of any one of the first processing blocks is less than K, the determining unit may perform the first processing that the number of the bits is less than K Adding the padding bits to the block to form the second processing block, where the number of padding bits of each of the second processing blocks is K_K r , which is the number of bits of the rth processing block of the plurality of first processing blocks, Lr C; If the number of bits of any one of the first processing blocks is equal to K, the determining unit may use the first processing block whose number of bits is equal to K as the second processing block.
  • the determining unit may: add the padding bit to form the padding bit before the first processing block whose number of bits is less than K The second processing block.
  • the specific implementation is: if the padding bit exists in the second processing block, the second acquiring unit may be before the padding bit and Adding the consecutive NK fixed bits to the position adjacent to the padding bit to obtain the third processing block; if the padding bit does not exist in the second processing block, the second acquiring unit may be before the second processing block and The consecutive NK fixed bits are added to the position adjacent to the second processing block to obtain the third processing block.
  • the determining unit may be configured to: after the first processing block whose number of bits is less than K, add the filling The bits are filled to form the second processing block.
  • the fifth possible implementation of the second aspect may be implemented as follows: if the padding bit exists in the second processing block, the second acquiring unit may be after the padding bit And adding the consecutive NK fixed bits to the position adjacent to the padding bit to obtain the third processing block; if the padding bit does not exist in the second processing block, the second acquiring unit may be after the second processing block And the consecutive NK fixed bits are added to the position adjacent to the second processing block to obtain the third processing block.
  • the coding unit may be specifically implemented as: performing interlace mapping on the plurality of third processing blocks to obtain a plurality of fourth processing blocks; The block is polar coded.
  • the coding unit performing the interleaving mapping on the multiple third processing blocks to obtain the multiple fourth processing blocks may be implemented as:
  • 0 ⁇ x ⁇ N - l is an interleaved sequence expression of the interleaving map, and any two elements of the interleaving sequence are different.
  • polar coding can be performed by segmenting the data block as uniformly as possible and filling the bit processing and the fixed bit, thereby reducing the performance difference between the code blocks.
  • FIG. 1 is a flow chart of a method for polar encoding a data block according to an embodiment of the present invention.
  • FIG. 2 is a schematic block diagram of a data processing apparatus in accordance with an embodiment of the present invention.
  • FIG. 3 is a schematic block diagram of another data processing apparatus according to an embodiment of the present invention.
  • the technical solutions in the embodiments of the present invention are clearly and completely described in the following with reference to the accompanying drawings in the embodiments of the present invention. It is obvious that the described embodiments are a part of the embodiments of the present invention, and not all of the embodiments. All other embodiments obtained by a person of ordinary skill in the art based on the embodiments of the present invention without departing from the inventive scope are the scope of the present invention.
  • GSM Global System of Mobile communication
  • CDMA Code Division Multiple Access
  • WCDMA Wideband Code Division Multiple Access
  • GPRS General Packet Radio Service
  • LTE Long Term Evolution
  • FDD Frequency Division Duplex
  • UMTS Universal Mobile Telecommunication System
  • FIG. 1 is a flow chart of a method for polar encoding a data block according to an embodiment of the present invention, and the method of FIG. 1 is performed by a data processing apparatus.
  • the processing device can be a polar encoding device.
  • the number of bits of each of the plurality of second processing blocks is ⁇ , and K is the number of information bits of polar encoding.
  • the value of the padding bit is a predetermined value, for example, 0 or 1.
  • NK fixed bits are added consecutive NK fixed bits to each of the plurality of second processing blocks to obtain a plurality of third processing blocks.
  • the value of the fixed bit is a predetermined value, for example, 0 or 1.
  • N is 2 ⁇ ⁇ , ⁇ is an integer greater than 0, NK ⁇ 0.
  • polar coding can be performed by segmenting the data block as uniformly as possible and filling the bit processing and the fixed bit, thereby reducing the performance difference between the code blocks.
  • the data block in the embodiment of the present invention may be a data block in which a check bit for performing CRC check on the transport block is added before the transport block or after the transport block, or may be a CRC-free The transport block added by the bit.
  • a CRC check is as follows: Assume input bits (no CRC) The transfer block added by the check bit) is
  • the calculated CRC check bit is ⁇ . , , ⁇ 2 output bits (via a transport block that passes the CRC check, where A is the length of the input sequence, that is, the number of input bits.
  • L the number of parity bits
  • the output bit is a check bit added to the CRC check of the transport block after the input bit (the transport block added without the CRC check bit).
  • the output bit is a check bit added to the CRC check of the transport block before the input bit (the transport block added without the CRC check bit).
  • the HARQ may be determined.
  • step 101 when performing code block segmentation processing on the data block to obtain the first processing block, it is assumed that the data block (ie, input bit) is B is the number of bits of the data block before the code block segmentation process. K is the number of information bits that are polar encoded and is a predetermined parameter. C is the number of first processing blocks obtained after the code block segmentation process. J is the number of check bits for CRC check in each first processing block, 0 J ⁇ K. B is the total number of bits of the C first processing blocks. r is the sequence number of the first processing block, lr C.
  • J is the number of parity bits used by the first processing block to perform the cyclic redundancy check CRC, 0 J ⁇ K.
  • each data block can be encoded The efficiency is basically the same, reducing the performance difference between processing between code blocks.
  • step 102 when a plurality of second processing blocks are determined according to the padding bits and the plurality of first processing blocks, the number of bits of the first processing block is first determined, and whether the padding bits are added according to the number of the first processing blocks is determined.
  • the first processing block can be used as the second processing block, and no padding bits need to be added.
  • K- consecutive padding bits may be added to the first processing block, where the number of bits of the rth first processing block in the plurality of first processing blocks is represented , lr C.
  • step 103 when a fixed bit is added to a plurality of second processing blocks to acquire a plurality of third processing blocks, fixed bits are added according to the filling condition of the padding bits.
  • B' J if there is a padding bit in the second processing block, a contiguous position is added before the padding bit and adjacent to the padding bit ⁇ - ⁇ fixed bits to obtain a third processing block; if the second processing block does not have padding bits, then consecutive ⁇ - ⁇ fixed bits are added before the second processing block and adjacent to the second processing block To obtain a third processing block.
  • the manner of adding the fixed bit is preceded by the second processing block, and consecutive ⁇ - ⁇ fixed bits are added to the position adjacent to the second processing block.
  • B' J if there is a padding bit in the second processing block, a contiguous position is added after the padding bit and adjacent to the padding bit ⁇ - ⁇ fixed bits to obtain a third processing block; if the second processing block does not have padding bits, after the second processing block, and adding a consecutive ⁇ - ⁇ fixed bits adjacent to the second processing block To obtain a third processing block.
  • the method of charging bits and adding fixed bits is after the second processing block, and consecutive NK fixed bits are added to the position adjacent to the second processing block.
  • consecutive NK fixed bits can be added in front of each second processing block and adjacent to the second processing block to obtain a third Processing the block; or uniformly adding consecutive NK fixed bits after each second processing block and adjacent to the second processing block to obtain the third processing block.
  • step 104 multiple third processing blocks may be directly polar encoded.
  • the method of performing polar encoding on the third processing block reference may be made to the method of polar encoding in the prior art, and the present invention will not be repeated herein.
  • a plurality of third processing blocks may be interleaved to obtain a plurality of fourth processing blocks, and then the plurality of fourth processing blocks are polar encoded.
  • the processing may be performed as follows. Suppose that the rth third processing block of the plurality of third processing blocks is
  • the data processing apparatus 200 may include: a first acquisition unit 201, a determination unit 202, a second acquisition unit 203, and an encoding unit 204.
  • the first obtaining unit 201 may perform code block segmentation processing on the data block to obtain a plurality of first processing blocks.
  • the difference between the number of bits of any two of the plurality of first processing blocks is not more than 1 bit.
  • the determining unit 202 may determine a plurality of second processing blocks according to the padding bits and the plurality of first processing blocks.
  • the number of bits of each of the second processing blocks is ⁇ , and ⁇ is the number of information bits of polar encoding.
  • the value of the padding bit is a predetermined value, for example, 0 or 1.
  • the second obtaining unit 203 may add consecutive ⁇ -K fixed bits to each of the plurality of second processing blocks to obtain a plurality of third processing blocks.
  • the value of the fixed bit is a predetermined value, for example, 0 or 1.
  • the value is 2 ⁇ ⁇ , ⁇ is an integer greater than 0, ⁇ - ⁇ ⁇ 0.
  • the encoding unit 204 may perform polar encoding according to the plurality of third processing blocks.
  • the data processing apparatus 200 can segment the data block as evenly as possible.
  • the padding processing and the fixed bits are performed to enable polar encoding, which reduces the performance difference between the code blocks.
  • the data block in the embodiment of the present invention may be a data block in which a check bit for performing CRC check on the transport block is added before the transport block or after the transport block, or may be a CRC-free The transport block added by the bit.
  • the first obtaining unit 201 performs code block segmentation processing on the data block to obtain the plurality of first processing blocks, if the number of bits B of the data block is greater than K, the data block is divided into C devices.
  • each data block By segmenting the data blocks relatively uniformly, the efficiency of encoding each data block can be made substantially the same, and the performance difference between processing between code blocks is reduced.
  • the determining unit 202 may first determine the number of bits of the first processing block, and determine whether the number of the first processing blocks is determined according to the number of the first processing blocks. Add padding bits. If the number of bits of the first processing block is K, the determining unit 202 may use the first processing block as the second processing block without adding padding bits. If the number of bits of the first processing block is less than K, the determining unit 202 may add K- consecutive padding bits to the first processing block, where the rth first processing block of the plurality of first processing blocks is represented The number of bits, lr C. There are two ways to add padding bits.
  • padding bits are added to the first processing block, the consistency of the padding mode should be maintained, that is, if padding bits need to be added, it is uniformly added before the first processing block whose number of bits is smaller than K, or unified in the number of bits.
  • the first processing block smaller than K is added, there may be cases where some are added before the first processing block, and some are added after the first processing block. At this time, the number of bits of each second processing block is K.
  • the second obtaining unit 203 may add a fixed bit according to the filling condition of the padding bit when adding a fixed bit to the plurality of second processing blocks to acquire the plurality of third processing blocks.
  • the second acquisition unit 203 fills the bit padding manner, the first number of bits is less than the first number of bits. Filling the block before processing, then: if the second processing block has padding bits, the second obtaining unit 203 adds consecutive NK fixed bits before the padding bit and adjacent to the padding bit to obtain the third processing block; The second processing unit does not have padding bits, and the second obtaining unit 203 adds consecutive NK fixed bits before the second processing block and adjacent to the second processing block to obtain the third processing block. Actually, regardless of whether or not the padding bit exists in the second processing block, the second obtaining unit 203 adds the fixed bit in a manner that is before the second processing block, and adds consecutive NK fixed bits to the position adjacent to the second processing block. .
  • the second obtaining unit 203 fills the bit stuffing after the first processing block whose number of bits is smaller than K, then: if the second processing block has padding bits, the second obtaining unit 203 after padding the bits and padding Adding consecutive NK fixed bits to the position adjacent to the bit to obtain the third processing block; if the second processing block does not have padding bits, the second obtaining unit 203 is after the second processing block and adjacent to the second processing block The location adds consecutive NK fixed bits to get the third processing block. In fact, regardless of whether the second processing block has padding bits, the second obtaining unit 203 adds the fixed bits in a manner that is after the second processing block, and adds consecutive NK fixed bits to the position adjacent to the second processing block. .
  • the second obtaining unit 203 can uniformly add consecutive NK fixed positions before each second processing block and adjacent to the second processing block. Bits to obtain a third processing block; or the second obtaining unit 203 may add consecutive NK fixed bits after each second processing block and adjacent to the second processing block to acquire a third processing block.
  • the encoding unit 204 when the encoding unit 204 performs polar encoding on the plurality of third processing blocks, the plurality of third processing blocks may be directly polar encoded.
  • the method of performing polar encoding on the third processing block reference may be made to the method of polar encoding in the prior art, and the present invention is not described herein again.
  • the multiple processing blocks may be first interleaved to obtain a plurality of fourth processing blocks, and then the multiple fourth processing blocks are performed. Polar encoding.
  • the coding unit 204 may first determine the interleaving sequence , e ⁇ 0, ... , N -l ⁇ ? 0 ⁇ x ⁇ N -l , where any two elements of the interleaving sequence are different from each other.
  • the encoding unit 204 performs interleaving mapping on the rth third processing block according to the interleaving sequence. Processing, the processed rth fourth processing block ⁇ .
  • FIG. 3 is a schematic block diagram of a data processing apparatus 300 in accordance with an embodiment of the present invention.
  • the data processing device 300 may include: an input unit 301, an output unit 303, a processor 302, and a memory 304.
  • the processor 302 may perform code block segmentation processing on the data block to obtain a plurality of first processing blocks.
  • the difference between the number of bits of any two of the plurality of first processing blocks is not more than 1 bit.
  • the memory 304 may store instructions that cause the processor 302 to perform block segmentation processing on the data block to obtain a plurality of first processing blocks.
  • the processor 302 can also determine a plurality of second processing blocks based on the padding bits and the plurality of first processing blocks.
  • the number of bits of each of the second processing blocks is ⁇ , and ⁇ is the number of information bits of polar encoding.
  • the value of the padding bit is a predetermined value, for example, 0 or 1.
  • the memory 304 can also store instructions that cause the processor 302 to determine a plurality of second processing blocks based on the padding bits and the plurality of first processing blocks.
  • the processor 302 may also add consecutive N - K fixed bits to each of the plurality of second processing blocks to obtain a plurality of third processing blocks.
  • the value of the fixed bit is a predetermined value, for example, 0 or 1.
  • N is 2 ⁇ ⁇
  • ⁇ is an integer greater than 0, NK ⁇ 0.
  • the memory 304 can also store instructions that cause the processor 302 to add consecutive ⁇ - ⁇ fixed bits to each of the plurality of second processing blocks to obtain a plurality of third processing blocks.
  • the processor 302 can also perform polar encoding according to the plurality of third processing blocks.
  • the memory 304 can also store instructions that cause the processor 302 to perform polar encoding based on the plurality of third processing blocks.
  • the data processing apparatus 300 can perform polar encoding by segmenting the data block as uniformly as possible and performing padding processing and fixed bits, thereby reducing performance difference between the code blocks.
  • the processor 302 controls the operation of the data processing apparatus 300, which may also be referred to as a CPU (Central Processing Unit).
  • Memory 304 can include read only memory and random access memory and provides instructions and data to processor 302.
  • a portion of memory 304 may also include non-volatile random access memory (NVRAM).
  • NVRAM non-volatile random access memory
  • the various components of the user equipment 300 are coupled together by a bus system 305, which may include, in addition to the data bus, a power bus, a control bus, a status signal bus, and the like. However, for clarity of description, various buses are labeled as bus system 305 in the figure.
  • Processor 302 may be an integrated circuit chip with signal processing capabilities. In the implementation process, each step of the foregoing method may be completed by an integrated logic circuit of hardware in the processor 302 or an instruction in a form of software.
  • the processor 302 described above may be a general purpose processor, a digital signal processor (DSP), an application specific integrated circuit (ASIC), an off-the-shelf programmable gate array (FPGA) or other programmable logic device, discrete gate or transistor logic device, discrete hardware. Component.
  • DSP digital signal processor
  • ASIC application specific integrated circuit
  • FPGA off-the-shelf programmable gate array
  • the methods, steps, and logical block diagrams disclosed in the embodiments of the present invention may be implemented or executed.
  • the general purpose processor may be a microprocessor or the processor or any conventional processor or the like.
  • the steps of the method disclosed in the embodiments of the present invention may be directly implemented as a hardware decoding processor, or may be performed by a combination of hardware and software modules in the decoding processor.
  • the software modules can be located in a conventional storage medium such as random access memory, flash memory, read only memory, programmable read only memory or electrically erasable programmable memory, registers, and the like.
  • the storage medium is located in the memory 304, and the processor 302 reads the information in the memory 304 and combines the hardware to perform the steps of the above method.
  • the data block in the embodiment of the present invention may be a data block in which a check bit for performing CRC check on the transport block is added before the transport block or after the transport block, or may be a CRC-free The transport block added by the bit.
  • the processor 302 when the processor 302 performs code block segmentation processing on the data block to obtain the plurality of first processing blocks, if the number of bits B of the data block is greater than K, the data block is divided into C pieces.
  • J is the number of check bits used to perform the cyclic redundancy check CRC on the first processing block, 0 J ⁇ K.
  • each data block By segmenting the data blocks relatively uniformly, the efficiency of encoding each data block can be made substantially the same, and the performance difference between processing between code blocks is reduced.
  • the number of bits of the first processing block may be determined first, and whether the number of the first processing blocks is determined according to the number of the first processing blocks Add padding bits. If the number of bits of the first processing block is K, the processor 302 may use the first processing block as the second processing block without adding padding bits. If the number of bits U of the first processing block is at K, the processor 302 may add K- consecutive padding bits to the first processing block, where the rth first processing in the plurality of first processing blocks is indicated. The number of bits in the block, lr C. There are two ways to add padding bits.
  • padding bits are added to the first processing block, the consistency of the padding mode should be maintained, that is, if padding bits need to be added, it is uniformly added before the first processing block whose number of bits is smaller than K, or unified in the number of bits.
  • the first processing block smaller than K is added, there may be cases where some are added before the first processing block, and some are added after the first processing block. At this time, the number of bits of each second processing block is K.
  • the processor 302 may add a fixed bit according to the filling condition of the padding bit when adding a fixed bit to the plurality of second processing blocks to acquire the plurality of third processing blocks.
  • the processor 302 fills the bit stuffing manner before the first processing block with the number of bits is less than ⁇ , then: if the second processing block has padding bits, the processor 302 is before the padding bit and adjacent to the padding bit. The location adds consecutive ⁇ - ⁇ fixed bits to obtain a third processing block; if the second processing block does not have padding bits, the processor 302 adds consecutive bits before the second processing block and adjacent to the second processing block ⁇ - ⁇ a fixed bit to get the third processing block. In fact, regardless of whether there is a padding bit in the second processing block, the way in which the processor 302 adds the fixed bits is before the second processing block, and consecutive ⁇ - ⁇ fixed bits are added to the position adjacent to the second processing block. .
  • the processor 302 fills the bit stuffing manner after the first processing block with the number of bits is less than ⁇ , then: if the second processing block has padding bits, the processor 302 is after the padding bit and adjacent to the padding bit. Positions add consecutive ⁇ - ⁇ fixed bits to obtain a third processing block; if the second processing block does not have padding bits, the processor 302 adds a contiguous position after the second processing block and adjacent to the second processing block ⁇ - ⁇ a fixed bit to get the third processing block. In fact, regardless of whether the second processing block has padding bits, the processor 302 adds fixed bits in a manner after the second processing block, and adds consecutive ⁇ - ⁇ fixed bits to the position adjacent to the second processing block. .
  • the plurality of second processing blocks have no padding bits, and the processor 302 can uniformly add consecutive ⁇ - ⁇ fixed positions before each second processing block and adjacent to the second processing block. Bits to obtain a third processing block; or processor 302 may add consecutive ⁇ - ⁇ fixed bits after each second processing block and adjacent to the second processing block to obtain a third processing block.
  • the processor 302 may directly The third processing block performs polar encoding.
  • the processor 302 may directly The third processing block performs polar encoding.
  • the method of performing the polar coding on the third processing block reference may be made to the method of the prior art polar coding, and the present invention is not described herein again.
  • the multiple processing blocks may be first interleaved to obtain a plurality of fourth processing blocks, and then the fourth processing blocks are performed. Polar encoding.
  • the processor 302 performs interleaving mapping processing on the rth third processing block according to the interleaving sequence, and the processed rth fourth processing block ⁇ ., , , ,..., ⁇ and
  • the size of the sequence numbers of the above processes does not mean the order of execution, and the order of execution of each process should be determined by its function and internal logic, and should not be taken to the embodiments of the present invention.
  • the implementation process constitutes any limitation.
  • the disclosed systems, devices, and methods may be implemented in other ways.
  • the device embodiments described above are merely illustrative.
  • the division of the unit is only a logical function division.
  • there may be another division manner for example, multiple units or components may be combined or Can be integrated into another system, or some features can be ignored, or not executed.
  • the coupling or direct coupling or communication connection shown or discussed may be an indirect coupling or communication connection through some interface, device or unit, and may be electrical, mechanical or otherwise.
  • the units described as separate components may or may not be physically separate.
  • the components displayed for the unit may or may not be physical units, ie may be located in one place, or may be distributed over multiple network units. Some or all of the units may be selected according to actual needs to achieve the purpose of the solution of the embodiment.
  • each functional unit in each embodiment of the present invention may be integrated into one processing unit, or each unit may exist physically separately, or two or more units may be integrated into one unit.
  • the functions, if implemented in the form of software functional units and sold or used as separate products, may be stored in a computer readable storage medium.
  • the technical solution of the present invention which is essential to the prior art or part of the technical solution, may be embodied in the form of a software product stored in a storage medium, including
  • the instructions are used to cause a computer device (which may be a personal computer, server, or network device, etc.) to perform all or part of the steps of the methods described in various embodiments of the present invention.
  • the foregoing storage medium includes: a U disk, a mobile hard disk, a read-only memory (ROM), a random access memory (RAM), a magnetic disk or an optical disk, and the like, which can store program codes. .

Landscapes

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Abstract

本发明实施例提供一种数据处理的方法和装置，该方法包括：对数据块进行码块分段处理以获取多个第一处理块，该多个第一处理块中的任意两个的比特个数之差不大于1比特；根据填充比特和该多个第一处理块确定多个第二处理块，该填充比特的值为预定的值；对该多个第二处理块的每一个添加连续的N-K个固定比特以获取多个第三处理块，其中，该固定比特的值为预定的值，N-K≥0；根据该多个第三处理块进行polar编码。本发明实施例中，通过对数据块尽可能均匀地分段并做填充比特处理和固定比特处从而能够进行polar编码，减小了码块之间的性能差异。

Description

数据处理的方法和装置 技术领域
本发明实施例涉及通信领域， 并且更具体地， 涉及数据处理的方法和装 置。 背景技术
在信息论的指引下， 信道编码的理论研究获得了迅速发展， 人们研究出 了许多性能出色的编码技术， 包括分组码、 卷积码、 级联码等， 例如， Turbo 码就是一种级联码， LDPC ( Low-density Parity-check, 低密度奇偶校验）码 和极化 polar码则属于分组码， Turbo码和 LDPC码已经在 3G( 3rd-generation, 第三代移动通信技术）， 4G ( 4th-generation, 第四代移动通信技术）标准中 采用， 而 polar码作为一种接近信道容量的新型编码技术， 最近受到了广泛 的关注和研究。
一般而言， 编码器对长度为 K的输入比特（也常称为信息比特 )进行编 码， 产生长度为 N的输出比特（也常称为码字比特）。 Turbo码的编码器比 较灵活， 采用单一母码， 能够支持多种信息比特长度 K, LDPC码通过结构 化的扩展方式支持多种信息比特长度 K。 而典型的 polar码的码字长度一般 是 2Λη, η为整数， 基于一种基本码率 R (单一母码） 的 polar码的信息比特 长度 K和码字长度 N不能支持灵活的长度选择。
在 LTE ( Long Term Evolution, 长期演进 ) 系统的 Turbo编码处理过程 中， TB ( Transport Block, 传输块 )长度一旦超过 Turbo编码器的最大输入 比特长度（即 Turbo码的最大交织器大小 6144比特 ), 就需要将这个较长的 TB块分割成若干较短的码块,使得每个码块的长度,在添加码块 CRC( Cyclic Redundancy Check, 循环冗余校验）和填充比特之后， 能够符合 Turbo编码 器允许的输入比特长度（对应 188种 QPP交织器大小 ), 从而完成每个码块 的编码处理。 码块分段过程中， 所有的填充比特总是添加在第一个码块的起 始位置。
上述的码块分段和添加填充比特的方法存在的问题是，码块之间的长度 有明显差异， 填充比特集中在同一个码块， 码块之间出现性能差异问题， 损 害 TB块误码率性能， 不适合 polar编码处理， 需要进一步的改进 。 发明内容
本发明实施例提供一种数据处理的方法， 能够减小 polar编码时码块之 间的性能差异。
第一方面， 提出了一种数据处理的方法， 该方法包括： 对数据块进行码 块分段处理以获取多个第一处理块，该多个第一处理块中的任意两个的比特 个数之差不大于 1比特； 根据填充比特和该多个第一处理块确定多个第二处 理块， 其中， 该多个第二处理块的每一个的比特个数为 Κ, K为极化 polar 码的信息比特个数， 该填充比特的值为预定的值； 对该多个第二处理块的每 一个添加连续的 N-K个固定比特以获取多个第三处理块，其中，该固定比特 的值为预定的值， N取值为 2Λη, η为大于 0的整数， N-K≥0; 根据该多个第 三处理块进行 polar编码。
在第一种可能的实现方式中， 结合第一方面， 对数据块进行码块分段处 理以获取多个第一处理块具体可实现为： 如果该数据块的比特个数大于 K, 则将该数据块分成 C个该第一处理块； 该 C个该第一处理块的每一个的比 特个数 为： 当 1≤ ≤ 'η χ! 时 =「 '/C] , 当 'modC<r≤C时 =^'/(」； 或当 1≤/"≤ 'η χ1( 时 =L '/C」， 当 'modC</"≤C时 =「 '/C，； 其中， r为 该第一处理块的顺序编号， l r C, 该第一处理块的个数 C
Figure imgf000004_0001
, 该 C个该第一处理块的总比特个数 s' = s + c' ， B为该数据块的比特个数， J为 该第一处理块用于循环冗余校验 CRC的校验比特个数， 且 0 J<K。
在第二种可能的实现方式中， 结合第一方面， 根据填充比特和该多个第 一处理块确定第二处理块具体可实现为： 如果该第一处理块的任一个的比特 个数小于 K,则对该比特个数小于 K的第一处理块添加该填充比特形成该第 二处理块， 其中， 该第二处理块的每一个的填充比特个数为 K - , 为该 多个第一处理块的第 r个处理块的比特个数， l r C; 如果该第一处理块 的任一个的比特个数等于 K,则将该比特个数等于 K的第一处理块作为该第 二处理块。
在第三种可能的实现方式中， 结合第一方面的第二种可能的实现方式， 对该比特个数小于 K 的第一处理块添加该填充比特形成该第二处理块具体 可实现为：在该比特个数小于 K的第一处理块之前添加该填充比特以形成该 第二处理块。 在第四种可能的实现方式中， 结合第一方面的第三种可能的实现方式， 对该多个第二处理块的每一个添加连续的 N-K个固定比特以获取多个第三 处理块具体可实现为： 如果该第二处理块存在该填充比特， 则在该填充比特 之前且与该填充比特相邻的位置添加该连续的 N-K个固定比特以获取该第 三处理块； 如果该第二处理块不存在该填充比特， 则在该第二处理块之前且 与该第二处理块相邻的位置添加该连续的 N-K个固定比特以获取该第三处 理块。
在第五种可能的实现方式中， 结合第一方面的第二种可能的实现方式， 对该比特个数小于 K 的第一处理块添加该填充比特形成该第二处理块具体 可实现为：在该比特个数小于 K的第一处理块之后添加该填充比特以形成该 第二处理块。
在第六种可能的实现方式中， 结合第一方面的第五种可能的实现方式， 对该多个第二处理块的每一个添加连续的 N-K个固定比特以获取多个第三 处理块具体可实现为： 如果该第二处理块存在该填充比特， 则在该填充比特 之后且与该填充比特相邻的位置添加该连续的 N-K个固定比特以获取该第 三处理块； 如果该第二处理块不存在该填充比特， 则在该第二处理块之后且 与该第二处理块相邻的位置添加该连续的 N-K个固定比特以获取该第三处 理块。
在第七种可能的实现方式中， 结合第一方面， 根据该多个第三处理块进 行 polar编码具体可实现为： 对该多个第三处理块进行交织映射以获取多个 第四处理块； 对该多个第四处理块进行 polar编码。
在第八种可能的实现方式中， 结合第一方面的第七种可能的实现方式， 对该多个第三处理块进行交织映射以获取多个第四处理块具体可实现为： 根 据映射关系 =^, x=0, 1, N-1 确定该多个第四处理块， 其中， Cr =^^2^,...,^]为该多个第三处理块的第 r 个第三处理块，
<^=[ «2， ， ，^)]为该多个第四处理块的第 r个第四处理块， l r C, C 为该多个第三处理块的个数， nw^H .^— J, e{0,...,N-l}? 0≤x≤w- 1为 该交织映射的交织序列表达式， 该交织序列的任意两个元素不同。
第二方面， 提出了一种数据处理装置， 该装置包括： 第一获取单元， 可 对数据块进行码块分段处理以获取多个第一处理块， 该多个第一处理块中的 任意两个的比特个数之差不大于 1比特； 确定单元， 可根据填充比特和该多 个第一处理块确定多个第二处理块， 其中， 该多个第二处理块的每一个的比 特个数为 Κ, K为极化 polar编码的信息比特个数， 该填充比特的值为预定 的值； 第二获取单元，可对该多个第二处理块的每一个添加连续的 N-K个固 定比特以获取多个第三处理块， 其中， 该固定比特的值为预定的值， N取值 为 2Λη, η为大于 0的整数， N-K≥0; 编码单元， 可根据该第三处理块进行 polar编码。
在第一种可能的实现方式中， 结合第二方面， 具体实现为： 如果该数据 块的比特个数大于 K,该第一获取单元可将该数据块分成 C个该第一处理块， 该 C个该第一处理块的每一个的比特个数 为： 当 1≤ r≤ fi'modC时
=「B7C], 当 'modC<r≤C时 =L '/C」； 或当 i r B'modC时 =L '/C」， 当 TmodC<r≤C时 =「β'/< Ί; 其中， r为该第一处理块的顺序编号， l r <C, 该第一处理块的个数 c^^^- , 该 C个该第一处理块的总比特个数
B' = B + C-J , B为该数据块的比特个数， J为对该第一处理块进行循环冗余校 验 CRC所需要添加的校验比特个数， 且 0 J<K。
在第二种可能的实现方式中， 结合第二方面， 具体实现为： 如果该第一 处理块的任一个的比特个数小于 K,该确定单元可对该比特个数小于 K的第 一处理块添加该填充比特形成该第二处理块， 其中， 该第二处理块的每一个 的填充比特个数为 K_Kr, 为该多个第一处理块的第 r个处理块的比特个 数， l r C; 如果该第一处理块的任一个的比特个数等于 K, 该确定单元 可将该比特个数等于 K的第一处理块作为该第二处理块。
在第三种可能的实现方式中， 结合第二方面的第二种可能的实现方式， 具体实现为：该确定单元可在该比特个数小于 K的第一处理块之前添加该填 充比特以形成该第二处理块。
在第四种可能的实现方式中， 结合第二方面的第三种可能的实现方式， 具体实现为： 如果该第二处理块存在该填充比特， 该第二获取单元可在该填 充比特之前且与该填充比特相邻的位置添加该连续的 N-K个固定比特以获 取该第三处理块； 如果该第二处理块不存在该填充比特， 该第二获取单元可 在该第二处理块之前且与该第二处理块相邻的位置添加该连续的 N-K个固 定比特以获取该第三处理块。
在第五种可能的实现方式中， 结合第二方面的第二种可能的实现方式， 具体实现为：该确定单元可在该比特个数小于 K的第一处理块之后添加该填 充比特以形成该第二处理块。
在第六种可能的实现方式中， 结合第二方面的第五种可能的实现方式， 具体可实现为： 如果该第二处理块存在该填充比特， 该第二获取单元可在该 填充比特之后且与该填充比特相邻的位置添加该连续的 N-K个固定比特以 获取该第三处理块； 如果该第二处理块不存在该填充比特， 该第二获取单元 可在该第二处理块之后且与该第二处理块相邻的位置添加该连续的 N-K个 固定比特以获取该第三处理块。
在第七种可能的实现方式中，结合第二方面，该编码单元具体可实现为： 对该多个第三处理块进行交织映射以获取多个第四处理块； 对该多个第四处 理块进行 polar编码。
在第八种可能的实现方式中， 结合第二方面的第七种可能的实现方式， 该编码单元对该多个第三处理块进行交织映射以获取多个第四处理块具体 可实现为： 该编码单元可 ^据映射关系 = ^ , x=0, 1 , N-1 确定该多 个第四处理块， 其中， = [ 。， "^，^，…，^- )]为该多个第三处理块的第 r个 第三处理块， ^ ^。， ， ， ，…，^^为该多个第四处理块的第！^个第四处理块， K r < C, C为该多个第三处理块的个数， nw ^H'""^- J , « {0,..., N-l} ?
0≤x≤N-l为该交织映射的交织序列表达式， 该交织序列的任意两个元素不 同。
本发明实施例中，通过对数据块尽可能均匀地分段并做填充比特处理和 固定比特处从而能够进行 polar编码， 减小了码块之间的性能差异。 附图说明
为了更清楚地说明本发明实施例的技术方案， 下面将对实施例或现有技 术描述中所需要使用的附图作筒单地介绍， 显而易见地， 下面描述中的附图 仅仅是本发明的一些实施例， 对于本领域普通技术人员来讲， 在不付出创造 性劳动的前提下， 还可以根据这些附图获得其他的附图。
图 1是本发明实施例对数据块进行 polar编码的方法流程图。
图 2是本发明实施例数据处理装置的示意框图。
图 3是本发明实施例另一数据处理装置的示意框图。 具体实施方式 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例是本发明一部分实施例， 而不是 全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有做出创 造性劳动前提下所获得的所有其他实施例， 都属于本发明保护的范围。
应理解， 本发明实施例的技术方案可以应用于各种通信系统， 例如： 全 球移动通讯（GSM, Global System of Mobile communication ) 系统、 码分多 址（ CDMA, Code Division Multiple Access )系统、宽带码分多址（ WCDMA, Wideband Code Division Multiple Access ) 系统、 通用分组无线业务 ( GPRS , General Packet Radio Service )、 长期演进 ( LTE, Long Term Evolution )系统、 LTE频分双工（ FDD , Frequency Division Duplex )系统、 LTE时分双工（ TDD , Time Division Duplex ) , 通用移动通信系统 （UMTS , Universal Mobile Telecommunication System )等。
图 1是本发明实施例对数据块进行 polar编码的方法流程图， 图 1的方 法由数据处理装置执行。 该处理装置可以是 polar编码装置。
101 , 对数据块进行码块分段处理以获取多个第一处理块。 其中， 该多 个第一处理块中的任意两个的比特个数之差不大于 1比特。
102, 根据填充比特和所述多个第一处理块确定多个第二处理块。 其中， 该多个第二处理块的每一个的比特个数为 Κ, K为 polar编码的信息比特个 数。 该填充比特的值为预定的值， 例如， 0或 1。
103 , 对该多个第二处理块的每一个添加连续的 N-K个固定比特以获取 多个第三处理块。 其中， 该固定比特的值为预定的值， 例如， 0或 1。 N取 值为 2Λη, η为大于 0的整数， N-K≥0。
104, 根据该多个第三处理块进行 polar编码。
本发明实施例中，通过对数据块尽可能均匀地分段并做填充比特处理和 固定比特处从而能够进行 polar编码， 减小了码块之间的性能差异。
可选地， 本发明实施例中的数据块， 可以是在传输块之前或在传输块之 后添加了用于对传输块进行 CRC校验的校验比特的数据块， 也可以是未做 CRC校验比特添加的传输块。如果该数据块是在传输块之前或在传输块之后 添加了用于对传输块进行 CRC校验的校验比特的数据块， 则一种 CRC校验 的方式如下： 假设输入比特 （未做 CRC 校验比特添加的传输块） 是
«0 , βι , «2 , «3 , .., «Λ-1 , 计算后的 CRC校验比特是 Ρ。， ，Ρ2 输出比特（经 过 CRC校验的传输块），其中， A是输入序列长度，也就是输入比特的数目，
L是校验比特的数目， B=A+L。
输出比特 与输入比特 、 对传输块进行 CRC校验所需添加的校验比 特/ A的一种具体关系是：
= 当 k = 0, 1, 2, A-1;
bk k—A , 当 = ， A+1, A+2, A+L-1;
即输出比特为在输入比特（未做 CRC校验比特添加的传输块）之后添 加对传输块进行 CRC校验所需添加的校验比特。
输出比特 与输入比特 、对传输块进行 CRC校验所需添加的校验比 特 的一种具体关系：
bk , 当 k = 0, 1, 2, L-1;
bk = ak-L , 当 =1^, L+l, L+2, A+L-1;
即输出比特为在输入比特（未做 CRC校验比特添加的传输块）之前添 加对传输块进行 CRC校验所需添加的校验比特。
本发明实施例中， 如果经过 CRC 校验添加的数据块， 可确定 HARQ
( Hybrid Automatic Repeat request , 混合自动重传请求信息） 的反馈指示。
步骤 101中， 在对数据块进行码块分段处理以获取第一处理块时， 假设 数据块（即输入比特）是
Figure imgf000009_0001
B为码块分段处理前的数据块的比 特个数。 K是 polar编码的信息比特个数， 是一个预定参数。 C是码块分段 处理后得到的第一处理块的个数。 J是每个第一处理块中用于 CRC校验的校 验比特的个数， 0 J<K。 B，是该 C个第一处理块的总比特个数。 r是第一处 理块的顺序编号， l r C。
如果数据块的比特个数 B小于等于 K, 则不对数据块添加 CRC校验比 特， 输出码块 (即第一处理块)的个数 C=l, 每个码块的校验码个数 J=0, 输 出比特的总比特个数 B，=B, 此时输出比特即为输入比特。
如果数据块的比特个数 B大于 K, 则将所述数据块分成 C个所述第一 处理块， 其中， = , B' = B + C-J。 J为第一处理块用于进行循环冗余 校验 CRC的校验比特个数， 0 J<K。
本发明实施例的一种具体实施方式如下：该 C个第一处理块的每一个的 比特个数 为：当 1≤ Γ≤ 'η χ1( 时 =「 '/C，，当 'modC<r≤C时 =L '/C」。
本发明实施例的一种具体实施方式如下：该 C个第一处理块的每一个的 比特个数 为：当 i r fi'mod C时 二 7 」，当 'mod C < r≤C时 =「 '/ C 。 通过对数据块相对均匀的分段，可以使得对每个数据块编码的效率基本 相同， 减少了码块之间处理的性能差异。
步骤 102中，在根据填充比特和多个第一处理块确定多个第二处理块时， 先判断第一处理块的比特个数， 并根据第一处理块的个数决定是否添加填充 比特。
如果第一处理块的比特个数为 K, 则可将第一处理块作为第二处理块， 不需要添加填充比特。
如果第一处理块的比特个数 小于 K, 则可对第一处理块添加 K- 个 连续的填充比特，其中 表示该多个第一处理块中的第 r个第一处理块的比 特个数， l r C。 添加填充比特的方式可以有两种， 一种是在第一处理块 之前添加 K- 个连续的填充比特； 一种是在第一处理块之后添加 K- 个连 续的填充比特。 应注意， 对第一处理块添加填充比特时， 应保持填充方式的 一致性， 即如果需要添加填充比特， 则统一在比特个数小于 K的第一处理块 之前添加，或统一在比特个数小于 K的第一处理块之后添加， 不能出现有的 在第一处理块之前添加， 有的在第一处理块之后添加的情况。 此时， 每一个 第二处理块的比特个数都为 κ。
步骤 103中，在对多个第二处理块添加固定比特以获取多个第三处理块 时， 要根据填充比特的填充情况来来添加固定比特。
如果填充比特填充的方式是在比特个数小于 Κ的第一处理块之前填充， 贝' J: 如果第二处理块存在填充比特， 则在填充比特之前且与填充比特相邻的 位置添加连续的 Ν-Κ个固定比特以获取第三处理块；如果第二处理块不存在 填充比特， 则在第二处理块之前， 且与第二处理块相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处理块。 换句话说， 不管第二处理块是否存在填 充比特， 添加固定比特的方式， 都是在第二处理块之前， 且与第二处理块相 邻的位置添加连续的 Ν-Κ个固定比特。
如果填充比特填充的方式是在比特个数小于 Κ的第一处理块之后填充， 贝' J: 如果第二处理块存在填充比特， 则在填充比特之后且与填充比特相邻的 位置添加连续的 Ν-Κ个固定比特以获取第三处理块；如果第二处理块不存在 填充比特， 则在第二处理块之后， 且与第二处理块相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处理块。 换句话说， 不管第二处理块是否存在填 充比特， 添加固定比特的方式， 都是在第二处理块之后， 且与第二处理块相 邻的位置添加连续的 N-K个固定比特。
一种特殊的情况， 该多个第二处理块都没有填充比特， 则可统一在每一 个第二处理块之前且与第二处理块相邻的位置添加连续的 N-K个固定比特 以获取第三处理块； 或者统一在每一个第二处理块之后且与第二处理块相邻 的位置添加连续的 N-K个固定比特以获取第三处理块。
可选地， 步骤 104中， 可直接对多个第三处理块进行 polar编码。 对第 三处理块进行 polar编码的方式可参考现有技术 polar编码的方法，本发明在 此不再赘述。
可选地， 步骤 104中， 还可对多个第三处理块进行交织映射以获取多个 第四处理块， 再对多个第四处理块进行 polar编码。
进一步地， 对第三处理块进行交织映射以获取第四处理块时， 可根据以 下方式处理。 假设多 个第三处理块的第 r 个第三处理块为
C r =[C r0，C rl，C r2，C r3，"" i)] , 1 Γ C。 先确定交织序歹 ll = ('·0 ·1 ·2'···Ί 1) , ^ {0,...,N-1}? 0<x≤N-l, 其中， 交织序列的任意两个元素互不相同。 根据 交织序列对第 r个第三处理块进行交织映射处理， 处理后的第 r个第四处理 块 =[ ，0 ···，^— ]与第 r个第三处理块的关系为： c =c x=0, 1, ..., Ν-1。
图 2是本发明实施例数据处理装置 200的示意框图。 数据处理装置 200 可包括： 第一获取单元 201、 确定单元 202、 第二获取单元 203和编码单元 204。
第一获取单元 201, 可对数据块进行码块分段处理以获取多个第一处理 块。 其中， 该多个第一处理块中的任意两个的比特个数之差不大于 1比特。
确定单元 202, 可根据填充比特和所述多个第一处理块确定多个第二处 理块。 其中， 该第二处理块的每一个的比特个数为 Κ, Κ为 polar编码的信 息比特个数。 该填充比特的值为预定的值， 例如， 0或 1。
第二获取单元 203, 可对该多个第二处理块的每一个添加连续的 Ν- K 个固定比特以获取多个第三处理块。 其中， 该固定比特的值为预定的值， 例 如， 0或 1。 Ν取值为 2Λη, η为大于 0的整数， Ν-Κ≥0。
编码单元 204, 可根据该多个第三处理块进行 polar编码。
本发明实施例中，数据处理装置 200可通过对数据块尽可能均匀地分段 并做填充比特处理和固定比特处从而能够进行 polar编码， 减小了码块之间 的性能差异。
可选地， 本发明实施例中的数据块， 可以是在传输块之前或在传输块之 后添加了用于对传输块进行 CRC校验的校验比特的数据块， 也可以是未做 CRC校验比特添加的传输块。
可选地，第一获取单元 201在对数据块进行码块分段处理以获取多个第 一处理块时， 如果数据块的比特个数 B大于 K, 则将所述数据块分成 C个 所述第一处理块， 其中， C =「 /(K- )]， B' = B + C.j 。 J为对所述第一处理块用 于进行循环冗余校验 CRC的校验比特个数， 0 J<K。
本发明实施例的一种具体实施方式如下：该 C个第一处理块的每一个的 比特个数 为：当 1≤ /"≤ 'η χ1( 时 =「 '/C，，当 'modC</"≤C时 =L '/C」。
本发明实施例的一种具体实施方式如下：该 C个第一处理块的每一个的 比特个数 为：当 i r fi'modC时 二 7 」，当 'modC<r≤C时 =「 '/C 。
通过对数据块相对均勾的分段，可以使得对每个数据块编码的效率基本 相同， 减少了码块之间处理的性能差异。
可选地，确定单元 202在根据填充比特和多个第一处理块确定多个第二 处理块时， 可先判断第一处理块的比特个数， 并根据第一处理块的个数决定 是否添加填充比特。 如果第一处理块的比特个数为 K, 则确定单元 202可将 第一处理块作为第二处理块， 不需要添加填充比特。 如果第一处理块的比特 个数 小于 K, 则确定单元 202可对第一处理块添加 K- 个连续的填充比 特， 其中 表示该多个第一处理块中的第 r个第一处理块的比特个数， l r C。 添加填充比特的方式可以有两种， 一种是在第一处理块之前添加 K- 个连续的填充比特； 一种是在第一处理块之后添加 K- 个连续的填充比特。 应注意， 对第一处理块添加填充比特时， 应保持填充方式的一致性， 即如果 需要添加填充比特， 则统一在比特个数小于 K的第一处理块之前添加，或统 一在比特个数小于 K的第一处理块之后添加，不能出现有的在第一处理块之 前添加， 有的在第一处理块之后添加的情况。 此时， 每一个第二处理块的比 特个数都为 K。
可选地，第二获取单元 203可在对多个第二处理块添加固定比特以获取 多个第三处理块时， 根据填充比特的填充情况来来添加固定比特。
如果第二获取单元 203填充比特填充的方式是在比特个数小于 Κ的第一 处理块之前填充， 则： 如果第二处理块存在填充比特， 则第二获取单元 203 在填充比特之前且与填充比特相邻的位置添加连续的 N-K 个固定比特以获 取第三处理块； 如果第二处理块不存在填充比特， 则第二获取单元 203在第 二处理块之前，且与第二处理块相邻的位置添加连续的 N-K个固定比特以获 取第三处理块。 实际上， 不管第二处理块是否存在填充比特， 第二获取单元 203添加固定比特的方式， 都是在第二处理块之前， 且与第二处理块相邻的 位置添加连续的 N-K个固定比特。
如果第二获取单元 203填充比特填充的方式是在比特个数小于 K的第一 处理块之后填充， 则： 如果第二处理块存在填充比特， 则第二获取单元 203 在填充比特之后且与填充比特相邻的位置添加连续的 N-K 个固定比特以获 取第三处理块； 如果第二处理块不存在填充比特， 则第二获取单元 203在第 二处理块之后，且与第二处理块相邻的位置添加连续的 N-K个固定比特以获 取第三处理块。 实际上， 不管第二处理块是否存在填充比特， 第二获取单元 203添加固定比特的方式， 都是在第二处理块之后， 且与第二处理块相邻的 位置添加连续的 N-K个固定比特。
一种特殊的情况， 该多个第二处理块都没有填充比特， 则第二获取单元 203可统一在每一个第二处理块之前且与第二处理块相邻的位置添加连续的 N-K个固定比特以获取第三处理块； 或者第二获取单元 203可统一在每一个 第二处理块之后且与第二处理块相邻的位置添加连续的 N-K个固定比特以 获取第三处理块。
可选地， 编码单元 204对多个第三处理块进行 polar编码时， 可直接对 多个第三处理块进行 polar编码。对第三处理块进行 polar编码的方式可参考 现有技术 polar编码的方法， 本发明在此不再赘述。
可选地， 编码单元 204对多个第三处理块进行 polar编码时， 还可先对 多个第三处理块进行交织映射以获取多个第四处理块，再对多个第四处理块 进行 polar编码。
进一步地，编码单元 204对多个第三处理块进行交织映射以多个获取第 四处理块时， 可根据以下方式处理。 假设多个第三处理块的第 r个第三处理 块为 Cr = [Cr。，Crt，Cr2，Cr3，'"， w- , l r C。 编码单元 204 可先确定交织序列
Figure imgf000013_0001
, e {0, ... , N -l} ? 0 < x≤N -l , 其中， 交织序列的任意两个元 素互不相同。 编码单元 204根据交织序列对第 r个第三处理块进行交织映射 处理， 处理后的第 r个第四处理块 ^。， ， ， ，…，^^与第 r个第三处理块 的关系为： = t x=0, 1 , ... , N-l。
图 3是本发明实施例数据处理装置 300的示意框图。 数据处理装置 300 可包括： 输入单元 301、 输出单元 303、 处理器 302和存储器 304。
处理器 302, 可对数据块进行码块分段处理以获取多个第一处理块。 其 中， 该多个第一处理块中的任意两个的比特个数之差不大于 1比特。
存储器 304, 可存储使得处理器 302对数据块进行码块分段处理以获取 多个第一处理块的指令。
处理器 302还可根据填充比特和所述多个第一处理块确定多个第二处理 块。 其中， 该第二处理块的每一个的比特个数为 Κ, Κ为 polar编码的信息 比特个数。 该填充比特的值为预定的值， 例如， 0或 1。 存储器 304还可存 储使得处理器 302根据填充比特和所述多个第一处理块确定多个第二处理块 的指令。
处理器 302还可对该多个第二处理块的每一个添加连续的 N - K个固定 比特以获取多个第三处理块。 其中， 该固定比特的值为预定的值， 例如， 0 或 1。 N取值为 2Λη, η为大于 0的整数， N-K≥0。 存储器 304还可存储使得 处理器 302对该多个第二处理块的每一个添加连续的 Ν - Κ个固定比特以获 取多个第三处理块的指令。
处理器 302还可根据该多个第三处理块进行 polar编码。 存储器 304还 可存储使得处理器 302根据该多个第三处理块进行 polar编码的指令。
本发明实施例中，数据处理装置 300可通过对数据块尽可能均匀地分段 并做填充比特处理和固定比特处从而能够进行 polar编码， 减小了码块之间 的性能差异。
处理器 302控制数据处理装置 300的操作，处理器 302还可以称为 CPU ( Central Processing Unit, 中央处理单元）。 存储器 304可以包括只读存储器 和随机存取存储器， 并向处理器 302提供指令和数据。 存储器 304的一部分 还可以包括非易失性随机存取存储器（ NVRAM )。 具体的应用中， 用户设备 300的各个组件通过总线系统 305耦合在一起， 其中总线系统 305除包括数 据总线之外， 还可以包括电源总线、 控制总线和状态信号总线等。 但是为了 清楚说明起见， 在图中将各种总线都标为总线系统 305。
上述本发明实施例揭示的方法可以应用于处理器 302中，或者由处理器 302实现。 处理器 302可能是一种集成电路芯片， 具有信号的处理能力。 在 实现过程中， 上述方法的各步骤可以通过处理器 302中的硬件的集成逻辑电 路或者软件形式的指令完成。 上述的处理器 302可以是通用处理器、 数字信 号处理器（DSP)、 专用集成电路（ASIC)、 现成可编程门阵列 （FPGA)或 者其他可编程逻辑器件、 分立门或者晶体管逻辑器件、 分立硬件组件。 可以 实现或者执行本发明实施例中的公开的各方法、 步骤及逻辑框图。 通用处理 器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明 实施例所公开的方法的步骤可以直接体现为硬件译码处理器执行完成， 或者 用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存 储器， 闪存、 只读存储器， 可编程只读存储器或者电可擦写可编程存储器、 寄存器等本领域成熟的存储介质中。该存储介质位于存储器 304,处理器 302 读取存储器 304中的信息， 结合其硬件完成上述方法的步骤。
可选地， 本发明实施例中的数据块， 可以是在传输块之前或在传输块之 后添加了用于对传输块进行 CRC校验的校验比特的数据块， 也可以是未做 CRC校验比特添加的传输块。
可选地，处理器 302在对数据块进行码块分段处理以获取多个第一处理 块时， 如果数据块的比特个数 B大于 K, 则将所述数据块分成 C个所述第 一处理块， 其中， =「 /(^- )], B' = B + C-J。 J为对所述第一处理块用于进行 循环冗余校验 CRC的校验比特个数， 0 J<K。
本发明实施例的一种具体实施方式如下：该 C个第一处理块的每一个的 比特个数 为：当 i r B'modC时 =「 '/C，，当 B'modC < r≤ C时 = L y C」。
本发明实施例的一种具体实施方式如下：该 C个第一处理块的每一个的 比特个数 为：当 1≤/"≤ 'η χ1( 时 =L '/C」，当 'modC</"≤C时 =「 '/C 。
通过对数据块相对均勾的分段，可以使得对每个数据块编码的效率基本 相同， 减少了码块之间处理的性能差异。
可选地，处理器 302在根据填充比特和多个第一处理块确定多个第二处 理块时， 可先判断第一处理块的比特个数， 并根据第一处理块的个数决定是 否添加填充比特。 如果第一处理块的比特个数为 K, 则处理器 302可将第一 处理块作为第二处理块， 不需要添加填充比特。 如果第一处理块的比特个数 U、于 K, 则处理器 302可对第一处理块添加 K- 个连续的填充比特， 其 中 表示该多个第一处理块中的第 r个第一处理块的比特个数， l r C。 添加填充比特的方式可以有两种， 一种是在第一处理块之前添加 K- 个连 续的填充比特； 一种是在第一处理块之后添加 K- 个连续的填充比特。 应 注意， 对第一处理块添加填充比特时， 应保持填充方式的一致性， 即如果需 要添加填充比特， 则统一在比特个数小于 K的第一处理块之前添加，或统一 在比特个数小于 K的第一处理块之后添加，不能出现有的在第一处理块之前 添加， 有的在第一处理块之后添加的情况。 此时， 每一个第二处理块的比特 个数都为 K。
可选地，处理器 302可在对多个第二处理块添加固定比特以获取多个第 三处理块时， 根据填充比特的填充情况来来添加固定比特。
如果处理器 302填充比特填充的方式是在比特个数小于 Κ的第一处理块 之前填充， 则： 如果第二处理块存在填充比特， 则处理器 302在填充比特之 前且与填充比特相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处理块； 如果第二处理块不存在填充比特， 则处理器 302在第二处理块之前， 且与第 二处理块相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处理块。 实际 上， 不管第二处理块是否存在填充比特， 处理器 302添加固定比特的方式， 都是在第二处理块之前，且与第二处理块相邻的位置添加连续的 Ν-Κ个固定 比特。
如果处理器 302填充比特填充的方式是在比特个数小于 Κ的第一处理块 之后填充， 则： 如果第二处理块存在填充比特， 则处理器 302在填充比特之 后且与填充比特相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处理块； 如果第二处理块不存在填充比特， 则处理器 302在第二处理块之后， 且与第 二处理块相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处理块。 实际 上， 不管第二处理块是否存在填充比特， 处理器 302添加固定比特的方式， 都是在第二处理块之后，且与第二处理块相邻的位置添加连续的 Ν-Κ个固定 比特。
一种特殊的情况， 该多个第二处理块都没有填充比特， 则处理器 302可 统一在每一个第二处理块之前且与第二处理块相邻的位置添加连续的 Ν-Κ 个固定比特以获取第三处理块； 或者处理器 302可统一在每一个第二处理块 之后且与第二处理块相邻的位置添加连续的 Ν-Κ个固定比特以获取第三处 理块。
可选地， 处理器 302对多个第三处理块进行 polar编码时， 可直接对多 个第三处理块进行 polar编码。对第三处理块进行 polar编码的方式可参考现 有技术 polar编码的方法， 本发明在此不再赘述。
可选地， 处理器 302对多个第三处理块进行 polar编码时， 还可先对多 个第三处理块进行交织映射以获取多个第四处理块，再对多个第四处理块进 行 polar编码。
进一步地，处理器 302对多个第三处理块进行交织映射以多个获取第四 处理块时， 可根据以下方式处理。 4 设多个第三处理块的第 r个第三处理块 为 Cr = [cr0,crl, cr2, cr3,...,cr(N_^ , i Γ C。 处理器 302 可先确定交织序列 nw = ( 0, 1, 2,..., w_1) ? e {0, ... , N-l} ? 0 < x≤N-l , 其中， 交只序歹 ij ό々任意两个元 素互不相同。 处理器 302根据交织序列对第 r个第三处理块进行交织映射处 理， 处理后的第 r个第四处理块 ^。， ， ， ，…，^^与第 r个第三处理块的 关系为： =c x=0, 1 , ..., Ν-1。
应理解， 在本发明的各种实施例中， 上述各过程的序号的大小并不意味 着执行顺序的先后， 各过程的执行顺序应以其功能和内在逻辑确定， 而不应 对本发明实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到， 结合本文中所公开的实施例描述的各 示例的单元及算法步骤， 能够以电子硬件、 或者计算机软件和电子硬件的结 合来实现。 这些功能究竟以硬件还是软件方式来执行， 取决于技术方案的特 定应用和设计约束条件。 专业技术人员可以对每个特定的应用来使用不同方 法来实现所描述的功能， 但是这种实现不应认为超出本发明的范围。
所属领域的技术人员可以清楚地了解到， 为描述的方便和筒洁， 上述描 述的系统、 装置和单元的具体工作过程， 可以参考前述方法实施例中的对应 过程， 在此不再赘述。
在本申请所提供的几个实施例中， 应该理解到， 所揭露的系统、 装置和 方法， 可以通过其它的方式实现。 例如， 以上所描述的装置实施例仅仅是示 意性的， 例如， 所述单元的划分， 仅仅为一种逻辑功能划分， 实际实现时可 以有另外的划分方式， 例如多个单元或组件可以结合或者可以集成到另一个 系统， 或一些特征可以忽略， 或不执行。 另一点， 所显示或讨论的相互之间 的耦合或直接耦合或通信连接可以是通过一些接口， 装置或单元的间接耦合 或通信连接， 可以是电性， 机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作 为单元显示的部件可以是或者也可以不是物理单元， 即可以位于一个地方， 或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或 者全部单元来实现本实施例方案的目的。
另外， 在本发明各个实施例中的各功能单元可以集成在一个处理单元 中， 也可以是各个单元单独物理存在， 也可以两个或两个以上单元集成在一 个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使 用时， 可以存储在一个计算机可读取存储介质中。 基于这样的理解， 本发明 的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部 分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质 中， 包括若干指令用以使得一台计算机设备（可以是个人计算机， 服务器， 或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。 而前 述的存储介质包括： U盘、移动硬盘、只读存储器（ ROM, Read-Only Memory )、 随机存取存储器（RAM, Random Access Memory ), 磁碟或者光盘等各种可 以存储程序代码的介质。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保护 范围应以所述权利要求的保护范围为准。

Claims

权利要求
1、 一种数据处理的方法， 其特征在于， 包括：
对数据块进行码块分段处理以获取多个第一处理块，所述多个第一处理 块中的任意两个的比特个数之差不大于 1比特；
根据填充比特和所述多个第一处理块确定多个第二处理块， 其中， 所述 多个第二处理块的每一个的比特个数为 Κ, K为极化 polar码的信息比特个 数， 所述填充比特的值为预定的值；
对所述多个第二处理块的每一个添加连续的 N-K个固定比特以获取多 个第三处理块， 其中， 所述固定比特的值为预定的值， N取值为 2Λη, η为 大于 0的整数， N-K≥0;
根据所述多个第三处理块进行 polar编码。
2、 如权利要求 1所述的方法， 其特征在于， 所述对数据块进行码块分 段处理以获取多个第一处理块包括：
如果所述数据块的比特个数大于 K,则将所述数据块分成 C个所述第一 处理块；
所述 C个所述第一处理块的每一个的比特个数 为：
当 i r B'modC时 =「 '/C], 当 B'modC < r≤ C时 = L87 C」； 或 当 i r B'modC时 =[ '/(：」， 当 B'modC < r≤ C时 =「 ,/ C ;
其中， r为所述第一处理块的顺序编号， l r C, 所述第一处理块的个 数 =「β/(κ- )], 所述 c个所述第一处理块的总比特个数 β' = β + ^ ， Β为所 述数据块的比特个数， J为所述第一处理块用于循环冗余校验 CRC的校验比 特个数， 且 0 J<K。
3、 如权利要求 2所述的方法， 其特征在于， 所述根据填充比特和所述 多个第一处理块确定第二处理块包括：
如果所述第一处理块的任一个的比特个数小于 K, 则对所述比特个数小 于 K的第一处理块添加所述填充比特形成所述第二处理块，其中， 所述第二 处理块的每一个的填充比特个数为 K-Kr, 为所述多个第一处理块的第 r 个处理块的比特个数， l r C;
如果所述第一处理块的任一个的比特个数等于 K, 则将所述比特个数等 于 K的第一处理块作为所述第二处理块。
4、 如权利要求 3所述的方法， 其特征在于， 所述对所述比特个数小于 K的第一处理块添加所述填充比特形成所述第二处理块包括：
在所述比特个数小于 K的第一处理块之前添加所述填充比特以形成所 述第二处理块。
5、 如权利要求 4所述的方法， 其特征在于， 所述对所述多个第二处理 块的每一个添加连续的 N-K个固定比特以获取多个第三处理块包括：
如果所述第二处理块存在所述填充比特， 则在所述填充比特之前且与所 述填充比特相邻的位置添加所述连续的 N-K个固定比特以获取所述第三处 理块；
如果所述第二处理块不存在所述填充比特， 则在所述第二处理块之前且 与所述第二处理块相邻的位置添加所述连续的 N-K个固定比特以获取所述 第三处理块。
6、 如权利要求 3所述的方法， 其特征在于， 所述对所述比特个数小于 K的第一处理块添加所述填充比特形成所述第二处理块包括：
在所述比特个数小于 K的第一处理块之后添加所述填充比特以形成所 述第二处理块。
7、 如权利要求 6所述的方法， 其特征在于， 所述对所述多个第二处理 块的每一个添加连续的 N-K个固定比特以获取多个第三处理块包括：
如果所述第二处理块存在所述填充比特， 则在所述填充比特之后且与所 述填充比特相邻的位置添加所述连续的 N-K个固定比特以获取所述第三处 理块；
如果所述第二处理块不存在所述填充比特， 则在所述第二处理块之后且 与所述第二处理块相邻的位置添加所述连续的 N-K个固定比特以获取所述 第三处理块。
8、 如权利要求 1所述的方法， 其特征在于， 所述根据所述多个第三处 理块进行 polar编码包括：
对所述多个第三处理块进行交织映射以获取多个第四处理块； 对所述多个第四处理块进行 polar编码。
9、 如权利要求 8所述的方法， 其特征在于， 所述对所述多个第三处理 块进行交织映射以获取多个第四处理块包括：
才艮据映射关系 = ^ , x=0, 1 , N-1确定所述多个第四处理块， 其 中， =^。， ， 2， 3，'„， w— 为所述多个第三处理块的第 个第三处理块，
<^=[ «2， ， ，^)]为所述多个第四处理块的第 r个第四处理块， l r C, C为所述多个第三处理块的个数， nw = (''。 " J, i e{0,...,N-l}? 0<x≤N-l 为所述交织映射的交织序列表达式， 所述交织序列的任意两个元素不同。
10、 一种数据处理装置， 其特征在于， 包括：
第一获取单元， 用于对数据块进行码块分段处理以获取多个第一处理 块， 所述多个第一处理块中的任意两个的比特个数之差不大于 1比特；
确定单元， 用于根据填充比特和所述多个第一处理块确定多个第二处理 块， 其中， 所述多个第二处理块的每一个的比特个数为 Κ, K为极化 polar 编码的信息比特个数， 所述填充比特的值为预定的值；
第二获取单元，用于对所述多个第二处理块的每一个添加连续的 Ν-Κ个 固定比特以获取多个第三处理块， 其中， 所述固定比特的值为预定的值， Ν 取值为 2Λη, η为大于 0的整数， Ν-Κ≥0;
编码单元， 用于根据所述第三处理块进行 polar编码。
11、 如权利要求 10所述的装置， 其特征在于， 所述第一获取单元具体 用于如果所述数据块的比特个数大于 K,则将所述数据块分成 C个所述第一 处理块；
所述 C个所述第一处理块的每一个的比特个数 为：
当 i r B'modC时 =「β'/<:Ί, 当 B'modC < r≤ C时 = L87 C」； 或 当 1≤/"≤ 'ηκχ1( 时 =[ '/(：」， 当 'modC</"≤C时 =「 '/<Ί;
其中， r为所述第一处理块的顺序编号， l r C, 所述第一处理块的个 数 =「β/(κ- )], 所述 c个所述第一处理块的总比特个数 s'^ + c' , Β为所 述数据块的比特个数， J为对所述第一处理块进行循环冗余校验 CRC所需要 添加的校验比特个数， 且 0 J<K。
12、 如权利要求 11所述的装置， 其特征在于，
所述确定单元用于如果所述第一处理块的任一个的比特个数小于 K, 则 对所述比特个数小于 K的第一处理块添加所述填充比特形成所述第二处理 块， 其中， 所述第二处理块的每一个的填充比特个数为 K- 为所述多 个第一处理块的第 r个处理块的比特个数， l r C;
所述确定单元还用于如果所述第一处理块的任一个的比特个数等于 K, 则将所述比特个数等于 K的第一处理块作为所述第二处理块。
13、 如权利要求 12所述的装置， 其特征在于， 所述确定单元具体用于 在所述比特个数小于 K的第一处理块之前添加所述填充比特以形成所述第 二处理块。
14、 如权利要求 13所述的装置， 其特征在于，
所述第二获取单元用于如果所述第二处理块存在所述填充比特， 则在所 述填充比特之前且与所述填充比特相邻的位置添加所述连续的 N-K个固定 比特以获取所述第三处理块；
所述第二获取单元还用于如果所述第二处理块不存在所述填充比特， 则 在所述第二处理块之前且与所述第二处理块相邻的位置添加所述连续的 N-K个固定比特以获取所述第三处理块。
15、 如权利要求 12所述的装置， 其特征在于， 所述确定单元具体用于 在所述比特个数小于 K的第一处理块之后添加所述填充比特以形成所述第 二处理块。
16、 如权利要求 15所述的装置， 其特征在于，
所述第二获取单元用于如果所述第二处理块存在所述填充比特， 则在所 述填充比特之后且与所述填充比特相邻的位置添加所述连续的 N-K个固定 比特以获取所述第三处理块；
所述第二获取单元还用于如果所述第二处理块不存在所述填充比特， 则 在所述第二处理块之后且与所述第二处理块相邻的位置添加所述连续的 N-K个固定比特以获取所述第三处理块。
17、 如权利要求 10所述的装置， 其特征在于，
所述编码单元用于对所述多个第三处理块进行交织映射以获取多个第 四处理块；
所述编码单元还用于对所述多个第四处理块进行 polar编码。
18、 如权利要求 17所述的装置， 其特征在于， 所述编码单元具体用于： 才艮据映射关系 =^, x=0, 1, N-1确定所述多个第四处理块， 其 中， =^。， ， 2， 3，'„，Cr(w 为所述多个第三处理块的第 个第三处理块，
<^=[ «2， ， ，^)]为所述多个第四处理块的第 r个第四处理块， l r C, C为所述多个第三处理块的个数， ¾ =(0,1,2,...,w_1)? e{0,...,N-l}? 0<x≤N-l 为所述交织映射的交织序列表达式， 所述交织序列的任意两个元素不同。
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