[go: up one dir, main page]

WO2013128893A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2013128893A1
WO2013128893A1 PCT/JP2013/001112 JP2013001112W WO2013128893A1 WO 2013128893 A1 WO2013128893 A1 WO 2013128893A1 JP 2013001112 W JP2013001112 W JP 2013001112W WO 2013128893 A1 WO2013128893 A1 WO 2013128893A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
manufacturing
crystal growth
semiconductor device
semiconductor layer
Prior art date
Application number
PCT/JP2013/001112
Other languages
English (en)
French (fr)
Inventor
大士 古家
正信 東
只友　一行
成仁 岡田
啓輔 山根
Original Assignee
国立大学法人山口大学
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 国立大学法人山口大学 filed Critical 国立大学法人山口大学
Publication of WO2013128893A1 publication Critical patent/WO2013128893A1/ja

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C30B25/205—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer the substrate being of insulating material
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Definitions

  • the present invention relates to a semiconductor device, a method for manufacturing the same, and a method for manufacturing a self-supporting substrate.
  • Patent Document 1 There is known a method for manufacturing a semiconductor device in which a semiconductor layer is formed on a processed substrate having fine irregularities formed on the substrate surface (for example, Patent Document 1).
  • Non-Patent Document 1 GaN whose principal surface is c-plane (hereinafter also referred to as “c-plane GaN”, etc.) has a thickness ranging from the order of 10 ⁇ 1 ⁇ m to the order of 10 2 ⁇ m. It is known that the defect density decreases as the thickness increases (for example, Non-Patent Document 1).
  • the c-plane GaN is a c-polar plane
  • the c-plane GaN has a low luminous efficiency due to spontaneous polarization and piezo-polarization when used in a light-emitting element, and is therefore considered disadvantageous for use in this application. ing.
  • the present invention uses a base substrate having a substrate surface having a substrate main surface portion and a crystal growth surface portion capable of crystal growth of a III-V compound semiconductor having a different plane orientation from the substrate main surface portion.
  • a III-V group compound semiconductor whose principal surface is a nonpolar plane or a semipolar plane by growing the group III-V compound semiconductor in layers from the crystal growth plane portion on the substrate surface of the base substrate.
  • a method of manufacturing a semiconductor device including a semiconductor layer forming step of forming a layer, In the semiconductor layer forming step, the III-V compound semiconductor layer is formed to a thickness of 100 ⁇ m or more.
  • the manufacturing method of the semiconductor device according to the present embodiment uses a base substrate 10 as a processed substrate, and a III-V group compound semiconductor is crystal-grown in a layer form on the base substrate 10 to make the main surface nonpolar.
  • a semiconductor layer forming step of forming a group III-V compound semiconductor layer 20 (hereinafter referred to as “semiconductor layer”) which is a plane or semipolar plane.
  • the base substrate 10 is not particularly limited, and examples thereof include a sapphire substrate (a single crystal substrate having a corundum structure of Al 2 O 3 ), a ZnO substrate, and a SiC substrate. Of these, sapphire substrates are preferred.
  • the base substrate 10 is a processed substrate, and examples thereof include a processed substrate in which fine irregularities are formed on the substrate surface 11 as shown in FIG. 2A by etching or the like.
  • the substrate surface 11 has a substrate main surface portion 11a and a crystal growth surface portion 11b that has a different plane orientation from that of the substrate main surface portion 11a and is capable of crystal growth of a group III-V compound semiconductor.
  • the base substrate 10 may be one in which a portion other than the crystal growth surface portion 11b is covered with a crystal growth inhibition layer 12 made of SiO 2 or the like.
  • Substrate main surface portion 11a includes a-plane ⁇ 11-20 ⁇ plane>, c-plane ⁇ 0001 ⁇ plane>, m-plane ⁇ 1-100 ⁇ plane>, and r-plane ⁇ 1-102 ⁇ plane>. Any of them may be used, and the crystal plane may have another plane orientation.
  • the crystal growth surface portion 11b includes an a plane ⁇ 11-20 ⁇ plane>, a c plane ⁇ 0001 ⁇ plane>, an m plane ⁇ 1-100 ⁇ plane>, and an r plane ⁇ 1-102 ⁇ plane>. Any of them may be used, and the crystal plane may have another plane orientation.
  • a group III-V compound semiconductor is grown from the crystal growth surface portion 11b on the substrate surface 11 of the base substrate 10, and the group III elements in the group III-V compound semiconductor are aluminum (Al) and gallium (Ga). Indium (In), group V elements include nitrogen (N), phosphorus (P), arsenic (As), and antimony (Sb).
  • the group III-V compound semiconductor typically includes a group III nitride semiconductor, and specifically includes GaN, AlGaN, InGaN, InAlGaN, InAlN, InN, and the like. Of these, GaN is preferred.
  • the main surface of the semiconductor layer 20 is a nonpolar plane or a semipolar plane, and is a plane ⁇ 11-20 ⁇ plane>, m plane ⁇ 1-100 ⁇ plane>, and r plane ⁇ 1-102 ⁇ plane. >, Or a crystal plane of another plane orientation such as ⁇ 10-11 ⁇ plane, ⁇ 11-22 ⁇ plane, ⁇ 20-21 ⁇ plane.
  • the ⁇ 10-11 ⁇ plane of the semipolar plane is particularly preferable because the effect of reducing dislocation when the semiconductor layer 20 is 100 ⁇ m or more in thickness is remarkable.
  • the crystal growth of the III-V compound semiconductor on the base substrate 10 is preferably epitaxial growth.
  • crystal growth means examples include vapor phase growth means such as hydride vapor phase epitaxy (HVPE), metal organic chemical vapor deposition (MOCVD), and molecular beam epitaxy (MBE).
  • vapor phase growth means such as hydride vapor phase epitaxy (HVPE), metal organic chemical vapor deposition (MOCVD), and molecular beam epitaxy (MBE).
  • HVPE hydride vapor phase epitaxy
  • MOCVD metal organic chemical vapor deposition
  • MBE molecular beam epitaxy
  • Crystal growth may be performed by a single means or a combination of a plurality of means. For example, first, a template in which a thin semiconductor layer is formed by growing a group III-V compound semiconductor on the base substrate 10 by metal organic chemical vapor deposition is manufactured. It can be considered that the semiconductor layer 20 is formed by crystal growth of a group III-V compound semiconductor by a hydride vapor phase growth method having a high growth rate.
  • the crystal growth conditions for example, when GaN of a III-V group compound semiconductor is grown on a sapphire substrate as the base substrate 10 by hydride vapor phase epitaxy, the pressure in the reaction vessel is 10 to 120 kPa, and the sapphire substrate
  • the temperature of the gas is 900 to 1150 ° C., and hydrogen gas, nitrogen gas or a mixed gas thereof is used as the carrier gas, and the flow rate ratio of hydrogen chloride gas for forming GaCl and ammonia gas of the nitrogen source (NH 3 / HCl) is 2 to 100.
  • a low-temperature buffer layer made of a III-V group compound semiconductor having a thickness of about 20 to 30 nm and / or 1 to 10 ⁇ m is formed on the surface of the base substrate 10 by metal organic chemical vapor deposition.
  • a III-V compound semiconductor may be provided.
  • the semiconductor layer 20 is formed to a thickness of 100 ⁇ m or more in the semiconductor layer forming step.
  • the semiconductor layer 20 is formed with a thickness of 100 ⁇ m or more, it is possible to obtain the semiconductor layer 20 whose main surface is a nonpolar surface or semipolar surface and whose surface defect density is small.
  • the thickness of the semiconductor layer 20 is a dimension from the upper end surface of the convex part in the fine unevenness
  • the thickness of the semiconductor layer 20 formed by crystal growth of a III-V compound semiconductor is preferably 300 ⁇ m or more, more preferably 400 ⁇ m or more.
  • the upper limit of the thickness of the semiconductor layer 20 is not specifically limited, For example, it is 10 cm or less.
  • the defect density of the obtained semiconductor layer 20 is preferably 1 ⁇ 10 7 / cm 2 or less, more preferably 1 ⁇ 10 6 / cm 2 or less.
  • the defect density can be calculated by dark spot measurement by cathodoluminescence or pit density measurement by KHO etching.
  • the semiconductor device may be manufactured by providing various functional layers on the semiconductor layer 20 formed on the base substrate 10.
  • the substrate surface 11 includes a substrate main surface portion 11a and a crystal growth surface portion 11b capable of crystal growth of a group III-V compound semiconductor while having a different plane orientation from the substrate main surface portion 11a.
  • a main surface formed by crystal growth of a group III-V compound semiconductor in layers from the crystal growth surface portion 11b on the substrate surface 11 of the base substrate 10 is a nonpolar surface or a semipolar surface.
  • the semiconductor layer 20 is provided, and the semiconductor layer 20 having a thickness of 100 ⁇ m or more can be obtained.
  • all or part of the semiconductor layer 20 is separated from the base substrate 10 to manufacture a self-supporting substrate (substrate separation process), and various functional layers are formed on the self-supporting substrate. May be provided to manufacture a semiconductor device.
  • the semiconductor layer 20 with a low defect density is obtained. Therefore, if a light emitting layer is provided on the semiconductor layer, high light emission efficiency can be obtained.
  • a semiconductor light emitting device such as is suitable.
  • n-plane sapphire substrate ( ⁇ 11-23 ⁇ plane sapphire substrate), ⁇ 22-43 ⁇ plane sapphire substrate, there is a crystal growth surface near the c-plane and perpendicular to the c-axis.
  • a processed substrate was produced in which grooves were formed in stripes so as to be exposed, and the main surface portion of the substrate was coated with a crystal growth inhibiting layer made of SiO 2 .
  • the protrusion width and groove width between the grooves were both 2 ⁇ m, and the groove depth was 1 ⁇ m.
  • a GaN template in which a GaN layer having a thickness of 5 ⁇ m whose principal surface is a ⁇ 10-11 ⁇ surface and a GaN template in which a GaN layer having a thickness of 8 ⁇ m whose principal surface is a ⁇ 20-21 ⁇ surface are formed were prepared. .
  • the defect density on the surface of the GaN layer of these GaN templates was about 2.0 to 3.0 ⁇ 10 8 / cm 2 .
  • GaN GaN was crystal-grown and the thickness was changed to form a GaN layer, and the surface defect density was measured for each.
  • the GaN layer was formed as follows.
  • a GaN template was set on a carbon sample fixing table in a reactor of a vertical hydride vapor phase epitaxy (HVPE) apparatus (FH702-F type) so that the GaN layer faced the upstream side of the gas.
  • HVPE vertical hydride vapor phase epitaxy
  • the substrate region was heated while maintaining the furnace pressure at 101.3 kPa. Thereafter, when the substrate temperature exceeded 500 ° C., the supply of ammonia gas was started. After the substrate temperature reached 1040 to 1100 ° C. of the crystal growth temperature, this state was maintained for 25 minutes to stabilize the substrate temperature. .
  • c-plane GaN layers were formed on the sapphire substrate with different thicknesses, and the surface defect density was measured for each.
  • the GaN layer surface was observed using the scanning electron microscope / cathode luminescence (SEM * CL) apparatus. At this time, the acceleration voltage was 5 kV, the observation range was 20 ⁇ m ⁇ 20 ⁇ m, and the defect density was calculated from the total number of dark spots observed in the observation range.
  • FIG. 3 shows the relationship between the thickness of the GaN layer and the defect density.
  • the defect density decreases as the film thickness increases from the order of 1 ⁇ m to 100 ⁇ m.
  • a film having a defect density is in the order of 1 ⁇ m to 10 ⁇ m.
  • the defect density decreases as the film thickness increases.
  • ⁇ 10-11 ⁇ plane GaN a remarkable defect density reduction effect with an increase in film thickness in the order of 100 ⁇ m is observed.
  • the present invention is useful for a semiconductor device, a method for manufacturing the same, and a method for manufacturing a free-standing substrate.
  • Base substrate 11 Substrate surface 11a Substrate main surface portion 11b Crystal growth surface portion 20 III-V group compound semiconductor layer (semiconductor layer)

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Lasers (AREA)

Abstract

半導体装置の製造方法では、ベース基板(10)の基板表面(11)における結晶成長面部分(11b)を起点としてIII-Ｖ族化合物半導体を層状に結晶成長させることにより主面が非極性面又は半極性面であるIII-Ｖ族化合物半導体層(20)を形成する半導体層形成工程において、III-Ｖ族化合物半導体層(20)を厚さ１００μｍ以上に形成する。

Description

半導体装置の製造方法
　本発明は、半導体装置及びその製造方法、並びに自立基板の製造方法に関する。
　基板表面に微細凹凸を形成した加工基板の上に半導体層を形成する半導体装置の製造方法が知られている（例えば特許文献１）。
　また、主面がｃ面であるＧａＮ（以下「ｃ面ＧａＮ」等のようにも表記する。）は、膜厚が１０－１μｍのオーダーから１０２μｍのオーダーに渡って、膜厚が厚くなるに従って欠陥密度が小さくなることが知られている（例えば非特許文献１）。
　ところが、ｃ面ＧａＮは、ｃ面が極性面であることから、発光素子に用いた場合、自発分極やピエゾ分極のために発光効率が低く、そのため当該用途に用いるのは不利であると考えられている。
ＷＯ２０１０／０２３８４６Ａ１
S.K.Mathis et al. Journal of Crystal 231(2001)371-390
　本発明は、基板表面が、基板主面部分と、該基板主面部分とは面方位が異なると共にIII-Ｖ族化合物半導体の結晶成長が可能な結晶成長面部分と、を有するベース基板を用い、該ベース基板の該基板表面における該結晶成長面部分を起点として該III-Ｖ族化合物半導体を層状に結晶成長させることにより主面が非極性面又は半極性面であるIII-Ｖ族化合物半導体層を形成する半導体層形成工程を有する半導体装置の製造方法であって、
　上記半導体層形成工程において、III-Ｖ族化合物半導体層を厚さ１００μｍ以上に形成するものである。
実施形態に係る半導体装置の製造方法の説明図である。 （ａ）及び（ｂ）は加工基板の断面図である。 ＧａＮ層の厚さと欠陥密度との関係を示すグラフである。
　以下、実施形態について図面に基づいて詳細に説明する。
　本実施形態に係る半導体装置の製造方法は、図１に示すように、加工基板のベース基板１０を用い、その上にIII-Ｖ族化合物半導体を層状に結晶成長させることにより主面が非極性面又は半極性面であるIII-Ｖ族化合物半導体層２０（以下「半導体層」という。）を形成する半導体層形成工程を有する。
　ここで、ベース基板１０としては、特に限定されるものではなく、例えば、サファイア基板（Ａｌ２Ｏ３のコランダム構造の単結晶の基板）、ＺｎＯ基板、ＳｉＣ基板等が挙げられる。これらのうちサファイア基板が好ましい。
　ベース基板１０は、加工基板であるが、例えば、図２（ａ）に示すような基板表面１１にエッチング等により微細凹凸を形成した加工基板等が挙げられる。基板表面１１は、基板主面部分１１ａと、その基板主面部分１１ａとは面方位が異なると共にIII-Ｖ族化合物半導体の結晶成長が可能な結晶成長面部分１１ｂとを有する。ベース基板１０は、図２（ｂ）に示すように結晶成長面部分１１ｂ以外の部分がＳｉＯ２等からなる結晶成長阻害層１２で被覆されたものであってもよい。
　基板主面部分１１ａは、ａ面＜｛１１－２０｝面＞、ｃ面＜｛０００１｝面＞、ｍ面＜｛１－１００｝面＞、及びｒ面＜｛１－１０２｝面＞のいずれであってもよく、また、他の面方位の結晶面であってもよい。結晶成長面部分１１ｂは、ａ面＜｛１１－２０｝面＞、ｃ面＜｛０００１｝面＞、ｍ面＜｛１－１００｝面＞、及びｒ面＜｛１－１０２｝面＞のいずれであってもよく、また、他の面方位の結晶面であってもよい。ベース基板１０の基板表面１１における結晶成長面部分１１ｂを起点としてIII-Ｖ族化合物半導体を結晶成長させるが、そのIII-Ｖ族化合物半導体におけるIII族元素としてはアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）が挙げられ、Ｖ族元素としては窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）が挙げられる。III-Ｖ族化合物半導体としては、典型的にはIII族窒化物半導体が挙げられ、具体的には、例えば、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＮ等が挙げられる。これらのうちＧａＮが好ましい。
　半導体層２０の主面は、非極性面又は半極性面であり、ａ面＜｛１１－２０｝面＞、ｍ面＜｛１－１００｝面＞、及びｒ面＜｛１－１０２｝面＞のいずれであってもよく、また、｛１０－１１｝面、｛１１－２２｝面、｛２０－２１｝面等の他の面方位の結晶面であってもよい。これらのうち半導体層２０を厚さ１００μｍ以上にした際の転位低減効果が著しいことから半極性面の｛１０－１１｝面が特に好ましい。ベース基板１０上へのIII-Ｖ族化合物半導体の結晶成長はエピタキシャル成長であることが好ましい。
　結晶成長手段としては、例えば、ハイドライド気相成長法（ＨＶＰＥ法）、有機金属化学気相成長法（ＭＯＣＶＤ法）、分子線エピタキシャル法（ＭＢＥ法）等の気相成長手段が挙げられる。高速で厚膜の高品質な半導体層２０が形成可能であるという観点からはハイドライド気相成長法が好ましい。結晶成長は、単一手段で行ってもよく、また、複数の手段を組み合わせて行ってもよい。例えば、まず、ベース基板１０上に、有機金属化学気相成長法により、III-Ｖ族化合物半導体を結晶成長させて厚さの薄い半導体層を形成したテンプレートを作製し、そのテンプレートを用いて結晶成長速度が速いハイドライド気相成長法によりIII-Ｖ族化合物半導体を結晶成長させて半導体層２０を形成することが考えられる。
　結晶成長条件としては、例えば、ハイドライド気相成長法によりベース基板１０としてのサファイア基板上にIII-Ｖ族化合物半導体のＧａＮを結晶成長させる場合、反応容器内の圧力は１０～１２０ｋＰａ、及びサファイア基板の温度は９００～１１５０℃であり、また、キャリアガスには水素ガスや窒素ガス或いはそれらの混合ガスを用い、さらに、ＧａＣｌを形成するための塩化水素ガス、及び窒素源のアンモニアガスの流量比（ＮＨ３／ＨＣｌ）は２～１００である。なお、半導体層２０を形成する前に、有機金属化学気相成長法等によりベース基板１０の表面に厚さ２０～３０ｎｍ程度のIII-Ｖ族化合物半導体からなる低温バッファ層及びまたは１～１０μｍのIII-Ｖ族化合物半導体を設けてもよい。
　ところで、サファイア基板の加工基板上に結晶成長した主面がｃ面以外である非極性面又は半極性面のＧａＮでは、少なくとも１０μｍのオーダーまでは、膜厚と欠陥密度との相関関係はなく、ｃ面ＧａＮのような膜厚が厚くなるのに伴う欠陥密度の低減効果は見られない。
　これに対し、本実施形態に係る半導体装置の製造方法では、その半導体層形成工程において、半導体層２０を厚さ１００μｍ以上に形成する。このように半導体層２０を厚さ１００μｍ以上に形成することにより、主面が非極性面又は半極性面であり且つ表面の欠陥密度が小さい半導体層２０を得ることができる。なお、半導体層２０の厚さとは、ベース基板１０の表面の微細凹凸における凸部の上端面から半導体層２０表面までの寸法である。
　上記作用効果の観点からは、III-Ｖ族化合物半導体を結晶成長させて形成する半導体層２０の厚さは好ましくは３００μｍ以上であり、より好ましくは４００μｍ以上である。なお、半導体層２０の厚さの上限は特に限定されないが、例えば１０ｃｍ以下である。
　得られる半導体層２０の欠陥密度は、好ましくは１×１０７／ｃｍ２以下であり、より好ましくは１×１０6／ｃｍ２以下である。欠陥密度はカソードルミネッセンスによる暗点測定やＫＨＯエッチングによるピット密度測定により算出できる。
　本実施形態に係る半導体装置の製造方法では、ベース基板１０上に形成した半導体層２０の上に各種の機能層を設けて半導体装置を製造してもよい。この場合、半導体装置として、基板表面１１が、基板主面部分１１ａと、基板主面部分１１ａとは面方位が異なると共にIII-Ｖ族化合物半導体の結晶成長が可能な結晶成長面部分１１ｂとを有するベース基板１０と、ベース基板１０の基板表面１１における結晶成長面部分１１ｂを起点としてIII-Ｖ族化合物半導体が層状に結晶成長して形成された主面が非極性面又は半極性面である半導体層２０とを備え、半導体層２０の厚さが１００μｍ以上である構成のものを得ることができる。
　また、本実施形態に係る半導体装置の製造方法では、半導体層２０の全部又は一部をベース基板１０から分離して自立基板を製造し（基板分離工程）、その自立基板上に各種の機能層を設けて半導体装置を製造してもよい。
　本実施形態で製造される半導体装置としては、欠陥密度の小さい半導体層２０が得られ、従って、その上に発光層を設ければ高い発光効率を得ることができることから、特に半導体レーザや発光ダイオード等の半導体発光素子が好適である。
　（半導体層の形成）
　ｒ面サファイア基板、ｎ面サファイア基板（｛１１－２３｝面サファイア基板）、｛２２－４３｝面サファイア基板の表面に、ｃ軸に垂直で、且つ側面にｃ面近傍の結晶成長面部分が露出するようにストライプ状に溝加工を施すと共に、基板主面部分をＳｉＯ２からなる結晶成長阻害層で被覆した加工基板を作製した。溝間の凸部幅及び溝幅をいずれも２μｍに形成し、また、溝深さを１μｍに形成した。
　上記加工基板に、有機金属化学気相成長法により、結晶成長面部分を基点としてＧａＮを結晶成長させ、主面が｛１１－２２｝面である厚さ５μｍのＧａＮ層を形成したＧａＮテンプレート、主面が｛１０－１１｝面である厚さ５μｍのＧａＮ層を形成したＧａＮテンプレート、及び主面が｛２０－２１｝面である厚さ８μｍのＧａＮ層を形成したＧａＮテンプレートをそれぞれ作製した。これらのＧａＮテンプレートのＧａＮ層表面の欠陥密度は約２．０～３．０×１０８／ｃｍ２であった。
　そして、各ＧａＮテンプレートについて、ＧａＮを結晶成長させて厚さを変えてＧａＮ層を形成し、それぞれについて表面の欠陥密度を測定した。
　なお、ＧａＮ層の形成は以下のようにして行った。
　まず、ＧａＮテンプレートを、縦型ハイドライド気相成長（ＨＶＰＥ）装置（ＦＨ７０２－Ｆ型）の反応炉に、ＧａＮ層がガスの上流を向くように炭素製試料固定台にセットした。次いで、炉内圧力を１０１．３ｋＰａに保持して基板領域を昇温した。その後、基板温度が５００℃を超えた時点でアンモニアガスの供給を開始し、基板温度が結晶成長温度の１０４０～１１００℃に達した後、その状態を２５分間保持して基板温度を安定させた。続いて、水素ガス及び窒素ガスをキャリアガスとして供給しながら、塩化水素ガスを０．８ｓｌｍ及びアンモニアガスを８～２４ｓｌｍのそれぞれの流量（流量比＝１０～３０）で供給してＧａＮの結晶成長を行った。その後、塩化水素ガスの供給を止め、アンモニアガスを供給しながら自然冷却し、基板温度が２００℃以下になった後にアンモニアガスの供給を止め、しかる後、反応炉からＧａＮ層が形成された基板を取り出した。
　また、同様に、サファイア基板上に厚さを変えてｃ面ＧａＮ層を形成し、それぞれについて表面の欠陥密度を測定した。
　（欠陥密度評価）
　得られたＧａＮ層について、走査型電子顕微鏡／カソードルミネッセンス（ＳＥＭ・ＣＬ）装置を用いて、ＧａＮ層表面の観察を行った。このときの加速電圧は５ｋＶ、観察範囲は２０μm×２０μmとし、観察範囲内に観察された暗点の総数から欠陥密度を算出した。
　（半導体層の厚さと欠陥密度との関係）
　図３はＧａＮ層の厚さと欠陥密度との関係を示す。
　図３によれば、極性面のｃ面ＧａＮでは、膜厚１μｍのオーダーから１００μｍのオーダーに渡って、膜厚が厚くなるに従って欠陥密度が小さくなっていることが分かる。これに対し、半極性面の｛１１－２２｝面ＧａＮ、｛１０－１１｝面ＧａＮ、及び｛２０－２１｝面ＧａＮでは、膜厚１μｍのオーダーから１０μｍのオーダーにおいては、欠陥密度の膜厚依存性は認められないものの、膜厚１００μｍのオーダーになると、膜厚が厚くなるに従って欠陥密度が小さくなっていることが分かる。特に、｛１０－１１｝面ＧａＮでは、膜厚１００μｍのオーダーにおける膜厚増加に伴う著しい欠陥密度の減少効果が認められる。
　本発明は、半導体装置及びその製造方法、並びに自立基板の製造方法について有用である。
１０　ベース基板
１１　基板表面
１１ａ　基板主面部分
１１ｂ　結晶成長面部分
２０　III-Ｖ族化合物半導体層（半導体層）

Claims (12)

  1. 　基板表面が、基板主面部分と、該基板主面部分とは面方位が異なると共にIII-Ｖ族化合物半導体の結晶成長が可能な結晶成長面部分と、を有するベース基板を用い、該ベース基板の該基板表面における該結晶成長面部分を起点として該III-Ｖ族化合物半導体を層状に結晶成長させることにより主面が非極性面又は半極性面であるIII-Ｖ族化合物半導体層を形成する半導体層形成工程を有する半導体装置の製造方法であって、
    　上記半導体層形成工程において、III-Ｖ族化合物半導体層を厚さ１００μｍ以上に形成する半導体装置の製造方法。
  2. 　請求項１に記載された半導体装置の製造方法において、
    　上記III-Ｖ族化合物半導体がＧａＮである半導体装置の製造方法。
  3. 　請求項１又は２に記載された半導体装置の製造方法において、
    　上記III-Ｖ族化合物半導体層の主面が｛１０－１１｝面である半導体装置の製造方法。
  4. 　請求項１乃至３のいずれかに記載された半導体装置の製造方法において、
    　上記ベース基板がサファイア基板である半導体装置の製造方法。
  5. 　請求項１乃至４のいずれかに記載された半導体装置の製造方法において、
    　上記ベース基板は、上記結晶成長面部分以外の部分が結晶成長阻害層１２で被覆されている半導体装置の製造方法。
  6. 　請求項１乃至５のいずれかに記載された半導体装置の製造方法において、
    　上記ベース基板上への上記III-Ｖ族化合物半導体の結晶成長がエピタキシャル成長である半導体装置の製造方法。
  7. 　請求項１乃至６のいずれかに記載された自立基板の製造方法において、
    　上記ベース基板上への上記III-Ｖ族化合物半導体の結晶成長を、ハイドライド気相成長法により行う自立基板の製造方法。
  8. 　請求項１乃至７のいずれかに記載された自立基板の製造方法において、
    　上記III-Ｖ族化合物半導体を結晶成長させて形成する半導体層の厚さが３００μｍ以上である半導体装置の製造方法。
  9. 　請求項１乃至８のいずれかに記載された自立基板の製造方法において、
    　上記III-Ｖ族化合物半導体を結晶成長させて形成する半導体層の欠陥密度が１×１０７／ｃｍ２以下である半導体装置の製造方法。
  10. 　請求項１乃至９のいずれかに記載された半導体装置の製造方法において、
    　上記半導体層形成工程において形成したIII-Ｖ族化合物半導体層の全部又は一部を自立基板としてベース基板から分離する基板分離工程をさらに有する半導体装置の製造方法。
  11. 　基板表面が、基板主面部分と、該基板主面部分とは面方位が異なると共にIII-Ｖ族化合物半導体の結晶成長が可能な結晶成長面部分と、を有するベース基板と、
    　上記ベース基板の上記基板表面における上記結晶成長面部分を起点として上記III-Ｖ族化合物半導体が層状に結晶成長して形成された主面が非極性面又は半極性面であるIII-Ｖ族化合物半導体層と、
    を備えた半導体装置であって、
    　上記III-Ｖ族化合物半導体層は、その厚さが１００μｍ以上である半導体装置。
  12. 　基板表面が、基板主面部分と、該基板主面部分とは面方位が異なると共にIII-Ｖ族化合物半導体の結晶成長が可能な結晶成長面部分と、を有するベース基板を用い、該ベース基板の該基板表面における該結晶成長面部分を起点として該III-Ｖ族化合物半導体を層状に結晶成長させることにより主面が非極性面又は半極性面であるIII-Ｖ族化合物半導体層を形成する半導体層形成工程と、
    　上記半導体層形成工程において形成したIII-Ｖ族化合物半導体層の全部又は一部を自立基板としてベース基板から分離する基板分離工程と、
    を有する自立基板の製造方法であって、
    　上記半導体層形成工程において、III-Ｖ族化合物半導体層を厚さ１００μｍ以上に形成する自立基板の製造方法。
PCT/JP2013/001112 2012-02-27 2013-02-26 半導体装置の製造方法 WO2013128893A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012040148A JP6013743B2 (ja) 2012-02-27 2012-02-27 半導体装置の製造方法
JP2012-040148 2012-02-27

Publications (1)

Publication Number Publication Date
WO2013128893A1 true WO2013128893A1 (ja) 2013-09-06

Family

ID=49082106

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/001112 WO2013128893A1 (ja) 2012-02-27 2013-02-26 半導体装置の製造方法

Country Status (2)

Country Link
JP (1) JP6013743B2 (ja)
WO (1) WO2013128893A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209062A (ja) * 2002-01-17 2003-07-25 Sony Corp 化合物半導体層の結晶成長方法及び半導体素子
JP2003209325A (ja) * 2002-01-17 2003-07-25 Sony Corp 半導体素子の形成方法及び半導体素子
JP2004182551A (ja) * 2002-12-05 2004-07-02 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板、単結晶窒化ガリウム基板の製造方法および窒化ガリウム成長用下地基板
JP2006036561A (ja) * 2004-07-23 2006-02-09 Toyoda Gosei Co Ltd 半導体結晶の結晶成長方法、光半導体素子、及び結晶成長基板
JP2008305977A (ja) * 2007-06-07 2008-12-18 Univ Nagoya 窒化物半導体構造及びその製造方法
JP2011046544A (ja) * 2009-08-25 2011-03-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体結晶の製造方法、およびｉｉｉ族窒化物半導体基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4713426B2 (ja) * 2006-08-30 2011-06-29 京セラ株式会社 エピタキシャル基板及び気相成長方法
JP5392855B2 (ja) * 2008-08-25 2014-01-22 国立大学法人山口大学 半導体基板及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003209062A (ja) * 2002-01-17 2003-07-25 Sony Corp 化合物半導体層の結晶成長方法及び半導体素子
JP2003209325A (ja) * 2002-01-17 2003-07-25 Sony Corp 半導体素子の形成方法及び半導体素子
JP2004182551A (ja) * 2002-12-05 2004-07-02 Sumitomo Electric Ind Ltd 単結晶窒化ガリウム基板、単結晶窒化ガリウム基板の製造方法および窒化ガリウム成長用下地基板
JP2006036561A (ja) * 2004-07-23 2006-02-09 Toyoda Gosei Co Ltd 半導体結晶の結晶成長方法、光半導体素子、及び結晶成長基板
JP2008305977A (ja) * 2007-06-07 2008-12-18 Univ Nagoya 窒化物半導体構造及びその製造方法
JP2011046544A (ja) * 2009-08-25 2011-03-10 Toyoda Gosei Co Ltd Ｉｉｉ族窒化物半導体結晶の製造方法、およびｉｉｉ族窒化物半導体基板

Also Published As

Publication number Publication date
JP6013743B2 (ja) 2016-10-25
JP2013175652A (ja) 2013-09-05

Similar Documents

Publication Publication Date Title
US8283239B2 (en) Process for growth of low dislocation density GaN
US11888083B2 (en) Method for producing an optoelectronic semiconductor chip and optoelectronic semiconductor chip
US20130313567A1 (en) Base substrate, gallium nitride crystal multi-layer substrate and production process therefor
JP2008285364A (ja) ＧａＮ基板、それを用いたエピタキシャル基板及び半導体発光素子
US20110003420A1 (en) Fabrication method of gallium nitride-based compound semiconductor
WO2010113423A1 (ja) 窒化物半導体の結晶成長方法および半導体装置の製造方法
US10043662B2 (en) Method of forming semiconductor substrate
JP2009238772A (ja) エピタキシャル基板及びエピタキシャル基板の製造方法
US20160380153A1 (en) Substrate, method of preparing the same, and light-emitting diode using the substrate
CN100547734C (zh) 半导体多层衬底、半导体自立衬底及其制备方法以及半导体器件
JP4856792B2 (ja) 窒化物半導体素子の製造方法
JP2011051849A (ja) 窒化物半導体自立基板とその製造方法
JP7350477B2 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体成長用基板の製造方法
JP5957179B2 (ja) 炭化アルミニウム薄膜、炭化アルミニウム薄膜を形成した半導体基板及びそれらの製造方法
JP5814131B2 (ja) 構造体、及び半導体基板の製造方法
JP5265404B2 (ja) 窒化物半導体発光素子およびその製造方法
JP2006232639A (ja) 窒化物系半導体の気相成長方法とそれを用いた窒化物系半導体エピタキシャル基板並びに自立基板、及び半導体装置
WO2020075849A1 (ja) 半導体成長用基板、半導体素子、半導体発光素子および半導体素子製造方法
JP2007227803A (ja) 窒化物系半導体の気相成長方法とそれを用いた窒化物系半導体エピタキシャル基板並びに自立基板、及び半導体装置
JP6013743B2 (ja) 半導体装置の製造方法
JP5488562B2 (ja) 窒化物半導体基板の製造方法
JP4960621B2 (ja) 窒化物半導体成長基板及びその製造方法
WO2013141099A1 (ja) 窒化ガリウム結晶自立基板及びその製造方法
JP2014154591A (ja) ＧａＮ薄膜の製造方法及びＧａＮ薄膜
JP2005020026A (ja) 窒化ガリウム系化合物半導体及び半導体基板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13755594

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13755594

Country of ref document: EP

Kind code of ref document: A1