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WO2013115051A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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WO2013115051A1
WO2013115051A1 PCT/JP2013/051417 JP2013051417W WO2013115051A1 WO 2013115051 A1 WO2013115051 A1 WO 2013115051A1 JP 2013051417 W JP2013051417 W JP 2013051417W WO 2013115051 A1 WO2013115051 A1 WO 2013115051A1
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WO
WIPO (PCT)
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electrode
insulating layer
transparent electrode
oxide semiconductor
layer
Prior art date
Application number
PCT/JP2013/051417
Other languages
English (en)
French (fr)
Inventor
宮本　忠芳
一篤 伊東
森　重恭
光伸 宮本
小川　康行
中澤　淳
誠一 内田
拓哉 松尾
Original Assignee
シャープ株式会社
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Filing date
Publication date
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Priority to US14/375,914 priority patent/US9276126B2/en
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Priority to JP2013556350A priority patent/JP5824535B2/ja
Priority to CN201380007460.0A priority patent/CN104094409B/zh
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    • G02F2202/10—Materials and properties semiconductor

Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof, and more particularly to an active matrix substrate of a liquid crystal display device or an organic EL display device and a manufacturing method thereof.
  • the semiconductor device includes an active matrix substrate and a display device including the active matrix substrate.
  • An active matrix substrate used in a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter referred to as “TFT”) for each pixel.
  • TFT thin film transistor
  • An active matrix substrate including TFTs as switching elements is called a TFT substrate.
  • amorphous silicon TFT amorphous silicon film as an active layer
  • polycrystalline silicon TFT amorphous silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • the oxide semiconductor film can be formed by a simpler process than the polycrystalline silicon film.
  • Patent Document 1 discloses a method for manufacturing a TFT substrate including an oxide semiconductor TFT. According to the manufacturing method described in Patent Document 1, the number of manufacturing steps of the TFT substrate can be reduced by forming the pixel electrode by reducing the resistance of a part of the oxide semiconductor layer.
  • the pixel aperture ratio refers to an area ratio of pixels occupying the display region (for example, a region that transmits light contributing to display in a transmissive liquid crystal display device), and is simply referred to as “aperture ratio” below.
  • a small-sized transmissive liquid crystal display device for mobile use has a small display area. Therefore, the area of each pixel is naturally small, and the aperture ratio is significantly reduced due to high definition. Moreover, when the aperture ratio of a liquid crystal display device for mobile use decreases, it is necessary to increase the luminance of the backlight in order to obtain a desired luminance, which causes a problem of increasing power consumption.
  • the area occupied by an element formed of an opaque material such as a TFT and an auxiliary capacitor provided for each pixel may be reduced, but the TFT and the auxiliary capacitor naturally have their functions.
  • the TFT can be reduced in size as compared with the case where an amorphous silicon TFT is used.
  • the auxiliary capacitor is a capacitor provided in parallel with the liquid crystal capacitor in order to hold a voltage applied to the liquid crystal layer of the pixel (electrically referred to as “liquid crystal capacitor”). In general, at least a part of the auxiliary capacitor is formed so as to overlap with the pixel.
  • an embodiment of the present invention provides a TFT substrate that can be manufactured by a simple process and that can realize a display device with higher definition and a higher aperture ratio than conventional ones, and a manufacturing method thereof. The main purpose.
  • a semiconductor device includes a substrate, a gate electrode and a first transparent electrode formed on the substrate, and a first insulating layer formed on the gate electrode and the first transparent electrode.
  • the oxide semiconductor layer and the second transparent electrode overlap with the second transparent electrode through a layer, and are formed from the same oxide film.
  • the drain electrode is formed on the second transparent electrode, and the second transparent electrode is in direct contact with the drain electrode.
  • the second transparent electrode has impurities at a higher concentration than the oxide semiconductor layer.
  • the above-described semiconductor device further includes a second insulating layer formed between the gate electrode and the substrate, and the second insulating layer is formed on the first transparent electrode. Has been.
  • the semiconductor device described above further includes a second insulating layer formed on the gate electrode, and the first transparent electrode is formed on the second insulating layer.
  • the semiconductor device described above further includes an insulating protective layer formed on the source electrode and the drain electrode, and the insulating protective layer is in contact with a channel region of the oxide semiconductor layer.
  • the insulating protective layer is formed of an oxide.
  • the first insulating layer includes an oxide insulating layer, and the oxide insulating layer is in contact with the oxide semiconductor layer.
  • the oxide film contains In, Ga, and Zn.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the method of manufacturing a semiconductor device includes a step (a) of preparing a substrate, a step (b) of forming a gate electrode and a first transparent electrode on the substrate, the gate electrode and the first A step (c) of forming a first insulating layer on one transparent electrode, a step (d) of forming an oxide semiconductor film on the first insulating layer, and on the oxide semiconductor film.
  • the step (e) of forming the source electrode and the drain electrode and the resistance reduction treatment for reducing the resistance of a part of the oxide semiconductor film form the second transparent electrode and the resistance is not reduced.
  • the step (f) includes a step of injecting impurities into the part of the oxide semiconductor film.
  • the step (b) includes forming the first transparent electrode on the substrate, forming a second insulating layer on the first transparent electrode, and on the second insulating layer. Forming the gate electrode.
  • the step (b) includes a step of forming the gate electrode on the substrate, a step of forming a second insulating layer on the gate electrode, and the step of forming the gate electrode on the second insulating layer. Forming a first transparent electrode.
  • the step (f) includes a step (f2) of forming a protective layer for protecting a channel region of the oxide semiconductor film before performing the resistance reduction process.
  • the end portion of the protective layer overlaps the drain electrode when viewed from the normal direction of the substrate.
  • the oxide semiconductor film includes an In—Ga—Zn—O-based semiconductor.
  • a TFT substrate that can be manufactured by a simple process and that can realize a display device with higher definition and a higher aperture ratio than the conventional one, and a manufacturing method thereof.
  • (A) is a schematic plan view of the TFT substrate 100A in the embodiment according to the present invention
  • (b) is a schematic cross-sectional view of the TFT substrate 100A along the line A1-A1 ′ of (a). is there.
  • (A)-(c) is typical sectional drawing explaining a liquid crystal display device provided with TFT substrate 100A.
  • (A) is a schematic plan view of a modified TFT substrate 100A ′
  • (b) is a schematic cross-sectional view of the TFT substrate 100A ′ along the line A2-A2 ′ of (a).
  • (A)-(f) is typical process sectional drawing explaining an example of the manufacturing process of TFT substrate 100A in embodiment by this invention. It is typical sectional drawing of TFT substrate 100B in other embodiment by this invention.
  • (A)-(c) is typical process sectional drawing explaining the manufacturing process of TFT substrate 100B in other embodiment by this invention.
  • the semiconductor device of this embodiment includes a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor.
  • the semiconductor device of this embodiment should just be provided with the oxide semiconductor TFT, and includes an active matrix substrate, various display apparatuses, an electronic device, etc. widely.
  • a semiconductor device according to an embodiment of the present invention will be described by taking an oxide semiconductor TFT used for a liquid crystal display device as an example.
  • FIG. 1A is a schematic plan view of the TFT substrate 100A according to the present embodiment
  • FIG. 1B is a plan view of the semiconductor device (TFT substrate) 100A along the line A1-A1 ′ of FIG. It is typical sectional drawing.
  • the TFT substrate 100A includes a substrate 1, a gate electrode 3 and a first transparent electrode 2 formed on the substrate 1, an insulating layer 4 formed on the gate electrode 3 and the first transparent electrode 2, and an insulating layer. 4, an oxide semiconductor layer 5 formed on 4, a source electrode 6 s and a drain electrode 6 d electrically connected to the oxide semiconductor layer 5, and a second transparent electrode 7 electrically connected to the drain electrode 6 d And have. At least a part of the first transparent electrode 2 overlaps the second transparent electrode 7 with the insulating layer 4 interposed therebetween. At least a part of the oxide semiconductor layer 5 overlaps with the gate electrode 3 with the insulating layer 4 interposed therebetween.
  • the oxide semiconductor layer 5 and the second transparent electrode 7 are formed from the same oxide film.
  • the TFT substrate 100A In the TFT substrate 100A, at least a part of the first transparent electrode 2 overlaps the second transparent electrode 7 with the insulating layer 4 interposed therebetween, thereby forming an auxiliary capacitance. Therefore, since the auxiliary capacitance of the TFT substrate 100A is transparent (transmits visible light), the aperture ratio is not lowered. Therefore, the TFT substrate 100A can have a higher aperture ratio than a TFT substrate including an auxiliary capacitor having an opaque electrode formed using a metal film (gate metal layer or source metal layer) as in the prior art. Further, since the aperture ratio is not lowered by the auxiliary capacitor, there is an advantage that the capacity value of the auxiliary capacitor (the area of the auxiliary capacitor) can be increased as necessary.
  • the drain electrode 6d is formed on the second transparent electrode 7, and the second transparent electrode 7 is in direct contact with the drain electrode 6d.
  • the second transparent electrode 7 can be formed up to substantially the end of the drain electrode 6d, so that the TFT substrate 100A has a higher aperture ratio than the TFT substrate described in Patent Document 1. Can have.
  • the first transparent electrode 2 is formed on the substrate 1, the insulating layer 4a is formed on the first transparent electrode 2, and the gate electrode 3 is formed on the insulating layer 4a. Further, the TFT substrate 100A has an insulating protective layer 8 formed on the source electrode 6s and the drain electrode 6d, and the insulating protective layer 8 is formed in contact with the channel region of the oxide semiconductor layer 5. .
  • the insulating protective layer 8 is made of an oxide, for example.
  • the substrate 1 is typically a transparent substrate, for example, a glass substrate.
  • a plastic substrate can also be used.
  • the plastic substrate includes a substrate formed of a thermosetting resin or a thermoplastic resin, and a composite substrate of these resins and inorganic fibers (for example, glass fibers or glass fiber nonwoven fabrics).
  • the heat-resistant resin material include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic resin, and polyimide resin.
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyethersulfone
  • acrylic resin acrylic resin
  • polyimide resin polyimide resin
  • the first transparent electrode 2 is formed of a transparent conductive film (for example, ITO (Indium Tin Oxide) or IZO film).
  • the thickness of the first transparent electrode 2 is, for example, 20 nm or more and 200 nm or less (in this embodiment, the thickness of the first transparent electrode 2 is about 100 nm).
  • the gate electrode 3 is electrically connected to the gate wiring 3 '.
  • the gate electrode 3 and the gate wiring 3 ′ have a laminated structure in which an upper layer is a W (tungsten) layer and a lower layer is a TaN (tantalum nitride) layer.
  • the gate electrode 3 and the gate wiring 3 ′ may have a laminated structure formed of Mo (molybdenum) / Al (aluminum) / Mo, and have a single-layer structure, a two-layer structure, and a laminate of four or more layers. It may have a structure.
  • the gate electrode 3a is made of an element selected from Cu (copper), Al, Cr (chromium), Ta (tantalum), Ti (titanium), Mo and W, or an alloy or metal nitride containing these elements as components. It may be formed from an object.
  • the thickness of the gate electrode 3 is about 50 nm or more and 600 nm or less (in this embodiment, the thickness of the gate electrode 3 is about 420 nm).
  • the insulating layer (gate insulating layer) 4 includes an insulating layer 4b and an insulating layer 4c.
  • the insulating layer 4 c preferably includes an oxide insulating layer, and the oxide insulating layer is preferably in direct contact with the oxide semiconductor layer 5.
  • oxygen contained in the oxide insulating layer is supplied to the oxide semiconductor layer 5, thereby preventing deterioration of semiconductor characteristics due to oxygen vacancies in the oxide semiconductor layer 5. it can.
  • the insulating layer 4c is, for example, a SiO 2 (silicon oxide) layer.
  • the insulating layer 4a and the insulating layer 4b are, for example, SiN x (silicon nitride) layers.
  • the insulating layer 4a has a thickness of about 100 nm.
  • the thickness of the insulating layer 4b is about 325 nm, the thickness of the insulating layer 4c is about 50 nm, and the thickness of the gate insulating layer 4 is about 375 nm.
  • the insulating layer 4a and the gate insulating layer 4 for example, SiO 2 (silicon oxide), SiN x (silicon nitride), SiO x N y (silicon oxynitride, x> y), SiN x O y (silicon nitride oxide, x > Y), a single layer or a stack formed of Al 2 O 3 (aluminum oxide) or tantalum oxide (Ta 2 O 5 ) can be used.
  • the thickness of the gate insulating layer 4 is, for example, about 50 nm to 600 nm.
  • the insulating layer 4a and the insulating layer 4b are preferably formed of SiN x or SiN x O y (silicon nitride oxide, x> y).
  • the insulating layer 4c is preferably formed of SiO 2 or SiO x N y (silicon oxynitride, x> y) from the viewpoint of preventing deterioration of the semiconductor characteristics of the oxide semiconductor layer 5.
  • the gate insulating layer 4 is preferably formed using a rare gas such as Ar (argon).
  • the oxide semiconductor layer 5 includes, for example, an In—Ga—Zn—O-based semiconductor (hereinafter abbreviated as “IGZO-based semiconductor”).
  • IGZO-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition ratio) of In, Ga, and Zn is not particularly limited.
  • Ga: Zn 2: 2: 1
  • In: Ga: Zn 1: 1: 1: 1: 2
  • the IGZO semiconductor may be amorphous or crystalline.
  • a crystalline IGZO-based semiconductor having a c-axis oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an IGZO-based semiconductor is disclosed in, for example, Japanese Patent Application Laid-Open No. 2012-134475.
  • the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the oxide semiconductor material constituting the oxide semiconductor layer 5 is not limited to an IGZO-based semiconductor.
  • ZnO Zn—O-based semiconductor
  • IZO In—Zn—O-based semiconductor
  • ZTO Zn—Ti. -O-based semiconductor
  • Cd-Ge-O-based semiconductor Cd-Pb-O-based semiconductor
  • the oxide semiconductor layer 5 is made of ZnO amorphous (amorphous) to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element and Group 17 element are added. ) State, a polycrystalline state, a microcrystalline state in which an amorphous state and a polycrystalline state are mixed, or a state in which no impurity element is added. When an amorphous oxide semiconductor layer is used as the oxide semiconductor layer 5, it can be manufactured at a low temperature and high mobility can be realized.
  • the thickness of the oxide semiconductor layer 5 is about 50 nm, for example.
  • the thickness of the oxide semiconductor layer 5 may be, for example, not less than about 30 nm and not more than about 100 nm.
  • the source electrode 6s and the drain electrode 6d have a laminated structure made of, for example, Ti / Al / Ti.
  • the source electrode 6s and the drain electrode 6d may have a stacked structure formed of Mo / Al / Mo, and may have a single-layer structure, a two-layer structure, or a stacked structure of four or more layers.
  • the source electrode 6s and the drain electrode 6d may be formed of an element selected from Al, Cr, Ta, Ti, Mo, and W, or an alloy or metal nitride containing these elements as components.
  • Each of the source electrode 6s and the drain electrode 6d has a thickness of about 50 nm to 600 nm (in this embodiment, the thickness of the source electrode 6s and the drain electrode is about 350 nm).
  • the insulating protective layer 8 is formed so as to be in contact with the channel region of the oxide semiconductor layer 5.
  • the insulating protective layer 8 is preferably formed from an oxide (for example, SiO 2 ).
  • the insulating protective layer 8 can be made of, for example, SiON (silicon oxynitride, silicon nitride oxide), Al 2 O 3 or Ta 2 O 5 .
  • the thickness of the insulating protective layer b is, for example, about 50 nm to 300 nm (in the present embodiment, the thickness of the insulating protective layer 8 is about 150 nm).
  • the second transparent electrode 7 is a conductor layer containing, for example, an In—Ga—Zn—O-based oxide (IGZO-based oxide).
  • the thickness of the second transparent electrode 7 is, for example, about 50 nm.
  • the thickness of the second transparent electrode 7 may be, for example, about 20 nm or more and about 200 nm or less.
  • the second transparent electrode 7 and the oxide semiconductor layer 5 are formed of the same transparent oxide film.
  • the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • As the oxide film for example, a film containing an IGZO-based oxide such as an IGZO-based semiconductor film can be used. Note that, as described above, in the present specification, an IGZO-based oxide that exhibits semiconductor characteristics is abbreviated as an IGZO-based semiconductor.
  • the second transparent electrode 7 contains a p-type impurity (for example, B (boron)) or an n-type impurity (for example, P (phosphorus)) at a higher concentration than the oxide semiconductor layer 5.
  • a p-type impurity for example, B (boron)
  • an n-type impurity for example, P (phosphorus)
  • FIGS. 2A to 2C are schematic cross-sectional views of a liquid crystal display device including the TFT substrate 100A.
  • the broken line arrows shown in FIGS. 2A to 2C indicate the electric field direction.
  • the TFT substrate 100A is used, for example, in a liquid crystal display device 500 in a Fringe field switching (FFS) mode.
  • the lower first transparent electrode 2 is used as a common electrode (a common voltage or a counter voltage is supplied)
  • the upper second transparent electrode 7 is used as a pixel electrode (a display signal voltage is supplied).
  • the second transparent electrode 7 is provided with at least one slit.
  • An FFS mode liquid crystal display device having such a structure is disclosed in, for example, Japanese Patent Application Laid-Open No. 2011-53443. The entire disclosure of JP 2011-53443 is incorporated herein by reference.
  • the liquid crystal display device 500 includes a TFT substrate 100A and a counter substrate 200, and a liquid crystal layer 50 formed between the TFT substrate 100A and the counter substrate 200.
  • the liquid crystal layer 50 side of the counter substrate 200 does not include a counter electrode that can be formed from a transparent electrode (for example, ITO).
  • a transparent electrode for example, ITO
  • the first transparent electrode (common electrode) 2 is closer to the substrate 1 than the second transparent electrode (pixel electrode) 7. Accordingly, the TFT substrate 100A can be used not only in the above-described FFS mode liquid crystal display device 500 but also in various liquid crystal mode liquid crystal display devices.
  • the counter electrode 27 is provided on the liquid crystal layer side of the counter substrate 200, and the liquid crystal layer 50 has a vertical electric field generated by the counter electrode 27 and the second transparent electrode (pixel electrode) 7.
  • the TFT substrate 100 ⁇ / b> A can be used in a vertical electric field mode liquid crystal display device 600 that displays liquid crystal molecules with controlled orientation.
  • the second transparent electrode 7 may not be provided with a plurality of slits.
  • the counter electrode 27 is provided on the liquid crystal layer side of the counter electrode 200, the plurality of slits are provided in the second transparent electrode (pixel electrode) 7, and the second transparent electrode (pixel) is provided. Electrode) 7 and the first transparent electrode (common electrode) 2 and the vertical electric field generated by the second transparent electrode (pixel electrode) 7 and the counter electrode 27, thereby aligning the liquid crystal molecules in the liquid crystal layer 50.
  • the TFT substrate 100A can be used for the liquid crystal display device 700 in the vertical and horizontal electric field mode to be controlled and displayed. Such a liquid crystal display device 700 is described in, for example, International Publication No. 2012/053415.
  • the TFT substrate 100A has higher applicability to various liquid crystal display modes than the TFT substrate in which the pixel electrode is closer to the substrate than the common electrode.
  • the TFT substrate 100A can be modified to a TFT substrate 100A 'shown in FIG.
  • FIG. 3A is a schematic plan view of a modified TFT substrate 100A ′
  • FIG. 3B is a schematic view of the TFT substrate 100A ′ taken along line A2-A2 ′ of FIG. FIG.
  • a TFT substrate 100A ′ shown in FIGS. 3A and 3B has an oxide semiconductor layer 5 on the gate wiring 3 ′, and when viewed from the normal direction of the substrate 1, the gate wiring 3 ′ and The TFT substrate 100A is different from the TFT substrate 100A in that the source electrode 6s and the drain electrode 6d overlap each other. In this case, the gate wiring 3 'functions as a gate electrode.
  • the TFT substrate 100A ' may have a higher aperture ratio than the TFT substrate 100A.
  • the TFT substrate 100A has a disadvantage that the parasitic capacitance (Cgd) between the gate and the drain is larger than that of the TFT substrate 100A.
  • the parasitic capacitance (Cgd) between the gate and the drain is large, the feedthrough voltage becomes large. The feedthrough voltage causes image burn-in and flicker.
  • the ratio of the parasitic capacitance (Cgd) between the gate and drain to the total capacitance of the pixel liquid crystal capacitance Clc + auxiliary capacitance Cs + parasitic capacitance Cgd between the gate and drain
  • liquid crystal capacitance Clc + auxiliary capacitance Cs + parasitic capacitance Cgd between the gate and drain may be reduced.
  • the capacitance value can be increased by increasing the area of the auxiliary capacitor without reducing the aperture ratio. That is, even if a structure in which the parasitic capacitance (Cgd) between the gate and the drain is increased as in the TFT substrate 100A ', the feedthrough voltage can be sufficiently reduced.
  • the fact that the total capacity of the pixel is large requires a large amount of charge in order to apply a predetermined voltage to the pixel. Since the TFT substrate 100A 'includes an oxide semiconductor TFT having a higher current supply capability than a conventional amorphous TFT, the display quality is not deteriorated due to an increase in pixel capacity.
  • the manufacturing method of the semiconductor device in the embodiment of the present invention includes a step (a) of preparing the substrate 1, a step (b) of forming the gate electrode 3 and the first transparent electrode 2 on the substrate 1, and the gate electrode 3. (C) forming the first insulating layer 4b or / and 4c on the first transparent electrode 2, and forming the oxide semiconductor film 5 ′ on the first insulating layer 4b or / and 4c.
  • Electrode 3 and overlap encompass at least a portion of the second transparent electrode 7 overlaps with at least a portion of the first transparent electrode 3 through the insulating layer 4, and a step (f).
  • 4 (a) to 4 (f) are schematic process cross-sectional views for explaining an example of a manufacturing method of the TFT substrate 100A.
  • the first transparent electrode 2 is formed on the substrate 1.
  • a transparent insulating substrate such as a glass substrate can be used.
  • the first transparent electrode 2 is formed by a known method such as sputtering.
  • the first transparent electrode 2 is made of, for example, ITO and has a thickness of about 100 nm.
  • an insulating layer 4a is formed on the first transparent electrode 2 by CVD (Chemical Vapor deposition) or the like.
  • the insulating layer 4a is made of, for example, SiN x .
  • the thickness of the insulating layer 4a is about 100 nm.
  • the gate electrode 3 is formed on the insulating layer 4a.
  • the gate electrode 3 is formed by forming a conductive film on the insulating layer 4a by sputtering and then patterning the conductive film by photolithography. Note that the gate electrode 3 and the first transparent electrode 2 do not overlap when viewed from the normal direction of the substrate 1.
  • a laminated film having a two-layer structure having a TaN film (thickness: about 50 nm) and a W film (thickness: about 370 nm) in this order from the substrate 1 side is used as the conductive film.
  • the first conductive film for example, a single layer film such as Ti, Mo, Ta, W, Cu, Al, or Cr, a laminated film including them, an alloy film, or a metal nitride film thereof may be used.
  • an insulating layer 4b and an insulating layer 4c are formed so as to cover the gate electrode 3 by a CVD method.
  • the insulating layer 4b is formed from a SiN x film (thickness: about 325 nm)
  • the insulating layer 4c is formed from a SiO 2 film (thickness: about 50 nm).
  • the insulating layer 4b and 4c for example SiO 2, SiN x, SiOxNy (silicon oxynitride, x> y), SiNxOy (silicon nitride oxide, x> y), it can be formed from Al 2 O 3 or Ta 2 O 5 .
  • an oxide semiconductor film 5 ' is formed on the insulating layer 4c by sputtering.
  • An IGZO-based semiconductor film was used as the oxide semiconductor film 5 '.
  • the thickness of the oxide semiconductor film 5 ' is about 50 nm.
  • a conductive film (not shown) for forming the source electrode 6s and the drain electrode 6d is formed on the oxide semiconductor 5 'by a sputtering method.
  • the conductive film and the oxide semiconductor film 5 ′ are simultaneously patterned by photolithography using a halftone mask, dry etching, and ashing, and the oxide semiconductor film 5 ′ is patterned into a desired shape.
  • a source electrode 6s and a drain electrode 6d are formed. In this manner, since the source electrode 6s and the drain electrode 6d can be formed and the oxide semiconductor film 5 'can be patterned with one photomask, the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • the source electrode 6s and the drain electrode 6d have, for example, a laminated structure of Ti / Al / Ti.
  • the thickness of the lower Ti layer is about 50 nm
  • the thickness of the Al layer is about 200 nm
  • the thickness of the upper Ti layer is about 100 nm.
  • the insulating protective layer 8 is formed by sputtering and photolithography so as to cover the channel region of the oxide semiconductor film 5 ′.
  • the insulating protective layer 8 is made of, for example, an oxide (for example, SiO 2 ) and has a thickness of about 150 nm.
  • the end portion of the insulating protective layer 8 overlaps the drain electrode 6 d. Thereby, it becomes possible to perform the resistance reduction process L described later also on the portion of the oxide semiconductor film 5 ′ located at the end of the drain electrode 6d.
  • a low resistance treatment L is performed on a part of the oxide semiconductor film 5 ′.
  • the portion of the oxide semiconductor film 5 ′ covered with the source electrode 6 s, the drain electrode 6 d, and the insulating protective layer 8 is not subjected to the resistance reduction process L.
  • the second transparent electrode 7 is formed on the portion of the oxide semiconductor film 5 ′ that has undergone the resistance reduction treatment L, and the resistance reduction treatment L is performed.
  • An oxide semiconductor layer 5 is formed in a portion that is not applied.
  • the electrical resistance of the portion subjected to the low-resistance treatment L is smaller than the electrical resistance of the portion not subjected to the low-resistance treatment L.
  • Examples of the low resistance treatment L include plasma treatment and doping with a p-type impurity (for example, B (boron)) or an n-type impurity (for example, P (phosphorus)).
  • a p-type impurity for example, B (boron)
  • an n-type impurity for example, P (phosphorus)
  • the impurity concentration of the second transparent electrode 7 becomes higher than the impurity concentration of the oxide semiconductor layer 5.
  • a part of the oxide semiconductor film 5 ′ under the drain electrode 6 d may be reduced in resistance and may become a part of the second transparent electrode 7.
  • examples of the low resistance treatment L include a hydrogen plasma treatment using a CVD device, an argon plasma treatment using an etching device, and an annealing treatment in a reducing atmosphere.
  • FIG. 5 is a schematic cross-sectional view of the TFT substrate 100B, and corresponds to the cross-sectional view of the TFT substrate 100A in FIG.
  • Constituent elements common to the TFT substrate 100A are denoted by the same reference numerals to avoid duplication of description.
  • the gate electrode 3 is closer to the substrate than the first transparent electrode 2.
  • the TFT substrate 100B includes a gate electrode 3 formed on the substrate 2, an insulating layer 4a formed on the gate electrode 3, and a first transparent electrode 2 formed on the insulating layer 4a.
  • the insulating layers 4a to 4c function as the gate insulating layer 4.
  • FIG. 6A to 6C are schematic process cross-sectional views for explaining a method for manufacturing the TFT substrate 100B.
  • the gate electrode 3 is formed on the substrate 1 by the method described above.
  • an insulating layer 4a is formed on the gate electrode 3 by the method described above.
  • the first transparent electrode 2 is formed by the method described above. Note that the gate electrode 3 and the first transparent electrode 2 do not overlap when viewed from the normal direction of the substrate 1.
  • the insulating layers 4b and 4c, the oxide semiconductor film 5 ′, the source electrode 6s, the drain electrode 6d, the second transparent electrode 7, and the insulating protective layer 8 are formed by the method described above (FIG. 4D to FIG. 4). (Refer FIG.4 (f)). Thereby, the TFT substrate 100B shown in FIG. 5 is manufactured.
  • a TFT substrate that can be manufactured by a simple process and that can realize a display device with higher definition and a higher aperture ratio than the conventional one and a manufacturing method thereof are provided.
  • Embodiments of the present invention include a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • a circuit board such as an active matrix substrate, a liquid crystal display device, a display device such as an organic electroluminescence (EL) display device and an inorganic electroluminescence display device, an imaging device such as an image sensor device, and an image input
  • EL organic electroluminescence
  • an imaging device such as an image sensor device
  • image input an image input
  • the present invention can be widely applied to devices including thin film transistors, such as electronic devices such as devices and fingerprint readers.

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Abstract

　半導体装置（１００Ａ）は、基板（１）と、基板（１）の上に形成されたゲート電極（３）および第１透明電極（２）と、ゲート電極（３）および第１透明電極（２）の上に形成された第１の絶縁層（４）と、第１の絶縁層（４）の上に形成された酸化物半導体層（５）と、酸化物半導体層（５）に電気的に接続されたソース電極（６ｓ）およびドレイン電極（６ｄ）と、ドレイン電極（６ｄ）と電気的に接続された第２透明電極（７）とを有する。第１透明電極（２）の少なくとも一部は、第１の絶縁層（４）を介して第２透明電極（７）と重なっている。酸化物半導体層（５）および第２透明電極（７）は、同一の酸化物膜から形成されている。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関し、特に、液晶表示装置や有機ＥＬ表示装置のアクティブマトリクス基板およびその製造方法に関する。ここで、半導体装置は、アクティブマトリクス基板やそれを備える表示装置を含む。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）などのスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板はＴＦＴ基板と呼ばれる。
　ＴＦＴとしては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成できる。
　特許文献１には、酸化物半導体ＴＦＴを備えるＴＦＴ基板の製造方法が開示されている。特許文献１に記載の製造方法によると、酸化物半導体層の一部を低抵抗化して画素電極を形成することにより、ＴＦＴ基板の製造工程数を削減することができる。
　近年、液晶表示装置等の高精細化が進むに連れて、画素開口率の低下が問題となっている。なお、画素開口率とは、表示領域に占める画素（例えば、透過型液晶表示装置において、表示に寄与する光を透過する領域）の面積比率をいい、以下では、単に、「開口率」という。
　特に、モバイル用途の中小型の透過型液晶表示装置は、表示領域の面積が小さいので、当然に個々の画素の面積も小さく、高精細化による開口率の低下が顕著になる。また、モバイル用途の液晶表示装置の開口率が低下すると、所望の輝度を得るために、バックライトの輝度を増大させる必要があり、消費電力の増大を招くという問題も起こる。
　高い開口率を得るためには、画素毎に設けられるＴＦＴや補助容量などの不透明な材料で形成される素子の占める面積を小さくすればよいが、ＴＦＴや補助容量は、当然に、その機能を果たすために最低限必要なサイズがある。ＴＦＴとして酸化物半導体ＴＦＴを用いると、アモルファスシリコンＴＦＴを用いる場合よりも、ＴＦＴを小型化できるという利点が得られる。なお、補助容量は、画素の液晶層（電気的には、「液晶容量」と呼ばれる）に印加された電圧を保持するために、液晶容量に対して電気的に並列に設けられる容量であり、一般に、補助容量の少なくとも一部は画素と重なるように形成される。
特開２０１１－９１２７９号公報
　しかしながら、高開口率化に対する要求は強く、酸化物半導体ＴＦＴを用いるだけでは、その要求に応えられない。また、表示装置の低価格化も進んでおり、高精細化で、高開口率の表示装置を安価に製造する技術の開発も求められている。
　そこで、本発明の一実施形態は、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法を提供することを主な目的とする。
　本発明による実施形態の半導体装置は、基板と、前記基板の上に形成されたゲート電極および第１透明電極と、前記ゲート電極および前記第１透明電極の上に形成された第１の絶縁層と、前記第１の絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記ドレイン電極と電気的に接続された第２透明電極とを有し、前記酸化物半導体層の少なくとも一部は、前記第１の絶縁層を介して前記ゲート電極と重なり、前記第１透明電極の少なくとも一部は、前記第１の絶縁層を介して前記第２透明電極と重なり、かつ、前記酸化物半導体層および前記第２透明電極は、同一の酸化物膜から形成されている。
　ある実施形態において、前記第２透明電極の上に前記ドレイン電極が形成され、前記第２透明電極は前記ドレイン電極に直接接している。
　ある実施形態において、前記第２透明電極は、前記酸化物半導体層よりも高い濃度で不純物を有する。
　ある実施形態において、上述の半導体装置は、前記ゲート電極と前記基板との間に形成された第２の絶縁層をさらに有し、前記第２の絶縁層は、前記第１透明電極上に形成されている。
　ある実施形態において、上述の半導体装置は、前記ゲート電極上に形成された第２の絶縁層をさらに有し、前記第１透明電極は前記第２の絶縁層の上に形成されている。
　ある実施形態において、上述の半導体装置は、前記ソース電極および前記ドレイン電極の上に形成された絶縁保護層をさらに有し、前記絶縁保護層は、前記酸化物半導体層のチャネル領域と接するように形成されており、前記絶縁保護層は、酸化物から形成されている。
　ある実施形態において、前記第１の絶縁層は、酸化物絶縁層を含み、前記酸化物絶縁層は、前記酸化物半導体層と接している。
　ある実施形態において、前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明による実施形態の半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板上に、ゲート電極および第１透明電極を形成する工程（ｂ）と、前記ゲート電極および前記第１透明電極の上に第１の絶縁層を形成する工程（ｃ）と、前記第１の絶縁層の上に酸化物半導体膜を形成する工程（ｄ）と、前記酸化物半導体膜の上にソース電極およびドレイン電極を形成する工程（ｅ）と、前記酸化物半導体膜の一部を低抵抗化させる低抵抗化処理を行うことによって、第２透明電極を形成するとともに、低抵抗化されなかった前記酸化物半導体膜の部分からなる酸化物半導体層を形成する工程であって、前記酸化物半導体層の少なくとも一部が前記第１の絶縁層を介して前記ゲート電極と重なり、前記第２透明電極の少なくとも一部が前記第１の絶縁層を介して前記第１透明電極の少なくとも一部と重なる、工程（ｆ）とを包含する。
　ある実施形態において、前記工程（ｆ）は、前記酸化物半導体膜の前記一部に不純物を注入する工程を含む。
　ある実施形態において、前記工程（ｂ）は、前記基板上に前記第１透明電極を形成し、前記第１透明電極上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に前記ゲート電極を形成する工程とを包含する。
　ある実施形態において、前記工程（ｂ）は、前記基板上に前記ゲート電極を形成する工程と、前記ゲート電極上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に前記第１透明電極を形成する工程とを包含する。
　ある実施形態において、前記工程（ｆ）は、前記低抵抗化処理を行う前に、前記酸化物半導体膜のチャネル領域を保護する保護層を形成する工程（ｆ２）を含む。
　ある実施形態において、前記基板の法線方向から見たとき、前記保護層の端部は前記ドレイン電極と重なる。
　ある実施形態において、前記酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　本発明の実施形態によると、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。
（ａ）は、本発明による実施形態におけるＴＦＴ基板１００Ａの模式的な平面図であり、（ｂ）は、（ａ）のＡ１－Ａ１’線に沿ったＴＦＴ基板１００Ａの模式的な断面図である。 （ａ）～（ｃ）は、ＴＦＴ基板１００Ａを備える液晶表示装置を説明する模式的な断面図である。 （ａ）は、改変例のＴＦＴ基板１００Ａ’の模式的な平面図であり、（ｂ）は、（ａ）のＡ２－Ａ２’線に沿ったＴＦＴ基板１００Ａ’の模式的な断面図である。 （ａ）～（ｆ）は、本発明による実施形態におけるＴＦＴ基板１００Ａの製造工程の一例を説明する模式的な工程断面図である。 本発明による他の実施形態におけるＴＦＴ基板１００Ｂの模式的な断面図である。 （ａ）～（ｃ）は、本発明による他の実施形態におけるＴＦＴ基板１００Ｂの製造工程を説明する模式的な工程断面図である。
　以下、図面を参照しながら、本発明による実施形態の半導体装置を説明する。本実施形態の半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備える。なお、本実施形態の半導体装置は、酸化物半導体ＴＦＴを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　ここでは、液晶表示装置に用いられる酸化物半導体ＴＦＴを例に本発明による実施形態の半導体装置を説明する。
　図１（ａ）は本実施形態によるＴＦＴ基板１００Ａの模式的な平面図であり、図１（ｂ）は図１（ａ）のＡ１－Ａ１’線に沿った半導体装置（ＴＦＴ基板）１００Ａの模式的な断面図である。
　ＴＦＴ基板１００Ａは、基板１と、基板１の上に形成されたゲート電極３および第１透明電極２と、ゲート電極３および第１透明電極２の上に形成された絶縁層４と、絶縁層４の上に形成された酸化物半導体層５と、酸化物半導体層５に電気的に接続されたソース電極６ｓおよびドレイン電極６ｄと、ドレイン電極６ｄと電気的に接続された第２透明電極７とを有する。第１透明電極２の少なくとも一部は、絶縁層４を介して第２透明電極７と重なっている。酸化物半導体層５の少なくとも一部は、絶縁層４を介してゲート電極３と重なっている。酸化物半導体層５および第２透明電極７は、同一の酸化物膜から形成されている。
　ＴＦＴ基板１００Ａでは、第１透明電極２の少なくとも一部が絶縁層４を介して第２透明電極７と重なっていることにより補助容量を形成している。従って、ＴＦＴ基板１００Ａが有する補助容量は透明なので（可視光を透過するので）、開口率を低下させることがない。従って、ＴＦＴ基板１００Ａは、従来のように金属膜（ゲートメタル層またはソースメタル層）を用いて形成された不透明な電極を有する補助容量を備えるＴＦＴ基板よりも、高い開口率を有し得る。また、補助容量によって開口率が低下することがないので、補助容量の容量値（補助容量の面積）を必要に応じて、大きくできるという利点も得られる。
　さらに、第２透明電極７の上にドレイン電極６ｄが形成され、第２透明電極７はドレイン電極６ｄに直接接していることが好ましい。このような構造を採用すると、第２透明電極７をドレイン電極６ｄの略端部まで形成することができるので、ＴＦＴ基板１００Ａは、特許文献１に記載されているＴＦＴ基板よりも高い開口率を有し得る。
　ＴＦＴ基板１００Ａにおいて、基板１上に第１透明電極２が形成され、第１透明電極２上に絶縁層４ａが形成され、絶縁層４ａ上にゲート電極３が形成されている。さらに、ＴＦＴ基板１００Ａは、ソース電極６ｓおよびドレイン電極６ｄの上に形成された絶縁保護層８を有し、絶縁保護層８は、酸化物半導体層５のチャネル領域と接するように形成されている。絶縁保護層８は、例えば酸化物から形成されている。
　次に、ＴＦＴ基板１００Ａの各構成要素を詳細に説明する。
　基板１は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維（例えば、ガラス繊維、ガラス繊維の不織布）との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板１として、シリコン基板を用いることもできる。
　第１透明電極２は、透明導電膜（例えばＩＴＯ（Indium Tin Oxide）、またはＩＺＯ膜）から形成されている。第１透明電極２の厚さは、例えば２０ｎｍ以上２００ｎｍ以下（本実施形態において第１透明電極２の厚さは約１００ｎｍ）である。
　ゲート電極３は、ゲート配線３’に電気的に接続されている。ゲート電極３およびゲート配線３’は、例えば、上層がＷ（タングステン）層であり、下層がＴａＮ（窒化タンタル）層である積層構造を有する。このほか、ゲート電極３およびゲート配線３’は、Ｍｏ（モリブデン）／Ａｌ（アルミニウム）／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造、４層以上の積層構造を有してもよい。さらに、ゲート電極３ａは、Ｃｕ（銅）、Ａｌ、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ゲート電極３の厚さは約５０ｎｍ以上６００ｎｍ以下（本実施形態において、ゲート電極３の厚さは約４２０ｎｍ）である。
　絶縁層（ゲート絶縁層）４は、絶縁層４ｂと絶縁層４ｃとを有する。絶縁層４ｃは酸化物絶縁層を含むことが好ましく、酸化物絶縁層は酸化物半導体層５と直接接触していることが好ましい。酸化物絶縁層が酸化物半導体層５と直接接触すると、酸化物絶縁層に含まれる酸素が酸化物半導体層５に供給され、酸化物半導体層５の酸素欠損による半導体特性の劣化を防ぐことができる。絶縁層４ｃは例えばＳｉＯ2（酸化シリコン）層である。絶縁層４ａおよび絶縁層４ｂは例えばＳｉＮx（窒化シリコン）層である。本実施形態において、絶縁層４ａの厚さは約１００ｎｍである。絶縁層４ｂの厚さは約３２５ｎｍであり、絶縁層４ｃの厚さは約５０ｎｍであり、ゲート絶縁層４の厚さは約３７５ｎｍである。絶縁層４ａおよびゲート絶縁層４としては、例えばＳｉＯ2（酸化シリコン）、ＳｉＮx（窒化シリコン）、ＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3（酸化アルミニウム）または酸化タンタル（Ｔａ2Ｏ5）から形成された単層または積層を用いることができる。ゲート絶縁層４の厚さは、例えば約５０ｎｍ以上６００ｎｍ以下である。なお、基板１からの不純物などの拡散防止のため、絶縁層４ａおよび絶縁層４ｂはＳｉＮx、またはＳｉＮxＯy（窒化酸化シリコン、ｘ＞ｙ）から形成されることが好ましい。絶縁層４ｃは酸化物半導体層５の半導体特性の劣化防止の観点から、ＳｉＯ2またはＳｉＯxＮy（酸化窒化シリコン、ｘ＞ｙ）から形成されることが好ましい。さらに、低い温度でゲートリーク電流の少ない緻密なゲート絶縁層４を形成させるには、Ａｒ（アルゴン）などの希ガスを用いながらゲート絶縁層４を形成するとよい。
　酸化物半導体層５は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「ＩＧＺＯ系半導体」と略する。）を含む。ここで、ＩＧＺＯ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。ＩＧＺＯ系半導体は、アモルファスでもよいし、結晶質でもよい。結晶質ＩＧＺＯ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質ＩＧＺＯ系半導体が好ましい。このようなＩＧＺＯ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層５を構成する酸化物半導体材料は、ＩＧＺＯ系半導体に限定されず、例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドニウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などであってもよい。さらに、酸化物半導体層５は、１族元素、１３族元素、１４族元素、１５族元素および１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを含んでもよい。酸化物半導体層５として、アモルファス酸化物半導体層を用いると、低温で製造でき、かつ、高い移動度を実現できる。酸化物半導体層５の厚さは例えば約５０ｎｍである。酸化物半導体層５の厚さは、例えば約３０ｎｍ以上約１００ｎｍ以下であってもよい。
　ソース電極６ｓおよびドレイン電極６ｄは、例えば、Ｔｉ／Ａｌ／Ｔｉから形成された積層構造を有する。このほか、ソース電極６ｓおよびドレイン電極６ｄは、Ｍｏ／Ａｌ／Ｍｏから形成された積層構造を有してもよく、単層構造、２層構造または４層以上の積層構造を有してもよい。さらに、ソース電極６ｓおよびドレイン電極６ｄは、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、ＭｏおよびＷから選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などから形成されてもよい。ソース電極６ｓおよびドレイン電極６ｄの厚さは、それぞれ約５０ｎｍ以上６００ｎｍ以下（本実施形態において、ソース電極６ｓおよびドレイン電極の厚さは約３５０ｎｍ）である。
　絶縁保護層８は、酸化物半導体層５のチャネル領域と接するように形成されている。絶縁保護層８は酸化物（例えばＳｉＯ2）から形成されることが好ましい。絶縁保護層８が酸化物から形成されると、上述したように酸化物半導体層５の酸素欠損による半導体特性の劣化を防ぐことができる。このほか絶縁保護層８は、例えばＳｉＯＮ（酸化窒化シリコン、窒化酸化シリコン）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。絶縁保護層ｂの厚さは、例えば約５０ｎｍ以上３００ｎｍ以下（本実施形態において、絶縁保護層８の厚さは約１５０ｎｍ）である。
　第２透明電極７は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物（ＩＧＺＯ系酸化物）を含む導電体層である。第２透明電極７の厚さは例えば約５０ｎｍである。第２透明電極７の厚さは、例えば約２０ｎｍ以上約２００ｎｍ以下であってもよい。詳細は後述するが、第２透明電極７と酸化物半導体層５とは同じ透明な酸化物膜から形成されている。第２透明電極７と酸化物半導体層５とを同一の酸化物膜から形成すると、製造プロセスが簡略化でき製造コストを削減し得る。酸化物膜としては、例えば、ＩＧＺＯ系半導体膜などのＩＧＺＯ系酸化物を含む膜を用いることができる。なお、前述のように、本明細書では、ＩＧＺＯ系酸化物のうち半導体特性を示すものをＩＧＺＯ系半導体と略する。
　詳細は後述するが、第２透明電極７は、酸化物半導体層５よりも高い濃度でｐ型不純物（例えば、Ｂ（ボロン））またはｎ型不純物（例えば、Ｐ（リン））を含む。
　次に、図２を参照しながら、ＴＦＴ基板１００Ａを備える液晶表示装置について説明する。図２（ａ）～図２（ｃ）は、ＴＦＴ基板１００Ａを備える液晶表示装置の模式的な断面図である。図２（ａ）～図２（ｃ）に示す破線矢印は、電界方向を表している。
　図２（ａ）に示すように、ＴＦＴ基板１００Ａは、例えば、Fringe Field Switching（ＦＦＳ）モードの液晶表示装置５００に用いられる。このとき、下層の第１透明電極２を共通電極（共通電圧または対向電圧が供給される）とし、上層の第２透明電極７を画素電極（表示信号電圧が供給される）として用いる。第２透明電極７には、少なくとも１以上のスリットが設けられる。このような構造のＦＦＳモードの液晶表示装置は、例えば、特開２０１１－５３４４３号公報に開示されている。特開２０１１－５３４４３号公報の開示内容の全てを参考のために本明細書に援用する。
　液晶表示装置５００は、ＴＦＴ基板１００Ａおよび対向基板２００と、ＴＦＴ基板１００Ａと対向基板２００との間に形成された液晶層５０とを有する。液晶表示装置５００において、対向基板２００の液晶層５０側は、透明電極（例えばＩＴＯ）などから形成され得た対向電極を備えていない。ＴＦＴ基板１００Ａに形成された第１透明電極（共通電極）２と第２透明電極（画素電極）７とにより生じた横方向の電界により、液晶層５０中の液晶分子の配向を制御して、表示を行う。
　ＴＦＴ基板１００Ａでは、第１透明電極（共通電極）２が第２透明電極（画素電極）７よりも基板１側にある。これにより、上述したＦＦＳモードの液晶表示装置５００だけでなく、様々な液晶モードの液晶表示装置にＴＦＴ基板１００Ａを用いることができる。
　例えば、図２（ｂ）に示すように、対向基板２００の液晶層側に対向電極２７を設けて、対向電極２７と第２透明電極（画素電極）７とにより生じる縦電界により液晶層５０の液晶分子の配向を制御して表示させる縦電界モードの液晶表示装置６００にＴＦＴ基板１００Ａを用いることができる。この場合、第２透明電極７には複数のスリットを設けなくてもよい。
　さらに、図２（ｃ）に示すように、対向電極２００の液晶層側に対向電極２７を設け、第２透明電極（画素電極）７には複数のスリットを設けて、第２透明電極（画素電極）７と第１透明電極（共通電極）２とにより生じる横電界と、第２透明電極（画素電極）７と対向電極２７とにより生じる縦電界とにより、液晶層５０の液晶分子の配向を制御して表示させる縦横電界モードの液晶表示装置７００にＴＦＴ基板１００Ａを用いることができる。このような液晶表示装置７００は、例えば国際公開第２０１２／０５３４１５号に記載されている。
　以上から、ＴＦＴ基板１００Ａは、画素電極が共通電極よりも基板側にあるＴＦＴ基板よりも各種の液晶表示モードに対する高い適用性を有する。
　ＴＦＴ基板１００Ａは、図３に示すＴＦＴ基板１００Ａ’に改変し得る。図３（ａ）は、改変例のＴＦＴ基板１００Ａ’の模式的な平面図であり、図３（ｂ）は、図３（ａ）のＡ２－Ａ２’線に沿ったＴＦＴ基板１００Ａ’の模式的な断面図である。
　図３（ａ）および図３（ｂ）に示すＴＦＴ基板１００Ａ’は、ゲート配線３’上に酸化物半導体層５を有し、基板１の法線方向から見たとき、ゲート配線３’とソース電極６ｓおよびドレイン電極６ｄとが重なる構造を有する点で、ＴＦＴ基板１００Ａとは異なる。この場合、ゲート配線３’がゲート電極として機能する。ＴＦＴ基板１００Ａ’は、ＴＦＴ基板１００Ａよりもさらに高い開口率を有し得る。
　なお、ＴＦＴ基板１００Ａ’は、ＴＦＴ基板１００Ａに比べて、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きいという欠点を有している。よく知られているように、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きいと、フィードスルー電圧が大きくなる。フィードスルー電圧は、画像の焼き付きや、フリッカーの原因となる。フィードスルー電圧を低下させるためには、画素の全容量（液晶容量Ｃｌｃ＋補助容量Ｃｓ＋ゲート・ドレイン間の寄生容量Ｃｇｄ）に対するゲート・ドレイン間の寄生容量（Ｃｇｄ）の比率を小さくすればよい。ＴＦＴ基板１００Ａ’は、透明電極を備える透明な補助容量を有しているので、開口率を低下させることなく、補助容量の面積を大きくすることによって容量値を増大させることができる。すなわち、ＴＦＴ基板１００Ａ’のように、ゲート・ドレイン間の寄生容量（Ｃｇｄ）が大きくなる構造を採用しても、フィードスルー電圧を十分に小さくできる。
　また、画素の全容量が大きいということは、画素に所定の電圧を印加するために、多くの電荷を必要する。ＴＦＴ基板１００Ａ’は、従来のアモルファスＴＦＴよりも電流供給能力の高い、酸化物半導体ＴＦＴを備えているので、画素の容量の増大によって表示品位が低下することがない。
　次に、ＴＦＴ基板１００Ａの製造方法を説明する。
　本発明の実施形態における半導体装置の製造方法は、基板１を用意する工程（ａ）と、基板１上に、ゲート電極３および第１透明電極２を形成する工程（ｂ）と、ゲート電極３および第１透明電極２の上に第１の絶縁層４ｂまたは／および４ｃを形成する工程（ｃ）と、第１の絶縁層４ｂまたは／および４ｃの上に酸化物半導体膜５’を形成する工程（ｄ）と、酸化物半導体膜５’の上にソース電極６ｓおよびドレイン電極６ｄを形成する工程（ｅ）と、酸化物半導体膜５’の一部を低抵抗化させる低抵抗化処理Ｌを行うことによって、第２透明電極７を形成するとともに、低抵抗化されなかった酸化物半導体膜５’の部分からなる酸化物半導体層５を形成する工程であって、酸化物半導体層５の少なくとも一部が絶縁層４を介してゲート電極３と重なり、第２透明電極７の少なくとも一部が絶縁層４を介して第１透明電極３の少なくとも一部と重なる、工程（ｆ）とを包含する。
　このような半導体装置の製造方法は、簡略化された半導体装置の製造方法であるので、製造コストを削減し得る。
　次に、図４を参照しながら、ＴＦＴ基板１００Ａの製造方法の一例を詳細に説明する。
　図４（ａ）～図４（ｆ）は、ＴＦＴ基板１００Ａの製造方法の一例を説明するための模式的な工程断面図である。
　まず、図４（ａ）に示すように、基板１上に第１透明電極２を形成する。基板１としては、例えばガラス基板などの透明絶縁性の基板を用いることができる。第１透明電極２はスパッタ法などの公知の方法で形成される。第１透明電極２は例えばＩＴＯから形成され、その厚さは約１００ｎｍである。
　次に、図４（ｂ）に示すように、第１透明電極２の上に、絶縁層４ａをＣＶＤ（Chemical Vapor deposition）などにより形成する。絶縁層４ａは、例えばＳｉＮxから形成される。絶縁層４ａの厚さは、約１００ｎｍである。
　次に、図４（ｃ）に示すように、絶縁層４ａ上にゲート電極３を形成する。ゲート電極３はスパッタ法で絶縁層４ａの上に導電膜を形成した後、フォトリソグラフィ法により導電膜のパターニングを行うことによって形成される。なお、基板１の法線方向から見たとき、ゲート電極３と第１透明電極２とは重なっていない。ここでは、導電膜として、基板１側からＴａＮ膜（厚さ：約５０ｎｍ）およびＷ膜（厚さ：約３７０ｎｍ）をこの順で有する２層構造の積層膜を用いる。なお、第１導電膜として、例えば、Ｔｉ、Ｍｏ、Ｔａ、Ｗ、Ｃｕ、ＡｌまたはＣｒなどの単層膜、それらを含む積層膜、合金膜またはこれらの窒化金属膜などを用いてもよい。
　次に、図４（ｄ）に示すように、ＣＶＤ法により、ゲート電極３を覆うように絶縁層４ｂおよび絶縁層４ｃを形成する。ここでは、絶縁層４ｂはＳｉＮx膜（厚さ：約３２５ｎｍ）から形成され、絶縁層４ｃはＳｉＯ2膜（厚さ：約５０ｎｍ）から形成される。絶縁層４ｂおよび４ｃとしては、例えばＳｉＯ2、ＳｉＮx、ＳｉＯｘＮｙ（酸化窒化シリコン、ｘ＞ｙ）、ＳｉＮｘＯｙ（窒化酸化シリコン、ｘ＞ｙ）、Ａｌ2Ｏ3またはＴａ2Ｏ5から形成され得る。
　続いて、図４（ｅ）に示すように、絶縁層４ｃ上に酸化物半導体膜５’をスパッタ法にて形成する。酸化物半導体膜５’としてＩＧＺＯ系半導体膜を用いた。酸化物半導体膜５’の厚さは約５０ｎｍである。
　この後、酸化物半導体５’の上に、スパッタ法によりソース電極６ｓおよびドレイン電極６ｄを形成する導電膜（不図示）を形成する。次に、ハーフトーンマスクを用いたフォトリソグラフィ法、ドライエッチング法およびアッシング法により上記の導電膜および酸化物半導体膜５’を同時にパターニングして、酸化物半導体膜５’を所望の形状にパターニングするとともにソース電極６ｓおよびドレイン電極６ｄを形成する。このように、１枚のフォトマスクで、ソース電極６ｓおよびドレイン電極６ｄの形成ならびに酸化物半導体膜５’のパターニングを行うことができるので、製造プロセスを簡略化でき、製造コストを削減し得る。ソース電極６ｓおよびドレイン電極６ｄは、例えばＴｉ／Ａｌ／Ｔｉの積層構造を有する。下層のＴｉ層の厚さは約５０ｎｍであり、Ａｌ層の厚さは約２００ｎｍであり、上層のＴｉ層の厚さは約１００ｎｍである。
　続いて、図４（ｆ）に示すように、酸化物半導体膜５’のチャネル領域を覆うように絶縁保護層８をスパッタ法およびフォトリソグラフィ法で形成する。絶縁保護層８は例えば酸化物（例えばＳｉＯ2）から形成され、その厚さは約１５０ｎｍである。また、基板１の法線方向から見たとき、絶縁保護層８の端部はドレイン電極６ｄと重なることが好ましい。これにより、酸化物半導体膜５’のうちドレイン電極６ｄの端部に位置する部分にも後述する低抵抗化処理Ｌを行うことが可能になる。
　その後、酸化物半導体膜５’の一部に低抵抗化処理Ｌを施す。酸化物半導体膜５’のうちソース電極６ｓ、ドレイン電極６ｄおよび絶縁保護層８で覆われた部分には、低抵抗化処理Ｌは行われない。これにより、図１（ｂ）に示したように、酸化物半導体膜５’のうち、低抵抗化処理Ｌが施された部分には第２透明電極７が形成され、低抵抗化処理Ｌが施されていない部分には酸化物半導体層５が形成される。当然ながら、低抵抗化処理Ｌが施された部分の電気抵抗は、低抵抗化処理Ｌが施されていない部分の電気抵抗よりも小さい。低抵抗化処理Ｌには、例えばプラズマ処理や、ｐ型不純物（例えば、Ｂ（ボロン））またはｎ型不純物（例えば、Ｐ（リン））のドーピングなどが挙げられる。低抵抗化処理Ｌとして、不純物のドーピングを用いた場合、第２透明電極７の不純物の濃度は酸化物半導体層５の不純物の濃度よりも大きくなる。また、不純物の拡散により、ドレイン電極６ｄの下にある酸化物半導体膜５’の一部も低抵抗化され、第２透明電極７の一部となる場合がある。その他、低抵抗化処理Ｌとして、例えば、ＣＶＤ装置を用いた水素プラズマ処理、エッチング装置を用いたアルゴンプラズマ処理、および還元雰囲気下でのアニール処理などがあげられる。
　次に、図５を参照しながら本発明による実施形態におけるＴＦＴ基板１００Ｂを説明する。図５は、ＴＦＴ基板１００Ｂの模式的な断面図であり、図１（ｂ）のＴＦＴ基板１００Ａの断面図に対応している。ＴＦＴ基板１００Ａと共通する構成要素には同じ参照符号を付し、説明の重複を避ける。
　図５に示すＴＦＴ基板１００Ｂでは、ゲート電極３が第１透明電極２よりも基板側にある。ＴＦＴ基板１００Ｂは、基板２上に形成されたゲート電極３と、ゲート電極３の上に形成された絶縁層４ａと、絶縁層４ａ上に形成された第１透明電極２とを有する。ＴＦＴ基板１００Ｂにおいては、絶縁層４ａ～４ｃがゲート絶縁層４として機能する。
　次に、図６を参照しながらＴＦＴ基板１００Ｂの製造方法の一例を説明する。図６（ａ）～図６（ｃ）はＴＦＴ基板１００Ｂの製造方法を説明する模式的な工程断面図である。
　まず、図６（ａ）に示すように、基板１上に、上述した方法でゲート電極３を形成する。
　次に、図６（ｂ）に示すように、上述した方法でゲート電極３の上に絶縁層４ａを形成する。
　次に、図６（ｃ）に示すように、上述した方法で第１透明電極２を形成する。なお、基板１の法線方向から見たとき、ゲート電極３と第１透明電極２とは重なっていない。
　続いて、上述した方法により、絶縁層４ｂおよび４ｃ、酸化物半導体膜５’、ソース電極６ｓ、ドレイン電極６ｄ、第２透明電極７、および絶縁保護層８を形成する（図４（ｄ）～図４（ｆ）参照）。これにより、図５に示したＴＦＴ基板１００Ｂが製造される。
　以上、本発明の実施形態によると、簡便なプロセスで製造することができ、且つ、従来よりも高精細で高開口率の表示装置を実現することが可能なＴＦＴ基板およびその製造方法が提供される。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。
　１　　　基板
　２　　　第１透明電極
　３　　　ゲート電極
　３’　　　ゲート配線
　４ａ　　　絶縁層
　４ｂ　　　絶縁層
　４ｃ　　　絶縁層
　４　　　ゲート絶縁層
　５　　　酸化物半導体層
　６ｓ　　　ソース電極
　６ｄ　　　ドレイン電極
　７　　　第２透明電極
　８　　　層間絶縁層
　１００Ａ　　　半導体装置（ＴＦＴ基板）

Claims (16)

  1. 　基板と、
    　前記基板の上に形成されたゲート電極および第１透明電極と、
    　前記ゲート電極および前記第１透明電極の上に形成された第１の絶縁層と、
    　前記第１の絶縁層の上に形成された酸化物半導体層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    　前記ドレイン電極と電気的に接続された第２透明電極と
    を有し、
    　前記酸化物半導体層の少なくとも一部は、前記第１の絶縁層を介して前記ゲート電極と重なり、前記第１透明電極の少なくとも一部は、前記第１の絶縁層を介して前記第２透明電極と重なり、かつ、前記酸化物半導体層および前記第２透明電極は、同一の酸化物膜から形成されている、半導体装置。
  2. 　前記第２透明電極の上に前記ドレイン電極が形成され、
    　前記第２透明電極は前記ドレイン電極に直接接している、請求項１に記載の半導体装置。
  3. 　前記第２透明電極は、前記酸化物半導体層よりも高い濃度で不純物を有する、請求項１または２に記載の半導体装置。
  4. 　前記ゲート電極と前記基板との間に形成された第２の絶縁層をさらに有し、
    　前記第２の絶縁層は、前記第１透明電極上に形成されている、請求項１から３のいずれかに記載の半導体装置。
  5. 　前記ゲート電極上に形成された第２の絶縁層をさらに有し、
    　前記第１透明電極は前記第２の絶縁層の上に形成されている、請求項１から３のいずれかに記載の半導体装置。
  6. 　前記ソース電極および前記ドレイン電極の上に形成された絶縁保護層をさらに有し、
    　前記絶縁保護層は、前記酸化物半導体層のチャネル領域と接するように形成されており、
    　前記絶縁保護層は、酸化物から形成されている、請求項１から５のいずれかに記載の半導体装置。
  7. 　前記第１の絶縁層は、酸化物絶縁層を含み、
    　前記酸化物絶縁層は、前記酸化物半導体層と接している、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記酸化物膜は、Ｉｎ、ＧａおよびＺｎを含む、請求項１から７のいずれかに記載の半導体装置。
  9. 　基板を用意する工程（ａ）と、
    　前記基板上に、ゲート電極および第１透明電極を形成する工程（ｂ）と、
    　前記ゲート電極および前記第１透明電極の上に第１の絶縁層を形成する工程（ｃ）と、
    　前記第１の絶縁層の上に酸化物半導体膜を形成する工程（ｄ）と、
    　前記酸化物半導体膜の上にソース電極およびドレイン電極を形成する工程（ｅ）と、
    　前記酸化物半導体膜の一部を低抵抗化させる低抵抗化処理を行うことによって、第２透明電極を形成するとともに、低抵抗化されなかった前記酸化物半導体膜の部分からなる酸化物半導体層を形成する工程であって、前記酸化物半導体層の少なくとも一部が前記第１の絶縁層を介して前記ゲート電極と重なり、前記第２透明電極の少なくとも一部が前記第１の絶縁層を介して前記第１透明電極の少なくとも一部と重なる、工程（ｆ）とを包含する、半導体装置の製造方法。
  10. 　前記工程（ｆ）は、前記酸化物半導体膜の前記一部に不純物を注入する工程を含む、請求項９に記載の半導体装置の製造方法。
  11. 　前記工程（ｂ）は、前記基板上に前記第１透明電極を形成し、前記第１透明電極上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に前記ゲート電極を形成する工程とを包含する、請求項９または１０に記載の半導体装置の製造方法。
  12. 　前記工程（ｂ）は、前記基板上に前記ゲート電極を形成する工程と、前記ゲート電極上に第２の絶縁層を形成する工程と、前記第２の絶縁層上に前記第１透明電極を形成する工程とを包含する、請求項９または１０に記載の半導体装置の製造方法。
  13. 　前記工程（ｆ）は、前記低抵抗化処理を行う前に、前記酸化物半導体膜のチャネル領域を保護する保護層を形成する工程（ｆ２）を含む、請求項９から１２のいずれかに記載の半導体装置の製造方法。
  14. 　前記基板の法線方向から見たとき、前記保護層の端部は前記ドレイン電極と重なる、請求項１３に記載の半導体装置の製造方法。
  15. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項１から８のいずれかに記載の半導体装置。
  16. 　前記酸化物半導体膜はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む請求項９から１４のいずれかに記載の半導体装置の製造方法。
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