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WO2013080499A1 - 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 - Google Patents

抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置 Download PDF

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WO2013080499A1
WO2013080499A1 PCT/JP2012/007501 JP2012007501W WO2013080499A1 WO 2013080499 A1 WO2013080499 A1 WO 2013080499A1 JP 2012007501 W JP2012007501 W JP 2012007501W WO 2013080499 A1 WO2013080499 A1 WO 2013080499A1
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WO
WIPO (PCT)
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voltage
resistance
nonvolatile memory
memory element
state
Prior art date
Application number
PCT/JP2012/007501
Other languages
English (en)
French (fr)
Inventor
賢 河合
一彦 島川
佳一 加藤
池田　雄一郎
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
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Priority to JP2013505271A priority patent/JP5250726B1/ja
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    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse

Definitions

  • the present invention relates to a resistance change nonvolatile memory element writing method and a resistance change nonvolatile memory device in which a resistance value reversibly changes based on an electrical signal.
  • a memory cell including a variable resistance nonvolatile memory element (hereinafter also simply referred to as a “resistance variable element”) is used as a nonvolatile memory device capable of high-speed operation and suitable for increasing the storage capacity.
  • a variable resistance nonvolatile memory device (hereinafter also simply referred to as “nonvolatile memory device”) has progressed.
  • the resistance change element refers to an element having a property that the resistance value reversibly changes by an electrical signal and further capable of storing data corresponding to the resistance value in a nonvolatile manner.
  • a so-called 1T1R type memory in which a transistor and a resistance change element are connected in series at a position in the vicinity of an intersection between a bit line and a word line arranged orthogonal to each other
  • a nonvolatile memory device in which cells are arranged in a matrix is generally known.
  • one end of the two-terminal variable resistance element is connected to the bit line or the source line, and the other end is connected to the drain or source of the transistor.
  • the gate of the transistor is connected to the word line.
  • the other end of the transistor is connected to a source line or a bit line to which one end of the variable resistance element is not connected.
  • the source line is arranged in parallel with the bit line or the word line.
  • Nonvolatile memory devices in which memory cells are arranged in a matrix are also generally known.
  • Patent Document 1 a typical conventional variable resistance element will be described.
  • Patent Document 1 discloses a variable resistance element including an ion conduction type resistance change element including an insulator film (specifically, amorphous Gd 2 O 3 ) and a conductor film (specifically, CuTe). Yes.
  • FIG. 14 is a schematic diagram of a cross section of the variable resistance element disclosed in Patent Document 1.
  • the variable resistance element 5 has a structure having a laminated structure in which a conductor film 3 and an insulator film 4 are laminated between two electrodes 1 and 2.
  • a material used for the conductor film 3 for example, a metal film containing one or more metal elements selected from Cu, Ag, and Zn, an alloy film (for example, a CuTe alloy film), a metal compound film, and the like are disclosed.
  • an insulator such as amorphous Gd 2 O 3 or SiO 2 is disclosed.
  • variable resistance element 5 For writing to the variable resistance element 5 shown in FIG. 14, when a voltage at which the potential of the electrode 1 is higher than the potential of the electrode 2 is applied, ions of the metal element are attracted to the electrode 2 and enter the insulator film 4. Enter. When the metal ions reach the electrode 2, the upper and lower electrodes 1 and 2 are brought into conduction to reduce resistance (LR). In this manner, data writing (LR conversion) to the variable resistance element 5 is performed. On the contrary, when a voltage at which the potential of the electrode 1 is lower than the potential of the electrode 2 is applied, the metal element is ionized and attracted to the electrode 1 and escapes from the insulator film 4. The insulation between the two increases and the resistance is increased (HR). In this way, data is erased (HR) from the variable resistance element 5.
  • FIG. 15A and FIG. 15B are diagrams showing waveforms of voltage pulses applied to the variable resistance element 5 when one data recording is performed.
  • FIG. 15A is a diagram showing a pulse waveform when writing (recording of “1” data) is performed.
  • an erase voltage pulse PE is applied as a reverse polarity voltage pulse, and then a voltage pulse PW having a polarity corresponding to information to be recorded is applied. That is, a voltage pulse P1 for recording “1” data is constituted by a set of two voltage pulses PE and PW.
  • FIG. 15B is a diagram showing a pulse waveform when erasure (recording of “0” data) is performed.
  • a write voltage pulse PW is applied as a reverse polarity voltage pulse
  • a voltage pulse PE having a polarity corresponding to information to be recorded is applied. That is, a voltage pulse P0 for recording “0” data is constituted by a set of two voltage pulses PW and PE.
  • the number of consecutive voltage pulses PW or PE having the same polarity is limited to two times or less. .
  • a change in the resistance value of the variable resistance element 5 due to the continuous application of the voltage pulse PW or PE having the same polarity (the LR state changes in the high resistance direction, the HR state changes in the low resistance direction). Fluctuating) and rewriting life is improved.
  • Patent Document 1 before the voltage of one polarity corresponding to the information to be recorded is applied to the variable resistance element, the voltage of the other polarity is set.
  • a data recording method for improving the rewrite life by applying to a variable resistance element is disclosed.
  • a resistance change element as a memory cell, it can be expected that a high-speed memory can be configured as compared with a generally known non-volatile memory such as a flash memory.
  • the retention characteristic that is, the data retention characteristic
  • the operation window is the difference between the minimum resistance value that can be taken by the memory cell in the high resistance state and the maximum resistance value that can be taken by the memory cell in the low resistance state (resistance value margin in the resistance change operation).
  • the retention characteristic refers to the ability (data retention characteristic) to retain data for a long time without being corrupted.
  • the present invention has been made to solve the above-described problem, and provides a resistance change type nonvolatile memory element writing method and a resistance change type nonvolatile memory device capable of achieving both improvement of retention characteristics and expansion of an operation window. It is intended to provide.
  • variable resistance nonvolatile memory element writing method is a variable resistance nonvolatile memory element writing method, wherein the variable resistance nonvolatile memory element includes: When the pulse of the first voltage is applied, the first resistance state used for storing the first information changes to the second resistance state used for storing the second information, and the polarity of the first voltage is When a pulse of a different second voltage is applied, the write method has a characteristic of changing from the second resistance state to the first resistance state, and the writing method includes changing the resistance variable nonvolatile memory element to the first resistance.
  • a step for changing from a state to the second resistance state includes a weak write step and a normal write step following the weak write step, wherein the resistance change type
  • the resistance change nonvolatile memory element is changed to the second resistance state by applying a pulse of a third voltage having the same polarity as the first voltage and different absolute value to the volatile memory element, and then changing the resistance.
  • the resistance change type nonvolatile memory element is changed to a resistance value in the first resistance state and the resistance value Transition to an intermediate resistance state having a resistance value between the resistance value in the second resistance state, and in the normal writing step, the pulse of the first voltage is applied at least once to the variable resistance nonvolatile memory element.
  • the variable resistance nonvolatile memory element is changed from the intermediate resistance state to the second resistance state, and the absolute value of the fourth voltage is smaller than the absolute value of the third voltage.
  • variable resistance nonvolatile memory device is provided between a first electrode, a second electrode, and the first electrode and the second electrode.
  • a variable resistance nonvolatile memory element having a variable resistance layer provided, and a write circuit for writing information to the variable resistance nonvolatile memory element, wherein the variable resistance nonvolatile memory element has a first voltage
  • the first resistance state used for storing the first information changes to the second resistance state used for storing the second information, and the second voltage having a polarity different from that of the first voltage is applied.
  • the write circuit When a pulse is applied, the write circuit has a characteristic of changing from the second resistance state to the first resistance state, and the write circuit changes the resistance variable nonvolatile memory element from the first resistance state to the second resistance state.
  • Weak write to change to resistance state And a normal write step subsequent to the weak write step, and in the weak write step, a third voltage having the same polarity as the first voltage but having a different absolute value with respect to the variable resistance nonvolatile memory element.
  • a fourth voltage having the same polarity as the second voltage and having a small absolute value with respect to the resistance variable nonvolatile memory element after the resistance variable nonvolatile memory element is brought into the second resistance state by applying a pulse.
  • the resistance variable nonvolatile memory element is applied by applying a pulse of the first voltage at least once to the variable resistance nonvolatile memory element.
  • the practical significance of the present invention is extremely large in the present day when it is desired to provide a variable resistance nonvolatile memory device that can operate at high speed and is suitable for increasing the storage capacity.
  • FIG. 1A is an HR write flow diagram for explaining the operation of high resistance (HR) verify write of the present invention.
  • FIG. 1B is an LR write flow diagram illustrating an operation of low resistance (LR) verify write according to the present invention.
  • FIG. 1C is a characteristic diagram showing the average HR resistance value and the dependency of the average LR resistance value on the HR voltage VH when all the bits of the memory cell array of the present invention are rewritten to the HR state and the LR state.
  • FIG. 1D is a characteristic diagram showing the dependency of the average LR current change amount on the HR voltage VH in the retention for 66 hours at 150 ° C. when all the bits of the memory cell array of the present invention are set to the LR state.
  • FIG. 1A is an HR write flow diagram for explaining the operation of high resistance (HR) verify write of the present invention.
  • FIG. 1B is an LR write flow diagram illustrating an operation of low resistance (LR) verify write according to the present invention.
  • FIG. 1C is a characteristic diagram showing the average
  • FIG. 2 is a diagram for explaining the operating point of the rewrite voltage when the HR verify write and the LR verify write according to the present invention are repeatedly performed alternately.
  • FIG. 3 is an LR write flow diagram illustrating the operation of LR verification write via weak HR reduction of the variable resistance nonvolatile memory element according to the present invention.
  • FIG. 4A is a diagram for explaining the effect of the operation window when the LR verification write via weak HR according to the present invention is performed.
  • FIG. 4B is a diagram for explaining the effect of improving the LR retention characteristics when the LR verification write via weak HR according to the present invention is performed.
  • FIG. 5 is a diagram for explaining the operating point of the rewrite voltage when the LR verification write via weak HR of the present invention is performed.
  • FIG. 6 is a characteristic diagram showing the dependency of the decrease amount of the average LR current on the weak HR voltage VHw when the LR verification write via weak HR according to the present invention is performed.
  • FIG. 7 is a graph showing the pulse VR characteristics of the memory cell in the present invention.
  • FIG. 8 is a configuration diagram of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing an example of the configuration of the sense amplifier according to the embodiment of the present invention.
  • FIG. 10 is a diagram for explaining the determination level in the sense amplifier according to the embodiment of the present invention.
  • FIG. 11 is a diagram for explaining the set voltage in each operation according to the embodiment of the present invention.
  • FIG. 12A is a diagram (timing chart of application of weak HR voltage pulse set in LR writing) showing the operation timing of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 12B is a diagram showing operation timing of the variable resistance nonvolatile memory device according to the embodiment of the present invention (application timing of the LR voltage pulse set in LR writing after application of the weak HR voltage pulse set). Chart).
  • FIG. 12C is a diagram (timing chart of application of HR voltage pulse set) showing the operation timing of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 12D is a diagram (timing chart of a data read cycle) showing an operation timing of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 12A is a diagram (timing chart of application of weak HR voltage pulse set in LR writing) showing the operation timing of the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 12B is a diagram
  • FIG. 13 is a write flow diagram in the variable resistance nonvolatile memory device according to the embodiment of the present invention.
  • FIG. 14 is a schematic view of a cross section of a conventional variable resistance element.
  • FIG. 15A is a diagram illustrating a pulse waveform when writing is performed on a conventional variable resistance element.
  • FIG. 15B is a diagram showing a pulse waveform when erasing is performed on a conventional variable resistance element.
  • FIG. 16 is a schematic diagram showing a configuration of a 1T1R type memory cell using a conventional resistance change element.
  • tantalum which is one of transition metals
  • the oxygen-deficient oxide tantalum oxide
  • the oxygen-deficient oxide refers to an oxide in which oxygen is insufficient from the stoichiometric composition.
  • FIG. 16 is a schematic diagram showing a configuration of a 1T1R type memory cell using a conventional resistance change element (configuration for one bit).
  • the 1T1R type memory cell is generally composed of an NMOS transistor 104 and a resistance change element 100.
  • the resistance change element 100 includes a lower electrode 100a, a first resistance change layer (here, a low resistance tantalum oxide layer (TaO x made of the oxygen-deficient Ta oxide). , 0 ⁇ x ⁇ 2.5)) 100b-1 and a second variable resistance layer (here, a high resistance tantalum oxide layer (TaO y , x ⁇ y)) 100b-2.
  • the variable resistance layer 100b and the upper electrode 100c are stacked.
  • a lower electrode terminal 105 is drawn from the lower electrode 100a, and an upper electrode terminal 102 is drawn from the upper electrode 100c.
  • the NMOS transistor 104 that is a selection transistor (that is, an example of a switch element) includes a gate terminal 103.
  • the lower electrode terminal 105 of the resistance change element 100 and the source or drain (N + diffusion) region of the NMOS transistor 104 are connected in series, and the other drain or source (N + diffusion) region not connected to the resistance change element 100 is It is drawn out as a terminal 101, and the substrate terminal is connected to the ground potential.
  • the high resistance second resistance change layer 100 b-2 is disposed on the upper electrode terminal 102 side opposite to the NMOS transistor 104.
  • Patent Document 3 As a material of the upper electrode 100c, for example, Pt (platinum), Ir (iridium), Pd (palladium), Ag (silver), Ni, as disclosed in the above-mentioned Patent Document 3 which is a related patent. (Nickel), W (tungsten) or Cu (copper) can be used. Further, in Patent Document 3, a resistance change is likely to occur near an interface between an electrode material having a higher standard electrode potential than Ta, which is a constituent element of the resistance change layer 100b, and the resistance change layer. With lower electrode materials, resistance change is less likely to occur, and furthermore, the greater the difference between the standard electrode potential of the electrode material and the metal that constitutes the resistance change layer, the easier the resistance change occurs.
  • the standard electrode potential is one index of the degree of ease of oxidation. If this value is large, it means that it is difficult to oxidize, and if it is small, it means that it is easily oxidized. In particular, when Pt and Ir having a high standard electrode potential are used for the electrodes, a good resistance change operation is obtained, which is desirable.
  • a voltage (low resistance voltage pulse) equal to or higher than a predetermined voltage (for example, the first threshold voltage) is applied to the lower terminal 101 with the upper electrode terminal 102 as a reference. In this case, reduction occurs near the interface of the upper electrode 100c, and the resistance change element 100 transitions to a low resistance state.
  • another predetermined voltage for example, a second threshold value
  • a voltage higher than (voltage) (high resistance voltage pulse) is applied, oxidation occurs near the interface of the upper electrode 100c, and the resistance change element 100 transitions to a high resistance state.
  • the application direction of the low resistance voltage pulse is defined as a negative voltage direction
  • the application direction of the high resistance voltage pulse is defined as a positive voltage direction.
  • the retention characteristic that is, the data retention characteristic
  • the resistance value in the high resistance state is reduced, resulting in a reduction in the operating window and reliability.
  • the operation window is the difference between the minimum resistance value that can be taken by the memory cell in the high resistance state and the maximum resistance value that can be taken by the memory cell in the low resistance state (resistance value margin in the resistance change operation).
  • the retention characteristic refers to the ability (data retention characteristic) to retain data for a long time without being corrupted.
  • the upper electrode 100c is Ir (iridium)
  • the lower electrode 100a is TaN (tantalum nitride)
  • the first resistance change layer 100b-1 is a tantalum oxide layer (TaO x , 0 ⁇ x ⁇ 2.5)
  • the 1T1R type memory cell including the resistance change element 100 in which the second resistance change layer 100b-2 is formed of a tantalum oxide layer (TaO y , x ⁇ y), the write characteristics and the retention The characteristics are shown and the problem is explained.
  • x : x 1.54, film thickness: 30 nm
  • the NMOS transistor 104 as a switch element has a gate width W of 0.44 ⁇ m, a gate length L of 0.18 ⁇ m, and a gate insulating film thickness Tox of 3.5 nm.
  • the second resistance change layer 100b-2 (TaO 2.47 ) is formed on the first resistance change layer 100b-1 (TaO 1.54 ) formed by sputtering before the manufacturing process of the upper electrode 100c. It is formed by sputtering and has a higher oxygen content than the first resistance change layer 100b-1 (TaO 1.54 ), that is, has a very high resistance value and a structure close to an insulator. Therefore, in order to perform the resistance change operation, it is necessary to first apply a constant forming voltage for a predetermined time to form a conductive path in the second resistance change layer 100b-2.
  • FIG. 1C is a characteristic diagram showing the average HR resistance value and the dependence of the average LR resistance value on the HR voltage VH when all the bits of the memory cell array are rewritten to the HR state and the LR state.
  • 1D is a characteristic diagram showing the HR voltage VH dependency of the decrease in average LR current in the retention characteristic evaluation at 150 ° C. for 66 hours when the bit is set in the low resistance (LR) state.
  • the amount of decrease in the average LR current is the degree to which the current flowing through the memory cell in the low resistance state under the application of a constant voltage decreases before and after the retention, in other words, the increase in the resistance value in the low resistance state.
  • Degree This value indicates the degree of deterioration of the retention characteristic in the low resistance state.
  • the nonvolatile memory device including the memory cell array in which the 1T1R type memory cells are arranged in a matrix is configured by a circuit that realizes these operations. The main part will be described later. Details are omitted. Further, in this specification, the increase in resistance (or reduction in resistance) of a memory cell strictly means that a resistance change element (that is, a resistance change nonvolatile memory element) included in the memory cell has a high resistance ( Or lower resistance).
  • FIG. 1A is an HR write flow diagram for explaining the operation of arbitrary 1-bit HR verify write.
  • a high resistance (HR) voltage pulse set 13 is applied, and then whether or not the cell current of the write target cell becomes lower than a predetermined HR cell current level (ie, HR Whether or not the write-in is completed) is determined (HR verification S1).
  • HR verification S1 a predetermined HR cell current level
  • the high resistance voltage pulse set 13 is applied again to the write target cell, and the determination of the HR verification S1 is performed. This operation is subsequently repeated until a pass is obtained in the determination of the HR verification S1.
  • HR Positive voltage high resistance
  • VH for example, + 1.8V to + 2.4V
  • 16 pulses for example, + 1.8V to + 2.4V
  • FIG. 1B is an LR write flow diagram for explaining the operation of arbitrary 1-bit LR verification write.
  • a low resistance (LR) voltage pulse set 14 is applied, and then whether or not the cell current of the write target cell becomes higher than a predetermined LR cell current level (ie, LR Whether or not the write-in is completed) is determined (LR verification S2).
  • LR verification S2 a predetermined LR cell current level
  • the low resistance voltage pulse set 14 is again applied to the write target cell, and the determination of the LR verification S2 is performed. This operation is thereafter repeated until a pass is obtained in the determination of the LR verification S2.
  • the vertical axis represents the resistance value of the memory cell.
  • Ground potential was applied) and measured.
  • the average HR resistance value when all the bits of the memory cell array are set to the HR state and the average LR resistance value when all the bits of the memory cell array are set to the LR state are plotted.
  • the horizontal axis represents the HR voltage VH.
  • the average HR resistance value and the average LR resistance value when the HR voltage VH is increased while the LR voltage VL is fixed are plotted.
  • the vertical axis represents the amount of decrease in average LR current after standing at 150 ° C. for 66 hours, and the horizontal axis is the same as FIG. 1C.
  • a gate voltage VG 1.8 V is applied to the gate terminal 103 of the memory cell in FIG. 16, and a read voltage of +0.4 V is applied to the upper electrode terminal 102 (at this time, the lower terminal 101 has The measurement was performed by applying a ground potential (0 V). Further, the decrease amount of the average LR current when the HR voltage VH is increased while the LR voltage VL is fixed is plotted.
  • FIG. 2 is a diagram for explaining the operating point of the rewrite voltage when the HR verify write shown in FIG. 1A and the LR verify write shown in FIG. 1B are repeatedly performed alternately.
  • the horizontal axis represents the absolute value of the applied negative voltage
  • the vertical axis represents the absolute value of the applied positive voltage
  • the point B corresponds to the point B in FIGS. 1C and 1D
  • the pre-voltage Vph ( ⁇ 1.0 V) is first applied as the high-resistance voltage pulse set 13 and then the HR voltage VH (+2 .0V) is an operating point at the time of HR.
  • the point C corresponds to the point C in FIG. 1C and FIG. 1D, and the pre-voltage Vph ( ⁇ 1.0 V) is first applied as the high-resistance voltage pulse set 13, and then the HR voltage VH (+2.4 V) is applied.
  • the operating point at the time of HR application to which is applied is shown.
  • Point A shows the operating point at the time of LR application where the pre-voltage Vpl (+1.1 V) is first applied as the low-resistance voltage pulse set 14 and then the LR voltage VL ( ⁇ 2.4 V) is applied. Yes.
  • the LR retention characteristic is good because the amount of decrease of the average LR current is relatively small, but the HR voltage VH (2.0 V). ) Is slightly lower, so the operation window becomes narrower.
  • the operation window and the LR retention characteristic are in a trade-off relationship with respect to the HR voltage VH, and are uniquely combined with an appropriate combination of the HR voltage VH and the LR voltage VL (that is, two operating points). ) was found to be very difficult to find.
  • the inventors of the present application have reduced the resistance of the resistance change element in the high resistance state when the resistance change element in the high resistance state is transitioned to the low resistance state.
  • Retention by applying a weak high resistance voltage pulse set that goes through a weak high resistance (weak HR) state (ie, a new operating point) once before applying a voltage pulse to transition to a low resistance state A new method of writing a resistance variable nonvolatile memory element that can achieve both improvement in characteristics and expansion of the operation window was studied.
  • the weak high resistance (weak HR) state is a resistance variable nonvolatile memory element that reversibly transits between two resistance states (first resistance state and second resistance state). An intermediate resistance state having a resistance value between the value and the resistance value in the second resistance state.
  • one form of the resistance change type nonvolatile memory element write method is a resistance change type nonvolatile memory element write method, wherein the resistance change type nonvolatile memory element has a first voltage. Is applied, the first resistance state used for storing the first information changes to the second resistance state used for storing the second information, and the second voltage is different in polarity from the first voltage.
  • the write method has a characteristic of changing from the second resistance state to the first resistance state, and the writing method includes changing the resistance change type nonvolatile memory element from the first resistance state to the first resistance state.
  • the step for changing to the two-resistance state includes a weak write step and a normal write step following the weak write step.
  • the variable resistance nonvolatile memory After the resistance variable nonvolatile memory element is brought into the second resistance state by applying a pulse of a third voltage having the same polarity as the first voltage and different absolute value to the child, the resistance variable nonvolatile memory By applying a pulse of a fourth voltage having the same polarity as the second voltage and a small absolute value to the memory element, the resistance change type nonvolatile memory element is made to have the resistance value and the second resistance in the first resistance state. Transition to an intermediate resistance state having a resistance value between the resistance value in the state and applying the pulse of the first voltage to the resistance variable nonvolatile memory element at least once in the normal writing step. The variable resistance nonvolatile memory element is transited from the intermediate resistance state to the second resistance state, and an absolute value of the fourth voltage is smaller than an absolute value of the third voltage.
  • the resistance change type nonvolatile memory element when changing the resistance change type nonvolatile memory element from the first resistance state to the second resistance state, the resistance change type nonvolatile memory element is temporarily not used in the normal write step but temporarily in the weak write step. Is set to the intermediate resistance state, and then transitioned to the second resistance state in the normal write step. Therefore, the variable resistance nonvolatile memory element does not transit from the first resistance state to the second resistance state, but transits from the intermediate resistance state closer to the second resistance state to the second resistance state than the first resistance state. Therefore, the transition is made to the deeper second resistance state. As a result, the retention characteristic in the second resistance state is improved while maintaining the operation window.
  • weak HR writing is performed once before LR writing.
  • the LR performance can be improved relatively, and the retention characteristics are improved.
  • writing can be performed with a sufficiently high HR voltage, the resistance value at HR increases, and the operation window can be expanded at the same time. As a result, the operation window can be enlarged and the retention characteristics can be compatible, and the reliability of the nonvolatile memory device is greatly improved.
  • the absolute value of the third voltage may be smaller than the absolute value of the first voltage.
  • a voltage (third voltage) whose absolute value is smaller than the voltage (first voltage) in the normal write step is used, so the weak write step is performed with a current consumption smaller than that in the normal write step. Is called.
  • a pulse of a fifth voltage having the same polarity as the second voltage and having an absolute value smaller than the fourth voltage is applied to the variable resistance nonvolatile memory element. Later, the pulse of the first voltage may be applied.
  • the normal writing step further includes a determination step for determining whether writing to the second resistance state is completed after the normal writing step.
  • the normal writing step and the determination step include the first step and the determination step. It may be repeated until it is determined that writing to the two-resistance state is completed.
  • variable resistance nonvolatile memory device is provided between a first electrode, a second electrode, and the first electrode and the second electrode.
  • a variable resistance nonvolatile memory element having a variable resistance layer provided, and a write circuit for writing information to the variable resistance nonvolatile memory element, wherein the variable resistance nonvolatile memory element has a first voltage
  • the first resistance state used for storing the first information changes to the second resistance state used for storing the second information, and the second voltage having a polarity different from that of the first voltage is applied.
  • the write circuit When a pulse is applied, the write circuit has a characteristic of changing from the second resistance state to the first resistance state, and the write circuit changes the resistance variable nonvolatile memory element from the first resistance state to the second resistance state.
  • Weak write to change to resistance state And a normal write step subsequent to the weak write step, and in the weak write step, a third voltage having the same polarity as the first voltage but having a different absolute value with respect to the variable resistance nonvolatile memory element.
  • a fourth voltage having the same polarity as the second voltage and having a small absolute value with respect to the resistance variable nonvolatile memory element after the resistance variable nonvolatile memory element is brought into the second resistance state by applying a pulse.
  • the resistance variable nonvolatile memory element is applied by applying a pulse of the first voltage at least once to the variable resistance nonvolatile memory element.
  • the resistance change type nonvolatile memory element when the resistance change type nonvolatile memory element is changed from the first resistance state to the second resistance state, the resistance change type nonvolatile memory element is once set to the intermediate resistance state in the weak write step and then the normal write step. To transit to the second resistance state. Therefore, the variable resistance nonvolatile memory element does not transit from the first resistance state to the second resistance state, but transits from the intermediate resistance state closer to the second resistance state to the second resistance state than the first resistance state. Therefore, the transition is made to the deeper second resistance state. As a result, the retention characteristic in the second resistance state is improved while maintaining the operation window.
  • the absolute value of the third voltage may be smaller than the absolute value of the first voltage.
  • a voltage (third voltage) whose absolute value is smaller than the voltage (first voltage) in the normal write step is used, so the weak write step is performed with a current consumption smaller than that in the normal write step. Is called.
  • a pulse of a fifth voltage having the same polarity as the second voltage and having an absolute value smaller than the fourth voltage is applied to the variable resistance nonvolatile memory element. Later, the pulse of the first voltage may be applied.
  • the read circuit for reading information of the variable resistance nonvolatile memory element, the write circuit, and the read circuit are controlled, and the write is performed by referring to the information read by the read circuit.
  • a control circuit for determining whether or not writing to the second resistance state is completed after the normal writing step by the circuit, and the control circuit can determine that writing to the second resistance state is completed. Until the write circuit and the read circuit are controlled to repeat the write from the first resistance state to the second resistance state of the variable resistance nonvolatile memory element by the write circuit and the determination. May be.
  • variable resistance nonvolatile memory element is connected in series with the variable resistance nonvolatile memory element to form a memory cell together with a selection element that is in a conductive state or a nonconductive state, and the write circuit includes the memory cell
  • the weak write step and the normal write step may be performed on the variable resistance nonvolatile memory element included in the.
  • the resistance variable nonvolatile memory element constituting the memory cell is written to achieve both improvement in retention characteristics and expansion of the operation window.
  • the resistance variable nonvolatile memory element may have a higher resistance value in the first resistance state than in the second resistance state.
  • variable resistance nonvolatile memory element in the present embodiment may have the same configuration as the variable resistance element 100 shown in FIG. That is, the variable resistance nonvolatile memory element in this embodiment may have the following characteristics.
  • the resistance change layer 100b is a layer that is interposed between the lower electrode 100a and the upper electrode 100c, and whose resistance value reversibly changes based on an electrical signal provided between the lower electrode 100a and the upper electrode 100c. .
  • it is a layer that reversibly transitions between a high resistance state and a low resistance state in accordance with the polarity of the voltage applied between the lower electrode 100a and the upper electrode 100c.
  • the resistance change layer 100b is configured by stacking at least two layers, a first resistance change layer 100b-1 connected to the lower electrode 100a and a second resistance change layer 100b-2 connected to the upper electrode 100c.
  • the first resistance change layer 100b-1 is made of an oxygen-deficient first metal oxide
  • the second resistance change layer 100b-2 has a lower oxygen deficiency than the first metal oxide. 2 metal oxides.
  • a minute local region in which the degree of oxygen deficiency reversibly changes according to the application of the electric pulse is formed.
  • the local region is considered to include a filament composed of oxygen defect sites.
  • Oxygen deficiency refers to an oxide having a stoichiometric composition (the stoichiometric composition having the highest resistance value in the case where there are a plurality of stoichiometric compositions) in a metal oxide. Is the ratio of oxygen deficiency to the amount of oxygen constituting. A metal oxide having a stoichiometric composition is more stable and has a higher resistance value than a metal oxide having another composition.
  • the oxide having the stoichiometric composition according to the above definition is Ta 2 O 5 , and can be expressed as TaO 2.5 .
  • the oxygen excess metal oxide has a negative oxygen deficiency.
  • the oxygen deficiency is described as including a positive value, 0, and a negative value.
  • An oxide with a low degree of oxygen deficiency has a high resistance value because it is closer to a stoichiometric oxide, and an oxide with a high degree of oxygen deficiency has a low resistance value because it is closer to the metal constituting the oxide.
  • Oxygen content is the ratio of oxygen atoms to the total number of atoms.
  • the oxygen content of Ta 2 O 5 is the ratio of oxygen atoms to the total number of atoms (O / (Ta + O)), which is 71.4 atm%. Therefore, the oxygen-deficient tantalum oxide has an oxygen content greater than 0 and less than 71.4 atm%.
  • the oxygen content has a corresponding relationship with the degree of oxygen deficiency. That is, when the oxygen content of the second metal oxide is greater than the oxygen content of the first metal oxide, the oxygen deficiency of the second metal oxide is greater than the oxygen deficiency of the first metal oxide. small.
  • the metal constituting the resistance change layer 100b may be a metal other than tantalum.
  • a transition metal or aluminum (Al) can be used as the metal constituting the resistance change layer 100b.
  • As the metal, tantalum (Ta), titanium (Ti), hafnium (Hf), zirconium (Zr), niobium (Nb), tungsten (W), nickel (Ni), or the like can be used. Since transition metals can take a plurality of oxidation states, different resistance states can be realized by oxidation-reduction reactions.
  • the composition of the first metal oxide when used, when the composition of the first metal oxide is HfO x , x is 0.9 or more and 1.6 or less, and the composition of the second metal oxide is HfO y When y is larger than the value of x, the resistance value of the resistance change layer 100b can be stably changed at high speed.
  • the thickness of the second metal oxide may be 3 to 4 nm.
  • the composition of the first metal oxide is ZrO x
  • x is 0.9 or more and 1.4 or less
  • the composition of the second metal oxide is ZrO y
  • the resistance value of the resistance change layer 100b can be stably changed at high speed.
  • the thickness of the second metal oxide may be 1 to 5 nm.
  • a different metal may be used for the first metal constituting the first metal oxide and the second metal constituting the second metal oxide.
  • the second metal oxide may have a lower degree of oxygen deficiency than the first metal oxide, that is, may have a higher resistance.
  • the standard electrode potential of the second metal may be lower than the standard electrode potential of the first metal.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize. Thereby, an oxidation-reduction reaction easily occurs in the second metal oxide having a relatively low standard electrode potential.
  • the resistance change phenomenon is caused by a change in the filament (conducting path) caused by an oxidation-reduction reaction in a minute local region formed in the second metal oxide having a high resistance. Degree) is considered to change.
  • metal oxide Al 2 O 3
  • Al 2 O 3 aluminum oxide
  • oxygen-deficient tantalum oxide (TaO x ) may be used for the first metal oxide
  • aluminum oxide (Al 2 O 3 ) may be used for the second metal oxide.
  • the resistance change phenomenon in the resistance change layer 100b having the stacked structure is caused by a redox reaction in a minute local region formed in the second metal oxide having a high resistance, and a filament (conducting path) in the local region. ) Changes, the resistance value is considered to change.
  • the upper electrode 100c connected to the second metal oxide having a smaller oxygen deficiency is a metal constituting the second metal oxide, such as platinum (Pt), iridium (Ir), palladium (Pd), or the like.
  • the standard electrode potential is higher than that of the material forming the lower electrode 100a.
  • the lower electrode 100a connected to the first metal oxide having a higher degree of oxygen deficiency is, for example, tungsten (W), nickel (Ni), tantalum (Ta), titanium (Ti), aluminum (Al).
  • Tantalum nitride (TaN), titanium nitride (TiN), and the like may be made of a material having a lower standard electrode potential than the metal constituting the first metal oxide.
  • the standard electrode potential represents a characteristic that the higher the value is, the more difficult it is to oxidize.
  • the standard electrode potential V2 of the second electrode, the standard electrode potential Vr2 of the metal constituting the second metal oxide, the standard electrode potential Vr1 of the metal constituting the first metal oxide, the standard of the first electrode between the electrode potential V1, V r2 ⁇ V 2, and may satisfy V 1 ⁇ V 2 the relationship. Furthermore, V2> Vr2 and Vr1 ⁇ V1 may be satisfied.
  • FIG. 3 shows the operation of a new LR verification write via weak HR (that is, a low resistance write accompanied by verification via a weak HR (high resistance) state) of the variable resistance nonvolatile memory element according to the present invention.
  • FIG. 3 the same components as those in FIG. 1B are denoted by the same reference numerals, and description thereof is omitted.
  • the difference from the LR write flow shown in FIG. 1B is that a weak HR (high resistance) voltage pulse set 19 is applied once before application of the LR voltage pulse set 14.
  • weak HR weak resistance increase
  • the absolute value of the weak HR voltage may be larger than the absolute value of the HR threshold voltage (voltage at which transition from the LR state to the HR state starts), and may be smaller than the absolute value of the normal HR voltage.
  • the weak HR voltage pulse set 19 is a voltage pulse set for weak HR.
  • the variable resistance nonvolatile memory element starts from a first resistance state (for example, a high resistance state HR) used for storing first information.
  • the second voltage changes to the second resistance state (for example, the low resistance state LR) used for storing the second information, while the second voltage (for example, HR) has a polarity different from that of the first voltage (for example, the LR voltage VL).
  • the pulse of the voltage VH is applied, the second resistance state (for example, the low resistance state LR) is changed to the first resistance state (for example, the high resistance state HR).
  • the LR voltage pulse 20 for weak HR is a weak write step and a normal write step, which are two steps for changing the variable resistance nonvolatile memory element from the first resistance state to the second resistance state.
  • the voltage pulse for the first half process in the weak writing step (that is, the process of setting the variable resistance nonvolatile memory element to the second resistance state).
  • the voltage of the HR voltage pulse 20 for weak HR (LR voltage VLw for weak HR) is a voltage (third voltage) having the same polarity and different absolute value as the first voltage (here, LR voltage VL). is there.
  • the absolute value of the third voltage here, the weak HR reduction LR voltage VLw
  • the weak HR voltage pulse 21 is a second half process in the weak write step (that is, the resistance change type nonvolatile memory element has a resistance value between the resistance value in the first resistance state and the resistance value in the second resistance state). Voltage pulse for the transition to the intermediate resistance state.
  • the voltage of the weak HR voltage pulse 21 (weak HR voltage VHw) is a voltage (fourth voltage) having the same polarity as the second voltage (for example, voltage VH) and a small absolute value.
  • the absolute value of the fourth voltage here, the weak HR voltage VHw
  • the fourth voltage (here, the weak HR voltage VHw) is a voltage that sets the variable resistance nonvolatile memory element to the intermediate resistance state
  • the third voltage (here, This is because the weak HR LR voltage VLw) is a voltage that sets the variable resistance nonvolatile memory element to the second resistance state (one of the stable resistance states that is not the intermediate resistance state).
  • FIG. 4A is a characteristic diagram showing the dependency of the average HR resistance value and the average LR resistance value on the HR voltage VH as in FIG. 1C, in the case where LR verification via weak HR shown in FIG. 3 of the present invention is performed.
  • FIG. 6 is a diagram in which an average HR resistance value (black triangle mark) and an average LR resistance value (white triangle mark) are added, that is, a diagram for explaining the effect of an operation window.
  • FIG. 4B is a characteristic diagram showing the HR voltage VH dependency of the decrease amount of the average LR current in the retention for 66 hours at 150 ° C. similar to FIG. 1D.
  • FIG. 4B shows the LR verification via weak HR shown in FIG.
  • FIG. 10 is a diagram in which an amount of decrease in average LR current (white circles) when writing is performed, that is, a diagram for explaining an effect of improving LR retention characteristics.
  • the average HR resistance value (black triangle mark) and the average LR resistance value (white triangle mark) in the case of performing LR verification write via weak HR are the HR voltage VH described in FIG. 1C. Is the same value as the result of 2.4V (the average HR resistance value and the average LR resistance value at point C).
  • the HR voltage VH is set as high as 2.4 V, the average HR resistance value can be increased by the effect, and as a result, the operation window can be expanded.
  • the decrease amount of the average LR current (white circle mark) in the case of performing LR verification write via weak HR is a decrease in average LR current equivalent to HR conversion voltage VH of 1.8V. Even the amount (that is, the LR retention characteristic) is remarkably improved.
  • the retention characteristic in the LR state can be drastically improved while maintaining the operation window when the HR voltage VH is 2.4V. it can. Therefore, it is possible to achieve both improvement in retention characteristics and expansion of the operation window.
  • FIG. 5 is a diagram for explaining the operating point of the rewrite voltage when the HR verification write shown in FIG. 1A and the weak HR via LR verification write shown in FIG. 3 are repeatedly performed alternately.
  • the point D indicates that the weak HR voltage VLw (for example, ⁇ 1.7 V) is first applied as the weak HR voltage pulse set 19 to the HR state, and then the sufficiently low HR state.
  • the operating point at the time of weak HR that is, weak HR state
  • the weak HR voltage VHw (+1.6 V) sufficiently lower than the normal HR voltage VH (2.4 V) is applied is shown.
  • the normal low resistance voltage pulse set 14 to the HR state lower than the normal HR state (that is, the weak HR state)
  • the voltage balance is shifted in the LR direction
  • Transition to the LR state (operation point A) where the retention characteristic can be improved.
  • the operation point A is changed to the operation point C, that is, writing is performed with a sufficiently high HR voltage, thereby expanding the operation window, while at the time of LR conversion from the operation point C to the operation point.
  • the write voltage balance becomes LR. Shifting in the direction, the LR capacity can be relatively improved. Therefore, the retention characteristic can be improved at the same time, and both the expansion of the operation window and the improvement of the LR retention characteristic can be achieved.
  • FIG. 6 shows the dependency of retention characteristics on weak HR voltage VHw.
  • FIG. 6 is a diagram in which the decrease amount of the average LR current in the case of performing the LR verification write via weak HR described with reference to FIG. 3 is plotted on the vertical axis and the weak HR voltage VHw is plotted on the horizontal axis, that is, the average LR It is a characteristic view which shows the dependence of the decreasing amount of an electric current on the weak HR voltage VHw.
  • the weak HR voltage VHw is lowered to 1.4 V, that is, when the weak HR voltage VHw is set to the LR state via the weaker HR state, the weak HR voltage VHw is 1.
  • the LR retention characteristic is further improved compared with 6V.
  • the weak HR voltage VHw is increased to 1.8 V, the effect of LR verification write via weak HR is reduced, and the retention characteristics in the LR state shift in a worsening direction.
  • the weak HR voltage VHw voltage pulse voltage for causing the variable resistance nonvolatile memory element to transition to the intermediate resistance state when the resistance is lowered
  • the voltage that can transition from the LR state to the HR state In order to form an HR state that is as weak as possible within a range (that is, higher than a threshold voltage that causes the variable resistance nonvolatile memory element in the LR state to transition to the HR state), the normal HR voltage VH The voltage may be sufficiently lower than that.
  • the transition from the HR state to the LR state occurs when the applied pulse voltage VP is ⁇ 1.6 V. Further, when the applied pulse voltage VP is further decreased, it tends to be saturated (about 8 k ⁇ ) at ⁇ 1.8V. This is because, since the NMOS transistor 104 operates as a source follower, only the voltage (1.8 V) lower than the gate voltage VG (2.4 V) by the threshold voltage (about 0.6 V) of the NMOS transistor 104 is the lower electrode terminal. This is because the absolute value of the inter-terminal voltage applied to the resistance change element 100 is saturated at 1.8V.
  • the resistance value of the memory cell gradually increases from the time when the voltage exceeds 1.2 V and starts to increase in resistance, and is weak when the VP is about 1.4 V to 1.6 V.
  • the applied pulse voltage VP is further increased to 2.4 V, it reaches about 670 k ⁇ .
  • the weak HR voltage pulse set 19 of the present invention shown in FIG. The condition may be satisfied.
  • the absolute value of the LR voltage VLw (an example of the third voltage) for weak HR needs to be equal to or higher than a threshold voltage (here, 1.6 V) that can change the resistance from the HR state to the LR state.
  • the weak HR voltage VHw (an example of the fourth voltage) has a threshold value for making a transition from the LR state to the HR state in a voltage range that can transition from the LR state to the HR state in order to form the weak HR state.
  • the voltage may be sufficiently lower than the normal HR voltage VH (for example, about 1.4 V to 1.6 V).
  • the pulse VR characteristics when the voltage applied to the resistance change nonvolatile memory element in the LR state is gradually increased, the resistance change nonvolatile memory element when the applied voltage exceeds the voltage Vth.
  • the weak HR voltage VHw (an example of the fourth voltage) may be larger than the voltage Vth and smaller than the voltage VH (an example of the second voltage). Further, the weak HR voltage VHw (an example of the fourth voltage) may be a voltage sufficiently lower (close to the voltage Vth) than the voltage VH (an example of the second voltage).
  • the weak HR voltage VHw (an example of the fourth voltage) is smaller than the absolute value of the LR voltage VLw for weak HR (an example of the third voltage).
  • the weak HR voltage VHw (an example of the fourth voltage) is a voltage that sets the variable resistance nonvolatile memory element to an intermediate resistance state
  • the weak HR voltage VLw (third voltage) Since an example of the voltage is a voltage that sets the variable resistance nonvolatile memory element to a low resistance state (one of stable resistance states that are not intermediate resistance states), such a relationship (weak HR voltage VHw) (An example of the fourth voltage) is a weak HR reduction LR voltage VLw (an absolute value of the third voltage).
  • variable resistance nonvolatile memory element writing method uses the first information stored when the pulse of the first voltage (here, the LR voltage VL) is applied.
  • the state changes from the one resistance state (here, HR state) to the second resistance state (here, LR state) used for storing the second information, while the first voltage (here, LR voltage VL) Changes from a second resistance state (here, LR state) to a first resistance state (here, HR state) when a pulse of a second voltage (here, HR voltage VH) having a different polarity is applied.
  • a weak programming step comprises a
  • Normal writing step here, LR of
  • variable resistance nonvolatile memory element is placed in the second resistance state (here, the LR state) by the weak HR voltage LR voltage pulse 20.
  • the resistance change type nonvolatile memory element is made to have a resistance value in the first resistance state (here, HR state) and a resistance value in the second resistance state (here, LR state) by the weak HR voltage pulse 21. Transition to an intermediate resistance state (here, weak HR state) having a resistance value between.
  • the pre-voltage pulse 17 is applied to the variable resistance nonvolatile memory element (here, the variable resistance nonvolatile memory element in the weak HR state).
  • the LR voltage pulse 18 is applied to make a transition to the second resistance state (here, the LR state).
  • the determination step it is determined whether or not writing to the second resistance state (here, LR state) is completed.
  • the normal writing step and the determination step are repeated until it is determined in the determination step that the writing to the second resistance state (here, the LR state) is completed.
  • the first voltage here, the LR voltage VL
  • the variable resistance nonvolatile memory element is brought into the second resistance state (here, the LR state), and then the second voltage
  • a pulse of a fourth voltage here, weak HR voltage VHw
  • the variable resistance nonvolatile memory element is in an intermediate resistance state (here Then, the transition is made to a weak HR state.
  • the absolute value of the fourth voltage (here, the weak HR voltage VHw) is larger than the threshold voltage (here, the HR threshold voltage), and the third voltage (here, the weak HR LR). May be smaller than the absolute value of the voltage (VLw).
  • the pulse of the first voltage (here, the LR voltage VL) is applied at least once to the variable resistance nonvolatile memory element.
  • the resistance change type nonvolatile memory element has the same polarity as the second voltage and is higher than the fourth voltage.
  • a pulse of a fifth voltage (here, pre-voltage Vpl) having a small absolute value
  • a pulse of the first voltage (here, LR voltage VL) is applied.
  • Such a writing method makes it possible to achieve both expansion of the operation window and improvement of the LR retention characteristics.
  • FIG. 8 is a block diagram showing a configuration of the variable resistance nonvolatile memory device 200 according to the embodiment of the present invention.
  • the variable resistance nonvolatile memory device 200 includes (1) a first electrode, a second electrode, and a variable resistance layer disposed between the first electrode and the second electrode as main components.
  • a variable resistance nonvolatile memory element here, variable resistance elements R11, R12, R13, R14, etc.
  • a writing circuit that writes information to the variable resistance nonvolatile memory element (here, write Circuit 206)
  • a read circuit in this case, sense amplifier 204) that reads out information from the variable resistance nonvolatile memory element
  • a control circuit (in this case, the control circuit) that determines whether or not writing to the second resistance state is completed after the normal writing step by the writing circuit by referring to the written information It includes a 10), a.
  • variable resistance nonvolatile memory element is connected to the variable resistance nonvolatile memory element in series, and a memory cell together with a selection element (here, NMOS transistors N11, N21, N31%) That is turned on or off. (Here, the memory cells M11, M12,%) Are configured.
  • the write circuit (here, the write circuit 206) follows the weak write step and the weak write step as described above in order to change the variable resistance nonvolatile memory element from the first resistance state to the second resistance state.
  • the readout circuit (here, the sense amplifier 204) is a circuit that reads out information from the variable resistance nonvolatile memory element.
  • the control circuit controls the writing circuit and the reading circuit and refers to the information read by the reading circuit, so that the normal resistance step is performed after the normal writing step by the writing circuit. This is a circuit for determining whether or not the writing is completed.
  • the control circuit repeats the writing from the first resistance state to the second resistance state of the variable resistance nonvolatile memory element by the writing circuit and the determination until it can be determined that the writing to the second resistance state is completed.
  • the writing circuit and the reading circuit are controlled.
  • variable resistance nonvolatile memory device 200 details of the variable resistance nonvolatile memory device 200 will be described.
  • the variable resistance nonvolatile memory device 200 includes a memory main body 201 on a semiconductor substrate, and the memory main body 201 includes the 1T1R shown in FIG.
  • Memory cell array 202 composed of type memory cells, a row selection circuit 208, a row driver 207 composed of a word line driver WLD and a source line driver SLD, a column selection circuit 203, and a writing circuit for writing data 206, by detecting the amount of current flowing through the selected bit line, the high resistance state is determined to be data “0”, and the low resistance state is determined to be data “1”.
  • a data input / output circuit 205 that performs output data input / output processing and a write power supply 211 are provided.
  • an address input circuit 209 that receives an address signal input from the outside, and a control circuit 210 that controls the operation of the memory body 201 based on a control signal input from the outside are provided.
  • the memory cell array 202 includes a plurality of word lines WL0, WL1, WL2, WL3,... And a plurality of bit lines BL0, BL1, BL2,.
  • a plurality of NMOS transistors N11, N12, N13 provided corresponding to the intersections of these word lines WL0, WL1, WL2, WL3,... And bit lines BL0, BL1, BL2,. , N14, ..., N21, N22, N23, N24, ..., N31, N32, N33, N34, ... (hereinafter referred to as "transistors N11, N12, ") and a transistor N11 , N12,...
  • resistance change elements R11, R12, R13, R14,..., R21, R22, R23 connected in series in a one-to-one relationship.
  • R24,..., R31, R32, R33, R34,... (Hereinafter referred to as “resistance change elements R11, R12,...”)
  • memory cells M11, M12, M13 correspond to individual memory cells M11, M12, M13.
  • M14, ..., M21, M22, M23, M24, ... M31, M32, M33, M34, ... (hereinafter referred to as "memory cells M11, M12, "). )
  • the gates of the transistors N11, N21, N31,... are connected to the word line WL0, and the gates of the transistors N12, N22, N32,.
  • the gates of N23, N33,... are connected to the word line WL2, and the gates of the transistors N14, N24, N34,.
  • the transistors N11, N21, N31,... And the transistors N12, N22, N32,... are connected in common to the source line SL0, and the transistors N13, N23, N33,.
  • the source lines SL0, SL2,... are parallel to the word lines WL0, WL1, WL2, WL3,... And intersect the bit lines BL0, BL1, BL2,. In the form of (3), they are arranged so as to intersect vertically.
  • the source line is arranged parallel to the word line, but may be arranged parallel to the bit line.
  • the source line is configured to apply a common potential to the transistors connected as plate lines.
  • the source line includes a source line selection circuit / driver having a configuration similar to that of the row selection circuit / driver.
  • the non-selected source line may be driven with a different voltage (including polarity).
  • the resistance change elements R11, R12, R13, R14,... are connected to the bit line BL0, while the resistance change elements R21, R22, R23, R24,.
  • the resistance change elements R31, R32, R33, R34,... are connected to the bit line BL2.
  • the resistance change elements R11, R21, R31,... Do not pass through the NMOS transistors N11, N21, N31. It is configured to be directly connected to BL2,.
  • control circuit 210 In the data write cycle, the control circuit 210 outputs a write signal instructing application of a write voltage to the write circuit 206 in accordance with the input data Din input to the data input / output circuit 205. On the other hand, in the data read cycle, the control circuit 210 outputs a read signal instructing a read operation to the sense amplifier 204.
  • the row selection circuit 208 has a function of selecting one of a plurality of word lines WL0, WL1, WL2, WL3,... In order to specify a memory cell to be written and read.
  • a row address signal output from the input circuit 209 is received, and a word corresponding to one of a plurality of word lines WL0, WL1, WL2, WL3,...
  • a predetermined voltage is applied from the line driver circuit WLD to the selected word line.
  • the row selection circuit 208 has a function of selecting one of a plurality of source lines SL0, SL2,... In order to specify a memory cell to be written and read.
  • a row address signal output from the input circuit 209 is received, and a source line driver circuit SLD corresponding to one of the plurality of source lines SL0, SL2,... Thus, a predetermined voltage is applied to the selected source line.
  • the column selection circuit 203 is a circuit that selects any one of a plurality of bit lines BL0, BL1, BL2,... To specify a memory cell to be written and read.
  • the write circuit 206 When the write circuit 206 receives the write signal output from the control circuit 210, the write circuit 206 applies a write voltage to the bit line selected by the column selection circuit 203.
  • the write power supply 211 supplies the word line voltage Vw and the source line voltage Vs to the row driver 207, and supplies the bit line voltage Vb to the write circuit 206.
  • FIG. 9 is a circuit diagram showing an example of a detailed configuration of the sense amplifier 204 in FIG.
  • the sense amplifier 204 includes a current mirror circuit 218 having a mirror ratio of 1: 1, clamp transistors 219 and 220 having the same size, a reference circuit 221, and a differential amplifier 224.
  • the reference circuit 221 includes a read reference current generation circuit 702, an LR conversion reference current generation circuit 703, and an HR conversion reference current generation circuit 705.
  • one end of the branch in which the selection transistor 222 and the read reference resistor Rref are connected in series is connected to the ground potential, and the other terminal is connected to the source terminal of the clamp transistor 219.
  • a read enable signal C1 is input to the gate terminal of the selection transistor 222, and the selection transistor 222 is switched between a conductive state and a nonconductive state by the read enable signal C1.
  • the selection transistor 223 and the LR verification reference resistor RL (RL ⁇ Rref) are connected in series is connected to the ground potential, and the other terminal is connected A source terminal of the clamp transistor 219 is connected.
  • the LR verification enable signal C2 is input to the gate terminal of the selection transistor 223, and the selection transistor 223 is switched between a conductive state and a nonconductive state by the LR verification enable signal C2.
  • the HR reference current generation circuit 705 one end of the branch in which the selection transistor 227 and the HR verification reference resistor RH (RH> Rref) are connected in series is connected to the ground potential, and the other terminal is connected A source terminal of the clamp transistor 219 is connected. Further, the HR verification enable signal C3 is input to the gate terminal of the selection transistor 227, and the selection transistor 227 is switched between a conductive state and a nonconductive state by the HR verification enable signal C3.
  • the clamp transistors VC219 (VCLP ⁇ VDD) are input to the gate terminals of the clamp transistors 219 and 220, and the source terminal of the clamp transistor 220 is connected to the memory cell via the column selection circuit 203 and the bit line.
  • the drain terminals of transistors 219 and 220 are connected to the drain terminals of transistors 225 and 226 forming current mirror circuit 218, respectively.
  • the drain terminal potential of the clamp transistor 220 is compared with the reference voltage VREF (1.1V as an example) by the differential amplifier 224, and it is detected and determined whether it is higher or lower than the reference voltage VREF, and the determination result is used as the sense amplifier output SAO. This is transmitted to the data input / output circuit 205.
  • VREF 1.1V as an example
  • FIG. 10 is a diagram for explaining the determination level of the sense amplifier 204.
  • the sense amplifier 204 has a read reference resistance Rref between the resistance value of the memory cell in the HR state and the resistance value of the memory cell in the LR state, and a smaller LR verification verify voltage.
  • the LR verification reference resistor RL is used to determine whether or not the LR writing of the variable resistance element has been completed.
  • the HR verification reference resistor RH has completed the HR writing of the variable resistance element.
  • the read reference resistance Rref is used to determine whether the variable resistance element is in a high resistance state or a low resistance state.
  • variable resistance nonvolatile memory device 200 configured as described above, first, operations of main circuit blocks will be described, and then a read operation and a write operation of the variable resistance nonvolatile memory device 200 will be described.
  • the sense amplifier 204 applies the weak HR voltage pulse set 19 to the resistance change element, and then applies the LR voltage pulse set 14 to the resistance change element.
  • the memory cell is connected to the target memory cell via the selection circuit 203 and the bit line.
  • the memory cell is configured not to be applied with a voltage greater than the voltage (VCLP ⁇ Vth) which is lower than the clamp voltage VCLP by the threshold voltage (Vth) of the clamp transistors 219 and 220.
  • the selection transistor 223 is activated and becomes conductive by the LR verification enable signal C2, and the LR reference resistance RL is selected.
  • the other selection transistors 222 and 227 are deactivated by the read enable signal C1 and the HR verification enable signal C3, respectively, and are made non-conductive, and the reference current Iref ( ⁇ (VCLP ⁇ Vth) / RL) flows.
  • the magnitude relationship between the load current IL and the memory cell current Ic is compared by the clamp transistor 220. Depending on the comparison result, whether the drain terminal voltage of the clamp transistor 220 is higher or lower than the reference voltage VREF (1.1 V as an example) is detected by the differential amplifier 224. The detection result is output as output SAO.
  • load current IL> memory cell current Ic the drain terminal voltage of clamp transistor 220 becomes higher than reference voltage VREF after a predetermined time, and sense amplifier output SAO outputs L level. That is, when the memory cell (selected memory cell) selected by the row selection circuit 208 and the column selection circuit 203 is in a resistance state higher than the LR conversion reference resistance RL, the sense amplifier 204 outputs “0”. That is, it is determined as a failure.
  • the sense amplifier 204 determines “1” as an output, that is, a pass, and the LR writing of the target memory cell is completed.
  • the sense amplifier 204 is connected to the target memory cell via the column selection circuit 203 and the bit line after the write circuit 206 applies the HR voltage pulse set 13 to the variable resistance element.
  • the memory cell is configured such that a voltage higher than the voltage (VCLP ⁇ Vth) which is lower than the clamp voltage VCLP by the threshold voltage (Vth) of the clamp transistors 219 and 220 is not applied. .
  • the selection transistor 227 is activated by the HR verification enable signal C3 and becomes conductive, the HR reference resistor RH is selected, and the other selection transistors 222 and 223 are read enable signals.
  • C1 and LR verification enable signal C2 are inactivated and rendered non-conductive, and reference current Iref ( ⁇ (VCLP ⁇ Vth) / RH) flows.
  • the magnitude relationship between the load current IL and the memory cell current Ic is determined by the clamp transistor 220. To be compared.
  • load current IL (VCLP ⁇ Vth) / RHt) flows.
  • load current IL (VCLP ⁇ Vth) / RHt) flows.
  • load current IL (VCLP ⁇ Vth) / RHt) flows.
  • load current IL (VCLP ⁇ Vth) / RHt) flows.
  • load current IL ⁇ memory cell current Ic
  • the drain terminal voltage of clamp transistor 220 becomes lower than reference voltage VREF after a predetermined time, and sense amplifier output SAO outputs H level.
  • the sense amplifier 204 determines “1” as an output, that is, a failure.
  • the sense amplifier 204 outputs “0”, that is, determines that the path is a pass, and the HR writing of the target memory cell is completed.
  • the reference circuit 221 activates the selection transistor 222 by the read enable signal C1 to be in a conductive state, and selects the read reference resistor Rref.
  • the magnitude relationship between the load current IL and the memory cell current Ic is compared by the clamp transistor 220. Depending on the comparison result, it is detected whether the drain terminal voltage of the clamp transistor 220 is higher or lower than the reference voltage VREF, and the differential amplifier 224 outputs a sense amplifier output SAO.
  • the load current IL > the memory cell current Ic
  • the drain terminal voltage of the clamp transistor 220 becomes higher than the reference voltage VREF
  • the sense amplifier output SAO outputs L level. That is, when the selected memory cell is in a high resistance state (Rhr) higher than the read reference resistance Rref, the sense amplifier 204 determines “0” data.
  • the load current IL the memory cell current Ic
  • the drain terminal voltage of the clamp transistor 220 becomes lower than the reference voltage VREF
  • the sense amplifier output SAO outputs the H level. That is, when the selected memory cell is in a low resistance state (Rlr) lower than the read reference resistance Rref, the sense amplifier 204 determines that the data is “1”.
  • the word line voltage Vw is applied from the word line driver circuit WLD to the word line
  • the source line voltage Vs is applied from the source line driver circuit SLD to the source line
  • the bit line voltage Vb is written.
  • the voltage is applied to the bit line via the circuit 206 and the column selection circuit 203.
  • the bit line BL voltage in the application of the weak HR voltage pulse 20 (negative pulse) has an amplitude Vb (here, 1.7 V).
  • the bit line BL voltage in the subsequent application of the weak HR voltage pulse 21 (positive pulse) represents a voltage pulse with an amplitude Vb (here, 1.6 V).
  • bit line BL voltage represents a voltage pulse having an amplitude Vb in the application of the LR voltage pulse set 14 for LR writing and also in the application of the positive pulse and the negative pulse in the application of the HR voltage pulse set 13.
  • the amplitude of the weak HR voltage pulse 21 may be larger than the HR threshold voltage
  • the positive pulse voltage of the LR voltage pulse set 14 may be smaller than the HR threshold voltage
  • the amplitude of the weak HR LR voltage pulse 20 may be smaller than the amplitude of a normal LR pulse in order to reduce current consumption.
  • the reading voltage Vread is a reading voltage clamped by the sense amplifier 204, and reading disturbance does not occur (that is, the resistance state of the resistance change element is changed). This corresponds to the voltage value adjusted so as not to change (here, 0.4 V).
  • VDD corresponds to the power supply voltage supplied to the variable resistance nonvolatile memory device 200.
  • variable resistance nonvolatile memory device 200 configured as described above
  • the variable resistance nonvolatile memory device according to the embodiment of the present invention shown in FIGS. 12A to 12D and FIG. This will be described with reference to the block diagram 200.
  • FIG. 12A to 12D are examples of timing charts showing an operation example of the variable resistance nonvolatile memory device 200 according to the embodiment of the present invention.
  • the voltage As the voltage, the value of the application example shown in FIG. 11 is used.
  • data is written to and read from one memory cell (for example, memory cell M11).
  • FIG. 12A shows a timing chart of application of a weak HR voltage pulse set in LR writing to the memory cell M11.
  • the weak HR voltage pulse set that is, the weak write step
  • the weak HR voltage LR voltage pulse 20 and the weak HR voltage pulse 21 are applied to the memory cell M11.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V, respectively.
  • the selected bit line BL0 and the source line SL0 are set to a voltage Vs (here, 1.7 V) and a voltage Vb (here, 1.7 V), respectively.
  • the word line WL0 to be selected is set to the voltage Vw (here, 2.4V).
  • the NMOS transistor N11 of the selected memory cell M11 in FIG. 8 is still in the off state.
  • the drain terminal and the source terminal of the NMOS transistor N11 in FIG. 8 are at the same potential, and no current flows regardless of whether the transistor is on or off.
  • the selected bit line BL0 is set to a voltage of 0 V for a time tlw (here, 50 ns), and then a pulse waveform having a voltage Vb (here, 1.7 V) is applied again.
  • the negative voltage pulse of the LR voltage VLw for weak HR (here, -1.7 V) is applied to the memory cell M11 in FIG. 8, and the resistance value of the memory cell M11 is decreased from a high resistance value to a low resistance value. Transition to resistance value.
  • the word line WL0 is set to a voltage of 0 V, and the application of the LR voltage pulse for weak HR is completed.
  • the selected bit line BL0 and the source line SL0 are each set to a voltage of 0V.
  • the word line WL0 to be selected is set to the voltage Vw (in this case, 2.4V), and the NMOS transistor N11 of the selected memory cell M11 in FIG. 8 is turned on.
  • the selected bit line BL0 is set to the voltage Vb (here, 1.6V) for the time thw, and then a pulse waveform having the voltage of 0V is applied again.
  • Vb the voltage
  • VHw a weak HR voltage
  • Writing is performed so that (in the intermediate resistance state) is achieved.
  • it is not necessarily limited to this method.
  • FIG. 12B shows a timing chart of application of the LR voltage pulse set in the LR write after applying the weak HR voltage pulse set to the memory cell M11 (that is, the normal write step for LR conversion).
  • a positive pre-voltage pulse 17 and an LR voltage pulse 18 are applied to the memory cell M11.
  • the application cycle of the positive pre-voltage pulse 17 differs from the weak HR voltage pulse application cycle only in the voltage Vb applied to the bit line, and operates in the same circuit. Even if a voltage pulse of positive pre-voltage Vpl (here, +1.1 V) is applied to the eight memory cells M11, as is inferred from the pulse VR characteristics of FIG. It does not change and remains in the weak HR state of the previous state.
  • Vpl positive pre-voltage
  • the subsequent LR voltage pulse 18 application cycle is the same as the weak HR voltage pulse application cycle except that the voltage Vb applied to the bit line and the voltage Vs applied to the source line are different. Therefore, although detailed description is omitted here, the memory cell M11 in FIG. 8 has an LR voltage VL (in this example, ⁇ 2.4 V) with respect to the weak HR state (that is, the intermediate resistance state).
  • VL in this example, ⁇ 2.4 V
  • the voltage balance can be shifted in the LR direction in terms of retention characteristics, and the resistance value of the memory cell M11 is deep and low (an LR state in which the retention characteristics can be improved). Transition to.
  • FIG. 12C shows a timing chart of application of the HR voltage pulse set to the memory cell M11.
  • the negative pre voltage pulse 15 and the HR voltage pulse 16 are applied to the memory cell M11.
  • the negative voltage pre-voltage pulse 15 application cycle is the same as the weak HR reduction LR voltage pulse application cycle shown in FIG. 12A except that the voltage Vb applied to the bit line and the voltage Vs applied to the source line are different. Although detailed description is omitted here for the circuit operation, even if a voltage pulse of a negative pre-voltage Vph (here, -1.0 V) is applied to the memory cell M11 in FIG. As is inferred from the pulse VR characteristics, the resistance value hardly changes and the LR state of the previous state remains unchanged.
  • Vph negative pre-voltage
  • the subsequent application cycle of HR voltage pulse 16 is the same as the weak HR voltage pulse application cycle except that the voltage Vb applied to the bit line is the same. Therefore, detailed description is omitted here. 8 is applied with a positive voltage pulse of the HR voltage VH (here, +2.4 V) with respect to the LR state, the resistance value of the memory cell M11 has a predetermined high resistance. Transition to value.
  • FIG. 12D shows a timing chart of a data read cycle for the memory cell M11.
  • the selected bit line BL0 and the source line SL0 are set to a voltage of 0V.
  • the selected bit line BL0 is precharged to the read voltage Vread.
  • the selected word line WL0 is set to the voltage VDD (VDD> Vread), the NMOS transistor N11 of the selected memory cell M11 is turned on, and the selected bit line BL0 is discharged. By detecting the value of the current flowing through the selected memory cell M11, the stored data is determined as data “0” or data “1”. Thereafter, the word line WL0 is set to a voltage of 0 V, and the data read operation is completed.
  • the sense amplifier 204 uses the read reference resistor Rref, the LR verification reference resistor RL is used during the LR verification read, and the HR verification reference resistor RH is used during the HR verification read. Except for the point used, the reading method shown in FIG. 12D is the same for the LR verification read and the HR verification read.
  • variable resistance nonvolatile memory device 200 Next, an example of a write operation in the variable resistance nonvolatile memory device 200 according to this embodiment will be described with reference to the flowchart shown in FIG.
  • the variable resistance nonvolatile memory device 200 selects a memory cell (for example, M11) at an initial address in an address space in which data is written as shown in FIG. 8 (S1). ).
  • HR write processing for applying the HR voltage pulse set 13 is executed (S3), while for “1” data (LR conversion) write ( No in S2), the weak HR write processing for applying the weak HR voltage pulse set 19 (weak write step S60) is first executed, and then the LR write processing for applying the LR voltage pulse set 14 is executed (normally) Write step S6).
  • the selected memory cell is connected to the sense amplifier 204 and subjected to HR or LR verification read processing (determination step S4 or S7), and in the case of HR writing, the resistance value of the memory cell is set for HR verification.
  • HR writing on the other hand, the resistance value of the memory cell becomes lower than the LR verification reference resistance RL, and the verification determination result is passed until the verification resistance becomes higher than the reference resistance RH.
  • the HR writing process (S3) or the LR writing process (S6) is repeated (NO in S5 or S8).
  • the upper limit of the number of additional writings is set (here, five times) because the writing operation can be continued without limit.
  • the process proceeds to the writing process of the next address (S10). (Yes in S9), the process ends (S11).
  • HR writing the resistance state is higher than that of the HR verification reference resistor RH
  • LR writing the resistance state is lower than that of the LR verification reference resistor RL, and a predetermined operation window is secured. Writing becomes possible.
  • Step S4 and Step S7 correspond to the timing chart of FIG. 12D
  • Step S3 corresponds to the timing chart of FIG. 12C
  • Step S60 corresponds to the timing chart of FIG. 12A
  • Step S6 This corresponds to the timing chart of 12B.
  • variable resistance nonvolatile memory element writing method and variable resistance nonvolatile memory device according to the present invention have been described based on the embodiments. However, the present invention is not limited to such embodiments.
  • the HR voltage pulse set 13 and the LR voltage pulse set 14 are composed of two pulses.
  • the HR voltage pulse 16 Alternatively, a one-pulse configuration with only the LR voltage pulse 18 may be used.
  • 1T1R type memory cell in which one resistance change element is connected to an NMOS transistor which is a switch element. It is not limited to 1T1R type memory cells.
  • the present invention may be applied to a 1D1R type memory cell using a bidirectional diode as a switch element.
  • variable resistance element or the type of material changes, the preferred range of weak HR voltage VHw may change, but the optimum voltage condition may be re-searched as appropriate.
  • weak HR writing is performed at the time of LR writing, but on the contrary, weak LR writing may be inserted at the time of HR writing as necessary. That is, the writing method according to the present invention (the weak writing step and the subsequent normal writing step) is not limited to the LR conversion, but may be applied to the HR conversion. In that case, the polarity of the voltage applied in each step may be reversed.
  • variable resistance nonvolatile memory element realized by making various modifications conceived by those skilled in the art without departing from the gist of the present invention or by arbitrarily combining the components in the embodiment, It is included in the present invention.
  • the present invention relates to a resistance change nonvolatile memory element writing method and a resistance change nonvolatile memory device, in particular, a resistance change element whose resistance value reversibly changes based on an electrical signal, and a switch element such as a transistor,
  • a resistance change element whose resistance value reversibly changes based on an electrical signal
  • a switch element such as a transistor

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Abstract

リテンション特性の向上と動作ウィンドウの拡大とを両立可能とする抵抗変化型不揮発性記憶素子の書き込み方法を提供する。その抵抗変化型不揮発性記憶素子の書き込み方法では、"１"データ（ＬＲ）書き込みでは（Ｓ２でＮｏ）、抵抗変化型不揮発性記憶素子を中間抵抗状態に遷移させるための弱ＨＲ化電圧パルスセット（１９）を印加する弱ＨＲ化書き込み処理（弱書き込みステップＳ６０）を先ず実行し、引き続き、抵抗変化型不揮発性記憶素子を中間抵抗状態からＬＲ状態に遷移させるためのＬＲ化電圧パルスセット（１４）を印加するＬＲ書き込み処理を実行する（ＬＲ化のための通常書き込みステップＳ６）。

Description

抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
　本発明は、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置に関する。
　近年、高速動作が可能で、かつ、大記憶容量化に適した不揮発性記憶装置として、抵抗変化型不揮発性記憶素子（以下、単に「抵抗変化素子」ともいう。）で構成されたメモリセルを有する抵抗変化型不揮発性記憶装置（以下、単に「不揮発性記憶装置」ともいう。）の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応したデータを不揮発的に記憶することが可能な素子をいう。
　抵抗変化素子を用いた不揮発性記憶装置として、互いに直交するように配置されたビット線とワード線との交点近傍の位置に、トランジスタと抵抗変化素子を直列に接続した、いわゆる１Ｔ１Ｒ型と呼ばれるメモリセルをマトリックス状にアレイ配置した不揮発性記憶装置が一般的に知られている。１Ｔ１Ｒ型において、２端子の抵抗変化素子の一端はビット線またはソース線に接続され、他の一端はトランジスタのドレインまたはソースに接続される。トランジスタのゲートはワード線に接続される。トランジスタの他の一端は抵抗変化素子の一端が接続されていないソース線またはビット線に接続される。ソース線は、ビット線またはワード線と平行に配置される。
　また、別のメモリセルの構成として、互いに直交するように配置されたビット線とワード線との交点の位置に、ダイオードと抵抗変化素子とを直列に接続した、いわゆる１Ｄ１Ｒ型と呼ばれるクロスポイント型メモリセルをマトリックス状にアレイ配置した不揮発性記憶装置も一般的に知られている。
　以下、代表的な従来の抵抗変化素子を説明する（特許文献１）。
　特許文献１では、絶縁体膜（具体的には、アモルファスＧｄ２Ｏ３）と導体膜（具体的には、ＣｕＴｅ）から成るイオン伝導型抵抗変化素子で構成された可変抵抗素子が開示されている。
　図１４は、特許文献１で示されている可変抵抗素子の断面の模式図である。可変抵抗素子５は、２つの電極１および２の間に導体膜３と絶縁体膜４とが積層された積層構造を持つ構成を備える。ここでは、導体膜３に用いる材料としては、例えば、Ｃｕ、Ａｇ、Ｚｎから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が開示されている。また、絶縁体膜４の材料としては、例えば、アモルファスＧｄ２Ｏ３、ＳｉＯ２等の絶縁体が開示されている。
　図１４に示す可変抵抗素子５への書き込みについては、電極１の電位が電極２の電位よりも高くなる電圧を印加すると、金属元素のイオンが電極２に引き寄せられて、絶縁体膜４内に入っていく。そして、金属イオンが電極２まで到達すると、上下の電極１および電極２の間が導通して低抵抗化（ＬＲ化）する。このようにして、可変抵抗素子５へのデータの書き込み（ＬＲ化）が行われる。逆に、電極１の電位が電極２の電位よりも低くなる電圧を印加すると、金属元素がイオン化して電極１に引き寄せられて、絶縁体膜４から抜けていくため、上下の電極１および電極２の間の絶縁性が増して、高抵抗化（ＨＲ化）する。このようにして、可変抵抗素子５へのデータの消去（ＨＲ化）が行われる。
　図１５Ａおよび図１５Ｂは、１回のデータ記録を行う場合に可変抵抗素子５に印加する電圧パルスの波形を示す図である。
　図１５Ａは、書き込み（“１”データの記録）を行う場合のパルス波形を示す図である。ここでは、先ず、逆極性の電圧パルスとして消去電圧パルスＰＥを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＷを印加している。即ち、２つの電圧パルスＰＥおよびＰＷのセットにより、“１”データの記録を行う電圧パルスＰ１が構成されている。
　図１５Ｂは、消去（“０”データの記録）を行う場合のパルス波形を示す図である。ここでは、先ず、逆極性の電圧パルスとして書き込み電圧パルスＰＷを印加し、その後、記録すべき情報に対応する極性の電圧パルスＰＥを印加している。即ち、２つの電圧パルスＰＷおよびＰＥのセットにより、“０”データの記録を行う電圧パルスＰ０が構成されている。
　図１５Ａおよび図１５Ｂに示した電圧パルスＰ１およびＰ０を用いて、可変抵抗素子５にデータの記録を行うことにより、同じ極性の電圧パルスＰＷ或いはＰＥが連続する回数が２回以下に制限される。これにより、同一極性の電圧パルスＰＷ或いはＰＥが多数回連続して印加されることによる可変抵抗素子５の抵抗値の変化（ＬＲ状態が高抵抗方向に変動すること、ＨＲ状態が低抵抗方向に変動すること）を抑制することができ、書換え寿命が向上する。
特開２００７－４９３５号公報（図１、図２） 国際公開第２００８／１４９４８４号 国際公開第２００９／０５０８３３号
　ここで、背景技術で開示された従来の技術をまとめると、特許文献１では、記録すべき情報に対応する一方の極性の電圧が可変抵抗素子に印加される前に、他方の極性の電圧を可変抵抗素子に印加することで書き換え寿命を向上させるデータ記録方法が開示されている。
　そして、このような抵抗変化素子をメモリセルとして用いることで、例えばフラッシュメモリなど一般的に知られている不揮発性メモリに比べ、高速なメモリが構成できることが期待できる。
　しかしながら、抵抗変化素子を用いたメモリセルにおいて、動作ウィンドウを拡大すべく、高抵抗化電圧パルスの振幅を大きくすると、低抵抗状態のリテンション特性（つまり、データ保持特性）が悪化し、逆に、低抵抗状態のリテンション特性がより良好となるように、より低い高抵抗化電圧パルスを印加すると、高抵抗状態の抵抗値が減少し、その結果、動作ウィンドウが低減し、信頼性が低下するという課題がある。つまり、従来の技術では、動作ウィンドウの拡大とリテンション特性の向上とがトレードオフの関係となり、これらを両立させることは困難であるという問題がある。なお、動作ウィンドウとは、高抵抗状態におけるメモリセルがとり得る抵抗値の最小値と低抵抗状態のメモリセルがとり得る抵抗値の最大値との差（抵抗変化動作における抵抗値のマージン）をいう。また、リテンション特性とは、データが壊れることなく長時間にわたって保持される能力（データ保持特性）をいう。
　本発明は上記課題を解決するためになされたものであり、リテンション特性の向上と動作ウィンドウの拡大とを両立可能とする抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置を提供することを目的としている。
　上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法の一形態は、抵抗変化型不揮発性記憶素子の書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるためのステップとして、弱書き込みステップと、前記弱書き込みステップに続く通常書き込みステップとを含み、前記弱書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を前記第２抵抗状態にした後に、前記抵抗変化型不揮発性記憶素子に対して前記第２電圧と同極性で絶対値が小さい第４電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を、前記第１抵抗状態における抵抗値と前記第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させ、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧のパルスを少なくとも１回印加することによって前記抵抗変化型不揮発性記憶素子を前記中間抵抗状態から前記第２抵抗状態に遷移させ、前記第４電圧の絶対値は、前記第３電圧の絶対値よりも小さい。
　また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを有する抵抗変化型不揮発性記憶素子と、前記抵抗変化型不揮発性記憶素子に情報を書き込む書き込み回路とを備え、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み回路は、前記抵抗変化型不揮発性記憶素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるために、弱書き込みステップと、前記弱書き込みステップに続く通常書き込みステップとを実行し、前記弱書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を前記第２抵抗状態にした後に、前記抵抗変化型不揮発性記憶素子に対して前記第２電圧と同極性で絶対値が小さい第４電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を、前記第１抵抗状態における抵抗値と前記第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させ、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧のパルスを少なくとも１回印加することによって前記抵抗変化型不揮発性記憶素子を前記中間抵抗状態から前記第２抵抗状態に遷移させ、前記第４電圧の絶対値は、前記第３電圧の絶対値よりも小さい。
　本発明により、動作ウィンドウの拡大とリテンション特性の向上の両立化が可能となり、抵抗変化型不揮発性記憶装置の信頼性が大幅に向上可能となる。
　よって、高速動作が可能で、かつ、大記憶容量化に適した抵抗変化型不揮発性記憶装置の提供が待望される今日において、本発明の実用的意義は極めて大きい。
図１Ａは、本発明の高抵抗（ＨＲ）化ベリファイ書き込みの動作を説明するＨＲ化書き込みフロー図である。 図１Ｂは、本発明の低抵抗（ＬＲ）化ベリファイ書き込みの動作を説明するＬＲ化書き込みフロー図である。 図１Ｃは、本発明のメモリセルアレイの全ビットをＨＲ状態とＬＲ状態に書き換えた場合における、平均ＨＲ抵抗値と平均ＬＲ抵抗値のＨＲ化電圧ＶＨ依存性を示す特性図である。 図１Ｄは、本発明のメモリセルアレイ全ビットをＬＲ状態にセットした場合の１５０℃で６６時間のリテンションにおける平均ＬＲ電流変化量のＨＲ化電圧ＶＨ依存性を示す特性図である。 図２は、本発明のＨＲ化ベリファイ書き込みとＬＲ化ベリファイ書き込みを繰返し交互に実施した場合における書き換え電圧の動作点を説明するための図である。 図３は、本発明に係る抵抗変化型不揮発性記憶素子の弱ＨＲ化経由ＬＲ化ベリファイ書き込みの動作を説明するＬＲ化書き込みフロー図である。 図４Ａは、本発明の弱ＨＲ化経由ＬＲ化ベリファイ書き込みを実施した場合における動作ウィンドウの効果を説明するための図である。 図４Ｂは、本発明の弱ＨＲ化経由ＬＲ化ベリファイ書き込みを実施した場合におけるＬＲリテンション特性向上の効果を説明するための図である。 図５は、本発明の弱ＨＲ化経由ＬＲ化ベリファイ書き込みを実施した場合における書き換え電圧の動作点を説明するための図である。 図６は、本発明の弱ＨＲ化経由ＬＲ化ベリファイ書き込みを実施した場合における平均ＬＲ電流の減少量の弱ＨＲ化電圧ＶＨｗへの依存性を示す特性図である。 図７は、本発明におけるメモリセルのパルスＶＲ特性を示す図である。 図８は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の構成図である。 図９は、本発明の実施の形態に係るセンスアンプの構成の一例を示す回路図である。 図１０は、本発明の実施の形態に係るセンスアンプにおける判定レベルを説明するための図である。 図１１は、本発明の実施の形態に係る各動作における設定電圧を説明するための図である。 図１２Ａは、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図（ＬＲ化書き込みにおける弱ＨＲ化電圧パルスセットの印加のタイミングチャート）である。 図１２Ｂは、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図（弱ＨＲ化電圧パルスセットを印加した後のＬＲ化書き込みにおけるＬＲ化電圧パルスセットの印加のタイミングチャート）である。 図１２Ｃは、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図（ＨＲ化電圧パルスセットの印加のタイミングチャート）である。 図１２Ｄは、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置の動作タイミングを示す図（データの読み出しサイクルのタイミングチャート）である。 図１３は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置における書き込みフロー図である。 図１４は、従来の可変抵抗素子の断面の模式図である。 図１５Ａは、従来の可変抵抗素子に対して書き込みを行う場合のパルス波形を示す図である。 図１５Ｂは、従来の可変抵抗素子に対して消去を行う場合のパルス波形を示す図である。 図１６は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成を示す模式図である。
　（本発明の基礎となった知見）
　本願発明者らは、上記開示内容を踏まえ、抵抗変化型不揮発性記憶装置の１つとして、遷移金属の一つであるタンタル（Ｔａ）を用い、その酸素不足型の酸化物（酸化タンタル）の抵抗変化層とスイッチ素子とでメモリセルを構成した抵抗変化型不揮発性記憶装置を検討している。
　ここで、酸素不足型の酸化物とは、酸素が化学量論的組成から不足した酸化物をいう。
　ここで、本発明の課題を説明するための準備として、酸素不足型のＴａ酸化物（ＴａＯｘ、０＜ｘ＜２．５）を抵抗変化層とする抵抗変化素子について、実験で得られたいくつかの特性を説明する。なお、これらの詳細は関連特許である特許文献２および特許文献３に開示されている。
　図１６は、従来の抵抗変化素子を用いた１Ｔ１Ｒ型メモリセルの構成（１ビット分の構成）を示す模式図である。図１６に示されるように、１Ｔ１Ｒ型メモリセルは、通常、ＮＭＯＳトランジスタ１０４と抵抗変化素子１００とから構成されている。
　図１６に示されるように、抵抗変化素子１００は、下部電極１００ａ、第１の抵抗変化層（ここでは、前記酸素不足型のＴａ酸化物から構成される低抵抗なタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５））１００ｂ－１と第２の抵抗変化層（ここでは、高抵抗なタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ））１００ｂ－２とを積層して構成される抵抗変化層１００ｂ、および上部電極１００ｃが積層されて形成さている。下部電極１００ａから下部電極端子１０５が引き出され、上部電極１００ｃから上部電極端子１０２が引き出されている。また、選択トランジスタ（つまり、スイッチ素子の一例）であるＮＭＯＳトランジスタ１０４は、ゲート端子１０３を備える。抵抗変化素子１００の下部電極端子１０５とＮＭＯＳトランジスタ１０４のソースまたはドレイン（Ｎ＋拡散）領域が直列に接続され、抵抗変化素子１００と接続されていない他方のドレインまたはソース（Ｎ＋拡散）領域は、下部端子１０１として引き出され、基板端子は、接地電位に接続されている。ここでは、高抵抗な第２の抵抗変化層１００ｂ－２を、ＮＭＯＳトランジスタ１０４と反対側の上部電極端子１０２側に配置している。
　ここで、上部電極１００ｃの材料としては、関連特許である上記特許文献３に開示されている様に、例えば、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ｎｉ（ニッケル）、Ｗ（タングステン）またはＣｕ（銅）などが使用できる。また、上記特許文献３には、抵抗変化層１００ｂの構成元素であるＴａよりも標準電極電位が高い電極材料と抵抗変化層との界面付近で抵抗変化が起こりやすく、逆に標準電極電位がＴａよりも低い電極材料では、抵抗変化が起こりにくくなっており、さらに、電極材料と抵抗変化層を構成する金属の標準電極電位の差が大きいほど抵抗変化が起こりやすく、差が小さくなるにつれて、抵抗変化が起こりにくくなっていることが開示されている。なお、一般に、標準電極電位は、酸化され易さの一つの指標であり、この値が大きければ酸化されにくく、小さければ酸化されやすい事を意味する。特に、標準電極電位が高いＰｔ、Ｉｒを電極に用いた場合が、良好な抵抗変化動作が得られ、望ましい。
　また、図１６に示されたメモリセルでは、上部電極端子１０２を基準として下部端子１０１に所定電圧（例えば、第１のしきい値電圧）以上の電圧（低抵抗化電圧パルス）が印加された場合、上部電極１００ｃ界面近傍で還元が起こり、抵抗変化素子１００は低抵抗状態に遷移し、一方、下部端子１０１を基準として上部電極端子１０２に別の所定電圧（例えば、第２のしきい値電圧）以上の電圧（高抵抗化電圧パルス）が印加された場合、上部電極１００ｃ界面近傍で酸化が起こり、抵抗変化素子１００は高抵抗状態に遷移する。ここで、低抵抗化電圧パルスの印加方向を負電圧方向と定義し、高抵抗化電圧パルスの印加方向を正電圧方向と定義する。
　しかしながら、上述したように、抵抗変化素子を用いたメモリセルにおいて、動作ウィンドウを拡大すべく、高抵抗化電圧パルスの振幅を大きくすると、低抵抗状態のリテンション特性（つまり、データ保持特性）が悪化し、逆に、低抵抗状態のリテンション特性がより良好となるように、より低い高抵抗化電圧パルスを印加すると、高抵抗状態の抵抗値が減少し、その結果、動作ウィンドウが低減し、信頼性が低下するという課題がある。つまり、従来の技術では、動作ウィンドウの拡大とリテンション特性の向上とがトレードオフの関係となり、これらを両立させることは困難であるという問題がある。なお、動作ウィンドウとは、高抵抗状態におけるメモリセルがとり得る抵抗値の最小値と低抵抗状態のメモリセルがとり得る抵抗値の最大値との差（抵抗変化動作における抵抗値のマージン）をいう。また、リテンション特性とは、データが壊れることなく長時間にわたって保持される能力（データ保持特性）をいう。
　以下、本発明の課題について詳細に説明する。ここでは、図１６に示すような、上部電極１００ｃがＩｒ（イリジウム）、下部電極１００ａがＴａＮ（窒化タンタル）、第１の抵抗変化層１００ｂ－１がタンタル酸化物層（ＴａＯｘ、０＜ｘ＜２．５）、第２の抵抗変化層１００ｂ－２がタンタル酸化物層（ＴａＯｙ、ｘ＜ｙ）で構成される抵抗変化素子１００から構成される１Ｔ１Ｒ型メモリセルについて、書き込み特性とリテンション特性を示し、その課題を説明する。
　ここで、実験に用いたサンプルは、抵抗変化層１００ｂの面積が０．２５μｍ２（＝０．５μｍ×０．５μｍ）であり、下部電極１００ａに接する第１の抵抗変化層１００ｂ－１（ＴａＯｘ：ｘ＝１．５４、膜厚：３０ｎｍ）、および上部電極１００ｃに接する第２の抵抗変化層１００ｂ－２（ＴａＯｙ：ｙ＝２．４７、膜厚：６ｎｍ）を有している。スイッチ素子であるＮＭＯＳトランジスタ１０４は、ゲート幅Ｗが０．４４μｍ、ゲート長Ｌが０．１８μｍ、およびゲート絶縁膜の膜厚Ｔｏｘが３．５ｎｍである。
　第２の抵抗変化層１００ｂ－２（ＴａＯ２．４７）は、上部電極１００ｃの製造工程前に、スパッタリングにより成膜された第１の抵抗変化層１００ｂ－１（ＴａＯ１．５４）の上にスパッタリングにより成膜され、第１の抵抗変化層１００ｂ－１（ＴａＯ１．５４）と比べて酸素含有率が高く、つまり、抵抗値が非常に高く絶縁体に近い構造をもつ。よって、抵抗変化動作するためには最初に一定のフォーミング電圧を所定時間印加し第２の抵抗変化層１００ｂ－２中に導電パスを形成することが必要である。
　ところで、図１６に示した抵抗変化素子１００を用いた１Ｔ１Ｒ型メモリセルを行列状に並べたメモリセルアレイ（例えば、６４ｋｂｉｔ）について、図１Ａに示す高抵抗（ＨＲ）化ベリファイ書き込み（つまり、ベリファイを伴う高抵抗化書き込み）をメモリセルアレイ全ビットに実施した。また、図１Ｂに示す低抵抗（ＬＲ）化ベリファイ書き込み（つまり、ベリファイを伴う低抵抗化書き込み）をメモリセルアレイの全ビットに実施した。そして、メモリセルアレイの全ビットをＨＲ状態とＬＲ状態に書き換えた場合における、平均ＨＲ抵抗値と平均ＬＲ抵抗値のＨＲ化電圧ＶＨ依存性を示す特性図を図１Ｃに、また、メモリセルアレイの全ビットを低抵抗（ＬＲ）状態にセットした場合の１５０℃で６６時間のリテンション特性評価における平均ＬＲ電流の減少量のＨＲ化電圧ＶＨ依存性を示す特性図を図１Ｄに示す。ここで、平均ＬＲ電流の減少量とは、リテンションの前後において、低抵抗状態にあるメモリセルが一定電圧の印加の下で流れる電流が減少した程度、言い換えると、低抵抗状態における抵抗値の増加度である。この値は、低抵抗状態におけるリテンション特性の劣化度を示す。
　なお、この１Ｔ１Ｒ型メモリセルを行列状に並べたメモリセルアレイを備えた不揮発性記憶装置は、これらの動作を実現するような回路で構成されており、主要部分については後述でも説明するため、ここでは詳細は省略する。また、本明細書では、メモリセルの高抵抗化（または低抵抗化）とは、厳密には、メモリセルに含まれる抵抗変化素子（つまり、抵抗変化型不揮発性記憶素子）が高抵抗化（または低抵抗化）することを意味する。
　図１Ａは、任意の１ビットのＨＲ化ベリファイ書き込みの動作を説明するＨＲ化書き込みフロー図である。図１６に示した１Ｔ１Ｒ型メモリセルにおいて、高抵抗（ＨＲ）化電圧パルスセット１３を印加し、その後、書き込み対象セルのセル電流が所定のＨＲセル電流レベルよりも少なくなったかどうか（つまり、ＨＲ化書き込みが完了したかどうか）を判定する（ＨＲ化ベリファイＳ１）。ここで、もし、ＨＲ化ベリファイＳ１の判定がフェイル（Ｆａｉｌ）した場合、再度、高抵抗化電圧パルスセット１３が書き込み対象セルに印加され、ＨＲ化ベリファイＳ１の判定が行われる。この動作は、以降、ＨＲ化ベリファイＳ１の判定でパス（Ｐａｓｓ）となるまで繰り返される。
　ここで、ＨＲ化電圧パルスセット１３は、例えば、図１６に示すメモリセルのゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加し、下部端子１０１に＋１．０Ｖの電圧印加（このとき、上部電極端子１０２には、接地電位を印加）する負電圧のプレ電圧パルス１５（プレ電圧Ｖｐｈ＝－１．０Ｖ、パルス幅５０ｎｓ）と、ゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加し、上部電極端子１０２にＨＲ化電圧ＶＨ（例えば、＋１．８Ｖ～＋２．４Ｖ）の電圧印加（このとき、下部端子１０１には、接地電位を印加）する正電圧の高抵抗（ＨＲ）化電圧パルス１６（ＨＲ化電圧ＶＨ、パルス幅５０ｎｓ）の２パルスから構成されている。
　なお、このように、抵抗変化素子を高抵抗化する際に通常の高抵抗（ＨＲ）化電圧パルス１６の直前に高抵抗化電圧とは逆極性の弱い電圧パルス（負電圧のプレ電圧パルス１５）を印加する（いわゆる弱反転書き込みをする）理由は、高抵抗化後における抵抗変化素子の抵抗値をより増加させる（高抵抗化能力をより高くする）ためである。これにより、動作ウィンドウが拡大される。
　図１Ｂは、任意の１ビットのＬＲ化ベリファイ書き込みの動作を説明するＬＲ化書き込みフロー図である。図１６に示した１Ｔ１Ｒ型メモリセルにおいて、低抵抗（ＬＲ）化電圧パルスセット１４を印加し、その後、書き込み対象セルのセル電流が所定のＬＲセル電流レベルよりも多くなったかどうか（つまり、ＬＲ化書き込みが完了したかどうか）を判定する（ＬＲ化ベリファイＳ２）。ここで、もし、ＬＲ化ベリファイＳ２の判定がフェイル（Ｆａｉｌ）した場合、再度、低抵抗化電圧パルスセット１４が書き込み対象セルに印加され、ＬＲ化ベリファイＳ２の判定が行われる。この動作は、以降、ＬＲ化ベリファイＳ２の判定でパス（Ｐａｓｓ）となるまで繰り返される。
　ここで、ＬＲ化電圧パルスセット１４は、例えば、図１６に示すメモリセルのゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加し、上部電極端子１０２に＋１．１Ｖの電圧印加（このとき、下部端子１０１には、接地電位を印加）する正電圧のプレ電圧パルス１７（プレ電圧Ｖｐｌ＝＋１．１Ｖ、パルス幅５０ｎｓ）と、ゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加し、下部端子１０１に＋２．４Ｖの電圧印加（このとき、上部電極端子１０２には、接地電位を印加）する負電圧の低抵抗（ＬＲ）化電圧パルス１８（ＬＲ化電圧ＶＬ＝－２．４Ｖ，パルス幅５０ｎｓ）の２パルスから構成されている。
　なお、このように、抵抗変化素子を低抵抗化する際に通常の低抵抗（ＬＲ）化電圧パルス１８の直前に低抵抗化電圧とは逆極性の弱い電圧パルス（正電圧のプレ電圧パルス１７）を印加する（いわゆる弱反転書き込みをする）理由は、低抵抗化後における抵抗変化素子の抵抗値をより低下させる（低抵抗化能力をより高くする）ためである。これにより、動作ウィンドウが拡大される。
　図１Ｃにおいて、縦軸は、メモリセルの抵抗値である。ここで、抵抗値測定は、図１６のメモリセルのゲート端子１０３にゲート電圧ＶＧ＝１．８Ｖを印加し、上部電極端子１０２に＋０．４Ｖの電圧を印加（このとき、下部端子１０１には、接地電位を印加）して測定した。本図には、メモリセルアレイの全ビットをＨＲ状態にセットした場合の平均ＨＲ抵抗値、および、メモリセルアレイの全ビットをＬＲ状態にセットした場合の平均ＬＲ抵抗値がプロットされている。また横軸は、ＨＲ化電圧ＶＨである。ここでは、ＬＲ化電圧ＶＬを固定したまま、ＨＲ化電圧ＶＨを高くしていったときの平均ＨＲ抵抗値、および、平均ＬＲ抵抗値がプロットされている。
　図１Ｃに示すように、ＬＲ化電圧ＶＬ（－２．４Ｖ）を固定したまま、ＨＲ化電圧ＶＨを高くすると、平均ＨＲ抵抗値は、単調増加するが、平均ＬＲ抵抗値はほとんど変わらないため、動作ウィンドウは単調増加する。つまり、本図から、ＨＲ化電圧ＶＨを高くすることで、動作ウィンドウを拡大できることが分かる。
　図１Ｄにおいて、縦軸は、１５０℃で６６時間放置後の平均ＬＲ電流の減少量であり、横軸は、図１Ｃと同一である。ここで電流測定は、図１６のメモリセルのゲート端子１０３にゲート電圧ＶＧ＝１．８Ｖを印加し、上部電極端子１０２に＋０．４Ｖの読み出し電圧を印加（このとき、下部端子１０１には、接地電位（０Ｖ）を印加）して測定した。また、ＬＲ化電圧ＶＬを固定したまま、ＨＲ化電圧ＶＨを高くしていったときの平均ＬＲ電流の減少量をプロットしている。
　図１Ｄに示すように、ＬＲ化電圧ＶＬ（－２．４Ｖ）を固定したまま、ＨＲ化電圧ＶＨを高くすると、平均ＬＲ電流の減少量は、単調増加し、ＬＲリテンション特性は、悪化する。つまり、本図から、ＨＲ化電圧ＶＨを高くすることで、低抵抗状態におけるリテンション特性が悪化することが分かる。
　このように、ＨＲ化電圧ＶＨとＬＲ化電圧ＶＬ（－２．４Ｖ）の書き換え電圧バランスについて、動作ウィンドウを拡大するためにＨＲ化電圧ＶＨを高くすると、リテンション特性に与えるＨＲ化電圧ＶＨの影響の方が大きくなり、ＬＲリテンション特性が悪化してしまう。
　図２は、図１Ａに示したＨＲ化ベリファイ書き込みと図１Ｂに示したＬＲ化ベリファイ書き込みを繰り返し交互に実施した場合における、書き換え電圧の動作点を説明するための図である。
　図２において、横軸は、印加した負電圧の絶対値であり、縦軸は、印加した正電圧の絶対値である。図２では、点Ｂは、図１Ｃ、Ｄの点Ｂに対応し、高抵抗化電圧パルスセット１３として、先ずプレ電圧Ｖｐｈ（－１．０Ｖ）を印加し、その後、ＨＲ化電圧ＶＨ（＋２．０Ｖ）を印加するＨＲ化時の動作点を示す。点Ｃは、図１Ｃおよび図１Ｄの点Ｃに対応し、高抵抗化電圧パルスセット１３として、先ずプレ電圧Ｖｐｈ（－１．０Ｖ）を印加し、その後、ＨＲ化電圧ＶＨ（＋２．４Ｖ）を印加するＨＲ化時の動作点を示す。点Ａは、低抵抗化電圧パルスセット１４として、先ずプレ電圧Ｖｐｌ（＋１．１Ｖ）を印加し、その後、ＬＲ化電圧ＶＬ（－２．４Ｖ）を印加するＬＲ化時の動作点を示している。
　図２に示された点Ｂと点Ａの動作点間でメモリセルを動作させると、ＬＲリテンション特性は平均ＬＲ電流の減少量が比較的小さくなり、良好だが、ＨＲ化電圧ＶＨ（２．０Ｖ）は若干低いため、動作ウィンドウが狭くなってしまう。
　一方、点Ｃと点Ａの動作点間でメモリセルを動作させると、動作ウィンドウは拡大するが、ＨＲ化電圧ＶＨを２．０Ｖから２．４Ｖに高めたことにより、ＬＲ化電圧ＶＬ（－２．４Ｖ）との書き換え電圧バランスにおいて、リテンション特性に与えるＨＲ化電圧の影響の方が大きくなり、ＬＲ状態のリテンション特性は悪化する。
　このように、ＨＲ化電圧ＶＨに対して、動作ウィンドウとＬＲリテンション特性は、トレードオフの関係にあり、一義的にＨＲ化電圧ＶＨとＬＲ化電圧ＶＬの適正な組み合わせ（つまり、２つの動作点）を見出すのは、非常に困難であるということがわかった。
　そこで、本願の発明者らは、このような事情を鑑みて、高抵抗状態にある抵抗変化素子を低抵抗状態に遷移させる場合には、高抵抗状態にある抵抗変化素子に対して低抵抗化電圧パルスを印加して低抵抗状態に遷移させる前に、一旦、弱い高抵抗（弱ＨＲ）状態（つまり、新たな動作点）を経由させる弱高抵抗化電圧パルスセットを印加することにより、リテンション特性の向上と動作ウィンドウの拡大の両立が可能になる抵抗変化型不揮発性記憶素子の新たな書き込み方法の検討を行った。ここで、弱い高抵抗（弱ＨＲ）状態とは、２つの抵抗状態（第１抵抗状態、第２抵抗状態）を可逆的に遷移する抵抗変化型不揮発性記憶素子が、第１抵抗状態における抵抗値と第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態である。
　より詳しくは、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法の一形態は、抵抗変化型不揮発性記憶素子の書き込み方法であって、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み方法は、前記抵抗変化型不揮発性記憶素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるためのステップとして、弱書き込みステップと、前記弱書き込みステップに続く通常書き込みステップとを含み、前記弱書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を前記第２抵抗状態にした後に、前記抵抗変化型不揮発性記憶素子に対して前記第２電圧と同極性で絶対値が小さい第４電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を、前記第１抵抗状態における抵抗値と前記第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させ、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧のパルスを少なくとも１回印加することによって前記抵抗変化型不揮発性記憶素子を前記中間抵抗状態から前記第２抵抗状態に遷移させ、前記第４電圧の絶対値は、前記第３電圧の絶対値よりも小さい。
　これにより、抵抗変化型不揮発性記憶素子を第１抵抗状態から第２抵抗状態に変化せしめるときに、単に通常書き込みステップを実施するのではなく、一旦、弱書き込みステップで抵抗変化型不揮発性記憶素子を中間抵抗状態にセットした後に通常書き込みステップで第２抵抗状態に遷移させる。よって、抵抗変化型不揮発性記憶素子は、第１抵抗状態から第２抵抗状態に遷移するのではなく、第１抵抗状態よりも第２抵抗状態に近い中間抵抗状態から第２抵抗状態に遷移するので、より深い第２抵抗状態に遷移する。その結果、動作ウィンドウを維持したまま、第２抵抗状態におけるリテンション特性が改善される。
　たとえば、ＬＲ書き込み前に弱ＨＲ書き込みを１度実施する。これにより、ＬＲ化時には、一旦弱ＨＲ状態に遷移させ、その後のＬＲ化書き込みで書き込み電圧バランスをＬＲ化方向にシフトさせることができる。その結果、相対的にＬＲ化能力を向上できるようになり、リテンション特性が向上される。一方、ＨＲ化時には、十分高いＨＲ化電圧で書き込みができるようになり、ＨＲにおける抵抗値が増加し、動作ウィンドウの拡大も同時に可能となる。その結果、動作ウィンドウの拡大とリテンション特性の両立化が可能となり、不揮発性記憶装置の信頼性が大幅に向上される。
　ここで、前記第３電圧の絶対値は、前記第１電圧の絶対値より小さくてもよい。これにより、弱書き込みステップでは、通常書き込みステップでの電圧（第１電圧）よりも絶対値が小さい電圧（第３電圧）が用いられるので、通常書き込みステップよりも小さい消費電流で弱書き込みステップが行われる。
　また、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して、前記第２電圧と極性が同じで、かつ、前記第４電圧よりも絶対値が小さい第５電圧のパルスを印加した後に、前記第１電圧のパルスを印加してもよい。
　これにより、通常書き込みステップにおいて、通常の電圧のパルスを印加する前に、極性が異なる弱い電圧のパルスによる書き込み（弱反転書き込み）が行われるので、書き込み能力が向上され、動作ウィンドウが拡大される。
　また、さらに、前記通常書き込みステップの後に、前記第２抵抗状態への書き込みが完了したか否かを判定する判定ステップを含み、前記通常書き込みステップと前記判定ステップとは、前記判定ステップで前記第２抵抗状態への書き込みが完了したと判定されるまで、繰り返してもよい。
　これにより、第２抵抗状態への書き込みが完了するまで通常書き込みが繰り返され、不完全な書き込みが回避される。
　また、上記目的を達成するために、本発明に係る抵抗変化型不揮発性記憶装置の一形態は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを有する抵抗変化型不揮発性記憶素子と、前記抵抗変化型不揮発性記憶素子に情報を書き込む書き込み回路とを備え、前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、前記書き込み回路は、前記抵抗変化型不揮発性記憶素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるために、弱書き込みステップと、前記弱書き込みステップに続く通常書き込みステップとを実行し、前記弱書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を前記第２抵抗状態にした後に、前記抵抗変化型不揮発性記憶素子に対して前記第２電圧と同極性で絶対値が小さい第４電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を、前記第１抵抗状態における抵抗値と前記第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させ、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧のパルスを少なくとも１回印加することによって前記抵抗変化型不揮発性記憶素子を前記中間抵抗状態から前記第２抵抗状態に遷移させ、前記第４電圧の絶対値は、前記第３電圧の絶対値よりも小さい。
　これにより、抵抗変化型不揮発性記憶素子を第１抵抗状態から第２抵抗状態に変化せしめるときに、一旦、弱書き込みステップで抵抗変化型不揮発性記憶素子を中間抵抗状態にセットした後に通常書き込みステップで第２抵抗状態に遷移させる。よって、抵抗変化型不揮発性記憶素子は、第１抵抗状態から第２抵抗状態に遷移するのではなく、第１抵抗状態よりも第２抵抗状態に近い中間抵抗状態から第２抵抗状態に遷移するので、より深い第２抵抗状態に遷移する。その結果、動作ウィンドウを維持したまま、第２抵抗状態におけるリテンション特性が改善される。
　ここで、前記第３電圧の絶対値は、前記第１電圧の絶対値より小さくてもよい。これにより、弱書き込みステップでは、通常書き込みステップでの電圧（第１電圧）よりも絶対値が小さい電圧（第３電圧）が用いられるので、通常書き込みステップよりも小さい消費電流で弱書き込みステップが行われる。
　また、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して、前記第２電圧と極性が同じで、かつ、前記第４電圧よりも絶対値が小さい第５電圧のパルスを印加した後に、前記第１電圧のパルスを印加してもよい。
　これにより、通常書き込みステップにおいて、通常の電圧のパルスを印加する前に、極性が異なる弱い電圧のパルスによる書き込み（弱反転書き込み）が行われるので、書き込み能力が向上され、動作ウィンドウが拡大される。
　また、さらに、前記抵抗変化型不揮発性記憶素子の情報を読み出す読み出し回路と、前記書き込み回路と前記読み出し回路とを制御するとともに、前記読み出し回路によって読み出された情報を参照することで、前記書き込み回路による前記通常書き込みステップの後に前記第２抵抗状態への書き込みが完了したか否かを判定する制御回路とを備え、前記制御回路は、前記第２抵抗状態への書き込みが完了したと判定できるまで、前記書き込み回路による前記抵抗変化型不揮発性記憶素子の前記第１抵抗状態から前記第２抵抗状態への書き込みと、前記判定とを繰り返すように、前記書き込み回路と前記読み出し回路とを制御してもよい。
　これにより、第２抵抗状態への書き込みが完了するまで通常書き込みが繰り返され、不完全な書き込みが回避される。
　また、前記抵抗変化型不揮発性記憶素子は、当該抵抗変化型不揮発性記憶素子と直列接続され、導通状態または非導通状態になる選択素子とともにメモリセルを構成し、前記書き込み回路は、前記メモリセルに含まれる前記抵抗変化型不揮発性記憶素子に対して、前記弱書き込みステップおよび前記通常書き込みステップを実行してもよい。
　これにより、メモリセルを構成する抵抗変化型不揮発性記憶素子に対して、リテンション特性の向上と動作ウィンドウの拡大の両立が可能な書き込みが実行される。
　また、前記抵抗変化型不揮発性記憶素子は、前記第１抵抗状態では、前記第２抵抗状態よりも高い抵抗値をもってもよい。これにより、低抵抗化書き込みにおいて、リテンション特性の向上と動作ウィンドウの拡大の両立が可能な書き込みが実行される。
　（実施の形態）
　次に、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置の実施の形態について図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　なお、本実施の形態における抵抗変化型不揮発性記憶素子は、図１６に示される抵抗変化素子１００と同じ構成を備えてもよい。つまり、本実施の形態における抵抗変化型不揮発性記憶素子は、以下の特徴を有してもよい。
　抵抗変化層１００ｂは、下部電極１００ａと上部電極１００ｃとの間に介在され、下部電極１００ａと上部電極１００ｃとの間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、下部電極１００ａと上部電極１００ｃとの間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１００ｂは、下部電極１００ａに接続する第１の抵抗変化層１００ｂ－１と、上部電極１００ｃに接続する第２の抵抗変化層１００ｂ－２の少なくとも２層を積層して構成される。
　第１の抵抗変化層１００ｂ－１は、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層１００ｂ－２は、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子の第２の抵抗変化層１００ｂ－２中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
　「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
　例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
　「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物層を構成する金属と、第２の金属酸化物層を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。
　抵抗変化層１００ｂを構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層１００ｂを構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
　例えば、ハフニウム酸化物を用いる場合、第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、３～４ｎｍとしてもよい。
　また、ジルコニウム酸化物を用いる場合、第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１００ｂの抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物の膜厚は、１～５ｎｍとしてもよい。
　第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に下部電極１００ａと上部電極１００ｃとの間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。
　また、第１の抵抗変化層１００ｂ－１となる第１の金属酸化物を構成する第１の金属と、第２の抵抗変化層１００ｂ－２となる第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。
　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
　積層構造の抵抗変化層１００ｂにおける抵抗変化現象は、いずれも抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。
　つまり、第２の金属酸化物に接続する上部電極１００ｃに、下部電極１００ａを基準にして正の電圧を印加したとき、抵抗変化層１００ｂ中の酸素イオンが第２の金属酸化物側に引き寄せられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
　逆に、第２の金属酸化物に接続する上部電極１００ｃに、下部電極１００ａを基準にして負の電圧を印加したとき、第２の金属酸化物中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の金属酸化物中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
　酸素不足度がより小さい第２の金属酸化物に接続されている上部電極１００ｃは、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び下部電極１００ａを構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物に接続されている下部電極１００ａは、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
　すなわち、第２の電極の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第１の電極の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。
　上記の構成とすることにより、上部電極１００ｃと第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
　まず、抵抗変化型不揮発性記憶素子に対するいくつかの書き込み基礎データを最初に説明する。
　図３は、本発明に係る抵抗変化型不揮発性記憶素子の新たな弱ＨＲ化経由ＬＲ化ベリファイ書き込み（つまり、弱ＨＲ（高抵抗）状態を経由させる、ベリファイを伴う低抵抗化書き込み）の動作を説明するＬＲ化書き込みフロー図である。図３において、図１Ｂと同じ構成要素については、同じ符号を用い、説明を省略する。図１Ｂに示すＬＲ化書き込みフローとの違いは、ＬＲ化電圧パルスセット１４の印加前に、弱ＨＲ（高抵抗）化電圧パルスセット１９を１度印加する点である。なお、弱ＨＲ化（弱高抵抗化）とは、抵抗変化型不揮発性記憶素子を弱ＨＲ状態にセットすることである。弱ＨＲ化電圧の絶対値は、ＨＲ化しきい値電圧（ＬＲ状態からＨＲ状態への遷移が開始する電圧）の絶対値より大きく、通常のＨＲ化電圧の絶対値より小さくてもよい。
　ここで、弱ＨＲ化電圧パルスセット１９は、弱ＨＲ化のための電圧パルスセットであり、例えば、図１６に示すメモリセルのゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加し、下部端子１０１に＋１．７Ｖの電圧印加（このとき、上部電極端子１０２には、接地電位を印加）する負電圧の弱ＨＲ化用ＬＲ化電圧パルス２０（弱ＨＲ化用ＬＲ化電圧ＶＬｗ＝－１．７Ｖ、パルス幅５０ｎｓ）と、ゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加し、上部電極端子１０２に＋１．６Ｖの電圧印加（このとき、下部端子１０１には、接地電位を印加）する正電圧の弱ＨＲ化電圧パルス２１（弱ＨＲ化電圧ＶＨｗ＝＋１．６Ｖ，パルス幅５０ｎｓ）の２パルスから構成されている。
　いま、抵抗変化型不揮発性記憶素子は、第１電圧（例えば、ＬＲ化電圧ＶＬ）のパルスが印加されると第１情報の記憶に用いられる第１抵抗状態（例えば、高抵抗状態ＨＲ）から第２情報の記憶に用いられる第２抵抗状態（例えば、低抵抗状態ＬＲ）へと変化し、一方、第１電圧（例えば、ＬＲ化電圧ＶＬ）とは極性が異なる第２電圧（例えば、ＨＲ化電圧ＶＨ）のパルスが印加されると第２抵抗状態（例えば、低抵抗状態ＬＲ）から第１抵抗状態（例えば、高抵抗状態ＨＲ）へと変化する特性を有するものとする。
　ここで、弱ＨＲ化用ＬＲ化電圧パルス２０は、抵抗変化型不揮発性記憶素子を第１抵抗状態から第２抵抗状態に変化せしめるための２つのステップである弱書き込みステップおよび通常書き込みステップのうち、弱書き込みステップにおける前半処理（つまり、抵抗変化型不揮発性記憶素子を第２抵抗状態にする処理）のための電圧パルスである。弱ＨＲ化用ＬＲ化電圧パルス２０の電圧（弱ＨＲ化用ＬＲ化電圧ＶＬｗ）は、第１電圧（ここでは、ＬＲ化電圧ＶＬ）と同極性で絶対値が異なる電圧（第３電圧）である。この第３電圧（ここでは、弱ＨＲ化用ＬＲ化電圧ＶＬｗ）の絶対値は、第１電圧（ここでは、ＬＲ化電圧ＶＬ）の絶対値より小さくしてもよい。弱書き込みステップでの消費電流を通常書き込みステップでの消費電流よりも抑えることができるからである。
　また、弱ＨＲ化電圧パルス２１は、弱書き込みステップにおける後半処理（つまり、抵抗変化型不揮発性記憶素子を、第１抵抗状態における抵抗値と第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させる処理）のための電圧パルスである。弱ＨＲ化電圧パルス２１の電圧（弱ＨＲ化電圧ＶＨｗ）は、第２電圧（例えば、電圧ＶＨ）と同極性で絶対値が小さい電圧（第４電圧）である。この第４電圧（ここでは、弱ＨＲ化電圧ＶＨｗ）の絶対値は、第３電圧（弱ＨＲ化用ＬＲ化電圧ＶＬｗ）の絶対値よりも小さい。これは、後述するように、第４電圧（ここでは、弱ＨＲ化電圧ＶＨｗ）は、抵抗変化型不揮発性記憶素子を中間抵抗状態にセットする電圧であり、一方、第３電圧（ここでは、弱ＨＲ化用ＬＲ化電圧ＶＬｗ）は、抵抗変化型不揮発性記憶素子を第２抵抗状態（中間抵抗状態ではない安定した抵抗状態の一つ）にセットする電圧であるからである。
　図４Ａは、図１Ｃと同様の平均ＨＲ抵抗値と平均ＬＲ抵抗値のＨＲ化電圧ＶＨ依存性を示す特性図に、本発明の図３に示す弱ＨＲ化経由ＬＲ化ベリファイ書き込みを行った場合の平均ＨＲ抵抗値（黒三角印）と平均ＬＲ抵抗値（白三角印）とを追加した図、つまり、動作ウィンドウの効果を説明するための図である。
　図４Ｂは、図１Ｄと同様の１５０℃で６６時間のリテンションにおける平均ＬＲ電流の減少量のＨＲ化電圧ＶＨ依存性を示す特性図に、本発明の図３に示す弱ＨＲ化経由ＬＲ化ベリファイ書き込みを行った場合の平均ＬＲ電流の減少量（白丸印）を追加した図、つまり、ＬＲリテンション特性向上の効果を説明するための図である。
　図４Ａ、図４Ｂにおいて、縦軸と横軸は、それぞれ、図１Ｃと図１Ｄと同一のため、ここでは詳しい説明は省略する。
　図４Ａに示すように、弱ＨＲ化経由ＬＲ化ベリファイ書き込みを行った場合の平均ＨＲ抵抗値（黒三角印）と平均ＬＲ抵抗値（白三角印）は、図１Ｃで説明したＨＲ化電圧ＶＨが２．４Ｖの結果（点Ｃの平均ＨＲ抵抗値及び平均ＬＲ抵抗値）と同様の値である。ここでは、ＨＲ化電圧ＶＨを２．４Ｖと高く設定しているので、その効果により、平均ＨＲ抵抗値を増加させることができ、その結果、動作ウィンドウが拡大可能となっている。
　一方、図４Ｂに示すように、弱ＨＲ化経由ＬＲ化ベリファイ書き込みを行った場合の平均ＬＲ電流の減少量（白丸印）は、ＨＲ化電圧ＶＨが１．８Ｖと同等の平均ＬＲ電流の減少量（つまり、ＬＲリテンション特性）にまで顕著に良化している。
　このように、弱ＨＲ化経由ＬＲ化ベリファイ書き込みを行った場合には、ＨＲ化電圧ＶＨが２．４Ｖでの動作ウィンドウを維持しつつ、ＬＲ状態のリテンション特性を飛躍的に良化させることができる。よって、リテンション特性の向上と動作ウィンドウの拡大とを両立させることができる。
　図５は、図１Ａに示したＨＲ化ベリファイ書き込みと図３に示した弱ＨＲ化経由ＬＲ化ベリファイ書き込みを繰り返し交互に実施した場合における、書き換え電圧の動作点を説明するための図である。
　図５において、横軸と縦軸は、図２と同一であり、かつ、図２と同じ構成要素については、同じ符号を用い、詳しい説明を省略する。
　図５では、点Ｄは、ＨＲ状態に対して、弱ＨＲ化電圧パルスセット１９として、先ず弱ＨＲ化用ＬＲ化電圧ＶＬｗ（例えば、－１．７Ｖ）を印加し、その後、十分低いＨＲ状態に遷移させるため、通常のＨＲ化電圧ＶＨ（２．４Ｖ）よりも十分に低い弱ＨＲ化電圧ＶＨｗ（＋１．６Ｖ）を印加する弱ＨＲ化時（つまり、弱ＨＲ状態）の動作点を示す。その後、このような通常のＨＲ状態よりも低いＨＲ状態（つまり、弱ＨＲ状態）に対して、通常の低抵抗化電圧パルスセット１４を印加することにより、電圧バランスがＬＲ化方向にシフトし、リテンション特性が向上可能となるＬＲ状態（動作点Ａ）に遷移する。
　このように、ＨＲ化時には、動作点Ａから動作点Ｃに遷移させ、つまり、十分高いＨＲ化電圧で書き込み、これによって、動作ウィンドウを拡大させ、一方、ＬＲ化時には、動作点Ｃから動作点Ｄへと一旦弱ＨＲ状態に遷移させ、続いて、動作点Ｄから動作点Ａへ遷移させることで、直接、動作点Ｃから動作点Ａに遷移させる場合に比べて、書き込み電圧バランスがＬＲ化方向にシフトし、相対的にＬＲ化能力が向上できる。よって、リテンション特性も同時に向上可能となり、動作ウィンドウの拡大とＬＲリテンション特性の向上の両立化が可能となる。
　１）リテンション特性の弱ＨＲ化電圧ＶＨｗへの依存性
　次に、リテンション特性の弱ＨＲ化電圧ＶＨｗへの依存性を図６に示す。
　図６は、図３で説明した弱ＨＲ化経由ＬＲ化ベリファイ書き込みを行った場合の平均ＬＲ電流の減少量を縦軸に、弱ＨＲ化電圧ＶＨｗを横軸に取った図、つまり、平均ＬＲ電流の減少量の弱ＨＲ化電圧ＶＨｗへの依存性を示す特性図である。
　図６に示されるように、弱ＨＲ化電圧ＶＨｗを１．４Ｖに低下させた場合、つまり、さらに弱いＨＲ状態を経由させてＬＲ状態にセットした場合には、弱ＨＲ化電圧ＶＨｗが１．６Ｖの時よりもＬＲリテンション特性がさらに良化している。一方、弱ＨＲ化電圧ＶＨｗを１．８Ｖに増加させると、弱ＨＲ化経由ＬＲ化ベリファイ書き込みの効果が小さくなり、ＬＲ状態のリテンション特性は、悪化方向にシフトする。
　このように、弱ＨＲ化電圧ＶＨｗ（低抵抗化時において、抵抗変化型不揮発性記憶素子を中間抵抗状態に遷移させるための電圧パルスの電圧）としては、ＬＲ状態からＨＲ状態に遷移可能な電圧範囲（つまり、ＬＲ状態の抵抗変化型不揮発性記憶素子をＨＲ状態へ遷移させるしきい値電圧よりも高く）で、かつ、可能な限り弱いＨＲ状態を形成するために、通常のＨＲ化電圧ＶＨよりも十分低い電圧であってもよい。
　２）パルスＶＲ特性
　次に、図１６に示すメモリセルのパルスＶＲ特性（パルス電圧の印加による抵抗値の変化を示す電圧・抵抗特性）を図７に例示する。図７は、横軸に上部電極端子１０２と下部端子１０１間に印加されるパルス（パルス幅５０ｎｓ、ゲート端子１０３にゲート電圧ＶＧ＝２．４Ｖを印加）の電圧ＶＰを示し、縦軸にパルスを印加した後の上部電極端子１０２と下部端子１０１間のメモリセルの抵抗値（測定電圧は０．４Ｖ、ゲート端子１０３にゲート電圧ＶＧ＝１．８Ｖを印加）を示している。図中のスタートの位置（ＨＲ状態）から、負電圧方向に電圧レベルを徐々に低下させて行くと、印加パルス電圧ＶＰが－１．６Ｖの時に、ＨＲ状態からＬＲ状態（１０ｋΩ程度）に遷移し、さらに印加パルス電圧ＶＰを低下させて行くと、－１．８Ｖで飽和（８ｋΩ程度）傾向となる。これは、ＮＭＯＳトランジスタ１０４がソースフォロワで動作するため、ゲート電圧ＶＧ（２．４Ｖ）からＮＭＯＳトランジスタ１０４のしきい値電圧（約０．６Ｖ）分低下した電圧（１．８Ｖ）しか下部電極端子１０５に供給できなくなり、抵抗変化素子１００に印加される端子間電圧の絶対値が１．８Ｖで飽和するためである。引き続き、印加パルス電圧ＶＰを増加させて行くと、１．２Ｖを超えたときから徐々にメモリセルの抵抗値が上昇し、高抵抗化し始め、ＶＰが１．４Ｖから１．６Ｖ程度では、弱い（低い）ＨＲ状態（破線丸Ｅ：約２８ｋΩ～約５１ｋΩ）に遷移し、さらに印加パルス電圧ＶＰを２．４Ｖまで増加させると、約６７０ｋΩに達する。その後、引き続き、印加パルス電圧ＶＰを低下させて行くと、ほぼ測定開始時のＨＲ状態に復帰する。
　以上、上記、１）リテンション特性の弱ＨＲ化電圧ＶＨｗへの依存性、および、２）パルスＶＲ特性の基礎データから、図３に示す本発明の弱ＨＲ化電圧パルスセット１９としては、以下の条件を満たしてもよい。
　ｉ）弱ＨＲ化用ＬＲ化電圧ＶＬｗ（第３電圧の一例）の絶対値は、ＨＲ状態からＬＲ状態への抵抗変化が可能なしきい値電圧（ここでは、１．６Ｖ）以上必要。
　ｉｉ）弱ＨＲ化電圧ＶＨｗ（第４電圧の一例）は、弱ＨＲ状態を形成するために、ＬＲ状態からＨＲ状態に遷移可能な電圧範囲で（つまり、ＬＲ状態からＨＲ状態に遷移させるしきい値電圧よりも高く）、かつ、可能な限り弱いＨＲ状態を形成するために、通常のＨＲ化電圧ＶＨよりも十分低い電圧（例えば、１．４Ｖ～１．６Ｖ程度）であってもよい。つまり、いま、パルスＶＲ特性として、ＬＲ状態の抵抗変化型不揮発性記憶素子に対して印加する電圧を徐々に上げていった場合に印加電圧が電圧Ｖｔｈを超えたところで抵抗変化型不揮発性記憶素子がＨＲ状態への遷移を開始（抵抗値が上昇）し、印加電圧が電圧ＶＨになったところでＨＲ状態への遷移が完了する特性であるとする。この場合には、弱ＨＲ化電圧ＶＨｗ（第４電圧の一例）は、電圧Ｖｔｈより大きく、かつ、電圧ＶＨ（第２電圧の一例）よりも小さい電圧であってもよい。さらには、弱ＨＲ化電圧ＶＨｗ（第４電圧の一例）は、電圧ＶＨ（第２電圧の一例）よりも十分に低い（電圧Ｖｔｈに近い）電圧であってもよい。
　ｉｉｉ）弱ＨＲ化電圧ＶＨｗ（第４電圧の一例）は、弱ＨＲ化用ＬＲ化電圧ＶＬｗ（第３電圧の一例）の絶対値よりも小さい。弱ＨＲ化電圧ＶＨｗ（第４電圧の一例）は、上述したように、抵抗変化型不揮発性記憶素子を中間抵抗状態にセットする電圧であり、一方、弱ＨＲ化用ＬＲ化電圧ＶＬｗ（第３電圧の一例）は、抵抗変化型不揮発性記憶素子を低抵抗状態（中間抵抗状態ではない安定した抵抗状態の一つ）にセットする電圧であることから、このような関係（弱ＨＲ化電圧ＶＨｗ（第４電圧の一例）は弱ＨＲ化用ＬＲ化電圧ＶＬｗ（第３電圧の一例）の絶対値よりも小さい）となる。
　以上のように、本実施の形態における抵抗変化型不揮発性記憶素子の書き込み方法は、第１電圧（ここでは、ＬＲ化電圧ＶＬ）のパルスが印加されると第１情報の記憶に用いられる第１抵抗状態（ここでは、ＨＲ状態）から第２情報の記憶に用いられる第２抵抗状態（ここでは、ＬＲ状態）へと変化し、一方、第１電圧（ここでは、ＬＲ化電圧ＶＬ）とは極性が異なる第２電圧（ここでは、ＨＲ化電圧ＶＨ）のパルスが印加されると第２抵抗状態（ここでは、ＬＲ状態）から第１抵抗状態（ここでは、ＨＲ状態）へと変化する特性を有する抵抗変化型不揮発性記憶素子を対象とする書き込み方法であって、抵抗変化型不揮発性記憶素子を第１抵抗状態（ここでは、ＨＲ状態）から第２抵抗状態（ここでは、ＬＲ状態）に変化せしめるためのステップとして、（１）弱書き込みステップ（ここでは、弱ＨＲ化）と、（２）通常書き込みステップ（ここでは、ＬＲ化）と、（３）判定ステップとを含む。
　ここで、弱書き込みステップ（ここでは、弱ＨＲ化電圧パルスセット１９の印加）では、弱ＨＲ化用ＬＲ化電圧パルス２０によって抵抗変化型不揮発性記憶素子を第２抵抗状態（ここでは、ＬＲ状態）にした後に、弱ＨＲ化電圧パルス２１によって抵抗変化型不揮発性記憶素子を第１抵抗状態（ここでは、ＨＲ状態）における抵抗値と第２抵抗状態（ここでは、ＬＲ状態）における抵抗値との間の抵抗値をもつ中間抵抗状態（ここでは、弱ＨＲ状態）に遷移させる。
　また、通常書き込みステップ（ここでは、ＬＲ化電圧パルスセット１４の印加）では、抵抗変化型不揮発性記憶素子（ここでは、弱ＨＲ状態の抵抗変化型不揮発性記憶素子）にプレ電圧パルス１７を印加した後、ＬＲ化電圧パルス１８を印加して第２抵抗状態（ここでは、ＬＲ状態）に遷移させる。
　また、判定ステップでは、第２抵抗状態（ここでは、ＬＲ状態）への書き込みが完了したか否かを判定する。なお、通常書き込みステップと判定ステップとは、判定ステップで第２抵抗状態（ここでは、ＬＲ状態）への書き込みが完了したと判定されるまで繰り返される。
　より詳しくは、弱書き込みステップ（ここでは、弱ＨＲ化電圧パルスセット１９の印加）では、抵抗変化型不揮発性記憶素子に対して第１電圧（ここでは、ＬＲ化電圧ＶＬ）と同極性の第３電圧（ここでは、負の弱ＨＲ化用ＬＲ化電圧ＶＬｗ）のパルスを印加することによって抵抗変化型不揮発性記憶素子を第２抵抗状態（ここでは、ＬＲ状態）にし、引き続き、第２電圧（ここでは、ＨＲ化電圧ＶＨ）と同極性で絶対値が小さい第４電圧（ここでは、弱ＨＲ化電圧ＶＨｗ）のパルスを印加することによって抵抗変化型不揮発性記憶素子を中間抵抗状態（ここでは、弱ＨＲ状態）に遷移させる。このとき、第４電圧（ここでは、弱ＨＲ化電圧ＶＨｗ）の絶対値は、しきい値電圧（ここでは、ＨＲ化しきい値電圧）より大きく、第３電圧（ここでは、弱ＨＲ化用ＬＲ化電圧ＶＬｗ）の絶対値よりも小さくてもよい。
　また、通常書き込みステップ（ここでは、ＬＲ化電圧パルスセット１４の印加）では、抵抗変化型不揮発性記憶素子に対して第１電圧（ここでは、ＬＲ化電圧ＶＬ）のパルスを少なくとも１回印加する。具体的には、通常書き込みステップ（ここでは、ＬＲ化電圧パルスセット１４の印加）では、抵抗変化型不揮発性記憶素子に対して、第２電圧と極性が同じで、かつ、第４電圧よりも絶対値が小さい第５電圧（ここでは、プレ電圧Ｖｐｌ）のパルスを印加した後に第１電圧（ここでは、ＬＲ化電圧ＶＬ）のパルスを印加する。
　このような書き込み方法によって、動作ウィンドウの拡大とＬＲリテンション特性の向上の両立化が可能となる。
　［本発明の実施の形態における抵抗変化型不揮発性記憶装置］
　本願発明者らは、上述した基礎データから得られた知見に基づき、動作ウィンドウの拡大とリテンション特性の向上の両立を可能とする書き込み（つまり、弱ＨＲ化経由ＬＲ化書き込み）を実施する不揮発性記憶装置を考案した。以下、本発明の実施の形態として、図１６に示された抵抗変化素子を用いた１Ｔ１Ｒ型の不揮発性記憶装置について説明する。
　図８は、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成を示すブロック図である。
　この抵抗変化型不揮発性記憶装置２００は、主要な構成要素として、（１）第１電極と、第２電極と、第１電極と第２電極との間に配設された抵抗変化層とを有する抵抗変化型不揮発性記憶素子（ここでは、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・）と、（２）抵抗変化型不揮発性記憶素子に情報を書き込む書き込み回路（ここでは、書き込み回路２０６）と、（３）抵抗変化型不揮発性記憶素子の情報を読み出す読み出し回路（ここでは、センスアンプ２０４）と、（４）書き込み回路と読み出し回路とを制御するとともに、読み出し回路によって読み出された情報を参照することで、書き込み回路による通常書き込みステップの後に第２抵抗状態への書き込みが完了したか否かを判定する制御回路（ここでは、制御回路２１０）と、を備える。
　抵抗変化型不揮発性記憶素子は、当該抵抗変化型不揮発性記憶素子と直列接続され、導通状態または非導通状態になる選択素子（ここでは、ＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・）とともにメモリセル（ここでは、メモリセルＭ１１、Ｍ１２、・・・）を構成している。
　書き込み回路（ここでは、書き込み回路２０６）は、抵抗変化型不揮発性記憶素子を第１抵抗状態から第２抵抗状態に変化せしめるために、上述したように、弱書き込みステップと、弱書き込みステップに続く通常書き込みステップとを実行する回路である。
　読み出し回路（ここでは、センスアンプ２０４）は、抵抗変化型不揮発性記憶素子の情報を読み出す回路である。
　制御回路（ここでは、制御回路２１０）は、書き込み回路と読み出し回路とを制御するとともに、読み出し回路によって読み出された情報を参照することで、書き込み回路による通常書き込みステップの後に第２抵抗状態への書き込みが完了したか否かを判定する回路である。この制御回路は、第２抵抗状態への書き込みが完了したと判定できるまで、書き込み回路による抵抗変化型不揮発性記憶素子の第１抵抗状態から第２抵抗状態への書き込みと、判定とを繰り返すように、書き込み回路と読み出し回路とを制御する。
　以下、この抵抗変化型不揮発性記憶装置２００の詳細について、説明する。
　図８に示すように、本実施の形態に係る抵抗変化型不揮発性記憶装置２００は、半導体基板上に、メモリ本体部２０１を備えており、メモリ本体部２０１は、図１６に示された１Ｔ１Ｒ型メモリセルで構成されたメモリセルアレイ２０２と、行選択回路２０８、ワード線ドライバＷＬＤおよびソース線ドライバＳＬＤから構成される行ドライバ２０７と、列選択回路２０３と、データの書き込みを行うための書き込み回路２０６と、選択ビット線に流れる電流量を検出することによって高抵抗状態をデータ「０」と判定し、また低抵抗状態をデータ「１」と判定するセンスアンプ２０４と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路２０５と、書き込み用電源２１１とを備える。
　さらに、外部から入力されるアドレス信号を受け取るアドレス入力回路２０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部２０１の動作を制御する制御回路２１０とを備えている。
　メモリセルアレイ２０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・および複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・と、これらのワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・、およびビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・の交点に対応してそれぞれ設けられた複数のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３、Ｎ１４、・・・、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４、・・・、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ３４、・・・（以下、「トランジスタＮ１１、Ｎ１２、・・・」と表す）と、トランジスタＮ１１、Ｎ１２、・・・と１対１に直列接続された複数の抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・（以下、「抵抗変化素子Ｒ１１、Ｒ１２、・・・」と表す）とを備える（対応する個々がメモリセルＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、・・・、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、・・・Ｍ３１、Ｍ３２、Ｍ３３、Ｍ３４、・・・（以下、「メモリセルＭ１１、Ｍ１２、・・・」と表す）を構成している）。
　図８に示すように、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・のゲートはワード線ＷＬ０に接続され、トランジスタＮ１２、Ｎ２２、Ｎ３２、・・・のゲートはワード線ＷＬ１に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・のゲートはワード線ＷＬ２に接続され、トランジスタＮ１４、Ｎ２４、Ｎ３４、・・・のゲートはワード線ＷＬ３に接続されている。
　また、トランジスタＮ１１、Ｎ２１、Ｎ３１、・・・およびトランジスタＮ１２、Ｎ２２、Ｎ３２、・・・はソース線ＳＬ０に共通に接続され、トランジスタＮ１３、Ｎ２３、Ｎ３３、・・・およびトランジスタＮ１４、Ｎ２４、Ｎ３４、・・・はソース線ＳＬ２に共通に接続されている。すなわち、ソース線ＳＬ０、ＳＬ２、・・・は、ワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・に対して平行となり、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に対して交差（本実施の形態では、垂直に立体交差）するように配置されている。なお、上記の構成例では、ソース線はワード線と平行に配置されているが、ビット線と平行に配置してもよい。また、ソース線は、プレート線として接続されるトランジスタに共通の電位を与える構成としているが、行選択回路／ドライバと同様の構成のソース線選択回路／ドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。
　また、抵抗変化素子Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、・・・はビット線ＢＬ０に接続され、一方、抵抗変化素子Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４、・・・はビット線ＢＬ１に接続され、さらに、抵抗変化素子Ｒ３１、Ｒ３２、Ｒ３３、Ｒ３４、・・・はビット線ＢＬ２に接続されている。このように、本実施の形態におけるメモリセルアレイ２０２では、抵抗変化素子Ｒ１１、Ｒ２１、Ｒ３１、・・・がＮＭＯＳトランジスタＮ１１、Ｎ２１、Ｎ３１・・・を介さずに、対応するビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・に直接接続される構成を取っている。
　制御回路２１０は、データの書き込みサイクルにおいては、データ入出力回路２０５に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路２０６へ出力する。他方、データの読み出しサイクルにおいては、制御回路２１０は、読み出し動作を指示する読み出し信号をセンスアンプ２０４へ出力する。
　行選択回路２０８は、書き込みおよび読み出しの対象となるメモリセルを特定するために複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のいずれかを選択する機能を有し、そのために、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のワード線ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、・・・のうちの何れかに対応するワード線ドライバ回路ＷＬＤより、その選択されたワード線に対して、所定の電圧を印加する。
　また同様に、行選択回路２０８は、書き込みおよび読み出しの対象となるメモリセルを特定するために複数のソース線ＳＬ０、ＳＬ２、・・・のいずれかを選択する機能を有し、そのために、アドレス入力回路２０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、行ドライバ２０７より、複数のソース線ＳＬ０、ＳＬ２、・・・のうちの何れかに対応するソース線ドライバ回路ＳＬＤより、その選択されたソース線に対して、所定の電圧を印加する。
　列選択回路２０３は、書き込みおよび読み出しの対象となるメモリセルを特定するために複数のビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・のいずれかを選択する回路である。
　書き込み回路２０６は、制御回路２１０から出力された書き込み信号を受け取った場合、列選択回路２０３により選択されたビット線に対して書き込み用電圧を印加する。
　書き込み用電源２１１は、ワード線用電圧Ｖｗおよびソース線用電圧Ｖｓを行ドライバ２０７に供給し、また、ビット線用電圧Ｖｂを書き込み回路２０６に供給する。
　図９は、図８におけるセンスアンプ２０４の詳細な構成の一例を示す回路図である。
　センスアンプ２０４は、一例として、ミラー比が１対１のカレントミラー回路２１８と、サイズが等しいクランプトランジスタ２１９および２２０と、基準回路２２１と、差動アンプ２２４とから構成される。基準回路２２１は、読み出し用基準電流生成回路７０２と、ＬＲ化用基準電流生成回路７０３と、ＨＲ化用基準電流生成回路７０５とから構成される。
　読み出し用基準電流生成回路７０２では、選択トランジスタ２２２と読み出し用基準抵抗Ｒｒｅｆが直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また、選択トランジスタ２２２のゲート端子には、読み出しイネーブル信号Ｃ１が入力され、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２は、導通／非導通状態を切り換えられる。
　同様に、ＬＲ化用基準電流生成回路７０３では、選択トランジスタ２２３とＬＲ化ベリファイ用の基準抵抗ＲＬ（ＲＬ＜Ｒｒｅｆ）が直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また選択トランジスタ２２３のゲート端子には、ＬＲ化ベリファイイネーブル信号Ｃ２が入力され、ＬＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３は、導通／非導通状態を切り換えられる。
　同様に、ＨＲ化用基準電流生成回路７０５では、選択トランジスタ２２７とＨＲ化ベリファイ用の基準抵抗ＲＨ（ＲＨ＞Ｒｒｅｆ）が直列に接続されたブランチの一端が接地電位に接続され、他方の端子がクランプトランジスタ２１９のソース端子と接続されている。また選択トランジスタ２２７のゲート端子には、ＨＲ化ベリファイイネーブル信号Ｃ３が入力され、ＨＲ化ベリファイイネーブル信号Ｃ３により、選択トランジスタ２２７は、導通／非導通状態を切り換えられる。
　また、クランプトランジスタ２１９および２２０は、ゲート端子にクランプ電圧ＶＣＬＰ（ＶＣＬＰ＜ＶＤＤ）が入力され、クランプトランジスタ２２０のソース端子は、列選択回路２０３とビット線を介して、メモリセルと接続され、クランプトランジスタ２１９および２２０のドレイン端子は、それぞれカレントミラー回路２１８を構成するトランジスタ２２５および２２６のドレイン端子と接続される。クランプトランジスタ２２０のドレイン端子電位は、差動アンプ２２４により、基準電圧ＶＲＥＦ（一例として１．１Ｖ）と比較され、基準電圧ＶＲＥＦより高いか低いかが検知判定され、その判定結果がセンスアンプ出力ＳＡＯとしてデータ入出力回路２０５に伝達される。
　図１０は、センスアンプ２０４の判定レベルを説明するための図である。センスアンプ２０４は、図１０に示すように、ＨＲ状態にあるメモリセルの抵抗値とＬＲ状態にあるメモリセルの抵抗値との間に、読み出し用基準抵抗Ｒｒｅｆと、それより小さいＬＲ化ベリファイ用基準抵抗ＲＬ（ＲＬ＜Ｒｒｅｆ）と、読み出し用基準抵抗Ｒｒｅｆより大きいＨＲ化ベリファイ用基準抵抗ＲＨ（ＲＬ＜Ｒｒｅｆ＜ＲＨ）の３つの判定レベルを有する。
　なお、ＬＲ化ベリファイ用基準抵抗ＲＬは、抵抗変化素子のＬＲ化書き込みが完了したか否かを判定するために、また、ＨＲ化ベリファイ用基準抵抗ＲＨは、抵抗変化素子のＨＲ化書き込みが完了したか否かを判定するために用いられる。また、読み出し用基準抵抗Ｒｒｅｆは、抵抗変化素子が高抵抗状態にあるか低抵抗状態にあるかを判定するために用いられる。
　［本発明の実施の形態における抵抗変化型不揮発性記憶装置の動作］
　以上のように構成された抵抗変化型不揮発性記憶装置２００について、まず、主要な回路ブロックの動作を説明し、その後、抵抗変化型不揮発性記憶装置２００の読み出し動作および書き込み動作を説明する。
　まず、図９に示されるセンスアンプ２０４の動作を説明する。センスアンプ２０４は、抵抗変化素子をＬＲ化するＬＲ化書き込み工程では、書き込み回路２０６が抵抗変化素子に弱ＨＲ化電圧パルスセット１９を印加し、引き続き、ＬＲ化電圧パルスセット１４を印加後、列選択回路２０３とビット線を介して、対象メモリセルと接続される。メモリセルには、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９および２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ－Ｖｔｈ）より大きな電圧が印加されない構成となっている。
　一方、基準回路２２１では、ＬＲ化ベリファイイネーブル信号Ｃ２により、選択トランジスタ２２３が活性化されて導通状態になり、ＬＲ化用基準抵抗ＲＬが選択される。その他の選択トランジスタ２２２および２２７は、それぞれ、読み出しイネーブル信号Ｃ１およびＨＲ化ベリファイイネーブル信号Ｃ３により非活性化されて非導通状態にされ、基準電流Ｉｒｅｆ（≒（ＶＣＬＰ－Ｖｔｈ）／ＲＬ）が流れる。
　従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流（ＩＬ＝Ｉｒｅｆ）が流れる。この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦ（一例として１．１Ｖ）より高くなるか低くなるかが差動アンプ２２４により検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯとして、その検知結果を出力する。
　ここで、弱ＨＲ化電圧パルスセット１９を印加し、引き続き、ＬＲ化電圧パルスセット１４を印加後の抵抗変化素子の抵抗値をＲＬｔとした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ－Ｖｔｈ）／ＲＬｔ）が流れる。この時、負荷電流ＩＬ＞メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦより高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、行選択回路２０８および列選択回路２０３で選択されたメモリセル（選択メモリセル）が、ＬＲ化用基準抵抗ＲＬより高い抵抗状態の場合には、センスアンプ２０４は、“０”を出力、つまり、フェイルと判定する。
　一方、負荷電流ＩＬ＜メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦより低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＬＲ化ベリファイ用基準抵抗ＲＬより低い抵抗状態の場合には、センスアンプ２０４は、“１”を出力、つまり、パスと判定し、対象メモリセルのＬＲ化書き込みが完了していることを示す。
　次に、ＨＲ化書き込み工程では、センスアンプ２０４は、書き込み回路２０６が抵抗変化素子にＨＲ化電圧パルスセット１３を印加後、列選択回路２０３とビット線を介して、対象メモリセルと接続される。メモリセルには、ＬＲ化書き込み工程と同様に、クランプ電圧ＶＣＬＰからクランプトランジスタ２１９および２２０のしきい値電圧（Ｖｔｈ）分低下した電圧（ＶＣＬＰ－Ｖｔｈ）より大きな電圧が印加されない構成となっている。
　一方、基準回路２２１は、ＨＲ化ベリファイイネーブル信号Ｃ３により、選択トランジスタ２２７が活性化され、導通状態になり、ＨＲ化用基準抵抗ＲＨが選択され、その他の選択トランジスタ２２２、２２３は、読み出しイネーブル信号Ｃ１および、ＬＲ化ベリファイイネーブル信号Ｃ２により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（≒（ＶＣＬＰ－Ｖｔｈ）／ＲＨ）が流れる。
　従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流が流れ（ＩＬ＝Ｉｒｅｆ）、この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。
　ここで、ＨＲ化電圧パルスセット１３を印加後の抵抗変化素子の抵抗値をＲＨｔとした場合に、メモリセル電流Ｉｃ（＝（ＶＣＬＰ－Ｖｔｈ）／ＲＨｔ）が流れる。この時、負荷電流ＩＬ＜メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦより低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが、ＨＲ化用基準抵抗ＲＨより低い抵抗状態の場合には、センスアンプ２０４は、“１”を出力、つまり、フェイルと判定する。
　一方、負荷電流ＩＬ＞メモリセル電流Ｉｃならば、クランプトランジスタ２２０のドレイン端子電圧が、所定時間後に基準電圧ＶＲＥＦより高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが、ＨＲ化ベリファイ用基準抵抗ＲＨより高い抵抗状態の場合には、センスアンプ２０４は、“０”を出力、つまり、パスと判定し、対象メモリセルのＨＲ化書き込みが完了していることを示す。
　また、読み出し時には、基準回路２２１は、読み出しイネーブル信号Ｃ１により、選択トランジスタ２２２が活性化され、導通状態になり、読み出し用基準抵抗Ｒｒｅｆが選択される。その他の選択トランジスタ２２３および２２７は、ＬＲ化ベリファイイネーブル信号Ｃ２、ＨＲ化ベリファイイネーブル信号Ｃ３により非活性化され、非導通状態にされ、基準電流Ｉｒｅｆ（＝（ＶＣＬＰ－Ｖｔｈ）／Ｒｒｅｆ）が流れる。
　従って、基準電流Ｉｒｅｆがカレントミラー回路２１８により転写され、負荷電流ＩＬとしては、Ｉｒｅｆとほぼ同じ電流（ＩＬ＝Ｉｒｅｆ）が流れる。この負荷電流ＩＬとメモリセル電流Ｉｃの大小関係がクランプトランジスタ２２０で比較される。その比較結果に依存して、クランプトランジスタ２２０のドレイン端子電圧が基準電圧ＶＲＥＦより高くなるか低くなるかが検知され、差動アンプ２２４は、センスアンプ出力ＳＡＯを出力する。
　ここで、高抵抗状態のメモリセルの抵抗値をＲｈｒ、低抵抗状態のメモリセルの抵抗値をＲｌｒ（Ｒｈｒ＞Ｒｒｅｆ＞Ｒｌｒ）とした場合に、選択メモリセルが高抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ－Ｖｔｈ）／Ｒｈｒ）が流れる。この時、負荷電流ＩＬ＞メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、基準電圧ＶＲＥＦより高くなり、センスアンプ出力ＳＡＯは、Ｌレベルを出力する。つまり、選択メモリセルが読み出し用基準抵抗Ｒｒｅｆより高い高抵抗状態（Ｒｈｒ）の場合には、センスアンプ２０４は、“０”データと判定する。
　一方、選択メモリセルが低抵抗状態である時には、メモリセル電流Ｉｃ（＝（ＶＣＬＰ－Ｖｔｈ）／Ｒｌｒ）が流れる。この時、負荷電流ＩＬ＜メモリセル電流Ｉｃとなり、クランプトランジスタ２２０のドレイン端子電圧が、基準電圧ＶＲＥＦより低くなり、センスアンプ出力ＳＡＯは、Ｈレベルを出力する。つまり、選択メモリセルが読み出し用基準抵抗Ｒｒｅｆより低い低抵抗状態（Ｒｌｒ）の場合には、センスアンプ２０４は、“１”データと判定する。
　次に、図１１を参照して、低抵抗（ＬＲ）化書き込み、高抵抗（ＨＲ）化書き込み、読み出し動作の際にメモリセルに印加される電圧パルスと、メモリセルに当該電圧パルスを印加するためにワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧の一例とについて説明する。ワード線（ＷＬ）、ソース線（ＳＬ）、およびビット線（ＢＬ）に印加される電圧は、以下に述べるように、書き込み用電源２１１にて生成される。
　図１１において、ワード線用電圧Ｖｗは、ワード線ドライバ回路ＷＬＤからワード線に印加され、ソース線用電圧Ｖｓは、ソース線ドライバ回路ＳＬＤからソース線に印加され、ビット線用電圧Ｖｂは、書き込み回路２０６および列選択回路２０３を介してビット線に印加される。
　先ず、ＬＲ化書き込みのための弱ＨＲ化電圧パルスセット１９の印加において、弱ＨＲ化用ＬＲ化電圧パルス２０（負パルス）の印加におけるビット線ＢＬ電圧は、振幅Ｖｂ（ここでは、１．７Ｖ）の電圧パルスを表し、続く弱ＨＲ化電圧パルス２１（正パルス）の印加におけるビット線ＢＬ電圧は、振幅Ｖｂ（ここでは、１．６Ｖ）の電圧パルスを表す。
　ＬＲ化書き込みのためのＬＲ化電圧パルスセット１４の印加、また、ＨＲ化電圧パルスセット１３の印加での正パルス、負パルス印加でも、同様にビット線ＢＬ電圧は、振幅Ｖｂの電圧パルスを表す。ここで、弱ＨＲ化電圧パルス２１の振幅は、ＨＲ化しきい値電圧より大きく、ＬＲ化電圧パルスセット１４の正パルス電圧の振幅はＨＲ化しきい値電圧より小さい電圧であってもよい。また、弱ＨＲ化用ＬＲ化電圧パルス２０の振幅は、消費電流低減のため、通常のＬＲ化パルスの振幅より小さくてもよい。
　また、読み出し時、ＬＲ化ベリファイ読み出し時、およびＨＲ化ベリファイ読み出し時において、読み出し電圧Ｖｒｅａｄは、センスアンプ２０４でクランプした読み出し用電圧で、読み出しディスターブが発生しない（つまり、抵抗変化素子の抵抗状態が変化しない）ように調整された電圧値（ここでは、０．４Ｖ）に対応している。また、ＶＤＤは抵抗変化型不揮発性記憶装置２００に供給される電源電圧に対応している。
　以上の様に構成された抵抗変化型不揮発性記憶装置２００のデータ書き込みおよび読み出しのサイクルの一例について、図１２Ａ～図１２Ｄ、図８の本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の構成図を参照しながら説明する。
　図１２Ａ～図１２Ｄは、本発明の実施の形態に係る抵抗変化型不揮発性記憶装置２００の動作例を示すタイミングチャートの一例である。電圧は、図１１に示した印加例の値を用いている。なお、以下の説明は、１つのメモリセル（例えば、メモリセルＭ１１）に対してデータの書き込みおよび読み出しをする場合についてなされている。
　図１２Ａは、メモリセルＭ１１に対する、ＬＲ化書き込みにおける弱ＨＲ化電圧パルスセットの印加のタイミングチャートを示している。この弱ＨＲ化電圧パルスセットの印加（つまり、弱書き込みステップ）では、メモリセルＭ１１に弱ＨＲ化用ＬＲ化電圧パルス２０と弱ＨＲ化電圧パルス２１が印加される。
　先ず、弱ＨＲ化用ＬＲ化電圧パルスの印加サイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧０Ｖに設定する。次に選択ビット線ＢＬ０、ソース線ＳＬ０を、それぞれ電圧Ｖｓ（ここでは、１．７Ｖ）および電圧Ｖｂ（ここでは、１．７Ｖ）に設定する。次に、選択するワード線ＷＬ０を電圧Ｖｗ（ここでは、２．４Ｖ）に設定するが、この時は、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１は、まだオフ状態である。この段階では、図８のＮＭＯＳトランジスタＮ１１のドレイン端子と、ソース端子はともに同電位となり、トランジスタのオン・オフに関係なく電流は流れない。
　次に、選択ビット線ＢＬ０を時間ｔｌｗ（ここでは、５０ｎｓ）の間、電圧０Ｖに設定し、その後、再度電圧Ｖｂ（ここでは、１．７Ｖ）となるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には、弱ＨＲ化用ＬＲ化電圧ＶＬｗ（ここでは、－１．７Ｖ）の負電圧パルスが印加され、メモリセルＭ１１の抵抗値が高抵抗値から低抵抗値に遷移する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、弱ＨＲ化用ＬＲ化電圧パルスの印加が完了する。ただし、この方法に限定されるわけではない。
　引き続き、弱ＨＲ化電圧パルス印加サイクルにおいては、最初に選択ビット線ＢＬ０、ソース線ＳＬ０をそれぞれ電圧０Ｖに設定する。次に、選択するワード線ＷＬ０を電圧Ｖｗ（ここでは、２．４Ｖ）に設定し、図８の選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンする。
　次に、選択ビット線ＢＬ０を時間ｔｈｗの間、電圧Ｖｂ（ここでは、１．６Ｖ）に設定し、その後、再度電圧０Ｖとなるパルス波形を印加する。この段階で、図８のメモリセルＭ１１には弱ＨＲ化電圧ＶＨｗ（ここでは、＋１．６Ｖ）の正電圧パルスが印加され、メモリセルＭ１１の抵抗値が低抵抗状態から弱い（低い）ＨＲ状態（つまり、中間抵抗状態）になるような書き込みが行われる。ただし、この方法に限定されるわけではない。
　図１２Ｂは、メモリセルＭ１１に対する、弱ＨＲ化電圧パルスセットを印加した後のＬＲ化書き込みにおけるＬＲ化電圧パルスセットの印加（つまり、ＬＲ化用の通常書き込みステップ）のタイミングチャートを示している。このＬＲ化電圧パルスセットの印加では、メモリセルＭ１１に正電圧のプレ電圧パルス１７とＬＲ化電圧パルス１８が印加される。
　正電圧のプレ電圧パルス１７印加サイクルは、弱ＨＲ化電圧パルス印加サイクルとビット線に印加される電圧Ｖｂが異なるのみで、同じ回路動作をするため、ここでは、詳しい説明は省略するが、図８のメモリセルＭ１１に、正電圧のプレ電圧Ｖｐｌ（ここでは、＋１．１Ｖ）の電圧パルスが印加されても、図７のパルスＶＲ特性から推察されるように、抵抗値的には、ほとんど変化せず、前状態の弱ＨＲ状態のままである。
　引き続き実施されるＬＲ化電圧パルス１８印加サイクルは、弱ＨＲ化用ＬＲ化電圧パルス印加サイクルとビット線に印加される電圧Ｖｂ、ソース線に印加される電圧Ｖｓが異なるのみで、同じ回路動作をするため、ここでは、詳しい説明は省略するが、図８のメモリセルＭ１１には、弱ＨＲ状態（つまり、中間抵抗状態）に対して、ＬＲ化電圧ＶＬ（ここでは、－２．４Ｖ）の負電圧パルスが印加されることにより、リテンション特性的にＬＲ化方向に電圧バランスをシフトさせることができ、メモリセルＭ１１の抵抗値が深い低抵抗値（リテンション特性の向上が可能となるＬＲ状態）に遷移する。
　図１２Ｃは、メモリセルＭ１１に対する、ＨＲ化電圧パルスセットの印加のタイミングチャートを示している。このＨＲ化電圧パルスセットの印加では、メモリセルＭ１１に負電圧のプレ電圧パルス１５とＨＲ化電圧パルス１６が印加される。
　負電圧のプレ電圧パルス１５印加サイクルは、図１２Ａに示した弱ＨＲ化用ＬＲ化電圧パルス印加サイクルとビット線に印加される電圧Ｖｂ、ソース線に印加される電圧Ｖｓが異なるのみで、同じ回路動作をするため、ここでは、詳しい説明は省略するが、図８のメモリセルＭ１１に、負電圧のプレ電圧Ｖｐｈ（ここでは、－１．０Ｖ）の電圧パルスが印加されても、図７のパルスＶＲ特性から推察されるように、抵抗値的には、ほとんど変化せず、前状態のＬＲ状態のままである。
　引き続き実施されるＨＲ化電圧パルス１６印加サイクルは、弱ＨＲ化電圧パルス印加サイクルとビット線に印加される電圧Ｖｂが異なるのみで、同じ回路動作をするため、ここでは、詳しい説明は省略するが、図８のメモリセルＭ１１には、ＬＲ状態に対して、ＨＲ化電圧ＶＨ（ここでは、＋２．４Ｖ）の正電圧パルスが印加されることにより、メモリセルＭ１１の抵抗値が所定の高抵抗値に遷移する。
　図１２Ｄは、メモリセルＭ１１に対するデータの読み出しサイクルのタイミングチャートを示している。この読み出しサイクルにおいては、最初に選択ビット線ＢＬ０およびソース線ＳＬ０を電圧０Ｖに設定する。次に、選択するビット線ＢＬ０を読み出し電圧Ｖｒｅａｄにプリチャージする。
　次に、選択するワード線ＷＬ０を電圧ＶＤＤ（ＶＤＤ＞Ｖｒｅａｄ）に設定し、選択メモリセルＭ１１のＮＭＯＳトランジスタＮ１１をオンすると共に、選択ビット線ＢＬ０をディスチャージし、その後、所定期間後にセンスアンプ２０４により、選択メモリセルＭ１１に流れる電流値を検出することで、記憶されているデータをデータ「０」またはデータ「１」と判定する。その後、ワード線ＷＬ０を電圧０Ｖに設定し、データの読み出し動作を完了する。
　読み出し動作については、センスアンプ２０４において、読み出し用基準抵抗Ｒｒｅｆが用いられ、ＬＲ化ベリファイ読み出し時には、ＬＲ化ベリファイ用基準抵抗ＲＬが用いられ、ＨＲ化ベリファイ読み出し時には、ＨＲ化ベリファイ用基準抵抗ＲＨが用いられる点を除けば、図１２Ｄに示される読み出し方法は、ＬＲ化ベリファイ読み出し時とＨＲ化ベリファイ読み出し時で同様である。
　次に、本実施の形態における抵抗変化型不揮発性記憶装置２００における書き込み動作の一例について、図１３に示すフローチャートを参照しながら説明する。
　図１３において、抵抗変化型不揮発性記憶装置２００は、書き込み動作の開始に際して（Ｓ０）、データを書き込むアドレス空間の初期アドレスのメモリセル（例えば、Ｍ１１）を図８に示すように選択する（Ｓ１）。そして、“０”データ（ＨＲ化）書き込みでは（Ｓ２でＹｅｓ）、ＨＲ化電圧パルスセット１３を印加するＨＲ書き込み処理を実行し（Ｓ３）、一方、“１”データ（ＬＲ化）書き込みでは（Ｓ２でＮｏ）、弱ＨＲ化電圧パルスセット１９を印加する弱ＨＲ化書き込み処理（弱書き込みステップＳ６０）を先ず実行し、引き続き、ＬＲ化電圧パルスセット１４を印加するＬＲ書き込み処理を実行する（通常書き込みステップＳ６）。次に選択メモリセルはセンスアンプ２０４に接続され、ＨＲ化、またはＬＲ化ベリファイ読み出し処理がなされ（判定ステップＳ４またはＳ７）、ＨＲ書き込みの場合には、メモリセルの抵抗値が、ＨＲ化ベリファイ用基準抵抗ＲＨよりも高くなり、ベリファイ判定結果がＰａｓｓするまで、一方、ＬＲ書き込みの場合には、メモリセルの抵抗値が、ＬＲ化ベリファイ用基準抵抗ＲＬよりも低くなり、ベリファイ判定結果がＰａｓｓするまで、ＨＲ書き込み処理（Ｓ３）、または、ＬＲ書き込み処理（Ｓ６）が繰り返される（Ｓ５またはＳ８でＮＯ）。ただし、メモリセルに動作不具合があった場合、際限なく書き込み動作が続けられることから追加書き込み回数の上限を設定（ここでは、５回）した。抵抗変化型不揮発性記憶装置２００は、ベリファイ判定でＰａｓｓすれば（Ｓ５またはＳ８でＹＥＳ）、次のアドレスがあれば（Ｓ９でＮｏ）、次のアドレスの書き込み処理に移り（Ｓ１０）、無ければ（Ｓ９でＹｅｓ）、終了する（Ｓ１１）。このようなフローによって、ＨＲ書き込みでは、ＨＲ化ベリファイ用基準抵抗ＲＨより高抵抗状態に、一方、ＬＲ書き込みでは、ＬＲ化ベリファイ用基準抵抗ＲＬより低抵抗状態に書き込め、所定の動作ウィンドウを確保した書き込みが可能となる。
　ここで、ステップＳ４およびステップＳ７は、図１２Ｄのタイミングチャートに対応し、ステップＳ３は、図１２Ｃのタイミングチャートに対応し、ステップＳ６０は、図１２Ａのタイミングチャートに対応し、ステップＳ６は、図１２Ｂのタイミングチャートに対応している。
　このように、本実施の形態では、ＬＲ時において弱ＨＲ化経由ＬＲ化書き込みを導入することにより、ＨＲ化時には、十分高いＨＲ化電圧で書き込み、動作ウィンドウを拡大し、一方、ＬＲ化時には、一旦弱ＨＲ状態に遷移させ、その後のＬＲ化書き込みで書き込み電圧バランスをＬＲ化方向にシフトさせることができ、相対的にＬＲ化能力を向上できる。そのため、リテンション特性も同時に向上可能となり、動作ウィンドウの拡大とリテンション特性の向上の両立化が可能となる。
　以上、本発明に係る抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置について、実施の形態に基づいて説明したが、本発明は、このような実施の形態に限定されない。
　たとえば、上記実施の形態では、ＨＲ化電圧パルスセット１３とＬＲ化電圧パルスセット１４とは、２パルスで構成されたが、書き込み時間の短縮および消費電流低減のため、それぞれ、ＨＲ化電圧パルス１６のみ、ＬＲ化電圧パルス１８のみの１パルス構成としても良い。
　また、図８に示した抵抗変化型不揮発性記憶装置２００の構成では、スイッチ素子であるＮＭＯＳトランジスタに１つの抵抗変化素子を接続した、所謂１Ｔ１Ｒ型メモリセルであったが、本発明は、この１Ｔ１Ｒ型メモリセルに限定されるものではない。例えば、スイッチ素子として、双方向ダイオードを用いた１Ｄ１Ｒ型メモリセルに適用しても良い。
　また、抵抗変化素子の構成、または材料の種類が変われば、好ましい弱ＨＲ化電圧ＶＨｗの範囲は変わる可能性があるが、適宜、最適電圧条件を探索し直せば良い。
　また、本実施の形態では、ＬＲ化書き込み時に、弱ＨＲ化書き込みを実施したが、これとは反対に、必要に応じて、ＨＲ化書き込み時に、弱ＬＲ化書き込みを入れても良い。つまり、本発明に係る書き込み方法（弱書き込みステップとそれに続く通常書き込みステップ）は、ＬＲ化時だけに限定されるものではなく、ＨＲ化時に適用してもよい。その場合には、各ステップで印加する電圧の極性を全て反転すればよい。
　また、本発明の主旨を逸脱しない範囲で、当業者が思いつく各種変形を施したり、実施の形態における構成要素を任意に組み合わせたりして実現される抵抗変化型不揮発性記憶素子の書き込み方法も、本発明に含まれる。
　本発明は、抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置として、特に、電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化素子とトランジスタ等のスイッチ素子とで構成されたメモリセルを有する抵抗変化型不揮発性記憶装置において、実用的な電圧範囲で書き込みが行え、かつ、抵抗変化型不揮発性記憶装置の動作ウィンドウの拡大とリテンション特性の向上を同時に実現できるので、携帯電話やノートパソコン等の電子機器に使用される、高信頼性メモリを実現するのに有用である。
　　１、２　電極
　　３　導体膜
　　４　絶縁体膜
　　５　可変抵抗素子
　　１３　高抵抗（ＨＲ）化電圧パルスセット
　　１４　低抵抗（ＬＲ）化電圧パルスセット
　　１５　負電圧のプレ電圧パルス
　　１６　高抵抗（ＨＲ）化電圧パルス
　　１７　正電圧のプレ電圧パルス
　　１８　低抵抗（ＬＲ）化電圧パルス
　　１９　弱高抵抗（ＨＲ）化電圧パルスセット
　　２０　弱ＨＲ化用ＬＲ化電圧パルス
　　２１　弱ＨＲ化電圧パルス
　　１００　抵抗変化素子
　　１００ａ　下部電極
　　１００ｂ　抵抗変化層
　　１００ｂ－１　第１の抵抗変化層
　　１００ｂ－２　第２の抵抗変化層
　　１００ｃ　上部電極
　　１０１　下部端子
　　１０２　上部電極端子
　　１０３　ゲート端子
　　１０４　ＮＭＯＳトランジスタ
　　１０５　下部電極端子
　　２００　抵抗変化型不揮発性記憶装置
　　２０１　メモリ本体部
　　２０２　メモリセルアレイ
　　２０３　列選択回路
　　２０４　センスアンプ
　　２０５　データ入出力回路
　　２０６　書き込み回路
　　２０７　行ドライバ
　　２０８　行選択回路
　　２０９　アドレス入力回路
　　２１０　制御回路
　　２１１　書き込み用電源
　　２１８　カレントミラー回路
　　２１９、２２０　クランプトランジスタ
　　２２１　基準回路
　　２２２、２２３、２２７　選択トランジスタ
　　２２４　差動アンプ
　　２２５、２２６　トランジスタ
　　７０２　読み出し用基準電流生成回路
　　７０３　ＬＲ化用基準電流生成回路
　　７０５　ＨＲ化用基準電流生成回路

Claims (10)

  1. 　抵抗変化型不揮発性記憶素子の書き込み方法であって、
    　前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
    　前記書き込み方法は、
    　前記抵抗変化型不揮発性記憶素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるためのステップとして、弱書き込みステップと、前記弱書き込みステップに続く通常書き込みステップとを含み、
    　前記弱書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を前記第２抵抗状態にした後に、前記抵抗変化型不揮発性記憶素子に対して前記第２電圧と同極性で絶対値が小さい第４電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を、前記第１抵抗状態における抵抗値と前記第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させ、
    　前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧のパルスを少なくとも１回印加することによって前記抵抗変化型不揮発性記憶素子を前記中間抵抗状態から前記第２抵抗状態に遷移させ、
    　前記第４電圧の絶対値は、前記第３電圧の絶対値よりも小さい
    　抵抗変化型不揮発性記憶素子の書き込み方法。
  2. 　前記第３電圧の絶対値は、前記第１電圧の絶対値より小さい
    　請求項１記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  3. 　前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して、前記第２電圧と極性が同じで、かつ、前記第４電圧よりも絶対値が小さい第５電圧のパルスを印加した後に、前記第１電圧のパルスを印加する
    　請求項１または２に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  4. 　さらに、前記通常書き込みステップの後に、前記第２抵抗状態への書き込みが完了したか否かを判定する判定ステップを含み、
    　前記通常書き込みステップと前記判定ステップとは、前記判定ステップで前記第２抵抗状態への書き込みが完了したと判定されるまで、繰り返される
    　請求項１～３のいずれか１項に記載の抵抗変化型不揮発性記憶素子の書き込み方法。
  5. 　第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設された抵抗変化層とを有する抵抗変化型不揮発性記憶素子と、
    　前記抵抗変化型不揮発性記憶素子に情報を書き込む書き込み回路と、を備え、
    　前記抵抗変化型不揮発性記憶素子は、第１電圧のパルスが印加されると、第１情報の記憶に用いられる第１抵抗状態から第２情報の記憶に用いられる第２抵抗状態へと変化し、前記第１電圧とは極性が異なる第２電圧のパルスが印加されると、前記第２抵抗状態から前記第１抵抗状態へと変化する特性を有し、
    　前記書き込み回路は、
    　前記抵抗変化型不揮発性記憶素子を前記第１抵抗状態から前記第２抵抗状態に変化せしめるために、弱書き込みステップと、前記弱書き込みステップに続く通常書き込みステップとを実行し、
    　前記弱書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧と同極性で絶対値が異なる第３電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を前記第２抵抗状態にした後に、前記抵抗変化型不揮発性記憶素子に対して前記第２電圧と同極性で絶対値が小さい第４電圧のパルスを印加することによって前記抵抗変化型不揮発性記憶素子を、前記第１抵抗状態における抵抗値と前記第２抵抗状態における抵抗値との間の抵抗値をもつ中間抵抗状態に遷移させ、
    　前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して前記第１電圧のパルスを少なくとも１回印加することによって前記抵抗変化型不揮発性記憶素子を前記中間抵抗状態から前記第２抵抗状態に遷移させ、
    　前記第４電圧の絶対値は、前記第３電圧の絶対値よりも小さい
    　抵抗変化型不揮発性記憶装置。
  6. 　前記第３電圧の絶対値は、前記第１電圧の絶対値より小さい
    　請求項５記載の抵抗変化型不揮発性記憶装置。
  7. 　前記書き込み回路は、前記通常書き込みステップでは、前記抵抗変化型不揮発性記憶素子に対して、前記第２電圧と極性が同じで、かつ、前記第４電圧よりも絶対値が小さい第５電圧のパルスを印加した後に、前記第１電圧のパルスを印加する
    　請求項５または６に記載の抵抗変化型不揮発性記憶装置。
  8. 　さらに、
    　前記抵抗変化型不揮発性記憶素子の情報を読み出す読み出し回路と、
    　前記書き込み回路と前記読み出し回路とを制御するとともに、前記読み出し回路によって読み出された情報を参照することで、前記書き込み回路による前記通常書き込みステップの後に前記第２抵抗状態への書き込みが完了したか否かを判定する制御回路とを備え、
    　前記制御回路は、前記第２抵抗状態への書き込みが完了したと判定できるまで、前記書き込み回路による前記抵抗変化型不揮発性記憶素子の前記第１抵抗状態から前記第２抵抗状態への書き込みと、前記判定とを繰り返すように、前記書き込み回路と前記読み出し回路とを制御する
    　請求項５～７のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  9. 　前記抵抗変化型不揮発性記憶素子は、当該抵抗変化型不揮発性記憶素子と直列接続され、導通状態または非導通状態になる選択素子とともにメモリセルを構成し、
    　前記書き込み回路は、前記メモリセルに含まれる前記抵抗変化型不揮発性記憶素子に対して、前記弱書き込みステップおよび前記通常書き込みステップを実行する
    　請求項５～８のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
  10. 　前記抵抗変化型不揮発性記憶素子は、前記第１抵抗状態では、前記第２抵抗状態よりも高い抵抗値をもつ
    　請求項５～９のいずれか１項に記載の抵抗変化型不揮発性記憶装置。
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