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WO2012168591A1 - Architecture de memoire logique, notamment pour mram ou pcram ou rram - Google Patents

Architecture de memoire logique, notamment pour mram ou pcram ou rram Download PDF

Info

Publication number
WO2012168591A1
WO2012168591A1 PCT/FR2012/050617 FR2012050617W WO2012168591A1 WO 2012168591 A1 WO2012168591 A1 WO 2012168591A1 FR 2012050617 W FR2012050617 W FR 2012050617W WO 2012168591 A1 WO2012168591 A1 WO 2012168591A1
Authority
WO
WIPO (PCT)
Prior art keywords
column
cells
row
cell
write
Prior art date
Application number
PCT/FR2012/050617
Other languages
English (en)
Inventor
Weisheng Zhao
Sumanta CHAUDHURI
Claude Chappert
Jacques-Olivier Klein
Original Assignee
Universite Paris Sud 11
Centre National De La Recherche Scientifique
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Universite Paris Sud 11, Centre National De La Recherche Scientifique filed Critical Universite Paris Sud 11
Priority to US14/007,017 priority Critical patent/US9305607B2/en
Priority to EP12717374.8A priority patent/EP2689422A1/fr
Publication of WO2012168591A1 publication Critical patent/WO2012168591A1/fr

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Definitions

  • the present invention relates to an architecture and method for parallel reading and parallel or serial writing of an electronic memory component based on a two-dimensional array of dual-terminal bit memory cells integrated within a crossbar architecture.
  • this component comprises logical means for selecting columns outside the matrix, which activate at least one column whose one or more cells must undergo a read or write processing. It also relates to such a component and method with reading of the state of the cells by differential detection from two cells of two different rows, either between a storage column and a constant reference column, or between two rows or two columns of storage corresponding two to two.
  • the invention also relates to such a component in which certain selection means are dedicated exclusively to read operations, and / or in which complementary cells in two complementary columns connected to each other are encoded in a single atomic operation by the same current. 'writing.
  • Random Access Memory Random Access Memory
  • a storage unit is generally produced using a grid formed of series of rows and columns intersecting, where each intersection can present two different states to form a memory bit.
  • a series for example rows, is used to define the different bits within a memory word; the other series then defining the different words, in this case using the columns.
  • known memory technologies have any interest in receiving improvements, for example in terms of density or reliability or simplicity or flexibility of manufacture; among other things, to support the evolution of the performance of other components electronic or computer systems and thus allow the realization of technically homogeneous systems.
  • MRAM non-volatile RAM memory technology
  • TMR Tunnel Magneto Resistance
  • Each of these cells comprises a specific stack of two ferromagnetic layers connected in series with a diode or a transistor according to the writing technology. Depending on the relative direction of the magnetic fields present in these two magnetic layers, parallel or antiparallel, the stack has a different ohmic resistance, thus determining two different states for the cell.
  • This MRAM technology is non-volatile and has, for example, the advantage of good density and resistance to environmental conditions.
  • it presents technological difficulties of implementation, for example for the reliability of the reading because the variation of resistance between the two states is rather weak, with a Ron / Roff ratio of the order of 1.5 and in any case less than 3.
  • RRAM Resistive RAM
  • MWCM Molecular Wire Crossbar Memory
  • FIMS Field Induced Magnetic Setting
  • MRAM memory writing technologies are under development with the advantage of much lower power consumption: STT (Spin Transfer Torque) or TA STT (Thermally Assisted Spin Transfer Torque) or VIMS (Voltage Induced Magnetic) Switching).
  • STT Spin Transfer Torque
  • TA STT Thermally Assisted Spin Transfer Torque
  • VIMS Voltage Induced Magnetic Switching
  • STT Spin Transfer Torque
  • TA STT Thermally Assisted Spin Transfer Torque
  • VIMS Voltage Induced Magnetic Switching
  • these write technologies require the passage of a current through the cell, either up to a current threshold (in STT or up to a voltage threshold (in VIMS), to modify the current.
  • magnetic magnetization in one of the layers for example by transfer of the electron spin by means of a tunneling effect within the stack, which is called MTJ (Magnetic Tunnel Junction).
  • the matrix has a "1 MTJ + 1T" configuration.
  • Each cell (10 Fig. 1, 110 Fig. 3 in US 7,764,536) comprises an MTJ junction (12 Fig. 1, 112 Fig. 3) in series with a transistor (14 Fig. 1, 114 Fig. 3), and comprises thus three connections:
  • bit line 18 Fig. 1, 103 or 111 Fig. 3 in US 7,764,536 Bit Line 18 Fig. 1, 103 or 111 Fig. 3 in US 7,764,536
  • each cell is connected with a source line (Source Line 20 Fig. 1, 111 or 103 Fig. 3 in US 7,764,536), and
  • the cells are made at each intersection of three lines, generally two parallel to each other and perpendicular to the third.
  • FIG. 2 the architecture is presented (FIG. 2) with the bit lines perpendicular to the source lines and the word lines.
  • each cell is selected and written one after the other.
  • the corresponding word line (16') is activated to turn on the transistors of the cells of this word.
  • a bit selector (34) selects the bit line and the source line of this cell and connects them to a write driver (40), which applies to them a write voltage oriented one way or the other according to the state to be written.
  • each cell (10 ') is selected and read one after the other.
  • the corresponding word line (16') is activated to turn on the transistors of all the cells of this word.
  • the bit selector (34) selects the bit line and source line of this cell and connects them to a sense amplifier (Sense Amplifier 38). This amplifier reads the resistance of the selected cell (10 ') by comparison with the resistance of a reference cell (Reference Generator 26) received by a reference line (Reference Line 46).
  • This write-through MRAM architecture traversing the cell could, however, be improved, particularly in the sense of greater density, greater reliability, and / or greater simplicity or flexibility of manufacture.
  • the document EP 1 321 944 uses cells integrated within a matrix, and each comprising several junctions managed by the same selection transistor.
  • circuits for logical management of the cells represent a not insignificant bulk, typically equivalent to that of the matrix they manage.
  • US 7,715,228 proposes a different architecture, usable in STT, which uses multipole analog switches located at the end of each row and column of the grid or matrix of cells.
  • these switches connect the selected row to the nominal write voltage and the selected column to ground; while the unselected rows are connected to a first intermediate voltage and the unselected columns are connected to a second intermediate voltage. Unselected cells thus receive a current less than the write current, and do not change state during writing of the selected cell.
  • these switches To select a cell to read, these switches connect its row to the nominal reading voltage and its column to ground; while the other rows are left open and the other columns are also connected to the read voltage.
  • This technique has disadvantages because the unselected cells are still subjected to a certain voltage, which makes the range of voltage values more difficult to adjust, and can also be a source of interference.
  • each end row and column is very congested, which affects the density of the overall circuit, since it must be provided with an analog multipole switch and four connections including three power supplies of different voltages.
  • An object of the invention is to overcome the disadvantages of the state of the art and improve its performance, in particular on the following points:
  • the invention proposes an electronic memory component comprising at least one two-dimensional matrix integrating a plurality of memory unit cells, in particular binary cells, which are each made at the intersection of a first conductor determining a column and a second conductor determining a row within said array, and each connected to said first and second conductors.
  • this component comprises column selection means external to the matrix and which are arranged in a binary logic for selectively activating at least one column driver to which at least one cell that is to undergo a read or write process is connected. , or in any case a sensing or switching process.
  • the invention applies to current-write memories passing through the cell, for example with MRAM storage (with STT, TA + STT or VIMS writing), but also in other through-current write technologies such as memory memories.
  • Phase change RAM (PCRAM) storage which generally operate with a current threshold, or RRAM (Resistor RAM) memories, including MWCMs that typically operate with a voltage threshold.
  • PCRAM Phase change RAM
  • RRAM Resistor RAM
  • the cells of the matrix do not comprise external electrically conductive connections outside of those which connect them to the first conductor and to the second conductor.
  • This architecture can thus be called a "crossbar”, and can be applied to storage technologies that, until now, required three connections per cell.
  • the density of this matrix can thus be increased, for example by bringing together the conductors of each series, as well as the two superimposed planes, to the limits allowed by the manufacturing resolution and the operation of the cells.
  • connection architecture is more particularly advantageous for use with through-current write MRAM memories, for example STT or TA + STT or VIMS, in which it makes it possible to completely suppress any PN-junction active semiconductor element, in particular to suppress the transistor of each cell as used in the state of the art. This suppression thus makes it possible to overcome the obstacle of the maximum resolution specific to PN junctions, and then to increase the density up to the limits allowed by the nature of the magnetoresistive junction, such as the tunnel magnetic junction of an MTJ.
  • the invention proposes several particular possibilities for the architecture of the selection means.
  • the invention proposes for example a first selection method in which the column selection means comprise at least two transistors, and preferably only two, made or connected in an integrated manner to at least one end of the column conductors, and each of which is arranged to connect at least one column conductor selectively to a first potential or a second potential different from the first potential.
  • connection of this column conductor to one of these potentials cooperates with means for reading or writing management of at least one determined row in order to make a reading current flow in one direction. a write current to a state through a cell belonging to that column and row.
  • connection of this column conductor to the other of these potentials cooperates with means write management of at least one row determined to pass in the other direction a write current to the other state through a cell belonging to this column and to this row.
  • the overall density of the circuit can also be increased because the number of transistors to be managed for cell selection is much smaller.
  • the management logic block can then be distributed in an integrated manner to the periphery of the matrix of cells, whereas it generally formed in the state of the art a second block of the same size as this matrix itself.
  • the column selection means comprise for each column at least a first transistor and a second transistor different from the first transistor, which are made or connected in an integrated manner to at least one end of the conductor of said first transistor. column.
  • These two transistors are each arranged to connect said column conductor selectively to a first potential or a second potential, and are arranged as follows:
  • the first transistor is made or connected in an integrated manner to a first end of said at least one activated and selectively cooperating column:
  • reading management means of at least one determined row to pass a reading current through a cell belonging to said column and to said row, and
  • write management means of said at least one predetermined row which write management means are arranged to pass in one direction, a write current to a state through said cell;
  • the second transistor is made or connected in an integrated manner to a second end of said at least one activated column and cooperating with write management means of said at least one determined row, which write management means are arranged to passing in the other direction, a write current to the other state through said cell.
  • the first transistor forms a write transistor for a state and also for reading; and the second transistor forms a write transistor for the other state.
  • the invention proposes for example a second selection method in which the column selection means comprise for each column at least a first transistor and a second transistor, and preferably only these two transistors, made or connected to each other. integrated manner at least one end of the conductor of said column, and which are each arranged to connect at least said column conductor selectively to a first potential or a second potential, which may be identical to each other.
  • this first transistor is arranged to selectively connect this column conductor to this first potential and cooperates with reading management means of at least one determined row to pass a read current through a cell belonging to this column and to this row;
  • this second transistor is arranged to selectively connect this column conductor to this second potential, in cooperation with write management means of at least one determined row.
  • these writing management means are arranged to selectively pass:
  • the first potential VI may for example be set independently of the second, for example at 0 V (grounded).
  • the read management means can then generate the read current by applying a higher potential, for example the supply potential Vdd.
  • the second potential V2 may for example be a fixed potential used for writing, for example the supply potential Vdd.
  • the write management means may then be provided to generate a write current by applying:
  • V2 a potential lower than V2, for example 0 V, for writing in one direction
  • V2 a potential greater than V2, for example 2xVdd, for writing in the other direction.
  • one of the selection transistors is used only for reading. It is therefore possible to size it much smaller than that used for reading, since the reading currents are much smaller, for example of the order of 1 ⁇ to 10 ⁇ in reading instead of 200 ⁇ in writing. This gives a better compactness of the matrix block or its connections.
  • This smaller dimensioning also makes it possible to obtain a better reliability in reading, because the reading currents used are closer to the maximum capacitance of the transistor than in the case of a transistor sized for writing, for example in the vicinity. 70% instead of 7%.
  • the invention proposes, for example, a third selection method in which the column selection means also comprise transistors dedicated to reading.
  • each of these two complementary columns comprises at least one first transistor, and preferably only one, realized or connected in an integrated manner to one end of the driver of this column.
  • This first transistor one for each column, is arranged to selectively connect this column conductor to a determined potential in cooperation with read management means of at least one determined row to pass a read current through a cell belonging to to this column and this row.
  • this third selection method comprises at least one second transistor, and preferably only one, realized or integrally connected between one end of the conductors of these two complementary columns.
  • This second transistor one for two complementary columns, is arranged to selectively interconnect these column conductors in cooperation with write management means of at least two predetermined rows for passing a write current, selectively in a meaning or in the other direction, successively:
  • the two complementary cells are made in the same orientation between the column and row conductors, the two cells are then traversed in opposite directions with respect to their structure, and are thus encoded in opposite states to each other.
  • the write management means may for example comprise two drivers applying two different potentials, in one direction or the other depending on the direction of the write current to be obtained.
  • They may also comprise a connection of one of the two rows with a determined potential (for example Vdd), permanently or controlled by a transistor, and a write driver connected to the other row and delivering a higher or lower potential at the fixed potential depending on the direction of the write current to be obtained.
  • a determined potential for example Vdd
  • This third selection method provides the same advantages of compactness and reliability of use of the reading transistors as the second selection method.
  • the two transistors of the column selection means can be located, for example, at the two opposite ends of the column conductor that they activate. This makes it possible to distribute the space around the matrix and the dissipation of heat, and thus to optimize the compactness and the performance.
  • this component comprises means for reading the state of said cells by differential reading of at least one electrical quantity from at least one
  • the second cell is further connected to a second column different from the first column, preferably remote from said first column by a number of columns less than 10% of the total number of columns of said matrix.
  • This characteristic can bring advantages, for example simplicity or even density depending on the manufacturing process implemented.
  • the first row and the second row are very close to one another with respect to the dimensions of the matrix, for example distant from each other by a number of rows of less than 20% or even 10% of the number total rows of this matrix.
  • the first row and the second row are contiguous and each comprise a plurality of cells connecting them, one then the other alternately, to the columns they intersect successively.
  • the component comprises on the one hand at least a first column called reference pair (CERef) whose cells are connected to a first series of so-called pair rows (EBLO to EBL3) arranged to read said paired cells reference by differential reading with the cells of at least a first series of so-called pair read columns (CO, C2, C4, C6),
  • CORef reference column
  • OBLO to OBL3 second series of so-called odd rows
  • C1, C3, C5 second series of so-called odd read columns
  • the cells of one of the reference columns have an electrical resistance lower than the resistance of the cells of the read columns. and on the other hand the cells of the other of the reference columns have an electrical resistance greater than the resistance of the cells of the read columns.
  • the first column and the second column are very close to one another with respect to the dimensions of the matrix, for example distant from each other by a number of columns less than 20% or even 10% of the total number of columns. columns of this matrix
  • the first column and the second column are contiguous and each comprise a plurality of cells connecting them, one then the other alternatively, to the rows they intersect successively;
  • the second cell is also connected to the first column.
  • This variant can provide possibly different advantages, for example simplicity or even density, in situations or functions of different manufacturing processes.
  • the reading architecture characteristics of the invention make it possible to greatly improve the reliability of reading of each cell within a matrix. Indeed, the differential reading between two memory elements MTJ of the same nature is much more regular and stable than a reading by comparison with a reference resistance, for example because it is much less sensitive to global environmental variations in the circuit and local to the within the circuit, as well as manufacturing drifts between two circuits and within the same circuit or the same matrix.
  • This architecture also makes it possible to perform a differential reading between memory elements that are much closer to one another, which limits the inaccuracies due to manufacturing drifts within a matrix itself.
  • the two elements of the differential reading are not located on the same row or on the same column, which for example limits the interference between them.
  • This architecture is very advantageous for the M RAM memories because it makes it possible to greatly improve the reliability problems in reading posed by the small difference between the two states of the memory element, whose Ron / Roff ratio is particularly low.
  • it can also be applied in other types of memories, in particular of resistive type such as RRAM memories (and MWCM), and can improve the reliability, density and / or lighten the technological constraints in resolution or Manufacturing.
  • the reading means comprise a plurality of detection amplifiers which are made or connected in an integrated manner at a first end of the rows of the array, for example always on the same side or alternately, and which are each connected to two rows of the matrix and arranged to perform a differential reading from said two rows.
  • the writing means comprise a plurality of writing circuits which are made or connected in an integrated manner to a second end of the rows of the matrix, for example always on the same side or alternately, and which are each connected to a row of the matrix and arranged and driven by input data to perform a write of at least one cell of said row.
  • this first end and this second end of the rows are the two opposite ends of the conductors of said rows.
  • the reliability of the reading is also improved by limiting, for example, the losses or interferences that may result from connections to remote circuits or intermediate selection circuits.
  • the grid has mainly simple connections and located only on its periphery, in the same level as the two sets of superimposed conductors. It is possible to superimpose several matrices of cells on each other, each possibly with its selection logic at the periphery.
  • the invention thus allows a great possibility of increasing density by 3D vertical integration, for example in the form of a unit of several matrices of cells superimposed within a two-dimensional integrated circuit or directly within an integrated circuit itself made in three dimensions.
  • such a component can thus comprise at least a first cell matrix integrated in a first level which is integrated in a superimposed manner with at least:
  • the invention further proposes an electronic memory component manufacturing system which comprises means arranged to produce a component as described here.
  • the invention also proposes a process for reading and / or writing processing of at least one unitary memory cell belonging to a two-dimensional memory matrix as described here, and which comprises the following steps:
  • the processing step may comprise a parallel operation of reading a plurality of cells belonging to the activated column, and which is performed by a plurality of detection amplifiers connected to the plurality of rows to which the treated cells belong, typically an amplifier for each pair of rows.
  • the processing step may also include a parallel operation of writing a plurality of cells belonging to the activated column, and which is performed by a plurality of write controllers connected to the plurality of rows to which the treated cells belong, typically a write controller for each row.
  • processing of the memory matrix may also comprise:
  • FIG. 1 is a partial schematic perspective view illustrating a memory matrix according to the invention, in a technology
  • FIGURE 2a and FIGURE 2b are two schematic front views showing the operation of a unit cell, the case of an M RAM type of technology
  • FIG. 3 is a partial schematic perspective view illustrating a memory array according to the invention in a first embodiment, with reference columns and alternating cells, with writing and reading in parallel;
  • FIGURE 4 is a circuit diagram of the circuit of a memory array of FIGURE 3, with parallel reading and parallel writing;
  • FIGURE 5 is a circuit diagram of the circuit of a memory array of the first embodiment, in a variant with parallel reading and serial writing;
  • FIGURE 6 and FIGURE 7 are flow diagrams of a memory array of FIGURE 3;
  • FIG. 8 is a partial schematic perspective view illustrating a memory matrix according to the invention in a second embodiment, with complementary columns and alternating cells, with writing and reading in parallel;
  • FIGURE 9 is a circuit diagram of the circuit of a memory array of FIGURE 8.
  • FIGURE 10 and FIGURE 11 are operating diagrams of a memory array of FIGURE 8.
  • FIG. 12 is a diagram illustrating an example according to the invention of three-dimensional integration of a memory matrix with its control circuit
  • FIGURE 13 is a diagram illustrating an example according to the invention of three-dimensional integration of a plurality of memory matrices with a common control circuit
  • FIG. 14 is a circuit diagram of the circuit of a memory array according to the invention in a third embodiment, with alternating cells and complementary columns, with selection transistors dedicated to the reading and selection transistors dedicated to the write, with parallel reading and parallel writing;
  • FIGURE 15 is a circuit diagram of the circuit of a memory matrix of the third embodiment, in a variant with complementary columns connectable to each other, with parallel reading and serial writing;
  • FIGURE 16 is a perspective diagram of a memory array according to the invention in a fourth embodiment, with contiguous cells and complementary rows, with reading and writing in parallel;
  • FIGURE 17 is a circuit diagram of the circuit of a memory array of the fourth embodiment, in a variant with parallel reading and serial writing.
  • FIG. 1 is a partial schematic perspective view illustrating an MO component according to the invention, including an MRO memory matrix, for example in a through-current write MRAM technology.
  • This electronic memory component MO comprises a two-dimensional matrix MRO integrating a plurality of unitary memory cells M il to M44. These cells are each carried out in an integrated manner, for example by methods known to those skilled in the art, at the intersection of a first conductor determining a column C1 to C4 and a second conductor determining a row R1 to R4 within this matrix MRO, and are each connected to these first and second conductors. row / column Cl C2 C3 C4
  • this component comprises column selection means T10 to T41 outside the matrix MRO itself, and which are arranged in a binary logic for selectively activating at least one column conductor to which at least one cell is connected. having to undergo a read or write processing, or in any case a sensing or switching process.
  • a unitary storage cell M il of the MRO matrix is an MTJ of a type induced or voltage induced modification. It is made between the column conductor C1 and the row conductor RI, and comprises in particular a ferromagnetic reference layer RL of constant magnetization represented by its inner arrow, then a layer of oxide TL, then a ferromagnetic storage layer SL whose magnetization (represented by its inner arrow) can be modified.
  • this operation comprises the following steps: Connection, at a first potential VI and in particular the ground, of the conductor of the activated column C4, by a first transistor T41 made or connected in an integrated manner to a first end of this activated column, and
  • the component MO comprises detection amplifiers SAO, SA1 for reading the state of these cells by differential reading of at least electrical currents i1 and i2 originating, for example, and for SAO:
  • a second cell M22 connected to a second row R2 different from the first row and to a second column C2.
  • a read operation comprises the following steps:
  • each of the columns to be activated C1, C2 by connecting its column conductor to a first potential VI, by a transistor T1, T21 produced or connected in an integrated manner at a first end of said column; creation, in a given direction, of a read current in at least one cell said to read M, belonging to both of said activated columns and to at least a first row R1, by at least one source of SAO current connected to said first row;
  • this comparator also forms the current generators of the two rows.
  • FIG. 3, FIGURE 4, FIGURE 6 and FIGURE 7 illustrate the architecture and the operation according to the invention of a component Ml with reference columns and alternating cells, with reading and writing in parallel within the same word.
  • the columns are here presented as forming memory "words", each containing several bits. However, this is a naming convention, and the distribution of data can be done differently to the data received and sent to and from the external components.
  • FIGURE 3 shows the overall architecture in this exemplary embodiment.
  • This architecture includes reference MTJs, shown in gray or heavy line circles, which are intended for reading only and do not need to be modified. They may be of a different type or size than other storage MTJs. They are distributed alternately on two contiguous reference columns, a pair CERef column and an odd column CORef.
  • the cells of the CERef pair reference column serve as reference for reading the cells of the even storage columns CO, C2, C4, C6; and the cells of the odd reference column CORef serve as a reference for the cells of the odd storage columns C1, C3, C5.
  • the reference columns can be made with reference cells that have a resistance different from the normal or average resistance of the storage cells.
  • the reference column CERef which is used for reading the cells of the even columns (CO, C2, C4, C6) may have reference cells having an electrical resistance greater than the resistance of the storage cells.
  • the reference column CORef which is used for reading the cells of the odd columns (C1, C3, C5) may have reference cells having an electrical resistance lower than the resistance of the storage cells.
  • each storage column CO to C6 forms a word of several bits, one bit for each cell of the storage column, or 4 bits per word in the present example.
  • a selection transistor TO1 to T61 is used to activate each column for reading or writing to one of the states, here to the state ⁇ 1 '.
  • a selection transistor T00 to T60 is used to activate each write column to the other state, here to the state ⁇ 0 '.
  • the two transistors of each column are located at its two opposite ends.
  • a single selection transistor TEW, TOW is provided, to activate the read column.
  • a WD write driver is provided for each row, ie here 4 drivers for the 4 rows ERO to ER3 of the even words and 4 drivers for the 4 rows ORO to OR3 of the odd words.
  • each SAO to SA3 sense amplifier provides an BoO output bit at bo3 by comparing the resistance of a modifiable MTJ with that of the corresponding reference MTJ.
  • the bit boO is obtained for the even words by comparing a MTJ of the even row ERO with the reference MTJ of the even reference column CERef, which belongs to the odd row ORO.
  • the bit boO is obtained by comparing an MTJ of the odd row ORO with the reference MTJ of the odd reference column CORef, which belongs to the even row ERO.
  • the detection amplifier for example of a model with precharging for a higher speed of reading, for example returns a value ⁇ 1 'if the resistance of the right branch ERO is greater than that of the left branch ORO .
  • the reference MTJs are manufactured so that their reference resistance R Re f, which is constant during the use of the component, has a value which is the average between the resistances Rparaiie and R A nti-paraiièie storage resistors .
  • R Re f the reference resistance
  • the sense amplifier can thus operate with the same performance for the reading of the even and odd words and whatever the states to be detected.
  • the reference and storage MTJs are manufactured with the same methods as the storage MTJs, which makes it possible, for example, to maximize the detection performance, in particular in terms of reliability and stability.
  • the resistance of the reference MTJs is preferably adjusted only by the choice of their dimensions in the plane of the matrix, which are chosen different from those of the storage MTJs.
  • the size of the reference MTJs is chosen smaller than for those of storage, so that their parallel resistance is higher than the value R Pa raiie and lower than the value R A nti-paraiièie of MTJs storage.
  • the reference resistance R Re f used for the differential detection is the resistance in the parallel state, which is the state obtained at the end of the manufacturing process.
  • the reference MTJs can be dimensioned so that their resistance to the state
  • the resistance RAnti-pan-aiieie depends on the bias voltage V bi bi -sensing of the two terminals of the MTJ during playback.
  • the reference resistance can be calculated as follows to account for this. .
  • This first sizing configuration makes it possible to have a better read reliability because R Re f is constant, for example always in the parallel state.
  • the size of the reference MTJ can then be adjusted to the lower limit of technical feasibility, the minimum manufacturing level (minimum manufacturing node).
  • the storage MTJs are then of dimensions greater than this lower limit, which promotes their stability and therefore the reliability of detection rather than the attainable density.
  • the reference MTJs may be larger than those of storage, which gives them a lower resistance for the same state.
  • the reference resistance R Re f used for the differential detection is then the resistance in the anti-state. parallel.
  • the reference MTJs are modified towards this anti-parallel state from the parallel state resulting from the manufacture, by at least one initialization step after manufacture and preferably during the lifetime and / or the use of the component.
  • the reference MTJs can be dimensioned so that their resistance to the anti-parallel state is valid:
  • the reference resistance can be calculated as follows:
  • This second sizing configuration makes it possible to obtain a better density, for example because the storage cells which are the most numerous may be of dimensions adjusted to be at the lower limit of technical feasibility, that is to say at the minimum manufacturing level, at the risk of a possible increase in the detection error rate which would be due to the dependence of the RAnti-paraiiee with respect to the bias voltage Vbias-sensing- In FIGURE 7 the fine lines vertical lines (representing the conductors of columns CO to C3) on the one hand and the thick horizontal lines (representing the conductors of the rows OBLO to EBL1) are connected to the two respective terminals of the different cells MTJ.
  • the columns connect the MTJs to each other within a word, and can be isolated or activated by their associated selection MOS transistors.
  • the transistors are controlled by the word lines (WLO to WL3), their first terminals are connected to the cell columns and their second terminals are connected to ground.
  • the reading of all the bits of the same word W1 is done in parallel.
  • the sense amplifiers drive or generate the read currents it and i2.
  • the read operation comprises the following steps, for example with reference to FIGURE 4 or FIGURE 5:
  • CERef so-called reference column
  • CO reading columns
  • C2, C4, C6 which reference column contains a reference cell for each of the cells to be read, each of said reference cells belonging to one row (OBLO, OBL1, OBL2, OBL3) connected to another input of the same sense amplifier as the corresponding cell to be read;
  • the invention thus proposes a read / write method which uses firstly at least a first reference column (CERef) to read the cells of at least a first series of so-called pair read columns (CO, C2, C4, C6) containing cells connected to a first series of so-called paired rows (EBLO to EBL3),
  • CORef a second reference column for reading the cells of at least a second series of odd-numbered read columns (Cl, C3, C5), which odd columns are alternated with the even columns and contain cells connected to a second series of so-called odd rows (OBLO to OBL3).
  • the write drivers WD connected to their respective rows OBLO, ORO, OBL1, OR1 are controlled by the bit lines EBLO, OBLO, EBL1, OBL1 corresponding to the input bits biO to bi3.
  • each value to be encoded can also be performed simultaneously for a group of two words of different parities, for example WO and W1, because their respective rows (EBLO to EBL3 and OBLO to OBL3 respectively) are alternating and independent. and each have an independent write driver.
  • FIG. 5 illustrates a variant of this first embodiment, in which the reading is also done in parallel within a word; but where the writing is done in series, from one bit to the other.
  • the write speed may be slower, but the write sum simultaneously traversing the write transistors and the row and column conductors is also lower. This decreases warming, and it is further possible to size these elements more reduced and less cumbersome and / or more dense.
  • FIGURE 8 shows the overall architecture in this exemplary embodiment.
  • This architecture comprises columns of MTJ distributed alternately in groups of two contiguous columns, here called left columns COL, CIL, C2L, C3L and straight columns COR, C1R, C2R, C3R.
  • the cells of the left columns are connected to so-called left rows ROL, R1L, R2L, R3L, and the cells of the straight columns are connected to so-called straight rows ROR, R1R, R2R, R3R, which are alternated with the left rows.
  • each cell of a left column is read by differential reading with its corresponding or complementary cell in the right column R1R and the right row R1R corresponding to it.
  • each pair of two complementary columns forms a word W1 of several bits, one bit for each pair of complementary cells, ie 4 bits per word in the present example.
  • a selection transistor for example T11 L and T11R for the word W1 is used to activate this column for reading, or writing to one of the states, here to the state ⁇ 1 '.
  • a selection transistor for example T10L and T10R for the word W1 is used to activate each write column to the other state, here to the state ⁇ 0 '.
  • the two transistors of each column are located at its two opposite ends.
  • each SAO sense amplifier SA3 provides an BoO output bit at bo3 by comparing the resistance of an editable MTJ with that of the other modifiable MTJ that is complementary thereto.
  • a storage bit is represented by two complementary cells that are encoded in two opposite states. This allows a greater difference in resistance between the two states of the storage bit, and thus a better reliability during the reading.
  • the detection amplifier SAO for example of a model with precharging for a higher speed of reading, returns for example a value ⁇ 1 'if the resistance of the right branch ERO is greater than that of the left branch ORO.
  • the reading of all the bits of the same word W1 is done in parallel.
  • the sense amplifiers manage or generate the read currents it and 12.
  • the read operation comprises the following steps:
  • a first so-called left column CI L containing one or more left-handed reading cells which belong to one or more so-called left rows ROL, R1L, R2L, R3L connected to an input of at least one SAO detection amplifier , SA1, SA2, SA3;
  • Write operations are performed similarly to the first embodiment. They are performed by WD write drivers here illustrated at the rate of one per row to allow writing in parallel, but could also be performed in series in a manner similar to FIG. 5.
  • FIG. 14 and FIG. 15 shows a component M3, M3 'in a third exemplary embodiment approaching the second mode with alternating cells and complementary columns explained above, and which will be described only in its differences.
  • this mode with alternating cells and complementary columns some selection transistors are dedicated to reading and other selection transistors are dedicated to writing. The reading is done in parallel in a word or a pair of words, similarly to the second embodiment.
  • the write step comprises an operation for modifying at least one so-called write cell, belonging to the at least one activated CIL column (FIGURE 14) and to at least one determined row RIL, said modification operation comprising the following steps:
  • FIG. 14 illustrates a version with parallel writing, in which the columns are all written by connection with the same determined potential, here Vdd.
  • the write drivers WD of the different rows ROL to R3R are controlled for the bit lines BLOL to BL3R to generate a write current by applying a potential of 0 V to write in one direction, and a potential of 2xVdd to write. in the other direction.
  • FIG. 15 illustrates a variant of the third embodiment using the third serially-written selection method, in which the complementary columns are connectable to one another.
  • the write step comprises an operation for modifying at least two said write cells, belonging on the one hand to at least two activated columns CIL, C1R different and on the other hand to at least two rows RIL, R1R different, said modification operation comprising the following steps:
  • WDR connected to at least one of said RIL rows, R1R, of a write current E1, E2 successively traversing at least one cell belonging to one R1L of said columns and to one CIL of said rows, then through said transistor TW1, then through at least one cell belonging to the other C1R of said columns and to the other R1R of said rows, selectively in one direction or the other, so as to simultaneously modify the state of said cells.
  • the two writing drivers WDR and WDL which manage the two groups of rows ROL to R3L and ROR to R3R are successively controlled by the bit lines BLOL to BL3R, to generate a write current by applying them a potential of 0 V to write in one direction, and a potential of 2xVdd to write in the other direction.
  • FIG. 16 and FIG. 17 shows a component M4, M4 'in a fourth exemplary embodiment using the first or the second selection method described above, with writing in parallel and respectively reading in series.
  • the reading is done in parallel in a word or a pair of words, similar to the second embodiment, but between two complementary cells distributed for each two-row storage bit. different and only one column.
  • the write operation comprises the following steps:
  • pairs ERO, ER1, ER2, ER3 connected to an input of a detection amplifier SAO, SA1, SA2, S A3, and

Landscapes

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Abstract

La présente invention concerne une architecture et un procédé de lecture en parallèle et d'écriture en parallèle ou en série d'un composant électronique de mémoire basé sur une matrice bidimensionnelle de cellules unitaires de mémoire binaire à deux bornes, intégrées au sein d'une architecture de type « crossbar ». Selon l'invention, ce composant comporte des moyens logiques de sélection de colonne extérieurs à la matrice, qui activent au moins une colonne dont une ou plusieurs cellules doivent subir un traitement de lecture ou écriture. Elle concerne aussi un tel composant et procédé avec lecture de l'état des cellules par détection différentielle à partir de deux cellules de deux rangées différentes, soit entre une colonne de stockage et une colonne de référence constante, soit entre deux rangées ou deux colonnes de stockage se correspondant deux à deux. L'invention concerne aussi un tel composant dans lequel certains moyens de sélection sont dédiés exclusivement à des opérations de lecture, et/ou dans lequel des cellules complémentaires dans deux colonnes complémentaires connectées entre elles sont encodées en une seule opération atomique par un même courant d'écriture.

Description

« Architecture de mémoire logique, notamment
pour M RAM ou PC RAM ou RRAM »
La présente invention concerne une architecture et un procédé de lecture en parallèle et d'écriture en parallèle ou en série d'un composant électronique de mémoire basé sur une matrice bidimensionnelle de cellules unitaires de mémoire binaire à deux bornes, intégrées au sein d'une architecture de type « crossbar ». Selon l'invention, ce composant comporte des moyens logiques de sélection de colonne extérieurs à la matrice, qui activent au moins une colonne dont une ou plusieurs cellules doivent subir un traitement de lecture ou écriture. Elle concerne aussi un tel composant et procédé avec lecture de l'état des cellules par détection différentielle à partir de deux cellules de deux rangées différentes, soit entre une colonne de stockage et une colonne de référence constante, soit entre deux rangées ou deux colonnes de stockage se correspondant deux à deux.
L'invention concerne aussi un tel composant dans lequel certains moyens de sélection sont dédiés exclusivement à des opérations de lecture, et/ou dans lequel des cellules complémentaires dans deux colonnes complémentaires connectées entre elles sont encodées en une seule opération atomique par un même courant d'écriture.
Etat de la technique
Dans le domaine des mémoires informatiques réinscriptibles à accès aléatoire ou RAM (Random Access Memory), volatiles ou non, une unité de stockage est en général réalisée à l'aide d'une grille formée de séries de rangées et colonnes entrecroisées, où chaque intersection peut présenter deux états différents pour constituer un bit de mémoire. Une série, par exemple les rangées, est utilisée pour définir les différents bits à l'intérieur d'un mot de mémoire ; l'autre série définissant alors les différents mots, dans ce cas à l'aide des colonnes.
De façon générale, les technologies de mémoire connues ont tout intérêt à recevoir des améliorations, par exemple en terme de densité ou fiabilité ou simplicité ou souplesse de fabrication ; entre autres pour accompagner l'évolution des performances d'autres composants électroniques ou informatiques et permettre ainsi la réalisation de systèmes techniquement homogènes.
Les technologies les plus répandues actuellement, par exemple DRAM ou EEPROM, sont munies à chaque intersection d'un transistor dont les bornes sont connectées à une rangée et une colonne ainsi qu'à une troisième connexion. Cette configuration est parfois dénommée « 1MTJ + 1T » pour « 1 magnetic tunnel junction pour 1 transistor ».
Une nouvelle technologie de mémoire RAM non volatile appelée MRAM est basée sur l'utilisation de cellules utilisant l'effet de Magnéto Résistance Tunnel (TMR), chacune connectée entre une rangée et une colonne. Chacune de ces cellules comprend un empilement spécifique de deux couches ferromagnétiques, connectés en série avec une diode ou un transistor selon la technologie d'écriture. Selon le sens relatif des champs magnétiques présents dans ces deux couches magnétiques, parallèle ou antiparallèle, l'empilement présente une résistance ohmique différente, déterminant ainsi deux états différents pour la cellule.
Cette technologie MRAM est non volatile et présente par exemple l'avantage d'une bonne capacité de densité et de résistance aux conditions environnementales. Elle présente par contre des difficultés technologiques de mise en œuvre, par exemple pour la fiabilité de la lecture du fait que la variation de résistance entre les deux états est assez faible, avec un rapport Ron/Roff de l'ordre de 1,5 et en tout cas inférieur à 3. Par comparaison, d'autres technologies de mémoire à stockage par variation de résistance sont en cours de développement, par exemple des technologies RRAM (Résistive RAM) ou MWCM (Molecular Wire Crossbar Memory), qui peuvent présenter localement un rapport Ron/Roff de l'ordre de 1000 à 10 000.
Des mémoires dotées de la technologie d'écriture FIMS (Field Induced Magnetic Setting) sont actuellement déjà commercialisées dans certains domaines de pointe. Chaque cellule comporte un empilement ferromagnétique et une diode ou un transistor, et la matrice présente alors une configuration « 1 MTJ + 1 D » ou « 1 MTJ + 1T ». L'écriture se fait en faisant circuler deux courants importants dans la rangée et la colonne concernées, de façon à générer deux champs magnétiques croisés aux deux extrémités de la cellule. Le rôle de la diode est d'empêcher le passage du courant au travers de la cellule elle-même. Le document US 6,640,343 présente ainsi une architecture de fonctionnement pour une mémoire MRAM en technologie FIMS.
D'autres technologies d'écriture de mémoires MRAM sont en cours de développement qui présentent l'avantage d'une consommation beaucoup plus faible : STT (Spin Transfer Torque) ou TA STT (Thermally Assisted Spin Transfer Torque) ou VIMS (Voltage Induced Magnetic Switching). Contrairement aux technologies FIMS, ces technologies d'écriture nécessitent le passage d'un courant au travers de la cellule, soit jusqu'à un seuil de courant (en STT soit jusqu'à un seuil de tension (en VIMS), pour modifier l'aimantation magnétique dans l'une des couches, par exemple par transfert du spin des électrons au moyen d'un effet tunnel au sein de l'empilement, qui est appelé MTJ (Magnetic Tunnel Junction).
Le document US 7,764,536, par exemple, présente une architecture pour un fonctionnement de type STT (en figures 1 à 3), pour laquelle il cherche à améliorer les performances internes de l'amplificateur de détection (Sensing Amplifier) et à diminuer sa consommation.
Dans cette architecture, la matrice présente une configuration « 1 MTJ + 1T ». Chaque cellule (10 fig . l, 110 fig .3 dans US 7,764,536) comprend une jonction MTJ (12 fig . l, 112 fig .3) en série avec un transistor (14 fig. l, 114 fig .3), et comporte ainsi trois connexions :
- une extrémité de chaque cellule est connectée avec une ligne de bit (Bit Line 18 fig. l, 103 ou 111 fig .3 dans US 7,764,536),
- l'autre extrémité de chaque cellule est connectée avec une ligne de source (Source Line 20 fig. l, 111 ou 103 fig.3 dans US 7,764,536), et
- la grille du transistor de chaque cellule est connectée avec une ligne de mot (Word Line 16 fig. l, 105 fig .3 dans US 7,764,536).
Dans ce type d'architecture en général, les cellules sont réalisées à chaque intersection de trois lignes, en général deux parallèles entre elles et perpendiculaires à la troisième. Dans ce document US 7,764,536, l'architecture est présentée (fig.2) avec les lignes de bit perpendiculaires aux lignes de source et aux lignes de mot. En mode écriture, chaque cellule est sélectionnée et écrite l'une après l'autre. Pour chaque cellule (10') sélectionnée, la ligne de mot (16') qui lui correspond est activée pour rendre passant les transistors des cellules de ce mot. Un sélecteur de bit (34) sélectionne la ligne de bit et la ligne de source de cette cellule et les connecte à un driver d'écriture (40), qui leur applique une tension d'écriture orientée dans un sens ou dans l'autre selon l'état à écrire.
En mode lecture, chaque cellule (10') est sélectionnée et lue l'une après l'autre. Pour chaque cellule (10') sélectionnée, la ligne de mot (16') correspondante est activée pour rendre passant les transistors de toutes les cellules de ce mot. Le sélecteur de bit (34) sélectionne la ligne de bit et la ligne de source de cette cellule et les connecte à un amplificateur de lecture (Sensé Amplifier 38). Cet amplificateur effectue une lecture de la résistance de la cellule (10') sélectionné par comparaison avec la résistance d'une cellule de référence (Référence Generator 26) reçue par une ligne de référence (Référence Line 46).
Cette architecture de MRAM à courant d'écriture traversant la cellule gagnerait cependant à être améliorée, en particulier dans le sens d'une plus grande densité, d'une meilleure fiabilité, et/ou d'une plus grande simplicité ou souplesse de fabrication.
Le document US 6,795,336 (Kim et al .) utilise par exemple une structure spécifique des cellules avec une des trois connexions raccordée à une plaque (CP) commune à plusieurs cellules.
Le document EP 1 321 944 utilise des cellules intégrées au sein d'une matrice, et comprenant chacune plusieurs jonctions gérées par un même transistor de sélection.
La présence de ces trois connexions par cellule représente malgré tout encore une contrainte qui limite la possibilité d'augmentation de la densité. De plus, les circuits de gestion logique des cellules représentent un encombrement non négligeable, typiquement équivalent à celui de la matrice qu'ils gèrent.
Le document US 7,715,228 propose une architecture différente, utilisable en STT, qui utilise des interrupteurs analogiques multipôles situés à l'extrémité de chacune des rangées et colonne de la grille ou matrice de cellules.
Pour sélectionner une cellule à écrire, ces interrupteurs connectent la rangée sélectionnée à la tension nominale d'écriture et la colonne sélectionnée à la masse ; alors que les rangées non sélectionnées sont connectées à une première tension intermédiaire et les colonnes non sélectionnées sont connectées à une deuxième tension intermédiaire. Les cellules non sélectionnées ne reçoivent ainsi qu'un courant inférieur au courant d'écriture, et ne changent pas d'état pendant l'écriture de la cellule sélectionnée.
Pour sélectionner une cellule à lire, ces interrupteurs connectent sa rangée à la tension nominale de lecture et sa colonne à la masse ; alors que les autres rangées sont laissées ouvertes et les autres colonnes sont elles aussi connectées à la tension de lecture.
Cette technique présente des inconvénients car les cellules non sélectionnées sont tout de même soumises à une certaine tension, ce qui rend la plage des valeurs de tension plus délicate à ajuster, et peut aussi être source d'interférences.
De plus, chaque extrémité de rangée et de colonne est très encombrée, ce qui nuit à la densité du circuit global, puisqu'elle doit être munie d'un interrupteur multipôle analogique ainsi que de quatre connexions dont trois alimentations de tensions différentes.
L'implantation de composants analogiques en si grand nombre au sein d'un circuit logique peut en outre être source de difficultés supplémentaires d'intégration et de compatibilité.
Un but de l'invention est de pallier les inconvénients de l'état de la technique et d'en améliorer les performances, en particulier sur les points suivants :
- augmenter la densité et les capacités d'intégration d'une unité de mémoire, et/ou d'un circuit intégré qui la contient, en particulier en technologie MRAM mais non exclusivement ;
- améliorer la fiabilité, en particulier en lecture ;
- améliore la vitesse de fonctionnement, en lecture et/ou en écriture ;
- simplifier les contraintes de fabrication et/ou d'intégration ; - tout en maintenant le plus possible les avantages de la technologie stockage, comme par exemple la résistance à l'environnement ou durée de stabilité. Exposé de l'invention
Pour cela, l'invention propose un composant électronique de mémoire comprenant au moins une matrice bidimensionnelle incluant de manière intégrée une pluralité de cellules unitaires de mémoire, notamment binaire, qui sont chacune réalisées au croisement d'un premier conducteur déterminant une colonne et d'un deuxième conducteur déterminant une rangée au sein de ladite matrice, et sont chacune connectées auxdits premier et deuxième conducteurs.
Selon l'invention, ce composant comporte des moyens de sélection de colonne extérieurs à la matrice et qui sont agencés selon une logique binaire pour activer sélectivement au moins un conducteur de colonne auquel est connectée au moins une cellule devant subir un traitement de lecture ou écriture, ou en tout cas un traitement de détection (« sensing ») ou modification d'état (« switching »).
L'invention s'applique pour des mémoires à écriture par courant traversant la cellule, par exemple à stockage MRAM (avec écriture STT, TA+STT ou VIMS) mais aussi dans d'autres technologies à écriture par courant traversant telles que des mémoires à stockage PCRAM (Phase Change RAM), qui fonctionnent en général avec un seuil de courant, ou des mémoires RRAM (Resistor RAM), incluant les MWCM qui fonctionnent en général avec un seuil de tension.
De préférence, les cellules de la matrice ne comportent pas de connexions externes électriquement conductrices en dehors de celles qui les relient au premier conducteur et au deuxième conducteur.
Cette architecture peut ainsi être qualifiée « crossbar », et peut être appliquée à des technologies de stockage qui, jusqu'à présent, nécessitaient trois connexions par cellule.
On voit que cette architecture permet de diminuer grandement l'encombrement de la matrice puisque chaque cellule a besoin d'être connectée seulement à deux conducteurs, typiquement deux séries perpendiculaires l'une à l'autre dans deux plans parallèles superposés au sein d'un même niveau d'intégration.
La densité de cette matrice peut ainsi être augmentée, par exemple en rapprochant entre eux les conducteurs de chaque série, ainsi que les deux plans superposés, jusqu'aux limites permises par la résolution de fabrication et le fonctionnement des cellules.
Cette architecture de connexion est plus particulièrement intéressante à utiliser avec des mémoires MRAM à écriture par courant traversant, par exemple STT ou TA+STT ou VIMS, dans lesquelles elle permet de supprimer complètement tout élément semiconducteur actif à jonction PN, en particulier de supprimer le transistor de chaque cellule tel qu'utilisé dans l'état de la technique. Cette suppression permet ainsi de surmonter l'obstacle de la résolution maximale spécifique aux jonctions PN, et d'augmenter alors la densité jusqu'aux limites autorisées par la nature de la jonction magnétorésistante, telle que la jonction magnétique tunnel d'une MTJ.
Dans cet esprit, l'invention propose plusieurs possibilités particulières pour l'architecture des moyens de sélection.
Ainsi, l'invention propose par exemple une première méthode de sélection dans laquelle les moyens de sélection de colonne comprennent au moins deux transistors, et de préférence seulement deux, réalisés ou connectés de façon intégrée à au moins une extrémité des conducteurs de colonne, et qui sont chacun agencés pour connecter au moins un conducteur de colonne sélectivement à un premier potentiel ou à un deuxième potentiel différent du premier potentiel.
Dans certaines situations de fonctionnement, la connexion de ce conducteur de colonne à l'un de ces potentiels coopère avec des moyens de gestion de lecture ou d'écriture d'au moins une rangée déterminée pour faire passer dans un sens un courant de lecture ou un courant d'écriture vers un état à travers une cellule appartenant à cette colonne et à cette rangée.
Dans d'autres situations de fonctionnement, la connexion de ce conducteur de colonne à l'autre de ces potentiels coopère avec des moyens de gestion d'écriture d'au moins une rangée déterminée pour faire passer dans l'autre sens un courant d'écriture vers l'autre état travers une cellule appartenant à cette colonne et à cette rangée.
La densité globale du circuit peut aussi être augmentée du fait que le nombre de transistors à gérer pour la sélection des cellules est bien moindre. Typiquement, le bloc logique de gestion peut alors être réparti de façon intégrée à la périphérie de la matrice de cellules, alors qu'il formait en général dans l'état de la technique un deuxième bloc de même taille que cette matrice elle-même.
Typiquement, dans cette première méthode de sélection, les moyens de sélection de colonne comprennent pour chaque colonne au moins un premier transistor et un deuxième transistor différent du premier transistor, qui sont réalisés ou connectés de façon intégrée à au moins une extrémité du conducteur de ladite colonne. Ces deux transistors sont chacun agencés pour connecter ledit conducteur de colonne sélectivement à un premier potentiel ou à un deuxième potentiel, et sont agencés comme suit :
- le premier transistor est réalisé ou connecté de façon intégré à une première extrémité de ladite au moins une colonne activée et coopérant sélectivement :
· d'une part avec des moyens de gestion de lecture d'au moins une rangée déterminée, pour faire passer un courant de lecture à travers une cellule appartenant à ladite colonne et à ladite rangée, et
• d'autre part avec des moyens de gestion d'écriture de ladite au moins une rangée déterminée, lesquels moyens de gestion d'écriture sont agencés pour faire passer dans un sens, un courant d'écriture vers un état à travers ladite cellule ; et
- le deuxième transistor est réalisé ou connecté de façon intégrée à une deuxième extrémité de ladite au moins une colonne activée et coopérant avec des moyens de gestion d'écriture de ladite au moins une rangée déterminée, lesquels moyens de gestion d'écriture sont agencés pour faire passer dans l'autre sens, un courant d'écriture vers l'autre état à travers ladite cellule. Ainsi, le premier transistor forme un transistor d'écriture pour un état et aussi de lecture ; et le deuxième transistor forme un transistor d'écriture pour l'autre état. Dans le même esprit, l'invention propose par exemple une deuxième méthode de sélection dans laquelle les moyens de sélection de colonne comprennent pour chaque colonne au moins un premier transistor et un deuxième transistors, et de préférence seulement ces deux transistors, réalisés ou connectés de façon intégrée à au moins une extrémité du conducteur de ladite colonne, et qui sont chacun agencés pour connecter au moins ledit conducteur de colonne sélectivement à un premier potentiel ou à un deuxième potentiel, qui peuvent être identiques entre eux.
Dans cette deuxième méthode de sélection :
- ce premier transistor est agencé pour connecter sélectivement ce conducteur de colonne à ce premier potentiel et coopère avec des moyens de gestion de lecture d'au moins une rangée déterminée pour faire passer un courant de lecture à travers une cellule appartenant à cette colonne et à cette rangée ; et
- ce deuxième transistor est agencé pour connecter sélectivement ce conducteur de colonne à ce deuxième potentiel, en coopération avec des moyens de gestion d'écriture d'au moins une rangée déterminée. En outre, ces moyens de gestion d'écriture sont agencés pour faire passer sélectivement :
o d'une part, dans un sens, un courant d'écriture vers un état à travers une cellule à écrire appartenant à cette colonne et à cette rangée, et
o d'autre part, dans l'autre sens, un courant d'écriture vers l'autre état à travers cette même cellule.
Comme décrit plus loin, le premier potentiel VI peut par exemple être fixé indépendamment du deuxième, par exemple à 0 V (mise à la masse). Les moyens de gestion de lecture peuvent alors générer le courant de lecture en appliquant un potentiel supérieur, par exemple le potentiel d'alimentation Vdd . Le deuxième potentiel V2 peut être par exemple un potentiel fixe utilisé pour l'écriture, par exemple le potentiel d'alimentation Vdd . Les moyens de gestion d'écriture peuvent alors être prévus pour générer un courant d'écriture en appliquant :
- un potentiel inférieur à V2, par exemple 0 V, pour écrire dans un sens, et
- un potentiel supérieur à V2, par exemple 2xVdd, pour écrire dans l'autre sens.
Dans cette deuxième méthode de sélection, l'un des transistors de sélection n'est utilisé que pour la lecture. Il est donc possible de le dimensionner beaucoup plus petit que celui utilisé pour la lecture, puisque les courants de lecture sont beaucoup plus faibles, par exemple de l'ordre de 1 μΑ à 10 μΑ en lecture au lieu de 200 μΑ en écriture. On obtient ainsi une meilleure compacité, du bloc matrice ou de ses connexions.
Ce dimensionnement plus petit permet aussi d'obtenir une meilleure fiabilité en lecture, du fait que les courants de lectures utilisés sont plus proches de la capacité maximale du transistor que dans le cas d'un transistor dimensionné pour l'écriture, par exemple aux environs de 70% au lieu de 7%.
Dans un esprit similaire, l'invention propose par exemple une troisième méthode de sélection dans laquelle les moyens de sélection de colonne comprennent aussi des transistors dédiés à la lecture.
Dans cette troisième méthode de sélection, pour chaque paire de colonnes complémentaires entre elles, chacune de ces deux colonnes complémentaires comprend au moins un premier transistor, et de préférence seulement un, réalisé ou connecté de façon intégrée à une extrémité du conducteur de cette colonne. Ce premier transistor, un pour chaque colonne, est agencé pour connecter sélectivement ce conducteur de colonne à un potentiel déterminé en coopération avec des moyens de gestion de lecture d'au moins une rangée déterminée pour faire passer un courant de lecture à travers une cellule appartenant à cette colonne et à cette rangée.
En outre, pour chaque paire de colonnes complémentaires entre elles, cette troisième méthode de sélection comprend au moins un deuxième transistor, et de préférence seulement un, réalisé ou connecté de façon intégrée entre à une extrémité des conducteurs de ces deux colonnes complémentaires. Ce deuxième transistor, un pour deux colonnes complémentaires, est agencé pour connecter sélectivement entre eux ces conducteurs de colonne en coopération avec des moyens de gestion d'écriture d'au moins deux rangées déterminées pour faire passer un courant d'écriture, sélectivement dans un sens ou dans l'autre sens, successivement :
- à travers au moins une première cellule appartenant à l'une de ces colonnes et à l'une de ces rangées, puis
- à travers ledit deuxième transistor, puis
- à travers au moins une cellule complémentaire de la première cellule et qui appartient à l'autre de ces colonnes et à l'autre de ces rangées.
Si les deux cellules complémentaires sont réalisées selon la même orientation entre les conducteurs de colonnes et de rangées, les deux cellules sont alors parcourues dans des sens opposés par rapport à leur structure, et sont ainsi encodées dans des états opposés entre eux.
Les moyens de gestion d'écriture peuvent comprendre par exemple deux drivers appliquant deux potentiels différents, dans un sens ou dans l'autre selon le sens du courant d'écriture à obtenir.
Ils peuvent aussi comprendre une connexion d'une des deux rangées avec un potentiel déterminé (par exemple Vdd), de façon permanente ou commandée par un transistor, et un driver d'écriture connecté à l'autre rangée et délivrant un potentiel supérieur ou inférieur au potentiel fixe en fonction du sens du courant d'écriture à obtenir.
Cette troisième méthode de sélection apporte les mêmes avantages de compacité et de fiabilité d'utilisation des transistors de lecture que la deuxième méthode de sélection.
Elle permet en outre de diviser par deux le nombre de transistors d'écriture, ce qui permet d'améliorer la compacité globale de cette partie du circuit.
Ce jumelage des colonnes entre elles permet aussi d'obtenir une atomicité pour l'opération d'écriture d'un bit de stockage, puisque les deux cellules complémentaires sont écrites par un même courant. Le risque que leur état soit modifié séparément l'une de l'autre en est donc grandement limité, même en cas de dysfonctionnement matériel au sein de la matrice ou de ses composants de commande directe. Il en découle une meilleure fiabilité des opérations d'écriture.
Dans ces différentes architectures de sélection, les deux transistors des moyens de sélection de colonnes peuvent être situés par exemple aux deux extrémités opposées du conducteur de colonne qu'ils activent. Cela permet de répartir l'encombrement autour de la matrice et la dissipation de chaleur, et ainsi d'optimiser la compacité et la performance.
Selon un autre aspect de l'invention, pouvant s'appliquer aussi à des technologies autres que MRAM, ce composant comprend des moyens de lecture de l'état desdites cellules par lecture différentielle d'au moins une grandeur électrique provenant au moins
- d'une première cellule connectée à une première colonne et à une première rangée ; et
- d'une deuxième cellule connectée à une deuxième rangée différente de la première rangée.
Selon une particularité, la deuxième cellule est en outre connectée à une deuxième colonne différente de la première colonne, de préférence distante de ladite première colonne d'un nombre de colonnes inférieur à 10% du nombre total de colonnes de ladite matrice.
Cette caractéristique peut apporter des avantages, par exemple de simplicité voire de densité en fonction des process de fabrication mis en œuvre.
Selon une autre particularité, la première rangée et la deuxième rangée sont très proches l'une de l'autre par rapport aux dimensions de la matrice, par exemple distantes entre elles d'un nombre de rangées inférieur à 20% voire 10% du nombre total de rangées de cette matrice.
De préférence, la première rangée et la deuxième rangée sont contiguës et comportent chacune une pluralité de cellules les connectant, l'une puis l'autre alternativement, aux colonnes qu'elles croisent successivement. Selon encore une autre particularité, le composant comprend d'une part au moins une première colonne dite colonne paire de référence (CERef) dont les cellules sont connectées à une première série de rangées dites paires (EBLO à EBL3) agencées pour lire lesdites cellules paires de référence par lecture différentielle avec les cellules d'au moins une première série de colonnes de lectures dites paires (CO, C2, C4, C6),
et d'autre part au moins une deuxième colonne dite de référence (CORef) dont les cellules sont connectées à une deuxième série de rangées dites impaires (OBLO à OBL3) agencées pour lire lesdites cellules impaires de référence par lecture différentielle avec les cellules d'au moins une deuxième série de colonnes de lectures dites impaires (Cl, C3, C5).
En outre, selon un autre aspect de l'invention, pouvant être mis en œuvre indépendamment des autres caractéristiques, d'une part les cellules de l'une des colonnes de référence présentent une résistance électrique inférieure à la résistance des cellules des colonnes de lecture, et d'autre part les cellules de l'autre des colonnes de référence présentent une résistance électrique supérieure à la résistance des cellules des colonnes de lecture.
De préférence, la première colonne et la deuxième colonne sont très proches l'une de l'autre par rapport aux dimensions de la matrice, par exemple distante entre elles d'un nombre de colonnes inférieur à 20% voire 10% du nombre total de colonnes de cette matrice
De préférence, la première colonne et la deuxième colonne sont contiguës et comportent chacune une pluralité de cellules les connectant, l'une puis l'autre alternativement, aux rangées qu'elles croisent successivement ;
Selon une variante, la deuxième cellule est connectée elle aussi à la première colonne.
Cette variante peut apporter des avantages possiblement différents, par exemple de simplicité voire de densité, dans des situations ou des fonctions des process de fabrication différents. Les caractéristiques d'architecture de lecture de l'invention permettent d'améliorer grandement la fiabilité de lecture de chaque cellule au sein d'une matrice. En effet, la lecture différentielle entre deux éléments de mémoire MTJ de même nature est beaucoup plus régulière et stable qu'une lecture par comparaison avec une résistance de référence, par exemple car elle est beaucoup moins sensible aux variations environnementales globales au circuit et locales au sein du circuit, ainsi qu'aux dérives de fabrication entre deux circuits et au sein d'un même circuit ou d'une même matrice.
Cette architecture permet en outre de réaliser une lecture différentielle entre des éléments de mémoire qui sont beaucoup plus proches l'un de l'autre, ce qui limite les imprécisions dues aux dérives de fabrication au sein même d'une matrice. En outre, les deux éléments de la lecture différentielle ne sont pas situés sur une même rangée ni sur une même colonne, ce qui limite par exemple les interférences entre eux.
Cette architecture est très avantageuse pour les mémoires M RAM du fait qu'elle permet d'améliorer grandement les problèmes de fiabilité en lecture posés par la faible différence entre les deux états de l'élément de mémoire, dont le rapport Ron/Roff est particulièrement faible. Elle peut toutefois aussi être appliquée dans d'autres types de mémoires, en particulier de type résistif comme par exemple les mémoires RRAM (et MWCM), et permettre d'améliorer la fiabilité, la densité et/ou alléger les contraintes technologiques en résolution ou en fabrication.
Selon d'autres particularités de l'invention, pouvant être combinées entre elles et avec les autres ici exposées, avantageuses par exemple en matière de densité et de fiabilité :
- les moyens de lecture comprennent une pluralité d'amplificateurs de détection qui sont réalisés ou connectés de façon intégrée à une première extrémité des rangées de la matrice, par exemple toujours du même côté ou de façon alternée, et qui sont chacun connectés à deux rangées de la matrice et agencés pour réaliser une lecture différentielle à partir desdites deux rangées.
- les moyens d'écritures comprennent une pluralité de circuits d'écriture qui sont réalisés ou connectés de façon intégrée à une deuxième extrémité des rangées de la matrice, par exemple toujours du même côté ou de façon alternée, et qui sont chacun connectés à une rangée de la matrice et agencés et pilotés par des données d'entrée pour réaliser une écriture d'au moins une cellule de ladite rangée.
- cette première extrémité et cette deuxième extrémité des rangées sont les deux extrémités opposées des conducteurs desdites rangées.
Par l'utilisation de multiples circuits de contrôle d'écriture ou de lecture dédiés à un faible nombre de lignes, voire à une seule ligne, on améliore aussi la fiabilité de la lecture en limitant par exemple les pertes ou les interférences qui peuvent découler des connexions à des circuits distants ou des circuits intermédiaires de sélection.
Contrairement à ce que l'on pourrait croire au premier abord, cette multiplication du nombre de circuits de contrôle d'écriture et de lecture extérieurs à la matrice ne représente pas forcément un encombrement global plus important, puisqu'ils peuvent alors être plus simples et peuvent être réalisés de façon intégrée aux extrémités des lignes qu'ils gèrent, diminuant encore leur distance aux cellules à gérer.
Selon les besoins, différentes combinaisons peuvent être réalisées. Pour obtenir en particulier de bonnes performances en termes de vitesse de lecture et d'écriture, il est possible par exemple de réaliser un circuit intégré comprenant une pluralité de moyens de lecture et de moyens d'écriture intégrés à une ou aux deux extrémités des rangées, permettant de réaliser la lecture en parallèle et l'écriture en parallèle.
Il est possible aussi de réaliser un circuit intégré comprenant une pluralité de moyens de lecture intégrés à une ou aux deux extrémités des rangées.
Intégration en trois dimensions
En outre, dans l'invention, on voit que la grille présente principalement des connexions simples et situées uniquement sur son pourtour, dans le même niveau que les deux séries de conducteurs superposées. Il est possible de superposer plusieurs matrices de cellules l'une sur l'autre, chacune possiblement avec sa logique de sélection en périphérie. L'invention permet ainsi une grande possibilité d'augmentation de densité par intégration verticale 3D, par exemple sous la forme d'une unité de plusieurs matrices de cellules superposées au sein d'un circuit intégré en deux dimensions ou directement au sein d'un circuit intégré réalisé lui-même en trois dimensions.
Selon une particularité de l'invention pouvant être combinée avec les autres ici exposées, un tel composant peut ainsi comprendre au moins une première matrice de cellules réalisée de façon intégrée en un premier niveau qui est intégré de façon superposée avec au moins :
- un deuxième niveau dans lequel est réalisée de façon intégrée une deuxième matrice de cellules ; et/ou
- un deuxième niveau dans lequel est réalisé de façon intégrée un circuit de commande agencé pour inclure les moyens de sélection, ou les moyens de gestion de lecture, ou les moyens de gestion d'écriture, ou des moyens de gestion des données de lecture ou d'écriture, ou une combinaison de ces moyens.
Dans le même esprit, l'invention propose en outre un système de fabrication de composant électronique de mémoire qui comprend des moyens agencés pour réaliser un composant tel qu'exposé ici.
Encore dans le même esprit, l'invention propose aussi un procédé de traitement de lecture et/ou écriture d'au moins une cellule unitaire de mémoire appartenant à une matrice de mémoire bidimensionnelle telle qu'exposée ici, et qui comprend les étapes suivantes :
- activation sélective de façon binaire d'au moins une colonne contenant au moins une cellule unitaire à traiter, par des moyens logiques de sélection de colonne extérieurs à ladite matrice ;
- réalisation d'un traitement d'écriture et/ou de lecture sur ladite au moins une cellule à traiter, par des moyens de gestion d'écriture et/ou des moyens de gestion de lecture agencés pour traiter au moins une première rangée à laquelle appartient ladite au moins une cellule à traiter.
Du fait de l'architecture ici exposée, on voit qu'il devient possible de réaliser un traitement parallèle de plusieurs cellules appartenant à la même colonne ou à deux colonnes complémentaires entre elles. Ainsi, l'étape de traitement peut comprendre une opération parallèle de lecture d'une pluralité de cellules appartenant à la colonne activée, et qui est réalisée par une pluralité d'amplificateurs de détection connectés à la pluralité de rangées auxquelles appartiennent les cellules traitées, typiquement un amplificateur pour chaque paire de rangées.
L'étape de traitement peut aussi comprendre une opération parallèle d'écriture d'une pluralité de cellules appartenant à la colonne activée, et qui est réalisée par une pluralité de contrôleurs d'écriture connectés à la pluralité de rangées auxquelles appartiennent les cellules traitées, typiquement un contrôleur d'écriture pour chaque rangée.
On obtient ainsi une amélioration des performances de vitesse de lecture et/ou d'écriture.
Selon une variante, le traitement de la matrice mémoire peut aussi comprendre :
- d'une part au moins une lecture en parallèle des bits d'un mot mémoire formé par une pluralité de cellules lues au sein d'au moins une colonne ; et
- d'autre part au moins une écriture en série des bits dudit mot mémoire au sein de ladite au moins une colonne, par une pluralité d'opérations d'écriture portant chacune sur un nombre de cellules strictement inférieur au nombre de ladite pluralité de cellules lues.
On limite ainsi le nombre d'écriture simultanées, ce qui minimise le courant maximal que doivent pouvoir supporter les transistors de sélection en bout de colonne, tout en conservant les avantages d'une lecture parallèle qui se fait avec des courants individuels beaucoup plus faibles que pour l'écriture. Les contraintes sur ces transistors de sélection sont ainsi allégées, ce qui permet par exemple de minimiser leur encombrement et/ou leur échauffement. Des modes de réalisation variés de l'invention sont prévus, intégrant selon l'ensemble de leurs combinaisons possibles les différentes caractéristiques optionnelles exposées ici. Liste des figures
D'autres particularités et avantages de l'invention ressortiront de la description détaillée d'un mode de mise en œuvre nullement limitatif, et des dessins annexés sur lesquels :
- la FIGURE 1 est une vue schématique partielle en perspective illustrant une matrice mémoire selon l'invention, dans une technologie
M RAM à écriture par courant traversant ;
- les FIGURE 2a et FIGURE 2b sont deux vues schématiques de face représentant le fonctionnement d'une cellule unitaire, le cas d'une technologie de type M RAM ;
- la FIGURE 3 est une vue schématique partielle en perspective illustrant une matrice mémoire selon l'invention dans un premier mode de réalisation, avec colonnes de références et cellules alternées, avec écriture et lecture en parallèle ;
- la FIGURE 4 est un schéma en plan du circuit d'une matrice mémoire de la FIGURE 3, avec lecture en parallèle et écriture en parallèle ;
- la FIGURE 5 est un schéma en plan du circuit d'une matrice mémoire du premier mode de réalisation, dans une variante avec lecture en parallèle et écriture en série ;
- les FIGURE 6 et FIGURE 7 sont des schémas de fonctionnement d'une matrice mémoire de la FIGURE 3 ;
- la FIGURE 8 est une vue schématique partielle en perspective illustrant une matrice mémoire selon l'invention dans un deuxième mode de réalisation, avec colonnes complémentaires et cellules alternées, avec écriture et lecture en parallèle ;
- la FIGURE 9 est un schéma en plan du circuit d'une matrice mémoire de la FIGURE 8 ;
- les FIGURE 10 et FIGURE 11 sont des schémas de fonctionnement d'une matrice mémoire de la FIGURE 8 ;
- la FIGURE 12 est un schéma illustrant un exemple selon l'invention d'intégration trois dimensions d'une matrice mémoire avec son circuit de commande ; - FIGURE 13 est un schéma illustrant un exemple selon l'invention d'intégration trois dimensions d'une pluralité de matrices mémoire avec un circuit de commande commun ;
- la FIGURE 14 est un schéma en plan du circuit d'une matrice mémoire selon l'invention dans un troisième mode de réalisation, avec cellules alternées et colonnes complémentaires, avec transistors de sélection dédiés à la lecture et transistors de sélection dédiés à l'écriture, avec lecture en parallèle et écriture en parallèle ;
- la FIGURE 15 est un schéma en plan du circuit d'une matrice mémoire du troisième mode de réalisation, dans une variante avec colonnes complémentaires connectables entre elles, avec lecture en parallèle et écriture en série ;
- la FIGURE 16 est un schéma en perspective d'une matrice mémoire selon l'invention dans un quatrième mode de réalisation, avec cellules contigues et rangées complémentaires, avec lecture et écriture en parallèle ;
- la FIGURE 17 est un schéma en plan du circuit d'une matrice mémoire du quatrième mode de réalisation, dans une variante avec lecture en parallèle et écriture en série.
La FIGURE 1 est une vue schématique partielle en perspective illustrant un composant MO selon l'invention, incluant une matrice mémoire MRO, par exemple dans une technologie MRAM à écriture par courant traversant.
Ce composant électronique de mémoire MO comprend une matrice bidimensionnelle MRO incluant de manière intégrée une pluralité de cellules unitaires de mémoire binaire M i l à M44. Ces cellules sont chacune réalisées de façon intégrée, par exemple par des méthodes connues de l'homme du métier, au croisement d'un premier conducteur déterminant une colonne Cl à C4 et d'un deuxième conducteur déterminant une rangée RI à R4 au sein de cette matrice MRO, et sont chacune connectées à ces premier et deuxième conducteurs. rangée/colonne Cl C2 C3 C4
RI Ci l C31
R2 C22 C42
R3 C13 C33
R4 C24 C44
Selon l'invention, ce composant comporte des moyens de sélection de colonne T10 à T41 extérieurs à la matrice MRO elle-même, et qui sont agencés selon une logique binaire pour activer sélectivement au moins un conducteur de colonne auquel est connecté au moins une cellule devant subir un traitement de lecture ou écriture, ou en tout cas un traitement de détection (« sensing ») ou modification d'état (« switching »).
Ecriture
Ainsi qu'illustré aux FIGURE 2a et FIGURE 2b, dans un exemple de mode de réalisation de l'invention utilisant une technologie MRAM à courant traversant (STT, TA+STT ou VIMS), une cellule de stockage unitaire M i l de la matrice MRO est une MTJ d'un type à modification induite par courant ou tension . Elle est réalisée entre le conducteur de colonne Cl et le conducteur de rangée RI , et comprend en particulier une couche ferromagnétique de référence RL d'aimantation constante représentée par sa flèche intérieure, puis une couche d'oxyde TL, puis une couche ferromagnétique de stockage SL dont l'aimantation (représentée par sa flèche intérieure) peut être modifiée.
En faisant passer un courant correspondant à une grandeur dans un sens El (au dessus d'un seuil de courant ou de tension), l'aimantation de la couche de stockage SL est forcée pour prendre une configuration dite R0ff, ici RAnti-paraiièie- Ce forçage encode ainsi la cellule M i l en la modifiant vers l'état R0ff. L'application d'une grandeur électrique similaire dans l'autre sens E2 encode la cellule la modifiant vers l'état R0n, ici Rparaiièie-
Ainsi, pour une opération de modification vers un premier état R0ff d'au moins une cellule M44 dite à écrire, appartenant à une colonne activée C4 et à au moins une rangée déterminée R4, cette opération comprend les étapes suivantes : • connexion, à un premier potentiel VI et notamment la masse, du conducteur de la colonne activée C4, par un premier transistor T41 réalisé ou connecté de façon intégrée à une première extrémité de cette colonne activée, et
· création, dans cette cellule à écrire M44, d'un courant d'écriture
El dans un premier sens, par une source de courant WD4 connectée à cette rangée R4 ;
De façon inversée, pour une opération de modification vers un deuxième état R0n d'une cellule M44 dite à écrire, appartenant à une colonne activée C4 et à une rangée déterminée R4, cette opération comprend les étapes suivantes :
• connexion, à un deuxième potentiel V2 différent du premier potentiel, et notamment le potentiel d'alimentation, du conducteur de la colonne activée C4, par un deuxième transistor T40 différent du premier transistor T41, réalisé ou connecté de façon intégrée à une deuxième extrémité (la même ou l'autre) de cette colonne activée, et
• création, dans cette cellule à écrire M44, d'un courant d'écriture E2 dans un deuxième sens opposé au premier sens, par une source de courant WD4 connectée à cette rangée R4.
Lecture différentielle
Le composant MO comprend des amplificateurs de détection SAO, SA1 de lecture de l'état de ces cellules par lecture différentielle d'au moins des courants électriques il et i2 provenant, par exemple et pour SAO :
- d'une première cellule M i l exemple connectée à une première colonne Cl et à une première rangée RI ; et
- d'une deuxième cellule M22 connectée à une deuxième rangée R2 différente de la première rangée et à une deuxième colonne C2.
Ainsi, une opération de lecture comprend les étapes suivantes :
- activation de chacune des colonnes à activer Cl, C2 par connexion de son conducteur de colonne à un premier potentiel VI, par un transistor Tl l, T21 réalisé ou connecté de façon intégrée à une première extrémité de ladite colonne ; - création, dans un sens déterminé, d'un courant de lecture dans au moins une cellule dite à lire M i l appartenant à la fois à l'une desdites colonnes activées et à au moins une première rangée RI, par au moins une source de courant SAO connectée à ladite première rangée ;
- création, dans un sens déterminé, d'un courant de lecture dans au moins une autre cellule dite complémentaire M22 correspondant à ladite cellule à lire M i l, et qui appartient à la fois à l'une C2 des colonnes activées et d'autre part à au moins une deuxième rangée R2 différente de ladite première rangée, par au moins une source de courant SAO connectée à ladite deuxième rangée ;
- lecture de chacune desdites cellules à lire, par mesure différentielle des courants il, i2 passant d'une part dans ladite cellule à lire Mi l et d'autre part dans ladite cellule complémentaire M22, par au moins un circuit comparateur SAO connecté à la fois à ladite première rangée et à ladite deuxième rangée. De préférence, ce comparateur forme aussi les générateurs de courant des deux rangées.
Les modes de réalisation suivants sont des exemples de possibilités offertes par l'invention, et ne seront décrits que dans leurs détails ou différences par rapport à l'exposé ci-dessus.
Premier mode de réalisation
Les FIGURE 3, FIGURE 4, FIGURE 6 et FIGURE 7 illustrent l'architecture et le fonctionnement selon l'invention d'un composant Ml avec colonnes de références et cellules alternées, avec lecture et écriture en parallèle au sein d'un même mot. Les colonnes sont ici présentées comme formant des « mots » de mémoire, contenant chacun plusieurs bits. Il s'agit cependant d'une convention d'appellation, et la répartition des données peut se faire différemment vis à vis des données reçues et émises depuis et vers les composants extérieurs.
II est à noter que ce mode de réalisation est ici décrit avec la première méthode de sélection pour l'écriture, mais pourrait aussi être commandé selon la deuxième méthode de sélection, de façon similaire à l'exemple de la FIGURE 14 ci-après. La FIGURE 3 montre l'architecture globale dans cet exemple de mode de réalisation. Cette architecture comprend des MTJ de référence, figurées en grisé ou en cercles à trait épais, qui sont destinées uniquement à la lecture et n'ont pas besoin d'être modifiées. Elles peuvent être d'un type ou d'une dimension différents de ceux des autres MTJ de stockage. Elles sont réparties de façon alternée sur deux colonnes de référence contigues, une colonne paire CERef et une colonne impaire CORef.
Les cellules de la colonne de référence paire CERef servent de référence pour la lecture des cellules des colonnes de stockage paires CO, C2, C4, C6 ; et les cellules de la colonne de référence impaire CORef servent de référence aux cellules des colonnes de stockage impaires Cl, C3, C5.
Au sein d'une même matrice de cellule, il est possible de prévoir plusieurs groupes de colonnes de référence, par exemple une paire de colonnes de référence pour un nombre de colonnes de stockage de l'ordre de 20, voire 100 ou 1000.
Selon une option, les colonnes de références peuvent être réalisées avec des cellules de référence qui présentent une résistance différente de la résistance normale ou moyenne des cellules de mémorisation. En particulier, la colonne de référence CERef, qui est utilisée pour la lecture des cellules des colonnes paires (CO, C2, C4, C6) peut présenter des cellules de référence ayant une résistance électrique supérieure à la résistance des cellules de mémorisation. Dans ce cas, la colonne de référence CORef, qui est utilisée pour la lecture des cellules des colonnes impaires (Cl, C3, C5) peut présenter des cellules de référence ayant une résistance électrique inférieure à la résistance des cellules de mémorisation.
Les valeurs d'écarts qui sont mesurées lors de la lecture sont alors amplifiées, ce qui augmente la fiabilité de la lecture.
Dans cette architecture, chaque colonne de stockage CO à C6 forme un mot de plusieurs bits, un bit pour chaque cellule de la colonne de stockage, soit 4 bits par mot dans le présent exemple.
Pour chaque colonne de stockage, un transistor de sélection TOI à T61 est utilisé pour activer chaque colonne en lecture ou en écriture vers l'un des états, ici vers l'état λ1'. A l'autre extrémité de ces colonnes, un transistor de sélection T00 à T60 est utilisé pour activer chaque colonne en écriture vers l'autre état, ici vers l'état λ0'. De préférence, les deux transistors de chaque colonne sont situés à ses deux extrémités opposées.
Pour chaque colonne de référence, un seul transistor de sélection TEW, TOW est prévu, pour activer la colonne en lecture.
Dans l'exemple de la FIGURE 4, il est prévu un driver d'écriture WD pour chaque rangée, soit ici 4 drivers pour les 4 rangées ERO à ER3 des mots pairs et 4 drivers pour les 4 rangées ORO à OR3 des mots impairs.
Ainsi qu'illustré en FIGURE 6, chaque amplificateur de détection SAO à SA3 fournit un bit de sortie BoO à bo3 en comparant la résistance d'une MTJ modifiable avec celle de la MTJ de référence qui lui correspond. Par exemple le bit boO est obtenu pour les mots pairs en comparant une MTJ de la rangée paire ERO avec la MTJ de référence de la colonne de référence paire CERef, qui appartient à la rangée impaire ORO. Pour les mots impairs, le bit boO est obtenu en comparant une MTJ de la rangée impaire ORO avec la MTJ de référence de la colonne de référence impaire CORef, qui appartient à la rangée paire ERO.
L'amplificateur de détection, par exemple d'un modèle avec précharge pour une plus grande vitesse de lecture, renvoie par exemple une valeur λ1' si la résistance de la branche de droite ERO est plus grande que celle de la branche de gauche ORO.
De préférence, les MTJs de référence sont fabriquées pour que leur résistance de référence RRef, qui est constante pendant l'utilisation du composant, présente une valeur qui soit la moyenne entre les résistances Rparaiièie et RAnti-paraiièie des résistances de stockage. Ainsi, entre deux états différents des MTJs de stockage, leur résistance varie d'une valeur égale de chaque côté de la valeur de référence RRef. L'amplificateur de détection peut ainsi fonctionner avec les mêmes performances pour la lecture des mots pairs et impairs et quels que soient les états à détecter.
Typiquement, les MTJs de références et de stockage sont fabriquées avec les mêmes procédés que les MTJ de stockage, ce qui permet par exemple de maximiser les performances de détection, en particulier en fiabilité et stabilité. En outre, il est préférable de ne pas effectuer de traitement spécifique sur les zones contenant les MTJs de référence, pour éviter d'introduire des disparités entre les cellules d'une même matrice et donc de diminuer la fiabilité de détection .
Ainsi, la résistance des MTJs de référence est de préférence ajustée uniquement par le choix de leurs dimensions dans le plan de la matrice, lesquels sont choisies différentes de celles des MTJs de stockage.
Dans une première configuration, la taille des MTJs de référence est choisie plus petite que pour celles de stockage, de façon à ce que leur résistante parallèle soit plus élevée que la valeur RParaiièie et moins élevée que la valeur RAnti-paraiièie des MTJs de stockage. La résistance de référence RRef utilisée pour la détection différentielle est la résistance à l'état parallèle, qui est l'état obtenu à l'issue de la fabrication . Dans ce cas, on peut dimensionner les MTJs de référence pour que leur résistance à l'état
R parallèle + R anti- parallèle
parallèle valle : ? v rRe f (Parallèle) ^
Pour certains types de MTJ ou dans certaines circonstances, la résistance RAnti-pan-aiièie dépend de la tension de polarisation Vbias-sensing des deux bornes de la MTJ lors de la lecture. Dans ce cas, la résistance de référence peut être calculée comme suit pour tenir compte de cette . .
variation : RRe f(Paralléle) =
Cette première configuration de dimensionnement permet d'avoir une meilleure fiabilité de lecture parce que RRef est constante, par exemple toujours à l'état parallèle. La dimension des MTJ de référence peut alors être ajustée à la limite inférieure de faisabilité technique, le niveau minimum de fabrication (minimum fabrication node) . Les MTJ de stockage sont alors de dimensions supérieures à cette limite inférieure, ce qui favorise leur stabilité et donc la fiabilité de détection plutôt que la densité atteignable.
Dans une deuxième configuration, les MTJ de référence peuvent être de dimensions plus grandes que celles de stockage, ce qui leur donne une résistance inférieure pour le même état. La résistance de référence RRef utilisée pour la détection différentielle est alors la résistance à l'état anti- parallèle. Les MTJs de référence sont modifiées vers cet état anti-parallèle à partir de l'état parallèle issu de la fabrication, par au moins une étape d'initialisation après fabrication et de préférence des opérations de rafraîchissement au cours de la vie et/ou de l'utilisation du composant. Dans cette configuration, les MTJs de référence peuvent être dimensionnées pour que leur résistance à l'état anti-parallèle valle :
D R parallèle + R anti- parallèle
Re / (Anti-Parallèle) ~ ^
En tenant compte d'une dépendance de RAnti-paraiièie à l'égard de la tension de polarisation Vbias-sensing des deux bornes lors de la lecture, alors la résistance de référence pourra être calculée comme suit :
D
Figure imgf000028_0001
Re f (Anti -parallèle) \ bias-sen sin g ) ^
Cette deuxième configuration de dimensionnement permet d'obtenir plutôt une meilleure densité, par exemple du fait que les cellules de stockage qui sont les plus nombreuses peuvent être de dimensions ajustées pour être à la limite inférieure de faisabilité technique, c'est-à-dire au niveau minimum de fabrication, au risque d'une possible augmentation du taux d'erreurs de détection qui serait due à la dépendance de la RAnti-paraiièie à l'égard de la tension de polarisation Vbias-sensing- En FIGURE 7 les lignes fines verticales (représentant les conducteurs de colonnes CO à C3) d'une part et les lignes épaisses horizontales (représentant les conducteurs des rangées OBLO à EBL1) sont connectées aux deux bornes respectives des différentes cellules MTJ. Les colonnes connectent les MTJ entre elles au sein d'un mot, et peuvent être isolées ou activées par leurs transistors MOS de sélection associés. Les transistors sont contrôlés par les lignes de mots (WLO à WL3), leurs premières bornes sont connectées aux colonnes de cellules et leurs deuxièmes bornes sont connectées à la masse.
Dans ce mode de réalisation, la lecture de tous les bits d'un même mot Wl se fait en parallèle. Pour la détection et lecture, seuls les transistors du côté de la masse sont activés, et les amplificateurs de détections gèrent ou génèrent les courants de lecture il et i2. L'opération de lecture comprend les étapes suivantes, par exemple en référence à la FIGURE 4 ou FIGURE 5 :
- activation d'au moins une première colonne (CO) dite de lecture contenant une ou plusieurs cellules dites à lire appartenant à au moins une rangée (EBLO, EBL1, EBL2, EBL3) connectée à une entrée d'au moins un amplificateur de détection (SAO, SA1, SA2, SA3) ;
- activation d'une colonne (CERef) dite de référence commune à plusieurs colonnes de lecture (CO, C2, C4, C6), laquelle colonne de référence contient une cellule de référence pour chacune des cellules à lire, chacune desdites cellules de référence appartenant à une rangée (OBLO, OBL1, OBL2, OBL3) connectée à une autre entrée du même amplificateur de détection que la cellule à lire qui lui correspond ;
- lecture de chacune des cellules à lire par mesure différentielle entre ladite cellule à lire et la cellule de référence qui lui correspond.
On voit que l'invention propose ainsi un procédé de lecture/écriture qui utilise d'une part au moins une première colonne de référence (CERef) pour lire les cellules d'au moins une première série de colonnes de lectures dites paires (CO, C2, C4, C6) contenant des cellules connectées à une première série de rangées dites paires (EBLO à EBL3),
et d'autre part au moins une deuxième colonne de référence (CORef) pour lire les cellules d'au moins une deuxième série de colonnes de lectures dites impaires (Cl, C3, C5), lesquelles colonnes impaires sont alternées avec les colonnes paires et contiennent des cellules connectées à une deuxième série de rangées dites impaires (OBLO à OBL3).
Les drivers d'écriture WD connectés à leurs rangées respectives OBLO, ORO, OBL1, OR1 sont commandés par les lignes de bits EBLO, OBLO, EBL1, OBL1 correspondant aux bits d'entrée biO à bi3.
Pour l'écriture d'un λ0' dans une ou plusieurs cellules d'un même mot, son transistor du côté de Vdd est activé, et les drivers d'écriture concernés sont commandés pour générer le courant d'écriture E2, dans un sens. Pour l'écriture d'un λ1' dans une ou plusieurs cellules d'un même mot, son transistor du côté de la masse (GND) est activé, et les drivers d'écriture concernés sont commandés pour générer le courant d'écriture El, dans l'autre sens.
On voit qu'il est ainsi possible d'écrire en parallèle tous les bits de même valeur au sein d'un mot Wl, par exemple d'écrire simultanément λ00' par les drivers WD de OBL0 et OBL1 lorsque la ligne de mot WL1 active le transistor T10 de la colonne Cl pour la connecter au potentiel Vdd . Il en est de même pour l'écriture en parallèle de λ11' lorsque WL1 active l'autre transistor Tl l pour connecter la colonne Cl à la masse.
Cette écriture en parallèle pour chaque valeur à encoder peut aussi être réalisée simultanément pour un groupe de deux mots de parités différentes, par exemple WO et Wl, du fait que leurs rangées respectives (EBLO à EBL3 et respectivement OBLO à OBL3) sont alternées et indépendantes et ont chacune un driver d'écriture indépendant.
La FIGURE 5 illustre une variante de ce premier mode de réalisation, dans laquelle la lecture est faite aussi en parallèle au sein d'un mot ; mais où l'écriture se fait en série, d'un bit à l'autre. La vitesse d'écriture peut être moins rapide, mais la somme d'écriture traversant simultanément les transistors d'écriture et les conducteurs de rangée et colonne est aussi plus faible. On diminue ainsi réchauffement, et il est en outre possible de dimensionner ces éléments de façon plus réduite et moins encombrante et/ou plus dense.
Deuxième mode de réalisation
Les FIGURE 8, FIGURE 9, FIGURE 10 et FIGURE 11 illustrent l'architecture et le fonctionnement d'un composant M2 dans un deuxième mode de réalisation de l'invention, qui ne sera décrit que par ses différences. Dans ce mode avec colonnes complémentaires deux à deux et cellules alternées, la lecture et l'écriture se font en parallèle au sein d'un même mot. Les colonnes sont ici présentées comme formant des « mots » de mémoire, contenant chacun plusieurs bits. Il s'agit cependant d'une convention d'appellation, et la répartition des données peut se faire différemment vis-à-vis des données reçues et émises depuis et vers les composants extérieurs. La FIGURE 8 montre l'architecture globale dans cet exemple de mode de réalisation. Cette architecture comprend des colonnes de MTJ réparties de façon alternées par groupes de deux colonnes contigues, ici appelées colonnes gauches COL, CIL, C2L, C3L et colonnes droites COR, C1R, C2R, C3R. Les cellules des colonnes gauches sont connectées à des rangées dites gauches ROL, R1L, R2L, R3L, et les cellules des colonnes droites sont connectées à des rangées dites droites ROR, R1R, R2R, R3R, lesquelles sont alternées avec les rangées gauches.
Comme indiqué par la double flèche dans la matrice de la FIGURE 9, chaque cellule d'une colonne gauche, par exemple à l'intersection de CIL et R1L, est lue par lecture différentielle avec sa cellule correspondante ou complémentaire dans la colonne droite R1R et la rangée droite R1R qui lui correspond.
Dans cette architecture, chaque couple de deux colonnes complémentaires (gauche et droite) forme un mot Wl de plusieurs bits, un bit pour chaque couple de cellules complémentaires, soit 4 bits par mot dans le présent exemple.
Pour chaque colonne, un transistor de sélection, par exemple T11 L et T11R pour le mot Wl, est utilisé pour activer cette colonne en lecture, ou en écriture vers l'un des états, ici vers l'état λ1'. A l'autre extrémité de ces colonnes, un transistor de sélection, par exemple T10L et T10R pour le mot Wl, est utilisé pour activer chaque colonne en écriture vers l'autre état, ici vers l'état λ0'. De préférence, les deux transistors de chaque colonne sont situés à ses deux extrémités opposées.
Ainsi qu'illustré en FIGURE 10 et FIGURE 11, chaque amplificateur de détection SAO à SA3 fournit un bit de sortie BoO à bo3 en comparant la résistance d'une MTJ modifiable avec celle de l'autre MTJ modifiable qui lui est complémentaire. Un bit de stockage est représenté par deux cellules complémentaires qui sont encodées dans deux états opposés. Cela permet une plus grande différence de résistance entre les deux états du bit de stockage, et donc une meilleure fiabilité lors de la lecture.
L'amplificateur de détection SAO, par exemple d'un modèle avec précharge pour une plus grande vitesse de lecture, renvoie par exemple une valeur λ1' si la résistance de la branche de droite ERO est plus grande que celle de la branche de gauche ORO.
Dans ce mode de réalisation, la lecture de tous les bits d'un même mot Wl se fait en parallèle. Pour la détection et lecture, seuls les transistors du côté de la masse sont activés, et les amplificateurs de détections gèrent ou génèrent les courants de lecture il et 12.
L'opération de lecture comprend les étapes suivantes :
- activation d'une première colonne dite gauche CI L, contenant une ou plusieurs cellules à lire dites gauches lesquelles appartiennent à une ou plusieurs rangées dites gauches ROL, R1L, R2L, R3L connectées à une entrée d'au moins un amplificateur de détection SAO, SA1, SA2, SA3 ;
- activation d'une deuxième colonne dite droite C1R, contenant une cellule dite droite pour chaque cellule gauche à lire, chaque cellule droite appartenant à une rangée dite droite ROR, R1R, R2R, R3R connectée à l'autre entrée du même amplificateur de détection que la cellule gauche qui lui correspond ;
- lecture de chacune des cellules gauches à lire par mesure différentielle entre ladite cellule gauche et la cellule droite qui lui correspond.
Les opérations d'écriture sont réalisées de façon similaire au premier mode de réalisation. Elles sont réalisées par des drivers d'écriture WD ici illustrés à raison d'un par rangée pour permettre une écriture en parallèle, mais pourraient aussi être réalisées en série de façon similaire à la FIGURE 5.
Troisième mode de réalisation
En FIGURE 14 et FIGURE 15 est présenté un composant M3, M3' dans un troisième exemple de mode de réalisation se rapprochant du deuxième mode avec cellules alternées et colonnes complémentaires exposé plus haut, et qui ne sera décrit que dans ses différences. Dans ce mode avec cellules alternées et colonnes complémentaires, certains transistors de sélection sont dédiés à la lecture et d'autres transistors de sélection sont dédiés à l'écriture. La lecture se fait en parallèle dans un mot ou une paire de mots, de façon similaire au deuxième mode de réalisation. Dans ce mode de réalisation, l'étape d'écriture comprend une opération de modification d'au moins une cellule dite à écrire, appartenant à la au moins une colonne activée CIL (FIGURE 14) et à au moins une rangée déterminée RIL, ladite opération de modification comprenant les étapes suivantes :
• connexion, à un potentiel V2 déterminé, le potentiel d'alimentation Vdd, du conducteur de la au moins une colonne activée CI L, par un unique transistor TW1 L réalisé ou connecté de façon intégrée à une première extrémité de ladite au moins une colonne activée, et · création, dans ladite cellule à écrire, d'un courant d'écriture El, E2 sélectivement dans un sens ou dans l'autre, par au moins une source de courant WD1L connectée à ladite rangée RIL, de façon à modifier ladite cellule vers l'un ou l'autre de ses états. La FIGURE 14 illustre une version avec écriture en parallèle, dans laquelle les colonnes sont toutes écrites par connexion avec un même potentiel déterminé, ici Vdd .
Les drivers d'écriture WD des différentes rangées ROL à R3R sont commandés pour les lignes de bits BLOL à BL3R pour générer un courant d'écriture en leurs appliquant un potentiel de 0 V pour écrire dans un sens, et un potentiel de 2xVdd pour écrire dans l'autre sens.
La FIGURE 15 illustre une variante du troisième mode de réalisation utilisant la troisième méthode de sélection avec écriture en série, dans laquelle les colonnes complémentaires sont connectables entre elles.
Dans cette variante, l'étape d'écriture comprend une opération de modification d'au moins deux cellules dites à écrire, appartenant d'une part à au moins deux colonnes activées CIL, C1R différentes et d'autre part à au moins deux rangées RIL, R1R différentes, ladite opération de modification comprenant les étapes suivantes :
• connexion entre eux des conducteurs des au moins deux colonnes activées CI L, C1R, par exemple par un transistor TW1 réalisé ou connecté de façon intégrée à une extrémité desdites colonnes, et
• création, par au moins une source de courant WDL, WDR connectée à au moins une desdites rangées RIL, R1R, d'un courant d'écriture El, E2 traversant successivement au moins une cellule appartenant à l'une R1L desdites colonnes et à l'une CIL desdites rangées, puis à travers ledit transistor TW1, puis à travers au moins une cellule appartenant à l'autre C1R desdites colonnes et à l'autre R1R desdites rangées, sélectivement dans un sens ou dans l'autre, de façon à modifier simultanément l'état desdites cellules.
Les deux drivers d'écriture WDR et WDL qui gèrent les deux groupes de rangées ROL à R3L et ROR à R3R sont commandés successivement par les lignes de bits BLOL à BL3R, pour générer un courant d'écriture en leurs appliquant un potentiel de 0 V pour écrire dans un sens, et un potentiel de 2xVdd pour écrire dans l'autre sens.
Quatrième mode de réalisation
En FIGURE 16 et FIGURE 17 est présenté un composant M4, M4' dans un quatrième exemple de mode de réalisation utilisant la première ou la deuxième méthode de sélection exposée plus haut, avec écriture en parallèle et respectivement lecture en série.
Dans ce mode avec cellules contigues et rangées complémentaires entre elles, la lecture se fait en parallèle dans un mot ou une paire de mots, de façon similaire au deuxième mode de réalisation, mais entre deux cellules complémentaires réparties pour chaque bit de stockage sur deux rangées différentes et une seule colonne.
Plus particulièrement, l'opération d'écriture comprend les étapes suivantes :
- activation d'au moins une colonne CCO contenant
• d'une part une ou plusieurs cellules à lire dites paires, appartenant à une ou plusieurs rangées dites paires ERO, ER1, ER2, ER3 connectées à une entrée d'un amplificateur de détection SAO, SA1, SA2, S A3, et
· d'autre part une ou plusieurs cellules dites impaires appartenant à une ou plusieurs rangées dites impaires ORO, OR1, OR2, OR3 dont chacune est connectée à l'autre entrée du même amplificateur de détection que la rangée paire qui lui correspond ; - lecture de chacune des cellules paires à lire par mesure différentielle entre ladite cellule paire à lire et une autre cellule dite impaire qui lui correspond, appartenant à la fois à la même colonne activée CCO et à la rangée impaire correspondant à ladite rangée paire.
Bien sûr, l'invention n'est pas limitée aux exemples qui viennent d'être décrits et de nombreux aménagements peuvent être apportés à ces exemples sans sortir du cadre de l'invention.

Claims

REVENDICATIONS
1. Composant électronique de mémoire (MO, M l, M l', M2, M3, M4, M5, M6), notamment de type M RAM avec écriture STT, TA+STT ou VIMS, ou de type PCRAM, ou de type MWCM, ou de type RRAM, comprenant au moins une matrice (MR1) bidimensionnelle incluant de manière intégrée une pluralité de cellules unitaires de mémoire (M i l à M44), notamment binaire, qui sont chacune réalisées au croisement d'un premier conducteur déterminant une colonne (Cl à C4, COL à C1R) et d'un deuxième conducteur déterminant une rangée (RI à R4, ROL à R1 R, BLOL à BL3R) au sein de ladite matrice, et sont chacune connectées auxdits premier et deuxième conducteurs, ledit composant comportant des moyens de sélection de colonne (T10 à T41) extérieurs à ladite matrice (MR1) et qui sont agencés selon une logique binaire pour activer sélectivement au moins un conducteur de colonne auquel est connectée au moins une cellule déterminée devant subir un traitement de lecture ou écriture,
ledit composant étant caractérisé en ce que les moyens de sélection de colonne comprennent pour chaque colonne (Cl) au moins deux transistors (T10, Tl l) qui sont chacun agencés pour connecter au moins ledit conducteur de colonne sélectivement à un premier potentiel (VI) ou à un deuxième potentiel (V2) différent dudit premier potentiel ;
la connexion dudit conducteur de colonne (Cl) audit premier (VI) potentiel coopérant avec des moyens de gestion de lecture (S12) ou des moyens de gestion d'écriture (WD1) d'au moins une rangée (RI) déterminée pour faire passer dans un sens un courant de lecture ou un courant d'écriture (El) vers un état à travers une cellule (M i l) appartenant à ladite colonne et à ladite rangée, et
la connexion dudit conducteur de colonne audit deuxième (V2) potentiel coopérant avec des moyens de gestion d'écriture (WD1) de ladite au moins une rangée (RI) pour faire passer dans l'autre sens un courant d'écriture (E2) vers l'autre état travers ladite cellule (Mi l).
2. Composant selon la revendication 1, caractérisé en ce que les au moins deux transistors (T10, Tl l) des moyens de sélection de colonne sont pour chaque colonne (Cl) réalisés ou connectés de façon intégrée à au moins une extrémité du conducteur de ladite colonne.
3. Composant (Ml, M l', M2) selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens de sélection de colonne comprennent pour chaque colonne (Cl, CI L) au moins un premier transistor (Tl l, T11R) et un deuxième transistor (T10, T10L), différent du premier transistor, qui sont réalisés ou connectés de façon intégrée à au moins une extrémité du conducteur de ladite colonne, et qui sont chacun agencés pour connecter ledit conducteur de colonne sélectivement à un premier potentiel (GND) ou à un deuxième potentiel (Vdd) ;
- ledit premier transistor étant réalisé ou connecté de façon intégré à une première extrémité de ladite au moins une colonne activée et coopérant sélectivement :
· d'une part avec des moyens de gestion de lecture (SAO à SA3) d'au moins une rangée déterminée (EBLO à OBL3, BLOL à BL3R), pour faire passer un courant de lecture à travers une cellule appartenant à ladite colonne et à ladite rangée, et
• d'autre part avec des moyens de gestion d'écriture (WD) de ladite au moins une rangée déterminée, lesquels moyens de gestion d'écriture sont agencés pour faire passer dans un sens, un courant d'écriture (El) vers un état à travers ladite cellule ; et
- ledit deuxième transistor étant réalisé ou connecté de façon intégrée à une deuxième extrémité de ladite au moins une colonne activée et coopérant avec des moyens de gestion d'écriture (WD) de ladite au moins une rangée déterminée, lesquels moyens de gestion d'écriture sont agencés pour faire passer dans l'autre sens, un courant d'écriture (E2) vers l'autre état à travers ladite cellule.
4. Composant (M3) selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les moyens de sélection de colonne comprennent pour chaque colonne (CIL) au moins un premier transistor (TR1L) et un deuxième transistor (TW1 L) réalisés ou connectés de façon intégrée à au moins une extrémité du conducteur de ladite colonne, et qui sont chacun agencés pour connecter au moins ledit conducteur de colonne sélectivement à un premier potentiel (VI) ou à un deuxième potentiel (V2) ;
- ledit premier transistor (TR1L) étant agencé pour connecter sélectivement ledit conducteur de colonne (CIL) audit premier potentiel (VI) et coopérant avec des moyens de gestion de lecture (SA1) d'au moins une rangée (R1L) déterminée pour faire passer un courant de lecture à travers une cellule appartenant à ladite colonne et à ladite rangée ; et
- ledit deuxième transistor (TW) étant agencé pour connecter sélectivement ledit conducteur de colonne (Cl) audit deuxième potentiel
(V2), en coopération avec des moyens de gestion d'écriture (WD1L) d'au moins une rangée (R1L) déterminée, lesquels moyens de gestion d'écriture sont agencés pour faire passer sélectivement
o d'une part, dans un sens, un courant d'écriture (El) vers un état à travers une cellule appartenant à ladite colonne et à ladite rangée, et
o d'autre part, dans l'autre sens, un courant d'écriture (E2) vers l'autre état à travers ladite cellule.
5. Composant (Μ3') selon l'une quelconque des revendications 1 à 3, caractérisé en ce que les moyens de sélection de colonne comprennent, pour chaque paire de colonnes complémentaires entre elles (CIL, CIR), et en ce que
- pour chacune (CIL) desdites deux colonnes complémentaires, au moins un premier transistor (TR1L) réalisé ou connecté de façon intégrée à une extrémité du conducteur de cette colonne, et qui est agencé pour connecter sélectivement ledit conducteur de colonne (CIL) à un potentiel déterminé (VI) en coopération avec des moyens de gestion de lecture (SA1) d'au moins une rangée (R1L) déterminée pour faire passer un courant de lecture à travers une cellule appartenant à ladite colonne et à ladite rangée ; et
- au moins un deuxième transistor (TW1) réalisé ou connecté de façon intégrée à une extrémité des conducteurs desdites deux colonnes complémentaires (CIL, CIR), et qui est agencé pour connecter sélectivement entre eux lesdits conducteurs de colonne en coopération avec des moyens de gestion d'écriture (WDL, WDR) d'au moins deux rangées déterminées (R1 L, R1R) pour faire passer un courant d'écriture, sélectivement dans un sens ou dans l'autre sens, successivement à travers au moins une cellule appartenant à l'une (R1L) desdites colonnes et à l'une (CIL) desdites rangées, puis à travers ledit deuxième transistor (TW1), puis à travers au moins une cellule appartenant à l'autre (C1R) desdites colonnes et à l'autre (R1R) desdites rangées.
6. Composant (MO, M l, M l', M2, M3, M3') selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens de lecture (SAO, SA1) de l'état des cellules par lecture différentielle d'au moins une grandeur électrique provenant au moins
- d'une première cellule (M i l) connectée à une première colonne (Cl) et à une première rangée (RI), et
- d'une deuxième cellule (M22) connectée à une deuxième rangée (R2) différente de ladite première rangée et à une deuxième colonne (C2) différente de la première colonne (Cl).
7. Composant selon la revendication précédente, caractérisé en ce qu'il comprend d'une part au moins une première colonne dite colonne paire de référence (CERef) dont les cellules sont connectées à une première série de rangées dites paires (EBLO à EBL3) agencées pour lire lesdites cellules paires de référence par lecture différentielle avec les cellules d'au moins une première série de colonnes de lectures dites paires (CO, C2, C4, C6),
et d'autre part au moins une deuxième colonne dite de référence (CORef) dont les cellules sont connectées à une deuxième série de rangées dites impaires (OBLO à OBL3) agencées pour lire lesdites cellules impaires de référence par lecture différentielle avec les cellules d'au moins une deuxième série de colonnes de lectures dites impaires (Cl, C3, C5).
8. Composant selon la revendication précédente, caractérisé en ce que d'une part les cellules de l'une des colonnes de référence présentent une résistance électrique inférieure à la résistance des cellules des colonnes de lecture, et d'autre part les cellules de l'autre des colonnes de référence présentent une résistance électrique supérieure à la résistance des cellules des colonnes de lecture.
9. Composant (MO, M l, M l', M2, M3, M3') selon l'une quelconque des revendications précédentes, caractérisé en ce que la première rangée (RI) et la deuxième rangée (R2) sont contiguës et comportent chacune une pluralité de cellules (M i l, M22, M31, M42) les connectant, l'une puis l'autre alternativement, aux colonnes (Cl à C4) qu'elles croisent successivement.
10. Composant (MO, M l, M l', M2, M3, M3') selon l'une quelconque des revendications précédentes, caractérisé en ce que la première colonne (Cl) et la deuxième colonne (C2) sont contiguës et comportent chacune une pluralité de cellules (M i l, M22, M 13, M24) les connectant, l'une puis l'autre alternativement, aux rangées (RI à R4) qu'elles croisent successivement.
11. Composant selon l'une quelconque des revendications précédentes, caractérisé en ce que les moyens de lecture comprennent une pluralité d'amplificateurs de détection (SAO, SA1) qui sont réalisées ou connectés de façon intégrée à une première extrémité des rangées (RI à R4) de la matrice,
et qui sont chacun connectés à deux rangées (RI et R2, respectivement R3 et R4) de la matrice (MR1) et agencés pour réaliser une lecture différentielle à partir desdites deux rangées.
12. Composant (MO, M l, M2, M3, M4) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend des moyens d'écriture agencés pour fournir un courant d'écriture (El, E2) déterminé pour modifier l'état d'une cellule, caractérisé en ce que lesdits moyens d'écriture comprennent une pluralité de circuits d'écriture (WD1 à WD4) qui sont réalisés ou connectés de façon intégrée à une deuxième extrémité des rangées de la matrice, et qui sont chacun connectés à au moins une rangée (RI à R4) de la matrice (MRO) et agencés et pilotés par des données d'entrée (bi, bil) pour réaliser une écriture d'au moins une cellule (M i l à M44) de ladite rangée, notamment à raison d'un circuit d'écriture par rangée.
13. Composant selon les revendications 11 et 12, caractérisé en ce que la première extrémité et la deuxième extrémité des rangées sont les deux extrémités opposées des conducteurs desdites rangées.
14. Composant (M5, M6) selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend au moins une première matrice (MRO) de cellules réalisée de façon intégrée en un niveau déterminé qui est intégré de façon superposée avec au moins :
- un autre niveau dans lequel est réalisée de façon intégrée une deuxième matrice (MRlb à MRld) de cellules ; et/ou
- un autre niveau dans lequel est réalisé de façon intégrée un circuit de commande (MCI) agencé pour inclure les moyens de sélection (T10 à T41), ou les moyens de gestion de lecture (SAO, SA1), ou les moyens de gestion d'écriture (WD1 à WD4), ou des moyens de gestion des données de lecture (boO, bol) ou des moyens de gestion des données d'écriture (biO, bil), ou une combinaison de ces moyens.
15. Appareil électronique comprenant au moins un composant électronique de mémoire selon l'une quelconque des revendications 1 à 14.
16. Procédé de traitement électronique d'au moins une matrice de mémoire (MRO) bidimensionnelle incluant de manière intégrée une pluralité de cellules unitaires de mémoire (M i l à M44), notamment binaire, qui sont chacune réalisées au croisement d'un premier conducteur déterminant une colonne (Cl à C4) et d'un deuxième conducteur déterminant une rangée (RI à R4) au sein de ladite matrice, et sont chacune connectées auxdits premier et deuxième conducteurs, caractérisé en ce qu'il comprend les étapes suivantes :
- activation sélective de façon binaire d'une (Cl) ou (respectivement) plusieurs colonnes (Cl, C2) contenant chacune une pluralité de cellules unitaires à traiter (M i l, M22, respectivement Mi l, M22, M 13, M24), par des moyens logiques de sélection de colonne (Tl l, respectivement Tl l, T21) extérieurs à ladite matrice ;
- réalisation d'un traitement parallèle d'écriture et/ou (respectivement) de lecture sur ladite pluralité de cellules à traiter, par une pluralité de moyens de gestion d'écriture (WD1 à WD4) et/ou (respectivement) de moyens de gestion de lecture (SAO, SAl) agencés pour traiter au moins une première rangée (RI, respectivement RI et R2) à laquelle appartient ladite pluralité de cellules à traiter.
17. Procédé selon la revendication précédente, caractérisé en ce que l'étape de traitement comprend une opération parallèle de lecture d'une pluralité de cellules (M i l, M22, M 13, M24) appartenant aux une ou plusieurs colonnes activées (Cl, C2) et à une première pluralité de rangées (RI, R3), qui est réalisée par une pluralité d'amplificateurs de détection (SAO, SAl) agencés pour traiter ladite première pluralité de rangées par lecture différentielle avec une deuxième pluralité de rangées (R2, R4).
18. Procédé selon l'une quelconque des revendications 16 à 17, caractérisé en ce que l'étape de traitement comprend une opération parallèle d'écriture d'une pluralité (Wl) de cellules dites à écrire appartenant aux une ou plusieurs colonnes activées (Cl), et qui est réalisée par une pluralité de contrôleurs d'écriture (WD) connectés à une pluralité de rangées (EBLO à OBL3) auxquelles appartiennent lesdites cellules à écrire.
19. Procédé selon l'une quelconque des revendications 16 à 18, caractérisé en ce qu'il comprend :
- d'une part au moins une phase de lecture en parallèle des bits (boO à bo3) d'un mot mémoire (Wl) formé par une pluralité (par exemple 4) de cellules à lire appartenant aux une ou plusieurs colonnes activées (Cl), et à une première pluralité de rangées (EBLO, EBL1, EBL2, EBL3) par des moyens de gestion de lecture (SAO, SAl, SA2, SA3) agencés pour traiter ladite première pluralité de rangées par lecture différentielle avec une deuxième pluralité de rangées (OBLO, OBL1, OBL2, OBL3) ; et - d'autre part au moins une phase d'écriture en série des bits dudit mot mémoire (Wl) au sein desdites colonnes activées (Cl), par une pluralité (par exemple 4) d'opérations d'écriture portant chacune sur un nombre (par exemple une pour chaque colonne activée) de cellules strictement inférieur au nombre de ladite pluralité de cellules (Wl) lues.
20. Procédé selon l'une quelconque des revendications 16 à 19, caractérisé en ce qu'il comprend les étapes suivantes :
- activation de chacune des une ou plusieurs colonnes à activer (Cl, C2) par connexion de son conducteur de colonne à un premier potentiel
(VI), par un transistor (Tl l, T21) réalisé ou connecté de façon intégrée à une première extrémité de ladite colonne ;
- création, dans un sens déterminé, d'un courant de lecture dans au moins une cellule dite à lire (M i l) appartenant à la fois à l'une desdites colonnes activées et à au moins une première rangée (RI), par au moins une source de courant (SAO) connectée à ladite première rangée ;
- création, dans un sens déterminé, d'un courant de lecture dans au moins une autre cellule dite complémentaire (M22) correspondant à ladite cellule à lire (M i l), et qui appartient à la fois à l'une (C2) des colonnes activées et d'autre part à au moins une deuxième rangée (R2) différente de ladite première rangée, par au moins une source de courant (SAO) connectée à ladite deuxième rangée ;
- lecture de chacune desdites cellules à lire, par mesure différentielle des courants (il, i2) passant d'une part dans ladite cellule à lire (M i l) et d'autre part dans ladite cellule complémentaire (M22), par au moins un circuit comparateur (SAO) connecté à la fois à ladite première rangée et à ladite deuxième rangée.
21. Procédé selon l'une quelconque des revendications 16 à 20, caractérisé en ce que l'étape d'écriture comprend :
- soit une opération de modification vers un premier état (R0ff) d'au moins une cellule (M i l) dite à écrire, appartenant à la au moins une colonne activée (Cl) et à au moins une rangée déterminée (RI), ladite opération comprenant les étapes suivantes : • connexion, à un premier potentiel (VI) et notamment la masse (GND), du conducteur de la au moins une colonne activée (Cl), par un premier transistor (Tl l) réalisé ou connecté de façon intégrée à une première extrémité de ladite au moins une colonne activée, et
• création, dans ladite cellule à écrire (M i l), d'un courant d'écriture (El) dans un premier sens, par au moins une source de courant (WD1) connectée à ladite rangée (RI) ;
- soit une opération de modification vers un deuxième état (R0n) d'au moins une cellule (M i l) dite à écrire, appartenant à la au moins une colonne activée (Cl) et à au moins une rangée déterminée (RI), ladite opération comprenant les étapes suivantes :
• connexion, à un deuxième potentiel (V2) différent du premier potentiel, et notamment le potentiel d'alimentation (Vdd), du conducteur de la au moins une colonne activée (Cl), par un deuxième transistor (T10) différent du premier transistor, réalisé ou connecté de façon intégrée à une deuxième extrémité de ladite au moins une colonne activée, et
• création, dans ladite cellule à écrire (M i l), d'un courant d'écriture (E2) dans un deuxième sens opposé au premier sens, par au moins une source de courant (WD1) connectée à ladite rangée (RI) ;
- soit une combinaison de ces deux opérations de modification.
22. Procédé selon l'une quelconque des revendications 16 à 20, caractérisé en ce que l'étape d'écriture comprend une opération de modification d'au moins une cellule dite à écrire, appartenant à la au moins une colonne activée (CI L FIGURE 14) et à au moins une rangée déterminée (R1L), ladite opération de modification comprenant les étapes suivantes :
· connexion, à un potentiel (V2) déterminé, le potentiel d'alimentation (Vdd), du conducteur de la au moins une colonne activée (CIL), par un transistor (TW1 L) réalisé ou connecté de façon intégrée à une première extrémité de ladite au moins une colonne activée, et • création, dans ladite cellule à écrire, d'un courant d'écriture (El, E2) sélectivement dans un sens ou dans l'autre, par au moins une source de courant (WD1L) connectée à ladite rangée (R1L), de façon à modifier ladite cellule vers l'un ou l'autre de ses états.
23. Procédé selon l'une quelconque des revendications 16 à 20, caractérisé en ce que l'étape d'écriture comprend une opération de modification d'au moins deux cellules dite à écrire, appartenant d'une part à au moins deux colonnes activées (CIL, CIR FIGURE 15) différentes et d'autre part à au moins deux rangées (R1L, R1R) différentes,
ladite opération de modification comprenant les étapes suivantes :
• connexion entre eux des conducteurs des au moins deux colonnes activées (CIL, CIR), par exemple par un transistor (TW1) réalisé ou connecté de façon intégré à une extrémité desdites colonnes, et
• création, par au moins une source de courant (WDE, WDO) connectée à au moins une desdites rangées (R1L, R1R), d'un courant d'écriture (El, E2) traversant successivement au moins une cellule appartenant à l'une (R1L) desdites colonnes et à l'une (CIL) desdites rangées, puis à travers ledit transistor (TW1), puis à travers au moins une cellule appartenant à l'autre (CIR) desdites colonnes et à l'autre (R1 R) desdites rangées, sélectivement dans un sens ou dans l'autre, de façon à modifier simultanément l'état desdites cellules.
24. Procédé selon l'une quelconque des revendications 16 à 23, caractérisé en ce que l'étape de traitement comprend les étapes suivantes :
- activation d'au moins une première colonne (Cl) dite de lecture contenant une ou plusieurs cellules (Wl) dites à lire appartenant à au moins une rangée (OBLO, OBL1, OBL2, OBL3) connectée à une entrée d'au moins un amplificateur de détection (SAO, SA1, SA2, SA3) ;
- activation d'une colonne (CORef) dite de référence commune à plusieurs colonnes de lecture (Cl, C3, C5), laquelle colonne de référence contient une cellule de référence pour chacune des cellules à lire, chacune desdites cellules de référence appartenant à une rangée (EBLO, EBL1, EBL2, EBL3) connectée à une autre entrée du même amplificateur de détection que la cellule à lire qui lui correspond ;
- lecture de chacune des cellules à lire par mesure différentielle entre ladite cellule à lire et la cellule de référence qui lui correspond.
25. Procédé selon l'une quelconque des revendications 16 à 24, caractérisé en ce que l'étape de traitement comprend les étapes suivantes :
- activation d'une première colonne dite gauche (CIL), contenant une ou plusieurs cellules à lire dites gauches lesquelles appartiennent à une ou plusieurs rangées dites gauches (BLOL, BL1L, BL2L, BL3L) connectées à une entrée d'au moins un amplificateur de détection (SAO, SA1, SA2, S A3) ;
- activation d'une deuxième colonne dite droite (CIR), contenant une cellule dite droite pour chaque cellule gauche à lire, chaque cellule droite appartenant à une rangée dite droite (BLOR, BL1R, BL2R, BL3R) connectée à l'autre entrée du même amplificateur de détection que la cellule gauche qui lui correspond ;
- lecture de chacune des cellules gauches à lire par mesure différentielle entre ladite cellule gauche et la cellule droite qui lui correspond.
26. Procédé selon l'une quelconque des revendications 16 à 25, caractérisé en ce que l'étape de traitement comprend les étapes suivantes :
- activation d'au moins une colonne (CCO) contenant
· d'une part une ou plusieurs cellules à lire dites paires, appartenant à une ou plusieurs rangées dites paires (EBLO, EBL1, EBL2, EBL3) connectées à une entrée d'un amplificateur de détection (SAO, SA1, SA2, SA3), et
• d'autre part une ou plusieurs cellules dites impaires appartenant à une ou plusieurs rangées dites impaires (OBLO, OBL1, OBL2,
OBL3) dont chacune est connectée à l'autre entrée du même amplificateur de détection que la rangée paire qui lui correspond ;
- lecture de chacune des cellules paires à lire par mesure différentielle entre ladite cellule paire à lire et une autre cellule dite impaire qui lui correspond, appartenant à la fois à la même colonne activée (CCO) et à la rangée impaire correspondant à ladite rangée paire.
27. Système de fabrication de composant électronique de mémoire, caractérisé en ce qu'il comprend des moyens agencés pour réaliser un composant selon l'une quelconque des revendications 1 à 13.
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