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WO2012123996A1 - 階調電圧発生回路及び表示装置 - Google Patents

階調電圧発生回路及び表示装置 Download PDF

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Publication number
WO2012123996A1
WO2012123996A1 PCT/JP2011/002172 JP2011002172W WO2012123996A1 WO 2012123996 A1 WO2012123996 A1 WO 2012123996A1 JP 2011002172 W JP2011002172 W JP 2011002172W WO 2012123996 A1 WO2012123996 A1 WO 2012123996A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
circuit
gradation
correction
voltage follower
Prior art date
Application number
PCT/JP2011/002172
Other languages
English (en)
French (fr)
Inventor
友和 小島
欣之 大谷
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2012123996A1 publication Critical patent/WO2012123996A1/ja

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    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
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    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/137—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering
    • G02F1/139—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering based on orientation effects in which the liquid crystal remains transparent
    • G02F1/1393—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering based on orientation effects in which the liquid crystal remains transparent the birefringence of the liquid crystal being electrically controlled, e.g. ECB-, DAP-, HAN-, PI-LC cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2203/00—Function characteristic
    • G02F2203/30—Gray scale

Definitions

  • the present invention relates to a gradation voltage generating circuit and a display device using the same.
  • the gradation voltage is corrected according to the gamma characteristic, and a signal line (also referred to as a source line or a data line) of the liquid crystal panel is driven by the corrected gradation voltage.
  • the correction of the gradation voltage is generally performed by a gradation voltage generation circuit including a ladder resistor configured by connecting a plurality of resistors in series.
  • FIG. 14 is a diagram showing a configuration of a conventional gradation voltage generation circuit (reference power supply circuit) disclosed in Patent Document 1.
  • 14 includes a resistor string (ladder resistor) in which a plurality of resistors R1A to R3A are connected in series, a constant current source IG connected to one end of the resistor string, and the resistor string.
  • a plurality of operational amplifiers OP1A to OP4A that respectively generate reference voltages V1A to V4A in response to the potentials of the connection points of the resistors of the resistor string, respectively. Yes.
  • a voltage corresponding to the upper bit group is selected from a plurality of types of reference voltages.
  • a staircase voltage is added to a plurality of types of reference voltages, and a voltage corresponding to the lower bit group is selected from each voltage value, and the selected voltage is applied to the data line. The distribution capacity is maintained.
  • Patent Document 1 has the following problems. First, when the gradation voltage of the lower bit is charged to the pixel capacitance of the liquid crystal panel, it is necessary to switch the gradation voltage of the lower bit in time series after the gradation voltage of the upper bit is determined. There is a problem that the speed deteriorates. Second, since one of the plurality of gradation voltages output from the plurality of operational amplifiers provided for each gradation voltage is selected and supplied to the liquid crystal panel, When one gradation voltage is continuously selected in a concentrated manner, all signal lines of the liquid crystal panel are driven by one operational amplifier. As a result, the deterioration of the driving speed becomes more remarkable.
  • An object of the present invention is to solve the above-described problems, and is a gradation capable of appropriately eliminating the deterioration of the driving speed even when the gradation being displayed is concentrated on one.
  • a voltage generation circuit and a display device using the voltage generation circuit are provided.
  • a gradation voltage generation circuit provides a gradation of image data by dividing a voltage between a high potential side power source and a low potential side power source.
  • a ladder resistor configured by connecting a plurality of resistors in series so as to generate a plurality of reference voltages corresponding to the reference voltage, and a predetermined number of voltage follower circuits of two or more input reference voltages each having the gradation Voltage follower circuit units that output voltage as voltage follower circuit groups provided for each of the plurality of reference voltages, and the predetermined number of selection circuit groups respectively corresponding to the predetermined number of voltage follower circuits of the voltage follower circuit unit
  • Each of the predetermined number of selection circuit groups includes a voltage follower circuit unit.
  • Each of the selection circuits receives the gradation voltage output from the voltage follower circuit corresponding to the selection circuit group to which the selection circuit group belongs, and receives the image data. Then, one gradation voltage corresponding to the gradation of the image data is selected from the gradation voltages corresponding to the plurality of reference voltages and output.
  • the voltage follower circuit may be configured by an operational amplifier in which an output terminal is connected to an inverting input terminal and the reference voltage is input to a non-inverting input terminal.
  • the voltage follower circuit group is configured such that two or more predetermined number of voltage follower circuit units are provided for each reference voltage generated by the ladder resistor.
  • the gradation voltage generation circuit includes a predetermined number of selection circuit groups corresponding to a predetermined number of voltage follower circuits, and the predetermined selection circuit group includes a selection circuit corresponding to a voltage follower circuit unit. For this reason, even when a certain gradation is selected in a concentrated manner during display on the display panel, the load is distributed and driven by a predetermined number of voltage follower circuit units and a predetermined number of selection circuit groups. It will be possible to eliminate the speed degradation.
  • a correction reference selection circuit for selecting the reference voltage input to the voltage follower circuit to be corrected, and a correction for selecting the gradation voltage output from the voltage follower circuit to be corrected
  • a target selection circuit a comparator that compares the reference voltage selected in the correction reference voltage circuit with the gradation voltage selected in the correction target selection circuit; and a voltage to be corrected based on an output of the comparator
  • a correction control circuit that outputs a correction signal to the follower circuit, and the plurality of voltage follower circuits included in the voltage follower circuit group correct the offset voltage based on the correction signal output from the correction control circuit. It is good also as comprised.
  • the offset voltage is corrected to be equal among the predetermined number of voltage follower circuits. become.
  • display unevenness of the display panel due to the difference in offset voltage among a predetermined number of voltage follower circuits can be eliminated.
  • the plurality of voltage follower circuits included in the voltage follower circuit group may be configured to have an offset cancel function.
  • an unused gradation voltage is detected during display on the display panel based on the image data input to the plurality of selection circuits, and the detected unused gradation voltage is output.
  • An unused gradation detection circuit for turning off the voltage follower circuit may be provided.
  • the voltage follower circuit that outputs the unused gradation voltage is forcibly turned off during display on the display panel, so that the power consumption of the gradation voltage generation circuit can be reduced.
  • the gradation voltage generation circuit based on the image data input to the plurality of selection circuits, among the predetermined number of voltage follower circuits of the voltage follower circuit unit, an unused voltage follower circuit being displayed on the display panel And an unused gradation detection circuit that turns off the detected unused voltage follower circuit.
  • the unused voltage follower circuit is forcibly turned off during display on the display panel, so that the power consumption of the gradation voltage generation circuit can be reduced. become.
  • a display device includes a plurality of pixels arranged in a matrix and a plurality of pixels connected to the plurality of pixels for each column or row.
  • a display panel comprising: a signal line; and a plurality of scanning lines for selecting, for each row or column, a pixel to which the gradation voltage is to be applied among the plurality of pixels, via the plurality of scanning lines
  • a scanning line driving circuit for selecting the pixel, the gradation voltage generating circuit in which the plurality of output terminals are connected to the plurality of signal lines, and a gradation voltage corresponding to the image data are the plurality of pixels.
  • a timing controller that controls output of the grayscale voltage from the plurality of output terminals by the grayscale voltage generation circuit and selection of the pixel by the scanning line driving circuit so as to be applied to It is.
  • a gradation voltage generation circuit capable of appropriately eliminating the deterioration in driving speed even when gradations being displayed are concentrated on one, and a display device using the gradation voltage generation circuit. be able to.
  • FIG. 1 is a circuit diagram showing a configuration example of a display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram schematically showing the configuration of each pixel shown in FIG.
  • FIG. 3 is a graph showing the relationship between image data and gradation voltage.
  • FIG. 4 is a block diagram showing a configuration example of the gradation voltage generating circuit according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a configuration example of a selection circuit included in the gradation voltage selection circuit shown in FIG.
  • FIG. 6 is a physical layout image diagram of the gradation voltage generating circuit shown in FIG.
  • FIG. 7 is a block diagram showing another configuration example of the gradation voltage generating circuit according to Embodiment 1 of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration example of a display device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram schematically showing the configuration of each pixel shown in FIG.
  • FIG. 8 is a circuit diagram showing a configuration example of an operational amplifier with an offset voltage correction function shown in FIG.
  • FIG. 9 is a diagram for explaining a method of correcting the offset voltage by the correction control circuit shown in FIG.
  • FIG. 10 is a block diagram showing another configuration example of the gradation voltage generating circuit according to Embodiment 1 of the present invention.
  • FIG. 11 is a circuit diagram showing a configuration example of an operational amplifier with an offset cancel function shown in FIG.
  • FIG. 12 is a block diagram showing a configuration example of the gradation voltage generating circuit according to Embodiment 2 of the present invention.
  • FIG. 13 is a circuit diagram showing a configuration example of the operational amplifier shown in FIG.
  • FIG. 14 is a diagram showing a configuration of a conventional gradation voltage generation circuit (reference power supply circuit).
  • FIG. 1 is a diagram showing a configuration example of a display device according to Embodiment 1 of the present invention. Note that, through all the following embodiments, a liquid crystal display device will be described as an example of a display device according to the present invention, but an active matrix in which gradation voltages according to image data are corrected according to gamma characteristics ( Any display device of an active matrix type may be used.
  • FIG. 2 is a diagram schematically showing the configuration of each pixel shown in FIG.
  • FIG. 3 is a graph showing the relationship between image data and gradation voltage.
  • a liquid crystal panel 100 includes a backlight 110, a scanning line driving circuit 10, a signal line driving circuit 20, and a timing controller 30.
  • Scanning lines are supplied so that display light is supplied from the backlight 110 to the liquid crystal panel 100 and the display light is transmitted at a transmittance according to image data DATA (gradation data, display data) commanded from the outside.
  • image data DATA gradient data, display data
  • the liquid crystal panel 100 has a structure in which a liquid crystal layer 103 is sandwiched between a counter substrate 101 and an array substrate 102.
  • a deflection plate 105 is disposed on the surface of the array substrate 102 and the counter substrate 101 opposite to the liquid crystal layer 103, and a light distribution film (not shown) is disposed on the surface of the array substrate 102 and the counter substrate 101 on the liquid crystal layer 103 side. Is arranged.
  • N ⁇ M pixels PIX_ij (i 1) arranged in a matrix (here, N rows ⁇ M columns, where N and M are natural numbers, and so on).
  • N, j 1 to M)
  • the scanning line G_j is driven by the scanning line driving circuit 10
  • the signal line Y_i is driven by the signal line driving circuit 20.
  • a thin film transistor (TFT) W and a pixel electrode PIX are formed at the intersection of the scanning line G_j and the signal line Y_i.
  • the thin film transistor (transistor) W has a gate connected to one scanning line G_j, a source connected to one signal line Y_i, and a drain connected to the pixel electrode PIX. Has been.
  • the counter substrate 101 includes a color filter (not shown) disposed on the glass substrate and a common electrode VCOM disposed on the color filter so as to face the pixel electrode PIX of the array substrate 102.
  • a liquid crystal capacitor C (including parasitic capacitance) is formed between the common electrode VCOM and the pixel electrode PIX facing the common electrode VCOM.
  • the transmittance of the pixel PIX_ij is a difference voltage between the gradation voltage (pixel voltage) supplied to the pixel electrode PIX of the array substrate 102 and the common voltage supplied to the common electrode VCOM of the counter substrate 101 in the liquid crystal layer 103. It is controlled according to the applied driving voltage.
  • the common electrode VCOM is connected to a power source for applying a common voltage via a common line (not shown) formed on the counter substrate 101.
  • the signal line drive circuit 20 includes a gradation voltage generation circuit 40 and an output circuit 50.
  • the output circuit 50 buffers the grayscale voltage supplied from the grayscale voltage generation circuit 40 for each signal line Y_i, and outputs it to each signal line Y_i. Thereby, each of the plurality of signal lines Y_i is driven.
  • the timing controller 30 outputs the grayscale voltage outputs ⁇ 1 to ⁇ 64 from the grayscale voltage generation circuit 40 and the pixels from the scanning line drive circuit 10 so that the grayscale voltages ⁇ 1 to ⁇ 64 corresponding to the image data DATA are applied to the pixels PIX_ij. Controls selection of PIX_ij. Specifically, the control signal CTG for sequentially selecting the scanning lines G_1 to G_N every one vertical scanning period (1V) and one line of pixels included in the image data DATA every one horizontal scanning period (1H). A control signal CTY for assigning analog image data DATA for PIX_ij to each of the signal lines Y_1 to Y_M is generated.
  • the control signal CTG includes a vertical start signal which is a pulse generated every one vertical scanning period (1V), a vertical clock signal which is a pulse generated for the number of scanning lines G_j in one vertical scanning period (1V), and the like. Including.
  • the control signal CTG is supplied from the timing controller 30 to the scanning line driving circuit 10.
  • the control signal CTY includes a horizontal start signal STH which is a pulse generated every horizontal scanning period (1H), a horizontal clock signal CKH which is a pulse generated by the number of signal lines in each horizontal scanning period, and pixels for one line.
  • a strobe signal STB which is a pulse generated with a predetermined time delay from the start signal STH every horizontal scanning period (1H), and every horizontal scanning period (1H) and a polarity signal POL for setting the polarity of the pixel voltage with respect to the common voltage VCOM every vertical scanning period (1V).
  • the control signal CTY is supplied from the timing controller 30 to the signal line driving circuit 20 together with the image data DATA.
  • the image data DATA includes gradation data for correcting gradation characteristics (gamma characteristics) of the liquid crystal panel 100.
  • FIG. 4 is a block diagram showing a configuration example of the gradation voltage generation circuit according to the first embodiment of the present invention.
  • the image data DATA has 6 bits
  • the gradation level has voltage levels corresponding to 64 types of gradations, which is the sixth power of 2.
  • the ladder resistor 1 includes 65 resistors R1 to R65 between a high-potential-side power supply VDD and a low-potential-side power supply VSS generated based on a power supply voltage supplied from a power supply circuit (not shown). It is configured to be connected in series.
  • the ladder resistor 1 divides the potential difference between the high-potential-side power supply VDD and the low-potential-side power supply VSS by the resistors R1 to R65, thereby taking out the reference voltages ⁇ ref1 to ⁇ ref64 from the connection points of the resistors R1 to R65.
  • the reference voltage ⁇ ref1 is the maximum reference voltage
  • the reference voltage ⁇ ref64 is the minimum reference voltage.
  • One operational amplifier 2_k_L of the voltage follower circuit unit drives one output terminal group OUT1 to OUT (M / 2).
  • the other operational amplifier 2_k_R of the voltage follower circuit unit drives the other output terminal group OUT (M / 2 + 1) to OUTM.
  • Each of the operational amplifiers 2_k_L and 2_k_R is configured to function as a so-called voltage follower circuit. That is, the operational amplifiers 2_k_L and 2_k_R receive the reference voltages ⁇ ref1 to ⁇ ref64 from the ladder resistor 1, and perform the impedance conversion while maintaining the voltage so that they can be driven without loss even if the input impedance of the external load is low. It is configured to output ⁇ 1 to ⁇ 64.
  • the two voltage follower circuits of the voltage follower circuit unit may be configured by a transistor amplifier circuit such as a source follower in addition to the operational amplifier.
  • the gradation voltage selection circuit 3 is configured such that one selection circuit (3_1 to 3_M) is provided for each of the output terminals OUT1 to OUTM corresponding to the number of signal lines Y_i.
  • the selection circuits 3_1 to 3_M are configured to select only one voltage to be applied to the pixels PIX_ij connected to the output terminals OUT1 to OUTM from the gradation voltages ⁇ 1 to ⁇ 64.
  • the selection circuits 3_1 to 3_M receive the gradation voltages ⁇ 1 to ⁇ 64 from the voltage follower circuit group 2 and the 6-bit image data DATA from the timing controller 30, and the 6-bit image data DATA. Is selected and output from the gradation voltages ⁇ 1 to ⁇ 64 based on the decoded result.
  • the selection circuits 3_1 to 3_M included in the gradation voltage selection circuit 3 include one selection circuit group 3_1 to 3_ (M) to which one gradation voltage ⁇ Lk output from one operational amplifier 2_k_L in the voltage follower circuit unit is input. / 2) and the other selection circuit groups 3_ (M / 2 + 1) to 3M to which the other gradation voltage ⁇ Rk output from the other operational amplifier 2_k_R is input.
  • FIG. 5 is a diagram showing a configuration example of one selection circuit 3_1 included in the gradation voltage selection circuit 3 shown in FIG.
  • the other selection circuits 3_2 to 3_M have the same configuration.
  • the selection circuit 3_1 is configured by arranging a switch composed of a P-type transistor or an N-type transistor so as to realize a so-called tournament type selection algorithm.
  • the tournament method selection algorithm is to repeatedly select two adjacent gradation voltages from among 64 gradation voltages based on the bit value of the image data DATA.
  • it means an algorithm in which one gradation voltage is finally selected.
  • the selection circuit 3_1 selects the gradation voltage ⁇ 64 input to the input terminal 64 and outputs it from the output terminal OUT1.
  • FIG. 6 is a physical layout image diagram of the gradation voltage generation circuit shown in FIG.
  • the signal line driving circuit 20 of the liquid crystal display device is arranged so that the arrangement direction of the output terminals OUT 1 to OUTM is the longitudinal direction of the signal line driving circuit 20.
  • the distance from the operational amplifiers 2_k_L, 2_k_R to the output terminals OUT1 to OUTM increases, not only the load capacitance increases, but also the area increases due to the wiring routing. That is, it is preferable that the distances from the operational amplifiers 2_k_L and 2_k_R to the output terminals OUT1 to OUTM be as short as possible.
  • FIG. 7 shows another configuration example of the grayscale voltage generation circuit according to the first embodiment of the present invention, that is, a configuration in which an offset correction function is added to the voltage follower circuit group 2 of the grayscale voltage generation circuit shown in FIG. It is the block diagram which showed the example.
  • FIG. 8 is a circuit diagram showing a configuration example of the operational amplifier with the offset voltage correction function shown in FIG.
  • an operational amplifier 2_1_L_C illustrated in FIG. 8 represents one of the operational amplifiers 2_k_L_C illustrated in FIG. 7, and each of the operational amplifiers 2_k_R_C illustrated in FIG. 7 has the same configuration.
  • the correction signal line 71 connecting the output terminal of the correction control circuit 7 and the predetermined input terminals of the operational amplifiers 2_k_L_C and 2_k_R_C is a signal line for transferring digital data of a plurality of bits.
  • 3 bits are used as an example.
  • the correction voltage line 72 connecting the output terminal of the correction control circuit 7 and the predetermined input terminals of the operational amplifiers 2_k_L_C and 2_k_R_C is a voltage line that transmits two or more analog signals having different voltage values. It is. If the correction signal line 71 is 3 bits, the number of correction voltage lines 72 is 8 which is the cube of 2.
  • the operational amplifier 2_1_L_C includes a storage circuit 8, a correction voltage selection circuit 9, a correction current supply unit 2U, a differential amplification unit 2S, and an output unit 2O.
  • the storage circuit 8 is configured to take in the 3-bit digital data transferred from the correction control circuit 7 via the correction signal line 71 and store it.
  • the correction voltage selection circuit 9 selects one of eight analog voltages transmitted from the correction control circuit 7 via the correction voltage line 72 according to the digital data stored in the storage circuit 8, Based on the selected analog voltage, the correction differential input voltages P and N are applied to the gates of the correction transistors M21 and M22 of the correction current supply unit 2U.
  • the correction current supply unit 2U supplies the correction currents I1 and I2 to each of the two current paths in the differential amplification unit 2S based on the correction differential input voltages P and N supplied from the correction voltage selection circuit 9. It is configured as follows. Specifically, the correction current supply unit 2U supplies the correction current I1 corresponding to the voltage value of the correction differential input voltage N to the drain of the differential transistor M1 of the differential amplification unit 2S, and The correction current I2 corresponding to the voltage value of the correction differential input voltage P is supplied to the drain of the differential transistor M2 of the differential amplifier 2S.
  • “supplying current” means including both “discharge current” and “suck current”.
  • the offset voltage of the operational amplifier 2_1_L_C can be canceled by adjusting the difference between the corrected differential input voltages P and N.
  • the corrected differential input voltage P may be set to a voltage value smaller than the corrected differential input voltage N by ⁇ V.
  • the corrected differential input voltage P may be set to a voltage value larger than the corrected differential input voltage N by ⁇ V.
  • the voltage values of the corrected differential input voltages P and N may be arbitrary values as long as they are within a voltage range in which the correction transistors M21 and M22 can operate (for example, greater than or equal to the transistor threshold voltage).
  • the operational amplifier 2_1_L_C outputs the output voltage (grayscale voltage ⁇ L1) according to the analog voltage of the correction voltage line 72 selected based on the digital data of the correction signal line 71 set so that the offset voltage is minimized. ) Can be corrected.
  • the gradation voltage generation circuit shown in FIG. 7 is obtained by adding a correction reference selection circuit 4, a correction target selection circuit 5, a comparator 6, and a correction control circuit 7 to the configuration shown in FIG. Furthermore, the operational amplifiers 2_k_L_C and 2_k_R_C included in the voltage follower circuit group 2C are configured to have a function of correcting the offset voltage as shown in FIG.
  • the correction reference selection circuit 4 is configured to select a reference voltage ⁇ refk that is an input voltage of the operational amplifiers 2_k_L_C and 2_k_R_C, and supply the reference voltage ⁇ refk to one input terminal of the comparator 6 via the correction reference line 41. Yes.
  • the correction target selection circuit 5 selects the gradation voltages ⁇ Lk and ⁇ Rk output from the operational amplifiers 2_k_L_C and 2_k_R_C, and supplies the gradation voltages ⁇ Lk and ⁇ Rk to the other input terminal of the comparator 6 via the correction target line 51. It is configured to supply.
  • the comparator 6 compares the reference voltage ⁇ refk supplied via the correction reference line 41 with the gradation voltages ⁇ Lk and ⁇ Rk supplied via the correction target line 51, and the gradation voltages ⁇ Lk and ⁇ Rk are compared with the reference voltage. If it is higher than ⁇ refk, a high level signal is output to the correction control circuit 7 via the comparator output line 61, and if the gradation voltages ⁇ Lk and ⁇ Rk are lower than the reference voltage ⁇ refk, the low level is output via the comparator output line 61. Is output to the correction control circuit 7.
  • the correction control circuit 7 transfers digital data for correction via the correction signal line 71 to each of the operational amplifiers 2_k_L_C and 2_k_R_C based on the signal supplied from the comparator 6 via the comparator output line 61 and performs correction.
  • the correction analog voltage is transmitted via the voltage line 72.
  • FIG. 9 is a diagram for explaining a correction method of the offset voltage by the correction control circuit shown in FIG.
  • the correction control circuit 7 controls the correction reference selection circuit 4 and the correction target selection circuit 5 through the first control line 73 and the second control line 74 in order to correct the offset voltage of the operational amplifier 2_1_L_C as follows. To do.
  • the correction control circuit 7 sets the digital data to be transferred via the correction signal line 71 to 3′h0 (“0” in hexadecimal notation with a 3-bit width).
  • the operational amplifier 2_1_L_C outputs the voltage A as the gradation voltage ⁇ L1.
  • the voltage input from the correction target selection circuit 5 to the comparator 6 via the correction target line 51 is the voltage A.
  • the comparator 6 compares the reference voltage ⁇ ref1 supplied from the correction reference selection circuit 4 with the voltage A supplied from the correction target selection circuit 5.
  • the comparator 6 outputs a low level signal to the correction control circuit 7 via the comparator output line 61.
  • the correction control circuit 7 outputs the digital data transferred via the correction signal line 71 to 3′h1 (with a 3-bit width). Increment to "1") in hexadecimal notation. Then, as illustrated in FIG. 9, the operational amplifier 2_1_L_C outputs the voltage B as the gradation voltage ⁇ L1. At this time, the voltage input from the correction target selection circuit 5 to the comparator 6 via the correction target line 51 is the voltage B.
  • the comparator 6 compares the reference voltage ⁇ ref 1 supplied from the correction reference selection circuit 4 with the voltage B supplied from the correction target selection circuit 5.
  • the comparator 6 outputs a low level signal to the correction control circuit 7 via the comparator output line 61.
  • the correction control circuit 7 outputs the digital data transferred via the correction signal line 71 to 3′h2 (with a 3-bit width). Increment to "2") in hexadecimal notation. Then, as illustrated in FIG. 9, the operational amplifier 2_1_L_C outputs the voltage C as the gradation voltage ⁇ L1. At this time, the voltage input from the correction target selection circuit 5 to the comparator 6 via the correction target line 51 is the voltage C.
  • the comparator 6 compares the reference voltage ⁇ ref 1 supplied from the correction reference selection circuit 4 with the voltage C supplied from the correction target selection circuit 5.
  • the comparator 6 outputs a high level signal to the correction control circuit 7 via the comparator output line 61.
  • the correction control circuit 7 performs control so that the storage circuit 8 of the operational amplifier 2_1_L_C continues to hold 3′h2 of the digital data. To do.
  • the correction is performed so that the offset voltage of the operational amplifier 2_1_L_C becomes small.
  • the offset voltage is similarly corrected for all other operational amplifiers.
  • the difference between the offset voltages of the two operational amplifiers provided for one gradation voltage for load distribution is canceled out, and as a result, the occurrence of display unevenness is suppressed.
  • FIG. 11 is a circuit diagram illustrating a configuration example of the operational amplifiers 2_k_L_D and 2_k_R_D with an offset cancel function illustrated in FIG.
  • the operational amplifiers 2_k_L_D and 2_k_R_D with the offset cancel function are employed, the same effect as that obtained when the operational amplifiers 2_k_L_C and 2_k_R_C to which the offset voltage correction function is added is obtained.
  • the voltage follower circuit group 2 includes a plurality of reference voltages ⁇ ref1 to ⁇ ref1 generated by the ladder resistor 1 that are voltage follower circuit units that output the reference voltages that are input as gradation voltages from a predetermined number of two or more voltage follower circuits. What is necessary is just to prepare for every (gamma) ref64. That is, the voltage follower circuit unit is not limited to a configuration including two voltage follower circuits, and may be configured to include three or more voltage follower circuits.
  • the gradation voltage selection circuit 3 may include a predetermined number of selection circuit groups respectively corresponding to the predetermined number of voltage follower circuits of the voltage follower circuit unit. That is, the gradation voltage selection circuit 3 may include a predetermined number of selection circuit groups in correspondence with a predetermined number of voltage follower circuits included in the voltage follower circuit unit.
  • FIG. 12 is a block diagram showing a configuration example of the gradation voltage generating circuit according to the second embodiment of the present invention.
  • the gradation voltage generation circuit shown in FIG. 12 is obtained by adding an unused gradation detection circuit 11 to the gradation voltage generation circuit shown in FIG.
  • the unused gradation detection circuit 11 is displayed when the liquid crystal panel 100 is displayed. Detects an unused gradation and forcibly turns off an operational amplifier corresponding to the detected unused gradation. As a result, the power consumption of the gradation voltage generating circuit can be reduced.
  • a single flip-flop (hereinafter referred to as FF) is provided for all gradations, and the FF is compatible. If a certain gradation is selected even once, a high level flag (amplifier off signal) is held.
  • FIG. 12 is a circuit diagram illustrating a configuration example of the operational amplifiers 2_k_L and 2_k_R.
  • the operational amplifiers 2_k_L and 2_k_R include P-type transistors P1 and P2 constituting a current mirror, and N-type transistors N1 and N2 provided on the current discharge side of the current mirror as differential amplifiers. And an N-type transistor N3 connected in common with the N-type transistors N1 and N2.
  • the operational amplifiers 2_k_L and 2_k_R include a P-type transistor P3 and an N-type transistor N4 connected in series as their output units.
  • the unused one of the two or more operational amplifiers is not used. It is also possible to detect the used operational amplifier and forcibly turn off the unused operational amplifier. Thereby, the power consumption of the gradation voltage generating circuit can be further reduced.
  • the gradation voltage circuit and the display device using the same according to the present invention are particularly useful for a liquid crystal display device used in an electronic device such as a notebook personal computer that is required to be compact and have high performance.
  • ladder resistors R1 to R65 ... frequency dividing resistors ⁇ ref1 to ⁇ ref64 ... reference voltages 2, 2B, 2C ... voltage follower circuit group 3 ... gradation voltage selection circuits ⁇ L1 to ⁇ L64 ... Gradation voltages ⁇ R1 to ⁇ R64 ... other gradation voltages 3_1 to 3_M ... selection circuit 3_1 to 3_ (M / 2) ... one selection circuit group 3_ (M / 2 + 1) to 3M ... the other selection circuit group 3_D1 ... switch circuit 2_1_L to 2_64_L ... one operational amplifier 2_1_L_C to 2_64_L_C of the voltage follower circuit unit ...

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Abstract

　本発明の階調電圧発生回路は、ボルテージフォロワ回路群（２）は、ラダー抵抗器（１）で発生した１つの基準電圧（γｒｅｆ１～γｒｅｆ６４）に対して、二つのオペアンプ（２＿１＿Ｌ～２＿６４＿Ｌ、２＿１＿Ｒ～２＿６４＿Ｒ）が設けられるように構成されている。階調電圧選択回路（３）の選択回路（３＿１～３＿Ｍ）は、１つの階調電圧（γｒｅｆ１～γｒｅｆ６４）に対する二つのオペアンプ（２＿１＿Ｌ～２＿６４＿Ｌ、２＿１＿Ｒ～２＿６４＿Ｒ）毎に区分されている。

Description

階調電圧発生回路及び表示装置
　本発明は、階調電圧発生回路及びそれを用いた表示装置に関する。
　近年、小型化かつ高精細化が進んでいるＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を使用したアクティブマトリックス（active matrix）型の液晶パネルでは、多階調化による色調豊富でかつ高画質な画像表示が要求されている。このような要求を満たすために、階調電圧がガンマ特性に応じて補正され、該補正された階調電圧によって液晶パネルの信号線（ソース線又はデータ線とも呼ばれる）が駆動されている。なお、階調電圧の補正は、一般的に、複数の抵抗を直列に接続して構成されたラダー抵抗器を含む階調電圧発生回路によって行われている。
　図１４は、特許文献１に示された従来の階調電圧発生回路（基準電源回路）の構成を示した図である。図１４に示す階調電圧発生回路は、複数の抵抗Ｒ１Ａ～Ｒ３Ａが直列に接続された抵抗ストリング（ラダー抵抗器）と、該抵抗ストリングの一端に接続された定電流源ＩＧと、該抵抗ストリングの他端に接続された階段波電圧発生源ＤＡと、該抵抗ストリングの各抵抗の接続点の電位にそれぞれ応答して基準電圧Ｖ１Ａ～Ｖ４Ａをそれぞれ発生する複数のオペアンプＯＰ１Ａ～ＯＰ４Ａとを備えている。
　画像データＤＡＴＡの上位ビット群に対しては、複数種の基準電圧の中から上位ビット群に対応した電圧が選択される。画像データＤＡＴＡの下位ビット群に対しては、複数種の基準電圧に階段波電圧を加算して各電圧値の中から下位ビット群に対応した電圧が選択され、該選択された電圧をデータ線の分布容量に保持させている。
特開平６－９５６２３号公報
　特許文献１の構成では、次のような問題がある。第１に、下位ビットの階調電圧が液晶パネルの画素容量に充電される際、上位ビットの階調電圧が確定された後に下位ビットの階調電圧を時系列に切り替える必要があるので、駆動スピードが劣化するという問題がある。第２に、階調電圧毎に設けられた複数のオペアンプから出力された複数の階調電圧の中からいずれか１つを選択して液晶パネルに供給するように構成されているので、或る１つの階調電圧が集中して選択され続けるような場合、１つのオペアンプによって液晶パネルの全ての信号線が駆動されることになる。この結果、上記の駆動スピードの劣化がより顕著となる。第３に、液晶表示装置の全体（液晶パネル、走査線駆動回路）の動作を考慮に入れたタイミング調整が必要であり、必ずしも現実的なシステムとはなりえない。第４に、下位ビット分の階調電圧がトランジスタによって構成された階段波電圧発生源の電圧に依存しているため、温度の変化等により精度がばらつくという欠点もある。
　本発明の目的は、上記問題点を解決するためになされたもので、表示中の階調が一つに集中する場合であっても駆動スピードの劣化を適切に解消することが可能な階調電圧発生回路及びそれを用いた表示装置を提供することである。
　上記の課題を解決するために、本発明の一つの形態（aspect）に係る階調電圧発生回路は、高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、入力される前記基準電圧を二以上の所定数のボルテージフォロワ回路がそれぞれ前記階調電圧として出力するボルテージフォロワ回路ユニットを、前記複数の基準電圧毎に備えてなるボルテージフォロワ回路群と、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路にそれぞれ対応する前記所定数の選択回路グループを備えてなる階調電圧選択回路と、を備え、前記所定数の選択回路グループは、それぞれ、前記ボルテージフォロワ回路ユニットに対応する選択回路を備えており、それぞれの前記選択回路は、それぞれの属する前記選択回路グループに対応する前記ボルテージフォロワ回路から出力された前記階調電圧が入力されるとともに、前記画像データが入力されて該画像データの階調に対応する一つの階調電圧を該複数の基準電圧に対応する階調電圧の中から選択して出力するように構成されている、ものである。
　前記階調電圧発生回路において、前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、としてもよい。
　この構成によれば、ボルテージフォロワ回路群は、ラダー抵抗器で発生した基準電圧それぞれに対し、二以上の所定数のボルテージフォロワ回路ユニットが設けられるように構成されている。また、階調電圧発生回路は所定数のボルテージフォロワ回路に対応する所定数の選択回路グループを備え、所定の選択回路グループはボルテージフォロワ回路ユニットに対応する選択回路を備えている。このため、表示パネルの表示中において或る１つの階調が集中して選択されるような場合であっても、所定数のボルテージフォロワ回路ユニット及び所定数の選択回路グループによって負荷分散され、駆動スピードの劣化を解消できるようになる。
　前記階調電圧発生回路において、補正対象の前記ボルテージフォロワ回路に入力される前記基準電圧を選択する補正基準選択回路と、前記補正対象のボルテージフォロワ回路から出力される前記階調電圧を選択する補正対象選択回路と、前記補正基準電圧回路において選択された前記基準電圧と前記補正対象選択回路において選択された前記階調電圧とを比較するコンパレータと、前記コンパレータの出力に基づいて前記補正対象のボルテージフォロワ回路に補正信号を出力する補正制御回路と、を備え、前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、前記補正制御回路から出力された前記補正信号に基づいてオフセット電圧を補正するように構成されている、としてもよい。
　この構成によれば、１つの基準電圧に対して二以上の所定数のボルテージフォロワ回路が設けられている場合、この所定数のボルテージフォロワ回路の間でオフセット電圧が等しくなるように補正されることになる。これにより、所定数のボルテージフォロワ回路の間でのオフセット電圧の相違に伴う表示パネルの表示ムラを解消することができる。
　前記階調電圧発生回路において、前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、オフセットキャンセル機能を備えるように構成されている、としてもよい。
　この構成によれば、１つの基準電圧に対して二以上の所定数のボルテージフォロワ回路が設けられている場合、この所定数のボルテージフォロワ回路それぞれのオフセット電圧がキャンセルされることになる。これにより、所定数のボルテージフォロワ回路の間でのオフセット電圧の相違に伴う表示パネルの表示ムラを解消することができる。
　前記階調電圧発生回路において、前記複数の選択回路に入力される前記画像データに基づいて、表示パネルの表示中で未使用階調電圧を検出し、該検出した未使用階調電圧を出力する前記ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、としてもよい。
　この構成によれば、表示パネルの表示中において未使用階調電圧を出力するボルテージフォロワ回路を強制的にオフさせるので、階調電圧発生回路の低消費電力化が図られることになる。
　前記階調電圧発生回路において、前記複数の選択回路に入力される前記画像データに基づいて、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路のうち表示パネルの表示中で未使用ボルテージフォロワ回路を検出し、該検出した未使用ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、としてもよい。
　この構成によれば、二以上の所定数のボルテージフォロワ回路のうち表示パネルの表示中において未使用ボルテージフォロワ回路を強制的にオフさせるので、階調電圧発生回路の低消費電力化が図られることになる。
　上記の課題を解決するために、本発明のその他の形態（aspect）に係る表示装置は、行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、前記複数の信号線に前記複数の出力端がそれぞれ接続された前記階調電圧発生回路と、前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、ものである。　
　本発明によれば、表示中の階調が一つに集中する場合であっても駆動スピードの劣化を適切に解消することが可能な階調電圧発生回路及びそれを用いた表示装置を提供することができる。
図１は本発明の実施の形態１に係る表示装置の構成例を示す回路図である。 図２は図１に示す各画素の構成を模式的に示した図である。 図３は画像データと階調電圧との関係を表したグラフである。 図４は本発明の実施の形態１に係る階調電圧発生回路の構成例を示したブロック図である。 図５は図４に示す階調電圧選択回路に含まれる選択回路の構成例を示した図である。 図６は図４に示す階調電圧発生回路の物理的な配置イメージ図である。 図７は本発明の実施の形態１に係る階調電圧発生回路のその他の構成例を示したブロック図である。 図８は図７に示すオフセット電圧補正機能付きのオペアンプの構成例を示した回路図である。 図９は図７に示す補正制御回路によるオフセット電圧の補正方法を説明するための図である。 図１０は本発明の実施の形態１に係る階調電圧発生回路のその他の構成例を示したブロック図である。 図１１は図１０のオフセットキャンセル機能付きのオペアンプの構成例を示す回路図である。 図１２は本発明の実施の形態２に係る階調電圧発生回路の構成例を示すブロック図である。 図１３は図１２に示すオペアンプの構成例を示す回路図である。 図１４は従来の階調電圧発生回路（基準電源回路）の構成を示した図である。
　以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
　（実施の形態１）
　［表示装置］
　図１は本発明の実施の形態１に係る表示装置の構成例を示した図である。なお、以下の全ての実施の形態を通じて、本発明に係る表示装置として液晶表示装置を例に挙げて説明するが、画像データに応じた階調電圧がガンマ特性に応じて補正されるアクティブマトリックス(active matrix)型の表示装置であればよい。図２は図１に示す各画素の構成を模式的に示した図である。図３は画像データと階調電圧との関係を表したグラフである。
　図１の液晶表示装置は、液晶パネル１００と、バックライト(back light)１１０と、走査線駆動回路１０と、信号線駆動回路２０と、タイミングコントローラ(timing controller)３０とを備えている。バックライト１１０から液晶パネル１００に表示用の光が供給され、外部から指令された画像データＤＡＴＡ（階調データ、表示データ）に応じた透過率で表示用の光を透過するように、走査線駆動回路１０及び信号線駆動回路２０が駆動されることにより、液晶パネル１００に画像データＤＡＴＡに応じた画像が表示される。
　液晶パネル１００は、対向基板１０１とアレイ(array)基板１０２との間に液晶層１０３を挟持した構造となっている。アレイ基板１０２及び対向基板１０１の液晶層１０３とは反対側の表面には偏向板１０５が配置され、アレイ基板１０２及び対向基板１０１の液晶層１０３側の表面には配光膜（図示せず）が配置されている。
　アレイ基板１０２の内面には、ガラス基板上に行列状（ここでは、Ｎ行×Ｍ列。但し、Ｎ、Ｍは自然数。以下同様）に配置されたＮ×Ｍ個の画素ＰＩＸ＿ｉｊ（ｉ＝１～Ｎ、ｊ＝１～Ｍ）と、画素ＰＩＸ＿ｉｊに列又は行毎に接続されたＮ本の信号線Ｙ＿ｉ（i＝１～Ｎ）と、画素ＰＩＸ＿ｉｊのうちの階調電圧を印加すべき画素を行又は列毎に選択するためのＭ本の走査線Ｇ＿ｊ（ｊ＝１～Ｍ）と、が形成されている。走査線Ｇ＿ｊは走査線駆動回路１０によって駆動され、信号線Ｙ＿ｉは信号線駆動回路２０によって駆動される。
　画素ＰＩＸ＿ｉｊには、走査線Ｇ＿ｊ及び信号線Ｙ＿ｉの交差位置に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）Ｗ及び画素電極ＰＩＸが形成されている。薄膜トランジスタ(transistor)Ｗは、そのゲート(gate)が１本の走査線Ｇ＿ｊに接続され、そのソース(source)が１本の信号線Ｙ＿ｉに接続され、そのドレイン(drain)が画素電極ＰＩＸに接続されている。
　対向基板１０１は、ガラス基板上に配置されたカラーフィルタ（図示せず）と、アレイ基板１０２の画素電極ＰＩＸに対向して該カラーフィルタ上に配置された共通電極ＶＣＯＭとを含む。この共通電極ＶＣＯＭとこれに対向する画素電極ＰＩＸとの間に液晶容量Ｃ（寄生容量も含む）が形成されている。画素ＰＩＸ＿ｉｊの透過率は、アレイ基板１０２の画素電極ＰＩＸに供給される階調電圧（画素電圧）と、対向基板１０１の共通電極ＶＣＯＭに供給されるコモン電圧と、の差電圧として液晶層１０３に印加される駆動電圧に応じて制御される。共通電極ＶＣＯＭは対向基板１０１上に形成された共通線（図示せず）を介して、コモン電圧を付与する電源に接続されている。
　信号線駆動回路２０は、階調電圧発生回路４０と、出力回路５０とを備える。階調電圧発生回路４０は、電源回路（図示せず）から供給された電源電圧をもとに複数の階調電圧を発生する。例えば１画素当たりの画像データＤＡＴＡが６ビットの場合、６４（＝２の６乗）種類の階調電圧γ１～γ６４を発生する（図３を参照）。また、階調電圧発生回路４０は、信号線Ｙ＿ｉそれぞれを対象として、複数ビットの画像データＤＡＴＡに基づいて複数の階調電圧のいずれか一つを選択して出力回路５０に出力する。出力回路５０は、信号線Ｙ＿ｉそれぞれを対象として、階調電圧発生回路４０から供給された階調電圧をバッファリングして信号線Ｙ＿ｉそれぞれに出力する。これにより、複数の信号線Ｙ＿ｉそれぞれが駆動される。
　タイミングコントローラ３０は、画像データＤＡＴＡに対応する階調電圧γ１～γ６４が画素ＰＩＸ＿ｉｊに印加されるように、階調電圧発生回路４０による階調電圧の出力γ１～γ６４と走査線駆動回路１０による画素ＰＩＸ＿ｉｊの選択とを制御する。具体的には、１垂直走査期間（１Ｖ）毎に走査線Ｇ＿１～Ｇ＿Ｎを順次選択するための制御信号ＣＴＧと、１水平走査期間（１Ｈ）毎に画像データＤＡＴＡに含まれる１ライン分の画素ＰＩＸ＿ｉｊに対するアナログ画像データＤＡＴＡを信号線Ｙ＿１～Ｙ＿Ｍそれぞれに割り当てるための制御信号ＣＴＹ等を発生する。
　制御信号ＣＴＧは、１垂直走査期間（１Ｖ）毎に発生されるパルスである垂直スタート信号、及び１垂直走査期間（１Ｖ）において走査線Ｇ＿ｊの本数分発生されるパルスである垂直クロック信号等を含む。制御信号ＣＴＧは、タイミングコントローラ３０から走査線駆動回路１０に供給される。制御信号ＣＴＹは、１水平走査期間（１Ｈ）毎に発生されるパルスである水平スタート信号ＳＴＨ、各水平走査期間において信号線数分発生されるパルスである水平クロック信号ＣＫＨ、１ライン分の画素ＰＩＸ＿ｉｊに対する画像データＤＡＴＡに対応して信号線Ｙ＿ｉを駆動するために１水平走査期間（１Ｈ）毎にスタート信号ＳＴＨから所定時間遅れて発生されるパルスであるストローブ信号ＳＴＢ、及び１水平走査期間毎（１Ｈ）及び１垂直走査期間（１Ｖ）毎にコモン電圧ＶＣＯＭに対して画素電圧の極性を設定するための極性信号ＰＯＬ等を含む。制御信号ＣＴＹは、画像データＤＡＴＡと共にタイミングコントローラ３０から信号線駆動回路２０に供給される。なお、画像データＤＡＴＡは、液晶パネル１００の階調特性（ガンマ特性）を補正するための階調データを含む。
　［階調電圧発生回路］
　図４は、本発明の実施の形態１に係る階調電圧発生回路の構成例を示したブロック図である。
　図４に示す階調電圧発生回路４０は、ラダー(ladder)抵抗器１と、ボルテージフォロワ(voltage follower)回路群２と、階調電圧選択回路３とを含む。なお、同図に示す例では、画像データＤＡＴＡが６ビットであり、階調電圧が２の６乗である６４種類の階調に対応する電圧レベルを有する。
　ラダー抵抗器１は、電源回路（図示せず）から供給された電源電圧をもとに生成された高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に、６５個の抵抗Ｒ１～Ｒ６５が直列に接続されて構成されている。ラダー抵抗器１は、高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間の電位差を抵抗Ｒ１～Ｒ６５により分圧することで、抵抗Ｒ１～Ｒ６５それぞれの接続点から基準電圧γｒｅｆ１～γｒｅｆ６４が取り出される。なお、基準電圧γｒｅｆ１が最大基準電圧であり、基準電圧γｒｅｆ６４が最小基準電圧である。
　ボルテージフォロワ回路群２は、ラダー抵抗器１で生成した基準電圧γｒｅｆ１～γｒｅｆ６４それぞれに対して、２つのオペアンプ２＿ｋ＿Ｌ、２＿ｋ＿Ｒ（ｋ＝１～６４）を備えたボルテージフォロワ回路ユニットが設けられるように、構成されている。ボルテージフォロワ回路ユニットの一方のオペアンプ２＿ｋ＿Ｌは、一方の出力端グループＯＵＴ１～ＯＵＴ（Ｍ／２）を駆動するものである。ボルテージフォロワ回路ユニットの他方のオペアンプ２＿ｋ＿Ｒは、他方の出力端グループＯＵＴ（Ｍ／２＋１）～ＯＵＴＭを駆動するものである。
　オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒそれぞれは、いわゆるボルテージフォロア回路として機能するように構成されている。つまり、オペアンプ２＿ｋ＿Ｌ、２＿ｋ＿Ｒは、ラダー抵抗器１から基準電圧γｒｅｆ１～γｒｅｆ６４が入力され、外部負荷の入力インピーダンスが低くても損失なく駆動できるように、電圧を保ったままでインピーダンス変換して階調電圧γ１～γ６４を出力するように構成されている。なお、ボルテージフォロワ回路ユニットの２つのボルテージフォロワ回路は、オペアンプで構成する他に、ソースフォロワ等のトランジスタ増幅回路で構成してもよい。
　階調電圧選択回路３は、信号線Ｙ＿ｉの本数に対応した出力端ＯＵＴ１～ＯＵＴＭそれぞれに対して、１つの選択回路（３＿１～３＿Ｍ）が設けられるように構成されている。選択回路３＿１～３＿Ｍは、出力端ＯＵＴ１～ＯＵＴＭに接続されている画素ＰＩＸ＿ｉｊに印加させる電圧を、階調電圧γ１～γ６４の中から１つだけ選択するように構成されている。具体的には、選択回路３＿１～３＿Ｍは、ボルテージフォロワ回路群２から階調電圧γ１～γ６４が入力されるともに　タイミングコントローラ３０から６ビットの画像データＤＡＴＡが入力され、該６ビットの画像データＤＡＴＡをデコードした結果に基づいて階調電圧γ１～γ６４の中から１つを選択して出力するように構成されている。
　階調電圧選択回路３に含まれる選択回路３＿１～３＿Ｍは、ボルテージフォロワ回路ユニットのうち一方のオペアンプ２＿ｋ＿Ｌから出力された一方の階調電圧γＬｋが入力される一方の選択回路グループ３＿１～３＿（Ｍ／２）と、他方のオペアンプ２＿ｋ＿Ｒから出力された他方の階調電圧γＲｋが入力される他方の選択回路グループ３＿（Ｍ／２＋１）～３Ｍと、に区分されている。
　図５は、図４に示す階調電圧選択回路３に含まれる一つの選択回路３＿１の構成例を示した図である。その他の選択回路３＿２～３＿Ｍについても同様の構成である。
　選択回路３＿１は、所謂トーナメント方式の選択アルゴリズムを実現するように、Ｐ型トランジスタ又はＮ型トランジスタで構成されたスイッチを配置して構成されている。ここで、トーナメント方式の選択アルゴリズムとは、画像データＤＡＴＡのビット値に基づいて６４個の階調電圧のうち隣り合う２個の階調電圧を二者択一で選択することを繰り返していくことで、最終的に１つの階調電圧が選択されるようなアルゴリズムのことを指す。図５中の”Ｌ：ＯＮ”は、画像データＤＡＴＡの対応ビットがＬｏｗ（＝０）の時にＯＮ状態となり、該対応ビットがＨｉｇｈ（＝１）の時にＯＦＦ状態となるＰ型トランジスタを表している。図５中の”Ｈ：ＯＮ”は、画像データＤＡＴＡの対応ビットがＨｉｇｈ（＝１）の時にＯＮ状態となり、該対応ビットがＬｏｗ（＝０）の時にＯＦＦ状態となるＮ型トランジスタを表している。例えば、６ビットの画像データＤＡＴＡが“１１１１１１”である場合、６４個の入力端γ１～γ６４から１個の出力端ＯＵＴ１までの経路の中で、全てのスイッチがＯＮ状態となるのは入力端γ６４から出力端ＯＵＴ１への経路のみとなる。この場合、選択回路３＿１は、入力端６４に入力された階調電圧γ６４を選択して出力端ＯＵＴ１から出力する。
　つぎに、図４に示す階調電圧発生回路の動作の概要を説明する。例えば、出力端ＯＵＴ１～ＯＵＴＭそれぞれに５０ｐＦの負荷容量が接続されている場合とする。この場合、出力端ＯＵＴ１～ＯＵＴＭそれぞれに接続されている各画素が同じ階調電圧を選択すると、１つのオペアンプで５０ｐＦ×Ｍの負荷容量を駆動することになり、オペアンプ出力の収束時間が長期化するおそれがある。そこで、上記のとおり、基準電圧γｒｅｆｋ（ｋ＝１～６４）それぞれに対して、２つのオペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒ（ｋ＝１～６４）を準備しておくことで、１つのオペアンプによって駆動される負荷容量が５０ｐＦ×Ｍから５０ｐＦ×（Ｍ／２）まで半減することになる。これにより、オペアンプ出力の収束時間の長期化を改善することが可能となる。
　図６は、図４に示す階調電圧発生回路の物理的な配置イメージ図である。図６に示すように、液晶表示装置の信号線駆動回路２０は、出力端ＯＵＴ１～ＯＵＴＭの配列方向が信号線駆動回路２０の長手方向となるように配置されている。このため、オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒから出力端ＯＵＴ１～ＯＵＴＭまでの間の距離が長い程、負荷容量が増すだけでなく、配線引き回しによる面積増加が生じる。つまり、オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒから出力端ＯＵＴ１～ＯＵＴＭまでの距離はできる限り短くした方が好ましい。そこで、上記のとおり、基準電圧γｒｅｆｋそれぞれに対して２つのオペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒが設けられた場合、図６に示すように、一方の出力端グループＯＵＴ１～ＯＵＴ（Ｍ／２）の近傍に一方のオペアンプ２＿ｋ＿Ｌを配置するとともに、他方の出力端グループＯＵＴ（Ｍ／２＋１）～ＯＵＴＭの近傍に他方のオペアンプ２＿ｋ＿Ｒを配置することで、オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒから出力端ＯＵＴ１～ＯＵＴＭまでの距離を実質的に短くすることができる。
　［オペアンプの負荷分散に伴うオフセット電圧の補正］
　上記のとおり、１つの階調電圧を２つのオペアンプで駆動する場合、該２つのオペアンプのオフセット電圧の違いが階調電圧の違いとなって現れ、表示ムラの問題が起こり得る。そこで、オペアンプそれぞれにオフセット電圧補正機能を付加して、オペアンプのオフセット自体が小さくなるような対策をとる。
　図７は、本発明の実施の形態１に係る階調電圧発生回路のその他の構成例、つまり、図４に示す階調電圧発生回路のボルテージフォロワ回路群２に対しオフセット補正機能を付加した構成例を示したブロック図である。図８は、図７に示すオフセット電圧補正機能付きのオペアンプの構成例を示した回路図である。
　まず、図８に示すオフセット電圧補正機能付きのオペアンプ２＿１＿Ｌ＿Ｃの構成を説明する。なお、図８に示すオペアンプ２＿１＿Ｌ＿Ｃは、図７に示すオペアンプ２＿ｋ＿Ｌ＿Ｃの一つを表しており、図７に示すオペアンプ２＿ｋ＿Ｒ＿Ｃそれぞれも同様の構成である。
　補正制御回路７の出力端とオペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃの所定の入力端との間を接続する補正信号線７１は、複数ビットのデジタルデータを転送する信号線である。ここでは、例として３ビットとする。また、補正制御回路７の出力端とオペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃの所定の入力端との間を接続する補正電圧線７２は、それぞれ異なった電圧値を有した２本以上のアナログ信号を伝送する電圧線である。補正信号線７１が３ビットであれば、補正電圧線７２は２の３乗である８本となる。
　オペアンプ２＿１＿Ｌ＿Ｃは、記憶回路８と、補正電圧選択回路９と、補正電流供給部２Ｕと、差動増幅部２Ｓと、出力部２Ｏとを含んでいる。
　記憶回路８は、補正制御回路７から補正信号線７１を介して転送される３ビットのデジタルデータを取り込んでそれを記憶するように構成されている。
　補正電圧選択回路９は、記憶回路８に記憶されたデジタルデータに応じて、補正制御回路７から補正電圧線７２を介して伝送される８本分のアナログ電圧の中から１つを選択し、その選択したアナログ電圧に基づいて補正電流供給部２Ｕの補正トランジスタＭ２１，Ｍ２２の各ゲートに補正差動入力電圧Ｐ，Ｎを印加させるように構成されている。
　補正電流供給部２Ｕは、補正電圧選択回路９から供給された補正差動入力電圧Ｐ，Ｎに基づいて、差動増幅部２Ｓにおける２本の各電流経路に補正電流Ｉ１，Ｉ２が供給されるように構成されている。具体的には、補正電流供給部２Ｕは、差動増幅部２Ｓの差動トランジスタＭ１のドレインに、補正差動入力電圧Ｎの電圧値に応じた補正電流Ｉ１が供給されるように、かつ、差動増幅部２Ｓの差動トランジスタＭ２のドレインに、補正差動入力電圧Ｐの電圧値に応じた補正電流Ｉ２が供給されるように構成されている。なお、ここで、「電流を供給する」とは、「電流を吐出する」ことと「電流を吸い込む」ことの両方を包含することを表している。
　上記の構成において、補正差動入力電圧Ｐ，Ｎの差分が調整されることにより、オペアンプ２＿１＿Ｌ＿Ｃのオフセット電圧を相殺することができる。具体的には、階調電圧γＬ１が基準電圧γｒｅｆ１よりもΔＶだけ大きい場合には、補正差動入力電圧Ｐは補正差動入力電圧ＮよりもΔＶだけ小さい電圧値に設定すればよい。同様に、階調電圧γＬ１が基準電圧γｒｅｆ１よりもΔＶだけ小さい場合には、補正差動入力電圧Ｐは補正差動入力電圧ＮよりもΔＶだけ大きい電圧値に設定すればよい。なお、補正差動入力電圧Ｐ，Ｎの電圧値は、補正トランジスタＭ２１，Ｍ２２が動作可能な電圧範囲内（例えば、トランジスタ閾値電圧以上）であれば、任意の値でよい。このように、オペアンプ２＿１＿Ｌ＿Ｃは、オフセット電圧が最も小さくなるように設定された補正信号線７１のデジタルデータに基づいて選択された補正電圧線７２のアナログ電圧に応じて、出力電圧（階調電圧γＬ１）を補正することができる。
　つぎに、図７に示す階調電圧発生回路の構成を説明する。
　図７に示す階調電圧発生回路は、図４に示す構成に対して、補正基準選択回路４と、補正対象選択回路５と、コンパレータ６と、補正制御回路７とを追加したものである。さらに、ボルテージフォロワ回路群２Ｃに含まれるオペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃは、図８に示したとおり、オフセット電圧を補正する機能が付加されるように構成されている。
　補正基準選択回路４は、オペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃの入力電圧である基準電圧γｒｅｆｋを選択し、その基準電圧γｒｅｆｋを補正基準線４１を介してコンパレータ６の一方の入力端に供給するように構成されている。
　補正対象選択回路５は、オペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃから出力された階調電圧γＬｋ，γＲｋを選択して、それらの階調電圧γＬｋ，γＲｋを補正対象線５１を介してコンパレータ６の他方の入力端に供給するように構成されている。
　コンパレータ６は、補正基準線４１を介して供給された基準電圧γｒｅｆｋと、補正対象線５１を介して供給された階調電圧γＬｋ，γＲｋとを比較して、階調電圧γＬｋ，γＲｋが基準電圧γｒｅｆｋよりも高ければ、コンパレータ出力線６１を介してＨｉｇｈレベルの信号を補正制御回路７に出力し、階調電圧γＬｋ，γＲｋが基準電圧γｒｅｆｋよりも低ければ、コンパレータ出力線６１を介してＬｏｗレベルの信号を補正制御回路７に出力するように構成されている。
　補正制御回路７は、コンパレータ６からコンパレータ出力線６１を介して供給された信号に基づいて、オペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃそれぞれに対して補正信号線７１を介して補正用のデジタルデータを転送するとともに、補正電圧線７２を介して補正用のアナログ電圧を伝送するように構成されている。
　つぎに、図９を参照しながら、図７に示す階調電圧発生回路のオフセット電圧の補正動作を説明する。なお、図９は、図７に示す補正制御回路によるオフセット電圧の補正方法を説明するための図である。
　補正制御回路７は、オペアンプ２＿１＿Ｌ＿Ｃのオフセット電圧を補正するために、補正基準選択回路４及び補正対象選択回路５を第１の制御線７３及び第２の制御線７４を介してつぎのように制御する。
　まず、補正制御回路７は、補正信号線７１を介して転送するデジタルデータを３’ｈ０（３ビット幅の１６進数表記の“０”）に設定する。図９に示されるように、オペアンプ２＿１＿Ｌ＿Ｃは階調電圧γＬ１として電圧Ａを出力する。このとき、補正対象選択回路５から補正対象線５１を介してコンパレータ６に入力される電圧は、電圧Ａである。
　つぎに、コンパレータ６は、補正基準選択回路４から供給された基準電圧γｒｅｆ１と補正対象選択回路５から供給された電圧Ａとを比較する。ここで、電圧Ａは基準電圧γｒｅｆ１よりも低いので、コンパレータ６は、コンパレータ出力線６１を介して補正制御回路７にＬｏｗレベルの信号を出力する。
　つぎに、補正制御回路７は、コンパレータ６からコンパレータ出力線６１を介して供給された信号がＬｏｗレベルであるので、補正信号線７１を介して転送するデジタルデータを３’ｈ１（３ビット幅の１６進数表記の“１”）にインクリメントする。すると、図９に示されるように、オペアンプ２＿１＿Ｌ＿Ｃは、階調電圧γＬ１として電圧Ｂを出力する。このとき、補正対象選択回路５から補正対象線５１を介してコンパレータ６に入力される電圧は、電圧Ｂである。
　つぎに、コンパレータ６は、補正基準選択回路４から供給された基準電圧γｒｅｆ１と補正対象選択回路５から供給された電圧Ｂとを比較する。ここで、電圧Ｂは基準電圧γｒｅｆ１よりも低いので、コンパレータ６は、コンパレータ出力線６１を介して補正制御回路７にＬｏｗレベルの信号を出力する。
　つぎに、補正制御回路７は、コンパレータ６からコンパレータ出力線６１を介して供給された信号がＬｏｗレベルであるので、補正信号線７１を介して転送するデジタルデータを３’ｈ２（３ビット幅の１６進数表記の“２”）にインクリメントする。すると、図９に示されるように、オペアンプ２＿１＿Ｌ＿Ｃは、階調電圧γＬ１として電圧Ｃを出力する。このとき、補正対象選択回路５から補正対象線５１を介してコンパレータ６に入力される電圧は、電圧Ｃである。
　つぎに、コンパレータ６は、補正基準選択回路４から供給された基準電圧γｒｅｆ１と補正対象選択回路５から供給された電圧Ｃとを比較する。ここで、電圧Ｃは基準電圧γｒｅｆ１よりも高いので、コンパレータ６は、コンパレータ出力線６１を介して補正制御回路７にＨｉｇｈレベルの信号を出力する。
　つぎに、補正制御回路７は、コンパレータ６からコンパレータ出力線６１を介して供給された信号がＨｉｇｈレベルであるので、オペアンプ２＿１＿Ｌ＿Ｃの記憶回路８がデジタルデータの３’ｈ２を保持し続けるように制御する。
　このように、オペアンプ２＿１＿Ｌ＿Ｃのオフセット電圧が小さくなるように補正が行われる。他の全てのオペアンプについても同様にオフセット電圧の補正が行われる。この結果、負荷分散のために１つの階調電圧に対して設けられた２つのオペアンプのオフセット電圧の違いが相殺されることになり、ひいては表示ムラの発生が抑えられることになる。
　［オフセットキャンセル(offset cancel)機能付きオペアンプの採用］
　図１０は、本発明の実施の形態１に係る階調電圧発生回路のその他の構成、つまり、図７に示すオフセット電圧補正機能を付加したオペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃ（ｋ＝１～Ｍ）を、オフセットキャンセル機能付きオペアンプ２＿ｋ＿Ｌ＿Ｄ，２＿ｋ＿Ｒ＿Ｄ（ｋ＝１～Ｍ）に置き換えるとともに、図７に示す補正制御回路７、補正基準選択回路４、補正対象選択回路５、及びコンパレータ６を省略した構成例を示したブロック図である。図１１は、図１０のオフセットキャンセル機能付きオペアンプ２＿ｋ＿Ｌ＿Ｄ，２＿ｋ＿Ｒ＿Ｄの構成例を示す回路図である。このように、オフセットキャンセル機能付きオペアンプ２＿ｋ＿Ｌ＿Ｄ，２＿ｋ＿Ｒ＿Ｄを採用しても、オフセット電圧補正機能を付加したオペアンプ２＿ｋ＿Ｌ＿Ｃ，２＿ｋ＿Ｒ＿Ｃを採用した場合と同様の効果が得られる。
　［変形例］
　ボルテージフォロワ回路群２は、入力される前記基準電圧を二以上の所定数のボルテージフォロワ回路がそれぞれ階調電圧として出力するボルテージフォロワ回路ユニットを、ラダー抵抗器１が生成する複数の基準電圧γｒｅｆ１～γｒｅｆ６４毎に備えればよい。つまり、ボルテージフォロワ回路ユニットは、２つのボルテージフォロワ回路を備える構成に限定されず、３以上のボルテージフォロワ回路を備えるように構成してもよい。
　また、階調電圧選択回路３は、ボルテージフォロワ回路ユニットの所定数のボルテージフォロワ回路にそれぞれ対応する所定数の選択回路グループを備えればよい。つまり、ボルテージフォロワ回路ユニットが備える所定数のボルテージフォロワ回路に対応して、階調電圧選択回路３は所定数の選択回路グループを備えればよい。
　（実施の形態２）
　図１２は、本発明の実施の形態２に係る階調電圧発生回路の構成例を示すブロック図である。なお、図１２に示す階調電圧発生回路は、図４に示す階調電圧発生回路に対して未使用階調検出回路１１を追加したものである。本実施の形態では、階調表示がなく駆動停止中の状態にあるオペアンプであっても静止電流が流れ続けることに着目して、液晶パネル１００の表示の際に、未使用階調検出回路１１によって未使用階調を検出するとともに、この検出した未使用階調に対応したオペアンプを強制的にオフさせる。これにより、階調電圧発生回路の低消費電力化が図られることになる。
　具体的には、未使用階調検出回路１１は、画像データバス［５：０］を介して、各出力端ＯＵＴ１～ＯＵＴＭそれぞれの画像データ１～Ｍを６ビットのデジタル信号として時系列に受信するように構成されている。また、未使用階調検出回路１１は、時系列に受信した６ビットのデジタル信号の内容をデコードし、液晶パネル１００の表示の際に１度も選択されなかった或る１つの階調に対応したオペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒ（ｋ＝１～Ｍ）に対してＨｉｇｈレベルのアンプオフ(amplifier-off)信号を出力するように構成されている。なお、表示中に１度も選択されなかった階調を検出するため、例えば、全ての階調に対して１つのフリップフロップ(flip-flop)（以下、ＦＦという）を備え、該ＦＦは対応する或る階調が１度でも選択されればＨｉｇｈレベルのフラグ（アンプオフ信号）を保持するように構成される。
　オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒは、未使用階調検出回路１１からＨｉｇｈレベルのアンプオフ信号が入力されたとき、その駆動を停止するように構成されている。図１２は、オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒの構成例を示す回路図である。図１２に示されるとおり、オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒは、その差動増幅部として、カレントミラーを構成するＰ型トランジスタＰ１、Ｐ２と、該カレントミラーの電流吐出側に設けられたＮ型トランジスタＮ１、Ｎ２と、該Ｎ型トランジスタＮ１，Ｎ２と共通に接続されたＮ型トランジスタＮ３とを備えている。また、オペアンプ２＿ｋ＿Ｌ，２＿ｋ＿Ｒは、その出力部として、直列に接続されたＰ型トランジスタＰ３とＮ型トランジスタＮ４とを備えている。
　なお、新たに設けた未使用階調検出回路１１を利用して、実施の形態１のように１つの基準電圧に対して二以上のオペアンプが設けられる場合において、当該二以上のオペアンプのうち未使用オペアンプを検出して、当該未使用オペアンプを強制的にオフさせることもできる。これにより、階調電圧発生回路のさらなる低消費電力化が図られることになる。
　上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
　本発明の階調電圧回路及びそれを用いた表示装置は、特にコンパクト化かつ高性能化が求められているノート型パーソナルコンピュータ等の電子機器に用いられる液晶表示装置にとって有用である。
１０…走査線駆動回路
２０…信号線駆動回路
３０…タイミングコントローラ
４０…階調電圧発生回路
５０…出力回路
１００…液晶パネル
１０１…対向基板
１０２…アレイ基板
１０３…液晶層
１０５…偏向板
１１０…バックライト
ＯＵＴ１～ＯＵＴＭ…出力端
ＯＵＴ１～ＯＵＴ（Ｍ／２）…一方の出力端グループ
ＯＵＴ（Ｍ／２）～ＯＵＴ（Ｍ／２＋１）…他方の出力端グループ
Ｙ＿１～Ｙ＿Ｎ…信号線
Ｇ＿１～Ｇ＿Ｎ…走査線
１２＿Ｄ１…階調電圧発生部
１…ラダー抵抗器
Ｒ１～Ｒ６５…分周抵抗
γｒｅｆ１～γｒｅｆ６４…基準電圧
２、２Ｂ、２Ｃ…ボルテージフォロワ回路群
３…階調電圧選択回路
γＬ１～γＬ６４…一方の階調電圧
γＲ１～γＲ６４…他方の階調電圧
３＿１～３＿Ｍ…選択回路
３＿１～３＿（Ｍ／２）…一方の選択回路グループ
３＿（Ｍ／２＋１）～３Ｍ…他方の選択回路グループ
３＿Ｄ１…スイッチ回路
２＿１＿Ｌ～２＿６４＿Ｌ…ボルテージフォロワ回路ユニットの一方のオペアンプ
２＿１＿Ｌ＿Ｃ～２＿６４＿Ｌ＿Ｃ…オフセット電圧補正機能を付加したオペアンプ
２＿１＿Ｌ＿Ｄ～２＿６４＿Ｌ＿Ｄ…オフセットキャンセル機能付きオペアンプ
２＿１＿Ｒ～２＿６４＿Ｒ…ボルテージフォロワ回路ユニットの他方のオペアンプ
２＿１＿Ｒ＿Ｃ～２＿６４＿Ｒ＿Ｃ…オフセット電圧補正機能を付加したオペアンプ
２＿１＿Ｒ＿Ｄ～２＿６４＿Ｒ＿Ｄ…オフセットキャンセル機能付きオペアンプ
２Ｕ…補正電流供給部
２Ｏ…出力部
２Ｓ…差動増幅部
４…補正基準選択回路
４１…補正基準線
５…補正対象選択回路
５１…補正対象線
６…コンパレータ
６１…コンパレータ出力線
７…補正制御回路
７１…補正信号線
７２…補正電圧線
７３…制御線
７４…制御線
８…記憶回路
９…補正電圧選択回路
１１…未使用階調検出回路

Claims (7)

  1. 　高電位側電源と低電位側電源との間にそれぞれの分圧により画像データの階調に応じた複数の基準電圧を発生するように複数の抵抗が直列に接続されて構成されたラダー抵抗器と、
    　入力される前記基準電圧を二以上の所定数のボルテージフォロワ回路がそれぞれ前記階調電圧として出力するボルテージフォロワ回路ユニットを、前記複数の基準電圧毎に備えてなるボルテージフォロワ回路群と、
    　前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路にそれぞれ対応する前記所定数の選択回路グループを備えてなる階調電圧選択回路と、を備え、
    　前記所定数の選択回路グループは、それぞれ、前記ボルテージフォロワ回路ユニットに対応する選択回路を備えており、
    　それぞれの前記選択回路は、それぞれの属する前記選択回路グループに対応する前記ボルテージフォロワ回路から出力された前記階調電圧が入力されるとともに、前記画像データが入力されて該画像データの階調に対応する一つの階調電圧を該複数の基準電圧に対応する階調電圧の中から選択して出力するように構成されている、階調電圧発生回路。
  2. 　前記ボルテージフォロワ回路が、反転入力端子に出力端子が接続され、且つ非反転入力端子に前記基準電圧が入力されるオペアンプで構成されている、請求項１に記載の階調電圧発生回路。
  3. 　補正対象の前記ボルテージフォロワ回路に入力される前記基準電圧を選択する補正基準選択回路と、
    　前記補正対象のボルテージフォロワ回路から出力される前記階調電圧を選択する補正対象選択回路と、
    　前記補正基準電圧回路において選択された前記基準電圧と前記補正対象選択回路において選択された前記階調電圧とを比較するコンパレータと、
    　前記コンパレータの出力に基づいて前記補正対象のボルテージフォロワ回路に補正信号を出力する補正制御回路と、を備え、
    　前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、前記補正制御回路から出力された前記補正信号に基づいてオフセット電圧を補正するように構成されている、請求項１に記載の階調電圧発生回路。
  4. 　前記ボルテージフォロワ回路群に含まれる前記複数のボルテージフォロワ回路は、オフセットキャンセル機能を備えるように構成されている、請求項１に記載の階調電圧発生回路。
  5. 　前記複数の選択回路に入力される前記画像データに基づいて、表示パネルの表示中で未使用階調電圧を検出し、該検出した未使用階調電圧を出力する前記ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、請求項１に記載の階調電圧発生回路。
  6. 　前記複数の選択回路に入力される前記画像データに基づいて、前記ボルテージフォロワ回路ユニットの前記所定数のボルテージフォロワ回路のうち表示パネルの表示中で未使用ボルテージフォロワ回路を検出し、該検出した未使用ボルテージフォロワ回路をオフ状態とさせる未使用階調検出回路を備えている、請求項１に記載の階調電圧発生回路。
  7. 　行列状に配置された複数の画素と、前記複数の画素に列又は行毎に接続された複数の信号線と、前記複数の画素のうちの前記階調電圧を印加すべき画素を行又は列毎に選択するための複数の走査線と、を備える表示パネルと、
    　前記複数の走査線を介して前記画素の選択を行う走査線駆動回路と、
    　前記複数の信号線に前記複数の出力端がそれぞれ接続された請求項１乃至６のいずれかに記載の階調電圧発生回路と、
    　前記画像データに対応する階調電圧が前記複数の画素に印加されるように、前記階調電圧発生回路による前記複数の出力端からの前記階調電圧の出力と前記走査線駆動回路による前記画素の選択とを制御するタイミングコントローラと、を備える、表示装置。
     
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