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WO2011127686A1 - 多输入比较器和电源转换电路 - Google Patents

多输入比较器和电源转换电路 Download PDF

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Publication number
WO2011127686A1
WO2011127686A1 PCT/CN2010/074166 CN2010074166W WO2011127686A1 WO 2011127686 A1 WO2011127686 A1 WO 2011127686A1 CN 2010074166 W CN2010074166 W CN 2010074166W WO 2011127686 A1 WO2011127686 A1 WO 2011127686A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
current
voltage
input
resistor
Prior art date
Application number
PCT/CN2010/074166
Other languages
English (en)
French (fr)
Inventor
王钊
董贤辉
杨晓东
Original Assignee
无锡中星微电子有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 无锡中星微电子有限公司 filed Critical 无锡中星微电子有限公司
Priority to SG2010047041A priority Critical patent/SG174846A1/en
Priority to CA2707889A priority patent/CA2707889A1/en
Publication of WO2011127686A1 publication Critical patent/WO2011127686A1/zh

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators

Definitions

  • the present invention relates to the field of circuits, and more particularly to a multi-input comparator and a power conversion circuit. Background technique
  • FIG. 1 is a schematic diagram of a comparison principle of a PWM comparator, wherein EAO is an error amplification signal output by an error amplifier (Error Amplifier), Ramp For the sawtooth wave or triangle wave signal, please refer to Figure 1.
  • the PWM comparator is used to compare the error amplification signal EAO with the triangular wave signal Ramp to generate and output the pulse width modulation signal PWMO.
  • the pulse The wide modulation signal PWMO is at a high level; when the error amplification signal EAO is smaller than the triangular wave signal Ramp signal, the pulse width modulation signal PWMO is at a low level. That is, the output of the PWM comparator is equal to the triangular wave signal at the error amplification signal EAO. Flip when Ramp.
  • the pulse width modulation system can generate the pulse width modulation signal PWMO of different pulse widths by the error amplification signal EAO signal, which is the principle of pulse width modulation. It can be seen from Fig. 1 that when the error amplification signal EAO rises, the time when the pulse width modulation signal PWMO is at a high level increases, that is, the duty ratio increases; when the error amplification signal EAO decreases, the pulse width modulation signal PWMO The time that is high is reduced, that is, the duty cycle is reduced. For various DC-DC converters, DC-AC converters and AC-DC converters, it is usually necessary to adjust the power device through a feedback loop. Duty cycle. If the frequency of the triangular wave signal Ramp is fixed, the modulation of the pulse width corresponds to the modulation of the duty cycle.
  • Ramp is generally generated by an oscillator.
  • a commonly used oscillator generally outputs a sawtooth wave as shown in Fig. 1.
  • the sawtooth wave has a valley voltage of zero volts.
  • the duty cycle required for the loop steady state is equal to VO/VIN, and VO is the output of the DC-DC converter.
  • Voltage, VIN is the input voltage of the DC-DC converter. When the input voltage VIN is large and the output voltage VO is small, the required duty cycle is small.
  • the sawtooth wave signal Ramp is usually raised by a certain level ⁇ ⁇
  • FIG. 2 shows two sawtooth wave signals before and after the voltage boost, where Rampl is the sawtooth wave signal before the boost, and Ramp2 is the boosted sawtooth wave signal.
  • ⁇ ⁇ is the boosting amplitude voltage.
  • Figure 3 is a circuit diagram of a conventional boost sawtooth signal Ramp.
  • the circuit includes an operational amplifier ⁇ 1, an oscillator, resistors R1 and R2, PMOS transistors MP1, MP2 and MP3, and NMOS transistors MN1, MN2 and MN3.
  • the oscillator generates a sawtooth wave signal Rampl before the voltage is boosted, and the intermediate node of the resistor R2 and the PMOS transistor is an output terminal for outputting the sawtooth wave signal Ramp2 after the voltage is boosted.
  • the connection relationship of each electrical device is shown in FIG. , the description will not be repeated here.
  • Ramp2 will increase the voltage of V1 R2/R1) compared to Rampl.
  • this circuit design is not only complicated, but is also limited by the response speed of the op amp OP1.
  • Figure 4 is a circuit diagram of the conventional current mode implementation of the error amplifier output signal EAO minus the current sampling signal ISEN, and then compared with the boosted sawtooth signal RampSH to generate a pulse width modulation signal PWMO, which is the second method described above.
  • the circuit includes an operational amplifier OP2, an oscillator, a boost circuit, resistors R3 and R4, a PMOS transistor MP11, an MP12, an NMOS transistor MN11, a current sampling current source, and a PWM comparator, wherein R3 is equal to R4.
  • the connection relationship of each electrical device is shown in Figure 4, and will not be repeated here.
  • the sawtooth signal Ramp is boosted to RampSH, the error amplified signal EAO minus the current sampling signal ISEN obtains the output voltage EAO_ISEN, and the PWM comparator compares EAOJSEN and RampSH to generate the pulse width modulation signal PWMO.
  • this design is not only complicated, but also limited by the op amp's response speed.
  • Another object of the present invention is to provide a power conversion circuit that employs a multi-input comparator having a current input.
  • a multi-input comparator includes: a first differential transistor having a gate as a first voltage input terminal of the multi-input comparator, the first voltage input receiving a first voltage; a second differential transistor forming a differential transistor pair with the first differential transistor, a gate thereof serving as a second voltage input terminal of the multi-input comparator, and a second voltage input terminal receiving a second voltage;
  • the multi-input comparator further includes a resistor, one end of the resistor is connected to the source of the first differential transistor, and the other end of the resistor is connected to the source of the second differential transistor, wherein the resistor and the a node connected to a differential transistor as a current input terminal of the multi-input comparator, the current input terminal is connected to an injection current source; or a node connected to the second differential transistor as a current input of the multi-input comparator The current input terminal is connected to the current extraction source.
  • a power conversion circuit includes: the multi-input comparator, wherein a current input terminal is connected to a DC current source or a DC current source, and the error amplification signal is used as a first voltage.
  • the triangular wave signal is input as a second voltage to the second voltage input end, and is used for comparing the error amplification signal and the triangular wave signal to generate a pulse width modulation signal; comprising a power conversion pole of the power switch, used in the power switch
  • An input voltage is converted into an output voltage under the control of turning on and off, wherein the pulse width modulation signal drives the power switch to be turned on and off; and the voltage sampling circuit is configured to sample the output voltage to obtain a Feedback voltage; an error amplifier for error amplifying the reference voltage and the feedback voltage to generate the error amplification signal.
  • Figure 1 is a schematic diagram of a comparative principle of a PWM comparator
  • Figure 2 is a schematic diagram of two sawtooth signals before and after voltage boosting
  • Figure 3 is a circuit diagram of a conventional boost sawtooth signal Ramp
  • Figure 4 is a schematic diagram of the conventional current mode error amplifier output signal EAO minus the current sampling signal ISEN, and then compared with the boosted sawtooth signal RampSH to generate a pulse width modulation signal PWMO;
  • 5A is a schematic circuit diagram of a first implementation of the multi-input comparator of the present invention in the first embodiment
  • 5B is a schematic circuit diagram of a second implementation manner of the multi-input comparator of the present invention in the first embodiment
  • 5C is a schematic circuit diagram of a third implementation manner of the multi-input comparator of the present invention in the first embodiment
  • 5D is a schematic circuit diagram of a fourth implementation manner of the multi-input comparator of the present invention in the first embodiment
  • 5E is a schematic circuit diagram of a fifth implementation manner of the multi-input comparator of the present invention in the first embodiment
  • 5F is a schematic circuit diagram of a sixth implementation manner of the multi-input comparator of the present invention in the first embodiment
  • 6A is a schematic circuit diagram of a first implementation manner of a multiple input comparator of the present invention in a second embodiment
  • 6B is a schematic circuit diagram of a second implementation manner of the multiple input comparator of the present invention in the second embodiment
  • FIG. 7 is a circuit diagram of a multi-input comparator of the present invention in a third embodiment
  • FIG. 8A is a circuit diagram showing a first implementation of a power conversion circuit of an embodiment of the present invention.
  • 8B is a circuit diagram showing a second implementation manner of the power conversion circuit of the present invention in an embodiment
  • 8C is a circuit diagram showing a third implementation manner of the power conversion circuit of the present invention in an embodiment. Intention; and
  • Figure 8D is a circuit diagram showing a fourth implementation of the power conversion circuit of the present invention in one embodiment.
  • one embodiment or “an embodiment” as used herein means that a particular feature, structure, or characteristic associated with the described embodiments can be included in at least one implementation of the invention.
  • the appearances of the "a” or “an” In addition, the order of the modules in the method, the flowchart or the functional block diagrams of the one or more embodiments is not intended to be in any specific order, and is not intended to limit the invention.
  • Figure 5A is a circuit diagram showing a first implementation of the multi-input comparator of the first embodiment 500 of the present invention.
  • the multi-input comparator 500 includes a first differential transistor MP51, a second differential transistor MP52 that forms a differential transistor pair with the first differential transistor MP51, a first resistor R51, a second resistor R52, and a current source. 151, wherein an aspect ratio of the first differential transistor MP51 is equal to an aspect ratio of the second differential transistor MP52.
  • the first differential transistor MP51 is a PMOS transistor having a gate as a first voltage input terminal of the multi-input comparator, the first voltage input terminal receives a first voltage EAO
  • the second differential transistor MP52 is also a PMOS transistor having a gate as a second voltage input terminal of the multi-input comparator, the second voltage input terminal receiving a second voltage Ramp, one end of the first resistor R51 and a source of the first differential transistor MP51 Connected, one end of the second resistor R52 is connected to the source of the second differential transistor MP52, the other end of the first resistor R51 is connected to the other end of the second resistor R52 at the node Vcm, and the current source 151 is injected.
  • the mode is connected to the node Vcm.
  • the current input terminal INJ is connected to an injection current source, and the injection current source can be injected into the current input terminal.
  • Current It should be noted that one node is connected to the injection current.
  • the source means that the injected current source will inject a current into the node, and a node connected to the current sink (Current Sink) means that the pumping current source will draw a current to the node.
  • the multi-input comparator 500 further includes: NMOS transistors MN51, MN52 and MN53, a current source 152, and an inverter INV51.
  • the drain of the NMOS transistor MN51 is connected to the drain of the first differential transistor MP51, the source thereof is grounded, and the gate thereof is connected to the drain thereof; the drain of the NMOS transistor MN52 and the second differential transistor MP52 The drain is connected, its source is grounded, and its gate is connected to the gate of the NMOS transistor MN51.
  • the NMOS transistors MN51 and MN52 form a 1 : 1 current mirror.
  • the drain of the NMOS transistor MN53 is connected to the current source 152, the source thereof is grounded, the gate thereof is connected to the drain of the NMOS transistor MN52, and the input terminal of the inverter INV51 is connected to the intermediate node of the current source 152 and the NMOS transistor MN53.
  • the other end acts as a voltage output PWMO.
  • the current of the second differential transistor MP52 is equal to the current of the NMOS transistor MN52, and the NMOS transistor MN51 and the NMOS transistor MN52 are the 1:1 current mirror and the length and width of the first differential transistor MP51.
  • the ratio is equal to the aspect ratio of the second differential transistor MP52. Therefore, when the flip point is corresponding, the gate-source voltage Vgs of the first differential transistor MP51 and the gate-source voltage Vgs of the second differential transistor MP52 are also equal, according to the circuit principle:
  • VEAO is the voltage of the error amplification signal EAO
  • VRamp is the voltage of the sawtooth Ramp
  • VR51 is the voltage drop of the first resistor R51
  • VGS MP51 MP51 tube The gate-source voltage
  • VGS MP52 is the gate-source voltage of the MP52 transistor
  • Vcm the voltage of the Vcm node
  • II is the current flowing through the first resistor R51
  • I IN j is the current injected into the current input terminal. 3 ⁇ 4 ⁇ indicates the bias voltage.
  • the multi-input comparator 500 implements VEAO and VRamp+V. Comparison of ffset .
  • the resistance of the first resistor R51 can be selected to be equal to the resistance of the second resistor R52, both R, then V.
  • Ffset R*I, if I is a DC current, the equivalent VRamp signal is raised by R* l m] . If ⁇ ⁇ is a sampling current ISEN, the voltage corresponding to VRamp and sampling current ISEN can be realized. Add together.
  • the resistance of the first resistor R51 may not be equal to the resistance of the second resistor R52, in order to achieve VRamp more easily.
  • the second resistor R52 has a higher resistance than the first resistor R51.
  • the injection current I!NJ can be easily obtained from the reference current source circuit which is usually present in various analog chips, can be generated based on the constant-gm type current source, or can be based on AV BE /R type, V th / R-type, VB E / R type or current source generation circuit based on band-gap reference.
  • a current source based on a Band-gap reference can achieve better results, and the boosted voltage amplitude is more constant, proportional to the bandgap voltage.
  • the aspect ratio of the first differential transistor MP51 may not be equal to the aspect ratio of the second differential transistor MP52, and the aspect ratios of the NMOS transistors MN51 and MN52 must also be unequal.
  • the aspect ratio of MP51 and MP52 and the aspect ratio of MN51 and MN52 can be set freely, as long as the gate and source voltages of MP51 and MP52 are equal when the comparator is flipped.
  • the complicated and slow response sawtooth wave lifting circuit shown in FIG. 3 is no longer needed, and the error amplification signal EAO and the current sampling signal ISEN shown in FIG. 4 are no longer needed.
  • the subtraction circuit only needs to add two resistors and a current input terminal in the common comparator to realize the voltage boost of the RAMP signal and the subtraction effect of the sampling current and the error amplification signal EAO, which greatly simplifies the circuit structure and also improves The response speed.
  • FIG. 5B is a schematic circuit diagram of a second implementation of the multi-input comparator of the first embodiment 500 of the present invention.
  • the multi-input comparator shown in FIG. 5B is substantially the same as the multi-input comparator shown in FIG. 5A, except that: the multi-input comparator shown in FIG. 5B
  • a node connecting the two resistors R52 and the second differential transistor MP52 serves as a current input terminal INL of the multi-input comparator 500.
  • the current input terminal INJ is connected to the extraction current source, and the extraction current source can extract current from the current input terminal.
  • FIG. 5C is a schematic circuit diagram of a third implementation of the multi-input comparator of the first embodiment 500 of the present invention.
  • the multi-input comparator shown in FIG. 5C is mostly the same as the multi-input comparator shown in FIG. 5A, except that: the multi-input comparator shown in FIG. 5C does not.
  • a first resistor R51 is provided, and a source of the first differential transistor MP51 serves as a current input terminal INJ of the multi-input comparator 500.
  • VEAO VRamp+V.
  • FIG. 5D is a schematic circuit diagram of a fourth implementation of the multi-input comparator of the first embodiment 500 of the present invention.
  • the multi-input comparator shown in FIG. 5D is mostly the same as the multi-input comparator shown in FIG. 5C, except that: in the multi-input comparator shown in FIG. 5D A connection point of the second differential transistor MP51 and the second resistor R52 is used as a current input terminal INL of the multi-input comparator 500.
  • the current input terminal INJ is connected to an extraction current source, and the extraction current source can extract current from the current input terminal.
  • the differential transistors MP1 and MP2 shown in Figures 5A-D are PMOS transistors, and it is obvious that they can be implemented by other transistors, such as NMOS transistors.
  • 5E is a circuit diagram of a fifth implementation of the multi-input comparator of the first embodiment 500 of the present invention, wherein the differential transistors are all NMOS transistors.
  • the main difference between the multi-input comparator shown in FIG. 5E and the multi-input comparator shown in FIGS. 5A and 5B is that the transistor MP51 in FIGS. 5A and 5B is shown.
  • MP52 is a differential transistor pair
  • transistors MN51 and MN52 in Figure 5E are differential transistor pairs
  • PMOS transistors are modified for NMOS transistors, and other modifications.
  • FIG. 5E when the first resistor R51 and the connection node INJ1 of the first differential transistor MN51 are used as current inputs, the current input terminal is connected to the injection current source. at this time,
  • VEAO Vcm+VR51+IVGS MP51 l
  • VRamp Vcm +VR52+IVGS MP52 I
  • V. Ffset2 R51*( 12+ I) - R52*I2,
  • 5F is a circuit diagram of a sixth implementation of the multi-input comparator of the first embodiment 500 of the present invention, wherein the differential transistors are also NMOS transistors.
  • the main difference between the multi-input comparator shown in FIG. 5F and the multi-input comparator shown in FIG. 5E is that: the second resistor is not provided in the multi-input comparator shown in FIG. 5F. R52.
  • Ffset2 R51*( 12+ I) - R52*I2
  • VEAO VRamp+V.
  • Ffset2 , V. Ffset2 R51* (12+I)
  • 12 is the current flowing from the second differential transistor MP52 to the current source 152.
  • the source of the second differential transistor MN52 is the current input terminal INJ2
  • Ffset2 , V. Ffset2 R51*( 12+ I) is also applicable
  • I IW represents the current drawn from the current input terminal INJ2.
  • Figure 6A is a circuit diagram showing a first implementation of the multi-input comparator of the second embodiment 600 of the present invention.
  • the multi-input comparator 600 also includes a first differential transistor MP61, and a first difference, compared to the multi-input comparator 500 illustrated in FIGS. 5A and 5B.
  • the transistor MP61 forms the second differential transistor MP62 of the differential transistor pair, the first resistor R61, the second resistor R62, and the current source 161, and the above-described electrical devices are connected in the same manner as in FIGS. 5A and 5B, and the description thereof will not be repeated here.
  • connection node ⁇ of the first resistor R61 and the first differential transistor MP61 can serve as a current input terminal, and the current input terminal is connected to the injection current source.
  • the node INJ2 of the second resistor R62 connected to the second differential transistor MP62 can also serve as a current input terminal, and the current input terminal INJ is connected to the injection current source.
  • the multi-input comparator 600 further includes: PMOS transistors MP63 and MP64, NMOS transistors MN61, MN62, MN63, and MN64, and an inverter INV61.
  • the source of the PMOS transistor MP63 is connected to the power supply VDD, the gate thereof is connected to the drain thereof, and the drain thereof is connected to the drain of the NMOS transistor MN64.
  • the source of the MN 64 is grounded.
  • the drain of the MN61 transistor is connected to the drain of the first differential transistor MP61, the source thereof is grounded, and the gate thereof is connected to the gate of the NMOS transistor MN64; the drain of the NMOS transistor MN62 and the second The drain of the differential transistor MP62 is connected and its source is grounded.
  • the source of the PMOS transistor MP64 is connected to the power supply VDD, the gate thereof is connected to the gate of the PMOS transistor MP63, and the drain thereof is connected to the drain of the NMOS transistor MN63.
  • the source of the NMOS transistor MN63 is grounded, and the gate thereof and the NMOS are connected.
  • the gate of the tube MN62 is connected.
  • the input terminal of the inverter INV61 is connected to the intermediate node of the PMOS transistor MP64 and the NMOS transistor MN63, and its output terminal is used as the voltage output terminal PWMO of the multi-input comparator 600.
  • MN61 and MN64 form a current mirror
  • MN63 and MN62 form a current mirror
  • MP63 and MP64 form a current mirror.
  • FIG. 6B is a schematic circuit diagram of a second implementation of the multi-input comparator of the second embodiment 600 of the present invention.
  • the multi-input comparator shown in FIG. 6B is mostly the same as the multi-input comparator shown in FIG. 6A, except that: the multi-input comparator shown in FIG. 6B does not.
  • the first resistor R61 is provided, and the source of the first differential transistor MP61 is extremely ⁇ .
  • VEAO VRamp + V. Ffsetl , V.
  • FIG. 7 is a circuit diagram of a multi-input comparator of the present invention in a third embodiment 700.
  • the multi-input comparator 700 also includes a first differential transistor MP71 and a second differential transistor pair with the first differential transistor MP71, as compared to the multi-input comparator 600 illustrated in FIG. 6A.
  • the differential transistor MP72, the first resistor R71, the second resistor R72, and the current source 171, and the above-described electrical device are connected in the same manner as in FIG. 6A, and the description thereof will not be repeated here.
  • connection node ⁇ of the first resistor R71 and the first differential transistor MP71 can serve as a current input terminal, and the current input terminal is connected to the injection current source.
  • the node INJ2 of the second resistor R72 connected to the second differential transistor MP72 can also serve as a current input terminal, and the current input terminal INJ is connected to the injection current source.
  • the multi-input comparator 700 further includes: PMOS transistors MP73, MP74, NMOS transistors MN73, MN74, MN71, and MN72, a first inverter INV71 and a second inverter INV72.
  • the source of the PMOS transistor MP73 is connected to the power supply VDD, the drain thereof is connected to the drain of the NMOS transistor MN73, the gate thereof is connected to the drain thereof, and the source of the NMOS transistor MN73 is connected to the drain of the NMOS transistor MN71, the MN71 The source is grounded.
  • the source of the PMOS transistor MN74 is connected to the power supply VDD, the drain thereof is connected to the drain of the NMOS transistor MN74, the gate thereof is connected to the gate of the MP73 tube, and the source of the MN74 is connected to the drain of the NMOS transistor MN72.
  • the gate is connected to the gate of the MN73 transistor, the source of the MN72 is grounded, and the gate is connected to the gate of the MN71.
  • the input end of the first inverter INV71 is connected to the intermediate node of the PMOS transistor MP74 and the NMOS transistor MN74, the output end thereof is connected to the input end of the second inverter INV72, and the output end of the second inverter INV72 is used as the The voltage output PWMO of the comparator 700 is input.
  • MN71 and MN72 form a current mirror
  • MN73 and MN74 form a current mirror
  • MP73 and MP74 form a current mirror.
  • the first resistor R71 can also be set to zero.
  • the multi-input comparator of the present invention realizes the gate voltage VEAO of the first differential transistor by connecting the first resistor and/or the second resistor to the source of the first differential transistor and/or the second differential transistor.
  • the comparison of the gate voltage VRamp of the second differential transistor and the sum of the offset voltages, the above settings can be applied to various types of comparator input stages, and the first stage or other stages of the comparator have many existing implementations, here I will not introduce them one by one.
  • the NMOS transistor can also be used to implement the differential transistor pair in the multi-input comparator shown in FIGS. 6A, 6B, and 7, and the multi-input comparator shown in FIG. 5E and FIG. 5F can be specifically implemented. .
  • FIG. 8A is a schematic circuit diagram of a first implementation of a power conversion circuit of an embodiment 800 of the present invention.
  • the power conversion circuit 800 includes a multi-input comparator. 810, power conversion stage 830, voltage sampling circuit 840, and error amplifier 850.
  • the multi-input comparator 810 can be any one of the types shown in FIG. 5-7. It can be seen from the above description that it has not only two voltage input terminals but also a current input terminal INL, the current input terminal INJ.
  • the error amplification signal EAO is input as the first voltage input to the first voltage input terminal
  • the triangular wave signal Ramp is used as the second voltage input to the second voltage input terminal for comparing the error amplification signal EAO and the triangular wave signal Ramp to generate pulses Wide modulation signal.
  • the power conversion stage 830 includes a power switch for converting an input voltage Vin into an output voltage Vo under the control of turning on and off of the power switch, wherein the pulse width modulation signal drives the conduction of the power switch Pass and shut down.
  • the voltage sampling circuit 840 is configured to sample the output voltage to obtain a feedback voltage Vfb.
  • the error amplifier 850 performs error amplification on the reference voltage Vref and the feedback voltage Vfb to generate the error amplified signal EAOo.
  • the triangular wave signal Ramp is generally generated by an oscillator OSC
  • the pulse width modulated signal is The power switch is turned on and off by the PWM controller 820.
  • the multi-input comparator 810 flips the pulse width modulation signal output by the multi-input comparator PWM, that is, from a high level to a low level. The level, or a low level transition to a high level, the deviation voltage is linearly proportional to the injection current.
  • FIG. 8B is a circuit diagram showing a second implementation of the power conversion circuit of the present invention in an embodiment 800.
  • the power conversion circuit shown in FIG. 8B is mostly the same as the power conversion circuit shown in FIG. 8A, except that the power conversion circuit 800 further includes a current sampling circuit 860. And a current for sampling the power switch in the power conversion stage, and connecting the sampling current to the current input terminal in an injection manner.
  • FIG. 8C is a circuit diagram showing a third implementation of the power conversion circuit of the present invention in an embodiment 800.
  • the power conversion circuit shown in FIG. 8C is mostly the same as the power conversion circuit shown in FIG. 8A, except that: the current input terminal of the multi-input comparator 810 is input. The current is connected to the DC current source IDC in an extracted manner.
  • FIG. 8D is a circuit diagram of a fourth implementation of the power conversion circuit of the present invention in an embodiment 800.
  • the power conversion circuit shown in FIG. 8D is mostly the same as the power conversion circuit shown in FIG. 8B, except that the DC current source IDC and the power obtained by the current sampling circuit 860 are obtained.
  • the current of the switch is connected in an extracted manner to the multi-input comparison Current input of the device.
  • the multi-input comparator of the present invention can add a more complex comparison function by adding a current input terminal, and can also simplify the circuit design.

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Description

多输入比较器和电源转换电路 技术领域
本发明涉及电路领域， 特别是关于一种多输入比较器及电源转换电路。 背景技术
在现有技术中， 通常脉宽调制系统都采用了一个脉宽调制比较器（PWM Comparator 图 1为 PWM比较器的比较原理示意图， 其中 EAO为误差放 大器 (Error Amplifier)输出的误差放大信号， Ramp为锯齿波或三角波信号。请 参看图 1所示， PWM比较器用来比较误差放大信号 EAO与三角波信号 Ramp, 产生并输出脉宽调制信号 PWMO。 当误差放大信号 EAO 大于三角波信号 Ramp信号时， 脉宽调制信号 PWMO为高电平； 当误差放大信号 EAO小于 三角波信号 Ramp信号时， 脉宽调制信号 PWMO为低电平。 也就是说， 所述 PWM比较器的输出在误差放大信号 EAO等于三角波信号 Ramp时翻转。
脉宽调制系统通过误差放大信号 EAO信号的变化，可以产生不同脉冲宽 度的脉宽调制信号 PWMO, 这就是脉宽调制的原理。 从图 1可以看出， 当误 差放大信号 EAO升高时， 脉宽调制信号 PWMO为高电平的时间就会增加， 即占空比增加； 当误差放大信号 EAO降低时， 脉宽调制信号 PWMO为高电 平的时间就会减小， 即占空比减小。 对于各种直流 -直流转换器 （DC-DC Converter),直流 -交流转换器（DC-AC Converter)和交流 -直流转换器（AC-DC Converter), 通常需要通过反馈环路来调整功率器件的占空比。如果三角波信 号 Ramp的频率固定， 脉冲宽度的调制就对应于占空比的调制。
Ramp—般由振荡器产生， 常用的振荡器一般输出如图 1中的锯齿波，一 般此类锯齿波的谷值电压为零伏。以降压型的直流 -直流转换器（Buck DC-DC converter) 为例， 环路稳态时所需的占空比 (Duty cycle)等于 VO/VIN, VO为 所述直流 -直流转换器的输出电压， VIN为所述直流 -直流转换器的输入电压。 当输入电压 VIN较大， 输出电压 VO较小时， 所需的占空比很小。 如果直接 采用谷值电压为零伏的锯齿波信号 Ramp,则当系统需要的占空比很小时误差 放大信号 EAO会处于很低的位置而接近零伏，那么误差放大器的输出器件会 因此退出饱和区， 从而导致其增益大幅减小， 无法实现误差放大器的正常功 能。 因此， 通常会将锯齿波信号 Ramp提升一定的电平 Δ ν， 图 2示出了电压 提升前后的两个锯齿波信号， 其中 Rampl为提升前的锯齿波信号， Ramp2为 提升后的锯齿波信号， Δ ν为提升幅度电压。
图 3为一种传统的提升锯齿波信号 Ramp的电路图。 请参阅图 3所示， 所述电路包括运算放大器 ΟΡ1、振荡器、 电阻 R1和 R2、 PMOS晶体管 MP1、 MP2和 MP3、 NMOS晶体管 MN1、 MN2和 MN3。所述振荡器产生电压提升 前的锯齿波信号 Rampl , 电阻 R2和 PMOS管的中间节点为输出端， 用于输 出电压提升后的锯齿波信号 Ramp2， 各个电器件的连接关系请见图 3所示， 此处不再重复描述。根据电路原理可知， Ramp2会较 Rampl提升 V1 R2/R1) 的电压。 然而， 这种电路设计不仅复杂， 而且还会受运算放大器 OP1的响应 速度限制。
对于传统的电流模式， 通常需要将锯齿波信号 Ramp与采样到的电感电 流相加， 然后与误差放大器的输出相比较， 从而产生脉宽调制信号； 或者将 误差放大器的输出电压转换为电流， 然后减去采样到的电感电流， 然后再变 成电压信号， 与提升后的 Ramp相比较， 产生脉宽调制信号。
图 4为传统电流模式实现误差放大器输出信号 EAO减去电流采样信号 ISEN, 再与提升后的锯齿波信号 RampSH比较产生脉宽调制信号 PWMO的 电路原理图， 其为上述中的第二种方法。 请参阅图 4所示， 所述电路包括运 算放大器 OP2、 振荡器、 提升电路、 电阻 R3和 R4、 PMOS晶体管 MP11、 MP12、 NMOS晶体管 MN11、 电流采样电流源、 PWM比较器， 其中可以取 R3等于 R4。 各个电器件的连接关系请见图 4所示， 此处不再重复描述。 通 过上述电路， 锯齿波信号 Ramp被提升为 RampSH, 误差放大信号 EAO减去 了电流采样信号 ISEN得到了输出电压 EAO_ISEN， 所述 PWM比较器比较 EAOJSEN和 RampSH生成脉宽调制信号 PWMO。同样，这种设计不仅复杂， 而且会受运算放大器的响应速度限制。
因此， 希望提出一种改进的技术方案来克服上述问题。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较 佳实施例。 在本部分以及本申请的说明书摘要和发明名称中可能会做些简化 或省略以避免使本部分、 说明书摘要和发明名称的目的模糊， 而这种简化或 省略不能用于限制本发明的范围。
本发明的目的之一在于提供一种多输入比较器， 其不仅具有两个电压输 入端， 还包括有一个电流输入端。
本发明的目的之二在于提供一种电源转换电路， 其采用具有电流输入端 的多输入比较器。
根据本发明的一方面， 本发明提供一种多输入比较器， 其包括： 第一差 分晶体管， 其栅极作为所述多输入比较器的第一电压输入端， 所述第一电压 输入端接收第一电压； 与第一差分晶体管形成差分晶体管对的第二差分晶体 管， 其栅极作为所述多输入比较器的第二电压输入端， 所述第二电压输入端 接收第二电压； 其特征在于， 所述多输入比较器还包括一电阻， 所述电阻的 一端与第一差分晶体管的源极相连， 所述电阻的另一端与第二差分晶体管的 源极相连， 其中所述电阻与第一差分晶体管相连的节点作为所述多输入比较 器的电流输入端， 所述电流输入端连接注入电流源； 或所述电阻与第二差分 晶体管相连的节点作为所述多输入比较器的电流输入端， 所述电流输入端连 接抽取电流源。
根据本发明的另一方面， 本发明提供一种电源转换电路， 其包括： 所述 的多输入比较器， 其电流输入端连接注入直流电流源或抽取直流电流源， 误 差放大信号作为第一电压输入第一电压输入端， 三角波信号作为第二电压输 入第二电压输入端， 其用于比较误差放大信号和三角波信号产生脉宽调制信 号； 包括功率开关的功率转换极， 用于在功率开关的导通和关断的控制下将 一输入电压转换为一输出电压， 其中所述脉宽调制信号驱动所述功率开关的 导通和关断； 电压采样电路， 用于采样所述输出电压得到一反馈电压； 误差 放大器，用于将参考电压和反馈电压进行误差放大以生成所述误差放大信号。
与现有技术相比， 在本发明中通过在比较器中增加电流输入端， 不但可 以完成更为复杂的比较功能， 还可以简化电路设计。
在结合参考附图及接下来的实施例的详细描述后， 本发明的其它目的、 特点和优点将会是显而易见的。
附图说明 参考附图及接下来的详细描述后， 本发明将更容易理解， 其中： 图 1为 PWM比较器的比较原理示意图；
图 2为电压提升前后的两个锯齿波信号的示意图；
图 3为一种传统的提升锯齿波信号 Ramp的电路图；
图 4为传统电流模式实现误差放大器输出信号 EAO减去电流采样信号 ISEN, 再与提升后的锯齿波信号 RampSH比较产生脉宽调制信号 PWMO的 电路原理图；
图 5A 为本发明多输入比较器在第一实施例中的第一种实现方式的电路 示意图；
图 5B 为本发明多输入比较器在第一实施例中的第二种实现方式的电路 示意图；
图 5C 为本发明多输入比较器在第一实施例中的第三种实现方式的电路 示意图；
图 5D 为本发明多输入比较器在第一实施例中的第四种实现方式的电路 示意图；
图 5E 为本发明多输入比较器在第一实施例中的第五种实现方式的电路 示意图；
图 5F 为本发明多输入比较器在第一实施例中的第六种实现方式的电路 示意图；
图 6A 为本发明多输入比较器在第二实施例中的第一种实现方式的电路 示意图；
图 6B 为本发明多输入比较器在第二实施例中的第二种实现方式的电路 示意图；
图 7为本发明多输入比较器在第三实施例中的电路示意图；
图 8A 为本发明电源转换电路在一实施例中的第一种实现方式的电路示 意图；
图 8B 为本发明电源转换电路在一实施例中的第二种实现方式的电路示 意图；
图 8C 为本发明电源转换电路在一实施例中的第三种实现方式的电路示 意图； 和
图 8D 为本发明电源转换电路在一实施例中的第四种实现方式的电路示 意图。
具体实施方式
本发明的详细描述主要通过程序、 步骤、 逻辑块、 过程或其他象征性的 描述来呈现， 其直接或间接地模拟本发明中的技术方案的运作。 所属领域内 的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的 介绍他们的工作本质。
此处所称的 "一个实施例"或 "实施例"是指与所述实施例相关的特定 特征、 结构或特性至少可包含于本发明至少一个实现方式中。 在本说明书中 不同地方出现的 "在一个实施例中"并非必须都指同一个实施例， 也不必须 是与其他实施例互相排斥的单独或选择实施例。 此外， 表示一个或多个实施 例的方法、 流程图或功能框图中的模块顺序并非固定的指代任何特定顺序， 也不构成对本发明的限制。
图 5A为本发明多输入比较器在第一实施例 500中的第一种实现方式的 电路示意图。 请参阅图 5A所示， 所述多输入比较器 500包括第一差分晶体 管 MP51、 与第一差分晶体管 MP51 形成差分晶体管对的第二差分晶体管 MP52、 第一电阻 R51、 第二电阻 R52和电流源 151， 其中所述第一差分晶体 管 MP51的长宽比等于第二差分晶体管 MP52的长宽比。
所述第一差分晶体管 MP51为 PMOS管， 其栅极作为所述多输入比较器 的第一电压输入端， 所述第一电压输入端接收第一电压 EAO; 所述第二差分 晶体管 MP52也为 PMOS管， 其栅极作为所述多输入比较器的第二电压输入 端， 所述第二电压输入端接收第二电压 Ramp, 所述第一电阻 R51 的一端与 第一差分晶体管 MP51的源极相连， 所述第二电阻 R52的一端与第二差分晶 体管 MP52的源极相连， 所述第一电阻 R51的另一端与第二电阻 R52的另一 端相连在节点 Vcm， 所述电流源 151以注入方式连接在节点 Vcm上。
所述第一电阻 R51与第一差分晶体管 MP51相连的节点作为所述多输入 比较器 500的电流输入端 INL所述电流输入端 INJ连接注入电流源，所述注 入电流源可以向电流输入端注入电流。 需要注意的是， 一节点连接注入电流 源 （Current Source) 意味着该注入电流源会向该节点注入一电流， 一节点连 接抽取电流源 （Current Sink) 意味着该抽取电流源会向该节点抽取一电流。
所述多输入比较器 500还包括： NMOS管 MN51、 MN52和 MN53、 电 流源 152和反向器 INV51。所述 NMOS管 MN51的漏极与所述第一差分晶体 管 MP51 的漏极相连， 其源极接地， 其栅极与其漏极相连； 所述 NMOS 管 MN52的漏极与所述第二差分晶体管 MP52的漏极相连， 其源极接地， 其栅 极与 NMOS管 MN51的栅极相连。 所述 NMOS管 MN51和 MN52形成 1 : 1 的电流镜。 所述 NMOS管 MN53的漏极与电流源 152相连， 其源极接地， 其 栅极与 NMOS管 MN52的漏极相连， 反向器 INV51 的输入端与电流源 152 和 NMOS管 MN53的中间节点相连， 另一端作为电压输出端 PWMO。
根据比较器的原理， 第二差分晶体管 MP52的电流等于 NMOS管 MN52的 电流时为比较器的翻转点， 又 NMOS管 MN51和 NMOS管 MN52为 1 : 1电 流镜且第一差分晶体管 MP51的长宽比等于第二差分晶体管 MP52的长宽比， 所以对应翻转点时， 第一差分晶体管 MP51的栅源电压 Vgs和第二差分晶体 管 MP52的栅源电压 Vgs也相等， 根据电路原理可得：
VEAO=Vcm-VR51-IVGSMP51l，
VRamp=Vcm -VR52-IVGSMP52I，
因此 VEAO-VRamp=VR52- VR51=R52*( 11+ I而)- R51*I1 ,
则 VEAO=VRamp+V。ffsetl， V。ffsetl= R52*( 11+ I皿) - R51*I1 (1) 其中 VEAO为误差放大信号 EAO的电压， VRamp为锯齿波 Ramp的电 压， VR51为第一电阻 R51上的电压降， VGSMP51 MP51管的栅源电压， VGSMP52为 MP52管的栅源电压， Vcm为 Vcm节点的电压， II为流过第一电 阻 R51的电流， IINj为向电流输入端注入的电流， 。¾^表示偏差电压。
从式 (1)可以看出，所述多输入比较器 500实现了 VEAO与 VRamp+V。ffset 的比较。 在一个优选的实施例中， 可以选择第一电阻 R51的电阻等于第二电 阻 R52的电阻， 均为 R, 那么 V。ffset= R*I而， 如果 I而为一直流电流， 则等效 将 VRamp信号提升了 R* lm], 如果 ΙΜ为一采样电流 ISEN, 则可以实现 VRamp与采样电流 ISEN对应的电压的相加。 在其他实施例中， 也可以选择 第一电阻 R51 的电阻不等于第二电阻 R52的电阻， 为了更容易实现 VRamp 信号的提升， 最好选择第二电阻 R52的电阻大于第一电阻 R51。注入电流 I!NJ 可以容易的从通常存在与各种模拟芯片中的参考电流源电路中得到， 可以为 基于 constant-gm型电流源产生电路， 也可以为基于 A VBE/R型、 Vth/R型、 VBE/R 型或基于带隙 (Band-gap)基准的电流源产生电路。 基于带隙 (Band-gap) 基准的电流源可以取得更好的效果， 提升的电压幅度更恒定， 与带隙电压成 比例。
在其他实施例中， 也可以设置所述第一差分晶体管 MP51 的长宽比不等 于第二差分晶体管 MP52的长宽比，此时所述 NMOS管 MN51和 MN52的长 宽比也必须不相等， 可以随意的设置 MP51和 MP52的长宽比以及 MN51和 MN52的长宽比， 只要能够保证比较器在翻转时， MP51和 MP52的栅源电压 相等即可。
与现有技术相比， 在本发明中， 不再需要图 3所示的复杂且响应速度慢 的锯齿波提升电路，也不再需要图 4所示的误差放大信号 EAO与电流采样信 号 ISEN 的相减电路， 仅仅需要在普通比较器中增加两个电阻以及一个电流 输入端就可以实现 RAMP 信号的电压提升以及采样电流与误差放大信号 EAO相减的效果， 大大简化了电路结构， 同时也提高了响应速度。
图 5B为本发明多输入比较器在第一实施例 500中的第二种实现方式的电 路示意图。 请结合参阅图 5A和图 5B所示， 图 5B示出的多输入比较器与图 5A示出的多输入比较器基本相同， 不同之处在于： 图 5B示出的多输入比较 器中的第二电阻 R52与第二差分晶体管 MP52相连的节点作为所述多输入比 较器 500的电流输入端 INL所述电流输入端 INJ连接抽取电流源，所述抽取 电流源可以从电流输入端抽取电流。 其中， 式 （1 ) VEAO=VRamp+V。ffsetl， V。ffsetl= R52*( Il+W- R51*I1同样适用于图 5B示出的多输入比较器，其中 1蕭 改为表示抽取电流。
图 5C为本发明多输入比较器在第一实施例 500中的第三种实现方式的电 路示意图。 请结合参阅图 5A和图 5C所示， 图 5C示出的多输入比较器与图 5A示出的多输入比较器大部分相同， 不同之处在于： 图 5C示出的多输入比 较器中不设置第一电阻 R51 , 第一差分晶体管 MP51 的源极作为所述多输入 比较器 500的电流输入端 INJ。同样的，式（l ) VEAO=VRamp+V。ffsetl， V。ffsetl= R52*( Il+W- R51*I1同样适用于图 5C示出的多输入比较器， 只是此时 R51 的电阻值变成了 0， 将上述公式进行修改后即可， VEAO=VRamp+V。ffsetl， Voffsetl= R52*( I1+IINJ), II为电流源 151流向第一差分晶体管 MP51的电流。
图 5D为本发明多输入比较器在第一实施例 500中的第四种实现方式的 电路示意图。 请结合参阅图 5C和图 5D所示， 图 5D示出的多输入比较器与 图 5C示出的多输入比较器大部分相同， 不同之处在于： 图 5D示出的多输入 比较器中的第二差分晶体管 MP51和第二电阻 R52的连接点作为所述多输入 比较器 500的电流输入端 INL所述电流输入端 INJ连接抽取电流源，所述抽 取电流源可以从电流输入端抽取电流。 同样的， 公式 VEAO=VRamp+V。ffsetl， V。ffsetl= R52*( Il+I皿)， 同样适用于图 5D示出的多输入比较器， 其中 I而表示 抽取电流， II为电流源 151流向第一差分晶体管 MP51的电流。
图 5A-D中示出的差分晶体管 MP1和 MP2均为 PMOS晶体管， 很显然， 它们也可以有其他晶体管实现， 比如 NMOS晶体管。
图 5E为本发明多输入比较器在第一实施例 500中的第五种实现方式的电 路示意图， 其中差分晶体管均为 NMOS晶体管。请结合参阅图 5A、 图 5B和 图 5E所示，图 5E示出的多输入比较器与图 5A和图 5B示出的多输入比较器 的主要区别在于：图 5A和图 5B中的晶体管 MP51和 MP52为差分晶体管对， 图 5E中的晶体管 MN51和 MN52为差分晶体管对， PMOS晶体管修改为了 NMOS晶体管， 以及其他改动。 请参看图 5E所示， 在第一电阻 R51和第一 差分晶体管 MN51的连接节点 INJ1作为电流输入端时，所述电流输入端连接 注入电流源。 此时，
VEAO=Vcm+VR51+IVGSMP51l， VRamp=Vcm +VR52+IVGSMP52I， 因此 VEAO-VRamp=VR51- VR52=R51*( 12+ I而) -R52*I2，
令 V。ffset2= R51*( 12+ I而) - R52*I2,
贝 ij VEAO=VRamp+V offset2 (2)
其中 12为流过第二电阻 R52的电流， IJM为向电流输入端注入的电流， 。¾^表示偏差电压。 从式 （2) 可以看出， 图 5E示出的多输入比较器可以 起到和图 5A同样的 Ramp信号的提升效果，只是此时偏差电压变为第一电阻 的压降减去第二电阻的压降。 在图 5E示出的多输入比较器中， 在第二电阻和第二差分晶体管 MN52 的连接节点 INJ2作为电流输入端时， 所述电流输入端连接抽取电流源， 所述 抽取电流源可以从电流输入端抽取电流， 其中， 公式 （ 2 ) VEAO=VRamp+V。ffset2， V。ffset2= R51*( 12+ I皿) - R52*I2同样适用， 只是 I而改 为表示抽取电流。
图 5F为本发明多输入比较器在第一实施例 500中的第六种实现方式的电 路示意图， 其中差分晶体管也均为 NMOS晶体管。 请结合参阅图 5E和图 5F 所示， 图 5F示出的多输入比较器与图 5E示出的多输入比较器的主要区别在 于： 图 5F示出的多输入比较器中不设置第二电阻 R52。在第一电阻 R51和第 一差分晶体管 MN51的连接节点作为电流输入端 ΙΝΠ时，所述电流输入端连 接注入电流源， 此时公式（2) VEAO=VRamp+V。ffset2， V。ffset2= R51*( 12+ I而) - R52*I2 同样适用， 只是此时 R52 的电阻值变成了 0， 简化公式得： VEAO=VRamp+V。ffset2， V。ffset2= R51*( 12+ I皿)， 12为从第二差分晶体管 MP52 流向电流源 152的电流。在第二差分晶体管 MN52的源极作为电流输入端 INJ2 时， 所述电流输入端连接抽取电流源， 此时公式 VEAO=VRamp+V。ffset2， V。ffset2= R51*( 12+ I而)同样适用， IIW表示从电流输入端 INJ2抽取的电流。
图 6A为本发明多输入比较器在第二实施例 600中的第一种实现方式的 电路示意图。 请对比参考图 5A、 图 5B和图 6A所示， 与图 5A和图 5B示出 的多输入比较器 500相比， 所述多输入比较器 600同样包括第一差分晶体管 MP61、与第一差分晶体管 MP61形成差分晶体管对的第二差分晶体管 MP62、 第一电阻 R61、第二电阻 R62和电流源 161，并且上述电器件的连接方式与图 5A和图 5B相同， 此处不再重复描述。 在一种实现方式中， 第一电阻 R61和 第一差分晶体管 MP61的连接节点 ΙΝΠ可以作为电流输入端， 此时所述电流 输入端连接注入电流源。 在另一种实现方式中， 第二电阻 R62与第二差分晶 体管 MP62相连的节点 INJ2也可以作为电流输入端，此时所述电流输入端 INJ 连接注入电流源。
所述多输入比较器 600还包括： PMOS管 MP63和 MP64， NMOS管 MN61、 MN62、 MN63和 MN64, 反向器 INV61。 所述 PMOS管 MP63的源极与电 源 VDD连接，其栅极与其漏极连接，其漏极与 NMOS管 MN64的漏极连接， 所述 MN64的源极接地。 所述 MN61管的漏极与所述第一差分晶体管 MP61 的漏极相连，其源极接地，其栅极与所述 NMOS管 MN64的栅极相连； NMOS 管 MN62 的漏极与所述第二差分晶体管 MP62 的漏极相连， 其源极接地。 PMOS管 MP64的源极与电源 VDD相连， 其栅极与 PMOS管 MP63的栅极 相连， 其漏极与 NMOS管 MN63的漏极相连； NMOS管 MN63的源极接地， 其栅极与所述 NMOS管 MN62的栅极相连。反向器 INV61的输入端与 PMOS 管 MP64和 NMOS管 MN63的中间节点相连，其输出端作为所述多输入比较 器 600的电压输出端 PWMO。 其中， MN61和 MN64组成电流镜， MN63和 MN62组成电流镜， MP63和 MP64组成电流镜。
在连接节点 INJ1 作为电流输入端时， 式 （1 ) VEAO=VRamp+V。ffsetl， V。ffsetl= R52*( 11+ IINJ)- R51*I1同样可以适用于多输入比较器 600， 只是此时 需要将公式更新为： 式 （3 ) VEAO=VRamp+V。ffsetl， V。ffsetl= R62*( 11+ I而) - R61*I1， 此时 IJNJ表示注入电流。 在连接节点 INJ2 作为电流输入端时， 式 VEAO=VRamp+V。ffsetl， V。ffsetl= R62*( 11+ I而) - R61*I1同样可以适用， 此时 I而表不抽取电流
图 6B为本发明多输入比较器在第二实施例 600中的第二种实现方式的电 路示意图。 请结合参阅图 6A和图 6B所示， 图 6B示出的多输入比较器与图 6A示出的多输入比较器大部分相同， 不同之处在于： 图 6B示出的多输入比 较器中不设置第一电阻 R61 , 第一差分晶体管 MP61的源极为 ΙΝΠ。 在连接 节点 INJ1 作为 电流输入端去连接注入电流源时， 式 （ 3 ) VEAO=VRamp+V。ffsetl， V。ffsetl= R62*( 11+ I而) - R61*I1同样适用， 只是此时 R61=0， 这样公式变成了： VEAO=VRamp+V。ffsetl， V。ffsetl= R62*( 11+ I而)， 此 时 IINj表示注入电流。在连接节点 INJ2作为电流输入端去连接抽取电流源时， 式 VEAO=VRamp+V。ffsetl， V。ffsetl= R62*( 11+ I而)， 此时 I而表示抽取电流。
图 7为本发明多输入比较器在第三实施例 700中的电路示意图。 请对比 参考图 6A所示， 与图 6A示出的多输入比较器 600相比， 所述多输入比较器 700同样包括第一差分晶体管 MP71、与第一差分晶体管 MP71形成差分晶体 管对的第二差分晶体管 MP72、 第一电阻 R71、 第二电阻 R72和电流源 171， 并且上述电器件的连接方式与图 6A相同， 此处不再重复描述。 在一种实现 方式中，第一电阻 R71和第一差分晶体管 MP71的连接节点 ΙΝΠ可以作为电 流输入端， 此时所述电流输入端连接注入电流源。 在另一种实现方式中， 第 二电阻 R72与第二差分晶体管 MP72相连的节点 INJ2也可以作为电流输入 端， 此时所述电流输入端 INJ连接注入电流源。
所述多输入比较器 700还包括： PMOS管 MP73、MP74， NMOS管 MN73、 MN74、MN71和 MN72,第一反向器 INV71和第二反向器 INV72。所述 PMOS 管 MP73的源极与电源 VDD相连， 其漏极与 NMOS管 MN73的漏极相连， 其栅极与其漏极相连， NMOS管 MN73的源极与 NMOS管 MN71的漏极相 连， MN71的源极接地。 所述 PMOS管 MN74的源极与电源 VDD相连， 其 漏极与 NMOS管 MN74的漏极相连， 其栅极与 MP73管的栅极相连， MN74 的源极与 NMOS管 MN72的漏极相连，其栅极与 MN73管的栅极相连，MN72 的源极接地， 其栅极与 MN71 的栅极相连。 第一反向器 INV71 的输入端与 PMOS管 MP74和 NMOS管 MN74的中间节点相连，其输出端与第二反向器 INV72的输入端相连，第二反向器 INV72的输出端作为所述多输入比较器 700 的电压输出端 PWMO。 其中， MN71和 MN72组成电流镜， MN73和 MN74 组成电流镜， MP73和 MP74组成电流镜。
与其他实施例中的多输入比较器相同， 所述多输入比较器 700同样遵循 式 VEAO=VRamp+V。ffsetl， V。ffsetl= R72*( 11+ I而)- R71*I1。在一个优选的实施 例中， 同样可以设置第一电阻 R71为 0。
可以看出， 本发明中的多输入比较器通过在第一差分晶体管和 /或第二差 分晶体管的源极连接第一电阻和 /或第二电阻来实现第一差分晶体管的栅极 电压 VEAO与第二差分晶体管的栅极电压 VRamp和偏差电压之和的比较， 上述设置可以应用到各种类型的比较器输入级中， 比较器的第一级或其他级 有很多现有实现方式， 此处就不一一介绍了。
在其他实施例中， 同样可以采用 NMOS晶体管来实现图 6A、 图 6B和图 7示出的多输入比较器中的差分晶体管对， 具体实现可参照图 5E和图 5F示 出的多输入比较器。
图 8A为本发明电源转换电路在一实施例 800中的第一种实现方式的电 路示意图。 请参阅图 8A所示， 所述电源转换电路 800包括一多输入比较器 810、 功率转换级 830、 电压采样电路 840和误差放大器 850。 其中所述多输 入比较器 810可以为图 5-7中示出的任意一种， 由上述描述可知， 其不仅具 有两个电压输入端，还包括有一个电流输入端 INL所述电流输入端 INJ连接 注入直流电流源 IDC，误差放大信号 EAO作为第一电压输入第一电压输入端， 三角波信号 Ramp作为第二电压输入第二电压输入端， 其用于比较误差放大 信号 EAO和三角波信号 Ramp产生脉宽调制信号。所述功率转换级 830包括 功率开关， 用于在功率开关的导通和关断的控制下将一输入电压 Vin转换为 一输出电压 Vo， 其中所述脉宽调制信号驱动所述功率开关的导通和关断。 电 压采样电路 840用于采样所述输出电压得到一反馈电压 Vfb。误差放大器 850 将参考电压 Vref 和反馈电压 Vfb 进行误差放大以生成所述误差放大信号 EAOo 在一个实现方式中， 所述三角波信号 Ramp—般是通过振荡器 OSC产 生的， 所述脉宽调制信号则是通过 PWM控制器 820来驱动所述功率开关的 导通和关断的。此时， 多输入比较器 810在误差放大信号 EAO等于三角波信 号 Ramp与一偏差电压之和时， 所述多输入比较器 PWM输出的脉宽调制信 号才翻转， 即由高电平跳变为低电平， 或由低电平跳变为高电平， 所述偏差 电压与注入电流呈线性比例关系。
图 8B为本发明电源转换电路在一实施例 800中的第二种实现方式的电路 示意图。请结合参阅图 8A和图 8B所示， 图 8B示出的电源转换电路与图 8A 示出的电源转换电路大部分相同， 不同之处在于： 所述电源转换电路 800还 包括一电流采样电路 860， 用于采样功率转换级中功率开关的电流， 并将所 述采样电流以注入方式连接至所述电流输入端。
图 8C为本发明电源转换电路在一实施例 800中的第三种实现方式的电路 示意图。请结合参阅图 8A和图 8C所示， 图 8C示出的电源转换电路与图 8A 示出的电源转换电路大部分相同， 不同之处在于： 所述多输入比较器 810的 电流输入端输入的电流以抽取的方式连接直流电流源 IDC。
图 8D为本发明电源转换电路在一实施例 800中的第四种实现方式的电 路示意图。 请结合参阅图 8B和图 8D所示， 图 8D示出的电源转换电路与图 8B示出的电源转换电路大部分相同，不同之处在于：直流电流源 IDC和通过 电流采样电路 860得到的功率开关的电流以抽取的方式连接所述多输入比较 器的电流输入端。
综上所述， 本发明的多输入比较器增加一个电流输入端后可完成更为复 杂的比较功能， 还可以简化电路设计。
上文对本发明进行了足够详细的具有一定特殊性的描述。 所属领域内的 普通技术人员应该理解， 实施例中的描述仅仅是示例性的， 在不偏离本发明 的真实精神和范围的前提下做出所有改变都应该属于本发明的保护范围。 本 发明所要求保护的范围是由所述的权利要求书进行限定的， 而不是由实施例 中的上述描述来限定的。

Claims

权利 要 求 书
1、 一种多输入比较器， 其包括：
第一差分晶体管， 其栅极作为所述多输入比较器的第一电压输入端， 所 述第一电压输入端接收第一电压；
与第一差分晶体管形成差分晶体管对的第二差分晶体管， 其栅极作为所 述多输入比较器的第二电压输入端， 所述第二电压输入端接收第二电压； 其 特征在于， 所述多输入比较器还包括一电阻， 所述电阻的一端与第一差分晶 体管的源极相连， 所述电阻的另一端与第二差分晶体管的源极相连， 其中 所述电阻与第一差分晶体管相连的节点作为所述多输入比较器的电流输 入端， 所述电流输入端连接注入电流源； 或所述电阻与第二差分晶体管相连 的节点作为所述多输入比较器的电流输入端， 所述电流输入端连接抽取电流 源。
2、 根据权利要求 1所述的多输入比较器， 其特征在于， 所述第一差分晶 体管和第二差分晶体管同为 PMOS晶体管， 所述多输入比较器还包括与第一 差分晶体管的源极相连的电流源。
3、 根据权利要求 1所述的多输入比较器， 其特征在于， 所述第一差分晶 体管和第二差分晶体管同为 NMOS晶体管， 所述多输入比较器还包括与第二 差分晶体管的源极相连的电流源。
4、 根据权利要求 1所述的多输入比较器， 其特征在于， 在第一电压等于 第二电压与所述电阻的压降之和时， 所述多输入比较器的输出翻转。
5、 根据权利要求 3所述的多输入比较器， 其特征在于， 所述注入电流源 向所述电流输入端注入电流， 所述电阻的压降包括所述注入电流在所述电阻 上引起的压降， 所述抽取电流源从所述电流输入端抽取电流， 所述电阻的压 降包括所述抽取电流在所述电阻上引起的压降。
6、 一种多输入比较器， 其包括：
第一差分晶体管， 其栅极作为所述多输入比较器的第一电压输入端， 所 述第一电压输入端接收第一电压；
与第一差分晶体管形成差分晶体管对的第二差分晶体管， 其栅极作为所 述多输入比较器的第二电压输入端， 所述第二电压输入端接收第二电压； 其 特征在于， 所述多输入比较器还包括第一电阻和第二电阻， 第一电阻的一端 与第一差分晶体管的源极相连， 第二电阻的一端与第二差分管的源极相连， 第一电阻的另一端与第二电阻的另一端相连， 其中
第一电阻与第一差分晶体管相连的节点作为所述多输入比较器的电流输 入端， 所述电流输入端连接注入电流源； 或第二电阻与第二差分晶体管相连 的节点作为所述多输入比较器的电流输入端， 所述电流输入端连接抽取电流 源。
7、 根据权利要求 6所述的多输入比较器， 其特征在于， 其还包括与第一 电阻和第二电阻的中间节点相连的电流源。
8、 根据权利要求 6所述的多输入比较器， 其特征在于， 在第一电压等于 第二电阻和第一电阻的压降差与第二电压之和时， 所述多输入比较器的输出 翻转。
9、 根据权利要求 7所述的多输入比较器， 其特征在于， 所述注入电流源 向所述电流输入端注入电流， 第二电阻和第一电阻的压降差包括所述注入电 流在第二电阻和第一电阻上引起的压降差， 所述抽取电流源从所述电流输入 端抽取电流， 第二电阻和第一电阻的压降差包括所述抽取电流在第二电阻和 第一电阻上引起的压降差。
10、 根据权利要求 9所述的多输入比较器， 其特征在于， 第一差分晶体 管的长宽比等于第二差分晶体管的长宽比。
11、 根据权利要求 9所述的多输入比较器， 其特征在于， 所述多输入比 较器还包括： 第一晶体管、 第二晶体管、 第三晶体管、 电流源和反向器， 所 述第一晶体管的漏极与所述第一差分晶体管的漏极相连， 其源极接地， 其栅 极与其漏极相连；所述第二晶体管的漏极与所述第二差分晶体管的漏极相连， 其源极接地， 其栅极与第一晶体管的栅极相连； 所述第三晶体管的漏极与电 流源相连， 其源极接地， 其栅极与第二晶体管的漏极相连， 反向器的输入端 与电流源和第三晶体管的中间节点相连， 另一端作为电压输出端。
12、 根据权利要求 9所述的多输入比较器， 其特征在于， 所述多输入比 较器还包括： 第一晶体管、 第二晶体管、 第三晶体管、 第四晶体管、 第五晶 体管、 第六晶体管和反向器， 所述第一晶体管的源极与电源连接， 其栅极与 其漏极连接， 其漏极与第二晶体管的漏极连接， 所述第二晶体管的源极接地; 所述第三晶体管的漏极与所述第一差分晶体管的漏极相连， 其源极接地， 其 栅极与所述第二晶体管的栅极相连； 第四晶体管的漏极与所述第二差分晶体 管的漏极相连， 其源极接地； 第六晶体管的源极与电源相连， 其栅极与第一 晶体管的栅极相连， 其漏极与第五晶体管的漏极相连； 第五晶体管的源极接 地， 其栅极与所述第四晶体管的栅极相连； 反向器的输入端与第六晶体管和 第五晶体管的中间节点相连，其输出端作为所述多输入比较器的电压输出端; 其中， 第二晶体管和第三晶体管组成电流镜， 第四晶体管和第五晶体管组成 电流镜， 第一晶体管和第六晶体管组成电流镜。
13、 根据权利要求 9所述的多输入比较器， 其特征在于， 所述多输入比 较器还包括： 第一晶体管、 第二晶体管， 第三晶体管、 第四晶体管、 第五晶 体管和第六晶体管， 第一反向器和第二反向器， 所述第一晶体管的源极与电 源相连， 其漏极与第三晶体管的漏极相连， 其栅极与其漏极相连， 第三晶体 管的源极与第五晶体管的漏极相连， 第五晶体管的源极接地； 所述第二晶体 管的源极与电源相连， 其漏极与第四晶体管的漏极相连， 其栅极与第一晶体 管的栅极相连， 第四晶体管的源极与第六晶体管的漏极相连， 其栅极与第三 晶体管的栅极相连， 第六晶体管的源极接地， 其栅极与第五晶体管的栅极相 连； 第一反向器的输入端与第二晶体管和第四晶体管的中间节点相连， 其输 出端与第二反向器的输入端相连， 第二反向器的输出端作为所述多输入比较 器的电压输出端； 其中， 第一晶体管和第二晶体管组成电流镜， 第三晶体管 和第四晶体管组成电流镜， 第五晶体管和第六晶体管组成电流镜。
14、 一种电源转换电路， 其特征在于， 其包括：
包括功率开关的功率转换级， 用于在功率开关的导通和关断的控制下将 一输入电压转换为一输出电压， 其中脉宽调制信号驱动所述功率开关的导通 和关断；
电压采样电路， 用于采样所述输出电压得到一反馈电压；
误差放大器， 用于将参考电压和反馈电压进行误差放大以生成一误差放 大信号； 多输入 PWM 比较器， 具有电流输入端、 第一电压输入端、 第二电压输 入端， 所述电流输入端连接注入直流电流源或抽取直流电流源， 所述第一电 压输入连接所述误差放大信号， 所述第二电压输入端连接三角波信号， 其用 于比较误差放大信号和三角波信号产生所述脉宽调制信号。
15、 根据权利要求 14所述的电源转换电路， 其特征在于， 其还包括有： 电流采样电路， 用于采样功率转换级中功率开关的电流， 并将所述采样 电流以注入方式或抽取方式连接至所述电流输入端。
16、 根据权利要求 14所述的电源转换电路， 其特征在于， 所述多输入比 较器包括：
第一差分晶体管， 其栅极作为所述多输入比较器的第一电压输入端， 所 述第一电压输入端接收第一电压；
与第一差分晶体管形成差分晶体管对的第二差分晶体管， 其栅极作为所 述多输入比较器的第二电压输入端， 所述第二电压输入端接收第二电压； 其 特征在于， 所述多输入比较器还包括一电阻， 所述电阻的一端与第一差分晶 体管的源极相连， 所述电阻的另一端与第二差分晶体管的源极相连， 其中 所述电阻与第一差分晶体管相连的节点作为所述多输入比较器的电流输 入端， 所述电流输入端连接注入电流源； 或所述电阻与第二差分晶体管相连 的节点作为所述多输入比较器的电流输入端， 所述电流输入端连接抽取电流 源， 在第一电压等于第二电压与所述电阻的压降之和时， 所述多输入比较器 的输出翻转。
17、 根据权利要求 16所述的电源转换电路， 其特征在于， 所述注入电流 源向所述电流输入端注入电流， 所述电阻的压降包括所述注入电流在所述电 阻上引起的压降， 所述抽取电流源从所述电流输入端抽取电流， 所述电阻的 压降包括所述抽取电流在所述电阻上引起的压降。
18、 根据权利要求 14所述的电源转换电路， 其特征在于， 所述多输入比 较器包括：
第一差分晶体管， 其栅极作为所述多输入比较器的第一电压输入端， 所 述第一电压输入端接收第一电压；
与第一差分晶体管形成差分晶体管对的第二差分晶体管， 其栅极作为所 述多输入比较器的第二电压输入端， 所述第二电压输入端接收第二电压； 其 特征在于， 所述多输入比较器还包括第一电阻和第二电阻， 第一电阻的一端 与第一差分晶体管的源极相连， 第二电阻的一端与第二差分管的源极相连， 第一电阻的另一端与第二电阻的另一端相连， 其中
第一电阻与第一差分晶体管相连的节点作为所述多输入比较器的电流输 入端， 所述电流输入端连接注入电流源； 或第二电阻与第二差分晶体管相连 的节点作为所述多输入比较器的电流输入端， 所述电流输入端连接抽取电流 源， 在第一电压等于第二电阻和第一电阻的压降差与第二电压之和时， 所述 多输入比较器的输出翻转。
19、 根据权利要求 18所述的电源转换电路， 其特征在于， 所述注入电流 源向所述电流输入端注入电流， 第二电阻和第一电阻的压降差包括所述注入 电流在第二电阻和第一电阻上引起的压降差， 所述抽取电流源从所述电流输 入端抽取电流， 第二电阻和第一电阻的压降差包括所述抽取电流在第二电阻 和第一电阻上引起的压降差。
20、 一种多输入比较器， 其包括：
第一差分晶体管， 其栅极作为所述多输入比较器的第一电压输入端， 所 述第一电压输入端接收第一电压；
与第一差分晶体管形成差分晶体管对的第二差分晶体管， 其栅极作为所 述多输入比较器的第二电压输入端， 所述第二电压输入端接收第二电压； 其 特征在于， 所述多输入比较器还包括一电流输入端， 向所述电流输入端注入 电流或从所述电流输入端抽取电流，
在第一电压等于第二电压与一偏差电压之和时， 所述多输入比较器的输 出翻转， 其中所述偏差电压包括所述电流引起的偏差电压。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101902215B (zh) * 2010-08-02 2012-09-26 中颖电子股份有限公司 四输入端比较器
CN102447410B (zh) * 2010-10-11 2015-11-25 北京中星微电子有限公司 Ac-dc电源转换器及其环路补偿电路
CN102111133A (zh) * 2011-03-29 2011-06-29 无锡中星微电子有限公司 迟滞电路
CN102420594B (zh) * 2011-12-15 2016-03-16 无锡中感微电子股份有限公司 一种比较器
CN102970008B (zh) * 2012-11-21 2015-02-18 东南大学 一种快速瞬态响应脉冲宽度调制电路
CN104092360B (zh) * 2014-06-30 2017-05-17 成都芯源系统有限公司 跨导调整电路、跨导型误差放大单元及开关型功率变换器
CN104617770A (zh) * 2015-03-09 2015-05-13 王锴 开关电源转换器系统及其控制方法
CN105610412B (zh) 2015-12-24 2018-08-14 深圳创维－Rgb电子有限公司 一种比较器及低功耗振荡器
US10742451B2 (en) * 2018-06-12 2020-08-11 Kandou Labs, S.A. Passive multi-input comparator for orthogonal codes on a multi-wire bus
JP7063753B2 (ja) * 2018-07-13 2022-05-09 エイブリック株式会社 ボルテージレギュレータ及びボルテージレギュレータの制御方法
CN111355492B (zh) * 2018-12-21 2023-03-24 瑞昱半导体股份有限公司 比较器及模拟数字转换电路
CN112994697B (zh) * 2021-04-21 2021-07-30 微龛(广州)半导体有限公司 一种比较器
CN116192144B (zh) * 2023-02-13 2024-04-02 集益威半导体(上海)有限公司 异步逐次逼近式模数转换器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047059A (en) * 1976-05-24 1977-09-06 Rca Corporation Comparator circuit
US4806791A (en) * 1986-11-28 1989-02-21 Kabushiki Kaisha Toshiba Differential comparator
CN1177228A (zh) * 1996-05-24 1998-03-25 精工电子工业株式会社 检测过充电和过放电的电路
CN1550063A (zh) * 2001-08-30 2004-11-24 皇家飞利浦电子股份有限公司 具有共射-共基电流镜自偏置提升电路的功率放大器
CN1956306A (zh) * 2005-10-25 2007-05-02 富士通株式会社 Dc－dc变换器和用于控制dc－dc变换器的方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188716A (ja) * 1992-12-21 1994-07-08 Mitsubishi Electric Corp 半導体集積回路
EP1385174B1 (en) * 2002-07-26 2006-07-05 Alcatel A fast sample-and-hold peak detector circuit
DE102004022991B3 (de) * 2004-05-10 2005-12-08 Infineon Technologies Ag Abtast-Differenzverstärker und Abtast-Verstärker
CN101515800A (zh) * 2008-02-22 2009-08-26 中芯国际集成电路制造(上海)有限公司 一种cmos到cml的低抖动转换电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4047059A (en) * 1976-05-24 1977-09-06 Rca Corporation Comparator circuit
US4806791A (en) * 1986-11-28 1989-02-21 Kabushiki Kaisha Toshiba Differential comparator
CN1177228A (zh) * 1996-05-24 1998-03-25 精工电子工业株式会社 检测过充电和过放电的电路
CN1550063A (zh) * 2001-08-30 2004-11-24 皇家飞利浦电子股份有限公司 具有共射-共基电流镜自偏置提升电路的功率放大器
CN1956306A (zh) * 2005-10-25 2007-05-02 富士通株式会社 Dc－dc变换器和用于控制dc－dc变换器的方法

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