WO2010143613A1

WO2010143613A1 - 画素回路および表示装置

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Publication number: WO2010143613A1
Application number: PCT/JP2010/059636
Authority: WO
Inventors: 山内　祥光
Original assignee: シャープ株式会社
Priority date: 2009-06-12
Filing date: 2010-06-07
Publication date: 2010-12-16
Also published as: US20120075251A1; CN102804251B; US8704809B2; CN102804251A

Abstract

　本発明は、高精細パネルにおいて、透過モードでの高品位表示を保ちつつ、静止画の常時表示に必要な消費電力を十分に低減できる液晶表示装置を提供することを目的とする。　各画素回路（１１２）では、画素電極（Ｅｐ）が第３トランジスタ（Ｔ３）を介してソースライン（ＳＬｊ）に接続されており、リフレッシュ回路（１１２ｂ）によるリフレッシュ動作時には、ブースト信号線（ＢＳＬ）に電圧パルスが印加される。このとき画素電極（Ｅｐ）が高電圧であれば、節点（Ｎ２）の電圧がブーストされ第１トランジスタ（Ｔ１）がオン状態となってリフレッシュ電圧（ＲＬ）が画素電極（Ｅｐ）に与えられ、画素電極（Ｅｐ）が低電圧であれば、ブーストされないため第１トランジスタ（Ｔ１）がオフ状態となり、節点（Ｎ１）の電圧は、第１および第３トランジスタ（Ｔ１，Ｔ３）のオフ抵抗比で決まる電圧値となり画素電極（Ｅｐ）に与えられる。

Description

画素回路および表示装置

　本発明は、携帯電話等の携帯用情報端末に適した液晶表示装置等の表示装置に関し、更に詳しくは、そのような表示装置で静止画を表示する場合における消費電力の低減に関する。

　携帯電話等の携帯用情報端末では、表示手段として液晶表示装置が使用されるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減を強く要請される。このため、常時表示を必要とする内容（時間や電池切れ等）は反射型サブパネルに表示している。また、最近、同一メインパネルにて、通常表示と反射型での常時表示との両立が要求されるようになってきている。

　液晶パネルを駆動するための消費電力は、データ信号線駆動回路としてのソースドライバによるソースライン（データ信号線）の駆動のための消費電力に支配され、概ね、次式で表現される。
　　Ｐ∝ｆ・Ｃ・Ｖ・Ｖ・ｎ・ｍ　　…（１）
ここで、Ｐは液晶パネルの駆動のための消費電力を示し、ｆはリフレッシュ周波数を示し、１フレーム分の画素データの単位時間当たりのリフレッシュ（書き換え）回数である。Ｃはソースドライバによって駆動される負荷容量を示し、Ｖはソースドライバによる駆動電圧を示し、ｎは走査線数を示し、ｍはソースライン数を示している。

　ところで、常時表示内容は、静止画であり、表示内容を更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることも行われている。しかし、リフレッシュ周波数を下げると、液晶表示装置における薄膜トランジスタ等のスイッチング素子を介したリーク電流等により画素電極の電位が変動する。このため、リフレッシュ周波数を下げていくと、各画素の表示輝度が変動し、この変動がフリッカとして観測されるようになる。また、リフレッシュ周波数を下げると、各フレーム期間における平均電位も低下するので、十分なコントラストを得られない等の表示品位の低下を招くおそれもある。

　このような問題を回避しつつ消費電力を低減化するために、表示すべき画像を表すデータをデジタル情報として記憶するためのメモリ部が表示部に設けられた液晶表示装置も提案されている。例えば特許文献１には、マトリクス状に設けられた複数の画素群を有するアレイ基板において各画素群にスタティックメモリを備えた液晶表示装置が開示されている。このような液晶表示装置によれば、リフレッシュなしで画素電極の電位を一定に保つことができるため、低消費電力にて常時表示が可能となる。

日本の特開２００７－３３４２２４号公報

　しかし、携帯電話等で使用される液晶表示装置において上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データを保持するための電圧保持容量（画素容量）に加えて、画素データを記憶するためのメモリが画素群毎または画素毎に必要となる。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるので、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路をも上記メモリと共に設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常モードでの表示画像の輝度が低下する。

　そこで本発明は、フリッカやコントラスト低下による表示品位の低下を回避しかつ開口率の低下を抑えつつ静止画の常時表示に必要な消費電力を十分に低減できる表示装置を提供することを目的とする。

　本発明の第１の局面は、表示装置において表示すべき画像の画素を形成するための画素回路であって、
　第１および第２のアクティブ素子と、
　画素データを保持するための容量を形成する所定電極とを備え、
　前記所定電極は、前記第１のアクティブ素子を介して所定の第１配線に接続されると共に前記第２のアクティブ素子を介して前記第１のアクティブ素子の制御端子に接続され、
　前記第１のアクティブ素子の制御端子は所定の第２配線に容量結合し、
　前記第２のアクティブ素子の制御端子は所定の第３配線に接続されていることを特徴とする。

　本発明の第２の局面は、本発明の第１の局面において、
　第３のアクティブ素子を更に備え、
　前記表示装置は、複数のデータ信号線と当該複数のデータ信号線に交差する複数の走査信号線とを有し、
　前記所定電極は、前記第３のアクティブ素子を介して前記複数のデータ信号線のいずれかに接続され、
　前記第３のアクティブ素子の制御端子は、前記複数の走査信号線のいずれかに接続されていることを特徴とする。

　本発明の第３の局面は、本発明の第１の局面において、
　前記所定電極は所定の第４配線に容量結合していることを特徴とする。

　本発明の第４の局面は、表示装置であって、
　表示すべき画像の画素毎に設けられた、本発明の第１の局面に係る画素回路と、
　複数のデータ信号線とを備え、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続されており、
　前記画素回路における前記所定電極は、マトリクス状に配置されていることを特徴とする。

　本発明の第５の局面は、表示装置であって、
　表示すべき画像の画素毎に設けられた、本発明の第１の局面に係る画素回路と、
　複数のデータ信号線とを備え、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続されており、
　前記第１、第２および第３配線のうち少なくとも１つの配線は、複数の前記画素回路によって共有されていることを特徴とする。

　本発明の第６の局面は、アクティブマトリクス型の表示装置であって、
　表示すべき画像の画素毎に設けられた、本発明の第１の局面に係る画素回路と、
　複数のデータ信号線と、
　前記複数のデータ信号線に交差する複数の走査信号線と備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記画素回路は、前記走査信号線に制御端子が接続された第３のアクティブ素子を更に備え、
　前記画素回路における前記所定電極は、前記第３のアクティブ素子を介して前記データ信号線に接続されていることを特徴とする。

　本発明の第７の局面は、アクティブマトリクス型の本発明の第４または第５の局面に係る表示装置であって、
　前記複数のデータ信号線に交差する複数の走査信号線を更に備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記画素回路は、前記走査信号線に制御端子が接続された第３のアクティブ素子を更に備え、
　前記画素回路における前記所定電極は、前記第３のアクティブ素子を介して前記データ信号線に接続されていることを特徴とする。

　本発明の第８の局面は、本発明の第６または第７の局面において、
　前記第１、第２および第３配線のうち少なくとも１つの配線は、同一の走査信号線に接続された複数の画素回路によって共有されていることを特徴とする。

　本発明の第９の局面は、本発明の第４または第５の局面において、
　前記第１、第２および第３配線のうち少なくとも１つの配線は、全ての画素回路によって共有されていることを特徴とする。

　本発明の第１０の局面は、本発明の第６または第７の局面において、
　前記第１、第２および第３配線のうち少なくとも１つの配線は、全ての画素回路によって共有されていることを特徴とする。

　本発明の第１１の局面は、表示装置であって、
　表示すべき画像の画素毎に設けられた、本発明の第１の局面に係る画素回路と、
　複数のデータ信号線とを備え、
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする。

　本発明の第１２の局面は、本発明の第４、第５または第９の局面において、
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする。

　本発明の第１３の局面は、本発明の第６から第８の局面および第１０の局面のいずれかにおいて、
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする。

　本発明の第１４の局面は、本発明の第１１から第１３の局面のいずれかにおいて、
　前記第１動作モードでは、
　　前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に応じて前記第１のアクティブ素子がオンまたはオフされ、
　　前記第１のアクティブ素子がオンされた場合に前記第１配線の電圧が前記第１のアクティブ素子を介して前記所定電極に与えられることを特徴とする。

　本発明の第１５の局面は、本発明の第１１から第１３の局面のいずれかにおいて、
　前記第１動作モードでは、前記第２配線の全てに前記電圧パルスを同時に印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする。

　本発明の第１６の局面は、本発明の第１３の局面において、
　前記第２配線は前記走査信号線毎に設けられており、
　前記第１動作モードでは、前記第２配線に前記走査信号線単位で選択的に前記電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする。

　本発明の第１７の局面は、本発明の第１１から第１４の局面のいずれかにおいて、
　前記第１のアクティブ素子がＮチャネル形トランジスタである場合には、前記電圧パルスが印加されていないときの前記第２配線の電圧は、前記電圧パルスが印加されているときの前記第２配線の電圧よりも低く、
　前記第１のアクティブ素子がＰチャネル形トランジスタである場合には、前記電圧パルスが印加されていないときの前記第２配線の電圧は、前記電圧パルスが印加されているときの前記第２配線の電圧よりも高いことを特徴とする。

　本発明の第１８の局面は、本発明の第１７の局面において、
　前記第３配線の電圧を基準とする所定範囲内の電圧が前記所定電極に与えられている場合には、前記第２配線に前記電圧パルスが印加されたときに前記第１のアクティブ素子がオン状態となって、前記第２配線に前記電圧パルスが印加されていないときに前記第１のアクティブ素子がオフ状態となり、かつ、前記所定範囲外の他の所定範囲内の電圧が前記所定電極に与えられている場合には、前記第２配線に前記電圧パルスが印加されているか否かに拘わらず前記第１のアクティブ素子がオフ状態となるように、前記第１配線の電圧、前記電圧パルスを含む前記第２配線の電圧、および前記第３配線の電圧が設定されていることを特徴とする。

　本発明の第１９の局面は、本発明の第１１から第１８の局面のいずれかにおいて、
　前記第１動作モードでは、前記容量に画素データを保持させるために前記所定電極に与えるべき電圧の上限値以下かつ下限値以上の所定電圧が前記第３配線に与えられていることを特徴とする。

　本発明の第２０の局面は、本発明の第６から第８の局面および第１０の局面のいずれかにおいて、
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記第１動作モードでは、
　　前記第３のアクティブ素子の制御端子に接続された走査信号線に非アクティブな信号を与えることにより前記第３のアクティブ素子がオフ状態とされ、
　　前記複数のデータ信号線の電圧は所定電圧に固定されることを特徴とする。

　本発明の第２１の局面は、本発明の第２０の局面において、
　前記第１動作モードにおいて、前記第１のアクティブ素子がオフ状態であるときには、前記第１配線の電圧と前記所定電圧との間を前記第１のアクティブ素子のオフ抵抗と前記第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧が前記所定電極に供給されることを特徴とする。

　本発明の第２２の局面は、本発明の第２１の局面において、
　前記所定電圧は、前記第１配線の電圧と前記所定電圧との間を前記第１のアクティブ素子のオフ抵抗と前記第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧が、前記容量に画素データを保持させるために前記所定電極に与えるべき電圧のうち最も低い電圧に略等しくなるように設定されていることを特徴とする。

　本発明の第２３の局面は、本発明の第２２の局面において、
　前記所定電圧は、前記第１配線の電圧と前記所定電圧との間を前記第１のアクティブ素子のオフ抵抗と前記第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧が略０に等しくなるように設定されていることを特徴とする。

　本発明の第２４の局面は、本発明の第６から第８の局面、第１０の局面、第１３の局面、および第２０から第２３の局面のいずれかにおいて、
　前記画素回路によって形成すべき画素を示すデータ信号を前記所定電極に与えるための第２動作モードを有し、
　前記第２動作モードでは、
　　前記第３のアクティブ素子の制御端子に接続された走査信号線にアクティブな信号を与えることにより前記第３のアクティブ素子がオンされ、
　　前記第３のアクティブ素子がオン状態であるときに前記データ信号が前記データ信号線および前記第３のアクティブ素子を介して前記所定電極に与えられることを特徴とする。

　本発明の第２５の局面は、本発明の第２４の局面において、
　前記第２動作モードでは、前記所定電極に与えられる電圧に拘わらず前記第２のアクティブ素子をオン状態とする電圧が前記第３配線に与えられていることを特徴とする。

　本発明の第２６の局面は、本発明の第２４の局面において、
　前記第２動作モードでは、前記所定電極に与えられる電圧に拘わらず前記第２のアクティブ素子をオフ状態とする電圧が前記第３配線に与えられていることを特徴とする。

　本発明の第２７の局面は、本発明の第６から第８の局面、第１０の局面、第１３の局面、および第２０から第２６の局面のいずれかにおいて、
　前記画素データを保持するための前記容量に印加される電圧の極性が反転するように前記所定電極の電圧を更新するための第３動作モードを有し、
　前記第３動作モードでは、前記極性が反転するように、前記複数の走査信号線が駆動されて、前記極性の反転された電圧が前記データ信号線を介して前記所定電極に与えられることを特徴とする。

　本発明の第２８の局面は、本発明の第２７の局面において、
　前記第３動作モードでは、前記極性が同一フレーム内で同一となるように前記極性の反転された電圧が前記データ信号線を介して前記所定電極に与えられることを特徴とする。

　本発明の第２９の局面は、本発明の第２７または第２８の局面において、
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われ、
　前記第３動作モードにおいて前記極性が反転される周期は、前記第１動作モードにおいて前記電圧パルスが印加される周期の１０倍よりも長いことを特徴とする。

　本発明の第３０の局面は、本発明の第２７または第２８の局面において、
　前記第３動作モードでは、所定のメモリに格納された少なくとも１フレーム分の画像データを構成する画素データが、前記極性の反転された電圧として前記データ信号線および前記第３のアクティブ素子を介して前記所定電極に与えられることを特徴とする。

　本発明の第３１の局面は、表示装置であって、
　表示すべき画像の画素毎に設けられた、本発明の第１の局面に係る画素回路と、
　複数の走査信号線と、
　前記複数の走査信号線に交差する複数のデータ信号線と、
　第４配線とを備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記第４配線は、全ての前記画素回路の前記所定電極に容量結合していることを特徴とする。

　本発明の第３２の局面は、本発明の第６から第３０の局面のいずれかにおいて、
　第４配線を更に備え、
　前記第４配線は、全ての前記画素回路の前記所定電極に容量結合していることを特徴とする。

　本発明の第３３の局面は、表示装置であって、
　表示すべき画像の画素毎に設けられた、本発明の第１の局面に係る画素回路と、
　複数の走査信号線と、
　前記複数の走査信号線に交差する複数のデータ信号線と、
　前記走査信号線毎に設けられた第４配線とを備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記第４配線のそれぞれは、対応する走査信号線に接続された複数の画素回路の前記所定電極に容量結合していることを特徴とする。

　本発明の第３４の局面は、本発明の第６から第８の局面、第１０の局面、第１３の局面、および第２０から第３０の局面のいずれかにおいて、
　前記走査信号線毎に設けられた第４配線を更に備え、
　前記第４配線のそれぞれは、対応する走査信号線に接続された複数の画素回路の前記所定電極に容量結合していることを特徴とする。

　本発明の第１の局面によれば、画素データを保持するための容量を形成する所定電極の電圧に応じた電圧が第２のアクティブ素子を介して第１のアクティブ素子の制御端子に与えられ、上記所定電極の電圧が第３配線の電圧に基づく所定範囲にある場合には第２のアクティブ素子がオフ状態となって、第２配線に所定の電圧パルスが印加されると、第１のアクティブ素子をオンさせる方向にその制御端子の電圧が変化する（典型的には電圧が上昇する）。これにより、第１のアクティブ素子がオン状態になると、第１配線の電圧が第１のアクティブ素子を介して上記所定電極に与えられる。このような動作に基づき上記所定電極の電圧をリフレッシュすることができる。従来の液晶表示装置におけるリフレッシュでは、画素容量に画素データとして保持されている電圧とは極性の異なる電圧が画素データとして書き込まれるが、本発明におけるリフレッシュは、上記所定電極によって形成される容量に同じ極性の電圧が画素データとして再度書き込まれることを意味する。このようなリフレッシュにより、上記所定電極に例えば所望の電圧が与えられた後にリーク電流によって上記所定電極の電圧が変動しても、当該電圧が上記所定範囲にあれば、第２配線に電圧パルスを与えることで、第１配線から当該所望電圧を第１のアクティブ素子を介して与えることができる。このようなリフレッシュ動作により、本発明に係る画素回路を使用した表示装置において、表示品質の低下を抑えつつ液晶表示の場合に極性反転駆動の周期を長くし、静止画の表示に必要な消費電力を低減することができる。また、上記リフレッシュ動作のために必要な構成は簡単なものであるので、携帯電話等の常時表示モードにおいて表示部に設けられたメモリを用いることにより消費電力を抑えつつ静止画を表示する従来の構成に比べ、開口率の低下を抑えることができる。

　本発明の第２の局面によれば、第３のアクティブ素子を、その制御端子に接続された走査信号線にアクティブな信号を与えてオンさせることにより、その第３のアクティブ素子に接続されたデータ信号線から上記所定電極に電圧を与えることができる。すなわち、データ信号線および第３のアクティブ素子を介して画素データを画素回路に書き込むことができる。

　本発明の第３の局面によれば、画素データを保持するための容量を形成する所定電極は第４配線に容量結合しているので、当該第４配線に所定の電圧を与えておくことで、データ信号線から画素データとして上記所定電極に与えられた電圧を安定に保持することができる。

　本発明の第４の局面によれば、マトリクス状に配置された上記所定電極をそれぞれ含む画素回路にデータ信号線を介して画素データとしての電圧が与えられ、各画素回路においてその電圧に応じた画素が形成されることで画像が表示される。

　本発明の第５の局面によれば、第１、第２および第３配線のうち少なくとも１つの配線は、複数の画素回路によって共有されているので、当該複数の画素回路には、当該少なくとも１つの配線を介して所定の電圧または電圧パルスを共通かつ同時に与えることができる。

　本発明の第６および第７の局面のいずれにおいても、本発明の第２の局面に係る画素回路と同じ構成の画素回路を用いてアクティブマトリクス型の表示装置が構成されるので、本発明の第２の局面と同様の効果を奏する。

　本発明の第８の局面によれば、第１、第２および第３配線のうち少なくとも１つの配線は、同一の走査信号線に接続された複数の画素回路によって共有されているので、走査信号線毎に当該複数の画素回路に、当該少なくとも１つの配線を介して所定の電圧または電圧パルスを共通かつ同時に与えることができる。

　本発明の第９および第１０の局面のいずれにおいても、第１、第２および第３配線のうち少なくとも１つの配線は、全ての画素回路によって共有されているので、全ての画素回路に、当該少なくとも１つの配線を介して所定の電圧または電圧パルスを共通かつ同時に与えることができる。

　本発明の第１１から第１３の局面のいずれにおいても、第１動作モードでは、第２配線に所定の電圧パルスを印加することにより、第３配線の電圧を基準とする上記所定電極の電圧の相対的な値に基づき第２のアクティブ素子がオフ状態となる場合に第１のアクティブ素子によって第１配線から画素電極への電圧供給が行われるので、リーク電流による上記所定電極の電圧変動を抑制することができる。その結果、表示品質の低下を抑えつつ液晶表示の場合に極性反転駆動の周期を長くし、静止画の表示に必要な消費電力を低減することができる。

　本発明の第１４の局面によれば、第１動作モードでは、第２配線に所定の電圧パルスを印加することにより、第３配線の電圧を基準とする上記所定電極の電圧の相対的な値に応じて第１のアクティブ素子がオンまたはオフされ、第１のアクティブ素子がオンされると第１配線の電圧が上記所定電極に与えられるので、リーク電流による上記所定電極の電圧変動を抑制することができる。その結果、表示品質の低下を抑えつつ液晶表示の場合に極性反転駆動の周期を長くし、静止画の表示に必要な消費電力を低減することができる。

　本発明の第１５の局面によれば、第１動作モードでは　第２配線の全てに電圧パルスが同時に印加されるので、第３配線の電圧を基準とする上記所定電極の電圧の相対的な値に応じて第１のアクティブ素子によって第１配線から上記所定電極に電圧供給が行われるというリフレッシュ動作が、全ての画素回路につき一括的に行われる。したがって、簡単な構成でリフレッシュ動作のための上記電圧パルスを発生させることができる。

　本発明の第１６の局面によれば、第１動作モードでは　第２配線に走査信号線単位で選択的に電圧パルスが印加されるので、第３配線の電圧を基準とする上記所定電極の電圧の相対的な値に応じて第１のアクティブ素子によって第１配線から上記所定電極に電圧供給が行われるというリフレッシュ動作が、１つの走査信号線に対応する画素回路群ずつ行われる。このため、リフレッシュ動作によるピーク電流が、上記一括的なリフレッシュ動作の場合に比べて低減される。

　本発明の第１７の局面によれば、第１のアクティブ素子がＮチャネル形トランジスタである場合には、電圧パルスが印加されていないときの第２配線の電圧は、電圧パルスが印加されているときの第２配線の電圧よりも低くなり、当該電圧パルスの第２配線への印加により上記のようなリフレッシュが行われる。また、第１のアクティブ素子がＰチャネル形トランジスタである場合には、電圧パルスが印加されていないときの第２配線の電圧は、電圧パルスが印加されているときの第２線の電圧よりも高くなり、当該電圧パルスの第２配線への印加により上記のようなリフレッシュが行われる。

　本発明の第１８の局面によれば、第３配線の電圧を基準とする所定範囲内の電圧が上記所定電極に与えられている場合には、第２配線に電圧パルスが印加されたときに第２のアクティブ素子がオフ状態となって第１のアクティブ素子がオン状態となり、第１配線の電圧が上記所定電極に与えられる。一方、第２配線に電圧パルスが印加されていないときや、上記所定範囲外の他の所定範囲内の電圧が上記所定電極に与えられているときには、第１のアクティブ素子がオフ状態となるので、第１配線の電圧は上記所定電極に与えられず、上記所定電極の電圧は変化しない。

　本発明の第１９の局面によれば、第１動作モードでは、第３配線の電圧は、画素回路の容量に画素データを保持させるために上記所定電極に与えられるべき電圧の上限値以下かつ下限値以上の所定電圧となっている。第３配線の電圧がこのように設定されることにより、画素データを示す電圧がデータ信号線を介して上記所定電極に与えられた後にリーク電流によって上記所定電極の電圧が変動しても、当該電圧が第３配線の電圧に基づく所定範囲にあれば、第２配線への電圧パルスの印加によって第１のアクティブ素子の制御端子の電位がブーストされる。これにより、第１配線の電圧を上記所定電極に与えて上記所定電極の電圧をリフレッシュすることができる。

　本発明の第２０の局面によれば、第１動作モードにおいて各データ信号線の電圧が所定電圧に固定されることで、データ信号線駆動回路による駆動が抑制され、また、データ信号線駆動回路における出力バッファ等を停止状態とすることができるので、表示装置の消費電力を大幅に低減することができる。

　本発明の第２１の局面によれば、第１動作モードにおいて第１のアクティブ素子がオフ状態であるときには、第１配線の電圧とデータ信号線の電圧である上記所定電圧との間を第１のアクティブ素子のオフ抵抗と第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧すなわちオフ抵抗分割による電圧が上記所定電極に供給されるので、上記所定電極の電圧を当該オフ抵抗分割による電圧に維持することが可能となり、上記所定電極に与えるべき電圧のうちオフ抵抗分割による電圧に略等しい電圧が上記所定電極に与えられた場合には、上記所定電極の電圧はほとんど変動しない。

　本発明の第２２の局面によれば、画素回路の容量に画素データを保持させるためにデータ信号線から上記所定電極に与えられる電圧は０から所定の正電圧までの範囲にあり、第１動作モードでは、上記オフ抵抗分割による電圧が、上記所定電極に与えるべき上記電圧のうち最も低い電圧に略等しくなるように、各データ信号線の電圧（所定電圧）が設定されている。したがって、第１動作モードにおいて、上記所定電極に与えるべき上記電圧のうち最も低い電圧以外の電圧を第１配線から与え、当該最も低い電圧（に略等しい電圧）を第１のアクティブ素子と第３のアクティブ素子との接続点から与えることで、上記所定電極の電圧をデータ信号線から上記所定電極に与えられた電圧の近傍に維持することが可能となる。

　本発明の第２３の局面によれば、第１動作モードでは、上記オフ抵抗分割による電圧が略０に等しい。このため、第１動作モードにおいて、上記所定電極に与えるべき上記電圧のうち０近傍以外の電圧を第１配線から与え、略０の電圧を第１のアクティブ素子と第３のアクティブ素子との接続点から与えることで、上記所定電極の電圧をデータ信号線から上記所定電極に与えられた電圧の近傍に維持することが可能となる。

　本発明の第２４の局面によれば、第２動作モードでは、第３のアクティブ素子がオン状態であるときにデータ信号がデータ信号線および第３のアクティブ素子を介して上記所定電極に与えられることで、データ信号線から画素回路にデータが書き込まれる。

　本発明の第２５の局面によれば、第２動作モードでは、第２のアクティブ素子がオン状態とされているので、第１のアクティブ素子の制御端子に上記所定電極の電圧が与えられ、第１のアクティブ素子がオン状態となるのが抑制される。これにより、通常の画素回路と同様にデータ信号線から上記所定電極にデータ信号を与えることができる。

　本発明の第２６の局面によれば、第２動作モードでは、第２のアクティブ素子がオフ状態とされているので、上記所定電極の電圧に拘わらず第１のアクティブ素子のオンが抑制されるようにその制御端子の電圧を設定し、通常の画素回路と同様にデータ信号線から上記所定電極にデータ信号を与えることができる。

　本発明の第２７の局面によれば、第３動作モードでは、画素データを保持するための容量への印加電圧の極性が反転するように、当該極性の反転された電圧がデータ信号線を介して上記所定電極に与えられるので、例えば液晶表示装置において、液晶への直流電圧の印加による電極側へのイオン蓄積や液晶材料の変質等に起因する表示劣化を防止すべく、交流駆動による画像表示を行うことができる。

　本発明の第２８の局面によれば、第３動作モードでは、画素データを保持するための容量に印加される電圧の極性が同一フレーム内で同一であり、データ信号の極性反転の周期が長いので、低消費電力化を図ることができる。

　本発明の第２９の局面によれば、第３動作モードにおいて上記極性が反転される周期は、第１動作モードにおいて第２配線に電圧パルスが印加される周期の１０倍よりも長いので、リーク電流による上記所定電極の電圧変動を抑えつつ、液晶表示の場合の極性反転のためにデータ信号線等を駆動する頻度を大幅に低減することができる。その結果、フリッカやコントラスト低下による表示品位の低下を回避しつつ静止画の表示（常時表示）に必要な消費電力を十分に低減することができる。

　本発明の第３０の局面によれば、第３動作モードでは、所定のメモリに格納された画素データが上記極性の反転された電圧としてデータ信号線等を介して上記所定電極に与えられるので、極性反転のための回路を別途設けることなく、上記極性を反転させることができる。

　本発明の第３１および第３２の局面のいずれにおいても、画素データを保持するための容量を形成する所定電極は第４配線に容量結合しているので、当該第４配線に所定の電圧を与えておくことで、データ信号線から画素データとして画素回路に取り込まれた電圧を安定に保持することができる。また、液晶表示装置の場合には、液晶を挟んで上記所定電極と対向する対向電極の電圧を固定して第４配線の電圧を変化させることにより、表示品位の向上および低消費電力化が可能となる。

　本発明の第３３および第３４の局面のいずれにおいても、画素データを保持するための容量を形成する所定電極は第４配線に容量結合しているので、当該第４配線に所定の電圧を与えておくことで、データ信号線から画素データとして画素回路に取り込まれた電圧を安定に保持することができる。

本発明の第１の実施形態に係る液晶表示装置の全体構成を示すブロック図である。上記第１の実施形態における画素回路の構成を示す回路図である。上記第１の実施形態の常時表示モードにおける書込期間およびセルフ・リフレッシュ期間の動作条件を示す図である。上記第１の実施形態の常時表示モードにおける各動作期間を説明するためのタイミングブロック図である。上記第１の実施形態の常時表示モードにおける書込期間の動作を説明するための信号波形図（Ａ～Ｉ）である。上記第１の実施形態の常時表示モードにおけるセルフ・リフレッシュ期間の動作を説明するための信号波形図（Ａ～Ｈ）である。上記第１の実施形態の常時表示モードにおいて画素液晶に正極性の高電圧を印加する場合の各動作を説明するための回路図（Ａ～Ｄ）である。上記第１の実施形態の常時表示モードにおいて画素液晶に正極性の低電圧を印加する場合の各動作を説明するための回路図（Ａ～Ｄ）である。上記第１の実施形態の常時表示モードにおいて画素液晶に負極性の低電圧を印加する場合の各動作を説明するための回路図（Ａ～Ｄ）である。上記第１の実施形態の常時表示モードにおいて画素液晶に負極性の高電圧を印加する場合の各動作を説明するための回路図（Ａ～Ｄ）である。上記第１の実施形態の変形例を説明するためのブロック図である。上記第１の実施形態の更に他の変形例を説明するための回路図である。本発明を他の液晶表示装置に適用した場合の画素回路の構成を示す回路図である。本発明を更に他の液晶表示装置に適用した場合の画素回路の構成を示す回路図である。本発明を有機ＥＬ表示装置に適用した場合の画素回路の構成を示す回路図である。

　以下、添付図面を参照して本発明の実施形態について説明する。
＜１．第１の実施形態＞
＜１．１　液晶表示装置の構成＞
　図１は、本発明の第１の実施形態に係る液晶表示装置の構成を示すブロック図であり、図２は、本実施形態における画素回路１１２の構成を示す回路図である。本実施形態に係る液晶表示装置は、透過型での通常表示モードと、反射型での常時表示モードとを有しており、常時表示モードには、書込モード、リフレッシュモード、および極性反転モードを有する。例えば、この液晶表示装置が携帯電話等で使用される場合、動画表示を必要とする通常時に透過型モードで表示を行うという動作モードが通常表示モードに相当し、反射型モードにおいて静止画を低消費電力で表示するという動作モードが常時表示モードに相当する。ただし、本発明は、このような用途や構成に限定されるものではない。

　図１に示すように、本実施形態に係る液晶表示装置は、アクティブマトリクス基板１０１を用いたアクティブマトリクス型の表示部１００と、データ信号線駆動回路としてのソースドライバ３００と、走査信号線駆動回路としてのゲートドライバ４１０と、共通電極駆動回路６００とを備えると共に、ソースドライバ３００、ゲートドライバ４１０、および共通電極駆動回路６００を制御するための表示制御回路２００を備えている。なお、図１では、ソースドライバ３００、ゲートドライバ４１０、共通電極駆動回路６００は、表示部１００におけるアクティブマトリクス基板１０１とは別個の構成要素として示されているが、これらの一部または全部をアクティブマトリクス基板１０１上に画素回路１１２と一体的に形成されていてもよい。この点は、他の実施形態においても同様である。

　上記液晶表示装置における表示部１００は、液晶層を挟持する１対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。上記１対の電極基板の一方はアクティブマトリクス基板１０１である。図１および図２に示すように、このアクティブマトリクス基板１０１では、ガラス等の絶縁性基板上に、複数本（Ｎ本）の走査信号線としてのゲートラインＧＬ（１）～ＧＬ（Ｎ）と、それらのゲートラインＧＬ（１）～ＧＬ（Ｎ）にそれぞれ対応する複数本（Ｎ本）の補助容量線としてのＣＳラインと、それらゲートラインＧＬ（１）～ＧＬ（Ｎ）のそれぞれと交差する複数本（Ｍ本）のデータ信号線としてのソースラインＳＬ１～ＳＬＭと、それらのゲートラインＧＬ（１）～ＧＬ（Ｎ）とソースラインＳＬ１～ＳＬＭとの交差点にそれぞれ対応してマトリクス状に配置された複数個（Ｎ×Ｍ個）の画素回路１１２とが形成されている。本実施形態では、上記複数本のＣＳラインは互いに接続されている。このため、これを一つの参照符号“ＣＳＬ”で示し、ＣＳラインＣＳＬに与えられる電圧を参照符号“ＣＳ”で示すものとする。なお本実施形態では、ＣＳラインＣＳＬには後述の共通電圧Ｖｃｏｍが与えられる（ＣＳ＝Ｖｃｏｍ）。

　上記のような構成から、各画素回路１１２には、ゲートラインＧＬ（１）～ＧＬ（Ｎ）のいずれか１つ、ソースラインＳＬ１～ＳＬＭのいずれか１つがそれぞれ対応し、各画素回路１１２は、それに対応するゲートラインＧＬ（ｉ）、およびソースラインＳＬｊと接続されており、当該ゲートラインＧＬ（ｉ）に対応するＣＳラインＣＳＬにも接続されている。図２に示すように、各画素回路１１２は、従来の液晶表示装置における画素回路と同様の構成を有する主回路１１２ａと、セルフ・リフレッシュ回路１１２ｂとから構成されている。

　画素回路１１２の主回路１１２ａは、画素電極Ｅｐを備えると共に、対応するゲートラインＧＬ（ｉ）にゲート端子が接続されたアクティブ素子としての薄膜トランジスタＴ３を備えている。この薄膜トランジスタＴ３はスイッチング素子として動作し、画素電極Ｅｐは、この薄膜トランジスタＴ３を介して、対応するソースラインＳＬｊに接続されている。

　また、アクティブマトリクス基板１０１では、図１および図２に示すように、ゲートラインＧＬ（１）～ＧＬ（Ｎ）のそれぞれに沿ってリフレッシュデータ線ＲＬＬ、リファレンス線ＲＦＬ、およびブースト信号線ＢＳＬが更に形成されている。図１に示すように、各ゲートラインＧＬ（ｉ）に沿って形成されたリフレッシュデータ線ＲＬＬは互いに接続されて表示制御回路２００に接続されており、各ゲートラインＧＬ（ｉ）に沿って形成されたブースト信号線ＢＳＬも互いに接続されて表示制御回路２００に接続されており、さらに、各ゲートラインＧＬ（ｉ）に沿って形成されたリファレンス線ＲＦＬも互いに接続されて表示制御回路２００に接続されている。

　表示部１００における上記１対の電極基板の他方は対向基板１０２と呼ばれ、この対向基板１０２では、ガラス等の透明な絶縁性基板上に全面にわたって共通電極（「対向電極」とも呼ばれる）Ｅｃが形成されている。この共通電極Ｅｃは、上記複数個（Ｎ×Ｍ個）の画素回路１１２に共通的に設けられ、液晶層を介して上記複数個の画素回路１１２における画素電極Ｅｐと対向するように配置されている。そして、アクティブマトリクス基板１０１における各画素回路１１２は、共通的に設けられた共通電極Ｅｃおよび液晶層と共に画素形成部を構成し、この画素形成部では、画素電極Ｅｐと共通電極Ｅｃとにより液晶容量Ｃｌｃが形成されている。また、この液晶容量Ｃｌｃに確実に電圧を保持すべく、液晶容量Ｃｌｃに並列に補助容量素子Ｃｓが形成されている。すなわち、アクティブマトリクス基板１０１において、ＣＳラインＣＳＬと絶縁膜等を挟んで対向する画素電極Ｅｐとによって上記補助容量素子Ｃｓが形成されている。したがって、画素データとしてのデータ信号Ｓ（ｊ）を書き込んで保持すべき容量（以下ではこの容量を「画素容量」と呼び、記号“Ｃｐ”で示すものとする）は、液晶容量Ｃｌｃと補助容量素子（以下「補助容量」ともいう）Ｃｓとからなる。すなわち、これらの記号“Ｃｐ”、“Ｃｌｃ”、“Ｃｓ”が容量値をも示すものとすると、Ｃｐ＝Ｃｌｃ＋Ｃｓとなる。なお以下では、画素回路１１２の動作等を説明する場合には、液晶容量Ｃｌｃも画素回路１１２に含まれるものとする。

　アクティブマトリクス基板１０１における各画素回路１１２において、既述の主回路１１２ａは、データ信号Ｓ（ｊ）を画素データとして取り込んで保持する機能を有している。一方、セルフ・リフレッシュ回路１１２ｂは、後述のリフレッシュ動作を行うためのアクティブプルアップ回路として機能する。このセルフ・リフレッシュ回路は、第１のアクティブ素子としての薄膜トランジスタ（以下「第１トランジスタ」という）Ｔ１と、第２のアクティブ素子としての薄膜トランジスタ（以下「第２トランジスタ」という）Ｔ２と、ブースト容量素子Ｃｂｓｔとを含んでいる。ここで、ブースト容量素子Ｃｂｓｔの容量値は、補助容量素子Ｃｓおよび液晶容量Ｃｌｃからなる画素容量Ｃｐの容量値よりも十分に小さいものとする（Ｃｂｓｔ＜＜Ｃｐ）。

　主回路１１２ａのアクティブ素子としての薄膜トランジスタ（以下「第３トランジスタ」という）Ｔ３と画素電極Ｅｐとの接続点（以下「節点Ｎ１」という）は、セルフ・リフレッシュ回路１１２ｂの第１トランジスタＴ１を介してリフレッシュデータ線ＲＬＬに接続されており、第１トランジスタＴ１のゲート端子はブースト容量素子Ｃｂｓｔの一端（以下これを含む節点を「節点Ｎ２」という）に接続されている。ブースト容量素子Ｃｂｓｔの当該一端（節点Ｎ１）は、第２トランジスタＴ２を介して画素電極Ｅｐに接続されており、ブースト容量素子Ｃｂｓｔの他端はブースト信号線ＢＳＬに接続されている。第２トランジスタＴ２のゲート端子は上記リファレンス線ＲＦＬに接続されている。

　図１および図２に示すように、各画素回路１１２における画素電極Ｅｐには、後述のように動作するソースドライバ３００およびゲートドライバ４１０により、表示すべき画像に応じた電位が与えられ、共通電極Ｅｃには、共通電極駆動回路６００によって生成される共通電位Ｖｃｏｍが与えられる（この共通電位Ｖｃｏｍは「対向電圧」または「共通電圧」とも呼ばれる）。これにより、画素電極Ｅｐと共通電極Ｅｃとの間の電位差に応じた電圧が液晶に印加され、この電圧印加によって液晶層における光の透過量が制御されることで画像表示が行われる。ただし、液晶層への電圧印加によって光の透過量を制御するために偏光板が使用されており、本実施形態に係る液晶表示装置では、ノーマリブラックとなるように偏光板が配置される。

　本実施形態では、上記共通電圧Ｖｃｏｍは、固定値ではなく、所定のＨレベル（５Ｖ）と所定のＬレベル（０Ｖ）の間で交互に切り替わるように共通電極駆動回路６００により生成される（このような共通電圧Ｖｃｏｍによる共通電極（対向電極）Ｅｃの駆動は「対向ＡＣ駆動」と呼ばれる）。より詳しくは、上記共通電圧Ｖｃｏｍは、通常表示モードでは、１水平期間毎に上記所定のＨレベルと上記所定のＬレベルの間で交互に切り替わるように生成され、常時表示モードでは、フレーム期間の整数倍の期間毎に上記所定のＨレベルと上記所定のＬレベルの間で交互に切り替わるように生成される。以下では、常時表示モードにおいて上記共通電圧Ｖｃｏｍは、ｐフレーム期間毎に上記所定のＨレベルと上記所定のＬレベルの間で交互に切り替わるものとする（ｐは２以上の整数であり、典型的には数十～数百程度）。

　また、本実施形態における通常表示モードでは、液晶への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内において表示ライン毎（走査線毎）にも反転するように、ソースラインＳＬ１～ＳＬＭ、ゲートラインＧＬ（１）～ＧＬ（Ｎ）、および共通電極Ｅｃが駆動される。すなわち、これらの駆動により、共通電圧Ｖｃｏｍが上記所定のＬレベルにある水平期間では、各画素回路１１２の画素液晶（画素容量Ｃｌｃ）に正極性の電圧が印加されるように、画素データを示す電圧がソースラインＳＬｊを介して各画素電極Ｅｐに与えられる。また、共通電圧Ｖｃｏｍが上記所定のＨレベルにある水平期間では、各画素回路１１２の画素液晶に負極性の電圧が印加されるように、画素データを示す電圧が各ソースラインＳＬｊを介して各画素電極Ｅｐに与えられる。そして、各画素回路１１２の画素液晶への印加電圧の極性は１フレーム期間毎に反転する。一方、本実施形態の常時表示モードにおける後述の書込期間では、液晶への印加電圧の極性がｐフレーム期間毎（ｐは２以上の整数）に反転するように、ソースラインＳＬ１～ＳＬＭ、ゲートラインＧＬ（１）～ＧＬ（Ｎ）、および共通電極Ｅｃが駆動される。すなわち、これらの駆動により、共通電圧Ｖｃｏｍが上記所定のＬレベルにあるフレーム期間では、各画素回路１１２の画素液晶（画素容量Ｃｌｃ）に正極性の電圧が印加されるように、画素データを示す電圧がソースラインＳＬｊを介して各画素電極Ｅｐに与えられる。また、共通電圧Ｖｃｏｍが上記所定のＨレベルにあるフレーム期間では、各画素回路１１２の画素液晶に負極性の電圧が印加されるように、画素データを示す電圧が各ソースラインＳＬｊを介して各画素電極Ｅｐに与えられる。

　表示制御回路２００は、表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔとを外部の信号源から受け取り、それらの信号Ｄｖ，Ｃｔに基づき、画像を表示部１００に表示させるための信号として、ソースドライバ３００に与えるべきデジタル画像信号ＤＡおよびデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ４１０に与えるべき走査側タイミング制御信号Ｇｔｃと、共通電極駆動回路６００に与えるべき共通電圧制御信号と、アクティブマトリクス基板１０１におけるブースト信号線ＢＳＬ、リファレンス線ＲＦＬ、およびリフレッシュデータ線ＲＬＬにそれぞれに与えるべきブースト信号ＢＳＴ、リファレンス電圧ＲＥＦ、およびリフレッシュ電圧ＲＬとを生成する。なお、本実施形態におけるリフレッシュ電圧ＲＬは、２階調で画像を表示する場合に画素電極Ｅｐに与えるべき電圧（５Ｖと０Ｖ）のうち相対的に高い電圧（５Ｖ）に等しい。

　ソースドライバ３００は、通常表示モードでは、デジタル画像信号ＤＡおよびデータ側タイミング制御信号Ｓｔｃに基づき、デジタル画像信号ＤＡの表す画像の１表示ライン分の画素値に相当するアナログ電圧をデータ信号Ｓ（１）～Ｓ（Ｍ）として１水平期間毎（１Ｈ毎）に生成し、これらのデータ信号Ｓ（１）～Ｓ（Ｍ）をソースラインＳＬ１～ＳＬＭにそれぞれ印加する。一方、常時表示モードでは、ソースドライバ３００は、上記アナログ電圧に代えて２値の電圧をデータ信号Ｓ（１）～Ｓ（Ｍ）として１水平期間毎に生成し、これらのデータ信号Ｓ（１）～Ｓ（Ｍ）をソースラインＳＬ１～ＳＬＭにそれぞれ印加する（詳細は後述する）。

　本実施形態における通常表示モードでは、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内において表示ライン毎にも反転するように、データ信号Ｓ（１）～Ｓ（Ｍ）が出力される駆動方式（以下「ライン反転駆動方式」という）が採用されている。したがって、通常表示モードにおいてソースドライバ３００は、各ソースラインＳＬｊに印加されるデータ信号Ｓ（ｊ）の（共通電圧Ｖｃｏｍを基準とする）極性を１水平期間毎に反転させる。一方、本実施形態の常時表示モードにおける後述の書込期間では、液晶層への印加電圧の極性がｐフレーム期間毎（ｐは２以上の整数）に反転されると共に、各フレーム期間において各画素回路１１２に書き込まれる画素データに基づく画素液晶への印加電圧の極性が同一フレーム内で同一となるように、データ信号Ｓ（１）～Ｓ（Ｍ）が出力される駆動方式（以下「フレーム反転駆動方式」という）が採用されている。したがって、常時表示モードの書込期間においてソースドライバ３００は、各ソースラインＳＬｊに印加されるデータ信号Ｓ（ｊ）の（共通電圧Ｖｃｏｍを基準とする）極性をｐフレーム期間毎に反転させる。

　ゲートドライバ４１０は、走査側タイミング制御信号Ｇｔｃに基づき、各データ信号Ｓ（１）～Ｓ（Ｍ）を各画素回路１１２に書き込むために、デジタル画像信号ＤＡの各フレーム期間（各垂直走査期間）において、ゲートラインＧＬ（１）～ＧＬ（Ｎ）をほぼ１水平期間ずつ順次選択する。

　上記のようにして、ソースラインＳＬ１～ＳＬＭ、ゲートラインＧＬ（１）～ＧＬ（Ｎ）、および共通電極Ｅｃ（ＣＳラインＣＳＬ）が駆動されることにより、表示すべき画像を表す画像データを構成する各画素データがそれに対応する画素回路１１２にデータ信号Ｓ（ｊ）として与えられ、これにより、液晶における光の透過率が制御されることで当該画像が表示される。より具体的には、本実施形態では、通常表示モードにおいて、フルカラーの動画や静止画が表示され、常時表示モードにおいて、限定的な複数色の静止画すなわちマルチカラーの静止画が表示される。

＜１．２　常時表示モードの動作＞
　図３は、本実施形態の常時表示モードにおける動作条件を示す図であり、図４は、本実施形態に係る液晶表示装置の常時表示モードにおける各動作期間を説明するためのタイミングブロック図である。本実施形態では、通常表示モードから常時表示モードに入ると、まず、表示すべき静止画を表す各画素データがそれに対応する画素回路１１２（の画素容量Ｃｐ）に２値データとして書き込まれる（変形例においても同様）。以下において、この書き込み動作を「常時表示モード書込動作」という。一方、通常表示モードにおいて表示すべき画像を表す各画素データをそれに対応する画素回路１１２（の画素容量Ｃｐ）にデータ信号Ｓ（ｊ）として与えることによる書き込み動作を「通常表示モード書込動作」という。ただし、両表示モードの書き込み動作の区別が文脈等から明らかな場合や両表示モードの書き込み動作を区別する必要のない場合には、単に「書込動作」という。また、常時表示モード書込動作が行われる期間を「常時表示モード書込期間」または単に「書込期間」といい、常時表示モード書込期間に対応する動作モードを「書込モード」という。常時表示モード書込期間では、１水平期間（「１Ｈ期間」ともいう）に１表示ラインずつ画素データが画素回路１１２に書き込まれ、１垂直期間（「１Ｖ期間」または「１フレーム期間」ともいう）で１画面分の画素データが書き込まれる。

　図５は、常時表示モード書込期間における本実施形態の動作を説明するための信号波形図である。常時表示モードでは、各画素が取り得る表示は黒表示と白表示の２種類である。ここで、「黒表示」とは、光を遮断する状態すなわち非点灯状態をいい、「白表示」とは、光を透過する状態すなわち点灯状態をいう。したがって、例えば赤、緑または青の光を透過する状態も「白表示」に含まれる。本実施形態の常時表示モードでは、黒表示の画素に対応する画素液晶には低電圧Ｖ１または－Ｖ１が印加され、白表示の画素に対応する画素液晶には高電圧Ｖ２または－Ｖ２が印加されるように動作条件が設定されるものとすると、本実施形態では、Ｖ１＝０Ｖ、Ｖ２＝５Ｖとして、図３に示すように動作条件が設定されている。ただし、本発明はこの動作条件に限定されるものではなく、本発明を実施する液晶表示装置における、液晶印加電圧と輝度との関係を示す特性等に応じた適切な動作条件が設定されていればよい。

　本実施形態の常時表示モード書込期間では、図５（Ａ）に示すような走査信号Ｇ（ｉ）が各ゲートラインＧＬ（ｉ）に印加されることにより（ｉ＝１～Ｎ）、ゲートラインＧＬ（１）～ＧＬ（Ｎ）が順次選択される。一方、ソースラインＳＬ１～ＳＬＭには、図５（Ｂ）（Ｃ）に示すような、表示すべき画像を表すデータ信号Ｓ（１）～Ｓ（Ｍ）が印加される。各画素回路１１２では、それに対応するゲートラインＧＬ（ｉ）が選択されているとき（走査信号Ｇ（ｉ）がアクティブ状態すなわちＨレベルの間）、第３トランジスタＴ３がオン状態となり、対応するソースラインＳＬｊの電圧が当該第３トランジスタＴ３を介して画素電極Ｅｐに与えられる。その結果、ソースラインＳＬｊの電圧としてのデータ信号Ｓ（ｊ）が当該画素電極Ｅｐに対応する画素容量Ｃｐに画素データとして書き込まれる。

　このデータ信号Ｓ（ｊ）の電圧は、次のフレーム期間で新たなデータ信号Ｓ（ｊ）がその画素容量Ｃｐに書き込まれるまで保持される。これにより、このデータ信号Ｓ（ｊ）の電圧に相当する画素電極Ｅｐの電位と共通電位Ｖｃｏｍとの差に相当する電圧が液晶に印加され、液晶における光の透過率が制御される。なお、常時表示モードにおいて各画素回路１１２に書き込まれる画素データ（データ信号Ｓ（ｊ））は、２値データである。

　通常表示モードおよび常時表示モードでの画素データの書込動作では、画素電極Ｅｐに与えられる電圧に拘わらず第２トランジスタＴ２が常にオン状態となるような電圧をリファレンス線ＲＦＬに与えることにより、ブースト信号ＢＳＴがアクティブか非アクティブかに拘わらず（ブースト信号線ＢＳＬへの電圧パルスの印加の有無に拘わらず）、第１トランジスタＴ１がオン状態となるのが抑制される。これにより、セルフ・リフレッシュ回路１１２ｂは動作しない。しかし、画素データの書込動作時においてセルフ・リフレッシュ回路１１２ｂが動作しないようにする手法はこれに限定されない。例えば、これに代えて、画素データの書込動作時において、画素電極Ｅｐに与えられる電圧に拘わらず第２トランジスタＴ２が常にオフ状態となるようなリファレンス電圧ＲＥＦをリファレンス線ＲＦＬに与え、ブースト信号線ＢＳＬに低い電圧を印加することで、第１トランジスタＴ１が常にオフ状態となるようにしてもよい。このようにすれば、セルフ・リフレッシュ回路１１２ｂは動作しない。また、これに代えて、画素データの書込動作時において、画素電極Ｅｐに与えられる電圧に拘わらず第２トランジスタＴ２が常にオフ状態となるような電圧をリファレンス線ＲＦＬに与え、第２トランジスタＴ２がオフされる直前に節点Ｎ２（第１トランジスタＴ１のゲート端子）の電圧を第１トランジスタＴ１のオンが抑制されるような電圧とし、ブースト信号ＢＳＴを非アクティブに維持するようにしてもよい。このようにした場合も、セルフ・リフレッシュ回路１１２ｂは動作しない。

　図４に示すように、常時表示モードでは、１フレーム分の上記書込動作が終了すると、書込期間を終了し、セルフ・リフレッシュ期間に入り、各画素回路１１２における画素電極Ｅｐの（リーク電流による）電圧変動を抑制するためのリフレッシュ動作が行われる。セルフ・リフレッシュ期間に対応する動作モードを「リフレッシュモード」という。図６は、リフレッシュ動作を説明するための信号波形図である。図３は、このリフレッシュ動作が行われるセルフ・リフレッシュ期間の動作条件としての各信号の電圧値を、上記書込期間の動作条件と共に示している。なお以下では、画素回路１１２につきその配置も含めて示す場合には、参照符号“Ｐ（ｉ，ｊ）”を使用し、「画素回路Ｐ（ｉ，ｊ）」は、ｉ番目のゲートラインＧＬ（ｉ）およびｊ番目のソースラインＳＬｊに接続された画素回路１１２を示すものとする（図１参照）。また、画素回路Ｐ（ｉ，ｊ）における画素電極Ｅｐの電圧（以下「画素電圧」ともいう）を符号“Ｖｐｉｘ（ｉ，ｊ）”または“Ｖｐｉｘ”で示すものとする（図５（Ｈ）（Ｉ）、図６（Ｇ）（Ｈ）参照）。

　セルフ・リフレッシュ期間では、図６（Ｅ）に示すようにリファレンス線ＲＦＬにリファレンス電圧ＲＥＦとして３Ｖの電圧が与えられ（電圧設定の詳細は後述）、図６（Ｆ）に示すように１フレーム期間毎に電圧パルスがブースト信号ＢＳＴとしてブースト信号線ＢＳＬに印加されることにより、１画面分の全ての画素回路Ｐ（ｉ，ｊ）につき一括的にリフレッシュが行われる。本実施形態では、図４に示すように、常時表示モード書込期間後に、１画面分のリフレッシュ（フレームリフレッシュ）を１サイクルとしてｎサイクルのリフレッシュが行われる（本実施形態ではｎ＝５９）。このｎサイクルのリフレッシュが終了すると、表示部１００における各画素液晶への印加電圧すなわち各画素回路Ｐ（ｉ，ｊ）の液晶容量Ｃｌｃへの印加電圧の極性を反転させるための極性反転駆動が行われる（極性反転駆動の詳細については後述する）。以後、１画面分のリフレッシュがｎサイクル実行される毎に極性反転駆動が行われる。ここで、ｎの具体値は、液晶への同一極性電圧の印加による当該液晶の劣化の程度と許容される消費電力の程度等を考慮して決定され、本実施形態ではｎ＝５９としている。

　図７～図１０は、本実施形態の常時表示モード書込期間およびセルフ・リフレッシュ期間における画素回路１１２の動作を説明するための回路図である。これらの図において、信号ラインや電圧ライン等に付された数値は図３の動作条件に対応する電圧値を示しており、点線の円は、それが付されたトランジスタがオン状態であることを示し、点線の×印は、それが付されたトランジスタがオフ状態であることを示している。

　図７は、画素液晶への印加電圧（液晶容量Ｃｌｃへの印加電圧）が正極性の高電圧（５Ｖ）である場合を、図８は画素液晶への印加電圧が正極性の低電圧（０Ｖ）の場合を、図９は画素液晶への印加電圧が負極性の低電圧（０Ｖ）の場合を、図１０は画素液晶への印加電圧が負極性の高電圧（－５Ｖ）の場合をそれぞれ示している。また、図７（Ａ）、図８（Ａ）、図９（Ａ）および図１０（Ａ）は常時表示モード書込期間（書込モード）における書込動作を、図７（Ｂ）、図８（Ｂ）、図９（Ｂ）および図１０（Ｂ）は常時表示モード書込期間における保持動作を、図７（Ｃ）、図８（Ｃ）、図９（Ｃ）および図１０（Ｃ）はセルフ・リフレッシュ期間（セルフ・リフレッシュモード）におけるリフレッシュ動作を、図７（Ｄ）、図８（Ｄ）、図９（Ｄ）および図１０（Ｄ）はセルフ・リフレッシュ期間における保持動作をそれぞれ示している。なお本実施形態に係る液晶表示装置はノーマリブラック型であり、黒表示に対応する液晶印加電圧である低電圧（０Ｖ）を「Ｌレベル液晶印加電圧」といい、白表示に対応する液晶印加電圧である高電圧（５Ｖ、－５Ｖ）を「Ｈレベル液晶印加電圧」というものとするが、発明はこのようなノーマリブラック型に限定されるものではない。

　以下、図７～図１０を参照して本実施形態の常時表示モードにおける動作について説明する。なお、常時表示モードにおける各期間のうちセルフ・リフレッシュ期間中は、ソースドライバ３００における回路のうち、少なくとも、データ信号Ｓ（１）～Ｓ（Ｍ）を出力するための出力バッファは動作を停止しており、図３および図６に示すように、ソースラインＳＬ１～ＳＬＭには固定電圧として－５Ｖが与えられる。このための回路は、ソースドライバ３００とは別個の構成要素として実現すればよく、例えばアクティブマトリクス基板１０１上に薄膜トランジスタを用いて画素回路１１２と一体的に形成することができる。

＜１．２．１　画素液晶に正極性の高電圧を印加する場合の動作＞
　画素液晶に正極性の高電圧を印加する画素回路Ｐ（ｉ，ｊ）では、図７（Ａ）に示すように、共通電圧Ｖｃｏｍ（＝ＣＳ）は０Ｖであり、走査信号Ｇ（ｉ）がＨレベル（８Ｖ：アクティブ）であってゲートラインＧＬ（ｉ）が選択されているときに、第３トランジスタＴ３がオン状態となり、正極性のＨレベル液晶印加電圧に対応する５Ｖのデータ信号Ｓ（ｊ）がソースラインＳＬｊから第３トランジスタＴ３を介して画素電極Ｅｐに与えられる。その後、走査信号Ｇ（ｉ）がＬレベル（－５Ｖ：非アクティブ）になると、図７（Ｂ）に示すように、画素電圧Ｖｐｉｘ＝５Ｖが画素データとして画素容量Ｃｐに保持される。

　常時表示モード書込期間では、上記のようにして１走査線単位で画素データが画素回路Ｐ（ｉ，ｊ）（ｊ＝１～Ｍ）に順次書き込まれて保持され、Ｎ番目の走査線の画素回路Ｐ（Ｎ，ｊ）（ｊ＝１～Ｍ）に画素データが書き込まれて保持されると、常時表示モード書込期間が終了する。

　常時表示モード書込期間が終了すると、セルフ・リフレッシュ期間が始まり、まず、リフレッシュ動作が行われる。このリフレッシュ動作では、走査信号Ｇ（１）～Ｇ（Ｎ）は全てＬレベル（－５Ｖ）で、セルフ・リフレッシュ期間中、第３トランジスタＴ３がオフ状態となる（図７（Ｃ）（Ｄ））。また、リファレンス線ＲＦＬには、セルフ・リフレッシュ期間中、リファレンス電圧ＲＥＦとして３Ｖが与えられる。本実施形態では、各ゲートラインＧＬ（ｉ）に沿って形成されたブースト信号線ＢＳＬは互いに接続されて同一のブースト信号ＢＳＴが与えられる（図１）。すなわち、一括リフレッシュが採用されている。このため、セルフ・リフレッシュ期間において、図６（Ｆ）に示すように、ブースト信号ＢＳＴとして電圧パルスが１フレーム期間（１垂直期間：１Ｖ期間）毎にブースト信号線ＢＳＬに印加され、ブースト信号ＢＳＴは１フレーム期間毎にＨレベル（５Ｖ）となる。

　ここで、第２トランジスタＴ２の閾値電圧をＶｔｈ（＞０）とすると、リファレンス電圧ＲＥＦを基準とする画素電圧Ｖｐｉｘの相対値Ｖｐｉｘ－ＲＥＦが－Ｖｔｈよりも大きければ第２トランジスタＴ２はオフ状態となり、当該相対値Ｖｐｉｘ－ＲＥＦが－Ｖｔｈよりも小さければ第２トランジスタＴ２はオン状態となる。正極性のＨレベル液晶印加電圧に対応する５Ｖのデータ信号Ｓ（ｊ）が画素データとして書き込まれている画素回路Ｐ（ｉ，ｊ）では、セルフ・リフレッシュ期間において、当該相対値Ｖｐｉｘ－ＲＥＦは５－３＝２Ｖであり－Ｖｔｈよりも大きいので、図７（Ｃ）に示すように、第２トランジスタＴ２がオフ状態となっている。したがって、ブースト信号線ＢＳＬへの上記電圧パルスの印加により、節点Ｎ２の電圧が上昇し、第１トランジスタＴ１がオン状態となる。その結果、リフレッシュデータ線ＲＬＬからリフレッシュ電圧ＲＬ（＝５Ｖ）が第１トランジスタＴ１を介して画素電極Ｅｐに与えられる。このため、ブースト信号ＢＳＴがＬレベルである間に、リーク電流によって画素電圧Ｖｐｉｘ（ｉ，ｊ）がＨレベルの規準電圧（５Ｖ）から低下していたとしても（図７（Ｄ））、ブースト信号ＢＳＴがＨレベルとされることにより、図７（Ｃ）に示す電流Ｉｒｅｆが流れ、画素電圧Ｖｐｉｘ（ｉ，ｊ）がＨレベルの規準電圧（５Ｖ）に回復する（図６（Ｇ））。

　このようにして、図７に示すように、画素液晶に正極性の高電圧を印加する画素回路Ｐ（ｉ，ｊ）すなわち５Ｖのデータ信号が画素データとして書き込まれている画素回路Ｐ（ｉ，ｊ）では、図６（Ｆ）に示すように、所定期間毎（本実施形態では１フレーム期間である１６．７ｍｓ毎）にブースト信号ＢＳＴとしての電圧パルスがブースト信号線ＢＳＬに印加されることにより、当該画素データがリフレッシュされる。このため、上記のようなリーク電流があっても画素電圧ＶｐｉｘはＨレベルの規準電圧（５Ｖ）から大きくは低下せず（図６（Ｇ））、画素液晶への印加電圧はほぼ正極性のＨレベル液晶印加電圧（５Ｖ）に維持される。

＜１．２．２　画素液晶に正極性の低電圧を印加する場合の動作＞
　画素液晶に正極性の低電圧を印加する画素回路Ｐ（ｉ，ｊ）では、図８（Ａ）に示すように、共通電圧Ｖｃｏｍ（＝ＣＳ）は０Ｖであり、常時表示モード書込期間において走査信号Ｇ（ｉ）がＨレベルであるときに、正極性のＬレベル液晶印加電圧（０Ｖ）に対応する０Ｖのデータ信号Ｓ（ｊ）が画素電極Ｅｐに与えられる。その後、走査信号Ｇ（ｉ）がＬレベル（－５Ｖ）になると、図８（Ｂ）に示すように、第３トランジスタＴ３がオフ状態となり、画素電極Ｅｐの電圧すなわち画素電圧Ｖｐｉｘ＝０Ｖが画素データとして画素容量Ｃｐに保持される。これにより、当該画素回路Ｐ（ｉ，ｊ）の画素液晶には正極性の低電圧（０Ｖ）が印加される。

　このようにして正極性のＬレベル液晶印加電圧に対応する０Ｖのデータ信号Ｓ（ｉ）が画素データとして書き込まれた画素回路Ｐ（ｉ，ｊ）では、セルフ・リフレッシュ期間において、リファレンス電圧ＲＥＦを基準とする画素電圧Ｖｐｉｘの相対値Ｖｐｉｘ－ＲＥＦは０－３＝－３Ｖであり、－Ｖｔｈよりも小さい（ここで、Ｖｔｈは第２トランジスタの閾値電圧であって３Ｖよりも小さいものとする）。したがって、ブースト信号ＢＳＴとして電圧パルスがブースト信号線ＢＳＬに印加されても、図８（Ｃ）に示すように、第２トランジスタＴ２はオン状態である。このため、セルフ・リフレッシュ期間において第１トランジスタＴ１はオフ状態に維持され、図７（Ｃ）に示したようなリフレッシュ動作は行われない。

　しかし、セルフ・リフレッシュ期間ではソースラインＳＬｊの電圧（Ｓ（ｊ））が－５Ｖに維持されている（図６（Ｂ））。このため、リフレッシュデータ線ＲＬＬの電圧すなわちリフレッシュ電圧ＲＬ（５Ｖ）とソースラインＳＬｊの電圧すなわちデータ信号Ｓ（ｊ）の電圧（－５Ｖ）との間を第１トランジスタＴ１のオフ抵抗と第３トランジスタＴ３のオフ抵抗との抵抗比で分割して得られる電圧（以下「オフ抵抗分割による電圧」という）は、第１および第３トランジスタＴ１，Ｔ３のオフ抵抗が互いに略等しいものとすると、略０Ｖである。すなわち、このオフ抵抗分割による電圧は、第１トランジスタＴ１と第３トランジスタＴ３との接続点（節点Ｎ１）に接続されている画素電極Ｅｐの正極性Ｌレベルの規準電圧（０Ｖ）に略等しい。このため、画素電極Ｅｐの電圧すなわち画素電圧Ｖｐｉｘが書込期間の保持動作時等に正極性Ｌレベルの規準電圧（０Ｖ）から多少変動しても（図８（Ｂ））、セルフ・リフレッシュ期間においてその変動が解消される（図８（Ｃ）（Ｄ））。また、画素液晶の等価的な抵抗は、第１および第３トランジスタＴ１，Ｔ３のオフ抵抗に比べて十分に小さい（例えば２桁程度小さい）ので、本実施形態では画素液晶におけるリーク電流は問題とはならない。したがって、リフレッシュ期間において、画素電極Ｅｐの電圧Ｖｐｉｘはほとんど変動せず（図６（Ｈ））、画素液晶への印加電圧は略０Ｖ（正極性のＬレベル液晶印加電圧）に維持される。

　上記のように、セルフ・リフレッシュ期間における各ソースラインＳＬｊの電圧を－５Ｖに設定することによっても、リーク電流による画素電圧の変動を抑制することができる。この各ソースラインＳＬｊの電圧設定については、より一般的には、常時表示モード書込期間に表示すべき静止画に応じて各ソースラインＳＬｊにデータ信号Ｓ（ｊ）として印加される２種類の電圧（ここでは０Ｖと５Ｖ）のうちリフレッシュ電圧ＲＬ（５Ｖ）とは異なる他の電圧（０Ｖ）に着目する。すなわち、データ信号Ｓ（ｊ）として画素電極Ｅｐに与えるべき電圧のうち高い方の電圧を第１電圧（５Ｖ）とし、低い方を電圧を第２電圧（０Ｖ）としたとき、第２電圧に着目する。そして、セルフ・リフレッシュ期間における保持動作状態において、リフレッシュデータ線ＲＬＬの電圧ＲＬとソースラインＳＬｊの電圧との間を第１トランジスタＴ１のオフ抵抗と第３トランジスタＴ３のオフ抵抗とで分圧して得られる電圧（オフ抵抗分割による電圧）が当該第２電圧（０Ｖ）近傍の電圧となるように、各ソースラインＳＬｊに与えるべき電圧を決定すればよい。なお、更に一般化すると、画素電極Ｅｐに与えるべき電圧が複数種類ある場合、それら複数種類の電圧のうち最も低い電圧に上記オフ抵抗分割による電圧が略等しくなるようにすればよい。そのようにすれば、画素電極Ｅｐに与えるべき電圧のうち上記オフ抵抗分割による電圧に略等しい電圧が画素電極にＥｐに与えられた場合に、セルフリフレッシュ期間においてその画素電極Ｅｐの電圧がほとんど変動しなくなる。

　このような各ソースラインＳＬｊの電圧設定と図７（Ｃ）に示すようなリフレッシュ動作とが相俟って、セルフ・リフレッシュ期間において、リーク電流による画素電圧の変動が抑制されるので、画素電圧Ｖｐｉｘを規準電圧（０Ｖまたは５Ｖ）近傍の所定範囲内に維持することができる（図６（Ｇ）（Ｈ））。

＜１．２．３　画素液晶に負極性の低電圧を印加する場合の動作＞
　画素液晶に負極性の低電圧を印加する画素回路Ｐ（ｉ，ｊ）では、図９（Ａ）に示すように、共通電圧Ｖｃｏｍ（＝ＣＳ）は５Ｖであり、常時表示モード書込期間に、負極性のＬレベル液晶印加電圧（０Ｖ）に対応する５Ｖのデータ信号Ｓ（ｊ）が画素電極Ｅｐに与えられる。このため、常時表示モード書込期間およびセルフ・リフレッシュ期間における当該画素回路Ｐ（ｉ，ｊ）の動作は、図９に示す通りであり、共通電圧Ｖｃｏｍが５Ｖであることを除き、画素液晶に正極性の高電圧を印加する画素回路Ｐ（ｉ，ｊ）の動作すなわち図７に示す動作と実質的に同じである。

＜１．２．４　画素液晶に負極性の高電圧を印加する場合の動作＞
　画素液晶に負極性の高電圧を印加する画素回路Ｐ（ｉ，ｊ）では、図１０（Ａ）に示すように、共通電圧Ｖｃｏｍ（＝ＣＳ）は５Ｖであり、常時表示モード書込期間に、負極性のＨレベル液晶印加電圧（－５Ｖ）に対応する０Ｖのデータ信号Ｓ（ｊ）が画素電極Ｅｐに与えられる。このため、常時表示モード書込期間およびセルフ・リフレッシュ期間における当該画素回路Ｐ（ｉ，ｊ）の動作は、図１０に示す通りであり、共通電圧Ｖｃｏｍが５Ｖであることを除き、画素液晶に正極性の低電圧を印加する画素回路Ｐ（ｉ，ｊ）の動作すなわち図８に示す動作と実質的に同じである。

＜１．２．５　極性反転期間の動作＞
　本実施形態の極性反転期間では、常時表示モード書込期間の動作と同様の動作（図５等参照）により、各画素液晶に印加されていた電圧の極性が反転するように各画素電極の電圧が更新される。この極性反転期間に対応する動作モードは「極性反転モード」と呼ばれる。ここで、各画素液晶への印加電圧の絶対値を極性反転期間の前後で変えずに極性が反転される。また、本実施形態に係る液晶表示装置を使用する電子機器等に設けられたメモリ（以下「外部メモリ」という）には、常時表示モードにおいて表示すべき静止画の画像データ（少なくとも１フレーム分のデータ）が格納されている。本実施形態に係る液晶表示装置は、極性反転期間において、その外部メモリから画像データを受け取り、その画像データを構成する画素データに基づき、ソースドライバ３００を使用して、上記極性反転に考慮しつつ常時表示モード書込動作と同様の動作を行う。なお、少なくとも１フレーム分の画像データを格納可能なメモリがソースドライバ３００に含まれている場合には、上記外部メモリに代えて、このメモリを当該静止画の画像データの格納用のメモリとして使用してもよい。

　また、本実施形態では、常時表示モードにおいては、画素液晶への印加電圧の極性が同一フレーム内で同一となるように反転される対向ＡＣ駆動方式が採用されていることから、共通電圧ＶｃｏｍおよびＣＳラインＣＳＬの電圧ＣＳが極性反転期間の開始時に変更される。すなわち、常時表示モード書込期間において例えば図５（Ｄ）に示すように共通電圧Ｖｃｏｍ（＝ＣＳ）が０Ｖである場合には、この常時表示モード書込期間の直後に開始されるセルフ・リフレッシュ期間においても共通電圧Ｖｃｏｍ（＝ＣＳ）は０Ｖのままであり、そのセルフ・リフレッシュ期間が終了して極性反転期間が開始されるときに共通電圧Ｖｃｏｍ（＝ＣＳ）が０Ｖから５Ｖに変更される。以後、次のセルフ・リフレッシュ期間を経て次に極性反転期間が開始されるときに共通電圧Ｖｃｏｍ（＝ＣＳ）が５Ｖから０Ｖに変更される。このようにして、常時表示モード中は、極性反転期間が開始される毎に共通電圧Ｖｃｏｍ（＝ＣＳ）が０Ｖと５Ｖとの間で交互に変更される。

＜１．３　効果＞
　上記のように本実施形態によれば、セルフ・リフレッシュ期間において、図６（Ｇ）（Ｈ）に示すように、画素回路１１２におけるリーク電流による画素電圧Ｖｐｉｘの変動がリフレッシュ動作によって抑えられ、または、ソースラインＳＬｊの電圧設定に基づく上記オフ抵抗分割による電圧の画素電極Ｅｐへの供給によって当該変動が解消される。これにより、画素電圧Ｖｐｉｘが書込時点の規準電圧（本実施形態では０Ｖまたは５Ｖ）の近傍の範囲内に維持され、各画素液晶への印加電圧もその規準電圧に対応した電圧に維持される。このため、常時表示モードにおいて極性反転期間の間隔を液晶劣化の観点から問題を生じない範囲で拡大することができ、フリッカやコントラスト低下による表示品位の低下を回避しつつ、本実施形態のように１６．７ｍｓ×（５９＋１）＝１０００ｍｓ（１秒）の間隔でソースドライバ３００による極性反転駆動を行うことができる。これにより、表示品位の低下を回避しつつ常時表示モードでの静止画の表示（常時表示）に必要な消費電力を十分に低減することができる。なお本実施形態では、極性反転駆動が行われる周期は上記のように１０００ｍｓ（１秒）であってリフレッシュ動作の周期（ブースト信号線ＢＳＴに電圧パルスが印加される周期＝１６．７ｍｓ）の６０倍であるが、１０倍程度以上であれば常時表示モードでの静止画の表示における消費電力の低減に十分に有効である。

　また、本実施形態によれば、従来の画素回路に対し簡単な構成のセルフ・リフレッシュ回路が追加されるだけであるので（図２参照）、常時表示モードにおいて表示部に設けられたメモリを用いることにより消費電力を抑えつつ静止画を表示する従来の構成に比べ、画素回路の構成が簡素化される。その結果、開口率の低下が抑えられるので、表示画像の輝度低下を防止し、通常表示モードでの良好な表示（動画表示等）を維持することができる。

＜１．４　第１の実施形態の変形例＞
　上記実施形態では、アクティブマトリクス基板１０１においてゲートラインＧＬ（１）～ＧＬ（Ｎ）のそれぞれに沿って形成されたブースト信号線ＢＳＬは、互いに接続されて表示制御回路２００に接続されている。しかし、これに代えて、図１１に示すように、ゲートラインＧＬ（１）～ＧＬ（Ｎ）にそれぞれに沿って配置されたＮ本の制御信号線としてブースト信号線ＢＳＬ（１）～ＢＳＬ（Ｎ）を設け、これらのブースト信号線ＢＳＬ（１）～ＢＳＬ（Ｎ）を互いに接続せずにゲートドライバ４１２によって独立に駆動するようにしてもよい。この場合、ゲートドライバ４１２は、走査信号線駆動回路として機能すると共にブースト駆動回路としても機能し、ブースト信号線ＢＳＬ（１）～ＢＳＬ（Ｎ）にそれぞれ印加すべきブースト信号ＢＳ（１）～ＢＳ（Ｎ）を順次的にアクティブとなる信号として生成する。この場合、ブースト信号線ＢＳＬ（１）～ＢＳＬ（Ｎ）へのアクティブなブースト信号ＢＳ（１）～ＢＳ（Ｎ）の順次的な印加が１通り終了すると、１画面分のリフレッシュ（フレームリフレッシュ）が実行されたことになる。このようにブースト信号線ＢＳＬ（１）～ＢＳＬ（Ｎ）を独立に駆動して順次的なリフレッシュを行えば、１つに結合されたブースト信号線ＢＳＬを駆動して一括的なリフレッシュを行う場合に比べ、ピーク電流が低減される。

　また、上記実施形態では、アクティブマトリクス基板１０１においてゲートラインＧＬ（１）～ＧＬ（Ｎ）のそれぞれに沿って形成されたＣＳラインＣＳＬは互いに接続され、共通電極Ｅｃにも接続されており、ＣＳラインＣＳＬおよび共通電極Ｅｃは共に共通電圧Ｖｃｏｍが与えられる（図１）。しかし、これに代えて、ゲートラインＧＬ（１）～ＧＬ（Ｎ）にそれぞれに沿って配置されたＮ本のＣＳラインＣＳ（１）～ＣＳ（Ｎ）を設け、これらのＣＳラインＣＳ（１）～ＣＳ（Ｎ）を独立にかつ共通電極Ｅｃとは別に駆動可能となるように構成されていてもよい。このような構成によれば、例えば、上記実施形態における通常表示モードでの動画の表示をパネルの一部の領域で行うこと、すなわち動画の部分駆動表示が可能となる。

　また、上記実施形態では、図１および図１１に示すように、各ゲートラインＧＬ（ｉ）に沿ってブースト信号線ＢＳＬまたはＢＳＬ（ｉ）が形成されており、１つのゲートラインＧＬ（ｉ）に対応するブースト信号線ＢＳＬまたはＢＳＬ（ｉ）は、連続した配線として形成されていて、当該ゲートラインＧＬ（ｉ）に接続された１表示ライン分の画素回路Ｐ（ｉ，ｊ）（ｊ＝１～Ｍ）によって共有されていると言える。また、図１の例では、ゲートラインＧＬ（１）～ＧＬ（Ｎ）のそれぞれに沿って形成されたブースト信号線ＢＳＬは、互いに接続されているので、全ての画素回路Ｐ（ｉ，ｊ）（ｉ＝１～Ｎ，ｊ＝１～Ｍ）によって共有されているとも言える。しかし、ブースト信号線ＢＳＬまたはＢＳＬ（ｉ）の構成は、このような構成に限定されるものではなく、例えば、各ゲートラインＧＬ（ｉ）に対応するブースト信号線ＢＳＬが２つに分離（左右に分離）されていてもよい。また、例えば、奇数番目のゲートライＧＬ（１），ＧＬ（３），…に沿って形成されたブースト信号線ＢＳＬがアクティブマトリクス基板１０１の一側（例えば左側）で互いに接続され、かつ、偶数番目のゲートライＧＬ（２），ＧＬ（４），…に沿って形成されたブースト信号線ＢＳＬがアクティブマトリクス基板１０１の他側（例えば右側）で互いに接続されていてもよい。このようなブースト信号線ＢＳＬまたはＢＳＬ（ｉ）の構成についての変形と同様の変形は、リフレッシュデータ線ＲＬＬやリファレンス線ＲＦＬについても可能である。

　ブースト信号線ＢＳＬまたはＢＳＬ（ｉ）の構成、リフレッシュデータ線ＲＬＬの構成、およびリファレンス線ＲＦＬの構成についての上記のような変形例（左右に分離する構成）によれば、上記実施形態における通常表示モードでの動画の表示と常時表示モードでの静止画の表示とを同一パネルで同時に行うこと（動画表示のための部分駆動）が容易となり、動画を含む表示における低消費電力化が可能となる。

　また、上記実施形態では、セルフ・リフレッシュ期間においてリフレッシュデータ線ＲＬＬから第１トランジスタＴ１を介して画素電極Ｅｐに与えられるリフレッシュ電圧ＲＬは、その前の常時表示モード書込期間または極性反転期間においてソースラインＳＬｊを介して当該画素電極Ｅｐに与えられたデータ信号Ｓ（ｊ）の電圧（Ｈレベルの規準電圧５Ｖ）に等しいが、これに代えて、当該データ信号Ｓ（ｊ）の電圧よりも低い電圧をリフレッシュ電圧ＲＬとして設定することが好ましい。共通電圧Ｖｃｏｍに対し、いわゆる引き込み電圧に基づく補正を行われており、ビデオ電圧供給線としてのリフレッシュデータ線ＲＬＬの電圧ＲＬについても同様の補正をすべきだからである。具体的には、第３トランジスタＴ３におけるゲートとドレイン間の寄生容量に起因する引き込み電圧を考慮して、上記データ信号Ｓ（ｊ）の電圧よりも当該引き込み電圧だけ低い電圧をリフレッシュ電圧ＲＬとして設定するのが好ましい。また、ノーマリブラック型の液晶表示装置における液晶印加電圧と輝度との関係を示す特性から白表示に必要とされる電圧よりも高い電圧を画素電極Ｅｐに与えるべきデータ信号Ｓ（ｊ）の電圧としている場合（いわゆるオーバドライブの場合）には、当該白表示が可能なより低い電圧をリフレッシュ電圧ＲＬとして設定してもよい。

＜２．他の実施形態＞
　上記第１の実施形態では、既述のように対向ＡＣ駆動方式が採用されているが、本発明はこれに限定されるものではない。例えば、共通電極Ｅｃの電位を固定し、データ信号Ｓ（ｊ）の電圧を画素電極に与えた後に画素電極Ｅｐと共通電極Ｅｃとの間の電位差が拡大するようにＣＳラインＣＳＬの電位を変化させる駆動方式が採用されてもよい。

　上記第１の実施形態では、液晶への印加電圧の極性反転については、既述のように、通常表示モードではライン反転駆動方式が、常時表示モードではフレーム反転駆動方式がそれぞれ採用されているが、本発明はこのような構成に限定されるものではない。例えば、通常表示モードおよび常時表示モードの双方においてライン反転駆動方式が採用されていてもよいし、通常表示モードおよび常時表示モードの双方においてフレーム反転駆動方式が採用されていてもよい。

　上記第１の実施形態では、各画素回路１１２は、黒表示（非点灯状態）と白表示（点灯状態）の２種類の表示のみが可能であるが、隣接する２以上の所定数の画素回路Ｐ（ｉ，ｊ）を表示単位として扱うことにより、面積階調に基づく階調表示を行うことも可能である。

　上記第１の実施形態では、各画素回路１１２においてリフレッシュを行うために使用されるブースト容量素子Ｃｂｓｔは、画素回路１１２毎に設けられているが、これに代えて、２以上の所定数の画素回路１１２毎に１つのブースト容量素子Ｃｂｓｔを設けるようにしてもよい。例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の画素をそれぞれ形成するための３つの画素回路Ｐ（ｉ，ｊ）、Ｐ（ｉ，ｊ＋１）、Ｐ（ｉ，ｊ＋２）を表示単位としてカラー表示が可能なように構成されている場合において、常時表示モードにおいて白と黒の２値画像を表示すればよいときには、図１２に示すように、当該３つの画素回路Ｐ（ｉ，ｊ）、Ｐ（ｉ，ｊ＋１）、Ｐ（ｉ，ｊ＋２）で１個のブースト容量素子Ｃｂｓｔを共有する構成とすることができる。このような構成によれば、上記第１の実施形態に比べ開口率が向上するので、自己リフレッシュ機能の導入による表示画像の輝度低下を抑制することができる。

　上記第１の実施形態では、アクティブマトリクス基板１０１に形成された全ての画素回路１１２が自己リフレッシュ機能のための構成（セルフ・リフレッシュ回路１１２ｂ）を有しているが、特許文献１（日本の特開２００７－３３４２２４号公報）に記載された液晶表示装置のように透過画素部と反射画素部という２種類の画素部を備え、常時表示モードにおいて反射画素部を用いて表示が行われる場合には、反射画素部にのみ上記自己リフレッシュ機能のための構成を設けるようにしてもよい。

　上記第１の実施形態では、画素回路１１２は、図２に示すように、Ｎチャネル形の薄膜トランジスタを使用して構成されているが、Ｎチャネル形の薄膜トランジスタに代えてＰチャネル形の薄膜トランジスタを使用した構成とすることも可能である。このような構成の液晶表示装置においても、電源電圧および既述の動作条件として示された電圧値の正負を反転させる等により、上記第１の実施形態と同様に画素回路を動作させることが可能であり、同様の効果が得られる。さらに本発明は、画素回路１１２におけるトランジスタＴ１～Ｔ３を上記のような薄膜トランジスタに限定するものではなく、画素回路１１２の構成要素として他のアクティブ素子を薄膜トランジスタの代わりに使用してもよい。

　上記第１の実施形態に係る液晶表示装置では、画素回路１１２において画素データを保持するための画素容量Ｃｐは液晶容量Ｃｌｃと補助容量Ｃｓからなるが、図１３に示すように、画素容量Ｃｐが液晶容量Ｃｌｃのみからなる構成（補助容量Ｃｓを含まない構成）、すなわち、画素データを保持するための容量が、画素電極Ｅｐとそれに液晶層を介して対向する共通電極（対向電極）Ｅｃとにより形成される構成であってもよい。また、図１４に示すように、アナログアンプＡｍｐが画素回路に内蔵され、画素データとして補助容量（保持容量）Ｃｓに保持された電圧がアナログアンプＡｍｐを介して液晶容量Ｃｌｃを形成する画素電極Ｅｐに与えられる構成であってもよい。この場合、画素データを保持するための画素容量Ｃｐが補助容量（保持容量）Ｃｓのみからなる。

　また、上記第１の実施形態については、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、画素データを保持するための画素容量Ｃｐに対応する容量を有し、当該容量に保持される電圧に基づき画像を表示する表示装置であれば、本発明を適用することができる。例えば、画素容量に相当する容量に画素データに相当する電圧を保持させて画像表示する有機ＥＬ（Electroluminescenece）表示装置においても、本発明を適用することができる。図１５は、このような有機ＥＬ表示装置の画素回路の一例を示す回路図である。この画素回路では、画素データとして保持容量Ｃｓに保持された電圧が駆動用薄膜トランジスタＴｄｖのゲート端子に与えられ、その電圧に応じた電流が、電源ラインＶＬから駆動用薄膜トランジスタＴｄｖを介して発光素子ＯＬＥＤに流れる。したがって、この保持容量Ｃｓが第１の実施形態における画素容量Ｃｐに相当する。なお、図１３、図１４、図１５に示す画素回路の構成のうち上記第１の実施形態における画素回路１１２（図２）の構成と同一または対応する部分には同一の参照符号を付しており、いずれの画素回路も、第１および第２トランジスタＴ１，Ｔ２とブースト容量素子Ｃｂｓｔとを含むセルフ・リフレッシュ回路を備えている。

　本発明は、表示装置およびその画素回路に適用されるものであり、特に、携帯電話等の携帯用情報端末に適した液晶表示装置およびその画素回路に効果的に適用することができる。

１００　　　　　…表示部
１０１　　　　　…アクティブマトリクス基板
１０２　　　　　…対向基板
１１２　　　　　…画素回路
１１２ａ　　　　…主回路
１１２ｂ　　　　…セルフ・リフレッシュ回路
２００　　　　　…表示制御回路
３００　　　　　…ソースドライバ（データ信号線駆動回路）
４１０　　　　　…ゲートドライバ（走査信号線駆動回路）
４１２　　　　　…ゲートドライバ（走査信号線駆動回路、ブースト駆動回路）
６００　　　　　…共通電極駆動回路
ＧＬ（ｉ）　　　…ゲートライン（ｉ＝１～Ｎ）（走査信号線）
ＣＳＬ　　　　　…ＣＳライン（第４配線）
ＶＬ　　　　　　…電源ライン（第４配線）
ＢＳＬ　　　　　…ブースト信号線（第２配線）
ＢＳＬ（ｉ）　　…ブースト信号線（ｉ＝１～Ｎ）（第２配線）
ＲＬＬ　　　　　…リフレッシュデータ線（第１配線）
ＲＦＬ　　　　　…リファレンス線（第３配線）
ＳＬｊ　　　　　…ソースライン（ｊ＝１～Ｍ）（データ信号線）
Ｐ（ｉ，ｊ）　　…画素回路（ｉ＝１～Ｎ，ｊ＝１～Ｍ）
Ｅｐ　　　　　　…画素電極
Ｅｃ　　　　　　…共通電極（対向電極）
Ｃｌｃ　　　　　…液晶容量
Ｃｓ　　　　　　…補助容量（補助容量素子）
Ｃｂｓｔ　　　　…ブースト容量素子
Ｔ１　　　　　　…第１トランジスタ（第１のアクティブ素子）
Ｔ２　　　　　　…第２トランジスタ（第２のアクティブ素子）
Ｔ３　　　　　　…第３トランジスタ（第３のアクティブ素子）
Ｖｃｏｍ　　　　…共通電圧
Ｖｐｉｘ　　　　…画素電圧
Ｇ（ｉ）　　　　…走査信号（ｉ＝１～Ｎ）
ＣＳ　　　　　　…ＣＳラインの電圧（ＣＳ信号）
ＢＳＴ　　　　　…ブースト信号
ＢＳ（ｉ）　　　…ブースト信号（ｉ＝１～Ｎ）
Ｓ（ｊ）　　　　…データ信号（ｊ＝１～Ｍ）
ＲＬ　　　　　　…リフレッシュ電圧
ＲＥＦ　　　　　…リファレンス電圧

Claims

　表示装置において表示すべき画像の画素を形成するための画素回路であって、
　第１および第２のアクティブ素子と、
　画素データを保持するための容量を形成する所定電極とを備え、
　前記所定電極は、前記第１のアクティブ素子を介して所定の第１配線に接続されると共に前記第２のアクティブ素子を介して前記第１のアクティブ素子の制御端子に接続され、
　前記第１のアクティブ素子の制御端子は所定の第２配線に容量結合し、
　前記第２のアクティブ素子の制御端子は所定の第３配線に接続されていることを特徴とする、画素回路。
　第３のアクティブ素子を更に備え、
　前記表示装置は、複数のデータ信号線と当該複数のデータ信号線に交差する複数の走査信号線とを有し、
　前記所定電極は、前記第３のアクティブ素子を介して前記複数のデータ信号線のいずれかに接続され、
　前記第３のアクティブ素子の制御端子は、前記複数の走査信号線のいずれかに接続されていることを特徴とする、請求項１に記載の画素回路。
　前記所定電極は所定の第４配線に容量結合していることを特徴とする、請求項１に記載の画素回路。
　表示すべき画像の画素毎に設けられた、請求項１に記載の画素回路と、
　複数のデータ信号線とを備え、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続されており、
　前記画素回路における前記所定電極は、マトリクス状に配置されていることを特徴とする、表示装置。
　表示すべき画像の画素毎に設けられた、請求項１に記載の画素回路と、
　複数のデータ信号線とを備え、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続されており、
　前記第１、第２および第３配線のうち少なくとも１つの配線は、複数の前記画素回路によって共有されていることを特徴とする、表示装置。
　アクティブマトリクス型の表示装置であって、
　表示すべき画像の画素毎に設けられた、請求項１に記載の画素回路と、
　複数のデータ信号線と、
　前記複数のデータ信号線に交差する複数の走査信号線と備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記画素回路は、前記走査信号線に制御端子が接続された第３のアクティブ素子を更に備え、
　前記画素回路における前記所定電極は、前記第３のアクティブ素子を介して前記データ信号線に接続されていることを特徴とする、表示装置。
　アクティブマトリクス型の表示装置であって、
　前記複数のデータ信号線に交差する複数の走査信号線を更に備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記画素回路は、前記走査信号線に制御端子が接続された第３のアクティブ素子を更に備え、
　前記画素回路における前記所定電極は、前記第３のアクティブ素子を介して前記データ信号線に接続されていることを特徴とする、請求項４または５に記載の表示装置。
　前記第１、第２および第３配線のうち少なくとも１つの配線は、同一の走査信号線に接続された複数の画素回路によって共有されていることを特徴とする、請求項６または７に記載の表示装置。
　前記第１、第２および第３配線のうち少なくとも１つの配線は、全ての画素回路によって共有されていることを特徴とする、請求項４または５に記載の表示装置。
　前記第１、第２および第３配線のうち少なくとも１つの配線は、全ての画素回路によって共有されていることを特徴とする、請求項６または７に記載の表示装置。
　表示すべき画像の画素毎に設けられた、請求項１に記載の画素回路と、
　複数のデータ信号線とを備え、
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする、表示装置。
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする、請求項４、５または９に記載の表示装置。
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする、請求項６から８、および請求項１０のいずれか１項に記載の表示装置。
　前記第１動作モードでは、
　　前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に応じて前記第１のアクティブ素子がオンまたはオフされ、
　　前記第１のアクティブ素子がオンされた場合に前記第１配線の電圧が前記第１のアクティブ素子を介して前記所定電極に与えられることを特徴とする、請求項１１から１３のいずれか１項に記載の表示装置。
　前記第１動作モードでは、前記第２配線の全てに前記電圧パルスを同時に印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする、請求項１１から１３のいずれか１項に記載の表示装置。
　前記第２配線は前記走査信号線毎に設けられており、
　前記第１動作モードでは、前記第２配線に前記走査信号線単位で選択的に前記電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われることを特徴とする、請求項１３に記載の表示装置。
　前記第１のアクティブ素子がＮチャネル形トランジスタである場合には、前記電圧パルスが印加されていないときの前記第２配線の電圧は、前記電圧パルスが印加されているときの前記第２配線の電圧よりも低く、
　前記第１のアクティブ素子がＰチャネル形トランジスタである場合には、前記電圧パルスが印加されていないときの前記第２配線の電圧は、前記電圧パルスが印加されているときの前記第２配線の電圧よりも高いことを特徴とする、請求項１１から１４のいずれか１項に記載の表示装置。
　前記第３配線の電圧を基準とする所定範囲内の電圧が前記所定電極に与えられている場合には、前記第２配線に前記電圧パルスが印加されたときに前記第１のアクティブ素子がオン状態となって、前記第２配線に前記電圧パルスが印加されていないときに前記第１のアクティブ素子がオフ状態となり、かつ、前記所定範囲外の他の所定範囲内の電圧が前記所定電極に与えられている場合には、前記第２配線に前記電圧パルスが印加されているか否かに拘わらず前記第１のアクティブ素子がオフ状態となるように、前記第１配線の電圧、前記電圧パルスを含む前記第２配線の電圧、および前記第３配線の電圧が設定されていることを特徴とする、請求項１７に記載の表示装置。
　前記第１動作モードでは、前記容量に画素データを保持させるために前記所定電極に与えるべき電圧の上限値以下かつ下限値以上の所定電圧が前記第３配線に与えられていることを特徴とする、請求項１１から１８のいずれか１項に記載の表示装置。
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記第１動作モードでは、
　　前記第３のアクティブ素子の制御端子に接続された走査信号線に非アクティブな信号を与えることにより前記第３のアクティブ素子がオフ状態とされ、
　　前記複数のデータ信号線の電圧は所定電圧に固定されることを特徴とする、請求項６から８、および請求項１０のいずれか１項に記載の表示装置。
　前記第１動作モードにおいて、前記第１のアクティブ素子がオフ状態であるときには、前記第１配線の電圧と前記所定電圧との間を前記第１のアクティブ素子のオフ抵抗と前記第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧が前記所定電極に供給されることを特徴とする、請求項２０に記載の表示装置。
　前記所定電圧は、前記第１配線の電圧と前記所定電圧との間を前記第１のアクティブ素子のオフ抵抗と前記第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧が、前記容量に画素データを保持させるために前記所定電極に与えるべき電圧のうち最も低い電圧に略等しくなるように設定されていることを特徴とする、請求項２１に記載の表示装置。
　前記所定電圧は、前記第１配線の電圧と前記所定電圧との間を前記第１のアクティブ素子のオフ抵抗と前記第３のアクティブ素子のオフ抵抗とによって分圧することにより得られる電圧が略０に等しくなるように設定されていることを特徴とする、請求項２２に記載の表示装置。
　前記画素回路によって形成すべき画素を示すデータ信号を前記所定電極に与えるための第２動作モードを有し、
　前記第２動作モードでは、
　　前記第３のアクティブ素子の制御端子に接続された走査信号線にアクティブな信号を与えることにより前記第３のアクティブ素子がオンされ、
　　前記第３のアクティブ素子がオン状態であるときに前記データ信号が前記データ信号線および前記第３のアクティブ素子を介して前記所定電極に与えられることを特徴とする、請求項６から８、請求項１０、請求項１３、および請求項２０から２３のいずれか１項に記載の表示装置。
　前記第２動作モードでは、前記所定電極に与えられる電圧に拘わらず前記第２のアクティブ素子をオン状態とする電圧が前記第３配線に与えられていることを特徴とする、請求項２４に記載の表示装置。
　前記第２動作モードでは、前記所定電極に与えられる電圧に拘わらず前記第２のアクティブ素子をオフ状態とする電圧が前記第３配線に与えられていることを特徴とする、請求項２４に記載の表示装置。
　前記画素データを保持するための前記容量に印加される電圧の極性が反転するように前記所定電極の電圧を更新するための第３動作モードを有し、
　前記第３動作モードでは、前記極性が反転するように、前記複数の走査信号線が駆動されて、前記極性の反転された電圧が前記データ信号線を介して前記所定電極に与えられることを特徴とする、請求項６から８、請求項１０、請求項１３、および請求項２０から２６のいずれか１項に記載の表示装置。
　前記第３動作モードでは、前記極性が同一フレーム内で同一となるように前記極性の反転された電圧が前記データ信号線を介して前記所定電極に与えられることを特徴とする、請求項２７に記載の表示装置。
　前記第１配線から前記所定電極への電圧供給のための第１動作モードを有し、
　前記画素回路は、前記複数のデータ信号線のいずれかに接続され、
　前記第１動作モードでは、前記第２配線に所定の電圧パルスを印加することにより、前記第３配線の電圧を基準とする前記所定電極の電圧の相対的な値に基づき前記第２のアクティブ素子がオフ状態となる場合に前記第１のアクティブ素子によって前記電圧供給が行われ、
　前記第３動作モードにおいて前記極性が反転される周期は、前記第１動作モードにおいて前記電圧パルスが印加される周期の１０倍よりも長いことを特徴とする、請求項２７または２８に記載の表示装置。
　前記第３動作モードでは、所定のメモリに格納された少なくとも１フレーム分の画像データを構成する画素データが、前記極性の反転された電圧として前記データ信号線および前記第３のアクティブ素子を介して前記所定電極に与えられることを特徴とする、請求項２７または２８に記載の表示装置。
　表示すべき画像の画素毎に設けられた、請求項１に記載の画素回路と、
　複数の走査信号線と、
　前記複数の走査信号線に交差する複数のデータ信号線と、
　第４配線とを備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記第４配線は、全ての前記画素回路の前記所定電極に容量結合していることを特徴とする、表示装置。
　第４配線を更に備え、
　前記第４配線は、全ての前記画素回路の前記所定電極に容量結合していることを特徴とする、請求項６から３０のいずれか１項に記載の表示装置。
　表示すべき画像の画素毎に設けられた、請求項１に記載の画素回路と、
　複数の走査信号線と、
　前記複数の走査信号線に交差する複数のデータ信号線と、
　前記走査信号線毎に設けられた第４配線とを備え、
　前記画素回路は、前記複数の走査信号線のいずれかに接続されると共に前記複数のデータ信号線のいずれかに接続され、
　前記第４配線のそれぞれは、対応する走査信号線に接続された複数の画素回路の前記所定電極に容量結合していることを特徴とする、表示装置。
　前記走査信号線毎に設けられた第４配線を更に備え、
　前記第４配線のそれぞれは、対応する走査信号線に接続された複数の画素回路の前記所定電極に容量結合していることを特徴とする、請求項６から８、請求項１０、請求項１３、および請求項２０から３０のいずれか１項に記載の表示装置。